JP2021097138A - Semiconductor device and manufacturing method for the same - Google Patents
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Abstract
Description
本発明は、インバータ装置等に用いられる半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device used for an inverter device or the like and a method for manufacturing the same.
リーク電流を防止し、順方向電圧を低減するために活性領域の構造を工夫したショットキーダイオードが提案されている(例えば、特許文献1参照)。ただし、活性領域より外側の終端領域については考慮されていない。 A Schottky diode in which the structure of the active region is devised in order to prevent leakage current and reduce forward voltage has been proposed (see, for example, Patent Document 1). However, the terminal region outside the active region is not considered.
インバータ装置のリカバリー時にダイオードに逆方向電圧がかかるとバルク内に空乏層が広がる。その空乏層周辺に存在する電子のキャリアが吐き出されてリカバリー電流が流れ、リカバリー損失が発生する。空乏層は活性領域から終端領域のチャンネルストッパまで横方向に広がる。ただし、活性領域の最外周のp型領域からある角度で空乏領域が狭くなっていく。終端に行くほど電子が移動する距離が長くなるため、活性領域よりもキャリアが吐き出される時間が長くなる。従って、リカバリー電流が流れる時間が長くなるため、リカバリー損失が増加するという問題があった。 When a reverse voltage is applied to the diode during recovery of the inverter device, the depletion layer spreads in the bulk. The electron carriers existing around the depletion layer are discharged, a recovery current flows, and a recovery loss occurs. The depletion layer extends laterally from the active region to the channel stopper in the terminal region. However, the depletion region narrows at a certain angle from the p-type region on the outermost periphery of the active region. Since the distance that the electron moves becomes longer toward the end, the time for the carrier to be discharged becomes longer than that in the active region. Therefore, there is a problem that the recovery loss increases because the recovery current flows for a long time.
本発明は、上述のような課題を解決するためになされたもので、その目的はリカバリー損失を低減することができる半導体装置及びその製造方法を得るものである。 The present invention has been made to solve the above-mentioned problems, and an object of the present invention is to obtain a semiconductor device capable of reducing recovery loss and a method for manufacturing the same.
本発明に係る半導体装置は、半導体基板と、活性領域において前記半導体基板の上に形成された第1のn型バッファ層と、前記活性領域より外側の終端領域において前記半導体基板の上に形成された第2のn型バッファ層と、前記第1のn型バッファ層と前記第2のn型バッファ層の上に形成されたn型ドリフト層と、前記活性領域において前記n型ドリフト層に形成されたダイオード構造とを備え、前記第1のn型バッファ層は前記n型ドリフト層より高い不純物濃度を持ち、前記第2のn型バッファ層は前記第1のn型バッファ層より高い不純物濃度を持つことを特徴とする。 The semiconductor device according to the present invention is formed on a semiconductor substrate, a first n-type buffer layer formed on the semiconductor substrate in an active region, and a terminal region outside the active region on the semiconductor substrate. A second n-type buffer layer, an n-type drift layer formed on the first n-type buffer layer and the second n-type buffer layer, and an n-type drift layer formed in the active region. The first n-type buffer layer has a higher impurity concentration than the n-type drift layer, and the second n-type buffer layer has a higher impurity concentration than the first n-type buffer layer. It is characterized by having.
本発明では、活性領域の第1のn型バッファ層より高い不純物濃度を持つ第2のn型バッファ層を終端領域に形成する。このため、終端領域においてn型ドリフト層内の空乏層と第2のn型バッファ層の距離が狭くなり、キャリアの濃度勾配が緩やかになる。これにより、リカバリー時にキャリアが抜けやすくなるため、リカバリー損失を低減することができる。 In the present invention, a second n-type buffer layer having a higher impurity concentration than the first n-type buffer layer in the active region is formed in the terminal region. Therefore, in the terminal region, the distance between the depletion layer in the n-type drift layer and the second n-type buffer layer becomes narrow, and the carrier concentration gradient becomes gentle. This makes it easier for the carrier to come off during recovery, so recovery loss can be reduced.
実施の形態に係る半導体装置及びその製造方法について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。 The semiconductor device and the manufacturing method thereof according to the embodiment will be described with reference to the drawings. The same or corresponding components may be designated by the same reference numerals and the description may be omitted.
実施の形態1.
図1は、実施の形態1に係る半導体装置を示す断面図である。半導体装置は、活性領域と、活性領域より外側の終端領域とを有する。活性領域は、半導体装置の動作時に電流が流れるセル部である。終端領域はガードリング構造である。ただし、終端領域は、ガードリング構造に限らず、JTE構造又はRESURF構造でもよい。JTE構造は、横方向に空乏層を伸ばすようにp型層をある間隔で配置した構造である。RESURF構造は、n−型ドリフト層がp型層上に形成され空乏層が上下にも伸びるようにして電界緩和を図った構造である。
FIG. 1 is a cross-sectional view showing a semiconductor device according to the first embodiment. The semiconductor device has an active region and a terminal region outside the active region. The active region is a cell portion through which a current flows during operation of the semiconductor device. The terminal area has a guard ring structure. However, the terminal region is not limited to the guard ring structure, and may be a JTE structure or a RESURF structure. The JTE structure is a structure in which p-type layers are arranged at regular intervals so as to extend the depletion layer in the lateral direction. The RESURF structure is a structure in which an n-type drift layer is formed on a p-type layer and a depletion layer extends vertically to relax an electric field.
活性領域においてn+型基板1の上にn型バッファ層2が形成されている。終端領域においてn+型基板1の上にn+型バッファ層3が形成されている。n−型ドリフト層4がn型バッファ層2とn+型バッファ層3の上に形成されている。
The n-
活性領域においてn−型ドリフト層4の表面にp型層5が形成されている。活性領域の外周部において、ガードリング層6がn−型ドリフト層4の表面に形成されている。ガードリング層6は、p型層6aと、p型層6aの表面に形成されたp+型層6bとを有する。ガードリング層6の外端部が活性領域と終端領域の境界である。ガードリング層6の上に酸化膜7が形成されている。
A p-
活性領域においてショットキー電極8がn−型ドリフト層4の上面にショットキー接合されてダイオード構造が形成されている。ここで、p型層5が無いショットキーダイオードでは、電流が大きくなると単純に抵抗が上がってVFが高くなるので、電流IF×電圧VFのパワーでチップの破壊が起きる。これに対して、p型層5を形成したJBS構造では、PN構造の方に電流が流れるようになり、伝導度変調が起きるので大電流領域で電圧VFが下がりパワーを低減できる。このため、突入電流のような大電流が流れた時にチップが破壊され難くなる。また、ガードリング層6を設けることで空乏層が外側に伸び、電界集中が緩和されるため、高dv/dtに対する耐量を上げることができる。
In the active region, the Schottky
ショットキー電極8の上に表面電極9が形成されている。表面電極9の外周部と酸化膜7を表面保護膜10が覆っている。n+型基板1の下面に裏面電極11が形成されている。なお、ショットキー電極8の材質はTi、表面電極9の材質はAlSi、裏面電極11の材質はTi/Ni/Auである。
A
n型バッファ層2はn−型ドリフト層4より高い不純物濃度を持つ。n+型バッファ層3はn型バッファ層2より高い不純物濃度を持つ。なお、n+型基板1とn+型バッファ層3の不純物濃度は同程度である。
The n-
リカバリー時にダイオードに逆方向電圧がかかるとバルク内に空乏層12が広がる。空乏層12はn+型バッファ層3に当たったところから終端領域に緩い孤を描いて伸びる。この時の空乏層12の大まかな角度をθとする。n+型バッファ層3を設ける終端領域の横方向の長さをLとする。n+型バッファ層3の厚みをαとする。n−型ドリフト層4の厚みをgとする。g’をg’=L×θと定義すると、g’+α≦gの関係が成り立つ。
When a reverse voltage is applied to the diode during recovery, the
本実施の形態に係る半導体装置の製造方法として、まずn+型基板1の上にn型バッファ層2を形成する。n−型ドリフト層4をエピタキシャル成長させる前に、注入マスクを使用して終端領域のn型バッファ層2に選択的にn型の不純物を注入する。次に、n−型ドリフト層4のエピタキシャル成長とともに不純物を拡散させてn+型バッファ層3を形成する。複数回の注入を行うことでn+型バッファ層3の濃度と深さを所望の値に調整することができる。
As a method for manufacturing a semiconductor device according to the present embodiment, first, an n-
以上説明したように、本実施の形態では、活性領域のn型バッファ層2より高い不純物濃度を持つn+型バッファ層3を終端領域に形成する。このため、終端領域においてn−型ドリフト層4内の空乏層12とn+型バッファ層3の距離が狭くなり、キャリアの濃度勾配が緩やかになる。これにより、リカバリー時にキャリアが抜けやすくなるため、リカバリー損失を低減することができる。
As described above, in the present embodiment, the n +
実施の形態2.
図2は、実施の形態2に係る半導体装置を示す断面図である。n+型バッファ層3より高い不純物濃度を持つn++型バッファ層13が、終端領域においてn+型基板1の上にn+型バッファ層3よりも活性領域から離れて形成されている。n++型バッファ層13の不純物濃度はn+型基板1よりも大きい。n++型バッファ層13の上にn−型ドリフト層4が形成されている。
FIG. 2 is a cross-sectional view showing a semiconductor device according to the second embodiment. An n ++
このように活性領域から遠い部分に高濃度のn++型バッファ層13を配置することすることで活性領域から遠い部分のキャリアがより抜けやすくなるため、実施の形態1よりもリカバリー損失を低減することができる。その他の構成及び効果は実施の形態1と同様である。
By arranging the high-concentration n ++
実施の形態3.
図3は、実施の形態3に係る半導体装置を示す断面図である。n+型層14が、終端領域においてn−型ドリフト層4の下部に形成され、n+型バッファ層3に連接している。n+型層14は、n型バッファ層2より高い不純物濃度を持ち、活性領域から離れるほど厚みが厚くなる。これにより、活性領域から遠い部分で空乏層12とn+型層14の距離が狭くなりキャリアが抜けやすくなるため、実施の形態1よりもリカバリー損失を低減することができる。その他の構成及び効果は実施の形態1と同様である。なお、n+型バッファ層3とn+型層14の不純物濃度は互いに同じでなくてもよい。
FIG. 3 is a cross-sectional view showing the semiconductor device according to the third embodiment. The n +
実施の形態4.
図4及び図5は、実施の形態4に係る半導体装置の製造方法を示す断面図である。まず、図4に示すように、終端領域においてn+型基板1の上面にn型の不純物15を第1のエネルギーで選択的に注入する。この際に、活性領域ではn+型基板1をフォトレジスト等のマスクパターン(不図示)で覆って不純物15を注入しないようにする。
4 and 5 are cross-sectional views showing a method of manufacturing the semiconductor device according to the fourth embodiment. First, as shown in FIG. 4, the n-
次に、図5に示すように、活性領域と終端領域の両方においてn+型基板1の上にn型バッファ層2とn−型ドリフト層4を順にエピタキシャル成長させる。エピタキシャル成長と共に不純物15をn+型基板1からn型バッファ層2に熱拡散させて、終端領域に高濃度のn+型バッファ層3を形成する。その後にp型層5等を形成することで実施の形態1に係る半導体装置が製造される。
Next, as shown in FIG. 5, the n-
以上説明したように、本実施の形態では、不純物注入で高濃度のn+型バッファ層3を形成する。これにより、エピタキシャル成長を複数回行ってn+型バッファ層3を形成する場合に比べて製造コストを低減することができる。
As described above, in the present embodiment, the high-concentration n +
実施の形態5.
図6及び図7は、実施の形態5に係る半導体装置の製造方法を示す断面図である。まず、実施の形態1と同様に終端領域においてn+型基板1の上面にn型の不純物15を第1のエネルギーで選択的に注入する。次に、図6に示すように、終端領域のうち前記活性領域から離れた領域においてn+型基板1の上面にn型の不純物16を第2のエネルギーで選択的に注入する。なお、第1のエネルギーと第2のエネルギーは同一でもよいし、異なっていてもよい。
6 and 7 are cross-sectional views showing a method of manufacturing the semiconductor device according to the fifth embodiment. First, as in the first embodiment, the n-
次に、図7に示すように、活性領域と終端領域の両方においてn+型基板1の上にn型バッファ層2とn−型ドリフト層4を順にエピタキシャル成長させる。エピタキシャル成長と共に不純物15をn+型基板1からn型バッファ層2に熱拡散させて、終端領域に高濃度のn+型バッファ層3を形成する。さらに、エピタキシャル成長と共に不純物15,16をn+型基板1からn型バッファ層2に熱拡散させて終端領域に、n+型バッファ層3より高い不純物濃度を持つn++型バッファ層13を形成する。その後の工程は実施の形態4と同様である。これにより、実施の形態2に係る半導体装置が製造される。不純物注入でn++型バッファ層13を形成することで、エピタキシャル成長を複数回行ってn++型バッファ層13を形成する場合に比べて製造コストを低減することができる。
Next, as shown in FIG. 7, the n-
実施の形態6.
図8−10は、実施の形態6に係る半導体装置の製造方法を示す断面図である。n−型ドリフト層4を形成する工程までは実施の形態1と同様である。次に、図8に示すように、終端領域のうち活性領域から離れた領域においてn−型ドリフト層4の上面側からn−型ドリフト層4の下部にn型の不純物17を第3のエネルギーで注入する。次に、図9に示すように、終端領域のうち活性領域から更に離れた領域においてn−型ドリフト層4の上面側からn−型ドリフト層4の下部にn型の不純物18を第4のエネルギーで注入する。第4のエネルギーは第3のエネルギーよりも小さいため、不純物18は不純物17よりもn−型ドリフト層4に上面から浅い箇所に注入される。このようにして、終端領域においてn−型ドリフト層4の上面側からn−型ドリフト層4の下部にn型の不純物17,18を階段状に注入する。
FIG. 8-10 is a cross-sectional view showing a method of manufacturing the semiconductor device according to the sixth embodiment. The steps up to the step of forming the n-
次に、図10に示すように、不純物17,18を活性化させて、n+型バッファ層3に連接し、n型バッファ層2より高い不純物濃度を持ち、活性領域から離れるほど厚みが厚くなるn+型層14を形成する。その後の工程は実施の形態4と同様である。これにより、実施の形態3に係る半導体装置が製造される。不純物注入でn+型層14を形成することで、エピタキシャル成長を複数回行ってn+型層14を形成する場合に比べて製造コストを低減することができる。
Next, as shown in FIG. 10,
なお、実施の形態1−6として、本発明を炭化珪素からなるショットキーバリアダイオードに適用した場合について説明したが、これに限らず本発明はシリコンからなるダイオードにも適用することができる。ただし、炭化珪素の場合と耐圧が同じだとすると、シリコンの場合はドリフト層の厚みが10倍程度と厚くなるため、実施の形態6のn+型層14を形成するために注入と拡散を何回も実施しなければならなくなる。
Although the case where the present invention is applied to a Schottky barrier diode made of silicon carbide has been described as Embodiment 1-6, the present invention is not limited to this, and the present invention can also be applied to a diode made of silicon. However, assuming that the withstand voltage is the same as that of silicon carbide, the thickness of the drift layer is about 10 times thicker in the case of silicon, so injection and diffusion are repeated many times in order to form the n +
また、炭化珪素半導体装置は、耐電圧性及び許容電流密度が高いため、小型化できる。この小型化された炭化珪素半導体装置を用いることで、この炭化珪素半導体装置を組み込んだ半導体モジュールも小型化・高集積化できる。また、炭化珪素半導体装置の耐熱性が高いため、ヒートシンクの放熱フィンを小型化でき、水冷部を空冷化できるので、半導体モジュールを更に小型化できる。また、炭化珪素半導体装置の電力損失が低く高効率であるため、半導体モジュールを高効率化できる。 Further, since the silicon carbide semiconductor device has high withstand voltage resistance and allowable current density, it can be miniaturized. By using this miniaturized silicon carbide semiconductor device, the semiconductor module incorporating this silicon carbide semiconductor device can also be miniaturized and highly integrated. Further, since the silicon carbide semiconductor device has high heat resistance, the heat radiation fins of the heat sink can be miniaturized, and the water-cooled portion can be air-cooled, so that the semiconductor module can be further miniaturized. Further, since the power loss of the silicon carbide semiconductor device is low and the efficiency is high, the efficiency of the semiconductor module can be improved.
1 n+型基板(半導体基板)、2 n型バッファ層(第1のn型バッファ層)、3 n+型バッファ層(第2のn型バッファ層)、4 n−型ドリフト層(n型ドリフト層)、13 n++型バッファ層(第3のn型バッファ層)、14 n+型層(n型層)、15−18 不純物 1 n + type substrate (semiconductor substrate), 2 n type buffer layer (first n type buffer layer), 3 n + type buffer layer (second n type buffer layer), 4 n-type drift layer (n type drift layer) ), 13 n ++ type buffer layer (third n type buffer layer), 14 n + type layer (n type layer), 15-18 impurities
Claims (7)
活性領域において前記半導体基板の上に形成された第1のn型バッファ層と、
前記活性領域より外側の終端領域において前記半導体基板の上に形成された第2のn型バッファ層と、
前記第1のn型バッファ層と前記第2のn型バッファ層の上に形成されたn型ドリフト層と、
前記活性領域において前記n型ドリフト層に形成されたダイオード構造とを備え、
前記第1のn型バッファ層は前記n型ドリフト層より高い不純物濃度を持ち、
前記第2のn型バッファ層は前記第1のn型バッファ層より高い不純物濃度を持つことを特徴とする半導体装置。 With a semiconductor substrate
A first n-type buffer layer formed on the semiconductor substrate in the active region,
A second n-type buffer layer formed on the semiconductor substrate in the terminal region outside the active region, and
The first n-type buffer layer, the n-type drift layer formed on the second n-type buffer layer, and the n-type drift layer.
It has a diode structure formed in the n-type drift layer in the active region, and has a diode structure.
The first n-type buffer layer has a higher impurity concentration than the n-type drift layer.
A semiconductor device characterized in that the second n-type buffer layer has a higher impurity concentration than the first n-type buffer layer.
前記活性領域と前記終端領域の両方において前記半導体基板の上に第1のn型バッファ層とn型ドリフト層を順にエピタキシャル成長させ、エピタキシャル成長と共に前記第1の不純物を前記半導体基板から前記第1のn型バッファ層に熱拡散させて前記終端領域に第2のn型バッファ層を形成する工程と、
前記活性領域において前記n型ドリフト層にダイオード構造を形成する工程とを備え、
前記第1のn型バッファ層は前記n型ドリフト層より高い不純物濃度を持ち、
前記第2のn型バッファ層は前記第1のn型バッファ層より高い不純物濃度を持つことを特徴とする半導体装置の製造方法。 A step of injecting an n-type first impurity into the upper surface of the semiconductor substrate in the terminal region outside the active region, and
A first n-type buffer layer and an n-type drift layer are epitaxially grown on the semiconductor substrate in both the active region and the termination region, and the first impurity is removed from the semiconductor substrate from the semiconductor substrate along with the epitaxial growth. A step of thermally diffusing the type buffer layer to form a second n-type buffer layer in the terminal region, and
A step of forming a diode structure in the n-type drift layer in the active region is provided.
The first n-type buffer layer has a higher impurity concentration than the n-type drift layer.
A method for manufacturing a semiconductor device, wherein the second n-type buffer layer has a higher impurity concentration than the first n-type buffer layer.
前記エピタキシャル成長と共に前記第1の不純物及び前記第2の不純物を前記半導体基板から前記第1のn型バッファ層に熱拡散させて前記終端領域に、前記第2のn型バッファ層より高い不純物濃度を持つ第3のn型バッファ層を形成する工程とを更に備えることを特徴とする請求項5に記載の半導体装置の製造方法。 A step of injecting an n-type second impurity into the upper surface of the semiconductor substrate in a region of the termination region separated from the active region,
Along with the epitaxial growth, the first impurity and the second impurity are thermally diffused from the semiconductor substrate to the first n-type buffer layer to provide the terminal region with a higher impurity concentration than the second n-type buffer layer. The method for manufacturing a semiconductor device according to claim 5, further comprising a step of forming a third n-type buffer layer having a structure.
前記第2の不純物を活性化させて、前記第2のn型バッファ層に連接し、前記第1のn型バッファ層より高い不純物濃度を持ち、前記活性領域から離れるほど厚みが厚くなるn型層を形成する工程とを更に備えることを特徴とする請求項5に記載の半導体装置の製造方法。 A step of injecting an n-type second impurity stepwise from the upper surface side of the n-type drift layer to the lower part of the n-type drift layer in the terminal region.
The n-type that activates the second impurity and is connected to the second n-type buffer layer, has a higher impurity concentration than the first n-type buffer layer, and becomes thicker as the distance from the active region increases. The method for manufacturing a semiconductor device according to claim 5, further comprising a step of forming a layer.
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113809071A (en) * | 2021-07-26 | 2021-12-17 | 浙江芯国半导体有限公司 | Circuit comprising schottky diode and related application |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008294214A (en) * | 2007-05-24 | 2008-12-04 | Toshiba Corp | Semiconductor device |
JP2009194330A (en) * | 2008-02-18 | 2009-08-27 | Mitsubishi Electric Corp | Semiconductor device and its manufacturing method |
JP2010087510A (en) * | 2008-09-30 | 2010-04-15 | Infineon Technologies Austria Ag | Robust semiconductor device |
JP2015156489A (en) * | 2014-02-20 | 2015-08-27 | インフィネオン テクノロジーズ アーゲーInfineon Technologies Ag | Semiconductor device and rc-igbt with zones directly adjoining rear side electrode |
-
2019
- 2019-12-17 JP JP2019227553A patent/JP7310588B2/en active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008294214A (en) * | 2007-05-24 | 2008-12-04 | Toshiba Corp | Semiconductor device |
JP2009194330A (en) * | 2008-02-18 | 2009-08-27 | Mitsubishi Electric Corp | Semiconductor device and its manufacturing method |
JP2010087510A (en) * | 2008-09-30 | 2010-04-15 | Infineon Technologies Austria Ag | Robust semiconductor device |
JP2015156489A (en) * | 2014-02-20 | 2015-08-27 | インフィネオン テクノロジーズ アーゲーInfineon Technologies Ag | Semiconductor device and rc-igbt with zones directly adjoining rear side electrode |
Cited By (2)
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CN113809071A (en) * | 2021-07-26 | 2021-12-17 | 浙江芯国半导体有限公司 | Circuit comprising schottky diode and related application |
CN113809071B (en) * | 2021-07-26 | 2024-03-29 | 浙江芯国半导体有限公司 | Circuit comprising a schottky diode and related applications |
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