JP2021086406A

JP2021086406A - コントローラおよび記憶装置

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Publication number: JP2021086406A
Application number: JP2019215091A
Authority: JP
Inventors: 塁阪井; Rui Sakai
Original assignee: Sony Semiconductor Solutions Corp
Current assignee: Sony Semiconductor Solutions Corp
Priority date: 2019-11-28
Filing date: 2019-11-28
Publication date: 2021-06-03
Also published as: US11853162B2; US20220405168A1; WO2021106514A1

Abstract

【課題】高い信頼性と性能とを両立するコントローラおよび記憶装置を提供する。【解決手段】本開示によるコントローラは、ライトされるデータの一部を含む複数のデータ断片を、それぞれ誤り訂正機能を備えた複数のメモリチップのうち、いずれかの前記メモリチップに書き込み、リードされる前記データに相当する前記データ断片を前記メモリチップより読み出すように構成された処理回路と、それぞれの前記データ断片がパリティを含むよう、ライトされる前記データを消失訂正符号によって符号化するように構成された第１符号化器と、信号線を介して取得したそれぞれの前記メモリチップにおける前記データ断片の誤り訂正の完了状況または成否に応じ、リードされる前記データに相当する前記データ断片のうち、一部を使って消失訂正を行うように構成された第１復号器とを備える。【選択図】図１

Description

本開示は、コントローラおよび記憶装置に関する。

近年、微細化プロセス、多層構造、マルチレベルセルなどの技術が採用されたＮＡＮＤフラッシュメモリなどのメモリの開発が行われている。特に、最先端のメモリによって、記憶装置の大容量化が期待されている。最先端のメモリの適用においては、用途に応じた容量、速度、信頼性などの要件を満たすことが求められる。

特開２０１４−２３８８７１号公報特開２０１０−７９４８５号公報

ただし、最先端のメモリでは、微細化プロセスまたはマルチレベルセルの採用に伴うビット誤り率の増大への対策が必要となる。このため、ＬＤＰＣ（ＬｏｗＤｅｎｓｉｔｙＰａｒｉｔｙＣｈｅｃｋ）符号、軟判定繰り返し符号などの誤り訂正符号の導入が進められている。これらの符号は、高い誤り訂正能力を有する反面、メモリチップ・コントローラ間のトラフィック、消費電力、レイテンシなど性能面への影響が課題となっている。

そこで、本開示は、高い信頼性と性能とを両立するコントローラおよび記憶装置を提供する。

本開示の一態様によるコントローラは、ライトされるデータの一部を含む複数のデータ断片のそれぞれを、誤り訂正機能を備えた複数のメモリチップのうち、いずれかの前記メモリチップに書き込み、リードされる前記データに相当する前記データ断片を前記メモリチップより読み出すように構成された処理回路と、それぞれの前記データ断片がパリティを含むよう、ライトされる前記データを消失訂正符号によって符号化するように構成された第１符号化器と、信号線を介して取得したそれぞれの前記メモリチップにおける前記データ断片の誤り訂正の完了状況または成否に応じ、リードされる前記データに相当する前記データ断片のうち、一部を使って消失訂正を行うように構成された第１復号器とを備えていてもよい。

前記処理回路は、前記信号線を参照し、誤り訂正の完了した前記メモリチップから順に前記データ断片を読み出すように構成されていてもよい。

前記第１復号器は、前記処理回路が前記データ断片の書き込まれた前記メモリチップのうち、一部の前記メモリチップから前記データ断片が読み出されたときに消失訂正を行うように構成されていてもよい。

前記第１復号器は、少なくともいずれかの前記メモリチップが誤り訂正を行っているときに、前記処理回路が読み出した前記データ断片を使って消失訂正を行うように構成されていてもよい。

前記処理回路は、それぞれの前記メモリチップにおける前記データ断片の誤り訂正の完了状況または成否をホストシステムに通知するように構成されていてもよい。

本開示の一態様によるコントローラは、ライトされるデータの一部を含む複数のデータ断片を複数のメモリチップのうち、いずれかの前記メモリチップに書き込み、リードされる前記データに相当する前記データ断片を前記メモリチップより読み出すように構成された処理回路と、それぞれの前記データ断片がパリティを含むよう、ライトされる前記データを消失訂正符号によって符号化するように構成された第１符号化器と、前記処理回路が前記データ断片を前記メモリチップに書き込む前に、前記データ断片を誤り訂正符号によって符号化するように構成された第２符号化器と、前記処理回路が前記メモリチップより読み出した前記データ断片の誤り訂正を行うように構成された第２復号器と、リードされる前記データに相当する前記データ断片のうち、前記第２復号器による誤り訂正が完了した一部の前記データ断片を使って消失訂正を行うように構成された第１復号器とを備えていてもよい。

前記第１復号器は、前記第２復号器が少なくともいずれかの前記データ断片の誤り訂正を行っているときに、誤り訂正が完了している残りの前記データ断片を使って消失訂正を行うように構成されていてもよい。

本開示の一態様による記憶装置は、誤り訂正機能を有する複数のメモリチップと、ライトされるデータを分割したデータ断片のそれぞれがパリティを含むよう、前記データを消失訂正符号によって符号化し、前記データを複数の前記データ断片に分割し、前記データ断片のそれぞれを複数の前記メモリチップのうち、いずれかの前記メモリチップに書き込み、信号線を介して取得されたそれぞれの前記メモリチップにおける前記データ断片の誤り訂正の完了状況または成否に応じ、リードされる前記データに相当する前記データ断片のうち、一部の前記データ断片を使って消失訂正を行うように構成されたコントローラとを備えていてもよい。

前記コントローラは、少なくともいずれかの前記メモリチップが誤り訂正を行っているときに、読み出した前記データ断片を使って消失訂正を行うように構成されていてもよい。

前記メモリチップは、前記コントローラが書き出した前記データ断片を誤り訂正符号によって符号化してからメモリセルに保存するように構成された第２符号化器と、リードされる前記データに相当する前記データ断片の誤り訂正を行い、前記信号線を介して誤り訂正の完了状況または成否を前記コントローラに通知するように構成された第２復号器とを含んでいてもよい。

前記コントローラは、個別のデータ線を介して複数の前記メモリチップと電気的に接続されていてもよい。

前記コントローラは、共通のデータ線を介して複数の前記メモリチップと電気的に接続されていてもよい。

前記メモリチップは、ＮＡＮＤフラッシュメモリを含んでいてもよい。

前記コントローラは、それぞれの前記メモリチップにおける前記データ断片の誤り訂正の完了状況または成否をホストシステムに通知するように構成されていてもよい。

前記コントローラがリードした前記データをネットワークで転送可能なパケットに変換し、ネットワークより受信した前記パケットを前記コントローラに入力可能な形式に変換するように構成されたインタフェース変換回路をさらに備えていてもよい。

本開示の一態様による記憶装置は、複数のメモリチップと、ライトされるデータを分割したデータ断片のそれぞれがパリティを含むよう、前記データを消失訂正符号によって符号化し、前記データを複数の前記データ断片に分割し、前記データ断片を誤り訂正符号によって符号化し、複数の前記メモリチップのうち、いずれかの前記メモリチップに書き込み、前記データをリードするときに、前記メモリチップより読み出した前記データ断片の誤り訂正を行い、リードされる前記データに相当する前記データ断片のうち、誤り訂正の完了した一部の前記データ断片を使って消失訂正を行うように構成されたコントローラとを備えていてもよい。

本開示による記憶装置を含むシステムの例を示した図。ネットワークを介してホストシステムに接続された記憶装置の例を示す図。本開示による記憶装置の例を概略的に示したブロック図。本開示によるコントローラの例を概略的に示したブロック図。インタフェース回路が有する信号線の例を示す図。本開示によるインタフェース回路が有する信号線の例を示す図。本開示によるメモリチップの例を概略的に示したブロック図。データのライト処理の例を示したフローチャート。複数のメモリチップにデータ断片の読み出し要求を行った後における動作の例を示したタイミングチャート。コントローラにおける状態遷移の例を示す図。リード時におけるデータフローを概念的に示した図。消失訂正処理の実行タイミングの例を示した図。データのリード処理の例を示したフローチャート。変形例１による記憶装置の例を概略的に示したブロック図。変形例１による記憶装置の読み出し処理の例を示したフロー図。変形例１による記憶装置における消失訂正処理の実行タイミングの例を示したタイミングチャート。信号線ＲｅａｄＲｅａｄｙの配線例を示したブロック図。変形例２によるコントローラの例を概略的に示したブロック図。変形例２によるメモリチップの例を概略的に示したブロック図。変形例２におけるデータのライト処理の例を示したフローチャート。すべてのメモリチップから読み出されたデータの誤り訂正処理が完了するまで待機する場合におけるタイミングチャート。変形例２で共通のデータ線が使われる場合における記憶装置のリード時のデータフローを概念的に示した図。変形例２で共通のデータ線が使われる場合における記憶装置のリード処理の例を示すタイミングチャート。すべてのメモリチップから読み出されたデータの誤り訂正処理が完了するまで待機する場合におけるタイミングチャート。変形例２でメモリチップごとにデータ線が用意されている場合における記憶装置のリード時のデータフローを概念的に示した図。変形例２でメモリチップごとにデータ線が用意されている場合における記憶装置のリード処理の例を示すタイミングチャート。変形例２におけるデータのリード処理の例を示したフローチャート。

以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。

図１は、本開示による記憶装置を含むシステムの例を示している。図１のシステム１は、ホストシステム２と、ホストシステム２に接続された記憶装置１００とを含んでいる。ホストシステム２は、例えば、ＣＰＵ（中央処理装置）を備えたコンピュータなどの情報処理装置である。記憶装置１００は、ホストシステム２が利用可能な記憶領域を提供する。

記憶装置１００は、複数のメモリチップ２０と、コントローラ１０とを備える。コントローラ１０は、バス３を介してホストシステム２に接続されている。バス３は、例えば、ＰＣＩＥｘｐｒｅｓｓ、Ｍ．２、Ｕ．２、ＳｅｒｉａｌＡｔｔａｃｈｅｄＳＣＳＩ、ＮＶＭＥｘｐｒｅｓｓ、ＵＳＢ（ＵｎｉｖｅｒｓａｌＳｅｒｉａｌＢｕｓ）などの物理インタフェースである。コントローラ１０と、ホストシステム２との間の物理インタフェースの種類については、問わない。メモリチップ２０は、例えば、ＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ、相変化型メモリ、磁気抵抗メモリ、抵抗変化型メモリなどの不揮発性メモリを含む。なお、メモリチップ２０は、複数の種類の不揮発性メモリを組み合わせたものであってもよい。また、メモリチップ２０は、ＤＲＡＭ、ＳＲＡＭなどの揮発性メモリを含んでいてもよい。

要求される記憶容量、ライト速度、リード速度または使われるメモリセルの信頼性に応じて記憶装置１００に実装するメモリチップ２０の数を決めることができる。図１には、４つのメモリチップ２０が示されている。ただし、記憶装置１００に実装されるメモリチップ２０の数Ｎについては、限定しない。なお、記憶装置１００は、バッテリーまたはキャパシタなど電力を蓄えることが可能な構成要素を備えていてもよい。これらの構成要素は、突然の電源断時に、揮発性メモリ上のデータを不揮発性メモリにバックアップするために必要な電力を供給し、データの損失を防止する。

図２は、ネットワークを介してホストシステムに接続された記憶装置の例を示している。図２のシステム１Ａは、ホストシステム２と、記憶装置１００Ａとを含んでいる。ホストシステム２は、ネットワーク５を介して記憶装置１００Ａと通信することが可能である。ネットワーク５は、例えば、ＴＣＰ／ＩＰ、ＦｉｂｒｅＣｈａｎｎｅｌ、Ｉｎｆｉｎｉｂａｎｄなどによるパケット通信が可能な通信ネットワークである。ネットワーク５として、有線、無線または有線と無線の組み合わせによって構築された通信ネットワークを使うことができる。ネットワーク５で使われる通信プロトコルの種類については、問わない。

記憶装置１００Ａは、記憶装置１００の構成要素に加え、インタフェース変換回路４を備えている。インタフェース変換回路４は、コントローラ１０と、ネットワーク５との間に接続されている。インタフェース変換回路４は、コントローラ１０から出力されるデータをネットワーク５で転送可能な形式（例えば、パケット）に変換する。また、インタフェース変換回路４は、ホストシステム２から送信されたパケットをコントローラ１０に入力可能な形式のデータに変換する。インタフェース変換回路４として、例えば、ＮＶＭｅｏｖｅｒＦａｂｒｉｃｓに対応した回路を使うことができる。

インタフェース変換回路４の機能によって、ホストシステム２は、ネットワーク５を介して記憶装置のリード処理またはライト処理を行うことが可能となる。なお、図２の例のようにインタフェース変換回路４と、コントローラ１０とを別個の回路に分けず、インタフェース変換回路４に相当する機能と、コントローラ１０に相当する機能とを統合した回路を使ってもよい。

図３のブロック図は、本開示による記憶装置の例を概略的に示している。図３は、記憶装置１００におけるコントローラ１０と、複数のメモリチップ２０との間の配線の例を示している。信号線ＤＱ（図３の実線）は、メモリチップ２０とコントローラ１０との間のデータ線に相当している。図３の構成では、コントローラ１０に接続された１本の信号線ＤＱが分岐し、複数のメモリチップ２０に接続されている。信号線ＤＱは、データリードとデータライトの用途で共用されるものであってもよい。また、データリードとデータライトの用途で別個の信号線が用意されていてもよい。一方、図３の破線は、メモリチップ２０におけるデータリードの可否を示す状態信号をコントローラ１０に供給する信号線ＲｅａｄＲｅａｄｙを示している。図３では、コントローラ１０が個別の信号線ＲｅａｄＲｅａｄｙを介してそれぞれのメモリチップ２０に接続されている。

なお、本開示による記憶装置は、図３に示されていないその他の信号線を備えていてもよい。また、図３に示したデータ線および信号線ＲｅａｄＲｅａｄｙの配線は、一例にしかすぎない。したがって、データ線および信号線ＲｅａｄＲｅａｄｙの配線は、これとは異なっていてもよい。

図４のブロック図は、本開示によるコントローラの例を概略的に示している。図４のコントローラ１０は、例えば、マイクロプロセッサを含むＳｙｓｔｅｍ−ｏｎ−ａ−ｃｈｉｐなどのハードウェア回路である。ハードウェア回路の例としては、各種のプロセッサ、ＡＳＩＣまたはＦＰＧＡが挙げられる。ただし、コントローラ１０を実装するために使われるハードウェア回路の種類については、問わない。コントローラ１０の少なくとも一部の機能は、マイクロプロセッサ上で動作するファームウェアなどのプログラムによって実行されていてもよい。この場合、コントローラ１０は、プログラムおよびプログラムの実行に必要なデータを保存するメモリを備えていてもよい。図４のコントローラ１０は、処理回路１１と、ルックアップテーブル１２と、ブロック管理テーブル１３と、第１符号化器１４と、第１復号器１５と、第１インタフェース回路１６とを備えている。

コントローラ１０は、ルックアップテーブル１２を使って、論理アドレスと、複数のメモリチップ２０における物理アドレスとの対応関係を管理する。論理アドレスとして、例えば、ホストから指定される論理ブロックアドレス（ＬＢＡ）を使うことができる。また、物理アドレスとして、例えば、物理ブロックアドレスを使うことができる。ルックアップテーブル１２において、ＬＢＡと関連付けられている物理ブロックは、有効ブロックとよばれる。一方、ルックアップテーブル１２において、いずれのＬＢＡとも関連付けられていない物理ブロックは、無効ブロックとよばれる。コントローラ１０は、データのライトまたは消去が行われるときに、ルックアップテーブル１２を更新することができる。

コントローラ１０は、ブロック管理テーブル１３を使って、メモリチップ２０の物理ブロックごとの消去回数、メモリチップ２０の不良ブロック、有効ブロック／無効ブロックの情報を管理してもよい。コントローラ１０は、ルックアップテーブル１２およびブロック管理テーブル１３を使って、物理ブロックにおけるウェアレベリングを行ってもよい。ウェアレベリングでは、ホストからデータのライト要求を受信した場合、無効ブロックのうち、消去回数の最も少ない物理ブロックをデータのライト先に指定する。これにより、メモリチップ２０の複数の物理ブロックにおける消去回数を均一化し、メモリセルの劣化を遅らせることができる。

コントローラ１０は、ホストシステム２がライトするデータを一時的に保存するライトバッファを備えていてもよい。また、コントローラ１０は、メモリチップ２０からリードされたデータを一時的に保存するリードバッファを備えていてもよい。バッファとして、例えば、ＳＲＡＭまたはＤＲＡＭなどの揮発性メモリを使うことができる。ライトバッファまたはリードバッファとして、コントローラ１０の外部に配置された揮発性メモリを使ってもよい。

メモリチップ２０でＮＡＮＤフラッシュメモリが使われている場合、コントローラ１０は、データのリードおよびライトをページ単位で行うことができる。１ページのサイズは、例えば、５１２バイト、１キロバイト、２キロバイト、４キロバイト、８キロバイトである。ただし、ページのサイズについては、問わない。

コントローラ１０は、１ページより大きいサイズのデータのライト要求を受けた場合、同一物理ブロック内の複数のページへ順番に書き込みを行うことができる。ただし、コントローラ１０は、ライト済みのページに上書きをすることができない。この代わり、コントローラ１０は、ＮＡＮＤフラッシュメモリ上のデータをページより大きい粒度である、ブロックの単位で消去する。１ブロックは、例えば、３２ページ〜５１２ページを含む。ただし、ブロックに含まれるページ数は、これとは異なっていてもよい。

コントローラ１０は、ＮＡＮＤフラッシュメモリ上のデータを更新するために、Ｒｅａｄ−Ｍｏｄｉｆｙ−Ｗｒｉｔｅとよばれる処理を実行する。例えば、コントローラ１０がライト済みのファイルを更新する要求を受けた場合を想定する。この場合、コントローラ１０は、該当するファイルを含む物理ブロックのデータを読み出し、バッファ内に保存する。そして、コントローラ１０は、バッファ上でファイルの更新を行う。そして、コントローラ１０は、以前ファイルがライトされていた物理ブロックとは異なる物理ブロック内に更新後のファイルと書き込む。このとき、無効ブロックにデータを書き込む場合には、物理ブロックの消去を行ってからファイルの書き込みを行う。

本開示のように、複数のメモリチップ２０を備えた記憶装置を使う場合、コントローラ１０の処理回路１１は、データのライト時に、データをデータ断片に分割し、データ断片を並列的にそれぞれのメモリチップ２０の物理ブロックに書き込むことができる。データ断片のサイズは、使用するメモリの種類またはメモリの使用に応じて決めることができる。例えば、ＮＡＮＤフラッシュメモリを使う場合には、データ断片を物理ブロックに等しいサイズまたは物理ブロックの正の整数倍に等しいサイズにすることができる。

コントローラ１０は、複数のメモリチップ２０に跨って連続的なブロックアドレスを設定してもよい。このブロックアドレスは、上述の物理ブロックアドレスと同一のアドレスであってもよい。また、このブロックアドレスとして、上述の物理ブロックアドレスを所定の規則または数式などによって変換して得られるアドレスを使ってもよい。コントローラ１０は、上述の処理を実現するために、それぞれのメモリチップ２０から選択された物理ブロックの集合であるスーパーブロックを定義してもよい。例えば、メモリチップ２０がＮ個ある場合、Ｎ個の物理ブロックまたはＮ×ｉ（ｉは、正の整数）個の物理ブロックを含むスーパーブロックを定義することができる。この場合、コントローラ１０は、スーパーブロック単位でデータの消去を行ってよい。また、コントローラ１０は、個別の物理ブロック単位でデータの消去を行ってもよい。

コントローラ１０は、インターリーブされたメモリおよびストライピングされたハードディスクと同じように、複数のメモリチップ２０を使うことが可能である。このため、単一のメモリチップ２０を使う場合と比べてライト処理およびリード処理を高速化することが可能となる。コントローラ１０は、必ず記憶装置のすべてのメモリチップ２０に対してデータ断片を書き込まなくてよい。例えば、記憶装置がＭ個のメモリチップ２０を備える場合、ライト対象のデータのサイズまたはメモリチップ２０の状態に応じて、Ｍより少ない数のメモリチップ２０にデータ断片を書き込んでもよい。

コントローラ１０は、複数のメモリチップ２０におけるガベージコレクションを行ってもよい。ガベージコレクションの処理では、複数の有効ブロック内のページに分散されて保存されているライト済みのデータが読み出される。そして、ライト済みのデータが以前より少ない数のブロックに集約されて、複数のメモリチップ２０に書き込まれる。これにより、コントローラ１０は、データの書き込みに使用可能なフリーブロックを確保することができる。

第１符号化器１４は、消失訂正符号を使い、ライト対象のデータにパリティを付加する。ライト処理時にそれぞれのメモリチップ２０に書き込まれるデータサイズに応じて、パリティが付加される単位を決めることができる。例えば、第１符号化器１４は、Ｍ（Ｍは、１より大きい整数）ブロック分のデータごとに、パリティを付加することができる。Ｍは、メモリチップ２０の個数Ｎに等しい値に設定してもよい。また、ＭをＮ／ｊ（ｊは、１より大きい整数）に設定してもよい。さらに、Ｍを上述のスーパーブロックに含まれる物理ブロック数に等しい値に設定してもよい。例えば、ＭをＮ×ｉに設定することができる。ただし、第１符号化器１４は、これとは異なる単位でパリティを付加してもよい。例えば、第１符号化器１４は、所定のページ数ごとにパリティを付加してもよい。

第１符号化器１４は、例えば、ＢＣＨ符号、ＲＳ符号、低密度パリティ検査（ＬＤＰＣ）符号、またはラプター符号による符号化を行うことができる。第１符号化器１４は、消失訂正が可能であれば、どの種類の誤り訂正符号（ＥＣＣ）を使ってもよい。第１符号化器１４が使用する誤り訂正符号を第１符号とよぶものとする。

第１復号器１５は、第１符号化器１４と同じ種類の誤り訂正符号を使い、データの復号を行うように構成されている。例えば、第１復号器１５は、データのリード時に、後述の第２符号による誤り訂正が完了したデータ断片を使い、第１符号による消失訂正を行うことができる。例えば、第１復号器１５は、Ｍ個のデータ断片のうち、Ｍ−ｕ個のデータ断片の誤り訂正が完了したときに、消失訂正を行うことができる。消失訂正の能力は、データライト時に付加されるパリティの比率および採用される誤り訂正符号の種類に依存する。このため、消失訂正時に許容される欠損データ断片の数ｕは、［１，Ｍ−１］の範囲の任意の整数をとりうる。なお、第１復号器１５を使って消失訂正だけでなく、繰り返し復号などを用いたデータの誤り訂正を行ってもよい。

監視部１７は、例えば、処理回路１１の内部の構成要素である。監視部１７は、データのリード時に、第２符号による誤り訂正が完了したデータ断片の数を監視する。図４の構成の場合、監視部１７は、コントローラ１０が複数のメモリチップ２０より第１復号器１５による消失訂正が可能なＭ−ｕ個のデータ断片を受信したときに、第１復号器１５に通知を行う。これにより、第１復号器１５は、消失訂正を開始することができる。

図５および図６は、第１インタフェース回路１６が有する信号線の例を示している。このように、コントローラ１０は、第１インタフェース回路１６を介して複数のメモリチップ２０と電気的に接続されている。はじめに、図５および図６で共通している信号線について説明する。コントローラ１０は、信号線ＲＥＳＥＴを介してメモリチップ２０にリセット用の信号を送信する。コントローラ１０は、信号線ＣＫおよび信号線ＣＫ＃を使って、メモリチップ２０に差動クロックを供給する。コントローラ１０は、信号線ＣＳを介して、メモリチップ２０にチップセレクト信号を送信する。

信号線ＤＱ、信号線ＤＱＳおよび信号線ＤＱＳ＃では、コントローラ１０と、メモリチップ２０との間で双方向の通信が可能となっている。信号線ＤＱは、コントローラとメモリチップ間のデータ線に相当する。信号線ＤＱＳおよび信号線ＤＱＳ＃は、データ転送用のクロック信号が供給されるデータストローブである。図３の構成のように、１本の信号線ＤＱが複数のメモリチップ２０で共有される場合、異なるメモリチップ２０から読み出されたデータは、シリアルに転送される。

図５の信号線Ｒｅａｄｙ／Ｂｕｓｙは、それぞれのメモリチップ２０と、コントローラ１０との間を接続する。それぞれのメモリチップ２０は、当該メモリチップ２０に格納されたデータへのアクセスが行われているときに、信号線Ｒｅａｄｙ／Ｂｕｓｙの電圧をＨＩＧＨにする。一方、それぞれのメモリチップ２０は、当該メモリチップ２０に格納されたデータへのアクセスが行われていないときに、信号線Ｒｅａｄｙ／Ｂｕｓｙの電圧をＬＯＷにする。

一方、図６は、本開示によるインタフェース回路が有する信号線の例を示している。図６の信号線ＲｅａｄＲｅａｄｙは、信号線Ｒｅａｄｙ／Ｂｕｓｙと同様、それぞれのメモリチップ２０と、コントローラ１０との間を接続する。信号線ＲｅａｄＲｅａｄｙの用途は、信号線Ｒｅａｄｙ／Ｂｕｓｙと異なっている。信号線ＲｅａｄＲｅａｄｙは、該当するメモリチップ２０でデータ断片の誤り訂正処理が行われているか否かを示す。例えば、メモリチップ２０は、データ断片の誤り訂正処理の実行中に、信号線ＲｅａｄＲｅａｄｙの電圧をＨＩＧＨにする。一方、メモリチップ２０は、データ断片の誤り訂正処理を行っていないときに、信号線ＲｅａｄＲｅａｄｙの電圧をＬＯＷにすることができる。

上述の信号線ＲｅａｄＲｅａｄｙの使用方法は、一例にしかすぎない。例えば、それぞれの条件において上述のＨＩＧＨとＬＯＷが反転した電圧レベルを使ってもよい。また、電圧信号のパルスまたは電流信号の向きによって状態を表現してもよい。

上述では、メモリチップ２０が信号線ＲｅａｄＲｅａｄｙを使って誤り訂正処理の完了状況をコントローラ１０に通知する場合を例に説明した。ただし、メモリチップ２０は、信号線ＲｅａｄＲｅａｄｙを使って誤り訂正の成否をコントローラ１０に通知してもよい。例えば、メモリチップ２０は、信号線ＲｅａｄＲｅａｄｙを使って誤り訂正が成功した旨をコントローラ１０に通知してもよい。また、メモリチップ２０は、信号線ＲｅａｄＲｅａｄｙを使って誤り訂正が失敗した旨をコントローラ１０に通知してもよい。

コントローラ１０の監視部１７は、信号線ＲｅａｄＲｅａｄｙを参照すれば、メモリチップ２０における誤り訂正が完了したか否かを確認することができる。これにより、監視部１７は、レジスタの読み出しを行わずに、簡易な方法でメモリチップ２０における処理状況に関する情報を得ることができる。これにより、処理時間を短縮することができる。なお、信号線ＲｅａｄＲｅａｄｙとして、必ず専用の信号線を用意しなくてもよい。例えば、信号線ＲｅａｄＲｅａｄｙは、複数の用途のために兼用される信号線であってもよい。

図７のブロック図は、本開示によるメモリチップの例を概略的に示している。図７のメモリチップ２０は、メモリ２１と、リードライト回路２２とを備えている。メモリ２１は、例えば、ＮＡＮＤフラッシュメモリなどの不揮発性メモリであり、メモリチップ２０の記憶領域を提供する。ただし、メモリ２１は、その他の種類のメモリであってもよい。データアクセスの局所性に対応するために、メモリ２１は、階層化されたキャッシュ領域を含んでいてもよい。また、メモリ２１は、ライト時およびリード時に使われるバッファメモリを含んでいてもよい。バッファメモリとして、例えば、ＳＲＡＭまたはＤＲＡＭなどの揮発性メモリを使うことができる。すなわち、メモリ２１は、複数の種類のメモリを含んでいてもよい。リードライト回路２２は、第２インタフェース回路２３と、第２符号化器２４と、第２復号器２５とを含んでいる。第２インタフェース回路２３は、複数の信号線（例えば、図６の信号線）を介して、コントローラ１０の第１インタフェース回路１６と電気的に接続されている。

第２符号化器２４は、リードライト回路２２がデータ断片のライト要求を受信したときに誤り訂正符号を使い、データ断片にパリティを付加する。例えば、それぞれのメモリチップ２０に物理ブロックと等しいサイズのデータ断片が書き込まれる場合、第２符号化器２４は、物理ブロック単位で符号化を行うことができる。また、それぞれのメモリチップ２０にｉ個の物理ブロックと等しいサイズのデータ断片が書き込まれる場合、第２符号化器２４は、ｉ個の物理ブロックごとに符号化を行ってもよい。

さらに、第２符号化器２４は、メモリチップ２０に書き込まれるデータ断片のサイズに関わらず、物理ブロックより小さい粒度で符号化を行ってもよい。例えば、第２符号化器２４は、ページ単位または複数ページ単位で符号化を行ってもよい。ただし、第２符号化器２４による符号化の粒度については、問わない。一般に、符号化の粒度は、メモリセルにおけるエラー発生率、メモリの劣化状態、記憶装置１００の用途などに応じて決められる。

第２符号化器２４は、例えば、ハミング符号、巡回符号、疎グラフ符号または、畳み込み符号などの誤り訂正符号を使うことができる。ただし、第２符号化器２４が使用する誤り訂正符号の種類については、問わない。第２符号化器２４が使用する誤り訂正符号を第２符号とよぶものとする。第２符号は、上述の第１符号と同じ種類の符号であってもよいし、異なる種類の符号であってもよい。

第２復号器２５は、リードライト回路２２がデータ断片の読み出し要求を受信したときに、読み出されるべきデータ断片の誤り訂正を行う。第２復号器２５は、第２符号化器２４と、同一の誤り訂正符号を使って、データ断片の復号を行うものとする。例えば、第２符号化器２４は、データ断片の誤り訂正処理の実行中に信号線ＲｅａｄＲｅａｄｙの電圧をＨＩＧＨにする。この場合、第２符号化器２４は、データ断片の誤り訂正処理が完了したら、信号線ＲｅａｄＲｅａｄｙの電圧をＬＯＷにする。上述のように第２符号化器２４は、これとは異なる方法で誤り訂正処理の完了状況または誤り訂正処理の成否をコントローラ１０に通知してもよい。

図８のフローチャートは、データのライト処理の例を示している。以下では、図８のフローチャートを参照しながら、本開示による記憶装置におけるライト処理の例を説明する。

はじめに、コントローラ１０は、ホストシステム２よりデータのライト要求を受信する（ステップＳ１０１）。そして、コントローラ１０の第１符号化器１４は、複数（例えば、Ｍ）ブロック分のデータごとに、第１符号による符号化を行う（ステップＳ１０２）。次に、コントローラ１０の処理回路１１は、第１符号によって符号化されたデータを複数のデータ断片に分割する（ステップＳ１０３）。例えば、メモリチップ２０で使われている物理ブロックのサイズ、同一のメモリチップ２０に書き込まれる物理ブロック数に応じて、データの分割数（データ断片のサイズ）を決めることができる。コントローラ１０は、データ断片を一時的にライトバッファに保存してもよい。

そして、コントローラ１０は、それぞれのデータ断片を対応するメモリチップ２０に転送する（ステップＳ１０４）。ここで、コントローラ１０は、上述のルックアップテーブル１２を参照し、ホストシステム２から指定された論理ブロックアドレスを物理ブロックアドレスに変換してもよい。コントローラ１０は、物理ブロックアドレスを得ることにより、データ断片の転送先となるメモリチップ２０および当該メモリチップ２０内の物理ブロックを特定することができる。また、コントローラ１０は、上述のブロック管理テーブル１３を参照し、データのライトが可能な物理ブロックを探索してもよい。

次に、それぞれのメモリチップ２０の第２符号化器２４は、第２符号によってデータ断片を符号化する（ステップＳ１０５）。第２符号化器２４は、バッファメモリ上に保存されたデータ断片を符号化し、パリティを付加してもよい。そして、それぞれのメモリチップ２０は、第２符号によって符号化されたデータ断片をメモリ２１内に保存する。メモリ２１に書き込まれる符号化後のデータ断片は、１物理ブロックサイズであってもよいし、複数物理ブロックのサイズであってもよい。最後に、それぞれのメモリチップ２０は、第２符号によって符号化されたデータ断片をメモリ２１内の記憶領域に保存する（ステップＳ１０６）。

ここまでは、本開示による記憶装置におけるライト処理について説明した。以下では、本開示による記憶装置におけるリード処理について述べる。

図９は、複数のメモリチップにデータ断片の読み出し要求を行った後の動作例を示すタイミングチャートである。図９は、メモリチップ＃１〜＃４の４個のメモリチップからデータ断片が読み出されたときの動作を示している。図９のタイミングチャートＣ１は、図５の信号線Ｒｅａｄ／Ｂｕｓｙを有する記憶装置における動作を示している。一方、図９のタイミングチャートＣ２は、図６の信号線ＲｅａｄＲｅａｄｙを有する記憶装置における動作を示している。

タイミングチャートＣ１には、信号線Ｒｅａｄｙ／Ｂｕｓｙにおける電圧レベルが示されている。一方、タイミングチャートＣ１には、信号線ＲｅａｄＲｅａｄｙにおける電圧レベルが示されている。いずれの信号線においても、ＬＯＷがメモリチップのＲｅａｄｙ状態（リードが可能な状態）を示しているものとする。また、タイミングチャートＣ１およびＣ２には、信号線ＤＱを使って転送されるコマンドおよびデータが示されている。

タイミングチャートＣ１において、コントローラ１０は、Ｓｅｎｓｅコマンドをメモリチップ＃１〜＃４に送信している。そして、コントローラ１０は、それぞれのメモリチップへシーケンシャルにＲｅｇＲｅａｄコマンドを送信している。図９の例において、コントローラ１０は、信号線Ｒｅａｄｙ／Ｂｕｓｙを参照し、メモリチップがｒｅａｄｙ状態に遷移した順序でＲｅｇＲｅａｄコマンドを送信している。

コントローラ１０は、ＲｅｇＲｅａｄコマンドを送信することにより、第２復号器２５による誤り訂正処理の成否を示すレジスタの値を取得することができる。レジスタは、例えば、メモリチップのリードライト回路２２に実装される。そして、コントローラ１０は、レジスタの値を参照し、誤り訂正に成功しているメモリチップに対して、ＤａｔＲｅａｄコマンドを送信する。図９の例では、メモリチップ＃３において、誤り訂正が失敗し、その他のメモリチップにおいて、誤り訂正が成功している。したがって、コントローラ１０は、メモリチップ＃１、＃２および＃４に対して、ＤａｔＲｅａｄコマンドを送信している。ＤａｔＲｅａｄコマンドへの応答として、メモリチップ＃１、＃２および＃４は、データ断片（Ｄａｔａ＃１、Ｄａｔａ＃４およびＤａｔａ＃２）をコントローラ１０に送信している。コントローラ１０は、メモリチップからデータ断片を受信した後、メモリチップにＣｌｅａｒコマンドを送信する。

タイミングチャートＣ２においても、コントローラ１０は、Ｓｅｎｓｅコマンドをメモリチップ＃１〜＃４に送信している。ただし、コントローラ１０は、メモリチップにＲｅｇＲｅａｄコマンドを送信していない。その代わりに、コントローラ１０は、信号線ＲｅａｄＲｅａｄｙを参照し、誤り訂正が完了した順序でメモリチップにＤａｔＲｅａｄコマンドを送信している。図９の例では、メモリチップ＃３における誤り訂正処理が遅延しているため、残りのメモリチップに対してＤａｔＲｅａｄコマンドが送信されている。コントローラ１０は、応答として、残りのメモリチップからデータ断片（Ｄａｔａ＃１、Ｄａｔａ＃４およびＤａｔａ＃２）を受信している。コントローラ１０は、メモリチップからデータ断片を受信した後、メモリチップにＣｌｅａｒコマンドを送信する。

本開示による記憶装置では、信号線ＲｅａｄＲｅａｄｙを参照し、誤り訂正の完了したメモリチップよりデータ断片の読み出しを行う。このため、復号結果を確認するためにレジスタの値を読み出す必要がなくなる。複数のメモリチップに分散して保存されたデータのリード時におけるレイテンシを減らし、全体的なリード処理を高速化することが可能となる。

図１０は、本開示によるコントローラにおける状態遷移の例を示している。図１０では、状態間の遷移の条件となるコマンドおよび信号線の状態を示している。例えば、コントローラ１０がＲｅａｄｙ状態にあるメモリチップに対してＤａｔＲｅａｄコマンドを発行すると、当該メモリチップは、Ｒｅａｄｉｎｇ状態に遷移する。データ断片の読み出しが完了すると、メモリチップは、ＤａｔａＥｎｄ状態に遷移する。コントローラ１０がＤａｔａＥｎｄ状態のメモリチップにＣｌｅａｒコマンドを送信すると、メモリチップは、ｉｎｉｔ状態に遷移する。そして、メモリチップは、一定期間の経過後、Ｓｅｎｓｉｎｇ状態に遷移する。

コントローラ１０がＳｅｎｓｉｎｇ状態のメモリチップにＳｅｎｓｅコマンドを送信すると、メモリチップは、ＷａｉｔＲｅａｄｙ状態に遷移する。そして、信号線ＲｅａｄＲｅａｄｙの電圧がＨＩＧＨからＬＯＷに変化すると、メモリチップは、Ｒｅａｄｙ状態に遷移する。コントローラ１０は、それぞれのメモリチップの状態を管理し、処理の整合性を保つことができる。なお、メモリチップの状態遷移は、図１０に例示したものとは異なるものであってもよい。

図１１は、図３の構成のように、信号線ＤＱが複数のメモリチップで共有されている場合におけるリード時のデータフローを概念的に示している。はじめに、複数のメモリチップで誤り訂正処理が行われ、誤り訂正処理の完了したメモリチップについて、シーケンシャルな読み出し処理が行われる（ステップＳ１０）。そして、コントローラ１０は、リード処理の開始時より経過した時間および／または誤り訂正が完了したデータ断片数に基づき、処理内容を決定することができる（ステップＳ１１）。

例えば、ホストシステム２からリード要求を受けたときから所定の時間内に、すべてのデータ断片の誤り訂正が完了した場合、コントローラ１０の処理回路１１は、データ断片を結合し、リードされるべきデータを再構成する（ステップＳ１３）。再構成されたデータは、ホストシステム２に転送される。また、ホストシステム２からリード要求を受けたときから所定の時間内に、第１符号化器１４による消失訂正が可能な数のデータ断片の誤り訂正が完了した場合、消失訂正を行う（ステップＳ１２）。消失訂正によって再構成されたデータは、ホストシステム２に転送される。なお、ホストシステム２からリード要求を受けたときから所定の時間内に、上述のいずれの条件も満たされない場合、コントローラ１０は、リード処理を中断し、ホストシステム２にリード失敗の通知を行ってもよい。

図１２のタイミングチャートは、消失訂正処理の実行タイミングの例を示している。図１２の横軸は、時刻を示している。図１２には、チップ＃１〜＃５に対して、Ｓｅｎｓｅコマンドが発行されている。チップ＃１〜＃５のうち、チップ＃１〜＃３およびチップ＃５は、第２符号化器２４による誤り訂正処理が完了し、Ｒｅａｄｙ状態に遷移する。このとき、信号線ＲｅａｄＲｅａｄｙの電圧は、ＬＯＷになる。このため、コントローラ１０は、チップ＃１〜＃３およびチップ＃５に対して、Ｒｅａｄコマンドを発行する。一方、チップ＃４は、Ｒｅａｄｙ状態に遷移しないため、信号線ＲｅａｄＲｅａｄｙの電圧がＨＩＧＨのままとなる。このため、コントローラ１０は、チップ＃４に対してＲｅａｄコマンドを発行しない。

この結果、コントローラ１０は、チップ＃１〜＃３およびチップ＃５から消失訂正用のパリティを含むデータ断片を読み出すことができる。コントローラ１０の第１符号化器１４は、読み出されたデータ断片を使って消失訂正を行い、データのリカバリを行う。リカバリしたデータは、ホストシステム２に転送される。

このように、処理が遅延しているメモリチップからのデータ断片の読み出しを待たずに消失訂正を行うことにより、一部のメモリチップにおける処理遅延の影響を軽減し、記憶装置における全体的なリード処理の高速化を実現することができる。

図１３のフローチャートは、データのリード処理の例を示している。以下では、図１３のフローチャートを参照しながら、本開示による記憶装置におけるリード処理の例を説明する。

はじめに、コントローラ１０は、ホストシステム２よりデータのリード要求を受信する（ステップＳ２０１）。そして、コントローラ１０は、ルックアップテーブル１２を参照し、リード対象のデータに相当する複数のデータ断片が保存されているメモリチップ２０と、物理ブロックとを特定し、複数のメモリチップに対して該当する物理ブロックの読み出し開始を要求する（ステップＳ２０２）。次に、それぞれのメモリチップ２０の第２復号器２５は、物理ブロックにあるデータ断片の第２符号による誤り訂正を開始する（ステップＳ２０３）。ここで、それぞれのメモリチップ２０は、信号線（例えば、上述の信号線ＲｅａｄＲｅａｄｙなど）を介して、データ断片の誤り訂正が完了した旨をコントローラ１０に通知することができる。

そして、コントローラ１０は、対象となるすべてのメモリチップ２０においてデータ断片の誤り訂正が完了したか否かを判定する（ステップＳ２０４）。例えば、リード対象のデータに相当するデータ断片が記憶装置１００のすべてのメモリチップ２０に保存されている場合、コントローラ１０は、ステップＳ２０４ですべてのメモリチップ２０においてデータ断片の誤り訂正が完了したか否かを確認する。一方、リード対象のデータに相当するデータ断片が記憶装置１００の一部のメモリチップ２０に保存されている場合、コントローラ１０は、ステップＳ２０４で一部のメモリチップ２０についてデータ断片の誤り訂正が完了したか否かを確認すればよい。

ステップＳ２０４における判定の結果に応じて、処理が分岐する。対象となるすべてのメモリチップ２０においてデータ断片の誤り訂正が完了した場合（ステップＳ２０４のＹＥＳ）、コントローラ１０の処理回路１１は、誤り訂正の完了した複数のデータ断片を読み出して結合し、リード対象のデータを再構成する（ステップＳ２０５）。例えば、コントローラ１０は、図９のタイミングチャートＣ２で例示したように、いずれかのメモリチップ２０でデータ断片の誤り訂正の完了が確認された順に、データ断片を読み出してもよい。ただし、コントローラ１０は、これとは異なるタイミングでデータ断片を読み出してもよい。なお、それぞれのメモリチップ２０からデータ断片がシーケンシャルに読み出される場合、データ断片が読み出される順序については、問わない。例えば、コントローラ１０は、バッファメモリまたはキャッシュメモリ上に複数のデータ断片を配置し、データの再構成を行うことができる。

そして、コントローラ１０の第１復号器１５は、必要に応じて、第１符号によって再構成されたデータの誤り訂正を行うことができる（ステップＳ２０６）。ただし、コントローラ１０は、ステップＳ２０６の処理を省略してもよい。最後に、コントローラ１０は、リード対象のデータをホストシステム２に転送する（ステップＳ２０９）。

対象となるすべてのメモリチップ２０においてデータ断片の誤り訂正が完了していない場合（ステップＳ２０４のＮＯ）、コントローラ１０は、所定の数のメモリチップ２０においてデータ断片の誤り訂正が完了したか否かを判定する（ステップＳ２０７）。ここで、所定の数として、第１復号器１５が消失訂正を行うために必要なデータ断片の数Ｍ−ｕを使うことができる。ただし、ステップＳ２０７でこれより大きい整数値を使ってもよい。

ステップＳ２０７における判定の結果に応じて、処理が分岐する。データ断片の誤り訂正が完了したメモリチップ２０の数が所定の数に満たない場合（ステップＳ２０７のＮＯ）、コントローラ１０は、再びステップＳ２０４の判定を実行する。所定の数のメモリチップ２０においてデータ断片の誤り訂正が完了した場合（ステップＳ２０７のＹＥＳ）、コントローラ１０は、誤り訂正の完了したデータ断片を読み出し、第１復号器１５を使って第１符号によるデータの消失訂正を行う（ステップＳ２０８）。例えば、コントローラ１０は、バッファメモリまたはキャッシュメモリ上にデータ断片を配置し、消失訂正を行うことができる。最後に、コントローラ１０は、消失訂正したデータをホストシステム２に転送する（ステップＳ２０９）。

図１４のブロック図は、変形例１による記憶装置の例を概略的に示している。図１４は、記憶装置１０１におけるコントローラ１０と、複数のメモリチップ２０との間の配線の構成例を示している。信号線ＤＱ（図１４の実線）は、メモリチップ２０とコントローラ１０との間のデータ線に相当する。図１４では、コントローラ１０が個別の信号線ＤＱを介してそれぞれのメモリチップ２０に接続されている。また、図３の記憶装置１００と同様、コントローラ１０は、個別の信号線ＲｅａｄＲｅａｄｙを介してそれぞれのメモリチップ２０に接続されている。このように、本開示によるコントローラは、個別のデータ線によって複数のメモリチップ２０と接続されていてもよい。図１４の構成を採用すると、コントローラ１０は、並列で複数のメモリチップとの間でデータ伝送を行うことができる。信号線ＤＱは、データリードとデータライトの用途で共用されるものであってもよい。また、データリードとデータライトの用途のために別個の信号線が用意されていてもよい。

なお、本開示による記憶装置は、図１４に示されていないその他の信号線を備えていてもよい。また、図１４に示したデータ線および信号線ＲｅａｄＲｅａｄｙの配線は、一例にしかすぎない。したがって、データ線および信号線ＲｅａｄＲｅａｄｙの配線は、これとは異なっていてもよい。

図１５は、図１４の例のように、メモリチップごとに信号線ＤＱが用意されている場合におけるリード時のデータフローを概念的に示している。はじめに、複数のメモリチップで誤り訂正処理が行われ、誤り訂正処理の完了したメモリチップ２０について読み出し処理が行われる（ステップＳ１０Ａ）。ステップＳ１０Ａでは、複数のメモリチップ２０について、並列的に読み出し処理が行われてもよい。そして、コントローラ１０は、リード処理の開始時より経過した時間および／または誤り訂正が完了したデータ断片数に基づき、処理内容を決定する（ステップＳ１１）。

例えば、ホストシステム２からリード要求を受けたときから所定の時間内に、すべてのデータ断片の誤り訂正が完了した場合、コントローラ１０の処理回路１１は、データ断片を結合し、リードされるべきデータを再構成する（ステップＳ１３）。再構成されたデータは、ホストシステム２に転送される。また、ホストシステム２からリード要求を受けたときから所定の時間内に、第１符号化器１４による消失訂正が可能な数のデータ断片の誤り訂正が完了した場合、消失訂正を行う（ステップＳ１２）。消失訂正によって再構成されたデータは、ホストシステム２に転送される。なお、ホストシステム２からリード要求を受けたときから所定の時間内に、上述のいずれの条件も満たされない場合、コントローラ１０は、リード処理を中断し、ホストシステム２にリード失敗の通知を行ってもよい。ステップＳ１０Ａを除けば、図１５のデータフローは、上述の図１１と同様である。

図１６のタイミングチャートは、変形例１による記憶装置における消失訂正処理の実行タイミングの例を示している。図１６の横軸は、時刻を示している。図１６のタイミングチャートでは、図１２の例と同様に、チップ＃４のみ、Ｒｅａｄｙ状態に遷移せず、信号線ＲｅａｄＲｅａｄｙの電圧がＨＩＧＨのままとなっている。このため、コントローラ１０は、チップ＃１〜＃３およびチップ＃５から消失訂正用のパリティを含むデータ断片を読み出す。コントローラ１０の第１符号化器１４は、読み出したデータ断片を使って消失訂正を行う。リカバリされたデータは、ホストシステム２に転送される。

変形例１によるコントローラは、複数のデータ線（信号線ＤＱ）を使い、複数のメモリチップ２０から並列でデータ断片を読み出すことができる。このため、図１６のタイミングチャートでは、図１２と比べて所要時間が短くなっている。データ線が図１４のように配線された記憶装置においても、処理が遅延しているメモリチップからのデータ断片の読み出しを待たずに消失訂正を行うことが可能である。一部のメモリチップにおける処理遅延の影響を軽減し、記憶装置における全体的なリード処理を高速化することができる。

上述では、メモリチップ２０からコントローラ１０に、第２符号による誤り訂正の状況が通知される場合を例に説明した。ただし、コントローラ１０は、メモリチップ２０における誤り訂正の状況をホストシステム２に通知してもよい。

例えば、不揮発性メモリの効率的な活用または記憶装置の性能向上などの目的のために、ホストシステム２側で、ブロック管理またはメモリチップ２０の制御の少なくとも一部を行う場合がありうる。このような場合、コントローラ１０は、図１のバス３または図２のネットワーク５を介して、複数のメモリチップ２０における誤り訂正の状況をホストシステム２に通知することができる。例えば、コントローラ１０は、ホストシステム２に誤り訂正の完了したメモリチップ２０の情報または誤り訂正の完了していないメモリチップ２０の情報をホストシステム２に通知することができる。また、コントローラ１０は、ホストシステム２に、メモリチップ２０における誤り訂正の結果を通知してもよい。

そして、通知を受けたホストシステム２は、コントローラ１０に対してメモリチップ２０からのデータ断片の読み出し、消失訂正の実行、または一定期間の待機などの指令を送信することができる。上述のコントローラ１０が実行していた処理の少なくとも一部がホストシステム２によって実行される場合においても、記憶装置における全体的なリード処理の高速化を実現することが可能である。

図１７のブロックは、信号線ＲｅａｄＲｅａｄｙの配線例を示している。図１７の記憶装置１０２では、コントローラ１０に接続された１本の信号線ＲｅａｄＲｅａｄｙが分岐し、複数のメモリチップ２０に接続されている。このように、複数のメモリチップ２０における誤り訂正の完了状況または誤り訂正の成否は、共通の信号線を介して通知されてもよい。図１７の構成が採用される場合、それぞれのメモリチップ２０は、メモリチップ２０の識別子とともに誤り訂正の完了状況または誤り訂正の成否を含む信号をコントローラ１０に送信することができる。

以下では、本開示によるコントローラの構成の概要を説明する。

本開示によるコントローラは、処理回路と、第１符号化器と、第１復号器とを備えていてもよい。処理回路は、ライトされるデータの一部を含む複数のデータ断片のそれぞれを、誤り訂正機能を備えた複数のメモリチップのうち、いずれかのメモリチップに書き込み、リードされるデータに相当するデータ断片をメモリチップより読み出すように構成されている。第１符号化器は、それぞれのデータ断片がパリティを含むよう、ライトされるデータを消失訂正符号によって符号化するように構成されている。第１復号器は、信号線を介して取得したそれぞれのメモリチップにおけるデータ断片の誤り訂正の完了状況または成否に応じ、リードされるデータに相当するデータ断片のうち、一部を使って消失訂正を行うように構成されている。

処理回路は、信号線を参照し、誤り訂正の完了したメモリチップから順にデータ断片を読み出すように構成されていてもよい。第１復号器は、処理回路がデータ断片の書き込まれたメモリチップのうち、一部のメモリチップからデータ断片が読み出されたときに消失訂正を行うように構成されていてもよい。第１復号器は、少なくともいずれかのメモリチップが誤り訂正を行っているときに、処理回路が読み出したデータ断片を使って消失訂正を行うように構成されていてもよい。処理回路は、それぞれのメモリチップにおけるデータ断片の誤り訂正の完了状況または成否をホストシステムに通知するように構成されていてもよい。

また、本開示による記憶装置の構成の概要も説明する。

本開示による記憶装置は、誤り訂正機能を有する複数のメモリチップと、コントローラとを備えていてもよい。コントローラは、ライトされるデータを分割したデータ断片のそれぞれがパリティを含むよう、データを消失訂正符号によって符号化し、データを複数のデータ断片に分割し、データ断片のそれぞれを複数のメモリチップのうち、いずれかのメモリチップに書き込むように構成されている。また、コントローラは、信号線を介して取得されたそれぞれのメモリチップにおけるデータ断片の誤り訂正の完了状況または成否に応じ、リードされるデータに相当するデータ断片のうち、一部のデータ断片を使って消失訂正を行うように構成されている。コントローラは、少なくともいずれかのメモリチップが誤り訂正を行っているときに、読み出したデータ断片を使って消失訂正を行うように構成されていてもよい。

本開示による記憶装置において、メモリチップは、第２符号化器と、第２復号器とを含んでいてもよい。第２符号化器は、コントローラが書き出したデータ断片を誤り訂正符号によって符号化してからメモリセルに保存するように構成されている。第２復号器は、リードされるデータに相当するデータ断片の誤り訂正を行い、信号線を介して誤り訂正の完了状況または成否をコントローラに通知するように構成されている。

本開示による記憶装置において、コントローラは、個別のデータ線を介して複数のメモリチップと電気的に接続されていてもよい。コントローラは、共通のデータ線を介して複数のメモリチップと電気的に接続されていてもよい。メモリチップは、ＮＡＮＤフラッシュメモリを含んでいてもよい。コントローラは、それぞれのメモリチップにおけるデータ断片の誤り訂正の完了状況または成否をホストシステムに通知するように構成されていてもよい。

本開示による記憶装置は、インタフェース変換回路をさらに備えていてもよい。インタフェース変換回路は、コントローラがリードしたデータをネットワークで転送可能なパケットに変換し、ネットワークより受信したパケットをコントローラに入力可能な形式に変換するように構成されている。

以下では、符号化器および復号器の配置が上述と異なる記憶装置の例について説明する。

図１８のブロック図は、変形例２によるコントローラの例を概略的に示している。図１８のコントローラ１０Ａは、図４のコントローラ１０の構成要素に加え、第２符号化器１８と、第２復号器１９とを備えている。第２符号化器１８と、第２復号器１９は、それぞれ図７のメモリチップ２０の第２符号化器２４と、第２復号器２５に相当する機能を備える。すなわち、本開示による記憶装置では、コントローラ側で第２符号による符号化の処理および第２符号による誤り訂正（復号）の処理が行われてもよい。なお、第２符号による符号化の処理および第２符号による誤り訂正処理がコントローラ側で実行される場合、メモリチップとコントローラとの間の信号線ＲｅａｄＲｅａｄｙを省略することが可能である。

コントローラ１０Ａは、第２符号化器１８と第２復号器１９のペアを複数個備えていてもよい。図１８では、回路ブロック１０００が第２符号化器１８と、第２復号器１９のペアを含んでいる。例えば、個別のデータ線を介してそれぞれのメモリチップに接続されているコントローラ１０Ａが、それぞれのメモリチップのライト／リードのために、専用の第２符号化器１８／第２復号器１９を使用できるよう、メモリチップ２０の数に等しいＭ個の回路ブロック１０００を用意してもよい。これにより、並列的なライト／リードが発生するときに、第２符号化器１８／第２復号器１９が処理上のボトルネックとなることを防ぐことができる。ただし、コントローラ１０Ａが備える第２符号化器１８および第２復号器１９の個数については、限定しない。

図１９のブロック図は、変形例２によるメモリチップの例を概略的に示している。図１９のメモリチップ２０Ａは、メモリ２１と、第２インタフェース回路２３とを備えている。図１８に例示したように、コントローラ側に第２符号化器および第２復号器が配置されている場合、メモリチップ側の第２符号化器および第２復号器を省略してもよい。第２符号化器２４および第２復号器２５が省略されている点を除けば、メモリチップ２０Ａの構成および機能は、図７のメモリチップ２０と同様である。

図２０のフローチャートは、変形例２におけるデータのライト処理の例を示している。以下では、図２０のフローチャートを参照しながら、本開示による記憶装置におけるライト処理の例を説明する。

はじめに、コントローラ１０Ａは、ホストシステム２よりデータのライト要求を受信する（ステップＳ１１１）。そして、コントローラ１０Ａの第１符号化器１４は、複数（例えば、Ｍ）ブロック分のデータごとに、第１符号による符号化を行う（ステップＳ１１２）。次に、コントローラ１０Ａの処理回路１１は、第１符号によって符号化されたデータを複数のデータ断片に分割する（ステップＳ１１３）。例えば、メモリチップ２０Ａで使われている物理ブロックのサイズ、同一のメモリチップ２０Ａに書き込まれる物理ブロック数に基づいてデータの分割数（データ断片のサイズ）を決めることができる。コントローラ１０Ａは、データ断片を一時的にライトバッファに保存してもよい。

そして、コントローラ１０Ａの第２符号化器１８は、第２符号によりデータ断片を符号化する（ステップＳ１１４）。それぞれのメモリチップ２０Ａに書き込まれるデータサイズに基づき、第２符号化器１８による符号化の粒度を決めることができる。例えば、メモリチップ２０Ａに書き込まれるデータ断片が物理ブロックのサイズに等しい場合、物理ブロック単位または物理ブロックの１／ｓ倍（ｓは、１より大きい整数）の単位で符号化を行ってもよい。また、メモリチップ２０Ａに書き込まれるデータ断片がｉ個の物理ブロックのサイズに等しい場合、ｉ個の物理ブロックごと、物理ブロックごと、または物理ブロックの１／ｓ倍の単位で符号化を行うことができる。ただし、第２符号化器１８による符号化の粒度は、これとは異なっていてもよい。

次に、コントローラ１０Ａは、それぞれの符号化されたデータ断片を対応するメモリチップ２０Ａに転送する（ステップＳ１１５）。ここで、コントローラ１０Ａは、上述のルックアップテーブル１２を参照し、ホストシステム２から指定された論理ブロックアドレスを物理ブロックアドレスに変換してもよい。コントローラ１０Ａは、物理ブロックアドレスを得ることにより、データ断片の転送先となるメモリチップ２０Ａおよび当該メモリチップ２０Ａ内の物理ブロックを特定することができる。また、コントローラ１０Ａは、上述のブロック管理テーブル１３を参照し、データ断片の書き込みが可能な物理ブロックを探索してもよい。最後に、それぞれのメモリチップ２０は、第２符号によって符号化されたデータ断片をメモリ２１内に書き込む（ステップＳ１１６）。

図１８および図１９のコントローラ１０Ａと、複数のメモリチップ２０Ａとの間の信号線の構成には、複数のパターンがありうる。例えば、図３の例のように、コントローラ１０Ａは、共通のデータ線を介して複数のメモリチップ２０Ａと接続されていてもよい。以下では、データ転送に共通のデータ線が使われる場合におけるリード処理の例を説明する。

図２１は、コントローラ１０Ａが共通のデータ線を介して複数のメモリチップ２０Ａと接続されており、すべてのメモリチップから読み出されたデータの誤り訂正処理が完了するまで待機する場合におけるタイミングチャートである。図２１の横軸は、時刻を示している。図２１の例で、コントローラ１０Ａは、メモリチップ＃１〜＃５よりシーケンシャルに読み出しを行っている。そして、コントローラ１０Ａの第２復号器１９は、読み出したデータ断片の誤り訂正処理を行う。メモリチップ＃１、＃２、＃３および＃５から読み出したデータ断片については、第２符号による誤り訂正処理が完了している。誤り訂正済みのデータ断片は、消失訂正用のパリティを含んでいる。一方、メモリチップ＃４から読み出したデータ断片については、誤り訂正処理が完了していない。

図２１の例では、メモリチップ＃４から読み出したデータ断片の誤り訂正ができないと判定されてから、第１復号器１５がメモリチップ＃１、＃２、＃３および＃５から読み出したデータ断片を使い、第１符号による消失訂正処理を行っている。したがって、メモリチップ＃４に影響されて記憶装置における全体的なリード処理が遅延している。図２１の処理が行われる場合、メモリチップ＃４から読み出したデータ断片の誤り訂正が遅れて完了する場合にも、全体的なリード処理が遅延するおそれがある。そこで、本開示によるコントローラおよび記憶装置のように、誤り訂正処理が未完了のデータ断片があっても、誤り訂正の完了したデータ断片を使って消失訂正処理を実行してもよい。

図２２は、変形例２で共通のデータ線が使われる場合における記憶装置のリード時のデータフローの例を概念的に示している。はじめに、コントローラ１０Ａは、複数のメモリチップ２０Ａからシーケンシャルにデータ断片を読み出す（ステップＳ２０）。そして、コントローラ１０Ａは、読み出したデータ断片について、第２符号による誤り訂正処理を行う（ステップＳ２１）。図２２の例のように、コントローラ１０Ａは、第２符号による誤り訂正処理を並列的に行ってもよい。また、コントローラ１０Ａは、第２符号による誤り訂正処理をシーケンシャルに行ってもよい。

そして、コントローラ１０Ａは、リード処理の開始時より経過した時間および／または誤り訂正が完了したデータ断片数に基づき、処理内容を決定することができる（ステップＳ２２）。例えば、ホストシステム２からリード要求を受けたときから所定の時間内に、すべてのデータ断片の誤り訂正が完了した場合、コントローラ１０の処理回路１１は、データ断片を結合し、リードされるべきデータを再構成する（ステップＳ２４）。再構成されたデータは、ホストシステム２に転送される。また、ホストシステム２からリード要求を受けたときから所定の時間内に、第１符号化器１４による消失訂正が可能な数のデータ断片の誤り訂正が完了した場合、消失訂正を行う（ステップＳ２３）。消失訂正によって再構成されたデータは、ホストシステム２に転送される。なお、ホストシステム２からリード要求を受けたときから所定の時間内に、上述のいずれの条件も満たされない場合、コントローラ１０Ａは、リード処理を中断し、ホストシステム２にリード失敗の通知を行ってもよい。

図２３は、変形例２で共通のデータ線が使われる場合における記憶装置のリード処理の例を示すタイミングチャートである。図２３の横軸は、時刻を示している。図２３の例でも、コントローラ１０Ａは、メモリチップ＃１〜＃５よりシーケンシャルに読み出しを行っている。そして、コントローラ１０Ａの第２復号器１９は、読み出したデータ断片の誤り訂正処理を行う。メモリチップ＃１、＃２、＃３および＃５から読み出したデータ断片については、第２符号による誤り訂正処理が完了している。誤り訂正済みのデータ断片は、消失訂正用のパリティを含んでいる。一方、メモリチップ＃４から読み出したデータ断片については、誤り訂正処理が完了していない。

図２３の例では、第１復号器１５が第１符号による消失訂正が可能な数のデータ断片の消失訂正が完了したときに消失訂正処理を行っている。すなわち、第１復号器１５は、メモリチップ＃１、＃２、＃３および＃５から読み出したデータ断片を使って第１符号による消失訂正処理を行っている。コントローラ１０Ａは、メモリチップ＃４から読み出したデータ断片の誤り訂正処理の完了または誤り訂正の失敗判定がされるまで待たない。したがって、一部のメモリチップにおける処理遅延の影響を軽減し、記憶装置における全体的なリード処理を高速化することが可能である。

また、図１４の例のように、コントローラ１０Ａは、個別のデータ線を介してそれぞれのメモリチップ２０Ａに接続されていてもよい。以下では、個別のデータ線と使ってデータ転送が行われる場合におけるリード処理の例を説明する。

図２４は、コントローラ１０Ａが個別のデータ線を介してそれぞれのメモリチップ２０Ａに接続されており、すべてのメモリチップから読み出されたデータの誤り訂正処理が完了するまで待機する場合におけるタイミングチャートである。図２４の横軸は、時刻を示している。図２４の例で、コントローラ１０Ａは、メモリチップ＃１〜＃５の並列的な読み出しを行っている。そして、コントローラ１０Ａの第２復号器１９は、読み出されたデータ断片の誤り訂正処理を行う。メモリチップ＃１、＃２、＃３および＃５から読み出したデータ断片については、第２符号による誤り訂正処理が完了している。誤り訂正済みのデータ断片は、消失訂正用のパリティを含んでいる。一方、メモリチップ＃４から読み出したデータ断片については、誤り訂正処理が完了していない。

図２４の例では、メモリチップ＃４から読み出したデータ断片の誤り訂正ができないと判定されてから、第１復号器１５がメモリチップ＃１、＃２、＃３および＃５から読み出したデータ断片を使い、第１符号による消失訂正処理を行っている。したがって、メモリチップ＃４に影響されて記憶装置における全体的なリード処理が遅延している。図２４の処理が行われる場合、メモリチップ＃４から読み出したデータ断片の誤り訂正が遅れて完了する場合にも、全体的なリード処理が遅延するおそれがある。そこで、本開示によるコントローラおよび記憶装置のように、誤り訂正処理が未完了のデータ断片があっても、誤り訂正の完了したデータ断片を使って消失訂正処理を実行してもよい。

図２５は、変形例２でメモリチップごとにデータ線が用意されている場合における記憶装置のリード時のデータフローの例を概念的に示している。はじめに、コントローラ１０Ａは、複数のメモリチップ２０Ａから並列でデータ断片を読み出す（ステップＳ２０Ａ）。そして、コントローラ１０Ａは、読み出したデータ断片について、第２符号による誤り訂正処理を行う（ステップＳ２１）。図２２の例のように、コントローラ１０Ａは、第２符号による誤り訂正処理を並列的に行ってもよい。また、コントローラ１０Ａは、第２符号による誤り訂正処理をシーケンシャルに行ってもよい。

図２６は、変形例２でメモリチップごとにデータ線が用意されている場合における記憶装置のリード処理の例を示している。図２６の横軸は、時刻を示している。図２６の例でも、コントローラ１０Ａは、メモリチップ＃１〜＃５より並列で読み出しを行っている。そして、コントローラ１０Ａの第２復号器１９は、読み出したデータ断片の誤り訂正処理を行う。メモリチップ＃１、＃２、＃３および＃５から読み出したデータ断片については、第２符号による誤り訂正処理が完了している。誤り訂正済みのデータ断片は、消失訂正用のパリティを含んでいる。一方、メモリチップ＃４から読み出したデータ断片については、誤り訂正処理が完了していない。

図２６の例では、第１復号器１５が第１符号による消失訂正が可能な数のデータ断片の消失訂正が完了したときに消失訂正処理を行っている。すなわち、第１復号器１５は、メモリチップ＃１、＃２、＃３および＃５から読み出したデータ断片を使って第１符号による消失訂正処理を行っている。コントローラ１０Ａは、メモリチップ＃４から読み出したデータ断片の誤り訂正処理の完了または誤り訂正の失敗判定がされるまで待たない。したがって、一部のメモリチップにおける遅延の影響を軽減し、記憶装置における全体的なリード処理を高速化することができる。

図２７のフローチャートは、変形例２におけるデータのリード処理の例を示している。以下では、図２７のフローチャートを参照しながら、本開示による記憶装置におけるリード処理の例を説明する。

はじめに、コントローラ１０Ａは、ホストシステム２よりデータのリード要求を受信する（ステップＳ２１１）。そして、コントローラ１０Ａは、ルックアップテーブル１２を参照し、リード対象のデータに相当する複数のデータ断片が保存されているメモリチップ２０Ａと、物理ブロックとを特定し、複数のメモリチップより該当するデータ断片を読み出す（ステップＳ２１２）。コントローラ１０Ａは、複数のメモリチップよりデータ断片をシーケンシャルに読み出してよい。また、コントローラ１０Ａは、複数のメモリチップより複数データ断片を並列的に読み出してもよい。すなわち、コントローラ１０Ａによるデータ断片の読み出しの順序およびタイミングについては、限定しない。次に、コントローラ１０Ａの第２復号器１９は、メモリチップ２０Ａから読み出したデータ断片の第２符号による誤り訂正を開始する（ステップＳ２１３）。

そして、コントローラ１０Ａは、対象となるすべてのデータ断片の誤り訂正が完了したか否かを判定する（ステップＳ２１４）。例えば、Ｎ個のメモリチップ２０Ａのそれぞれよりデータ断片を読み出した場合、コントローラ１０Ａは、ステップＳ２０４でＮ個のデータ断片の誤り訂正が完了したか否かを確認する。

ステップＳ２１４における判定の結果に応じて、処理が分岐する。対象となるすべてのデータ断片の誤り訂正が完了した場合（ステップＳ２１４のＹＥＳ）、コントローラ１０Ａの処理回路１１は、誤り訂正の完了した複数のデータ断片を結合し、リード対象のデータを再構成する（ステップＳ２１５）。例えば、コントローラ１０Ａは、バッファメモリまたはキャッシュメモリ上に複数のデータ断片を配置し、データの再構成を行うことができる。

そして、コントローラ１０Ａの第１復号器１５は、必要に応じて、第１符号によって再構成されたデータの誤り訂正を行うことができる（ステップＳ２１６）。ただし、コントローラ１０Ａは、ステップＳ２１６の処理を省略してもよい。最後に、コントローラ１０Ａは、リード対象のデータをホストシステム２に転送する（ステップＳ２１９）。

対象となるすべてのデータ断片の誤り訂正が完了していない場合（ステップＳ２１４のＮＯ）、コントローラ１０Ａは、所定の数のデータ断片の誤り訂正が完了したか否かを判定する（ステップＳ２１７）。ここで、所定の数として、第１復号器１５が消失訂正を行うために必要なデータ断片の数Ｍ−ｕを使うことができる。ただし、ステップＳ２１７でこれより大きい整数値を使ってもよい。

ステップＳ２１７における判定の結果に応じて、処理が分岐する。誤り訂正が完了したデータ断片の数が所定の数に満たない場合（ステップＳ２１７のＮＯ）、コントローラ１０Ａは、再びステップＳ２１４の判定を実行する。所定の数のデータ断片の誤り訂正が完了した場合（ステップＳ２１７のＹＥＳ）、コントローラ１０Ａの第１復号器１５は、誤り訂正の完了したデータ断片を使って第１符号によるデータの消失訂正を行う（ステップＳ２１８）。例えば、コントローラ１０Ａは、バッファメモリまたはキャッシュメモリ上にデータ断片を配置し、消失訂正を行うことができる。最後に、コントローラ１０Ａは、消失訂正したデータをホストシステム２に転送する（ステップＳ２１９）。

本開示によるコントローラは、処理回路と、第１符号化器と、第２符号化器と、第２復号器と、第１復号器とを備えていてもよい。処理回路は、ライトされるデータの一部を含む複数のデータ断片を複数のメモリチップのうち、いずれかのメモリチップに書き込み、リードされるデータに相当するデータ断片をメモリチップより読み出すように構成されている。第１符号化器は、それぞれのデータ断片がパリティを含むよう、ライトされるデータを消失訂正符号によって符号化するように構成されている。第２符号化器は、処理回路がデータ断片をメモリチップに書き込む前に、データ断片を誤り訂正符号によって符号化するように構成されている。第２復号器は、処理回路がメモリチップより読み出したデータ断片の誤り訂正を行うように構成されている。第１復号器は、リードされるデータに相当するデータ断片のうち、第２復号器による誤り訂正が完了した一部のデータ断片を使って消失訂正を行うように構成されている。

第１復号器は、第２復号器が少なくともいずれかのデータ断片の誤り訂正を行っているときに、誤り訂正が完了している残りのデータ断片を使って消失訂正を行うように構成されていてもよい。

また、本開示による記憶装置の構成の概要も説明する。

本開示による記憶装置は、複数のメモリチップと、コントローラとを備えていてもよい。コントローラは、ライトされるデータを分割したデータ断片のそれぞれがパリティを含むよう、データを消失訂正符号によって符号化し、データを複数のデータ断片に分割し、データ断片を誤り訂正符号によって符号化し、複数のメモリチップのうち、いずれかのメモリチップに書き込むように構成されている。また、コントローラは、データをリードするときに、前記メモリチップより読み出した前記データ断片の誤り訂正を行い、リードされるデータに相当するデータ断片のうち、誤り訂正の完了した一部のデータ断片を使って消失訂正を行うように構成されている。

本開示による記憶装置において、コントローラは、個別のデータ線を介して複数のメモリチップと電気的に接続されていてもよい。コントローラは、共通のデータ線を介して複数のメモリチップと電気的に接続されていてもよい。メモリチップは、ＮＡＮＤフラッシュメモリを含んでいてもよい。

上述のように、本開示による技術は、ライト対象のデータがデータ断片に分割されて複数のメモリチップに保存される記憶装置のリード性能を向上させるものである。

本開示による記憶装置では、メモリチップ側に第２符号による誤り訂正機能（第２符号化器および第２復号器）が実装されていてもよい。この場合、コントローラからデータ断片のリード開始の要求を受けたそれぞれのメモリチップは、データ断片を読み出し、第２符号による誤り訂正を開始する。それぞれのメモリチップは、メモリチップとコントローラとの間を接続する信号線を介して、コントローラに誤り訂正処理の完了状況または誤り訂正の成否を通知することができる。コントローラは、誤り訂正の完了したメモリ断片を読み出す。そして、コントローラは、誤り訂正の完了していないメモリチップがあっても、消失訂正が可能な数のメモリ断片の読み出しを完了したときに、消失訂正を開始することができる。また、コントローラは、誤り訂正の結果を確認するために、メモリチップに実装されるレジスタを読み出す必要がなくなる。このため、一部のメモリチップにおける遅延の影響を軽減し、記憶装置の全体的なリード速度を改善することができる。

また、本開示による記憶装置は、コントローラ側に第２符号による誤り訂正機能（第２符号化器および第２復号器）が実装されていてもよい。この場合、コントローラは、はじめにメモリチップよりデータ断片を読み出す。そして、コントローラは、読み出したデータ断片の誤り訂正を開始する。コントローラは、誤り訂正の完了していないデータ断片があっても、消失訂正が可能な数のデータ断片の誤り訂正が完了したときに、消失訂正を開始することができる。このため、一部のメモリチップにおける読み出しの遅延または一部のデータ断片の誤り訂正の遅延があったとしても、遅延による影響を軽減し、記憶装置の全体的なリード速度を改善することができる。

上述のように、記憶装置の分野では、ＮＡＮＤフラッシュメモリにおける微細化プロセスまたはマルチレベルセルの採用に伴うビット誤り率の増大、誤り訂正符号によるメモリチップ・コントローラ間のトラフィック、システムの消費電力およびレイテンシの増大などが課題となっていた。本開示によるコントローラおよび記憶装置を使うと、高い信頼性と性能とを両立し、これらの課題を解決することが可能となる。

なお、本技術は、以下のような構成をとることができる。
（１）
ライトされるデータの一部を含む複数のデータ断片のそれぞれを、誤り訂正機能を備えた複数のメモリチップのうち、いずれかの前記メモリチップに書き込み、
リードされる前記データに相当する前記データ断片を前記メモリチップより読み出すように構成された処理回路と、
それぞれの前記データ断片がパリティを含むよう、ライトされる前記データを消失訂正符号によって符号化するように構成された第１符号化器と、
信号線を介して取得したそれぞれの前記メモリチップにおける前記データ断片の誤り訂正の完了状況または成否に応じ、リードされる前記データに相当する前記データ断片のうち、一部を使って消失訂正を行うように構成された第１復号器とを備える、
コントローラ。
（２）
前記処理回路は、前記信号線を参照し、誤り訂正の完了した前記メモリチップから順に前記データ断片を読み出すように構成されている、
（１）に記載のコントローラ。
（３）
前記第１復号器は、前記処理回路が前記データ断片の書き込まれた前記メモリチップのうち、一部の前記メモリチップから前記データ断片が読み出されたときに消失訂正を行うように構成されている、
（１）または（２）に記載のコントローラ。
（４）
前記第１復号器は、少なくともいずれかの前記メモリチップが誤り訂正を行っているときに、前記処理回路が読み出した前記データ断片を使って消失訂正を行うように構成されている、
（１）ないし（３）のいずれか一項に記載のコントローラ。
（５）
前記処理回路は、それぞれの前記メモリチップにおける前記データ断片の誤り訂正の完了状況または成否をホストシステムに通知するように構成されている、
（１）ないし（４）のいずれか一項に記載のコントローラ。
（６）
ライトされるデータの一部を含む複数のデータ断片を複数のメモリチップのうち、いずれかの前記メモリチップに書き込み、
リードされる前記データに相当する前記データ断片を前記メモリチップより読み出すように構成された処理回路と、
それぞれの前記データ断片がパリティを含むよう、ライトされる前記データを消失訂正符号によって符号化するように構成された第１符号化器と、
前記処理回路が前記データ断片を前記メモリチップに書き込む前に、前記データ断片を誤り訂正符号によって符号化するように構成された第２符号化器と、
前記処理回路が前記メモリチップより読み出した前記データ断片の誤り訂正を行うように構成された第２復号器と、
リードされる前記データに相当する前記データ断片のうち、前記第２復号器による誤り訂正が完了した一部の前記データ断片を使って消失訂正を行うように構成された第１復号器とを備える、
コントローラ。
（７）
前記第１復号器は、前記第２復号器が少なくともいずれかの前記データ断片の誤り訂正を行っているときに、誤り訂正が完了している残りの前記データ断片を使って消失訂正を行うように構成されている、
（６）に記載のコントローラ。
（８）
誤り訂正機能を有する複数のメモリチップと、
ライトされるデータを分割したデータ断片のそれぞれがパリティを含むよう、前記データを消失訂正符号によって符号化し、
前記データを複数の前記データ断片に分割し、
前記データ断片のそれぞれを複数の前記メモリチップのうち、いずれかの前記メモリチップに書き込み、
信号線を介して取得されたそれぞれの前記メモリチップにおける前記データ断片の誤り訂正の完了状況または成否に応じ、リードされる前記データに相当する前記データ断片のうち、一部の前記データ断片を使って消失訂正を行うように構成されたコントローラとを備える、
記憶装置。
（９）
前記コントローラは、少なくともいずれかの前記メモリチップが誤り訂正を行っているときに、読み出した前記データ断片を使って消失訂正を行うように構成されている、
（８）に記載の記憶装置。
（１０）
前記メモリチップは、前記コントローラが書き出した前記データ断片を誤り訂正符号によって符号化してからメモリセルに保存するように構成された第２符号化器と、リードされる前記データに相当する前記データ断片の誤り訂正を行い、前記信号線を介して誤り訂正の完了状況または成否を前記コントローラに通知するように構成された第２復号器とを含む、
（８）または（９）に記載の記憶装置。
（１１）
前記コントローラは、個別のデータ線を介して複数の前記メモリチップと電気的に接続されている、
（８）ないし（１０）のいずれか一項に記載の記憶装置。
（１２）
前記コントローラは、共通のデータ線を介して複数の前記メモリチップと電気的に接続されている、
（８）ないし（１１）のいずれか一項に記載の記憶装置。
（１３）
前記メモリチップは、ＮＡＮＤフラッシュメモリを含む、
（８）ないし（１２）のいずれか一項に記載の記憶装置。
（１４）
前記コントローラは、それぞれの前記メモリチップにおける前記データ断片の誤り訂正の完了状況または成否をホストシステムに通知するように構成されている、
（８）ないし（１３）のいずれか一項に記載の記憶装置。
（１５）
前記コントローラがリードした前記データをネットワークで転送可能なパケットに変換し、ネットワークより受信した前記パケットを前記コントローラに入力可能な形式に変換するように構成されたインタフェース変換回路をさらに備える、
（８）ないし（１４）のいずれか一項に記載の記憶装置。
（１６）
複数のメモリチップと、
ライトされるデータを分割したデータ断片のそれぞれがパリティを含むよう、前記データを消失訂正符号によって符号化し、
前記データを複数の前記データ断片に分割し、
前記データ断片を誤り訂正符号によって符号化し、複数の前記メモリチップのうち、いずれかの前記メモリチップに書き込み、
前記データをリードするときに、前記メモリチップより読み出した前記データ断片の誤り訂正を行い、
リードされる前記データに相当する前記データ断片のうち、誤り訂正の完了した一部の前記データ断片を使って消失訂正を行うように構成されたコントローラとを備える、
記憶装置。
（１７）
前記コントローラは、個別のデータ線を介して複数の前記メモリチップと電気的に接続されている、
（１６）に記載の記憶装置。
（１８）
前記コントローラは、共通のデータ線を介して複数の前記メモリチップと電気的に接続されている、
（１６）または（１７）に記載の記憶装置。
（１９）
前記メモリチップは、ＮＡＮＤフラッシュメモリを含む、
（１６）ないし（１８）のいずれか一項に記載の記憶装置。
（２０）
前記コントローラがリードした前記データをネットワークで転送可能なパケットに変換し、ネットワークより受信した前記パケットを前記コントローラに入力可能な形式に変換するように構成されたインタフェース変換回路をさらに備える、
（１６）ないし（１９）のいずれか一項に記載の記憶装置。

本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。

１、１Ａシステム
２ホストシステム
３バス
４インタフェース変換回路
５ネットワーク
１０、１０Ａコントローラ
１４第１符号化器
１５第１復号器
１６第１インタフェース回路
１７監視部
１８、２４第２符号化器
１９、２５第２復号器
２０、２０Ａメモリチップ
２１メモリ
２２リードライト回路
２３第２インタフェース回路
１００、１０１、１０２記憶装置
１０００回路ブロック

Claims

ライトされるデータの一部を含む複数のデータ断片のそれぞれを、誤り訂正機能を備えた複数のメモリチップのうち、いずれかの前記メモリチップに書き込み、
リードされる前記データに相当する前記データ断片を前記メモリチップより読み出すように構成された処理回路と、
それぞれの前記データ断片がパリティを含むよう、ライトされる前記データを消失訂正符号によって符号化するように構成された第１符号化器と、
信号線を介して取得したそれぞれの前記メモリチップにおける前記データ断片の誤り訂正の完了状況または成否に応じ、リードされる前記データに相当する前記データ断片のうち、一部を使って消失訂正を行うように構成された第１復号器とを備える、
コントローラ。
前記処理回路は、前記信号線を参照し、誤り訂正の完了した前記メモリチップから順に前記データ断片を読み出すように構成されている、
請求項１に記載のコントローラ。
前記第１復号器は、前記処理回路が前記データ断片の書き込まれた前記メモリチップのうち、一部の前記メモリチップから前記データ断片が読み出されたときに消失訂正を行うように構成されている、
請求項１に記載のコントローラ。
前記第１復号器は、少なくともいずれかの前記メモリチップが誤り訂正を行っているときに、前記処理回路が読み出した前記データ断片を使って消失訂正を行うように構成されている、
請求項１に記載のコントローラ。
前記処理回路は、それぞれの前記メモリチップにおける前記データ断片の誤り訂正の完了状況または成否をホストシステムに通知するように構成されている、
請求項１に記載のコントローラ。
ライトされるデータの一部を含む複数のデータ断片を複数のメモリチップのうち、いずれかの前記メモリチップに書き込み、
リードされる前記データに相当する前記データ断片を前記メモリチップより読み出すように構成された処理回路と、
それぞれの前記データ断片がパリティを含むよう、ライトされる前記データを消失訂正符号によって符号化するように構成された第１符号化器と、
前記処理回路が前記データ断片を前記メモリチップに書き込む前に、前記データ断片を誤り訂正符号によって符号化するように構成された第２符号化器と、
前記処理回路が前記メモリチップより読み出した前記データ断片の誤り訂正を行うように構成された第２復号器と、
リードされる前記データに相当する前記データ断片のうち、前記第２復号器による誤り訂正が完了した一部の前記データ断片を使って消失訂正を行うように構成された第１復号器とを備える、
コントローラ。
前記第１復号器は、前記第２復号器が少なくともいずれかの前記データ断片の誤り訂正を行っているときに、誤り訂正が完了している残りの前記データ断片を使って消失訂正を行うように構成されている、
請求項６に記載のコントローラ。
誤り訂正機能を有する複数のメモリチップと、
ライトされるデータを分割したデータ断片のそれぞれがパリティを含むよう、前記データを消失訂正符号によって符号化し、
前記データを複数の前記データ断片に分割し、
前記データ断片のそれぞれを複数の前記メモリチップのうち、いずれかの前記メモリチップに書き込み、
信号線を介して取得されたそれぞれの前記メモリチップにおける前記データ断片の誤り訂正の完了状況または成否に応じ、リードされる前記データに相当する前記データ断片のうち、一部の前記データ断片を使って消失訂正を行うように構成されたコントローラとを備える、
記憶装置。
前記コントローラは、少なくともいずれかの前記メモリチップが誤り訂正を行っているときに、読み出した前記データ断片を使って消失訂正を行うように構成されている、
請求項８に記載の記憶装置。
前記メモリチップは、前記コントローラが書き出した前記データ断片を誤り訂正符号によって符号化してからメモリセルに保存するように構成された第２符号化器と、リードされる前記データに相当する前記データ断片の誤り訂正を行い、前記信号線を介して誤り訂正の完了状況または成否を前記コントローラに通知するように構成された第２復号器とを含む、
請求項８に記載の記憶装置。
前記コントローラは、個別のデータ線を介して複数の前記メモリチップと電気的に接続されている、
請求項８に記載の記憶装置。
前記コントローラは、共通のデータ線を介して複数の前記メモリチップと電気的に接続されている、
請求項８に記載の記憶装置。
前記メモリチップは、ＮＡＮＤフラッシュメモリを含む、
請求項８に記載の記憶装置。
前記コントローラは、それぞれの前記メモリチップにおける前記データ断片の誤り訂正の完了状況または成否をホストシステムに通知するように構成されている、
請求項８に記載の記憶装置。
前記コントローラがリードした前記データをネットワークで転送可能なパケットに変換し、ネットワークより受信した前記パケットを前記コントローラに入力可能な形式に変換するように構成されたインタフェース変換回路をさらに備える、
請求項８に記載の記憶装置。
複数のメモリチップと、
ライトされるデータを分割したデータ断片のそれぞれがパリティを含むよう、前記データを消失訂正符号によって符号化し、
前記データを複数の前記データ断片に分割し、
前記データ断片を誤り訂正符号によって符号化し、複数の前記メモリチップのうち、いずれかの前記メモリチップに書き込み、
前記データをリードするときに、前記メモリチップより読み出した前記データ断片の誤り訂正を行い、
リードされる前記データに相当する前記データ断片のうち、誤り訂正の完了した一部の前記データ断片を使って消失訂正を行うように構成されたコントローラとを備える、
記憶装置。
前記コントローラは、個別のデータ線を介して複数の前記メモリチップと電気的に接続されている、
請求項１６に記載の記憶装置。
前記コントローラは、共通のデータ線を介して複数の前記メモリチップと電気的に接続されている、
請求項１６に記載の記憶装置。
前記メモリチップは、ＮＡＮＤフラッシュメモリを含む、
請求項１６に記載の記憶装置。
前記コントローラがリードした前記データをネットワークで転送可能なパケットに変換し、ネットワークより受信した前記パケットを前記コントローラに入力可能な形式に変換するように構成されたインタフェース変換回路をさらに備える、
請求項１６に記載の記憶装置。