JP2021072351A - Superconducting circuit device, spacer, and manufacturing method of superconducting circuit device - Google Patents
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Abstract
Description
本発明は、超伝導回路装置、スペーサ、及び超伝導回路装置の製造方法に関する。 The present invention relates to a superconducting circuit device, a spacer, and a method for manufacturing the superconducting circuit device.
超伝導素子を用いた量子計算機は、超伝導素子を構成している超伝導材料、例えばニオブ(Nb)やアルミニウム(Al)など、が超伝導状態になるような極低温に冷却されて動作する。超伝導量子計算機を動作させる温度は低いほど好ましい。これは、温度が低いほどノイズの影響を低減できるため、量子計算機の性能が向上するからである。具体的には、超伝導量子計算機は100mK(ミリケルビン;絶対温度)以下の温度で動作させることが好ましく、100mK以下であれば温度は低いほど好ましい。例えば、超伝導量子計算機は、10mK程度の極低温に冷却して動作させる。超伝導素子を用いた量子計算機では、超伝導量子ビット(超伝導量子回路)を集積した量子回路チップが、フリップチップ接続により基板に接続されることが多い。ここで、特許文献1は、フリップチップ実装方法を開示している。特許文献1において、ICチップには、電極パッドに設けられた電気接続部材と高さ規制部材とが設けられている。そして、ICチップに設けられた電気接続部材を基板上の電極パッド上に位置決め搭載し、ICチップに設けられた高さ規制部材でICチップの高さ制御を行う。
A quantum computer using a superconducting element operates by being cooled to an extremely low temperature so that the superconducting materials constituting the superconducting element, such as niobium (Nb) and aluminum (Al), are in a superconducting state. .. The lower the temperature at which the superconducting quantum computer is operated, the more preferable it is. This is because the lower the temperature, the less the influence of noise, and the better the performance of the quantum computer. Specifically, the superconducting quantum computer is preferably operated at a temperature of 100 mK (millikelvin; absolute temperature) or less, and if it is 100 mK or less, the lower the temperature, the more preferable. For example, a superconducting quantum computer is operated by cooling it to an extremely low temperature of about 10 mK. In a quantum computer using a superconducting element, a quantum circuit chip in which superconducting qubits (superconducting qubits) are integrated is often connected to a substrate by flip-chip connection. Here,
超伝導素子を用いた量子計算機では、超伝導量子回路(以下、単に量子回路と称する)の性能と、量子回路の状態の読み出しとを両立するには、量子回路チップと基板との間の距離を、半導体装置では要求されないような極めて高い精度で調整する必要がある。一方、上述の特許文献1では、ICチップと基板間の間隔の精度を±5μm以下に規制することができると記載されている。しかしながら、超伝導素子を用いた量子計算機では、量子回路チップと基板との間の距離の精度を、±5μm以下よりもはるかに厳しい精度とすることが要求される。
In a quantum computer using a superconducting element, the distance between the quantum circuit chip and the substrate is required to achieve both the performance of the superconducting quantum circuit (hereinafter, simply referred to as the quantum circuit) and the reading of the state of the quantum circuit. Needs to be adjusted with extremely high precision, which is not required for semiconductor devices. On the other hand,
本開示の目的は、このような課題を解決するためになされたものであり、量子回路チップと基板との間の距離を極めて精度よく調整することが可能な超伝導回路装置、スペーサ、及び超伝導回路装置の製造方法を提供することにある。 An object of the present disclosure is to solve such a problem, and superconducting circuit devices, spacers, and superconducting circuits capable of adjusting the distance between a quantum circuit chip and a substrate with extremely high accuracy. The purpose is to provide a method for manufacturing a conduction circuit device.
本開示にかかる超伝導回路装置は、超伝導材料を用いた量子回路と第1の電極とが形成された量子回路チップと、第2の電極が形成された基板と、スペーサとを有し、前記第1の電極と前記第2の電極とはバンプで接続されており、前記スペーサは、チタン又はチタン合金で形成され、量子回路チップと基板との間の予め定められた位置に配置されている。 The superconducting circuit apparatus according to the present disclosure includes a quantum circuit chip in which a quantum circuit using a superconducting material and a first electrode are formed, a substrate on which a second electrode is formed, and a spacer. The first electrode and the second electrode are connected by bumps, and the spacer is made of titanium or a titanium alloy and is arranged at a predetermined position between the quantum circuit chip and the substrate. There is.
また、本開示にかかるスペーサは、チタン又はチタン合金で形成され、超伝導回路装置に用いられる。 Further, the spacer according to the present disclosure is made of titanium or a titanium alloy and is used in a superconducting circuit device.
また、本開示にかかる超伝導回路装置の製造方法は、超伝導材料を用いた量子回路と第1の電極とが形成された量子回路チップと、第2の電極が形成された基板とを対向させ、前記基板の予め定められた位置に、チタン又はチタン合金で形成されたスペーサを配置し、前記基板の予め定められた位置に前記スペーサが配置された状態で、前記第1の電極と前記第2の電極とをバンプで接続する。 Further, in the method for manufacturing a superconducting circuit device according to the present disclosure, a quantum circuit chip using a superconducting material and a quantum circuit chip on which a first electrode is formed and a substrate on which a second electrode is formed face each other. Then, a spacer formed of titanium or a titanium alloy is arranged at a predetermined position on the substrate, and the spacer is arranged at a predetermined position on the substrate, and the first electrode and the said The second electrode is connected with a bump.
本開示によれば、量子回路チップと基板との間の距離を極めて精度よく調整することが可能な超伝導回路装置、スペーサ、及び超伝導回路装置の製造方法を提供できる。 According to the present disclosure, it is possible to provide a superconducting circuit device, a spacer, and a method for manufacturing a superconducting circuit device capable of adjusting the distance between a quantum circuit chip and a substrate with extremely high accuracy.
(本開示にかかる実施の形態の概要)
本開示の実施形態の説明に先立って、本開示にかかる実施の形態の概要について説明する。図1は、比較例にかかる超伝導回路装置1を示す図である。図1は、超伝導回路装置1の側面から見た断面図である。超伝導回路装置1は、例えば、量子計算機である。比較例にかかる超伝導回路装置1は、超伝導回路実装構造2と、読み出し部3と、制御部4とを有する。超伝導回路実装構造2は、量子回路チップ20と、基板40とを有する。量子回路チップ20と、基板40とは、フリップチップ接続によって接続されている。
(Outline of Embodiments of the present disclosure)
Prior to the description of the embodiments of the present disclosure, an outline of the embodiments according to the present disclosure will be described. FIG. 1 is a diagram showing a
読み出し部3及び制御部4は、300K(K:ケルビン)程度の室温下で使用される。一方、超伝導回路実装構造2(量子回路チップ20及び基板40)は、10mK程度の極低温に冷却される。具体的には、基板40は、コールドステージ(図示せず)に熱的に接触している。コールドステージは、10mK程度に冷却された、冷凍機のステージである。これにより、超伝導回路実装構造2は、10mK程度の極低温に冷却され得る。
The
量子回路チップ20は、超伝導材料を用いた量子回路22を有する。量子回路22は、量子回路チップ20の表面20a(おもて面;基板40と対向する面)に形成されている。また、量子回路チップ20の表面20aには、導電部である電極24(24A,24B)が形成されている。電極24(第1の電極)は、量子回路チップ20のグランド電極である。
The
量子回路22は、複数の超伝導量子ビットが集積された超伝導量子回路である。各超伝導量子ビットは、共振器を用いて構成されている。そして、量子ビットのQ値を高くするほど、量子ビットのコヒーレンス時間を長くすることができ、その結果、量子計算をより長い時間実行することができるようになる。そのため、各々の量子ビットのQ値をできるだけ大きくすることが望ましい。
The
基板40は、例えばシリコン基板である。基板40の表面40a(おもて面;量子回路チップ20と対向する面)には、導電部である電極42(42A,42B)及び電極44(44A,44B)が形成されている。電極44(第2の電極)は、基板40のグランド電極である。また、後述するように、電極42A,42B(第3の電極)と量子回路22とが、キャパシティブ結合12又はインダクティブ結合14によって、非接触に結合されている。
The
基板40の裏面40bは、コールドステージと接触している。また、基板40の裏面40bには、導電部である電極46(46A,46B)及び電極48(48A,48B)が形成されている。電極48A,48Bは、基板40のグランド電極である。電極46A及び電極48Aは、配線を介して読み出し部3と電気的に接続されている。また、電極46B及び電極48Bは、配線を介して制御部4と電気的に接続されている。また、電極42Aと電極46Aとの間及び電極42Bと電極46Bとの間には、基板40を貫通する貫通電極45(TSV;Through Silicon Via)が形成されている。同様に、電極44Aと電極48Aとの間及び電極44Bと電極48Bとの間には、貫通電極45が形成されている。
The
量子回路チップ20の表面20aに形成された電極24と、基板40の表面40aに形成された電極44とが、バンプ10で接続されている。つまり、量子回路チップ20の表面20aに形成された電極24A(第1の電極)と、基板40の表面40aに形成された電極44A(第2の電極)とが、バンプ10Aで接続されている。同様に、量子回路チップ20の表面20aに形成された電極24B(第1の電極)と、基板40の表面40aに形成された電極44B(第2の電極)とが、バンプ10Bで接続されている。
The
また、量子回路チップ20の表面20aに形成された量子回路22の導電部と、基板40の表面40aに形成された電極42Bとが対向している。そして、量子回路22と電極42Bとの間に存在する相互インダクタンスを介して、量子回路22と電極42Bとは、インダクティブ結合14によって結合している。ここで、インダクティブ結合とは、上記の相互インダクタンスを介した非接触の結合のことである。
Further, the conductive portion of the
また、量子回路チップ20の表面20aに形成された量子回路22の別の導電部と、基板40の表面40aに形成された電極42Aとが対向している。そして、量子回路22と電極42Aとの間に存在するキャパシタンスを介して、量子回路22と電極42Aとは、キャパシティブ結合12によって結合している。ここで、キャパシティブ結合とは、上記のキャパシタンスを介した非接触の結合のことである。
Further, another conductive portion of the
そして、基板40の裏面40bの電極46,48に読み出し部3及び制御部4を接続することにより、量子回路22の制御及び読み出しを行う。具体的には、制御部4から出力された制御信号は、貫通電極45を通って基板40の表面40aに形成された電極42に到達する。そして、制御信号は、インダクティブ結合14を介して、量子回路22に伝達される。このようにして、制御部4は、インダクティブ結合によって、非接触で、量子回路チップ20上の量子回路22の制御を行う。同様に、量子回路チップ20の量子回路22の状態は、量子回路チップ20と基板40の間の非接触のキャパシティブ結合12を介して、基板40の表面40aに形成された電極42Aと貫通電極45とを経由して、読み出し部3によって読み出される。
Then, the
ここで、量子回路チップ20と基板40の間の距離は、可能な限り設計値に近く、かつ、数mm四方〜数cm四方のサイズの量子回路チップ20の全域にわたって均一であることが要求される。これは、量子回路22の性能、及び、キャパシティブ結合12(及びインダクティブ結合14)の強さが、量子回路チップ20と基板40との間の距離に依存するためである。具体的には、量子回路チップ20と基板40との間の距離を、例えば1μm〜10μmに設計する必要がある。さらに、数mm四方〜数cm四方の量子回路チップ20の全域にわたって、量子回路チップ20と基板40との間の距離の誤差を、±20%(±0.2μm〜±2μm)以内にする必要がある。
Here, the distance between the
キャパシティブ結合12のキャパシタンスは、量子回路チップ20と基板40との間の距離が短いほど大きくなる。そして、キャパシティブ結合12のキャパシタンスが大きすぎると、量子回路22のQ値が低下してしまい、量子回路22の性能が低下してしまう。一方、キャパシティブ結合12のキャパシタンスを小さくすると、Q値が高くなり量子回路22の性能は向上する。しかしながら、キャパシティブ結合12のキャパシタンスを小さすぎると、キャパシティブ結合12が弱くなるため、読み出し部3が量子回路22の状態を読み出すことが困難になってしまう。
The capacitance of the
キャパシティブ結合12のキャパシタンスには、上記のようなトレードオフの関係がある。したがって、キャパシティブ結合12のキャパシタンスの大きさ、つまり量子回路チップ20と基板40との間の距離には、適切な値がある。そして、超伝導量子ビットを多数集積した実用的な超伝導量子回路チップの場合、数mm四方〜数cm四方のチップ全域にわたって、この距離を極めて精度よく適切な値にしなければならない、という厳しい要請がある。このように、量子回路チップ20をフリップチップ接続により基板40に実装する際に、非常に精度よく、量子回路チップ20と基板40との間の距離を制御(調整)することが要求される。そのような厳しい条件は、超伝導量子回路以外の半導体回路では要求されなかった、超伝導量子回路特有の条件である。
The capacitance of the
図2は、特許文献1にかかる、半導体回路90のフリップチップ実装においてチップと基板との距離を制御する方法を示す図である。特許文献1においては、(a)に示すように、ICチップ93に、電極パッド94に設けられた電気接続部材95と、銅(Cu)等の高さ規制部材96が設けられている。そして、電気接続部材95を基板91上の電極パッド92上に位置決め搭載する。そして、(b)に示すように、高さ規制部材96でICチップ93の高さ制御を行い、電気接続部材95の加熱接合を行ってICチップ93の電極パッド94と基板91の電極パッド92とを接続する。そして、フリップチップ実装の際に高さ規制部材96が基板91に当たるため、ICチップ93と基板91の間の距離を規制することができる。
FIG. 2 is a diagram showing a method of controlling a distance between a chip and a substrate in flip-chip mounting of a
しかしながら、図2に示すような特許文献1にかかる方法では、チップと基板の間の距離の精度が粗くなるおそれがある。特許文献1では、ICチップ93と基板91の間の距離について、±5μm以内の精度を出すことを課題としている。しかしながら、超伝導量子回路のフリップチップ実装には、この精度よりも高い精度が要求されるため、この方法は適用できないという問題がある。この問題を解決し、非常に精度の高いフリップチップ実装の方法を実現することが、超伝導量子回路の実用化にとって不可欠な課題になっている。
However, in the method according to
図3は、本実施の形態にかかる超伝導回路装置1を示す図である。図3は、超伝導回路装置1の側面から見た断面図である。なお、図3において、読み出し部3及び制御部4は省略されている(以下の図においても同様)。本実施の形態にかかる超伝導回路装置1は、実質的に図1に示した超伝導回路装置1と同様の構成を有する。つまり、本実施の形態にかかる超伝導回路装置1は、量子回路チップ20と、基板40とを有する。量子回路チップ20には、超伝導材料を用いた量子回路22と電極24(第1の電極)とが形成されている。基板40には、電極44(第2の電極)が形成されている。電極24と電極44とはバンプ10で接続されている。
FIG. 3 is a diagram showing a
さらに、本実施の形態にかかる超伝導回路装置1は、スペーサ50を有する。スペーサ50は、チタン(Ti)又はチタン合金で形成されている。また、スペーサ50は、量子回路チップ20と基板40との間の予め定められた位置に、量子回路チップ20と基板40とに接触した状態で配置されている。本実施の形態にかかる超伝導回路装置1は、このように構成されているので、後述するように、量子回路チップ20と基板40との間の距離を極めて精度よく調整することが可能である。したがって、本実施の形態にかかる超伝導回路装置1は、量子回路22の性能と、量子回路22の状態の読み出し容易性とを、両立させることができる。したがって、本実施の形態にかかる超伝導回路装置1は、装置全体としての性能を向上させることが可能である。
Further, the
また、本実施の形態にかかる超伝導回路装置1の製造方法は、以下の処理を有する。すなわち、量子回路22と電極24とが形成された量子回路チップ20と、電極44が形成された基板40とを対向させる。また、基板40の予め定められた位置に、チタン又はチタン合金で形成されたスペーサ50を配置する。そして、基板40の予め定められた位置にスペーサ50が配置された状態で、電極24と電極44とをバンプで接続する。これにより、量子回路チップ20と基板40との間の距離を極めて精度よく調整することが可能である。なお、量子回路チップ20と基板40とを対向させる処理と、基板40にスペーサ50を配置する処理の順序は問わない(以下に示す説明でも同様)。
In addition, the method for manufacturing the
(実施の形態1)
以下、実施形態について、図面を参照しながら説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
(Embodiment 1)
Hereinafter, embodiments will be described with reference to the drawings. In order to clarify the explanation, the following description and drawings have been omitted or simplified as appropriate. Further, in each drawing, the same elements are designated by the same reference numerals, and duplicate explanations are omitted as necessary.
まず、実施の形態1について説明する。なお、実施の形態1にかかる超伝導回路装置1の構成は、図3に示したものと実質的に同様である。つまり、実施の形態1にかかる超伝導回路装置1は、量子回路22と電極24とが形成された量子回路チップ20と、電極44が形成された基板40と、チタン又はチタン合金で形成されたスペーサ50とを有する。なお、以下、図4及び図5を用いて、実施の形態1にかかる超伝導回路装置1の製造方法を説明するが、実施の形態1にかかる超伝導回路装置1の製造方法は、図4及び図5に示したものに限定されない。
First, the first embodiment will be described. The configuration of the
図4は、実施の形態1にかかる超伝導回路装置1の製造方法の第1の例を示す図である。(a)で示すように、量子回路22と電極24とが形成された量子回路チップ20と、電極44が形成された基板40とを対向させる。このとき、電極24には、バンプ10が付着している。また、基板40に形成されたアライメントマーク60A(位置決め部材60)に対応する位置に、スペーサ50Aを配置する。具体的には、産業用ロボット等の搬送機械が、スペーサ50Aを搬送する際に、アライメントマーク60Aを目標にして、スペーサ50を配置してもよい。これにより、スペーサ50Aは、基板40上の予め定められた位置に配置される。
FIG. 4 is a diagram showing a first example of the method for manufacturing the
その後、(b)で示すように、スペーサ50Aが基板40上の予め定められた位置に配置された状態で、バンプ10によって量子回路チップ20と基板40とを接続する(フリップチップ接続)。具体的には、量子回路チップ20の電極24に付着したバンプ10が、基板40上の電極44に圧接することで、電極24と電極44とがバンプ10で接続される。これにより、スペーサ50Aは、量子回路チップ20と基板40との間に挟まれた状態となり、量子回路チップ20が、スペーサ50に接触する。つまり、スペーサ50Aが、量子回路チップ20と基板40とに接触した状態となる。
Then, as shown in (b), the
ここで、スペーサ50A(50)は、チタン又はチタン合金で形成されているので、スペーサ50A(50)の板厚を、量子回路チップ20と基板40との間の距離の設計値に対応する値に、精度よく加工することができる。したがって、量子回路チップ20と基板40との間の距離(間隔)を、量子回路チップ20の全域に亘って、設計値に極めて近い値とすることができる。これにより、上述したように、量子回路22と電極42との間で、キャパシティブ結合12及びインダクティブ結合14が構成される。
Here, since the
図5は、実施の形態1にかかる超伝導回路装置1の製造方法の第2の例を示す図である。(a)で示すように、量子回路22と電極24とが形成された量子回路チップ20と、電極44が形成された基板40とを対向させる。このとき、電極24には、バンプ10が付着している。また、基板40に形成された位置決め用凸部60B(位置決め部材60)に対応する位置に、スペーサ50Aを配置する。具体的には、産業用ロボット等の搬送機械が、スペーサ50Aを搬送する際に、位置決め用凸部60Bにスペーサ50の側面が接するようにして、スペーサ50を配置してもよい。これにより、スペーサ50Aは、基板40上の予め定められた位置に配置される。
FIG. 5 is a diagram showing a second example of the manufacturing method of the
その後、(b)で示すように、図4と同様にして、スペーサ50Aが基板40上の予め定められた位置に配置された状態で、バンプ10によって量子回路チップ20と基板40とを接続する(フリップチップ接続)。これにより、スペーサ50Aは、量子回路チップ20と基板40との間に挟まれた状態となり、量子回路チップ20が、スペーサ50に接触する。したがって、上述したように、量子回路チップ20と基板40との間の距離(間隔)を、量子回路チップ20の全域に亘って、設計値に極めて近い値とすることができる。これにより、上述したように、量子回路22と電極42との間で、キャパシティブ結合12及びインダクティブ結合14が構成される。
After that, as shown in (b), the
なお、位置決め用凸部60Bは、例えば酸化シリコン(SiO2)又は銅(Cu)で形成され得る。位置決め用凸部60BをSiO2で形成する場合は、まず、基板40にスパッタによりSiO2膜を形成する。そして、そのSiO2膜をフォトリソグラフィーによりパターニングを行い、エッチングを行うことにより、基板40上の所望の位置に所望の形状のSiO2の位置決め用凸部60Bを形成することができる。位置決め用凸部60BをCuで形成する場合は、基板40上にレジストを塗布した後、フォトリソグラフィーによりパターニングを行い、メッキにより銅を形成する。そして、最後にレジストを除去することにより、基板40上の所望の位置に所望の形状のCuの位置決め用凸部60Bを形成することができる。
The positioning
また、スペーサ50Aの配置の方法については、例えば、以下の方法を用いてもよい。例えば、真空ピンセットを用いて、スペーサ50Aを基板40上の所定の位置に配置することができる。この場合、真空ピンセットでスペーサ50Aを吸着した状態で、基板40上の所定の位置にスペーサ50Aを置く。そして、真空を解除することによりスペーサ50Aを真空ピンセットから離すことで、基板40上の所定の位置にスペーサ50Aを配置できる。なお、真空ピンセットではなくても、ただのピンセットでスペーサ50Aをつまんで基板40上の所定の位置に置くという方法でもよい。
Further, as for the method of arranging the
また、離型フィルム(離型シート)を用いて、スペーサ50Aを基板40上の所定の位置に配置することができる。この場合、スペーサ50Aの背面に離型フィルムを貼り付けた状態で、離型フィルムごとスペーサ50Aを基板40上の所定の位置に置いたあと、離型フィルムをスペーサ50Aから剥すことで、基板40上の所定の位置にスペーサ50Aを配置できる。なお、離型フィルムをスペーサ50Aに貼り付けておくことにより、スペーサ50Aの形状が容易に変形しない(破壊されない)ので、スペーサ50Aの形状を維持したまま基板40上の所定の位置にスペーサ50Aを置くことが容易となる。また、スペーサ50Aを所定の位置に置いた後、スペーサ50Aを動かさないように離型フィルムを剥すためには、例えば、離型フィルムを、中央で左右に切断された2パーツの状態にしておくことが考えられる。この場合、スペーサ50Aを所定の位置に置いた後、まず、離型フィルムのついたスペーサ50Aの例えば左半分の任意の場所をピンセット等で抑えたまま、右半分の離型フィルムを剥す。その後、離型フィルムが剥された後のスペーサ50Aの右半分の任意の場所をピンセットなどで抑えながら、左半分の離型フィルムを剥す。
Further, the
基板40に形成される電極42,44,46,48の材料は、導電性がある任意の材料であってもよい。しかしながら、超伝導材料を用いた量子回路22が実装されることを考慮して、電極42,44,46,48は、Nb(ニオブ)又はAl(アルミニウム)などの超伝導材料を含んでいることが好ましい。
The material of the
また、バンプ10の材料も導電性があれば任意である。しかしながら、超伝導材料を用いた量子回路22が実装されることを考慮して、バンプ10は、In(インジウム)又はSn(すず)などの超伝導材料を含んでいることが好ましい。また、基板40上又は量子回路チップ20上に形成されている電極の厚さは、50nm〜300nm程度である。また、基板40及び量子回路チップ20の厚さは、200μm〜600μm程度である。
Further, the material of the
次に、実施の形態1にかかるスペーサ50Aの特徴(要求される仕様)を説明する。まず、スペーサ50Aは、厚さ1μm以上10μm以内、かつ、数mm四方〜数cm四方の量子回路チップ20全体の広さにわたって厚さの誤差が±20%以内であることが、設計条件として要求される。上述したように、超伝導回路装置1の動作を良好にするため、数mm四方〜数cm四方の量子回路チップ20の全域にわたって、量子回路チップ20と基板40との間の距離の誤差を、±20%(±0.2μm〜±2μm)以内にする必要がある。この要求を満たすために、上記の設計条件は必須の条件である。
Next, the features (required specifications) of the
次に、スペーサ50Aの融点が、バンプ10の材料の融点よりも高いことが要求される。これは、フリップチップ接続の際にスペーサ50Aが溶けないようにするためである。また、スペーサ50Aが、バンプ10の材料よりも硬いことが要求される。これは、フリップチップ接続の際にスペーサ50Aが厚さ方向に変形しないようにするためである。また、スペーサ50Aは、非磁性であるであることが要求される。この条件は、量子回路22を正常に動作させるために必須の条件である。
Next, the melting point of the
また、スペーサ50Aは、厚さ1μm程度、かつ広さ数mm四方〜数cm四方程度の非常に薄い板状であっても、基板40上に配置する際に、折れ曲がることのないようにハンドリングできることが要求される。
上記の条件を満たす材料として、チタン又はチタン合金(チタン材料)が適している。したがって、本実施の形態では、スペーサ50として、チタン又はチタン合金を採用する。
Further, even if the
Titanium or a titanium alloy (titanium material) is suitable as a material satisfying the above conditions. Therefore, in the present embodiment, titanium or a titanium alloy is adopted as the
チタン合金は、例えばNb−Ti合金が考えられるが、後述する条件を満たすチタン合金であれば、その組成は任意である。また、スペーサ50Aは、チタン材料を圧延して厚さ数μmの箔に加工し、レーザ加工によって所定の寸法に切断することで、成形され得る。なお、レーザ加工は、切断によって発生するバリによる厚みのバラツキを上記の厚さの誤差(精度)に影響を及ぼさないようにする(厚みのバラツキを許容範囲に収める)ことを実現できる。また、上述したように、本実施の形態では、スペーサ50Aと基板40とを別個に製造加工するので、基板40からスペーサ50の上面までの高さの精度を極めて高くすることができる。なお、スペーサ50Aの加工の方法として、レーザ加工の他に、水や空気やガスなどの圧力で切断する方法や、薬品を用いたエッチングや、切削や、抜型を用いた成型加工が挙げられる。
As the titanium alloy, for example, an Nb—Ti alloy can be considered, but the composition is arbitrary as long as it is a titanium alloy that satisfies the conditions described later. Further, the
実施の形態1にかかるスペーサ50Aは、量子回路22を動作させる温度において超伝導にならない、つまり常伝導状態であることが要求される。ここで、量子回路22を動作させる温度は、100mK以下であることが好ましく、100mK以下であれば温度は低いほど好ましい。例えば、量子回路22は、10mK程度の極低温に冷却して動作される。これは、量子回路チップ20を効率的に冷却するために、基板40と量子回路チップ20と間の熱パスとしても機能させるためである。以下、詳述する。
The
上述したように、基板40は、コールドステージによって冷却されている。この場合、量子回路チップ20は、コールドステージとは、基板40及びバンプ10を通してのみ、熱的に接触している。言い換えると、量子回路チップ20は、基板40及びバンプ10を介してのみ、コールドステージによって熱を奪われる。これは、量子回路チップ20及び基板40の周囲が真空であり、真空は基本的に熱伝導パスとしては機能しないためである。ここで、バンプ10にはIn(インジウム)等の超伝導材料を用いることが一般的である。そして、超伝導材料を用いたバンプ10(超伝導バンプ)は熱をほとんど通さない。したがって、結果的に、コールドステージと量子回路チップ20との間の熱伝導パスは非常に弱いものとなってしまう。そのため、量子回路チップ20の冷却が非効率的になってしまうという問題がある。
As described above, the
これに対し、実施の形態1にかかるスペーサ50Aは、量子回路22を動作させる温度において超伝導にならない(常伝導状態である)チタン材料で形成されている。このような材料は、量子回路22を動作させる温度においても熱伝導度が超伝導バンプに比べて非常に高いため、基板40と量子回路チップ20との間に強力な熱伝導パスを形成できる。したがって、結果として、量子回路チップ20を効率的に冷却することが可能になるという効果がある。
On the other hand, the
なお、チタンは、非常に純度が高く結晶性の高い試料を作製できた場合、量子回路22を動作させるような極低温、例えば100mK以下で、超伝導状態であることが知られている。一方、チタンをスペーサの形状に成形加工した場合、成形加工によって結晶性が低下するなどの原因により、超伝導転移温度が極めて低くなり、その結果、量子回路22を動作させるような極低温、例えば100mK以下のような極低温、で、超伝導状態にならない場合がある。実施の形態1では、量子回路22を動作させる温度で超伝導状態にならない(常伝導状態である)チタン材料のスペーサ50Aを敢えて用いることにより、基板40と量子回路チップ20との間の熱伝導パスを実現できる。
It is known that titanium is in a superconducting state at an extremely low temperature such as 100 mK or less, which causes the
図6〜図11は、実施の形態1にかかる超伝導回路装置1における、基板40に対するスペーサ50Aの配置方法の例を示す図である。図6〜図11は、超伝導回路装置1を上(図3の上方向)から見た平面図である。但し、説明のため、図6〜図11において、量子回路チップ20は透過しているように示されている。また、図6〜図11では、コールドステージ及び位置決め部材60の図示を省略している。
6 to 11 are views showing an example of a method of arranging the
図6は、実施の形態1にかかる超伝導回路装置1における、基板40に対するスペーサ50Aの配置方法の第1の例を示す図である。第1の例では、量子回路チップ20の中央近傍の領域20cに量子回路22が配置され、その領域20cの周囲にスペーサ50Aが配置されている。つまり、第1の例において、スペーサ50Aは、量子回路22が配置された領域の周囲に配置されている。
FIG. 6 is a diagram showing a first example of a method of arranging the
通常、量子回路22は、量子回路チップ20の中央近傍に配置されることが多いので、量子回路チップ20の外周(周端)近傍は空きスペースとなっていることが多い。そこで、図6に示した第1の例のように、空きスペースである外周近傍にスペーサ50Aを配置することで、空きスペースを有効に利用できる。
Normally, since the
また、第1の例では、量子回路チップ20の外周近傍にスペーサ50Aが配置されている。これにより、量子回路チップ20の外周側が撓むことが抑制される。したがって、量子回路チップ20の全域に亘って、量子回路チップ20と基板40との間の距離の精度を高めることができる(後述する他の例でも同様)。
Further, in the first example, the
図7は、実施の形態1にかかる超伝導回路装置1における、基板40に対するスペーサ50Aの配置方法の第2の例を示す図である。第1の例と同様に、第2の例では、量子回路チップ20の中央近傍の領域20cに量子回路22が配置され、その領域20cの周囲にスペーサ50A−1が配置されている。但し、領域20cの略中央に量子回路22が配置されない領域が設けられており、その領域にスペーサ50A−2が配置されている。
FIG. 7 is a diagram showing a second example of a method of arranging the
つまり、第2の例において、スペーサ50A−1は、量子回路22が配置された領域の周囲の領域(第1の領域)に配置されている。また、第2の例において、スペーサ50A−2は、量子回路22が配置された領域に挟まれた領域(第2の領域)に配置されている。言い換えると、スペーサ50A−2は、量子回路22が配置された領域に少なくとも一部を囲まれた領域(第2の領域)に配置されている。
That is, in the second example, the
このように、量子回路チップ20の中央近傍にスペーサ50A−2を配置することで、量子回路チップ20の中央近傍の撓みを抑制できる。つまり、第1の例では、量子回路チップ20の中央近傍が支持されていないので量子回路チップ20の中央近傍が撓んでしまうおそれがある。これに対し、第2の例のように量子回路チップ20の中央近傍にスペーサ50A−2を配置することで、量子回路チップ20の中央付近の撓みを抑制できる。したがって、第1の例と比較して、上述した量子回路チップ20と基板40との間の距離の精度をさらに高めることができる。
By arranging the
図8は、実施の形態1にかかる超伝導回路装置1における、基板40に対するスペーサ50Aの配置方法の第3の例を示す図である。第3の例では、スペーサ50Aは、量子回路22が配置された領域の周囲に配置されたスペーサ50A−1と、量子回路22が配置された領域に挟まれた領域に配置されたスペーサ50A−3とが、一体となって構成されている。
FIG. 8 is a diagram showing a third example of a method of arranging the
具体的には、第1の例と同様に、スペーサ50A−1は、量子回路チップ20の外周近傍に配置されている。また、第3の例では、量子回路22は、量子回路チップ20の中央付近において、領域20cAと、領域20cBとに分かれて配置されている。そして、領域20cAと領域20cBとの間に、棒状のスペーサ50A−3が配置されている。
Specifically, as in the first example, the
つまり、スペーサ50A−1は、量子回路22が配置された領域(領域20cA,20cB)の周囲の領域(第1の領域)に配置されている。また、スペーサ50A−3は、量子回路22が配置された領域(領域20cA,20cB)に挟まれた領域(第2の領域)に配置されている。言い換えると、スペーサ50A−3は、量子回路22が配置された領域に少なくとも一部を囲まれた領域(第2の領域)に配置されている。
That is, the
このように、第3の例のように量子回路チップ20の中央近傍にスペーサ50A−3を配置することで、第2の例と同様に、量子回路チップ20の撓みを抑制できる。したがって、第1の例と比較して、上述した量子回路チップ20と基板40との間の距離の精度をさらに高めることができる。また、第3の例では、スペーサ50A−1とスペーサ50A−3とが一体となっているので、第2の例と比較して、容易に、スペーサ50Aを基板40に配置することができる。
In this way, by arranging the
なお、図8の例では、量子回路22が配置される領域(領域20cA,20cB)の形状が矩形であるが、このような構成に限られない。スペーサ50A−3がスペーサ50A−1の対角線上に設けられてもよい。この場合、量子回路22が配置される領域(領域20cA,20cB)の形状は、三角形となる。このことは、後述する図9の例でも同様である。
In the example of FIG. 8, the shape of the region (regions 20cA, 20cB) where the
図9は、実施の形態1にかかる超伝導回路装置1における、基板40に対するスペーサ50Aの配置方法の第4の例を示す図である。第4の例では、スペーサ50Aは、量子回路22が配置された領域の周囲の一部に配置された2つのスペーサ50A−4と、量子回路22が配置された領域に挟まれた領域に配置されたスペーサ50A−3とで構成されている。
FIG. 9 is a diagram showing a fourth example of a method of arranging the
具体的には、第3の例と同様に、第4の例では、量子回路22は、量子回路チップ20の中央付近において、領域20cAと、領域20cBとに分かれて配置されている。そして、領域20cAと領域20cBとの間に、棒状のスペーサ50A−3が配置されている。また、2つのスペーサ50A−4は、量子回路チップ20の対向する辺にそれぞれ配置されている。なお、第4の例では、スペーサ50A−4は、配置されている量子回路チップ20の一辺を完全に覆うように配置されている。
Specifically, as in the third example, in the fourth example, the
スペーサ50A−4は、量子回路22が配置された領域(領域20cA,20cB)の周囲の領域(第1の領域)に配置されている。また、スペーサ50A−3は、量子回路22が配置された領域(領域20cA,20cB)に挟まれた領域(第2の領域)に配置されている。言い換えると、スペーサ50A−3は、量子回路22が配置された領域に少なくとも一部を囲まれた領域(第2の領域)に配置されている。
The
このように、量子回路チップ20の対向する辺に2つのスペーサ50A−4がそれぞれ配置されていることで、量子回路チップ20の外周側が撓むことが抑制される。また、量子回路チップ20の中央近傍にスペーサ50A−3を配置することで、第2の例と同様に、量子回路チップ20の中央近傍の撓みを抑制できる。したがって、第1の例と比較して、上述した量子回路チップ20と基板40との間の距離の精度をさらに高めることができる。
By arranging the two
なお、図9では、スペーサ50A−3とスペーサ50A−4とが別個に配置されている。しかしながら、量子回路チップ20の辺のうち、棒状のスペーサ50A−3の両端近傍の辺(図9の縦方向の2辺)に、スペーサ50A−4を配置してもよい。こうすることで、スペーサ50A−3とスペーサ50A−4とを(H字形に)一体とすることができる。この場合、第3の例と同様に、容易に、スペーサ50Aを基板40に配置することができる。
In FIG. 9, the
図10は、実施の形態1にかかる超伝導回路装置1における、基板40に対するスペーサ50Aの配置方法の第5の例を示す図である。第5の例では、スペーサ50Aは、量子回路22が配置された領域の周囲に配置されたスペーサ50A−1と、量子回路22が配置された領域に挟まれた領域に配置されたスペーサ50A−5とが、一体となって構成されている。
FIG. 10 is a diagram showing a fifth example of a method of arranging the
具体的には、第1の例と同様に、第5の例では、スペーサ50A−1は、量子回路チップ20の外周近傍に配置されている。また、第5の例では、量子回路22は、量子回路チップ20の中央付近において、領域20cCと、領域20cDと、領域20cEと、領域20cFとに分かれて配置されている。そして、これらの4つの領域20cの間に、2つの棒が交差した形状(X字形)のスペーサ50A−5が配置されている。
Specifically, as in the first example, in the fifth example, the
つまり、スペーサ50A−1は、量子回路22が配置された領域(領域20cC,20cD,20cE,20cF)の周囲の領域(第1の領域)に配置されている。また、スペーサ50A−5は、量子回路22が配置された領域(領域20cC,20cD,20cE,20cF)に挟まれた領域(第2の領域)に配置されている。言い換えると、スペーサ50A−5は、量子回路22が配置された領域に少なくとも一部を囲まれた領域(第2の領域)に配置されている。なお、図10では、スペーサ50A−5は、2つの斜め方向の棒が交差した形状であるが、スペーサ50A−5は、縦方向の横と横方向の棒とが交差した形状であってもよい。
That is, the
このように、第5の例のように量子回路チップ20の中央近傍にスペーサ50A−5を配置することで、第2の例と同様に、量子回路チップ20の中央近傍の撓みを抑制できる。したがって、第1の例と比較して、上述した量子回路チップ20と基板40との間の距離の精度をさらに高めることができる。また、第5の例では、スペーサ50A−1とスペーサ50A−3とが一体となっているので、第2の例などと比較して、容易に、スペーサ50Aを基板40に配置することができる。
In this way, by arranging the
さらに、図10のスペーサ50A−5の面積は、図8のスペーサ50A−3の面積よりも大きい。したがって、第5の例では、第3の例と比較して、量子回路チップ20の中央近傍で量子回路チップ20を支持するスペーサ50Aの面積が大きい。したがって、量子回路チップ20全体の撓みをさらに抑制できる。
Further, the area of the
図11は、実施の形態1にかかる超伝導回路装置1における、基板40に対するスペーサ50Aの配置方法の第6の例を示す図である。第6の例では、スペーサ50Aは、量子回路22が配置された領域の周囲に配置された4つのスペーサ50A−6と、量子回路22が配置された領域に挟まれた領域に配置されたスペーサ50A−5とが、一体となって構成されている。
FIG. 11 is a diagram showing a sixth example of a method of arranging the
具体的には、4つのスペーサ50A−6は、量子回路チップ20の4つの角部近傍に配置されている。また、第5の例と同様に、第6の例では、量子回路22は、量子回路チップ20の中央付近において、領域20cCと、領域20cDと、領域20cEと、領域20cFとに分かれて配置されている。そして、これらの4つの領域20cの間に、2つの棒が交差した形状のスペーサ50A−5が配置されている。
Specifically, the four
つまり、スペーサ50A−6は、量子回路22が配置された領域(領域20cC,20cD,20cE,20cF)の周囲の領域(第1の領域)に配置されている。また、スペーサ50A−5は、量子回路22が配置された領域(領域20cC,20cD,20cE,20cF)に挟まれた領域(第2の領域)に配置されている。言い換えると、スペーサ50A−5は、量子回路22が配置された領域に少なくとも一部を囲まれた領域(第2の領域)に配置されている。
That is, the
第6の例のように4つのスペーサ50A−6が量子回路チップ20の4つの角部近傍に配置されていることで、量子回路チップ20の角部が撓むことを抑制できる。また、第6の例のように量子回路チップ20の中央近傍にスペーサ50A−5を配置することで、第2の例と同様に、量子回路チップ20の中央近傍の撓みを抑制できる。したがって、第1の例と比較して、上述した量子回路チップ20と基板40との間の距離の精度をさらに高めることができる。また、第6の例では、4つのスペーサ50A−6とスペーサ50A−3とが一体となっているので、第2の例などと比較して、容易に、スペーサ50Aを基板40に配置することができる。
By arranging the four
図6〜図11に示した例において、量子回路22を動作させる温度で常伝導状態であるチタン材料のスペーサ50Aが用いられ得る。したがって、基板40と量子回路チップ20との間の熱伝導パスを効果的に実現できる。特に、図10に示した第5の例のように、基板40と接触しているスペーサ50Aの面積が大きいほど、その熱伝導パスによる冷却効果が高くなり得る。
In the examples shown in FIGS. 6 to 11, a
また、スペーサ50Aは、量子回路チップ20の量子回路22が配置されている領域20cに接触しないように配置されている。仮に、スペーサ50Aが量子回路22と接触してしまうと、インダクティブ結合14又はキャパシティブ結合12の途中にスペーサ50Aが存在することとなる可能性がある。この場合、インダクティブ結合14又はキャパシティブ結合12を効果的に機能させることができなくなるおそれがある。一方、本実施の形態では、スペーサ50Aが、量子回路チップ20の量子回路22が配置されている領域20cに接触しないように配置されているので、インダクティブ結合14又はキャパシティブ結合12の機能の低下を抑制させることができる。
Further, the
但し、量子回路22の近傍で量子回路チップ20が撓むことを抑制するために、スペーサ50Aは、量子回路22が配置されている領域20cのできるだけ近くに配置することが好ましい。つまり、量子回路22が配置されている領域20cとスペーサ50Aとの間の最短距離は、できるだけ短い方がよい。
However, in order to prevent the
上述したように、本実施の形態においては、チタン材料(チタン又はチタン合金)で形成されたスペーサ50が量子回路チップ20と基板40との間の予め定められた位置に配置されている。これにより、量子回路チップ20と基板40との間の距離を、極めて精度よく調整することが可能である。したがって、本実施の形態にかかる超伝導回路装置1は、上述したように、装置全体としての性能を向上させることが可能である。
As described above, in the present embodiment, the
また、本実施の形態においては、スペーサ50は、量子回路22が配置された領域20cの周囲の領域に配置され得る。これにより、上述したように、量子回路チップ20の外周近傍が撓むことが抑制される。したがって、量子回路チップ20と基板40との間の距離を、量子回路チップ20の全域に亘って、極めて精度よく調整することが可能である。また、スペーサ50は、量子回路22が配置された領域20cに挟まれた領域に配置され得る。これにより、量子回路22が配置された量子回路チップ20の中央近傍で量子回路チップ20が撓むことが抑制される。したがって、量子回路チップ20と基板40との間の距離を、量子回路チップ20の全域に亘って、さらに精度よく調整することが可能である。また、スペーサ50Aは、量子回路22が配置された領域の周囲の領域(第1の領域)に配置される部分と、量子回路22が配置された領域に挟まれた領域(第2の領域)に配置される部分とが、一体となるように形成され得る。これにより、容易に、スペーサ50Aを基板40に配置することができる。
Further, in the present embodiment, the
また、実施の形態1においては、スペーサ50Aは、量子回路22を動作させる温度で常伝導状態であるチタン材料で形成されている。したがって、上述したように、基板40と量子回路チップ20との間の熱伝導パスを効果的に実現できる。したがって、量子回路チップ20を効率的に冷却することが可能となる。
Further, in the first embodiment, the
なお、図2に示した方法では、ICチップ93に銅で形成された高さ規制部材96が形成されている。この方法では、高さ規制部材96を形成するために、ICチップ93が多数形成されているウエハ上に銅をメッキで積層した後、CMP(Chemical Mechanical Polishing)によって平坦化をすることで高さ規制部材96を形成し、そのあとでウエハを切断して各チップに個片化する必要がある。その場合、CMPによって平坦化をしたあとのウエハの平坦度にムラが生じることを避けられないため、ウエハの位置によって高さ規制部材96の高さが異なってしまう。そのため、高さ規制部材96を設計通りの高さで精度よく作製することが困難であるという問題がある。また、この方法では、メッキ装置及び研磨装置等が必要となり、作業工程の複雑化及びコストの高騰を招来するおそれがある。
In the method shown in FIG. 2, a
一方、本実施の形態にかかるスペーサ50は、量子回路チップ20とは別個に製造される。したがって、量子回路チップ20を個片化したあとに、基板40上にスペーサ50を置くだけでよい。したがって、本実施の形態では、メッキ装置及び研磨装置が不要であるので、図2の例と比較して、作業工程が簡略化でき、コストも削減され得る。また、スペーサ50は、極めて精度よく成形され得る。さらに、スペーサ50は、基板40と別に製造され得る。したがって、基板40の表面処理を精度よく行った後でスペーサ50を置くことで、基板40からスペーサ50の上面までの高さの精度を極めて高くすることができる。
On the other hand, the
(実施の形態2)
次に、実施の形態2について説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。実施の形態2は、スペーサ50の特性が実施の形態1にかかるものと異なる点で、実施の形態1と異なる。
(Embodiment 2)
Next, the second embodiment will be described. In order to clarify the explanation, the following description and drawings have been omitted or simplified as appropriate. Further, in each drawing, the same elements are designated by the same reference numerals, and duplicate explanations are omitted as necessary. The second embodiment is different from the first embodiment in that the characteristics of the
図12は、実施の形態2にかかる超伝導回路装置1を示す図である。実施の形態2にかかる超伝導回路装置1の構成は、後述するスペーサ50の特性を除いて、図3に示したものと実質的に同様である。つまり、実施の形態2にかかる超伝導回路装置1は、量子回路22と電極24とが形成された量子回路チップ20と、電極44が形成された基板40と、チタン又はチタン合金で形成されたスペーサ50とを有する。また、実施の形態2にかかる超伝導回路装置1の製造方法は、図4及び図5に示した方法であってもよい。
FIG. 12 is a diagram showing a
したがって、実施の形態2においても、上述したような、量子回路チップ20と基板40との間の距離を、極めて精度よく調整することが可能である。したがって、実施の形態2にかかる超伝導回路装置1は、実施の形態1と同様に、装置全体としての性能を向上させることが可能である。
Therefore, also in the second embodiment, it is possible to adjust the distance between the
ここで、実施の形態2にかかるスペーサ50Bは、実施の形態1にかかるスペーサ50Aと異なり、量子回路22を動作させる温度において超伝導状態になるチタン材料で形成されている。つまり、実施の形態2にかかるスペーサ50Bは、量子回路22を動作させる温度において超伝導状態である。これは、スペーサ50Bを磁気シールドとしても機能させるためである。以下、詳述する。なお、上述したように、チタンは、非常に純度が高く結晶性の高い試料を作製できた場合、量子回路22を動作させるような極低温、例えば100mK以下のような極低温、で、超伝導状態である。したがって、実施の形態2にかかるスペーサ50Bは、純度が高く結晶性の良いチタン材料(チタン及びチタン合金)で形成され得る。
Here, the
一般的に、超伝導量子回路は、磁気に非常に敏感であり、例えば地磁気程度の非常に微弱な磁気が存在するだけでも敏感に反応して誤動作を発生してしまうおそれがある。また、超伝導量子回路を動作させる環境には、地磁気以外にも、様々な磁気ノイズが存在し得る。したがって、そのような微弱な磁気ノイズから超伝導量子回路を遮蔽(シールド)することが望ましい。 In general, superconducting quantum circuits are very sensitive to magnetism, and even the presence of very weak magnetism, such as geomagnetism, may react sensitively and cause malfunctions. In addition to geomagnetism, various magnetic noises may exist in the environment in which the superconducting quantum circuit is operated. Therefore, it is desirable to shield the superconducting quantum circuit from such weak magnetic noise.
実施の形態2では、スペーサ50Bに超伝導材料を用いることにより、この磁気シールドの機能を実現する。超伝導材料は、マイスナー効果による完全反磁性という超伝導特有の性質により、非常に高性能な磁気シールドとして機能し得る。したがって、スペーサ50Bは、図12に示すように、矢印Aで示すような非常に微弱な磁気ノイズから、量子回路22を遮蔽することができる。したがって、実施の形態2にかかる超伝導回路装置1は、量子回路22が誤動作を発生する確率を低減することができる。
In the second embodiment, the function of this magnetic shield is realized by using a superconducting material for the
なお、基板40に対するスペーサ50Bの配置方法は、図6〜図11に例示したものを採用可能である。特に、図6〜図8,図10に例示するように、量子回路チップ20の外周近傍の全域にスペーサ50Bを配置することで、量子回路22を、外周から侵入する磁気ノイズから遮蔽することができる。言い換えると、スペーサ50Bによって、量子回路22に対する磁気ノイズの影響を抑制できる。
As the method of arranging the
なお、図9に例示した配置方法であっても、スペーサ50Bが量子回路22に対する地磁気(磁気ノイズ)の影響を抑制することがあり得る。地磁気は地球の南北方向に強く働く。したがって、図9の2つのスペーサ50A−4の位置にスペーサ50Bを配置し、この2つのスペーサ50Bが量子回路22のそれぞれ北側及び南側に配置されるように超伝導回路装置1を置くことで、量子回路22に対する地磁気(磁気ノイズ)の影響を抑制し得る。言い換えると、図9の上方が北方向又は南方向となるように超伝導回路装置1を置き、2つのスペーサ50Bの長手方向が東西方向に沿って配置されるようにすることで、量子回路22に対する地磁気(磁気ノイズ)の影響を抑制し得る。なお、量子回路チップ20の縦方向の辺から量子回路22(領域20cA)までの距離をできるだけ空けることで、さらに、量子回路22に対する地磁気(磁気ノイズ)の影響を抑制することができる。
Even with the arrangement method illustrated in FIG. 9, the
(実施の形態3)
次に、実施の形態3について説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。実施の形態3は、異なる特性のスペーサ50が同じ基板40(超伝導回路装置1)に配置されている点で、他の実施の形態と異なる。
(Embodiment 3)
Next, the third embodiment will be described. In order to clarify the explanation, the following description and drawings have been omitted or simplified as appropriate. Further, in each drawing, the same elements are designated by the same reference numerals, and duplicate explanations are omitted as necessary. The third embodiment is different from other embodiments in that
図13〜図15は、実施の形態3にかかる超伝導回路装置1における、基板40に対するスペーサ50の配置方法の例を示す図である。図13〜図15は、超伝導回路装置1を上(図3の上方向)から見た平面図である。但し、説明のため、図13〜図15において、量子回路チップ20は透過しているように示されている。また、図13〜図15では、位置決め部材60の図示を省略している。
13 to 15 are views showing an example of a method of arranging the
図13は、実施の形態3にかかる超伝導回路装置1における、基板40に対するスペーサ50の配置方法の第1の例を示す図である。図13に示す配置方法は、図7に示した配置方法に対応している。ここで、図13に示す例では、量子回路チップ20の中央近傍の領域20cに量子回路22が配置され、その領域20cの周囲にスペーサ50Bが配置されている。そして、領域20cの略中央に量子回路22が配置されない領域が設けられており、その領域にスペーサ50Aが配置されている。
FIG. 13 is a diagram showing a first example of a method of arranging the
つまり、図13に示す例において、量子回路22を動作させる温度の温度において超伝導状態であるスペーサ50Bが、量子回路22が配置された領域の周囲の領域(第1の領域)に配置されている。また、量子回路22を動作させる温度の温度において常伝導状態であるスペーサ50Aが、量子回路22が配置された領域に挟まれた領域(第2の領域)に配置されている。言い換えると、スペーサ50Aは、量子回路22が配置された領域に少なくとも一部を囲まれた領域(第2の領域)に配置されている。
That is, in the example shown in FIG. 13, the
図14は、実施の形態3にかかる超伝導回路装置1における、基板40に対するスペーサ50の配置方法の第2の例を示す図である。図14に示す配置方法は、図8に示した配置方法に対応している。ここで、図14に示す例では、量子回路22が配置された領域の周囲にスペーサ50Bが配置されている。また、量子回路22は、量子回路チップ20の中央付近において、領域20cAと、領域20cBとに分かれて配置されている。そして、領域20cAと領域20cBとの間に、棒状のスペーサ50Aが配置されている。
FIG. 14 is a diagram showing a second example of a method of arranging the
つまり、図14に示す例において、量子回路22を動作させる温度の温度において超伝導状態であるスペーサ50Bが、量子回路22が配置された領域の周囲の領域(第1の領域)に配置されている。また、量子回路22を動作させる温度の温度において常伝導状態であるスペーサ50Aが、量子回路22が配置された領域に挟まれた領域(第2の領域)に配置されている。言い換えると、スペーサ50Aは、量子回路22が配置された領域に少なくとも一部を囲まれた領域(第2の領域)に配置されている。
That is, in the example shown in FIG. 14, the
図15は、実施の形態3にかかる超伝導回路装置1における、基板40に対するスペーサ50の配置方法の第3の例を示す図である。図15に示す配置方法は、図10に示した配置方法に対応している。ここで、図15に示す例では、量子回路22が配置された領域の周囲にスペーサ50Bが配置されている。また、量子回路22は、量子回路チップ20の中央付近において、領域20cCと、領域20cDと、領域20cEと、領域20cFとに分かれて配置されている。そして、これらの4つの領域20cの間に、2つの棒が交差した形状のスペーサ50Aが配置されている。
FIG. 15 is a diagram showing a third example of a method of arranging the
つまり、図15に示す例において、量子回路22を動作させる温度の温度において超伝導状態であるスペーサ50Bが、量子回路22が配置された領域の周囲の領域(第1の領域)に配置されている。また、量子回路22を動作させる温度の温度において常伝導状態であるスペーサ50Aが、量子回路22が配置された領域に挟まれた領域(第2の領域)に配置されている。言い換えると、スペーサ50Aは、量子回路22が配置された領域に少なくとも一部を囲まれた領域(第2の領域)に配置されている。
That is, in the example shown in FIG. 15, the
以上説明したように、実施の形態3では、スペーサ50は、量子回路22が配置された領域の周囲の領域(第1の領域)と、量子回路22が配置された領域に挟まれた領域(第2の領域)とに配置されている。そして、第1の領域に配置された部分(スペーサ50B)は、量子回路22を動作させる温度の温度において超伝導状態であり、第2の領域に配置された部分(スペーサ50A)は、量子回路22を動作させる温度の温度において常伝導状態である。
As described above, in the third embodiment, the
量子回路22を動作させる温度の温度において超伝導状態であるスペーサ50Bが、量子回路22が配置された領域の周囲の領域(第1の領域)に配置されていることで、実施の形態2のように、量子回路22に対する磁気ノイズを遮断することができる。また、量子回路22を動作させる温度の温度において常伝導状態であるスペーサ50Aが、量子回路22が配置された領域に挟まれた領域(第2の領域)に配置されていることで、実施の形態1のように、量子回路チップ20を効率的に冷却することができる。したがって、実施の形態3にかかる超伝導回路装置1では、スペーサ50が、磁気シールド及び熱伝導パスの両方の機能を果たすことが可能となる。なお、図13〜図15の例では、量子回路チップ20の外周近傍及び中央近傍にスペーサ50が配置されているので、実施の形態1と同様に、量子回路チップ20と基板40との間の距離の精度をさらに高めることができる。
The
なお、実施の形態3においては、スペーサ50Aとスペーサ50Bとで超伝導の特性が異なるので、図14及び図15において、スペーサ50Aとスペーサ50Bとは、一体でなくてもよい。つまり、実施の形態3において、スペーサ50Aとスペーサ50Bとは、別個に製造され得る。なお、超伝導の特性が異なるスペーサ50Aとスペーサ50Bと一体とすることが可能であれば、両者を一体としてもよい。これにより、上述したように、スペーサ50を基板40に容易に配置することが可能となる。
In the third embodiment, the
(変形例)
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、実施の形態1において、スペーサ50の配置方法は、図6〜図11に例示したものに限られない。
(Modification example)
The present invention is not limited to the above embodiment, and can be appropriately modified without departing from the spirit. For example, in the first embodiment, the method of arranging the
例えば、図6に例示したように量子回路チップ20の外周近傍にスペーサ50を配置し、さらに、外周近傍に配置されたスペーサ50の内側に、外周近傍に配置されたスペーサ50と同様の形状のスペーサ50を配置してもよい。つまり、中空の四角形(四辺形)の形状のスペーサ50が二重に配置されてもよい。さらに、スペーサ50は、図6に例示するような四辺形の形状に配置される必要はない。スペーサ50は、量子回路チップ20の外周形状に合わせて、適宜、配置され得る。例えば、量子回路チップ20の外周形状が円形である場合、スペーサ50は、円形に配置され得る。これらのことは、他の実施の形態においても同様である。
For example, as illustrated in FIG. 6, the
上記の実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。
(付記1)
超伝導材料を用いた量子回路と第1の電極とが形成された量子回路チップと、
第2の電極が形成された基板と、
スペーサと
を有し、
前記第1の電極と前記第2の電極とはバンプで接続されており、
前記スペーサは、チタン又はチタン合金で形成され、量子回路チップと基板との間の予め定められた位置に配置されている
超伝導回路装置。
(付記2)
前記基板には、第3の電極が形成されており、
前記第3の電極と前記量子回路とが、キャパシティブ結合によって結合されており、前記キャパシティブ結合を介して、前記量子回路の状態の読み出しが行われる
付記1に記載の超伝導回路装置。
(付記3)
前記スペーサは、前記量子回路を動作させる温度において常伝導状態である
付記1又は2に記載の超伝導回路装置。
(付記4)
前記スペーサは、前記量子回路を動作させる温度において超伝導状態である
付記1又は2に記載の超伝導回路装置。
(付記5)
前記スペーサは、前記量子回路が配置された領域の周囲の領域に配置されている
付記1から4のいずれか1項に記載の超伝導回路装置。
(付記6)
前記スペーサは、前記量子回路が配置された領域に挟まれた領域に配置されている
付記1から5のいずれか1項に記載の超伝導回路装置。
(付記7)
前記スペーサは、前記量子回路が配置された領域の周囲の第1の領域と、前記量子回路が配置された領域に挟まれた第2の領域とに配置されており、
前記第1の領域に配置された前記スペーサと前記第2の領域に配置された前記スペーサとが一体となるように形成されている
付記1から4のいずれか1項に記載の超伝導回路装置。
(付記8)
前記スペーサは、前記量子回路が配置された領域の周囲の第1の領域と、前記量子回路が配置された領域に挟まれた第2の領域とに配置されており、
前記第1の領域に配置された前記スペーサは、前記量子回路を動作させる温度において超伝導状態であり、
前記第2の領域に配置された前記スペーサは、前記量子回路を動作させる温度において常伝導状態である
付記1又は2に記載の超伝導回路装置。
(付記9)
前記スペーサは、前記基板に形成された位置決め部材に対応する位置に配置されている
付記1から8のいずれか1項に記載の超伝導回路装置。
(付記10)
チタン又はチタン合金で形成され、
超伝導材料を用いた量子回路と第1の電極とが形成された量子回路チップと、第2の電極が形成された基板とが、前記第1の電極と前記第2の電極とでバンプで接続される際に、前記量子回路チップと前記基板との間の予め定められた位置に配置される、
スペーサ。
(付記11)
前記量子回路を動作させる温度において常伝導状態である
付記10に記載のスペーサ。
(付記12)
前記量子回路を動作させる温度において超伝導状態である
付記10に記載のスペーサ。
(付記13)
前記量子回路が配置された領域の周囲の領域に配置される
付記10から12のいずれか1項に記載のスペーサ。
(付記14)
前記量子回路が配置された領域に挟まれた領域に配置される
付記10から13のいずれか1項に記載のスペーサ。
(付記15)
前記量子回路が配置された領域の周囲の第1の領域と、前記量子回路が配置された領域に挟まれた第2の領域とに配置され、
前記第1の領域に配置される部分と前記第2の領域に配置される部分とが一体となるように形成されている
付記10から13のいずれか1項に記載のスペーサ。
(付記16)
前記量子回路が配置された領域の周囲の第1の領域と、前記量子回路が配置された領域に挟まれた第2の領域とに配置されており、
前記第1の領域に配置された部分は、前記量子回路を動作させる温度において超伝導状態であり、
前記第2の領域に配置された部分は、前記量子回路を動作させる温度において常伝導状態である
付記10又は11に記載のスペーサ。
(付記17)
超伝導材料を用いた量子回路と第1の電極とが形成された量子回路チップと、第2の電極が形成された基板とを対向させ、
前記基板の予め定められた位置に、チタン又はチタン合金で形成されたスペーサを配置し、
前記基板の予め定められた位置に前記スペーサが配置された状態で、前記第1の電極と前記第2の電極とをバンプで接続する
超伝導回路装置の製造方法。
(付記18)
前記基板に形成された第3の電極と前記量子回路とが、キャパシティブ結合によって結合され、前記キャパシティブ結合を介して、前記量子回路の状態の読み出しが行われる
付記17に記載の超伝導回路装置の製造方法。
(付記19)
前記スペーサは、前記量子回路を動作させる温度において常伝導状態である
付記17又は18に記載の超伝導回路装置の製造方法。
(付記20)
前記スペーサは、前記量子回路を動作させる温度において超伝導状態である
付記17又は18に記載の超伝導回路装置の製造方法。
(付記21)
前記スペーサは、前記量子回路が配置された領域の周囲の領域に配置される
付記17から20のいずれか1項に記載の超伝導回路装置の製造方法。
(付記22)
前記スペーサは、前記量子回路が配置された領域に挟まれた領域に配置される
付記17から21のいずれか1項に記載の超伝導回路装置の製造方法。
(付記23)
前記スペーサは、前記量子回路が配置された領域の周囲の第1の領域と、前記量子回路が配置された領域に挟まれた第2の領域とに配置され、
前記第1の領域に配置された前記スペーサと前記第2の領域に配置された前記スペーサとが一体となるように形成されている
付記17から20のいずれか1項に記載の超伝導回路装置の製造方法。
(付記24)
前記スペーサは、前記量子回路が配置された領域の周囲の第1の領域と、前記量子回路が配置された領域に挟まれた第2の領域とに配置され、
前記第1の領域に配置された前記スペーサは、前記量子回路を動作させる温度において超伝導状態であり、
前記第2の領域に配置された前記スペーサは、前記量子回路を動作させる温度において常伝導状態である
付記17又は18に記載の超伝導回路装置の製造方法。
(付記25)
前記スペーサは、前記基板に形成された位置決め部材に対応する位置に配置される
付記17から24のいずれか1項に記載の超伝導回路装置の製造方法。
Some or all of the above embodiments may also be described, but not limited to:
(Appendix 1)
A quantum circuit chip in which a quantum circuit using a superconducting material and a first electrode are formed,
The substrate on which the second electrode was formed and
Has a spacer and
The first electrode and the second electrode are connected by bumps.
A superconducting circuit device in which the spacer is made of titanium or a titanium alloy and is arranged at a predetermined position between a quantum circuit chip and a substrate.
(Appendix 2)
A third electrode is formed on the substrate.
The superconducting circuit apparatus according to
(Appendix 3)
The superconducting circuit device according to
(Appendix 4)
The superconducting circuit device according to
(Appendix 5)
The superconducting circuit device according to any one of
(Appendix 6)
The superconducting circuit device according to any one of
(Appendix 7)
The spacer is arranged in a first region around the region in which the quantum circuit is arranged and a second region sandwiched between the regions in which the quantum circuit is arranged.
The superconducting circuit device according to any one of
(Appendix 8)
The spacer is arranged in a first region around the region in which the quantum circuit is arranged and a second region sandwiched between the regions in which the quantum circuit is arranged.
The spacer arranged in the first region is in a superconducting state at a temperature at which the quantum circuit is operated.
The superconducting circuit device according to
(Appendix 9)
The superconducting circuit device according to any one of
(Appendix 10)
Formed of titanium or titanium alloy,
A quantum circuit chip in which a quantum circuit using a superconducting material and a first electrode are formed, and a substrate on which a second electrode is formed are bumped by the first electrode and the second electrode. When connected, it is placed at a predetermined position between the quantum circuit chip and the substrate.
Spacer.
(Appendix 11)
The spacer according to
(Appendix 12)
The spacer according to
(Appendix 13)
The spacer according to any one of
(Appendix 14)
The spacer according to any one of
(Appendix 15)
It is arranged in a first region around the region where the quantum circuit is arranged and a second region sandwiched between the regions where the quantum circuit is arranged.
The spacer according to any one of
(Appendix 16)
It is arranged in a first region around the region in which the quantum circuit is arranged and a second region sandwiched between the regions in which the quantum circuit is arranged.
The portion arranged in the first region is in a superconducting state at the temperature at which the quantum circuit is operated.
The spacer according to
(Appendix 17)
A quantum circuit chip in which a quantum circuit using a superconducting material and a first electrode are formed is opposed to a substrate on which a second electrode is formed.
A spacer made of titanium or a titanium alloy is placed at a predetermined position on the substrate.
A method for manufacturing a superconducting circuit device in which the first electrode and the second electrode are connected by bumps in a state where the spacer is arranged at a predetermined position on the substrate.
(Appendix 18)
The superconducting circuit apparatus according to Appendix 17, wherein the third electrode formed on the substrate and the quantum circuit are coupled by a capacity coupling, and the state of the quantum circuit is read out through the capacity coupling. Production method.
(Appendix 19)
The method for manufacturing a superconducting circuit device according to Appendix 17 or 18, wherein the spacer is in a normal conduction state at a temperature at which the quantum circuit is operated.
(Appendix 20)
The method for manufacturing a superconducting circuit device according to Appendix 17 or 18, wherein the spacer is in a superconducting state at a temperature at which the quantum circuit is operated.
(Appendix 21)
The method for manufacturing a superconducting circuit device according to any one of Supplementary note 17 to 20, wherein the spacer is arranged in a region around a region in which the quantum circuit is arranged.
(Appendix 22)
The method for manufacturing a superconducting circuit device according to any one of Supplementary note 17 to 21, wherein the spacer is arranged in a region sandwiched between regions in which the quantum circuit is arranged.
(Appendix 23)
The spacer is arranged in a first region around the region in which the quantum circuit is arranged and a second region sandwiched between the regions in which the quantum circuit is arranged.
The superconducting circuit device according to any one of Supplementary note 17 to 20, wherein the spacer arranged in the first region and the spacer arranged in the second region are formed to be integrated. Manufacturing method.
(Appendix 24)
The spacer is arranged in a first region around the region in which the quantum circuit is arranged and a second region sandwiched between the regions in which the quantum circuit is arranged.
The spacer arranged in the first region is in a superconducting state at a temperature at which the quantum circuit is operated.
The method for manufacturing a superconducting circuit device according to Appendix 17 or 18, wherein the spacer arranged in the second region is in a normal conduction state at a temperature at which the quantum circuit is operated.
(Appendix 25)
The method for manufacturing a superconducting circuit device according to any one of Appendix 17 to 24, wherein the spacer is arranged at a position corresponding to a positioning member formed on the substrate.
1 超伝導回路装置
2 超伝導回路実装構造
3 読み出し部
4 制御部
10 バンプ
12 キャパシティブ結合
14 インダクティブ結合
20 量子回路チップ
20a 表面
20c 領域
22 量子回路
24 電極
40 基板
42,44,46,48 電極
45 貫通電極
50 スペーサ
60 位置決め部材
1
Claims (10)
第2の電極が形成された基板と、
スペーサと
を有し、
前記第1の電極と前記第2の電極とはバンプで接続されており、
前記スペーサは、チタン又はチタン合金で形成され、量子回路チップと基板との間の予め定められた位置に配置されている
超伝導回路装置。 A quantum circuit chip in which a quantum circuit using a superconducting material and a first electrode are formed,
The substrate on which the second electrode was formed and
Has a spacer and
The first electrode and the second electrode are connected by bumps.
A superconducting circuit device in which the spacer is made of titanium or a titanium alloy and is arranged at a predetermined position between a quantum circuit chip and a substrate.
前記第3の電極と前記量子回路とが、キャパシティブ結合によって結合されており、前記キャパシティブ結合を介して、前記量子回路の状態の読み出しが行われる
請求項1に記載の超伝導回路装置。 A third electrode is formed on the substrate.
The superconducting circuit apparatus according to claim 1, wherein the third electrode and the quantum circuit are coupled by a capacity coupling, and the state of the quantum circuit is read out through the capacity coupling.
請求項1又は2に記載の超伝導回路装置。 The superconducting circuit device according to claim 1 or 2, wherein the spacer is in a normal conduction state at a temperature at which the quantum circuit is operated.
請求項1又は2に記載の超伝導回路装置。 The superconducting circuit apparatus according to claim 1 or 2, wherein the spacer is in a superconducting state at a temperature at which the quantum circuit is operated.
請求項1から4のいずれか1項に記載の超伝導回路装置。 The superconducting circuit device according to any one of claims 1 to 4, wherein the spacer is arranged in a region around a region in which the quantum circuit is arranged.
請求項1から5のいずれか1項に記載の超伝導回路装置。 The superconducting circuit device according to any one of claims 1 to 5, wherein the spacer is arranged in a region sandwiched between regions in which the quantum circuit is arranged.
前記第1の領域に配置された前記スペーサと前記第2の領域に配置された前記スペーサとが一体となるように形成されている
請求項1から4のいずれか1項に記載の超伝導回路装置。 The spacer is arranged in a first region around the region in which the quantum circuit is arranged and a second region sandwiched between the regions in which the quantum circuit is arranged.
The superconducting circuit according to any one of claims 1 to 4, wherein the spacer arranged in the first region and the spacer arranged in the second region are integrally formed. apparatus.
前記第1の領域に配置された前記スペーサは、前記量子回路を動作させる温度において超伝導状態であり、
前記第2の領域に配置された前記スペーサは、前記量子回路を動作させる温度において常伝導状態である
請求項1又は2に記載の超伝導回路装置。 The spacer is arranged in a first region around the region in which the quantum circuit is arranged and a second region sandwiched between the regions in which the quantum circuit is arranged.
The spacer arranged in the first region is in a superconducting state at a temperature at which the quantum circuit is operated.
The superconducting circuit device according to claim 1 or 2, wherein the spacer arranged in the second region is in a normal conduction state at a temperature at which the quantum circuit is operated.
前記基板の予め定められた位置に、チタン又はチタン合金で形成されたスペーサを配置し、
前記基板の予め定められた位置に前記スペーサが配置された状態で、前記第1の電極と前記第2の電極とをバンプで接続する
超伝導回路装置の製造方法。 A quantum circuit chip in which a quantum circuit using a superconducting material and a first electrode are formed is opposed to a substrate on which a second electrode is formed.
A spacer made of titanium or a titanium alloy is placed at a predetermined position on the substrate.
A method for manufacturing a superconducting circuit device in which the first electrode and the second electrode are connected by bumps in a state where the spacer is arranged at a predetermined position on the substrate.
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Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN114005930A (en) * | 2021-10-19 | 2022-02-01 | 北京量子信息科学研究院 | Superconducting quantum chip and flip chip pitch control method |
CN114023733A (en) * | 2021-11-03 | 2022-02-08 | 材料科学姑苏实验室 | Three-dimensional packaging structure and packaging method of superconducting quantum chip |
CN114386610A (en) * | 2022-01-12 | 2022-04-22 | 北京百度网讯科技有限公司 | Quantum chip and construction method and construction device thereof |
WO2023132063A1 (en) * | 2022-01-07 | 2023-07-13 | 富士通株式会社 | Quantum computing device and method for manufacturing quantum computing device |
WO2023132064A1 (en) * | 2022-01-07 | 2023-07-13 | 富士通株式会社 | Quantum computing device and method for manufacturing quantum computing device |
WO2023195132A1 (en) * | 2022-04-07 | 2023-10-12 | 富士通株式会社 | Electronic device, electronic system and method for producing electronic device |
WO2023218300A1 (en) * | 2022-05-09 | 2023-11-16 | International Business Machines Corporation | Cryogenic electronic device and method of constructing a cryogenics electronic device |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01102812A (en) * | 1987-10-15 | 1989-04-20 | Furukawa Electric Co Ltd:The | Superconductive wire |
WO2018169585A1 (en) * | 2017-03-13 | 2018-09-20 | Google Llc | Integrating circuit elements in a stacked quantum computing device |
WO2019059879A1 (en) * | 2017-09-19 | 2019-03-28 | Google Llc | Pillars as stops for precise chip-to-chip separation |
-
2019
- 2019-10-30 JP JP2019197721A patent/JP7427914B2/en active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01102812A (en) * | 1987-10-15 | 1989-04-20 | Furukawa Electric Co Ltd:The | Superconductive wire |
WO2018169585A1 (en) * | 2017-03-13 | 2018-09-20 | Google Llc | Integrating circuit elements in a stacked quantum computing device |
WO2019059879A1 (en) * | 2017-09-19 | 2019-03-28 | Google Llc | Pillars as stops for precise chip-to-chip separation |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN114005930A (en) * | 2021-10-19 | 2022-02-01 | 北京量子信息科学研究院 | Superconducting quantum chip and flip chip pitch control method |
CN114023733A (en) * | 2021-11-03 | 2022-02-08 | 材料科学姑苏实验室 | Three-dimensional packaging structure and packaging method of superconducting quantum chip |
WO2023132063A1 (en) * | 2022-01-07 | 2023-07-13 | 富士通株式会社 | Quantum computing device and method for manufacturing quantum computing device |
WO2023132064A1 (en) * | 2022-01-07 | 2023-07-13 | 富士通株式会社 | Quantum computing device and method for manufacturing quantum computing device |
CN114386610A (en) * | 2022-01-12 | 2022-04-22 | 北京百度网讯科技有限公司 | Quantum chip and construction method and construction device thereof |
WO2023195132A1 (en) * | 2022-04-07 | 2023-10-12 | 富士通株式会社 | Electronic device, electronic system and method for producing electronic device |
WO2023218300A1 (en) * | 2022-05-09 | 2023-11-16 | International Business Machines Corporation | Cryogenic electronic device and method of constructing a cryogenics electronic device |
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