JP2021069112A - カウンター回路、及びそれを含むイメージセンサ - Google Patents

Abstract

【課題】 補数演算が可能なカウンター、及びそれを含むイメージセンサを提供すること。【解決手段】 本発明の実施形態によるイメージセンサは、ピクセルセンサと、サンプリング部と、カウンターと、を備え、カウンターは、サンプリング信号及びランプ信号を比較した時間軸の長さの情報である比較信号とクロック信号を論理積する第１のアンドゲートと、第１のアンドゲートの出力の立ち下がりエッジによりトリガーされ、第１のカウント値を出力する第１のカウンティングユニットと、を含み、第１のカウンティングユニットは、第１の補数制御信号に応答して反転された第１のカウント値を格納し、第２の補数制御信号に応答して反転された第１のカウント値を出力する第１の補数演算コントローラと、第１の補数演算コントローラから出力・反転された第１のカウント値に応じてセット又はリセットされ、第１のカウント値を出力する第１のＤフリップフロップと、を含む。【選択図】 図１

Description

本発明は、半導体装置に関し、より具体的には、補数演算が可能なカウンター、及びそれを含むイメージセンサに関する。

光の強度、音響の強さ、時間などのような有効な物理量をデジタル信号に変換するためにカウンターが使用される。例えば、イメージセンサは、入射光に反応する半導体の性質を利用してイメージを取得する装置である。イメージセンサのピクセルアレイから出力されるアナログ信号をデジタル信号に変換するために、アナログ-デジタルコンバータ（以下、ＡＤＣ）が使用される。アナログ-デジタルコンバータは、クロック信号を利用してカウンティング動作を遂行するカウンターを用いて実現され得る。

イメージセンサでのデータのサンプリングは、低ノイズの実現のためにピクセルから出力されるイメージ信号（ＳＩＧ）に対応するカウント値からリセット信号のリセット信号（ＲＥＳＥＴ）に対応するカウント値を減算する方式で実現される。リセット信号のリセット信号（ＲＥＳＥＴ）に対応するカウント値を減算するためにカウンターには、補数演算機能が含まれ得る。しかし、高ピクセルのイメージセンサにおいて信号ライン間のカップリングの影響が大きくなるにつれて、カウンターの補数演算は失敗する確率が高まってくる。加えて、低ノイズの実現のためのリセットマルチサンプリング技法を適用するためには、分周機能を備えたカウンターに対する必要性が台頭してくる。

米国特許第８３９５５３９号明細書 米国特許第８９６９７７０号明細書 米国特許第７９９０３０４号明細書 米国特許第９１８４７５３号明細書 米国特許第９７７４３３３号明細書 米国特許第９８７１９８６号明細書 米国特許第８５７６９７９号明細書 米国特許出願公開第２０１１/０１２２２７４号明細書

本発明は、上記従来技術から鑑みてなされたものであって、本発明の目的は、補数演算時のカップリングの影響を減らすことができ、リセットマルチサンプリング方式を適用できる分周機能を備えたカウンター、並びにそれを含むイメージセンサを提供することにある。

本発明の実施形態によるイメージセンサは、入射光を感知してアナログ形態のサンプリング信号を出力するピクセルセンサと、前記サンプリング信号とランプ信号を比較して時間軸の長さの情報である比較信号を出力するサンプリング部と、クロック信号、第１の補数制御信号、及び第２の補数制御信号に応答して前記比較信号の長さをカウントするカウンターと、を備え、前記カウンターは、前記比較信号と前記クロック信号を論理積する第１のアンド（ＡＮＤ）ゲートと、前記第１のアンドゲートの出力の立ち下がりエッジにトリガーされ、第１のカウント値を出力する第１のカウンティングユニットと、を含み、前記第１のカウンティングユニットは、前記第１の補数制御信号に応答して反転された前記第１のカウント値を格納し、前記第２の補数の制御信号に応答して反転された前記第１のカウント値を出力する第１の補数演算コントローラと、前記第１の補数演算コントローラから出力・反転された前記第１のカウント値に応じてセット又はリセットされ、前記第１のカウント値を出力する第１のＤフリップフロップと、を含む。

本発明の実施形態による入力信号のハイ(High)区間又はロー(Low)区間をクロック信号を使用してカウントするカウンター回路は、前記入力信号と前記クロック信号を論理積する第１のアンド（ＡＮＤ）ゲートと、前記第１のアンド（ＡＮＤ）ゲートの出力にトリガーされ、前記入力信号の長さをカウントするリップルカウンターと、を備え、前記リップルカウンターは、前記入力信号の長さをカウントアップ又はカウントダウンするための複数のカウンティングユニットを有し、前記複数のカウンティングユニットの各々は、第１の補数制御信号に応答して反転されたカウンティングビットを格納するＤラッチと、第２の補数の制御信号に応答して前記Ｄラッチに格納された前記反転されたカウンティングビットによってセット又はリセットされるＤフリップフロップと、を含む。

本発明の実施形態による入力信号のハイ(High)区間又はロー(Low)区間をクロック信号を使用してカウントするカウンター回路は、前記入力信号と前記クロック信号を論理積の演算で処理する第１のアンド（ＡＮＤ）ゲートと、前記第１のアンド（ＡＮＤ）ゲートの出力によりトリガーされ、前記入力信号の長さをカウントするための第１のカウンティングユニット及び第２のカウンティングユニットを有するリップルカウンターと、を備え、分周制御信号が活性化されると、第１のカウンティングビットをトグリングする前記第１のカウンティングユニットは、前記第１のカウンティングビットより上位ビットである第２のカウンティングビットをトグリングする、前記第２のカウンティングユニットから反転された前記第２のカウンティングビットをラッチして出力する。

上述した本発明の実施形態によると、イメージセンサで遂行される補数演算時のカップリングの影響を減らせるカウンターを実現することができる。本発明の実施形態によると、リセットマルチサンプリング方式で使用される分周機能を備えたカウンター、並びにそれを含むイメージセンサを実装することができる。

本発明の実施形態によるイメージセンサを示すブロック図である。 本発明のピクセルセンサアレイを例として示すブロック図である。 図２に示された１つのピクセルセンサの例としての構成を示す回路図である。 図１の相関２重サンプラー、アナログ-デジタルコンバータは、出力バッファの例としての構造を示すブロック図である。 本発明の実施形態によるカウンターを示す回路図である。 図５のカウンティングユニットの構造を示すブロック図である。 図５のカウンティングユニットの構造を示すブロック図である。 図５に図示されたカウンターの補数演算の動作を簡単に示すタイミング図である。 相関２重サンプリングのための、本発明のカウンターの動作を示すタイミング図である。 本発明の他の実施形態による相関２重サンプラー、アナログ-デジタルコンバータ、及び出力バッファの例としての構造を示すブロック図である。 本発明の他の実施形態によるカウンターを示す回路図である。 図１０のカウンティングユニットの構造を示すブロック図である。 図１０のカウンティングユニットの構造を示すブロック図である。 図１０のカウンターで行われる分周演算を例として示すタイミング図である。 補数演算だけ遂行するカウンティングユニット（ＣＵ＜ｋ＞）の動作を各々示すタイミング図である。 補数演算だけ遂行するカウンティングユニット（ＣＵ＜ｋ＞）の動作を各々示すタイミング図である。 補数演算及び分周演算の両方を遂行するカウンティングユニット（ＣＵ＜ｋ＞）の動作を各々示すタイミング図である。 補数演算及び分周演算の両方を遂行するカウンティングユニット（ＣＵ＜ｋ＞）の動作を各々示すタイミング図である。 本発明のカウンターを使用するリセットマルチサンプリング動作を例として示すタイミング図である。 本発明のカウンターを使用して、リセットマルチサンプリングを遂行するためのイメージセンサのピクセルセンサの構造を示す図である。 本発明のカウンターを使用して、リセットマルチサンプリングを遂行するためのイメージセンサのピクセルセンサの構造を示す図である。 本発明の実施形態によるカウンターを使用するリセットマルチサンプリング方式のアナログ-デジタルコンバーティングの過程を示すタイミング図である。 本発明の実施形態によるイメージセンサを含む電子システムを示すブロック図である。

前の一般的な説明及び以下の詳細な説明の両方は、例として理解されるべきであり、請求された発明に対する付加的な説明が提供されていることとみなされるべきである。参照符号が本発明の好ましい実施形態に詳しく記載されており、それらの例が参照図面に表示されている。可能なあらゆる場合に、同じ参照符号が同じ又は類似の部分を参照するために説明及び図面に使用される。

以下では、ＣＭＯＳイメージセンサが、本発明の特徴と機能を説明するための例として使用されることになっている。しかし、この技術分野に精通した人は、ここに記載された内容に基づいて、本発明の他の利点及び性能を容易に理解できるだろう。本発明は、他の実施形態を通じて、また実現されたり適用されたりすることができる。さらに、詳細な説明は、本発明の範囲、技術的思想及び他の目的からかなり逸脱せずに、観点及びアプリケーションに応じて修正されたり変更されたりすることができる。

以下では、本発明の技術分野における通常の知識を有する者が本発明を容易に実施することができる程度に、本発明の実施形態が明確かつ詳細に記載されるだろう。

図１は、本発明の実施形態によるイメージセンサを示すブロック図である。図１を参照すると、イメージセンサ１００は、ピクセルセンサ（Ｐｉｘｅｌ Ｓｅｎｓｏｒ）アレイ１１０と、行デコーダ１２０と、相関２重サンプラー１３０と、アナログ-デジタルコンバータ（ＡＤＣ、１４０）と、出力バッファ１５０と、コントローラ１６０と、を備える。

ピクセルセンサアレイ１１０は、２次元的に配列された複数のピクセルセンサを含む。各々のピクセルセンサは、光信号を電気信号に変換する。ピクセルセンサアレイ１１０は、行デコーダ１２０から選択信号（ＳＥＬ）、リセット信号（ＲＳ）及び転送信号（ＴＧ）のような駆動信号によって駆動される。なお、駆動信号に応答して、各々のピクセルによってセンシング（感知）された電気信号は、複数の列ライン（ＣＬ０、ＣＬ１、…ＣＬ(ｍ−１)）を介して相関２重サンプラー１３０に提供される。１つのピクセルセンサは、単一の光電変換素子（例えば、フォトダイオード）を含み得る。また、ピクセルセンサは、少なくとも２つの光電変換素子を含み、リセットマルチサンプリング方式で駆動されることも有り得る。

行デコーダ１２０は、コントローラ１６０の制御に基づいてピクセルセンサアレイ１１０のいずれか１つの行を選択することができる。行デコーダ１２０は、複数の行のうちいずれか１つ行を選択するために選択信号（ＳＥＬ）を生成する。そして行デコーダ１２０は、選択された行に対応するピクセルに対してリセット信号（ＲＳ）と転送信号（ＴＧ）を順次活性化させる。そうすると、選択された行のアクティブピクセルセンサの各々から生成されるアナログ形態のリセット信号のリセット信号（ＲＥＳＥＴ）及びイメージ信号（ＳＩＧ）が、順次に相関２重サンプラー１３０に伝達されることになる。

相関２重サンプラー１３０は、ピクセルセンサアレイ１１０から複数の列ライン（ＣＬ０、ＣＬ１、…ＣＬ(ｍ−１)）の各々に提供されるリセット信号のリセット信号（ＲＥＳＥＴ）とイメージ信号（ＳＩＧ）セットを順次サンプリング及びホールディング（Ｓａｍｐｌｉｎｇ ａｎｄ Ｈｏｌｄｉｎｇ）する。つまり、相関２重サンプラー１３０は、列の各々に対応するリセット信号のリセット信号（ＲＥＳＥＴ）とイメージ信号（ＳＩＧ）のレベルをサンプリングし、維持する。そして相関２重サンプラー１３０は、コントローラ１６０の制御に基づいてサンプリングされた列の各々のリセット信号のリセット信号（ＲＥＳＥＴ）とイメージ信号（ＳＩＧ）を複数の列単位でアナログ-デジタルコンバータ１４０に伝達することができる。

アナログ-デジタルコンバータ１４０は、相関２重サンプラー１３０から出力された各々の列に対するサンプリング信号をデジタル信号に変換して出力する。本発明のアナログ-デジタルコンバータ１４０は、補数演算及び分周演算が可能なカウンターを含む。クロック信号（ＣＬＫ）を使用してカウンターによってリセット信号のリセット信号（ＲＥＳＥＴ）とイメージ信号（ＳＩＧ）がカウンティングされる。そしてイメージ信号（ＳＩＧ）のカウント値からリセット信号のリセット信号（ＲＥＳＥＴ）に対応するカウント値が減算され得る。このとき、リセット信号のリセット信号（ＲＥＳＥＴ）に対応するカウント値は、補数演算によって負数に変換される。最後に、加算演算を介してイメージデータが生成される。

特に、本発明のカウンターは、補数演算のとき、カップリングに強い回路構造を有する。すなわち、本発明のカウンターに基づいて信号ラインによるカップリングの影響から自由で高い信頼度のイメージデータをサンプリングすることができる。加えて、リセットマルチサンプリング技法を適用するイメージセンサでも、本発明の分周機能を備えたカウンターを使用してノイズを低減することができる。

出力バッファ１５０は、アナログ-デジタルコンバータ１４０によって提供される各々の列単位のイメージデータをラッチして出力する。出力バッファ１５０は、コントローラ１６０の制御に基づいて、アナログ-デジタルコンバータ１４０から出力されるイメージデータを一時格納し、その後順次ラッチされたイメージデータを出力することになるだろう。ここで、出力バッファ１５０は、イメージセンサ１００に含まれることもでき、含まれない可能性もある。

コントローラ１６０は、ピクセルセンサアレイ１１０、行デコーダ１２０、相関２重サンプラー１３０、アナログ-デジタルコンバータ１４０、及び出力バッファ１５０を制御する。コントローラ１６０は、ピクセルセンサアレイ１１０、行デコーダ１２０、相関２重サンプラー１３０、アナログ-デジタルコンバータ１４０、及び出力バッファ１５０などの動作に必要なクロック信号（Clock signal）、タイミング制御信号（Timing control signal）などのような制御信号（Control signals）を供給することができる。コントローラ１６０は、ロジック制御回路（Logic control circuit）、位相ロックループ（Phase Lock Loop; PLL）回路、タイミング制御回路（Timing control circuit）、及び通信インターフェース回路（Communication interface circuit）などを含み得る。

以上では、本発明の実施形態によるイメージセンサ１００の構成が簡単に説明された。特に、アナログ-デジタルコンバータ１４０は、列の各々に対応するリセット信号のリセット信号（ＲＥＳＥＴ）とイメージ信号（ＳＩＧ）との差の値を計算するカウンターを含む。加えて、カウンターはリセットマルチサンプリング機能をサポートするための分周機能をさらに含むこともできる。したがって、本発明のカウンターを介してセンシングエラーを誘発するカップリングから自由なアナログ-デジタルコンバータ１４０を実現することができる。加えて、分周機能を有するカウンターを介してノイズを減らせるリセットマルチサンプリング方式のイメージセンサを実現することができる。

図２は、本発明のピクセルセンサアレイを例として示すブロック図である。図２を参照すると、ピクセルセンサアレイ１１０は、複数の行と列のマトリックス形態に配列されるピクセルセンサ（Pixel Sensors）を含む。

ピクセルセンサアレイ１１０の各ピクセルセンサは、レッドフィルター（Red filter）、グリーンフィルター（Green filter）、及びブルーフィルター（Blue filter）のうちの少なくとも１つを含み得る。レッドフィルター（Red filter）は、赤色の波長帯域の光を通過させ、グリーンフィルター（Green filter）は、緑色の波長帯域の光を通過させ、ブルーフィルター（Blue filter）は、青色の波長帯域の光を通過させる。加えて、ピクセルセンサ１１１は、複数のトランジスタと光電変換素子を含み得る。複数のピクセルセンサ１１１の各々は、光電変換素子を用いて光を感知し、これを電気信号に変換して列ライン（ＣＬ）を介して出力する。加えて、リセットマルチサンプリング技法を適用するためにピクセルセンサ１１１は、少なくとも２つの光電変換素子を含む構造で提供されることもできる。

ピクセルセンサアレイ１１０に選択された行（ｉ）に対してリセット信号（ＲＳ＿ｉ）及び転送信号（ＴＧ＿ｉ）が提供されると、選択された行の各列のライン（ＣＬ＿ｊ）には、リセット信号（ＲＳ＿ｉ）と転送信号（ＴＧ＿ｉ）の各々に対応するサンプリング信号（Ｖｏｕｔ＿ｊ、Ｖｏｕｔ＿ｊ＋１、Ｖｏｕｔ＿ｊ＋２、Ｖｏｕｔ＿ｊ＋３）が出力されるだろう。サンプリング信号（Ｖｏｕｔ＿ｊ、Ｖｏｕｔ＿ｊ＋１、Ｖｏｕｔ＿ｊ＋２、Ｖｏｕｔ＿ｊ＋３）は、相関２重サンプラー１３０に提供され、各々リセット信号のリセット信号（ＲＥＳＥＴ）とイメージ信号（ＳＩＧ）でサンプリングされる。

図３は、図２に示された１つのピクセルセンサの例としての構成を示す回路図である。図３を参照すると、ピクセルセンサ１１１は、１つの光電変換素子（ＰＤ）と４つのＮＭＯＳトランジスタ（ＴＸ、ＲＸ、ＤＸ、ＳＸ）を含む構造として実現され得る。しかし、ピクセルセンサ１１１は、多様な機能のために、追加のトランジスタや容量をさらに含み得ることはよく理解されるだろう。

光電変換素子（ＰＤ）は、入射光の光量や光の強度に応じて電荷を生成及び蓄積する光感知素子である。光電変換素子（ＰＤ）ではフォトダイオード（Photo Diode）、フォトトランジスタ（Photo Transistor）、フォトゲート（Photo Gate）、ピンフォトダイオード（Pinned Photo Diode：ＰＰＤ）などで実現される。

転送トランジスタ（ＴＸ）は、光電変換素子（ＰＤ）で蓄積された電荷をフローティング拡散領域（ＦＤ）に転送する。転送トランジスタ（ＴＸ）は、一般的に、1つのトランジスタで構成されることができ、行デコーダ１２０から提供される転送信号（ＴＧ＿ｉ）に応答して、スイッチングされる。

フローティング拡散領域（ＦＤ：Floating Diffusion）は、入射された光量に対応する電荷を検出する機能を有する。フローティング拡散領域（ＦＤ）は、光電変換素子（ＰＤ）から提供される電荷を転送信号（ＴＧ＿ｉ）が活性化される時間の間に蓄積する。電荷の蓄積のために、フローティング拡散領域（ＦＤ）は、一定の大きさの容量（Ｃ_ＦＤ）を有し得る。フローティング拡散領域（ＦＤ）は、ソースフォロワー（Source follower）増幅器（アンプ）で駆動されるドライブトランジスタ（ＤＸ）のゲート端と連結される。フローティング拡散領域（ＦＤ）は、リセットトランジスタ（ＲＸ）によって電源電圧（ＶＤＤ）の提供を受けられる。

リセットトランジスタ（ＲＸ）は、フローティング拡散領域（ＦＤ）をリセット信号（ＲＳ＿ｉ）に応答してリセットさせる。リセットトランジスタ（ＲＸ）のソース（Source）は、フローティング拡散領域（ＦＤ）と連結され、ドレイン（Drain）は、電源電圧（ＶＤＤ）端に連結される。リセット信号（ＲＳ＿ｉ）によって提供されるバイアスにより、リセットトランジスタ（ＲＸ）がターンオン（Turn-on）されると、リセットトランジスタ（ＲＸ）のドレインと連結された電源電圧（ＶＤＤ）がフローティング拡散領域（ＦＤ）に伝達される。そうすると、フローティング拡散領域（ＦＤ）に蓄積された電荷は、電源電圧（ＶＤＤ）端に移動し、フローティング拡散領域（ＦＤ）の電圧はリセットされる。

ドライブトランジスタ（ＤＸ）は、ソースフォロワーアンプ（Source Follower Amplifier）の役割を遂行し、フローティング拡散領域（ＦＤ）の電気的ポテンシャルの変化を増幅して、これを出力ラインを介してセンシング電圧（Ｖｏｕｔ＿ｊ）に出力する。

選択トランジスタ（ＳＸ）は、行単位で読み取るピクセルセンサを選択する。選択トランジスタ（ＳＸ）は、行単位で提供される選択信号（ＳＥＬ）によって駆動される。選択トランジスタ（ＳＸ）がターンオンされると、ドライブトランジスタ（ＤＸ）を介してフローティング拡散領域（ＦＤ）のポテンシャル（電位）が、選択トランジスタ（ＳＸ）のドレイン（Ｄｒaｉｎ）に増幅されて伝達される。転送トランジスタ（ＴＸ）、リセットトランジスタ（ＲＸ）、選択トランジスタ（ＳＸ）の駆動信号ライン（ＴＧ＿ｉ、ＲＳ＿ｉ、ＳＥＬ）は、同じ行に含まれている単位ピクセルが同時に駆動されるように行方向（水平方向）に延長される。

図４は、図１の相関２重サンプラー、アナログ-デジタルコンバータ、及び出力バッファの例としての構造を示すブロック図である。図４を参照すると、相関２重サンプラー１３０は、ランプ信号発生器１３２とコンパレータ１３４を含み得る。そして、アナログ-デジタルコンバータ１４０は、複数のカウンター（ＣＮＴ＿０、ＣＮＴ＿１、ＣＮＴ＿２、ＣＮＴ＿３）を含む。そして、出力バッファ１５０は、メモリ（ＭＥＭ＿０、ＭＥＭ＿１、ＭＥＭ＿２、ＭＥＭ＿３）とセンスアンプ１５４を含み得る。ここで、出力バッファ１５０は、適用される技術に基づいてイメージセンサ１００に含まれることもでき、含まれない可能性もある。

相関２重サンプラー１３０を構成するランプ信号発生器１３２は、コントローラ１６０からの制御信号（Ｒaｍｐ＿ＥＮ）に応答して、一定の立ち下がり又は立ち上がりの傾きを有するランプ信号（ＲＡＭＰ）を出力する。つまり、ランプ信号発生器１３２は、コントローラ１６０の制御に基づいて、特定の傾きを有するランプ信号（ＲＡＭＰ）を連続的に発生する。ランプ信号（ＲＡＭＰ）との比較動作を介してリセット信号のリセット信号（ＲＥＳＥＴ）とイメージ信号（ＳＩＧ）は、時間軸の長さの情報に各々変換される。

コンパレータ１３４は、ピクセルセンサアレイ１１０の列の各々に対して備えられる複数のコンパレータ（Ｃｏｍｐ０、Comp１、Ｃｏｍｐ２、Ｃｏｍｐ３）を含む。コンパレータ１３４は、列に対応するサンプリング信号（Ｖｏｕｔ０、Ｖｏｕｔ１、Ｖｏｕｔ２、Ｖｏｕｔ３）の各々をランプ信号（ＲＡＭＰ）と比較する。ここで、サンプリング信号（Ｖｏｕｔ０、Ｖｏｕｔ１、Ｖｏｕｔ２、Ｖｏｕｔ３）の各々は相関２重サンプリング動作によってサンプリングされてホールディングされたリセット信号のリセット信号（ＲＥＳＥＴ）とイメージ信号（ＳＩＧ）を含む。

第１のコンパレータ（Ｃｏｍｐ０）によるサンプリング信号（Ｖｏｕｔ０）とランプ信号（ＲＡＭＰ）の比較動作は次の通りである。ランプ信号（ＲＡＭＰ）は、第１のコンパレータ（Ｃｏｍｐ０）の反転入力端（−）に入力され、サンプリング信号（Ｖｏｕｔ０）は、第１のコンパレータ（Ｃｏｍｐ０）の非反転入力端（＋）に入力される。第１のコンパレータ（Ｃｏｍｐ０）は、第１の区間でランプ信号（ＲＡＭＰ）とサンプリング信号（Ｖｏｕｔ０）のリセット信号のリセット信号（ＲＥＳＥＴ）を比較し、第２の区間では、ランプ信号（ＲＡＭＰ）とイメージ信号（ＳＩＧ）を比較してＣＤＳ出力信号（ＣＤＳ＿ＯＵＴ０）に出力する。これらの手順を介してレベル情報を含むリセット信号のリセット信号（ＲＥＳＥＴ）とイメージ信号（ＳＩＧ）は、時間軸の長さの情報に変換され得る。第２の〜第４のコンパレータ（Ｃｏｍｐ２、Ｃｏｍｐ３、Ｃｏｍｐ４）の動作特性は、担当する列のみが異なるだけで、第１のコンパレータ（Ｃｏｍｐ０）と実質的に同一であるため、これらの説明は省略することにする。

アナログ-デジタルコンバータ１４０は、コントローラ１６０からクロック信号（ＣＬＫ）、補数制御信号（ＢＷＩ、ＢＷＩ＿Ｃ）の提供を受けるカウンター（ＣＮＴ＿０、ＣＮＴ＿１、ＣＮＴ＿２、ＣＮＴ＿３）を含む。カウンター（ＣＮＴ＿ｊ、ｊ＝０、１、２、３）は、時間軸の長さ情報に対応するコンパレータ１３４のＣＤＳ出力信号（ＣＤＳ＿ＯＵＴｊ、ｊ＝０、１、２、３）をカウントしてデジタル情報に変換することができる。カウンター（ＣＮＴ＿ｊ、ｊ＝０、１、２、３）は、補数制御信号（ＢＷＩ、ＢＷＩ＿Ｃ）がカップリングによって不安定な状況でもカウント値の信頼性の高い補数化演算を遂行することができる。カウンター（ＣＮＴ＿ｊ、ｊ＝０、１、２、３）の具体的な構造及び動作は、後述する図５〜図８で説明される。

出力バッファ１５０は、コントローラ１６０からの制御信号（Ｍｅｍ＿ＥＮ）に応答して、各々の列に対応するイメージデータ（Image Data）を格納する列メモリ１５２と感知アンプ１５４を含み得る。列メモリ１５２は、各々に格納されたイメージデータ（Image Data）を順次に感知アンプ１５４に伝達する複数のメモリ（ＭＥＭ＿０、ＭＥＭ＿１、ＭＥＭ＿２、ＭＥＭ＿３）を含み得る。前で、説明したように、出力バッファ１５０の構成は、イメージセンサ（１００、図１参照）に含まれることもでき、含まれない可能性もあることが、よく理解されるだろう。

以上では、本発明の実施形態によるカウンター（ＣＮＴ＿０、ＣＮＴ＿１、ＣＮＴ＿２、ＣＮＴ＿３）を含むアナログ-デジタルコンバータ１４０の構造が簡単に説明された。本発明のカウンター（ＣＮＴ＿０、ＣＮＴ＿１、ＣＮＴ＿２、ＣＮＴ＿３）の各々はカップリングによって補数制御信号（ＢＷＩ、ＢＷＩ＿Ｃ）が不安定な状況でも安定した補数演算が可能である。

図５は、本発明の実施形態によるカウンターを示す回路図である。図５を参照すると、図４のカウンターの中でカウンター（ＣＮＴ＿０）の例としての構造が示されている。ここで、残りのカウンター（ＣＮＴ＿１、ＣＮＴ＿２、ＣＮＴ＿３）の構造もカウンター（ＣＮＴ＿０）と同一であることは、よく理解されるだろう。

カウンター（ＣＮＴ＿０）は、アンドゲート１４１と複数のカウンティングユニット（１４２、１４３、１４４、１４５）を含み得る。カウンター（ＣＮＴ＿０）は、クロック信号（ＣＬＫ）によっていずれか１つのカウンティングユニット１４２がトリガーされる非同期的なリップルカウンター（Ripple Counter）に構成され得る。アンドゲート１４１は、ＣＤＳ出力信号（ＣＤＳ＿ＯＵＴ０）がハイ(High)レベルである区間でのみクロック信号（ＣＬＫ）を第１のカウンティングユニット１４２のクロック入力端に伝達する。

第１のカウンティングユニット１４２は、基本的には、クロック入力端（ＣＬＫ）に提供される信号の立ち下がりエッジによりトリガーされるＤフリップフロップを含む。すなわち、第１のカウンティングユニット１４２の入力クロックパルスの立ち下がりエッジにより出力端（Ｑ、/Ｑ）のトグリング(toggling)が発生する。反転出力（/Ｑ）は、第１のカウンティングユニット１４２のデータ入力端（Ｄ）に連結される。したがって、第１のカウンティングユニット１４２の出力は、入力クロックパルスの立ち下がりエッジに同期してトグリングを繰り返す最下位ビット（Ｑ＜０＞）を出力する。特に、第１のカウンティングユニット１４２は、補数制御信号（ＢＷＩ、ＢＷＩ＿Ｃ）に基づいて、ラッチされたデータを反転させて出力することができる。第２のカウンティングユニット〜第４のカウンティングユニット（１４３、１４４、１４５）の機能も第１のカウンティングユニット１４２と実質的に同一である。

上述した機能により、カウンター（ＣＮＴ＿０）は、ＣＤＳ出力信号（ＣＤＳ＿ＯＵＴ０）に提供されるリセット信号のリセット信号（ＲＥＳＥＴ）をカウンティングする。補数制御信号（ＢＷＩ、ＢＷＩ＿Ｃ）が提供されると、リセット信号のリセット信号（ＲＥＳＥＴ）のカウンティング値は、反転されることで１の補数（Complement）に変換される。バイナリ演算で補数は負数に使用され得る。したがって、リセット信号のリセット信号（ＲＥＳＥＴ）の反転されたカウンティング値をはじめとし、イメージ信号（ＳＩＧ）をカウント-アップ（Ｃｏｕｎｔ−ｕｐ）すると、最終的にイメージ信号（ＳＩＧ）からリセット信号のリセット信号（ＲＥＳＥＴ）を減算したイメージデータの値（ＳＩＧ−ＲＥＳＥＴ）がカウンター（ＣＮＴ＿０）から得られる。

特に、本発明のカウンター（ＣＮＴ＿０）は、Ｄラッチを使用して、補数制御信号（ＢＷＩ、ＢＷＩ＿Ｃ）がカップリングによって不安定であるとしても、安定したカウント動作を行うことができる。これらの特徴は、後述する図面を介してより詳しく説明されるだろう。

図６Ａ及び図６Ｂは、図５のカウンティングユニットの構造を示すブロック図である。図６Ａ及び図６Ｂを参照すると、カウンター（ＣＮＴ＿０）を構成する各々のカウンティングユニット（ＣＵ＜ｋ＞）は、補数演算コントローラ１４６とＤフリップフロップ１４７を含む。そして補数演算コントローラ１４６は、Ｄラッチ１４６ａとアンドゲート（１４６Ｂ、１４６Ｃ）を使用して構成することができる。

図６Ａをもう少し具体的に説明すると、次の通りである。カウンティングユニット（ＣＵ＜ｋ＞）を構成する補数演算コントローラ１４６は、カウンティングユニット（ＣＵ＜ｋ＞）の反転出力（/Ｑ＜ｋ＞）と補数制御信号（ＢＷＩ、ＢＷＩ＿Ｃ）の提供を受ける。カウンティングユニット（ＣＵ＜ｋ＞）の反転出力（/Ｑ＜ｋ＞）は、補数演算コントローラ１４６とＤフリップフロップ１４７の入力端（Ｄ）にフィードバックされる。補数演算コントローラ１４６は、フィードバックされた反転出力（/Ｑ＜ｋ＞）をＤラッチ（１４６ａ、図６Ｂを参照）を使用して格納する。したがって、反転出力（/Ｑ＜ｋ＞）のレベルが不安定であるとしても最初ラッチされた反転出力（/Ｑ＜ｋ＞）の値が維持される。加えて、補数演算コントローラ１４６に維持された反転出力（/Ｑ＜ｋ＞）は、Ｄフリップフロップ１４７のセット（ＳＥＴ）端及びリセット（ＲＥＳＥＴ）端に提供される。したがって、Ｄフリップフロップ１４７のデータ入力端（Ｄ）に提供された反転出力（/Ｑ＜ｋ＞）が不安定な場合でも、Ｄフリップフロップ１４７の出力端（Ｑ）は、セット（ＳＥＴ）端とリセット（ＲＥＳＥＴ）端の状態に応じて変動されるのである。Ｄフリップフロップ１４７のクロック入力端（ＣＬＫ）には、下位カウンティングユニット（ＣＵ＜ｋ-１＞）の出力値（Ｑ＜ｋ-１＞）が提供される。Ｄフリップフロップ１４７は、カウンティングユニット（ＣＵ＜ｋ-１＞）の出力値（Ｑ＜ｋ-１＞）の立ち下がりエッジによりトリガーされる。

図６Ｂをもう少し具体的に説明すると、次の通りである。補数演算コントローラ１４６は、Ｄラッチ１４６ａとアンドゲート（１４６Ｂ、１４６Ｃ）を含み得る。 Ｄラッチ１４６ａのデータ入力端（Ｄ）には、フィードバックされた反転出力（/Ｑ＜ｋ＞）が入力され、クロック入力端には、第１の補数制御信号（ＢＷＩ＿Ｃ）が入力される。フィードバックされた反転出力（/Ｑ＜ｋ＞）は、第１の補数制御信号（ＢＷＩ＿Ｃ）の立ち上がりエッジに同期してＤラッチ１４６ａに格納される。そうすると、第１の補数制御信号（ＢＷＩ＿Ｃ）の次の立ち上がりエッジまでの反転出力（/Ｑ＜ｋ＞）のビット値は、Ｄラッチ１４６ａによって安定的に維持され得る。

第１の補数制御信号（ＢＷＩ＿Ｃ）の立ち上がりエッジによりＤラッチ１４６ａに格納された反転出力（/Ｑ＜ｋ＞）のビット値は、第２の補数制御信号（ＢＷＩ）に同期してＤフリップフロップ１４７に出力される。つまり、アンド（ＡＮＤ）ゲート１４６Ｂは、Ｄラッチ１４６ａの非反転出力（Ｑ）と第２の補数制御信号（ＢＷＩ）の入力を受けてセット信号（Ｓ）に出力する。アンド（ＡＮＤ）ゲート１４６Ｃは、Ｄラッチ１４６ａの反転出力（/Ｑ）と第２の補数制御信号（ＢＷＩ）の入力を受けてリセット信号（Ｒ）に出力する。つまり、アンドゲート（１４６Ｂ、１４６Ｃ）によってＤラッチ１４６ａに格納されたビット値は、第２の補数制御信号（ＢＷＩ）によってＤフリップフロップ１４７のセット端子（ＳＥＴ）又はリセット端子（ＲＥＳＥＴ）に伝達される。

図７は、図５に図示されたカウンターの補数演算動作を簡単に示すタイミング図である。図５〜図７を参照すると、補数制御信号（ＢＷＩ＿Ｃ、ＢＷＩ）に応答してカウンター（ＣＮＴ＿０）は、カウント値を反転させて補数に変換することができる。補数制御信号（ＢＷＩ＿Ｃ、ＢＷＩ）はＴ５時点まではロー(Low)レベル（Ｌ）を維持する。カウントがスタートされると、サンプリング信号（Ｖｏｕｔ０）は、固定された値に維持され、ランプ信号（ＲＡＭＰ）は、時間軸に対して一定の傾きで下降する。本発明のカウンター（ＣＮＴ＿０）のカウント動作が開始される。

Ｔ０時点で、ランプ信号（ＲＡＭＰ）とサンプリング信号（Ｖｏｕｔ０）の比較結果であるＣＤＳ出力信号（ＣＤＳ＿ＯＵＴ０）がハイレベルに遷移する。そうすると、アンドゲート１４１によってクロック信号（ＣＬＫ）が第１のカウンティングユニット（ＣＵ＜０＞）に伝達される。第１のカウンティングユニット（ＣＵ＜０＞）は、クロック信号（ＣＬＫ）の立ち下がりエッジによりトリガーされる。したがって、クロック信号（ＣＬＫ）の立ち下がりエッジが発生するＴ１の時点で最下位ビット（Ｑ＜０＞）が論理「１」にトグリングされ、第２のクロック信号（ＣＬＫ）の立ち下がりエッジが発生するＴ２時点では、再び最下位ビット（Ｑ＜０＞）が論理「０」にトグリングされる。これらの第１のカウンティングユニット（ＣＵ＜０＞）のトグリング動作は、クロック信号（ＣＬＫ）が第１のカウンティングユニット（ＣＵ＜０＞）に提供される区間の間、持続される。つまり、ＣＤＳ出力信号（ＣＤＳ＿ＯＵＴ０）がハイレベルに維持される区間では、第１のカウンティングユニット（ＣＵ＜０＞）のトグリングは持続される。

Ｔ２時点で、第１のカウンティングユニット（ＣＵ＜０＞）の出力ビット値（Ｑ＜０＞）の立ち下がりエッジが発生する。したがって、出力ビットの値（Ｑ＜０＞）の立ち下がりエッジによりトリガーされる第２のカウンティングユニット（ＣＵ＜１＞）でトグリングが発生する。つまり、出力ビット値（Ｑ＜０＞）の立ち下がりエッジが発生するＴ２時点でビット値（Ｑ＜１＞）は、論理「１」にトグリングされる。出力ビットの値（Ｑ＜０＞）の第２の立ち下がりエッジが発生するＴ３時点では、再びビット値（Ｑ＜１＞）は、論理「０」にトグリングされる。これらの第２のカウンティングユニット（ＣＵ＜１＞）のトグリングは、ＣＤＳ出力信号（ＣＤＳ＿ＯＵＴ０）がハイレベルに維持される区間の間、持続される。

Ｔ３時点で、第２のカウンティングユニット（ＣＵ＜１＞）の出力ビット値（Ｑ＜１＞）の立ち下がりエッジが発生する。したがって、出力ビットの値（Ｑ＜１＞）の立ち下がりエッジによりトリガーされる第３のカウンティングユニット（ＣＵ＜２＞）のトグリングが発生する。つまり、出力ビットの値（Ｑ＜１＞）の立ち下がりエッジが発生するＴ３時点でビット値（Ｑ＜２＞）は、論理「１」にトグリングされる。出力ビット値（Ｑ＜１＞）の第２の立ち下がりエッジが発生するＴ４時点では、再びビット値（Ｑ＜２＞）は、論理「０」にトグリングされる。これらの第３のカウンティングユニット（ＣＵ＜２＞）のトグリングは、ＣＤＳ出力信号（ＣＤＳ＿ＯＵＴ０）がハイレベルに維持される区間の間、持続される。

Ｔ４時点で、第３のカウンティングユニット（ＣＵ＜２＞）の出力ビット値（Ｑ＜２＞）の立ち下がりエッジが発生する。出力ビットの値（Ｑ＜２＞）の立ち下がりエッジによりトリガーされる第４のカウンティングユニット（ＣＵ＜３＞）のトグリングが発生する。つまり、出力ビットの値（Ｑ＜２＞）の立ち下がりエッジが発生するＴ４時点で、ビット値（Ｑ＜３＞）は、論理「１」にトグリングされる。図示されていないが、出力ビット値（Ｑ＜２＞）の第２の立ち下がりエッジが発生する時点では、再びビット値（Ｑ＜３＞）は、論理「０」にトグリングされる。

Ｔ５時点で、ＣＤＳ出力信号（ＣＤＳ＿ＯＵＴ０）がローレベル（Ｌ）に遷移する。すると、クロック信号（ＣＬＫ）の第１のカウンティングユニット（ＣＵ＜０＞）への伝達は遮断され、カウント動作は停止される。この時点でカウンター（ＣＮＴ＿０）のカウント値は「１０１０（Ｑ＜３＞、Ｑ＜２＞、Ｑ＜１＞、Ｑ＜０＞）」である。この状態で、第１の補数制御信号（ＢＷＩ＿Ｃ）がハイレベル（Ｈ）に遷移すると、カウンティングユニット（ＣＵ＜０＞、ＣＵ＜１＞、ＣＵ＜２＞、ＣＵ＜３＞）の各々の反転出力値が、各々の補数制御コントローラ１４６に備えられたＤラッチ（１４６ａ、図６Ｂを参照）に格納される。

Ｔ６時点では、第２の補数制御信号（ＢＷＩ）がハイレベル（Ｈ）に遷移すると、カウンティングユニット（ＣＵ＜０＞、ＣＵ＜１＞、ＣＵ＜２＞、ＣＵ＜３＞）の各々の反転出力値が、各々のＤフリップフロップ（１４７、図６Ａを参照）のセット（ＳＥＴ）端及びリセット（ＲＥＳＥＴ）端に提供される。それでは、Ｔ５時点でカウンター（ＣＮＴ＿０）のカウント値「１０１０」は、１の補数「０１０１」に変換される。続いて、Ｔ７時点で第２の補数制御信号（ＢＷＩ）がローレベル（Ｌ）に遷移すると、カウンター（ＣＮＴ＿０）の値は、補数「０１０１」を維持するようになるだろう。

図８は、相関２重サンプリングのための、本発明のカウンターの動作を示すタイミング図である。図８を参照すると、本発明のカウンターは、リセット信号のリセット信号（ＲＥＳＥＴ）をサンプリングして補数を取り、続いてイメージ信号（ＳＩＧ）をサンプリングする方式で相関２重サンプリング信号を処理することができる。

Ｔ０時点で、リセット信号のリセット信号（ＲＥＳＥＴ）に対応するサンプリング信号（Ｖｏｕｔ０）がコンパレータ（Ｃｏｍｐ０）に伝達される。そうすると、ランプ信号（ＲＡＭＰ）とサンプリング信号（Ｖｏｕｔ０）の比較結果であるＣＤＳ出力信号（ＣＤＳ＿ＯＵＴ０）が、ハイレベル（Ｈ）に遷移する。ＣＤＳ出力信号（ＣＤＳ＿ＯＵＴ０）のハイレベル（Ｈ）への遷移とともにアンド（ＡＮＤ）ゲート１４１によってクロック信号（ＣＬＫ）が、第１のカウンティングユニット（ＣＵ＜０＞）に伝達される。続いて、カウンティングユニット（ＣＵ＜０＞、ＣＵ＜１＞、ＣＵ＜２＞、ＣＵ＜３＞）によってＣＤＳ出力信号（ＣＤＳ＿ＯＵＴ０）のハイレベル区間がカウンティングされる。

Ｔ１時点で、ＣＤＳ出力信号（ＣＤＳ＿ＯＵＴ０）がローレベル（Ｌ）に遷移する。それで、クロック信号（ＣＬＫ）の第１のカウンティングユニット（ＣＵ＜０＞）への伝達は遮断され、カウンター（ＣＮＴ＿０）のカウンティング動作は、一時停止される。この時点でカウンター（ＣＮＴ＿０）のカウント値は「１０１０（Ｑ＜３＞、Ｑ＜２＞、Ｑ＜１＞、Ｑ＜０＞）」である。この状態で、第１の補数制御信号（ＢＷＩ＿Ｃ）がハイレベル（Ｈ）に遷移すると、カウンティングユニット（ＣＵ＜０＞、ＣＵ＜１＞、ＣＵ＜２＞、ＣＵ＜３＞）の各々のＤラッチ（１４６ａ、図６Ｂを参照）には、反転されたカウント値が格納される。しかし、Ｄフリップフロップ１４７に伝達されないだろう。

Ｔ２時点で、第２の補数制御信号（ＢＷＩ）がハイレベル（Ｈ）に遷移すると、カウンティングユニット（ＣＵ＜０＞、ＣＵ＜１＞、ＣＵ＜２＞、ＣＵ＜３＞）の各々のＤラッチ１４６ａに格納されて反転されたカウント値が、Ｄフリップフロップ（１４７、図６Ａを参照）に伝達される。それで、カウンター（ＣＮＴ＿０）のカウント値「１０１０」は、１の補数「０１０１」に変換・出力される。

Ｔ３時点で、第２の補数制御信号（ＢＷＩ）がローレベル（Ｌ）に遷移すると、カウンター（ＣＮＴ＿０）のカウント値は、補数「０１０１」を維持するようになる。

Ｔ４時点で、イメージ信号（ＳＩＧ）に対応するサンプリング信号（Ｖｏｕｔ０）がコンパレータ（Ｃｏｍｐ０）に伝達される。そうすると、ランプ信号（ＲＡＭＰ）とサンプリング信号（Ｖｏｕｔ０）の比較結果であるＣＤＳ出力信号（ＣＤＳ＿ＯＵＴ０）が、再びハイレベル（Ｈ）に遷移する。ＣＤＳ出力信号（ＣＤＳ＿ＯＵＴ０）のハイレベル（Ｈ）への遷移とともにアンドゲート１４１によってクロック信号（ＣＬＫ）が、第１のカウンティングユニット（ＣＵ＜０＞）に伝達される。続いて、カウンティングユニット（ＣＵ＜０＞、ＣＵ＜１＞、ＣＵ＜２＞、ＣＵ＜３＞）によってＣＤＳ出力信号（ＣＤＳ＿ＯＵＴ０）のハイレベルの区間がカウンティングされる。

Ｔ４時点で、カウンター（ＣＮＴ＿０）のカウントのスタート値は、リセット信号のリセット信号（ＲＥＳＥＴ）のカウント値の補数である「０１０１」となる。カウンター（ＣＮＴ＿０）は、負数に対応する「０１０１」でイメージ信号（ＳＩＧ）のカウント値が加算される方式で動作する。したがって、イメージ信号（ＳＩＧ）のカウント値からリセット信号のリセット信号（ＲＥＳＥＴ）のカウント値が減算され得る。

上述した方式で相関２重サンプリングが行われる場合には、リセット信号のリセット信号（ＲＥＳＥＴ）のカウント値を格納するための別のメモリを備えなくても、容易に相関２重サンプリング値をデジタルデータに変換することができる。

図９は、本発明の他の実施形態による相関２重サンプラー、アナログ-デジタルコンバータ、及び出力バッファに対する例としての構造を示すブロック図である。図９を参照すると、相関２重サンプラー１３０は、ランプ信号発生器１３２とコンパレータ１３４を含み得る。そして、アナログ-デジタルコンバータ２４０は、複数のカウンター（ＣＮＴ＿０、ＣＮＴ＿１、ＣＮＴ＿２、ＣＮＴ＿３）を含む。そして、出力バッファ１５０は、メモリ（ＭＥＭ＿０、ＭＥＭ＿１、ＭＥＭ＿２、ＭＥＭ＿３）とセンスアンプ１５４を含み得る。相関２重サンプラー１３０と出力バッファ１５０は、図４のそれらと同一であるため、これらに対する説明は省略することにする。

この実施形態では、アナログ-デジタルコンバータ２４０は、クロック信号（ＣＬＫ）、補数制御信号（ＢＷＩ、ＢＷＩ＿Ｃ）、及び分周制御信号（ＤＩＶＩＤＥ）の提供を受けるカウンター（ＣＮＴ＿０、ＣＮＴ＿１、ＣＮＴ＿２、ＣＮＴ＿３）を含む。カウンター（ＣＮＴ＿ｊ、ｊ＝０、１、２、３）は、時間軸の長さ情報に対応するコンパレータ１３４のＣＤＳ出力信号（ＣＤＳ＿ＯＵＴｊ、j＝０、１、２、３）をカウントしてデジタル情報に変換することができる。カウンター（ＣＮＴ＿ｊ、ｊ＝０、１、２、３）は、補数制御信号（ＢＷＩ、ＢＷＩ＿Ｃ）がカップリングによって不安定な状況でもカウント値の安定的な補数化演算を遂行することができる。加えて、カウンター（ＣＮＴ＿ｊ、ｊ＝０、１、２、３）は、分周制御信号（ＤＩＶＩＤＥ）に応答してカウントのバイナリ値を２で割ることができる。分周機能を有するカウンター（ＣＮＴ＿ｊ、ｊ＝０、１、２、３）の具体的な構造と動作は、後述する図面を介して詳細に説明する。

以上では、本発明の実施形態による補数機能及び分周機能を有するカウンター（ＣＮＴ＿０、ＣＮＴ＿１、ＣＮＴ＿２、ＣＮＴ＿３）を含むアナログ-デジタルコンバータ２４０の構造が簡単に説明された。本発明のカウンター（ＣＮＴ＿０、ＣＮＴ＿１、ＣＮＴ＿２、ＣＮＴ＿３）の各々は、カップリングによって補数制御信号（ＢＷＩ、ＢＷＩ＿Ｃ）が不安定な状況でも安定した補数演算が可能である。加えて、分周機能を介してアナログ-デジタルコンバータ２４０は、リセットマルチサンプリング技法を容易に適用することができ、ノイズの大きさを減らすことができる。

図１０は、本発明の他の実施形態によるカウンターを示す回路図である。図１０を参照すると、図９のカウンターの中でカウンター（ＣＮＴ＿０）の例としての構造が示されている。ここで、残りのカウンター（ＣＮＴ＿１、ＣＮＴ＿２、ＣＮＴ＿３）の構造もカウンター（ＣＮＴ＿０）と同一であることは、よく理解されるだろう。

カウンター（ＣＮＴ＿０）は、アンドゲート２４１と、複数のカウンティングユニット（２４２、２４３、２４４、２４５）を含み得る。カウンター（ＣＮＴ＿０）は、クロック信号（ＣＬＫ）によっていずれか１つのカウンティングユニット２４２が、トリガーされる非同期式リップルカウンター（Ripple Counter）に構成される。アンドゲート２４１は、ＣＤＳ出力信号（ＣＤＳ＿ＯＵＴ０）がハイレベルである区間でのみクロック信号（ＣＬＫ）を第１のカウンティングユニット２４２のクロック入力端に伝達する。

第１のカウンティングユニット２４２は、基本的には、立ち下がりエッジによりトリガーされるＤフリップフロップを含む。すなわち、第１のカウンティングユニット２４２の入力クロックの立ち下がりエッジで出力（Ｑ、/Ｑ）のトグリングが発生する。反転出力端（/Ｑ）は、第１のカウンティングユニット２４２のデータ入力端（Ｄ）に連結される。したがって、第１のカウンティングユニット２４２の出力は、入力クロックの立ち下がりエッジに同期してトグリングを繰り返す最下位ビット（Ｑ＜０＞）を出力する。特に、第１のカウンティングユニット２４２は、補数制御信号（ＢＷＩ、ＢＷＩ＿Ｃ）に基づいて、ラッチされたデータを反転させて出力することができる。加えて、第１のカウンティングユニット２４２は、分周制御信号（ＤＩＶＩＤＥ）に応答して、ラッチされたバイナリデータを２で割る分周動作を遂行することができる。第２のカウンティングユニットから第４のカウンティングユニット（２４３、２４４、２４５）の機能も第１のカウンティングユニット２４２と実質的に同一である。

上述した機能によりカウンター（ＣＮＴ＿０）は、イメージ信号（ＳＩＧ）、及びリセット信号のリセット信号（ＲＥＳＥＴ）を複数回サンプリングし、平均値を出力するマルチサンプリングの動作を行うことができる。例えば、イメージ信号（ＳＩＧ）と２回リセット信号（ＲＥＦ１、ＲＥＦ２）がサンプリングされる場合には、最終的に出力されるイメージデータは、（ＳＩＧ−（ＲＥＦ１＋ＲＥＦ２）/２にならなければならない。この場合には、リセットノイズが（１/ｒｏｏｔ（２））倍だけ減少することになり、低ノイズのイメージセンサの実現が可能になる。しかし、平均値を計算するために２で割る分周機能が必要である。本発明のアナログ-デジタルコンバータ２４０に含まれるカウンター（ＣＮＴ＿０、ＣＮＴ＿１、ＣＮＴ＿２、ＣＮＴ＿３）は、分周制御信号（ＤＩＶＩＤＥ）に応答してカウント値を分周することができる。

図１１Ａ及び図１１Ｂは、図１０のカウンティングユニットの構造を示すブロック図である。図１１Ａ及び図１１Ｂを参照すると、カウンター（ＣＮＴ＿０）を構成する各々のカウンティングユニット（ＣＵ＜ｋ＞）は、マルチプレクサ２４８、補数演算コントローラ２４６、及びＤフリップフロップ２４７を含む。そして補数演算コントローラ２４６は、Ｄラッチ２４６Ａとアンドゲート（２４６ｂ、２４６ｃ）を使用して構成することができる。

図１１Ａをより具体的に説明すると、次の通りである。マルチプレクサ２４８は、分周制御信号（ＤＩＶＩＤＥ）の制御に基づいてカウンティングユニット（ＣＵ＜ｋ＞）の反転出力（/Ｑ＜ｋ＞）、及び上位ビットに対応するカウンティングユニット（ＣＵ＜ｋ＋１＞）の反転出力（Ｑｕ＝/Ｑ＜ｋ＋１＞）のいずれか１つを選択する。マルチプレクサ２４８によって選択されたデータ信号（Ｑｉ）は、補数演算コントローラ２４６の入力端（Ｄ）に提供される。

具体的には、分周制御信号（ＤＩＶＩＤＥ）が「０」である場合には、マルチプレクサ２４８は、カウンティングユニット（ＣＵ＜ｋ＞）の反転出力（/Ｑ＜ｋ＞）を選択する。反転出力（/Ｑ＜ｋ＞）が補数演算コントローラ２４６の入力端（Ｄ）に提供されると、補数演算コントローラ２４６とＤフリップフロップ２４７は、図６Ａのカウンティングユニット（ＣＵ＜ｋ＞）と同じ補数演算を遂行することができる。

補数演算のために、補数演算コントローラ２４６は、カウンティングユニット（ＣＵ＜ｋ＞）のフィードバックされた反転出力（/Ｑ＜ｋ＞）と補数制御信号（ＢＷＩ、ＢＷＩ＿Ｃ）の提供を受ける。反転出力（/Ｑ＜ｋ＞）は、補数演算コントローラ２４６とＤフリップフロップ２４７の入力端（Ｄ）にフィードバックされる。補数演算コントローラ２４６は、フィードバックされた反転出力（/Ｑ＜ｋ＞）をＤラッチ（図１１Ｂ参照）を使用して格納する。したがって、反転出力（/Ｑ＜ｋ＞）のレベルが不安定だとしても、ラッチされた反転出力（/Ｑ＜ｋ＞）の値が維持される。加えて、補数演算コントローラ２４６に維持された反転出力（/Ｑ＜ｋ＞）は、Ｄフリップフロップ２４７のセット（ＳＥＴ）端、及びリセット（ＲＥＳＥＴ）端に提供される。したがって、Ｄフリップフロップ２４７の入力端（Ｄ）に提供された反転出力（/Ｑ＜ｋ＞）が不安定な場合でも、Ｄフリップフロップ２４７の出力（Ｑ）は、セット（ＳＥＴ）端とリセット（ＲＥＳＥＴ）端の状態に応じて変動されるはずである。Ｄフリップフロップ２４７のクロック入力端（ＣＬＫ）には、下位カウンティングユニット（ＣＵ＜ｋ-１＞）の非反転出力（Ｑ＜ｋ-１＞）が提供される。Ｄフリップフロップ１４７は、非反転出力（Ｑ＜ｋ-１＞）の立ち下がりエッジによりトリガーされる。

一方、分周制御信号（ＤＩＶＩＤＥ）が「１」である場合には、マルチプレクサ２４８は、上位カウント値（Ｑｕ）に対応するカウンティングユニット（ＣＵ＜ｋ＋１＞）の反転出力（/Ｑ＜ｋ＋１＞）を選択する。この場合、補数演算コントローラ２４６とＤフリップフロップ２４７は、上位カウント値（Ｑｕ）をラッチする動作を行うようになる。バイナリ演算で、下位ビットへのシフトは２で割る分周演算に対応する。したがって、カウンター（ＣＮＴ＿０）の全体的においては、各々のＤフリップフロップ２４７には、上位カウンティングユニット（ＣＵ＜ｋ＋１＞）の反転カウント値（/Ｑ＜ｋ＋１＞）がサブカウンティングユニット（ＣＵ＜ｋ＞）にシフトされる補数演算及び分周演算が発生する。

図１１Ｂを参照すると、補数演算コントローラ２４６は、Ｄラッチ２４６Ａ、及びアンドゲート（２４６ｂ、２４６ｃ）を含み得る。Ｄラッチ２４６Ａのデータ入力端（Ｄ）には、フィードバックされた反転出力（/Ｑ＜ｋ＞）が、クロック入力端には、第１の補数制御信号（ＢＷＩ＿Ｃ）が入力される。反転出力（/Ｑ＜ｋ＞）は、第１の補数制御信号（ＢＷＩ＿Ｃ）の立ち上がりエッジに同期してＤラッチ２４６Ａに格納される。そうすると、第１の補数制御信号（ＢＷＩ＿Ｃ）の次の立ち上がりエッジまで反転出力（/Ｑ＜ｋ＞）のビット値は、Ｄラッチ２４６Ａによって安定的に維持される。

第１の補数制御信号（ＢＷＩ＿Ｃ）の立ち上がりエッジによりＤラッチ２４６Ａに格納された反転出力（/Ｑ＜ｋ＞）のビット値は、第２の補数制御信号（ＢＷＩ）によって出力される。つまり、アンドゲート２４６ｂは、Ｄラッチ２４６Ａの非反転出力（Ｑ）と第２の補数制御信号（ＢＷＩ）の入力を受けてセット信号（Ｓ）を出力する。アンドゲート２４６ｃは、Ｄラッチ２４６Ａの反転出力（/Ｑ）と第２の補数制御信号（ＢＷＩ）の入力を受けて、リセット信号（Ｒ）を出力する。つまり、アンドゲート（２４６ｂ、２４６ｃ）によってＤラッチ２４６Ａに格納されたビット値は、第２の補数制御信号（ＢＷＩ）によってＤフリップフロップ２４７のセット/リセット端子に伝達される。

補数演算コントローラ２４６は、入力されるデータ（Ｑｉ）に応じて、分周演算又は補数演算を選択的に行うことができる。

図１２は、図１０のカウンターで行われる分周演算を例として示すタイミング図である。図１２を参照すると、補数制御信号（ＢＷＩ_C、ＢＷＩ）、及び分周制御信号（ＤＩＶＩＤＥ）に応答してカウンター（ＣＮＴ＿０）はカウント値を反転させたり、分周演算で処理したりすることができる。

Ｔ０時点で、ランプ信号（ＲＡＭＰ）及びサンプリング信号（Ｖｏｕｔ０）の比較結果であるＣＤＳ出力信号（ＣＤＳ＿ＯＵＴ０）が、ハイレベル（Ｈ）に遷移する。そうすると、アンドゲート（２４１、図１０を参照）によってクロック信号（ＣＬＫ）が、第１のカウンティングユニット（ＣＵ＜０＞）に伝達される。第１のカウンティングユニット（ＣＵ＜０＞）は、クロック信号（ＣＬＫ）の立ち下がりエッジによりトリガーされる。したがって、クロック信号（ＣＬＫ）の立ち下がりエッジが発生する時点からカウンター（ＣＮＴ＿０）のカウンティングが始まる。つまり、カウンティングユニット（ＣＵ＜０＞、ＣＵ＜１＞、ＣＵ＜２＞、ＣＵ＜３＞）の各々のカウンティング値（Ｑ＜０＞、Ｑ＜１＞、Ｑ＜２＞、Ｑ＜３＞ ）がカウント−アップ（Ｃｏｕｎｔ−ｕｐ）される。

Ｔ１時点で、ＣＤＳ出力信号（ＣＤＳ＿ＯＵＴ０）がローレベル（Ｌ）に遷移し、分周制御信号（ＤＩＶＩＤＥ）がハイレベル（Ｈ）に遷移する。すると、クロック信号（ＣＬＫ）の伝達は遮断され、カウンター（ＣＮＴ＿０）のカウンティング動作は停止される。カウンター（ＣＮＴ＿０）のカウント値は「１０１０（Ｑ＜３＞、Ｑ＜２＞、Ｑ＜１＞、Ｑ＜０＞）」になる。この時点で、補数演算及び分周演算を遂行するために、先に、第１の補数制御信号（ＢＷＩ＿Ｃ）がハイレベル（Ｈ）に遷移すると、カウンティングユニット（ＣＵ＜０＞、ＣＵ＜１＞、ＣＵ＜２＞、ＣＵ＜３＞）の各々の反転出力が各々のＤラッチ（１４６ａ、図６Ｂを参照）に格納される。加えて、分周制御信号（ＤＩＶＩＤＥ）のハイレベル遷移によってカウンティングユニット（ＣＵ＜ｋ＞）の各々のマルチプレクサ（２４８、図１１Ａを参照）は、上位カウント値（Ｑｕ）に対応するカウンティングユニット（ＣＵ＜ｋ＋１＞）の反転カウント値（/Ｑ＜ｋ＋１＞）を選択することになるだろう。

Ｔ２時点で、第２の補数制御信号（ＢＷＩ）がハイレベル（Ｈ）に遷移すると、カウンティングユニット（ＣＵ＜０＞、ＣＵ＜１＞、ＣＵ＜２＞、ＣＵ＜３＞）の各々の反転カウント値が各々のＤフリップフロップ（１４７、図１１Ａを参照）のセット（ＳＥＴ）及びリセット（ＲＥＳＥＴ）の端に提供される。すると、カウンター（ＣＮＴ＿０）のカウント値「１０１０」は、１の補数「０１０１」に変換される。同時に、補数「０１０１」の分周制御信号（ＤＩＶＩＤＥ）が「１」であるので、マルチプレクサ２４８は、上位カウント値（Ｑｕ）に対応するカウンティングユニット（ＣＵ＜ｋ＋１＞）の反転出力（/Ｑ＜ｋ＋１＞）を選択する。この場合、補数演算コントローラ２４６とＤフリップフロップ２４７は、上位カウント値（Ｑｕ）をラッチする動作を行うことになる。したがって、カウンティングユニット（ＣＵ＜０＞、ＣＵ＜１＞、ＣＵ＜２＞、ＣＵ＜３＞）の各々は、補数「０１０１」の上位カウント値を下位ビットにシフトさせる。したがって、補数「０１０１」の最下位ビット「１」は無効化され、残りの３つのビット「０１０」のみがカウント（ＣＮＴ＿０）に維持される。このような動作は、補数化演算によって負数に変換されたリセット信号のリセット信号（ＲＥＳＥＴ）を追加に２で割る分周演算に該当する。

続いて、Ｔ３時点で第２の補数制御信号（ＢＷＩ）がローレベル（Ｌ）に遷移し、Ｔ４時点で分周制御信号（ＤＩＶＩＤＥ）もローレベル（Ｌ）に遷移すると、カウンター（ＣＮＴ＿０）のカウント値は、分周された補数「０１０」を維持することになるだろう。

図１３Ａ及び図１３Ｂは、補数演算だけを遂行するカウンティングユニット（ＣＵ＜ｋ＞）の動作を各々示すタイミング図である。図１３Ａは、カウンティングユニット（ＣＵ＜ｋ＞）の現在のデータ値（Ｑ＜ｋ＞）が論理 「１」である場合の補数演算だけを示し、図１３Ｂは、カウンティングユニット（ＣＵ＜ｋ＞）の現在のデータ値（Ｑ＜ｋ＞）が論理「０」である場合の補数演算を示す。

図１３Ａを参照すると、カウンティングユニット（ＣＵ＜ｋ＞）の現在のデータ値（Ｑ＜ｋ＞）は、論理「１」であり、分周制御信号（ＤＩＶＩＤＥ）は、ローレベル（Ｌ）を維持する。すると、マルチプレクサ（２４８、図１１Ａを参照）は、フィードバックされた反転カウント値（/Ｑ＜ｋ＞＝「０」）を選択して、補数演算コントローラ２４６の入力（Ｑｉ）に提供する。

ｔ０時点で、第１の補数制御信号（ＢＷＩ＿Ｃ）がハイレベル（Ｈ）に遷移する。第１の補数制御信号（ＢＷＩ＿Ｃ）の立ち上がりエッジに同期して、補数演算コントローラ（２４６、図１１Ｂを参照）内のＤラッチ（２４６ａ、図１１Ｂを参照）には、入力（Ｑｉ）である論理「０」が格納される。

次いで、ｔ１時点では、第２の補数制御信号（ＢＷＩ）がハイレベル（Ｈ）に遷移する。第２の補数制御信号（ＢＷＩ）のハイレベル（Ｈ）の区間（ｔ１〜ｔ２）の間に補数演算コントローラ（２４６、図１１Ｂを参照）内のＤラッチ（２４６ａ、図１１Ｂを参照）に格納された論理「０」が、アンドゲート（２４６ｂ、２４６ｃ）を介してＤフリップフロップ２４７のセット（ＳＥＴ＝０）及びリセット（ＲＥＳＥＴ＝１）端に提供される。そうすると、Ｄフリップフロップ２４７の出力値（Ｑ＜ｋ＞）は、リセット（論理「０」）の値に遷移される。

図１３Ｂを参照すると、分周制御信号（ＤＩＶＩＤＥ）は、ローレベル（Ｌ）であり、カウンティングユニット（ＣＵ＜ｋ＞）の現在のデータ値（Ｑ＜ｋ＞）は、論理「０」である。すると、マルチプレクサ（２４８、図１１Ａを参照）は、フィードバックされた反転カウント値（/Ｑ＜ｋ＞＝「１」）を選択して、補数演算コントローラ２４６の入力（Ｑｉ）に提供する。このとき、補数演算コントローラ（２４６、図１１Ｂを参照）内のＤラッチ（２４６ａ、図１１Ｂを参照）には、論理「１」が格納される。

ｔ０時点で、第１の補数制御信号（ＢＷＩ＿Ｃ）がハイレベル（Ｈ）に遷移する。第１の補数制御信号（ＢＷＩ＿Ｃ）の立ち上がりエッジに同期して、補数演算コントローラ（２４６、図１１Ｂを参照）内のＤラッチ（２４６ａ、図１１Ｂを参照）には、入力（Ｑｉ）の論理「１」が格納される。

ｔ１時点で、第２の補数制御信号（ＢＷＩ）がハイレベル（Ｈ）に遷移する。第２の補数制御信号（ＢＷＩ）のハイレベル（Ｈ）の区間（ｔ１〜ｔ２）の間に補数演算コントローラ（２４６、図１１Ｂを参照）内のＤラッチ（２４６ａ、図１１Ｂを参照）に格納された論理「１」が、アンドゲート（２４６ｂ、２４６ｃ）を介してＤフリップフロップ２４７のセット（ＳＥＴ＝１）及びリセット（ＲＥＳＥＴ＝０）端に提供される。すると、ｔ１時点でＤフリップフロップ２４７の出力値（Ｑ＜ｋ＞）は、セット（論理 「１」）の値に遷移される。

図１４Ａ及び図１４Ｂは、補数演算及び分周演算の両方を遂行するカウンティングユニット（ＣＵ＜ｋ＞）の動作を各々示すタイミング図である。図１４Ａは、カウンティングユニット（ＣＵ＜ｋ＞）のカウント値（Ｑ＜ｋ＞）が論理 「１」であり、カウンティングユニット（ＣＵ＜ｋ＋１＞）の反転カウント値（/Ｑ＜ｋ＋１＞）が、論理「０」である場合の補数演算及び分周演算を示す。そして、図１４Ｂは、カウンティングユニット（ＣＵ＜ｋ＞）の現在のカウント値（Ｑ＜ｋ＞）が論理 「０」であり、カウンティングユニット（ＣＵ＜ｋ＋１＞）の反転カウント値（/Ｑ＜ｋ＋１＞）が論理 「１」である場合の補数演算及び分周演算を示す。

図１４Ａを参照すると、分周制御信号（ＤＩＶＩＤＥ）がハイレベル（又は論理 「１」）である場合には、マルチプレクサ（２４８、図１１Ａを参照）は、上位カウント値（Ｑｕ）に対応するカウンティングユニット（ＣＵ＜ｋ＋１＞）の反転カウント値（/Ｑ＜ｋ＋１＞＝「０」）が選択される。したがって、補数演算コントローラ２４６の入力（Ｑｉ）には、カウンティングユニット（ＣＵ＜ｋ＞）の現在のカウント値（Ｑ＜ｋ＞＝「１」）に関係なく、カウンティングユニット（ＣＵ＜ｋ＋１＞）の反転カウント値（/Ｑ＜ｋ＋１＞＝「０」）が提供される。

ｔ０時点で、第１の補数制御信号（ＢＷＩ＿Ｃ）の立ち上がりエッジに同期して、補数演算コントローラ（２４６、図１１Ｂを参照）内のＤラッチ（２４６ａ、図１１Ｂを参照）には、反転カウント値（/Ｑ＜ｋ＋１＞＝「０」）に対応する論理「０」が格納される。

次いで、ｔ１時点では、第２の補数制御信号（ＢＷＩ）がハイレベル（Ｈ）に遷移する。すると、第２の補数制御信号（ＢＷＩ）のハイレベル（Ｈ）の区間（ｔ１〜ｔ２）の間に補数演算コントローラ（２４６、図１１Ｂを参照）内のＤラッチ（２４６ａ、図１１Ｂを参照）に格納された論理「０」が、アンドゲート（２４６ｂ、２４６ｃ）を介してＤフリップフロップ２４７のセット（ＳＥＴ＝０）及びリセット（ＲＥＳＥＴ＝１）端に提供される。そうすると、Ｄフリップフロップ２４７の出力値（Ｑ＜ｋ＞）は、リセット（論理「０」）の値に遷移される。

上述した方式で反転された上位カウント値（/Ｑ＜ｋ＋１＞）が下位カウントビット（Ｑ＜ｋ＞）にシフトされる。反転された上位カウント値（/Ｑ＜ｋ＋１＞）が下位カウンとビット（Ｑ＜ｋ＞）にシフトされることで、補数演算及び分周演算が共に遂行される。

図１４Ｂを参照すると、分周制御信号（ＤＩＶＩＤＥ）がハイレベル（又は論理 「１」）である場合には、マルチプレクサ（２４８、図１１Ａを参照）は、上位カウント値（Ｑｕ）に対応するカウンティングユニット（ＣＵ＜ｋ＋１＞）の反転カウント値（/Ｑ＜ｋ＋１＞＝「０」）が選択される。したがって、補数演算コントローラ２４６の入力（Ｑｉ）には、カウンティングユニット（ＣＵ＜ｋ＞）の現在のカウント値（Ｑ＜ｋ＞＝「１」）に関係なく、カウンティングユニット（ＣＵ＜ｋ＋１＞）の反転カウント値（/ Ｑ＜ｋ＋１＞＝「１」）が提供される。

ｔ０時点で、第１の補数制御信号（ＢＷＩ＿Ｃ）の立ち上がりエッジに同期して、補数演算コントローラ（２４６、図１１Ｂを参照）内のＤラッチ（２４６ａ、図１１Ｂを参照）には、反転カウント値（/Ｑ＜ｋ＋１＞）に対応する論理「１」が格納される。

次いで、ｔ１時点では、第２の補数制御信号（ＢＷＩ）がハイレベル（Ｈ）に遷移する。そうすると、第２の補数制御信号（ＢＷＩ）のハイレベル（Ｈ）区間（ｔ１〜ｔ２）の間に補数演算コントローラ（２４６、図１１Ｂを参照）内のＤラッチ（２４６ａ、図１１Ｂを参照）に格納された論理 「１」が、アンドゲート（２４６ｂ、２４６ｃ）を介してＤフリップフロップ２４７のセット（ＳＥＴ＝０）及びリセット（ＲＥＳＥＴ＝１）端に提供される。そうすると、Ｄフリップフロップ２４７の出力値（Ｑ＜ｋ＞）は、セット（論理 「１」）の値に遷移される。

このような方式で反転された上位カウント値（/Ｑ＜ｋ＋１＞）が、下位カウントビット（Ｑ＜ｋ＞）にシフトされる。反転された上位カウント値（/Ｑ＜ｋ＋１＞）が下位カウントビット（Ｑ＜ｋ＞）にシフトされることで、補数演算及び分周演算の同時遂行が可能である。

図１５は、本発明のカウンターを使用するリセットマルチサンプルリング動作を例として示すタイミング図である。図１５を参照すると、２回のリセット信号（Ｒ１、Ｒ２）のサンプリング、及びイメージ信号（Ｓ）をサンプリングするマルチサンプリングの動作において、本発明のカウンター（ＣＮＴ＿ｊ）の動作が説明される。

Ｔ０時点で、ランプ信号（ＲＡＭＰ）が活性化になり、カウンターイネーブル信号（ＣＯＵＮＴ＿ＥＮ）の活性化に応じて、第１のリセット信号（Ｒ１）に対応するサンプリング信号（Ｖｏｕｔ）のレベルが、時間軸の長さの情報に変換され始める。サンプリング信号（Ｖｏｕｔ）のレベルとランプ信号（ＲＡＭＰ）との交差時点までＣＤＳ出力信号（ＣＤＳ＿ＯＵＴ）がハイレベルを維持すれば、カウンター（ＣＮＴ）のカウント値は、Ｒ１のレベルまで増加する。

Ｔ１時点で、ＣＤＳ出力信号（ＣＤＳ＿ＯＵＴ）がローレベルに遷移すると、カウンターのカウント動作は停止され、カウント値はＲ１を維持する。

Ｔ２時点で、ランプ信号（ＲＡＭＰ）が活性化になり、カウンターイネーブル信号（ＣＯＵＮＴ＿ＥＮ）の活性化に応じて、第２のリセット信号（Ｒ２）に対応するサンプリング信号（Ｖｏｕｔ）のレベルが、時間軸の長さの情報に変換され始める。サンプリング信号（Ｖｏｕｔ）のレベルとランプ信号（ＲＡＭＰ）の交差時点までＣＤＳ出力信号（ＣＤＳ＿ＯＵＴ）が、ハイレベルを維持すれば、カウンター（ＣＮＴ）のカウント値は、（Ｒ１＋Ｒ２）のレベルまで増加する。

Ｔ３時点で、ＣＤＳ出力信号（ＣＤＳ＿ＯＵＴ）が、ローレベルに遷移する。そうすると、カウンター（ＣＮＴ）のカウント値は、（Ｒ１＋Ｒ２）レベルを維持することになるだろう。

Ｔ３時点とＴ４時点との間で、分周制御信号（ＤＩＶＩＤＥ）、及び第１の補数制御信号（ＢＷＩ＿Ｃ）がハイレベルに遷移された後に、第２の補数制御信号（ＢＷＩ）がハイレベルに遷移されると、リセット信号（Ｒ１＋Ｒ２）に対する補数演算及び分周演算が発生する。つまり、サンプリングされたリセット信号（Ｒ１＋Ｒ２）の補数演算を介して負数の−（Ｒ１＋Ｒ２）に変換される。そして分周演算を介して−（Ｒ１＋Ｒ２）/２に対応するリセット信号の平均値が導出され得る。

Ｔ５時点では「−（Ｒ１＋Ｒ２）/２」をスタートのカウント値とし、イメージ信号（Ｓ）に対するサンプリングが行われる。第１のイメージ信号に対応するＣＤＳ出力信号（ＣＤＳ＿ＯＵＴ）のハイレベルの区間では、カウンターは、「−（Ｒ１＋Ｒ２）/２」を始点としてカウント−アップを行う。

Ｔ６時点では、カウント−アップの結果として「Ｓ−（Ｒ１＋Ｒ２）/２」に対応するカウント値がカウンターから出力される。加えて、メモリに格納されたリセット信号の平均値である「−（Ｒ１＋Ｒ２）/２」をカウンターに反映する。そうすると、カウンターには「Ｓ−（Ｒ１＋Ｒ２）」に対応するカウント値が設定されるだろう。

上述したリセットマルチサンプリング技法を適用する場合には、本発明のカウンターは、補数演算及び分周演算を同時に遂行して容易にマルチサンプリング動作を遂行することができる。加えて、マルチサンプリングされたリセット信号の分周演算を介して低ノイズのイメージセンサの実現が可能である。

図１６Ａ及び図１６Ｂは、本発明のカウンターを使用して、マルチサンプリングを遂行するためのイメージセンサのピクセルセンサの構造を示す図である。

図１６Ａ及び図１６Ｂを参照すると、ピクセルセンサ２１１は、１つのピクセルセンサの少なくとも２つの光電変換素子を含むように構成され得る。例えば、ピクセルセンサ２１１は、第１のサブピクセル（Ｃ１）及び第２のサブピクセル（Ｃ２）に区分される。第１のサブピクセル（Ｃ１）は、第１の光電変換素子（ＰＤ１）と第１の転送トランジスタ（ＴＸ１）を含み得る。そして第２のサブピクセル（Ｃ２）は、第２の光電変換素子（ＰＤ２）と第２の転送トランジスタ（ＴＸ２）を含み得る。そして、第１及び第２の転送トランジスタ（ＴＸ１、ＴＸ２）は、フローティング拡散領域（ＦＤ）を共有することができる。

第１の転送トランジスタ（ＴＸ１）のゲート電極は、第１の電荷転送ライン（ＴＧ１）に連結され、第１の電荷転送信号に基づいて、第１の光電変換素子（ＰＤ１）に蓄積された電荷を全フローティング拡散領域（ＦＤ）に転送することができる。第２の転送トランジスタ（ＴＸ２）のゲート電極は、第２の電荷転送ライン（ＴＧ２）に連結され、第２の電荷転送信号に応じて第２の光電変換素子（ＰＤ２）に蓄積された電荷をフローティング拡散領域（ＦＤ）に転送することができる。

マルチサンプリング動作のとき、イメージ信号（ＳＩＧ）は、第１のサブピクセル（Ｃ１）及び第２のサブピクセル（Ｃ２）によって順次生成される。したがって、マルチサンプリング方式のイメージ信号に対する平均演算は、本発明のカウンターで遂行される補数演算及び分周演算を介して容易に遂行され得る。

図１７は、図１６Ａ及び図１６Ｂに示されたピクセル構造で、本発明の実施形態によるカウンターを使用するリセットマルチサンプリング方式のアナログ-デジタルコンバーティング過程を示すタイミング図である。図１７を参照すると、２回のリセット信号（Ｒ１、Ｒ２）に対するマルチサンプリングと２回のイメージ信号（Ｓ１、Ｓ２）をサンプリングするサンプリング動作で、本発明のカウンター（ＣＮＴ＿ｊ）の動作が説明される。本発明のマルチサンプリング方法は、図１６Ａ及び図１６Ｂのピクセル構造にのみ適用されるわけではないことが、よく理解されるだろう。

Ｔ０時点で、ランプ信号（ＲＡＭＰ）が活性化になり、カウンターイネーブル信号（ＣＯＵＮＴ＿ＥＮ）の活性化に応じて、第１のリセット信号（Ｒ１）に対応するサンプリング信号（Ｖｏｕｔ）のレベルが、時間軸の長さの情報に変換され始める。サンプリング信号（Ｖｏｕｔ）のレベルとランプ信号（ＲＡＭＰ）との交差時点までＣＤＳ出力信号（ＣＤＳ＿ＯＵＴ）がハイレベルを維持すれば、カウンター（ＣＮＴ）のカウント値は、Ｒ１のレベルまで増加する。

Ｔ１時点で、ＣＤＳ出力信号（ＣＤＳ＿ＯＵＴ）がローレベルに遷移すると、カウンターのカウント動作は停止され、カウント値はＲ１を維持する。

Ｔ２時点で、ランプ信号（ＲＡＭＰ）が活性化になり、カウンターイネーブル信号（ＣＯＵＮＴ＿ＥＮ）の活性化に応じて、第２のリセット信号（Ｒ２）に対応するサンプリング信号（Ｖｏｕｔ）のレベルが、時間軸の長さの情報に変換され始める。サンプリング信号（Ｖｏｕｔ）のレベルとランプ信号（ＲＡＭＰ）との交差時点までＣＤＳ出力信号（ＣＤＳ＿ＯＵＴ）が、ハイレベルを維持すれば、カウンター（ＣＮＴ）のカウント値は、（Ｒ１＋Ｒ２）のレベルまで増加する。

Ｔ３時点で、ＣＤＳ出力信号（ＣＤＳ＿ＯＵＴ）がローレベルに遷移する。そうすると、カウンター（ＣＮＴ）のカウント値は、（Ｒ１＋Ｒ２）レベルを維持することになるだろう。

Ｔ４時点で、分周制御信号（ＤＩＶＩＤＥ）、及び第１の補数制御信号（ＢＷＩ＿Ｃ）がハイレベルに遷移された後に、第２の補数制御信号（ＢＷＩ）がハイレベルに遷移される。すると、カウンター（ＣＮＴ）に維持される、リセット信号（Ｒ１＋Ｒ２）に対する補数演算及び分周演算が発生する。つまり、サンプリングされたリセット信号（Ｒ１＋Ｒ２）の補数演算を介して、負数の−（Ｒ１＋Ｒ２）に変換される。そしてＴ４時点の分周演算を介して−（Ｒ１＋Ｒ２）/２に対応するリセット信号の平均値が導出され得る。このとき、生成された負数に対応するリセット信号の平均値である「−（Ｒ１＋Ｒ２）/２」は、別途に提供されるレジスタやメモリに格納することができるだろう。

Ｔ５時点で、分周制御信号（ＤＩＶＩＤＥ）がローレベルに遷移すると、リセット信号の平均値である「−（Ｒ１＋Ｒ２）/２」は、カウンター（ＣＮＴ）に維持されるようになる。

Ｔ６時点では、「−（Ｒ１＋Ｒ２）/２」をスタートのカウント値にして、第１のイメージ信号（Ｓ１）に対するサンプリングが行われる。第１のイメージ信号（Ｓ１）は、例えば、図１６Ａの第１のサブピクセル（Ｃ１）からセンシングされたイメージ信号（Ｓｉｇ１）であり得る。ＣＤＳ出力信号（ＣＤＳ＿ＯＵＴ）のハイレベルの区間では、カウンターは「−（Ｒ１＋Ｒ２）/２」を始点としてカウント−アップを行う。そうすると、Ｔ７時点までのカウント値は、「Ｓ１−（Ｒ１＋Ｒ２）/２」まで増加することになるだろう。Ｔ７時点で、カウント−アップの結果として「Ｓ１−（Ｒ１＋Ｒ２）/２」に対応するカウント値が、カウンターから出力される。「Ｓ１−（Ｒ１＋Ｒ２）/２」の出力が完了されると、Ｔ７時点とＴ８時点との間で、メモリに格納された基準信号の平均値である「−（Ｒ１＋Ｒ２）/２」をカウンターに入力することができる。そうすると、カウンターには「−（Ｒ１＋Ｒ２）/２」に対応するカウント値が設定されるだろう。

Ｔ８時点で、「−（Ｒ１＋Ｒ２）/２」をスタートのカウント値とし、第２のイメージ信号（Ｓ２）に対するサンプリングが行われる。第２のイメージ信号（Ｓ２）は、例えば、図１６Ａの第１のサブピクセル（Ｃ１）及び第２のサブピクセル（Ｃ２）からセンシングされたイメージ信号の合計（Ｓｉｇ１＋Ｓｉｇ２）であり得る。第２のイメージ信号（Ｓ２）に対応するＣＤＳ出力信号（ＣＤＳ＿ＯＵＴ）のハイレベル区間では、カウンターは、「−（Ｒ１＋Ｒ２）/２」を始点としてカウント−アップを行う。すると、Ｔ９の時点では、カウンターの状態は、「Ｓ２−（Ｒ１＋Ｒ２）/２」のカウント値に増加することになるだろう。それで、カウントされた値である「Ｓ２−（Ｒ１＋Ｒ２）/２」が出力され得る。

上述したリセットマルチサンプリング技法を適用する場合には、本発明のカウンターは、補数演算及び分周演算を同時に遂行して容易にマルチサンプリングの動作を遂行することができる。

図１８は、本発明の実施形態によるイメージセンサを含む電子システムを示すブロック図である。図１８を参照すると、電子システム１０００は、ＭＩＰＩインターフェースを使用又はサポートすることができるデータ処理装置、例えばポータブル電話、ＰＤＡ、ＰＭＰ、又はスマートフォンで実現され得る。電子システム１０００は、アプリケーションプロセッサ１０１０、イメージセンサ１０４０、及びディスプレイ１０５０を含む。

アプリケーションプロセッサ１０１０に実現されたＣＳＩホスト１０１２は、カメラシリアルインターフェース（Camera Serial Interface：ＣＳＩ）を介してイメージセンサ１０４０のＣＳＩ装置１０４１とシリアル通信することができる。このとき、ＣＳＩホスト１０１２には、光デシリアライザ（Optical Deserializer）が実現されることができ、ＣＳＩ装置１０４１には、光シリアライザ（Optical Serializer）が実現され得る。加えて、アプリケーションプロセッサ１０１０は、本発明の自動ホワイトバランスを遂行するイメージ信号プロセッサ（ＩＳＰ）を含み得る。

アプリケーションプロセッサ１０１０に実現されたＤＳＩホスト１０１１は、ディスプレイシリアルインターフェース（Display Serial Interface：ＤＳＩ）を介して、ディスプレイ１０５０のＤＳＩ装置１０５１とシリアル通信することができる。このとき、例えば、ＤＳＩホスト１０１１には、光シリアライザが実現されることができ、ＤＳＩ装置１０５１には、光デシリアライザが実現され得る。

電子システム１０００は、アプリケーションプロセッサ１０１０と通信することができるＲＦチップ１０６０を含み得る。電子システム１０００のＰＨＹ１０１３及びＲＦチップ１０６０のＰＨＹ１０６１は、ＭＩＰＩ ＤｉｇＲＦインターフェースによってデータをやり取りすることができる。

電子システム１０００は、ＧＰＳ１０２０、ストレージ１０７０、マイク１０８０、ＤＲＡＭ１０８５、及びスピーカー１０９０をさらに含むことができ、前記電子システム１０００は、Ｗｉｍａｘ１０３０、ＷＬＡＮ１０３３、及びＵＷＢ１０３５などを利用して通信することができる。

上述された内容は、本発明を実施するための具体的な実施形態である。本発明は、上述された実施形態だけでなく、単純に設計変更されたり、容易に変更されたりすることができる実施形態も、また含む。なお、本発明は、実施形態を用いて容易に変形して実施することができる技術も含まれる。したがって、本発明の範囲は、上述された実施形態に限定されて定められてはならず、後述する特許請求の範囲だけでなく、この発明の特許請求の範囲と均等なものによって定められなければならないだろう。

Claims (19)

1. 入射光を感知してアナログ形態のサンプリング信号を出力するピクセルセンサと、
   前記サンプリング信号とランプ信号を比較して時間軸の長さの情報である比較信号を出力するサンプリング部と、
   クロック信号、第１の補数制御信号、及び第２の補数制御信号に応答して前記比較信号の長さをカウントするカウンターと、を備え、
   前記カウンターは、
   前記比較信号と前記クロック信号を論理積する第１のアンド（ＡＮＤ）ゲートと、
   前記第１のアンドゲートの出力の立ち下がりエッジによりトリガーされ、第１のカウント値を出力する第１のカウンティングユニットを含み、
   前記第１のカウンティングユニットは、
   前記第１の補数制御信号に応答して反転された前記第１のカウント値を格納し、前記第２の補数制御信号に応答して反転された前記第１のカウント値を出力する第１の補数演算コントローラと、
   前記第１の補数演算コントローラから出力・反転された前記第１のカウント値に基づいてセット又はリセットされ、前記第１のカウント値を出力する第１のＤフリップフロップと、を含む、イメージセンサ。
2. 前記第１の補数演算コントローラは、
   反転された前記第１のカウント値を前記第１の補数制御信号に応答して格納するＤラッチと、
   前記第２の補数制御信号に応答して前記Ｄラッチに格納・反転された前記第１のカウント値を前記第１のＤフリップフロップに伝達する論理ゲートと、を含む、請求項１に記載のイメージセンサ。
3. 前記論理ゲートは、
   前記Ｄラッチの非反転出力信号と前記第２の補数制御信号を論理積して、前記第１のＤフリップフロップのセット入力端に伝達する第２のアンドゲートと、
   前記Ｄラッチの反転出力信号と前記第２の補数制御信号を論理積して、前記第１のＤフリップフロップのリセット入力端に伝達する第３のアンドゲートと、を含む、請求項２に記載のイメージセンサ。
4. 前記第１のＤフリップフロップのデータ入力端には、前記第１のＤフリップフロップの反転出力信号がフィードバックされて入力される、請求項３に記載のイメージセンサ。
5. 前記Ｄラッチは、前記第１の補数制御信号の立ち下がりエッジに同期して反転された前記第１のカウント値を格納する、請求項２乃至４のいずれか一項に記載のイメージセンサ。
6. 前記カウンターは、前記第１のカウント値の立ち下がりエッジによりトリガーされて、前記第１のカウント値の上位ビットである第２のカウント値を出力する第２のカウンティングユニットと、をさらに含み、
   前記第２のカウンティングユニットは、
   前記第１の補数制御信号に応答して反転された前記第２のカウント値を格納し、前記第２の補数制御信号に応答して反転された前記第２のカウント値を出力する第２の補数演算コントローラと、
   前記第２の補数演算コントローラから出力・反転された前記第２のカウント値に基づいてセット又はリセットされ、前記第１のカウント値の立ち下がりエッジにより前記第２のカウント値を出力する第２のＤフリップフロップと、を含む、請求項１に記載のイメージセンサ。
7. 前記第１のカウンティングユニットは、分周制御信号に応答して反転された前記第１のカウント値、及び反転された前記第２のカウント値のいずれか１つを選択して、前記第１の補数演算コントローラに伝達する第１のマルチプレクサをさらに含む、請求項６に記載のイメージセンサ。
8. 前記分周制御信号及び前記第１及び第２の補数制御信号が活性化されると、前記第１のカウンティングユニットは、反転された前記第２のカウント値を格納して出力する、請求項７に記載のイメージセンサ。
9. 入力信号のハイ区間又はロー区間をクロック信号を使用してカウントするカウンター回路であって、
   前記入力信号と前記クロック信号とを論理積する第１のアンド（ＡＮＤ）ゲートと、
   前記第１のアンド（ＡＮＤ）ゲートの出力にトリガーされ、前記入力信号の長さをカウントするリップルカウンターと、を備え、
   前記リップルカウンターは、前記入力信号の長さをカウントアップ又はカウントダウンするための複数のカウンティングユニットを含み、
   前記複数のカウンティングユニットの各々は、
   第１の補数制御信号に応答して反転されたカウンティングビットを格納するＤラッチと、
   第２の補数制御信号に応答して前記Ｄラッチに格納されて前記反転されたカウンティングビットによってセット又はリセットされるＤフリップフロップと、を含む、カウンター回路。
10. 前記複数のカウンティングユニットの各々は、
    前記Ｄラッチの非反転出力を前記第２の補数制御信号に同期して前記Ｄフリップフロップのセット入力端に伝達する第２のアンドゲートと、
    前記Ｄラッチの反転出力信号を前記第２の補数制御信号に同期して前記Ｄフリップフロップのリセット入力端に伝達する第３のアンドゲートと、をさらに含む、請求項９に記載のカウンター回路。
11. 前記リップルカウンターは、前記第１のアンド（ＡＮＤ）ゲートの出力の立ち下がりエッジに同期して最下位のカウント値をトグリングする第１のカウンティングユニットと、
    前記第１のカウンティングユニットの出力の立ち下がりエッジによりトリガーされる第２のカウンティングユニットと、を含む、請求項１０に記載のカウンター回路。
12. 前記第１のカウンティングユニットの反転出力端は、前記第１のカウンティングユニットのデータ入力端に連結される、請求項１１に記載のカウンター回路。
13. 前記リップルカウンターの現在のカウンティングビットの補数を生成するために前記第１の補数制御信号、及び前記第２の補数制御信号が順次にハイレベルに遷移する、請求項９乃至１２のいずれか一項に記載のカウンター回路。
14. 入力信号のハイ区間又はロー区間をクロック信号を使用してカウントするカウンター回路であって、
    前記入力信号と前記クロック信号を論理積の演算で処理する第１のアンド（ＡＮＤ）ゲートと、
    前記第１のアンド（ＡＮＤ）ゲートの出力にトリガーされ、前記入力信号の長さをカウントするための第１のカウンティングユニット及び第２のカウンティングユニットを有するリップルカウンターと、を備え、
    分周制御信号が活性化されると、第１のカウンティングビットをトグリングする前記第１のカウンティングユニットは、前記第１のカウンティングビットより上位ビットである第２のカウンティングビットをトグリングする前記第２のカウンティングユニットから反転された前記第２のカウンティングビットをラッチして出力する、カウンター回路。
15. 前記第１のカウンティングユニットは、
    前記分周制御信号に応じて反転された前記第１のカウンティングビット及び反転された前記第２のカウンティングビットのいずれか１つを選択するマルチプレクサと、
    前記マルチプレクサの出力を第１の補数制御信号に応答してラッチし、ラッチされた前記マルチプレクサの出力を第２の補数制御信号に応答して出力する補数演算コントローラと、
    前記補数演算コントローラに格納された前記マルチプレクサの出力に応じてセット又はリセットされるＤフリップフロップと、を含む、請求項１４に記載のカウンター回路。
16. 前記マルチプレクサは、前記分周制御信号が活性化されると、反転された前記第２のカウンティングビットを選択して前記補数演算コントローラに提供する、請求項１５に記載のカウンター回路。
17. 前記補数演算コントローラは、
    前記第１の補数制御信号に応答して、前記マルチプレクサの出力を格納するＤラッチと、
    前記Ｄラッチの非反転出力を前記第２の補数制御信号に同期して前記Ｄフリップフロップのセット入力端に伝達する第２のアンドゲートと、
    前記Ｄラッチの反転出力信号を前記第２の補数制御信号に同期して前記Ｄフリップフロップのリセット入力端に伝達する第３のアンドゲートと、をさらに含む、請求項１６に記載のカウンター回路。
18. 前記Ｄフリップフロップの反転出力信号は、前記マルチプレクサの反転された前記第１のカウンティングビットにフィードバックされる、請求項１７に記載のカウンター回路。
19. 前記分周制御信号が活性化された状態で、前記第１の補数制御信号及び前記第２の補数制御信号が順次活性化されると、前記入力信号に対応するカウント値に対する補数演算及び分周演算が連続的に遂行される、請求項１７に記載のカウンター回路。

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