JP2021052394A - イメージセンサー装置 - Google Patents

Abstract

【課題】 減少されたコスト、向上された信頼性、改善された性能などを有するイメージセンサー装置を提供すること。【解決手段】 当該イメージセンサー装置は、第１の光検出器、及び第１の光検出器からの第１の出力に対応する第１のデジタル信号を格納するように構成された第１のメモリセルを含む第１のデジタルピクセルと、第２の光検出器、及び第２の光検出器からの第２の出力に対応する第２のデジタル信号を格納するように構成された第２のメモリセルを含み、第１のデジタルピクセルから第１の方向側に隣接して位置する第２のデジタルピクセルと、を備える。第１及び第２のメモリセルは、複数のビットラインと連結され、第１のメモリセルは、第１及び第３のワードラインと連結され、第２のメモリセルは、第２及び第４のワードラインと連結され、第２のワードラインは、第１及び第３のワードラインの間に位置し、第３のワードラインは、第２及び第４のワードラインの間に位置する。【選択図】 図６

Description

本発明は、半導体装置に関し、より詳しくは、イメージセンサー装置に関する。

イメージセンサーは、光信号を電気信号に変換することができる。最近、コンピュータ産業と通信産業とが発達するにつれ、デジタルカメラ、ビデオカメラ、スマートフォン、タブレットＰＣ、ノートパソコン、ゲーム機器、警備用カメラ、医療用マイクロカメラなど、多様な分野で性能の改善されたイメージセンサーに対する需要が増加している。

従来のイメージセンサーは、アナログピクセルをベースに動作していた。アナログピクセルの各々は、光信号に対応するアナログ信号を出力し、アナログ信号は、デジタル信号に変換される。しかし、上述したアナログ信号は、デジタル信号に比べてノイズやカップリングに脆弱であるため、高解像度のイメージ信号を処理するのに問題がある。

米国特許第９９８６１８１号明細書 米国特許第８７２９４４８号明細書 米国特許第１００２１３３１号明細書 米国特許第７２４４９１８号明細書 米国特許第８７７３５６２号明細書 米国特許第１０１８２１９８号明細書 米国特許第９９１１７８１号明細書 米国特許第９６５４７１３号明細書 米国特許第７９２４３３３号明細書 米国特許第９９７２６５２号明細書

本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、減少されたコスト、向上された信頼性、改善された性能などを有するイメージセンサー装置を提供することにある。

本発明の実施形態によるイメージセンサー装置は、第１の光検出器及び前記第１の光検出器からの第１の出力に対応する第１のデジタル信号を格納するように構成された第１のメモリセルを含む第１のデジタルピクセルと、第２の光検出器及び前記第２の光検出器からの第２の出力に対応する第２のデジタル信号を格納するように構成された第２のメモリセルを含み、前記第１のデジタルピクセルから第１の方向側に隣接して位置した第２のデジタルピクセルと、を備える。前記第１のメモリセル及び前記第２のメモリセルは、複数のビットラインと連結され、前記第１のメモリセルは、第１及び第３のワードラインとそれぞれ連結され、前記第２のメモリセルは、第２及び第４のワードラインとそれぞれ連結され、前記第２のワードラインは、前記第１のワードラインと前記第３のワードラインとの間に位置し、前記第３のワードラインは、前記第２のワードラインと前記第４のワードラインとの間に位置する。

本発明の実施形態によるイメージセンサー装置は、第１の光検出器及び前記第１の光検出器からの第１の出力に対応する第１のデジタル信号を格納するように構成された第１のメモリセルを含む第１のデジタルピクセルと、第２の光検出器及び前記第２の光検出器からの第２の出力に対応する第２のデジタル信号を格納するように構成された第２のメモリセルを含み、前記第１のデジタルピクセルから第１の方向側に隣接して位置した第２のデジタルピクセルと、を備える。前記第１のメモリセル及び前記第２のメモリセルは、第１の半導体ウェハー上に形成される。前記第１の半導体ウェハーは、前記第１のメモリセルを含む第１の領域と、前記第１の領域から前記第１の方向側に位置し、前記第２のメモリセルを含む第２の領域と、前記第１の領域と前記第２の領域との間に位置する第１の共有ダミーパターン領域と、前記第１の領域から前記第１の方向の反対方向側に隣接して位置する第１のダミーパターン領域と、及び前記第２の領域から前記第１の方向側に隣接して位置する第２のダミーパターン領域と、を含む。前記第１の共有ダミーパターン領域の前記第１の方向に沿った第１の幅は、前記第１のダミーパターン領域の前記第１の方向に沿った第２の幅の２倍、又は前記第２のダミーパターン領域の前記第２の方向に沿った第３の幅の２倍よりも小さい。

本発明の実施形態によるイメージセンサー装置は、第１の光検出器及び前記第１の光検出器からの第１の検出信号に対応する第１のデジタル信号を格納するように構成された第１のメモリセルを含む第１のデジタルピクセルと、第２の光検出器及び前記第２の光検出器からの第２の検出信号に対応する第２のデジタル信号を格納するように構成された第２のメモリセルを含み、第１の方向に沿って前記第１のデジタルピクセルに隣接して位置する第２のデジタルピクセルと、を備える。前記第１のメモリセル及び前記第２のメモリセルは、単一のメモリセルアレイに含まれる。

本発明の実施形態によるイメージセンサー装置は、第１の光検出器及び前記第１の光検出器からの第１の検出信号に対応する第１のデジタル信号を格納するように構成された第１のメモリセルを含む第１のデジタルピクセルと、第２の光検出器及び前記第２の光検出器からの第２の検出信号に対応する第２のデジタル信号を格納するように構成された第２のメモリセルを含む第２のデジタルピクセルと、を備える。前記第２のデジタルピクセルは、第１の方向に沿って前記第１のデジタルピクセルに隣接し、ダミーメモリセルが、前記第１のメモリセルと第２のメモリセルとの間に位置し、前記ダミーメモリセル、前記第１のメモリセル及び前記第２のメモリセルは、単一のメモリセルアレイに含まれる。

本発明の実施形態によると、イメージセンサー装置に含まれているデジタルピクセルは、１つのメモリセル領域又は１つのメモリセルアレイを共有する。これにより、メモリセルの信頼性を維持するのに必要なダミーセル又はダミーパターン領域の面積が減少され、減少された面積は、他のコンポーネントを形成するための周辺領域に使用され得る。周辺領域の面積が増加するにつれ、周辺領域で形成されるコンポーネントの信頼性が向上されるか、又はデジタルピクセルの追加機能を実施するための他のコンポーネントが追加され得る。したがって、減少されたコスト、向上された信頼性、改善された性能などを有するイメージセンサー装置が提供される。

本発明の実施形態によるイメージセンサー装置を示すブロック図である。 図１のピクセルドライバーを例として示すブロック図である。 図１のデジタルロジック回路を例として示すブロック図である。 図１のデジタルピクセルをより詳しく説明するための図面である。 図１のデジタルピクセルをより詳しく説明するための図面である。 図１のデジタルピクセルをより詳しく説明するための図面である。 図１のデジタルピクセルをより詳しく説明するための図面である。 図１のピクセルアレイ１１０の構成を例として示す図面である。 図１のピクセルアレイ１１０の構成を例として示す図面である。 図４Ａのピクセルアレイに含まれている上部ウェハー及び下部ウェハーの概略的なレイアウトを示す平面図である。 図４Ａのピクセルアレイに含まれている下部ウェハーの概略的なレイアウトを示す平面図である。 図４Ａのピクセルアレイに含まれている下部ウェハーの概略的なレイアウトを示す平面図である。 図４Ａのピクセルアレイの上部ウェハー及び下部ウェハーのレイアウトを例として示す平面図である。 図６に図示されたメモリセル領域のレイアウトをより詳しく示す平面図である。 図７Ａのメモリセル領域が反映された下部ウェハーを例として示す平面図である。 図６のメモリセル領域のレイアウトを例として示す平面図である。 図１のピクセルアレイに含まれているデジタルピクセルがコンパレータを共有する構造を例として示す図面である。 図４Ａの下部ウェハーとメモリセル領域のレイアウトを例として示す平面図である。 図４Ａの下部ウェハーとメモリセル領域のレイアウトを例として示す平面図である。 図４Ａの下部ウェハーとメモリセル領域のレイアウトを例として示す平面図である。 図４Ａの下部ウェハーとメモリセル領域のレイアウトを例として示す平面図である。 本発明の実施形態によるメモリセル領域を例として示す平面図である。 本発明の実施形態によるメモリセル領域を例として示す平面図である。 本発明の実施形態による下部ウェハーとメモリセル領域のレイアウトを例として示す平面図である。 本発明の実施形態による下部ウェハーとメモリセル領域のレイアウトを例として示す平面図である。 本発明の実施形態によるイメージセンサー装置の上部ウェハー及び下部ウェハーのレイアウトを例として示す平面図である。 本発明の実施形態によるイメージセンサー装置の上部ウェハー及び下部ウェハーのレイアウトを例として示す平面図である。 図１のイメージセンサー装置を例として示す斜視図である。 図１のイメージセンサー装置を例として示す平面図である。 本発明によるイメージセンサー装置が適用された電子装置を例として示すブロック図である。

以下では、本発明の技術分野における通常の知識を有する者が本発明を容易に実施することができる程度に、本発明の実施形態が明確かつ詳細に記載されるだろう。

図１は、本発明の実施形態によるイメージセンサー装置を示すブロック図である。図１を参照すると、イメージセンサー装置１００は、ピクセルアレイ１１０、ピクセルドライバー１２０、及びデジタルロジック回路１３０を含み得る。例としての実施形態では、イメージセンサー装置１００は、ＣＣＴＶ、ブラックボックス、デジタルカメラ、スマートフォン、タブレットＰＣ、ノートＰＣなどのような、多様な電子装置に含まれているカメラモジュールであり得る。

従来の一般的なＣＩＳ（CMOS Image Sensor）ベースのイメージのピクセルは、光信号に基づいたアナログ信号を出力する。ＣＩＳベースのイメージのピクセルからのアナログ信号は、列単位で配置された別のアナログ‐デジタル変換器でデジタル信号に変換される。この場合には、ＣＩＳベースのイメージのピクセルから変換されたアナログ信号がアナログデジタル変換回路に転送される途中でノイズやカップリングが発生する可能性があり、これにより、最終的なイメージの品質が低下するという問題がある。

本発明の実施形態によるピクセルアレイ１１０は、複数のデジタルピクセル（ＤＰ：digital pixel）を含み得る。複数のデジタルピクセル（ＤＰ）の各々は、外部からの光信号を検出して、検出された光信号に対応するデジタル信号（ＤＯＵＴ）を出力するように構成され得る。

例えば、デジタルピクセル（ＤＰ）は、光検出器（ＰＤＴ：photo detector）、アナログ‐デジタル変換器（ＡＤＣ：analog to digital converter）、及びメモリ回路（ＭＣＴ：memory circuit）を含み得る。光検出器（ＰＤＴ）は、外部から検出された光信号を電気信号、すなわち、アナログ信号に変換するように構成され得る。アナログ‐デジタル変換器（ＡＤＣ）は、光検出器（ＰＤＴ）から出力されたアナログ信号をデジタル信号に変換するように構成される。メモリ回路（ＭＣＴ）は、アナログ‐デジタル変換器（ＡＤＣ）によって変換されたデジタル信号（ＤＯＵＴ）を格納し、格納されたデジタル信号（ＤＯＵＴ）を出力するように構成される。上述したように、本発明の実施形態によるデジタルピクセル（ＤＰ）は、従来のＣＩＳイメージのピクセルとは異なり、ピクセルレベルでデジタル信号（ＤＯＵＴ）を出力することができる。

ピクセルドライバー１２０は、ピクセルアレイ１１０に含まれている複数のデジタルピクセル（ＤＰ）を制御するための多様な制御信号（ＣＴＲＬ）（例えば、光検出器制御信号、メモリ制御信号、ランプ信号、カウント情報など）を出力することができる。ピクセルドライバー１２０から生成された制御信号（ＣＴＲＬ）をベースに、複数のデジタルピクセル（ＤＰ）の各々は、光信号を検出してアナログ信号を生成する動作と、アナログ信号をデジタル信号に変換する動作と、デジタル信号を格納する動作と、格納されたデジタル信号を出力する動作のような一連のピクセルの動作、又はイメージの検出動作を遂行できる。

デジタルロジック回路１３０は、ピクセルアレイ１３０から受信されたデジタル信号（ＤＯＵＴ）に対するデジタル信号処理を遂行して、最終的なイメージを外部装置（例えば、イメージ信号プロセッサ（ＩＳＰ：Image Signal Processor）、アプリケーションプロセッサ（ＡＰ：ＡＰplication Processor）など）に提供できる。例としての実施形態では、デジタルロジック回路１３０は、外部装置の制御に基づいて、ピクセルドライバー１２０に駆動信号を提供することができる。ピクセルドライバー１２０は、駆動信号に応答して動作することができる。

上述したように、従来のＣＩＳ装置とは異なり、本発明の実施形態による複数のデジタルピクセル（ＤＰ）の各々は、ピクセルレベルでデジタル信号（ＤＯＵＴ）を生成・出力することができる。したがって、複数のデジタルピクセル１１０から出力されたデジタル信号（ＤＯＵＴ）の変形が減少され、高速でイメージ信号を処理することができる。つまり、複数のピクセル（ＤＰ）から出力されるデジタル信号（ＤＯＵＴ）は、ノイズやカップリングにそれほど敏感ではない（影響を受けない）可能性がある。

図２Ａは、図１のピクセルドライバーを例として示すブロック図である。図１及び図２Ａを参照すると、ピクセルドライバー１２０は、カウンター１２１、行ドライバー１２２、ランプジェネレータ１２３、及び電圧ジェネレータ１２４を含み得る。

カウンター１２１は、あらかじめ決められた時間の間、所定のクロック（例えば、動作クロック、又はシステムクロックなど）に応答して、コード（ＣＯＤＥ）の値を順次増加させたり、順次減少させたりできる。つまり、コード（ＣＯＤＥ）の値は、時間の流れに沿って順次に変化することができる。

行ドライバー１２２は、複数のデジタルピクセル（ＤＰ）の各々を制御するための制御信号を生成することができる。たとえば、行ドライバー１２２は、複数のデジタルピクセル（ＤＰ）の各々の光検出器（ＰＤＴ）を制御するための光検出器の制御信号（ＣＳ−ＰＤ）を生成することができる。行ドライバー１２２は、複数のデジタルピクセル（ＤＰ）の各々のメモリ回路（ＭＣＴ）を制御するためのメモリ制御信号（ＣＤ−ＭＣ）を生成することができる。

ランプジェネレータ１２３は、ランプ信号（ＶＲＡＭＰ）を生成することができる。ランプ信号（ＶＲＡＭＰ）は、デジタルピクセル（ＤＰ）で、アナログ信号との比較対象となる基準信号として使用される。例としての実施形態では、ランプ信号（ＶＲＡＭＰ）は、一定に減少又は増加する信号（つまり、単一のスロープを有する増加／減少信号）であり得る。

電圧ジェネレータ１２４は、イメージセンサー装置１００が動作するのに必要な多様な電圧（例えば、電源電圧（ＶＤＤＡ）、バイアス電圧（ＶＢ）など）を生成するように構成され得る。

光検出器制御信号（ＣＳ−ＰＤ）、メモリ回路（ＣＳ−ＭＣ）、コード（ＣＯＤＥ）、ランプ信号（ＶＲＡＭＰ）などは、図１を参照して説明された制御信号（ＣＴＲＬ）に含まれ得る。例としての実施形態では、ピクセルアレイ１１０に含まれている複数のデジタルピクセル（ＤＰ）の各々は、図２Ａを参照して説明されたピクセルドライバー１２０から生成された多様な信号（ＣＯＤＥ、ＣＳ−ＰＤ、ＣＳ−ＭＣ、ＶＲＡＭＰ、ＶＤＤＡ、ＶＢなど）に基づいて動作することができる。

図２Ｂは、図１のデジタルロジック回路を例として示すブロック図である。図１及び図２Ｂを参照すると、デジタルロジック回路１３０は、センサーコントローラ１３１、デジタル信号処理部１３２、及び入出力インターフェース１３３を含み得る。

センサーコントローラ１３１は、イメージセンサー装置１００の諸動作を制御するように構成される。例えば、センサーコントローラ１３１は、入出力インターフェース１３３を介して外部装置（例えば、ＩＳＰ、ＡＰなど）から提供される制御情報（ＣＩ）をベースにイメージセンサー装置１００の諸動作を制御することができる。センサーコントローラ１３１は、ピクセルドライバー１２０の動作タイミングを制御するためのタイミングコントローラであり得る。例としての実施形態では、ピクセルドライバー１２０は、センサーコントローラ１３１からのタイミング信号をベースに、前述した多様な信号を生成することができる。

デジタル信号処理部１３２は、ピクセルアレイ１１０からデジタル信号（ＤＯＵＴ）を受信し、受信されたデジタル信号（ＤＯＵＴ）に対するデジタル信号処理を遂行することができる。

例としての実施形態で、１つのデジタルピクセル１１０から出力されるデジタル信号（ＤＯＵＴ）は、リセットサンプリング値及び信号のサンプリング値を含み得る。デジタル信号処理部１３２は、リセットサンプリング値及び信号のサンプリング値に対する演算処理を遂行することにより、１つのデジタルピクセル（ＤＰ）で検出された光信号に対応する最終的なデジタル値を決定することができる。

複数のデジタルピクセルの各々で決定された最終的なデジタル値が組み合わせられることで、最終的なイメージデータ（ＩＭＧ）が生成され得る。つまり、デジタルピクセル（ＤＰ）に含まれているアナログ‐デジタル変換器（ＡＤＣ）又はコンパレータの動作によって生成されたデジタル信号（ＤＯＵＴ）、及びデジタルロジック回路１３０に含まれているデジタル信号処理部１３２のデジタル信号処理動作を介して相関２重サンプリング（ＣＤＳ：correlated double sampling）の動作が実施され得る。

入出力インターフェース１３３は、外部装置（例えば、ＩＳＰ、ＡＰなど）から制御情報（ＣＩ）を提供されるか、又は最終的なイメージデータ（ＩＭＧ）を出力するように構成され得る。例としての実施形態では、入出力インターフェース３３０は、外部装置と所定のプロトコルに基づいて上述された情報をやり取りすることができる。例としての実施形態では、入出力インターフェース３３０は、上述された所定のプロトコルをサポートするための物理層を含み得る。

図３Ａ〜図３Ｄは、図１のデジタルピクセルをより詳しく説明するための図面である。図面の簡潔性と説明の簡便性のために、１つのデジタルピクセル（ＤＰ）が説明されるが、本発明の範囲がこれに限定されるものではない。また、本発明の技術的思想を容易に説明するために、例としての回路図又はブロック図に基づいて、デジタルピクセル（ＤＰ）の構造又は動作が説明されるが、本発明の範囲がこれに限定されるものではなく、デジタルピクセル（ＤＰ）は、多様な形態に変形される。

図１、図２、及び図３Ａ〜図３Ｄを参照すると、デジタルピクセル（ＤＰ）は、光検出器（ＰＤＴ）、コンパレータ（ＣＯＭＰ）、及びメモリ回路（ＭＣＴ）を含み得る。

光検出器（ＰＤＴ）は、ピクセルドライバー１２０からのピクセル制御信号（ＣＳ−ＰＤ）に応答して、検出信号（ＤＥＴ）を出力するように構成される。例えば、図３Ｂに示すように、光検出器（ＰＤＴ）は、フォトダイオード（ＰＤ）、転送トランジスタ（ＴＸ）、及びリセットトランジスタ（ＲＸ）を含み得る。フォトダイオード（ＰＤ）は、接地ノードと転送トランジスタ（ＴＸ）との間に連結され、外部から入射された光の強度に応答して、光電荷を蓄積するように構成される。転送トランジスタ（ＴＸ）は、フローティング・ディフュージョンノード（ＦＤ）とフォトダイオード（ＰＤ）の間に連結され、転送信号（ＴＧ）に応答して動作することができる。例えば、転送トランジスタ（ＴＸ）は、転送信号（ＴＧ）に応答して、フォトダイオード（ＰＤ）に蓄積された電荷をフローティング・ディフュージョンノード（ＦＤ）に転送するように構成され得る。リセットトランジスタ（ＲＸ）は、電源電圧（ＶＤＤＡ）とフローティング・ディフュージョンノード（ＦＤ）との間に連結され、リセット信号（ＲＧ）に応答して動作することができる。例えば、リセットトランジスタ（ＲＸ）は、リセット信号（ＲＧ）に応答してフローティング・ディフュージョンノード（ＦＤ）の電圧レベルをリセットさせる。例としての実施形態では、ピクセル制御信号（ＣＳ−ＰＤ）は、先に説明された転送信号（ＴＧ）及びリセット信号（ＲＧ）を含み得る。例としての実施形態では、光検出器（ＰＤＴ）の動作に応じて、フローティング・ディフュージョンノード（ＦＤ）の電圧（つまり、ＶＦＤ）が変化することができ、これは検出信号（ＤＥＴ）として出力され得る。

コンパレータ（ＣＯＭＰ）は、光検出器（ＰＤＴ）からの検出信号（ＤＥＴ）（又はフローティング・ディフュージョンノード（ＦＤ）の電圧（ＶＦＤ））をランプ信号（ＶＲＡＭＰ）と比較して、比較結果による比較信号（ＣＯＭＰ−ＯＵＴ）を出力することができる。

例としての実施形態で、コンパレータ（ＣＯＭＰ）は、低消費電力コンパレータで実装され得る。例えば、図３Ｂに示すように、コンパレータ１１２は、第１〜第３のＰＭＯＳトランジスタ（ＭＰ１〜ＭＰ３）及び第１〜第４のＮＭＯＳトランジスタ（ＭＮ１〜ＭＮ４）を含み得る。第１のＰＭＯＳトランジスタ（ＭＰ１）、第１のＮＭＯＳトランジスタ（ＭＮ１）、及び第３のＮＭＯＳトランジスタ（ＭＮ３）は、電源電圧（ＶＤＤＡ）と接地電圧（ＧＮＤ）との間に直列連結される。第１のＰＭＯＳトランジスタ（ＭＰ１）のゲートは、第１のＰＭＯＳトランジスタ（ＭＰ１）と第１のＮＭＯＳトランジスタ（ＭＮ１）との間に連結される。第１のＮＭＯＳトランジスタ（ＭＮ１）のゲート（ＭＮ１）は、フローティング・ディフュージョンノード（ＦＤ）と連結されて検出信号（ＤＥＴ）を受信するように構成される。第３のＮＭＯＳトランジスタ（ＮＭ３）のゲートは、バイアス電圧（ＶＢ）を受信するように構成されることができる。第２のＰＭＯＳトランジスタ（ＭＰ２）、第２のＮＭＯＳトランジスタ（ＭＮ２）は、電源電圧（ＶＤＤＡ）と接地電圧との間に直列連結される。第２のＰＭＯＳトランジスタ（ＭＰ２）のゲートは、第１のＰＭＯＳトランジスタ（ＭＰ１）のゲートと連結される。第２のＮＭＯＳトランジスタ（ＭＮ２）のゲートは、ランプ信号（ＶＲＡＭＰ）を受信するように構成される。第３のＰＭＯＳトランジスタ（ＭＰ３）及び第４のＮＭＯＳトランジスタ（ＭＮ４）は、電源電圧と接地電圧との間に直列連結される。第３のＰＭＯＳトランジスタ（ＭＰ３）のゲートは、第２のＰＭＯＳトランジスタ（ＭＰ２）と第２のＮＭＯＳトランジスタ（ＭＮ２）との間に連結される。第４のＮＭＯＳトランジスタ（ＭＮ４）のゲートは、バイアス電圧（ＶＢ）を受信するように構成され得る。

図３Ｂに示すようなコンパレータ（ＣＯＭＰ）において、検出信号（ＤＥＴ）がランプ信号（ＶＲＡＭＰ）よりも低い場合には、比較信号（ＣＯＭＰ−ＯＵＴ）は、ハイレベル(high level)のロジックを有することができ、検出信号（ＤＥＴ）がランプ信号（ＶＲＡＭＰ）よりも高い場合には、比較信号（ＣＯＭＰ−ＯＵＴ）は、ローレベル(low level)のロジックを有し得る。

例としての実施形態で、図３Ｂに示されたコンパレータ１１２の構造は、例としてのものであり、本発明の範囲がこれに限定されるものではない。コンパレータ１１２は、検出信号（ＤＥＴ）とランプ信号（ＶＲＡＭＰ）とを比較し、比較結果に基づいて比較信号（ＣＯＭＰ−ＯＵＴ）を出力するように構成された多様な形態のコンパレータ又は差動増幅器の構造を有し得る。

メモリ回路（ＭＣＴ）は、比較信号（ＣＯＭＰ−ＯＵＴ）及びメモリ制御信号（ＣＳ−ＭＣ）に応答して、コード（ＣＯＤＥ）を格納するか、又は格納されたコードをデジタル信号（ＤＯＵＴ）として出力するように構成される。例えば、図３Ｂに示すように、メモリ回路（ＭＣＴ）は、第１及び第２の選択回路（ＳＥＬ１、ＳＥＬ２）、並びに複数のメモリセル（ＭＣ１、ＭＣ２）を含み得る。

複数のメモリセル（ＭＣ１、ＭＣ２）の各々は、特定のタイミングでのコード（ＣＯＤＥ）を格納するように構成されたＤＲＡＭ、ＳＲＡＭ、ラッチ、又は他の多様な形態のデータ保管コンポーネント(ＤＳＣ)であり得る。複数のメモリセル（ＭＣ１、ＭＣ２）の各々は、第１及び第２のワードライン（ＷＬ１、ＷＬ２）、並びにビットライン（ＢＬ）と連結され得る。複数のメモリセル（ＭＣ１、ＭＣ２）の各々は、第１及び第２のワードライン（ＷＬ１、ＷＬ２）のレベルに応じてビットライン（ＢＬ）を介して提供されるコード（ＣＯＤＥ）を格納するか、又は格納されたコード（ＣＯＤＥ）をビットライン（ＢＬ）を介してデジタル信号（ＤＯＵＴ）として出力することができる。

例としての実施形態では、複数のメモリセル（ＭＣ１、ＭＣ２）のうち、第１のメモリセル（ＭＣ１）の数は、Ｎ個（ただし、Ｎは、２よりも大きい自然数）であり、複数のメモリセル（ＭＣ１、ＭＣ２）のうち、第２のメモリセル（ＭＣ２）の数は、Ｍ個（ただし、Ｍは自然数）である。例としての実施形態では、第１のメモリセル（ＭＣ１）の個数（Ｎ）と第２のメモリセル（ＭＣ２）の個数（Ｍ）とは、同一であるか、又は異なることができる。

例としての実施形態で、第１のメモリセル（ＭＣ１）は、リセットサンプリング値（Ｒ）を格納するように構成され、第２のメモリセル（ＭＣ２）は、信号のサンプリング値（Ｓ）を格納ように構成される。第１のメモリセル（ＭＣ１）は、第１のワードライン（ＷＬ１）及びビットライン（ＢＬ）と連結され、第２のメモリセル（ＭＣ２）は、第２のワードライン（ＷＬ２）及びビットライン（ＢＬ）と連結される。

第１の選択回路（ＳＥＬ１）は、比較信号（ＣＯＭＰ−ＯＵＴ）及びメモリ制御信号（ＣＳ−ＭＣ）に応答して、第１及び第２のワードライン（ＷＬ１、ＷＬ２）を制御するように構成される。例えば、図３Ｃに示すように、第１の選択回路（ＳＥＬ１）は、第１のスイッチ（ＳＷ１）を含み得る。第１のスイッチ（ＳＷ１）の各々は、比較信号（ＣＯＭＰ−ＯＵＴ）及びメモリ制御信号（ＣＳ−ＭＣ）に応答して、第１のワードライン（ＷＬ１）及び第２のワードライン（ＷＬ２）のいずれかに第１の電圧（Ｖ１）を提供するように構成される。例としての実施形態では、第１の電圧（Ｖ１）は、複数のメモリセル（ＭＣ１、ＭＣ２）の各々を活性化させる高電圧（例えば、メモリセルがＤＲＡＭである場合には、選択トランジスタを活性化させる高電圧）であり得る。

例えば、メモリ制御信号（ＣＳ−ＭＣ）は、第１及び第２のサンプリング信号（ＳＭＰ１、ＳＭＰ２）、並びに第１及び第２の読み取り信号（ＲＤ１、ＲＤ２）を含み得る。第１のサンプリング信号（ＳＭＰ１）は、リセットサンプリング値（Ｒ）を、第１のメモリセル（ＭＣ１）に格納するための信号であり、第２のサンプリング信号（ＳＭＰ２）は、信号のサンプリング値（Ｓ）を第２のメモリセル（ＭＣ２）に格納するための信号である。第１の読み取り信号（ＲＤ１）は、第１のメモリセル（ＭＣ１）に格納されたリセットサンプリング信号（Ｒ）をデジタル信号（ＤＯＵＴ）として出力するための信号であり、第２の読み取り信号（ＲＤ２）は、第２のメモリセル（ＭＣ２）に格納された信号のサンプリング信号をデジタル信号（ＤＯＵＴ）として出力するための信号である。しかし、本発明の範囲がこれに限定されるものではなく、メモリ回路１１３を制御するためのメモリ制御信号（ＣＳ−ＭＣ）は、多様に変形され得る。

第１のサンプリング信号（ＳＭＰ１）又は第１の読み取り信号（ＲＤ１）が活性化された場合には、第１のスイッチ（ＳＷ１）は、比較信号（ＣＯＭＰ−ＯＵＴ）の立ち下がりエッジ（又は立ち上がりエッジ）に応答して、第１のワードライン（ＷＬ１）に第１の電圧（Ｖ１）を提供することができる。これにより、第１のワードライン（ＷＬ１）に連結された第１のメモリセル（ＭＣ１）が活性化され、活性化された第１のメモリセル（ＭＣ１）にコード（ＣＯＤＥ）の値が格納されるか、又は活性化された第１のメモリセル（ ＭＣ１）に格納された値（例えば、リセットサンプリング値（Ｒ））が出力され得る。

第２のサンプリング信号（ＳＭＰ２）又は第１の読み取り信号（ＲＤ２）が活性化された場合には、第１のスイッチ（ＳＷ１）は、比較信号（ＣＯＭＰ−ＯＵＴ）の立ち下がりエッジ（又は立ち上がりエッジ）に応答して、第２のワードライン（ＷＬ２）に第２の電圧（Ｖ２）を提供することができる。これにより、第２のワードライン（ＷＬ２）に連結された第１のメモリセル（ＭＣ２）が活性化され、活性化された第２のメモリセル（ＭＣ２）にコード（ＣＯＤＥ）の値が格納されるか、又は活性化された第２のメモリセル（ＭＣ２）に格納された値（例えば、信号のサンプリング値（Ｓ））が出力され得る。

上述したように、第１の選択回路（ＳＥＬ１）は、比較信号（ＣＯＭＰ−ＯＵＴ）及びメモリ制御信号（ＣＳ−ＭＣ）に基づいて、第１のメモリセル（ＭＣ１）及び第２のメモリセル（ＭＣ２）の中の少なくとも１つのグループを選択することができる。

第２の選択回路（ＳＥＬ２）は、メモリ制御信号（ＣＳ−ＭＣ）に応答して、ビットライン（ＢＬ）にコード（ＣＯＤＥ）を提供するか、又はビットライン（ＢＬ）からデジタル信号（ＤＯＵＴ）を出力するように構成される。例えば、図３Ｃに示すように、第２の選択回路（ＳＥＬ２）は、第２のスイッチ（ＳＷ２）を含み得る。第２のスイッチ（ＳＷ２）は、メモリ制御信号（ＣＳ−ＭＣ）に応答してビットライン（ＢＬ）を、コード（ＣＯＤＥ）を受信するライン及びデジタル信号（ＤＯＵＴ）を出力するラインのいずれかのグループと連結させるように構成される。

例えば、第１のサンプリング信号（ＳＭＰ１）又は第２のサンプリング信号（ＳＭＰ２）が活性化された場合には、第２のスイッチ（ＳＷ２）は、ビットライン（ＢＬ）を、コード（ＣＯＤＥ）を受信するラインに連結させることができる。この場合に、カウンター１２１から提供されるコード（ＣＯＤＥ）が、ビットライン（ＢＬ）を介して第１のメモリセル（ＭＣ１）又は第２のメモリセル（ＭＣ２）に提供され得る。第１の読み取り信号（ＲＤ１）又は第２の読み取り信号（ＲＤ２）が活性化された場合には、第２のスイッチ（ＳＷ２）は、ビットライン（ＢＬ）を、デジタル信号（ＤＯＵＴ）を出力するラインに連結させることができる。この場合には、第１のメモリセル（ＭＣ１）又は第２のメモリセル（ＭＣ２）に格納された値（例えば、リセットサンプリング値（Ｒ）又は信号のサンプリング値（Ｓ））が、デジタル信号（ＤＯＵＴ）として出力される。

例としての実施形態で、図３Ｃに示された第１の選択回路（ＳＥＬ１）及び第２の選択回路（ＳＥＬ２）は、例としてのものであり、本発明の範囲がこれに限定されるものではない。例えば、第１及び第２の選択回路（ＳＥＬ１、ＳＥＬ２）の各々は、デジタルピクセル（ＤＰ）と関連付けられたメモリセルに対応する情報（例えば、リセットサンプリング値（Ｒ）又は信号のサンプリング値（Ｓ））を格納又は読み出しすることができように、多様な方式で変形され得る。例としての実施形態では、第１及び第２の選択回路（ＳＥＬ１、ＳＥＬ２）の各々は、ワードラインの数、ビットラインの数、ワードラインのルーティング方式、ビットラインのルーティング方式によって多様に変形される。例としての実施形態では、第１及び第２の選択回路（ＳＥＬ１、ＳＥＬ２）が１つのピクセル（ＤＰ）に含まれるものとして図示されたが、本発明の範囲がこれに限定されるものではない。例えば、第１及び第２の選択回路（ＳＥＬ１、ＳＥＬ２）は、複数のデジタルピクセルを含むピクセルグループ単位で配置されるように構成され得る。

上述したように、本発明の実施形態によるデジタルピクセル（ＤＰ）は、外部から受信された光量に対応するアナログ信号を生成し、生成されたアナログ信号をデジタル信号に変換して出力するように構成され得る。以下では、図３Ｄを参照して、デジタルピクセル（ＤＰ）の概略的な動作が説明される。

図３Ｄに示すように、第１の時点（Ｔ１）から第３の時点（Ｔ３）までに、第１のサンプリング信号（ＳＭＰ１）が活性化され得る。すなわち、第１の時点（Ｔ１）から第３の時点（Ｔ３）までの時間の間に、光検出器（ＰＤＴ）のリセットレベルに対するサンプリング動作が遂行され得る。

例えば、第１のサンプリング信号（ＳＭＰ１）の活性化の間に、ランプ信号ジェネレータ１２３は、一定に減少（すなわち、単一のスロープで減少）するランプ信号（ＶＲＡＭＰ）を出力することができ、カウンター１２１は、所定の間隔で増加又は減少するコード（ＣＯＤＥ）を順次に出力することができる。このとき、第２の時点（Ｔ２）で、ランプ信号（ＶＲＡＭＰ）のレベルが光検出器（ＰＤＴ）のフローティング・ディフュージョンノード（ＦＤ）のレベル（つまり、ＶＦＤ）より小さくなることができる。この場合には、コンパレータ（ＣＯＭＰ）の比較動作により、出力信号（ＣＯＭＰ−ＯＵＴ）がハイレベルからローレベルに遷移される。言い換えると、ランプ信号（ＶＲＡＭＰ）があらかじめ定められたしきい値（threshold）と交差する場合に、出力信号（ＣＯＭＰ−ＯＵＴ）が遷移される。

コンパレータ（ＣＯＭＰ）の出力信号（ＣＯＭＰ−ＯＵＴ）の立ち下がりエッジ（つまり、第２の時点（Ｔ２））において、第１のサンプリング信号（ＳＭＰ１）が活性化の状態であるため、第２の選択回路（ＳＥＬ２）によりビットライン（ＢＬ）にコード（ＣＯＤＥ）が提供され、第１の選択回路（ＳＥＬ１）によって、第１のメモリセル（ＭＣ１）が活性化され得る。すなわち、第２の時点（Ｔ２）で、コード（ＣＯＤＥ）の値が第１のメモリセル（ＭＣ１）にリセットサンプリング値（Ｒ）として格納される。

その後で、第４の時点（Ｔ４）で活性化された転送信号（ＴＧ）に応答して、光検出器（ＰＤＴ）の転送トランジスタ（ＴＸ）がターンオン(turn-on)され、フォトダイオード（ＰＤ）によって蓄積された電荷がフローティング・ディフュージョンノード（ＦＤ）に転送され得る。これにより、第４の時点（Ｔ４）でフローティング・ディフュージョンノード（ＦＤ）のレベル（つまり、ＶＦＤ）（又は検出信号（ＤＥＴ））が、転送された電荷に対応するレベルだけ減少することができる。

その後で、第５の時点（Ｔ５）から第７の時点（Ｔ７）まで第２のサンプリング信号（ＳＭＰ２）が活性化される。すなわち、第５の時点（Ｔ５）から第７の時点（Ｔ７）までの時間の間に、光検出器（ＰＤＴ）からの検出信号（ＤＥＴ）に対する信号のサンプリング動作が遂行される。

例えば、先に説明したのと同様に、第２のサンプリング信号（ＳＭＰ２）の活性化の間に、ランプ信号ジェネレータ１２３は、ランプ信号（ＶＲＡＭＰ）を出力することができ、カウンター１２１はコード（ＣＯＤＥ）を出力することができる。このとき、第５の時点（Ｔ５）で、検出信号（ＤＥＴ）がランプ信号（ＶＲＡＭＰ）より低くなることができる。この場合には、コンパレータ１１２の出力信号（ＣＯＭＰ−ＯＵＴ）はハイレベルからローレベルに遷移することができる。言い換えると、ランプ信号（ＶＲＡＭＰ）が、あらかじめ他の所定のしきい値と交差する場合に、出力信号（ＣＯＭＰ−ＯＵＴ）が遷移される。

コンパレータ（ＣＯＭＰ）の出力信号（ＣＯＭＰ−ＯＵＴ）の立ち下がりエッジ（すなわち、第６の時点（Ｔ６））において、第２のサンプリング信号（ＳＭＰ２）が活性化の状態であるため、第２の選択回路（ＳＥＬ２）によりビットライン（ＢＬ）にコード（ＣＯＤＥ）が提供され、第２の選択回路（ＳＥＬ２）により第２のメモリセル（ＭＣ２）が活性化される。すなわち、第６の時点（Ｔ６）においてコード（ＣＯＤＥ）の値（Ｓ）が、第２のメモリセル（ＭＣ２）に格納され得る。

その後で、第１の読み取り信号（ＲＤ１）の活性化の区間の間に、第１の選択回路（ＳＥＬ１）によって第１のメモリセル（ＭＣ１）が活性化され、第２の選択回路（ＳＥＬ２）によってビットライン（ＢＬ）が出力信号ライン（つまり、デジタル信号（ＤＯＵＴ）を出力するライン）と連結される。この場合には、第１のメモリセル（ＭＣ１）に格納された値（つまり、リセットサンプリング値（Ｒ））が、デジタル信号（ＤＯＵＴ）として出力される。例えば、第１のメモリセル（ＭＣ１）に格納されたリセットサンプリング値「Ｒ」は、第７の時点（Ｔ７）と第８の時点（Ｔ８）との間にデジタル信号（ＤＯＵＴ）として出力される。

その後で、第２の読み取り信号（ＲＤ２）の活性化の区間の間に、第２の選択回路（ＳＥＬ２）によって第２のメモリセル（ＭＣ２）が活性化され、第２の選択回路（ＳＥＬ２）によってビットライン（ＢＬ）が出力信号線と連結される。この場合には、第２のメモリセル（ＭＣ２）に格納された値（つまり、信号のサンプリング値（Ｓ））が、デジタル信号（ＤＯＵＴ）として出力される。例えば、第２のメモリセル（ＭＣ２）に格納された信号のサンプリング値「Ｓ」は、第７の時点（Ｔ７）と第８の時点（Ｔ８）との間にデジタル信号（ＤＯＵＴ）として出力される。

以後、第８の時点（Ｔ８）において、リセット信号（ＲＧ）の活性化に応答して、リセットトランジスタ（ＴＸ）がターンオンされ、これにより、フローティング・ディフュージョンノード（ＦＤ）のレベル（ＶＦＤ）がリセットされる。

例としての実施形態において、メモリ回路（ＭＣＴ）から出力されたデジタル信号（ＤＯＵＴ）（又はリセットサンプリング値（Ｒ）及び信号のサンプリング値（Ｓ））は、検出アンプ（ＳＡ）を介してデジタルロジック回路１３０に提供される。例としての実施形態では、検出アンプ（ＳＡ）は、ピクセルアレイ１１０に含まれた複数のピクセルの列単位で配列される。

図３Ａ〜図３Ｄを参照して説明されたデジタルピクセル（ＤＰ）の構造又は動作は、例としてのものであり、本発明の範囲がこれに限定されるものではない。デジタルピクセル（ＤＰ）の構造又は動作は、デジタルピクセル（ＤＰ）の実装方式に応じて多様に変形される。

図４Ａ及び図４Ｂは、図１のピクセルアレイ１１０の構成を例として示す図面である。図１、図４Ａ、及び図４Ｂを参照すると、ピクセルアレイ１１０は、上部ウェハー（ＷＦ−ｕ）及び下部ウェハー（ＷＦ−ｄ）を含み得る。上部ウェハー（ＷＦ−ｄ）は、下部ウェハー（ＷＦ−ｄ）の上に（すなわち、第３の方向（ＤＲ３）側）に積層され得る。

上部ウェハー（ＷＦ−ｕ）及び下部ウェハー（ＷＦ−ｄ）の各々は、半導体基板上に形成された半導体パターンを含み得る。上部ウェハー（ＷＦ−ｕ）は、複数の第１のピクセル回路（ＰＸＣ１）を含み、下部ウェハー（ＷＦ−ｄ）は、複数の第２のピクセル回路（ＰＸＣ２）を含む。

例としての実施形態では、複数の第１のピクセル回路（ＰＸＣ１）の各々は、上部ウェハー（ＷＦ−ｕ）の対応する第１のピクセル回路領域に形成され、複数の第２のピクセル回路（ＰＸＣ２）の各々は、下部ウェハー（ＷＦ−ｄ）の対応する第２のピクセル回路領域に形成される。以下では、説明の便宜のために、単純に「ピクセル回路」の用語が使用されるが、「ピクセル回路」の用語は、実施形態又は記載されたコンテキストに基づいて対応するコンポーネントを指しているか、又は対応するコンポーネントが形成される領域を指すことができる。

複数の第１のピクセル回路（ＰＸＣ１）のいずれか１つ、及び複数の第２のピクセルの回路（ＰＸＣ２）のいずれか１つは、１つのデジタルピクセル（ＤＰ）を構成することができる。例えば、上部ウェハー（ＷＦ−ｕ）に含まれている１つの第１のピクセル回路（ＰＸＣ１）は、図３Ａ〜図３Ｄを参照して説明された１つのデジタルピクセル（ＤＰ）のコンポーネントの一部を含み、下部ウェハー（ＷＦ−ｄ）に含まれている１つの第２のピクセル回路（ＰＸＣ２）は、そのデジタルピクセル（ＤＰ）のコンポーネントのうち、残りの一部を含む。例としての実施形態では、上部ウェハー（ＷＦ−ｕ）の第１のピクセル回路（ＰＸＣ１）、及び下部ウェハー（ＷＦ−ｄ）の第２のピクセル回路（ＰＸＣ２）が互いに電気的に連結されることにより、１つのデジタルピクセル（ＤＰ）が実装され得る。例としての実施形態では、第１のピクセル回路（ＰＸＣ１）及び第２のピクセル回路（ＰＸＣ２）は、上部ウェハー（ＷＦ−ｕ）と下部ウェハー（ＷＦ−ｄ）との間の連結構造体（例えば、ＴＶＳ(through silicon via)、Ｃｕ‐ｔｏ‐Ｃｕボンディングなど）を介して互いに電気的に連結され得る。

例としての実施形態では、１つのデジタルピクセル（ＤＰ）を構成する第１のピクセル回路（ＰＸＣ１）及び第２のピクセル回路（ＰＸＣ２）は、第１及び第２の方向（ＤＲ１、ＤＲ２）によって定義された平面上で互いに重畳又は整列されるように配列される。例えば、図４Ｂに示すように、上部ウェハー（ＷＦ−ｕ）の第１のピクセル回路（ＰＸＣ１）は、図３Ｂの光検出器（ＰＤＴ）とコンパレータ（ＣＯＭＰ）の一部を含み得る。この場合に、図４Ｂに示すように、第１の基板（ＳＵＢ１）にフォトダイオード（ＰＤ）が形成され、フォトダイオード（ＰＤ）の上部にカラーフィルタ（ＣＦ）とレンズ（ＬＳ）が形成され得る。

第１の基板（ＳＵＢ１）の下部に第１のピクセル回路層（ＰＣＸ−ＬＡＹ１）が形成され得る。光検出器（ＰＤＴ）の転送トランジスタ（ＴＸ）及びリセットトランジスタ（ＲＸ）、並びにコンパレータ（ＣＯＭＰ）の一部が、第１のピクセル回路層（ＰＣＸ−ＬＡＹ１）に形成され得る。例としての実施形態では、コンパレータ（ＣＯＭＰ）の一部は、コンパレータ（ＣＯＭＰ）に含まれている多様なトランジスタのうち、少なくとも１つを含み得る。

第１のピクセル回路層（ＰＣＸ−ＬＡＹ１）の下部に、第１のメタル層（ＭＬ−ＬＡＹ１）が形成され得る。上部ウェハー（ＷＦ−ｕ）に含まれている多様なコンポーネント間を連結するためのメタル配線が、第１のメタル層（ＭＬ−ＬＡＹ１）に形成され得る。

下部ウェハー（ＷＦ−ｄ）は、第２の基板（ＳＵＢ２）上に形成され得る。例えば、下部ウェハー（ＷＦ−ｄ）に含まれた第２のピクセル回路（ＰＸＣ２）は、コンパレータ（ＣＯＭＰ）の残りの一部とメモリ回路（ＭＣＴ）を含み得る。コンパレータ（ＣＯＭＰ）の残りの一部とメモリ回路（ＭＣＴ）は、第２の基板（ＳＵＢ２）上の第２のピクセル回路層（ＰＣＸ−ＬＡＹ２）に形成されることができる。

第２のピクセル回路層（ＰＣＸ−ＬＡＹ２）の上部に第２のメタル層（ＭＬ−ＬＡＹ２）が形成され得る。第２のメタル層（ＭＬ−ＬＡＹ２）は、コンポーネントの各々を連結するためのメタル配線を含み得る。

例としての実施形態では、デジタルピクセル（ＤＰ）のメモリ回路（ＭＣＴ）は、下部ウェハー（ＷＦ−ｄ）の第２のピクセル回路（ＰＸＣ２）に含まれる。この場合には、メモリ回路（ＭＣＴ）に含まれているメモリセル（ＭＣ）は、第２のピクセル回路層（ＰＸＣ−ＬＡＹ２）に位置するメモリセル領域（ＭＣＡ）に形成され、第２のピクセル回路（ＰＣＸ２）の残りのコンポーネントは、周辺領域（ＰＲＡ）に形成され得る。

上述したように、上部ウェハー（ＷＦ−ｕ）及び下部ウェハー（ＷＦ−ｄ）を積層して電気的に相互連結することで、本発明によるイメージセンサー装置１００のピクセルアレイ１１０又は複数のデジタルピクセルが実装され得る。

図５Ａ〜図５Ｃは、ピクセルアレイに含まれている上部ウェハー及び下部ウェハーの概略的なレイアウトを示す平面図である。図面の簡潔性と説明の簡便性のために、４つのデジタルピクセルに対するレイアウトが以下の図面で図示されるが、本発明の範囲がこれに限定されるものではなく、他のデジタルピクセルも、また同様の方式に拡張され得る。

図５Ａを参照すると、上部ウェハー（ＷＦ−ｕ）は、４つの第１のピクセル回路（ＰＸＣ１１、ＰＸＣ２１、ＰＸＣ３１、ＰＸＣ４１）を含み、４つの第１のピクセル回路（ＰＸＣ１１〜ＰＸＣ４１）は、２×２の形態に配列され得る。下部ウェハー（ＷＦ−ｄ）は、４つの第２のピクセル回路（ＰＸＣ１２、ＰＸＣ２２、ＰＸＣ３２、ＰＸＣ４２）を含み、４つの第２のピクセル回路（ＰＸＣ１２〜ＰＸＣ４２）は２×２の形態に配列され得る。４つの第１のピクセル回路（ＰＸＣ１１〜ＰＸＣ４１）の各々が、４つの第２のピクセル回路（ＰＸＣ１２〜ＰＸＣ４２）の各々と電気的に連結されることにより、４つのデジタルピクセルが構成される。例えば、１つのデジタルピクセル（ＤＰ）は、第１のピクセル回路（ＰＸＣ１１）と第２のピクセル回路（ＰＸＣ１２）とを電気的に連結することによって形成され得る。

このとき、１つの第１のピクセル回路（例えば、ＰＸＣ１１）の上部ウェハー（ＷＦ−ｕ）上でのサイズ、長さ又はピッチは、１つの第２のピクセル回路（例えば、ＰＸＣ１２）の下部ウェハー（ＷＦ−ｄ）上でのサイズ、長さ又はピッチと同一であり得る。すなわち、第１のピクセル回路（ＰＸＣ１１〜ＰＸＣ４１）は、第１及び第２の方向（ＤＲ１、ＤＲ２）によって形成された平面上で、第２のピクセル回路（ＰＸＣ１２〜ＰＸＣ４２）と重なるように形成され得る。

前で説明したのと同様に、４つの第１のピクセル回路（ＰＸＣ１１〜ＰＸＣ４１）の各々は、光検出器（ＰＤＴ）とコンパレータ（ＣＯＭＰ）の一部を含み、４つの第２のピクセル回路（ＰＸＣ１２〜ＰＸＣ４２）の各々は、コンパレータ（ＣＯＭＰ）の残りの一部とメモリ回路（ＭＣＴ）を含み得る。４つの第２のピクセル回路（ＰＸＣ１２〜ＰＸＣ４２）の各々は、下部ウェハー（ＷＦ−ｄ）の周辺領域（ＰＲＡ１〜ＰＲＡ４）及びメモリセル領域（ｍｃａ１〜ｍｃａ４）に形成され得る。

より詳しい例として、ＰＸＣ１１のピクセル回路と対応するＰＸＣ１２のピクセル回路は、第１の周辺領域（ＰＲＡ１）及び第１のメモリセル領域（ｍｃａ１）に形成され、ＰＸＣ２１のピクセル回路と対応するＰＸＣ２２のピクセル回路は、第２の周辺領域（ＰＲＡ２）及び第２のメモリセル領域（ｍｃａ２）に形成され、ＰＸＣ３１のピクセル回路と対応するＰＸＣ３２のピクセル回路は、第３の周辺領域（ＰＲＡ３）及び第３のメモリセル領域（ｍｃａ３）に形成され、ＰＸＣ４１のピクセル回路と対応するＰＸＣ４２のピクセル回路は、第４の周辺領域（ＰＲＡ４）及び第４のメモリセル領域（ｍｃａ４）に形成される。

第２のピクセル回路（例えば、ＰＸＣ１２）に含まれているメモリ回路（ＭＣＴ）のメモリセルは、第１のメモリセル領域（ｍｃａ１）に形成され、第２のピクセル回路（例えば、ＰＸＣ１２）の残りのコンポーネントは、第１の周辺領域（ＰＲＡ１）に形成される。このとき、メモリ回路（ＭＣＴ）のメモリセルは、第１のメモリセル領域（ｍｃａ１）でアレイの形態として提供され得る。

例えば、図５Ｂに示すように、第１のメモリセル領域（ｍｃａ１）で複数のメモリセルが形成され得る。複数のメモリセルの一部のメモリセルは、実際のデータ（例えば、リセットサンプリング値（Ｒ）又は信号のサンプリング値（Ｓ））を格納するために使用されるリアルメモリセル（ＲＭＣ：real memory cell）であり、残りのメモリセルは、リアルメモリセル（ＲＭＣ）に格納されたデータの信頼性を確保するためのダミーセル（ＤＣ：Dummy cell）であり得る。ダミーセル（ＤＣ）は、第１のメモリセル領域（ｍｃａ１）のダミーパターン領域（ＤＰＡ：Dummy Pattern Area）上に形成され得る。

例えば、リアルメモリセル（ＲＭＣ）は、第１及び第２のワードライン（ＷＬ１、ＷＬ２）、並びにビットライン（ＢＬ）と連結され得る。図３Ａ〜図３Ｄを参照して説明されたように、第１のワードライン（ＷＬ１）に連結されたリアルメモリセル（ＲＭＣ）は、リセットサンプリング値（Ｒ）を格納するのに使用され、第２のワードライン（ＷＬ２）と連結されたリアルメモリセル（ＲＭＣ）は、信号のサンプリング値（Ｓ）を格納するのに使用される。図５Ｂに示すように、第１のメモリセル領域（ｍｃａ１）のうち、リアルメモリセル（ＲＭＣ）が形成された領域から第１の方向（ＤＲ１）、第１の方向（ＤＲ１）とは反対の方向、第２の方向（ＤＲ２）、及び第２の方向（ＤＲ２）とは反対の方向で、ダミーセル（ＤＣ）が形成されることができる。言い換えると、第１のメモリセル領域（ｍｃａ１）のエッジ領域に位置するセルが、ダミーセル（ＤＣ）として使用され得る。

図面の簡潔性のために、リアルメモリセル（ＲＭＣ）及びダミーセル（ＤＣ）がビットライン（ＢＬ）又はワードライン（WL）と連結されたものと示されているが、本発明の範囲がこれに限定されているものではない。リアルメモリセル（ＲＭＣ）は、第１及び第２のワードライン（ＷＬ１、ＷＬ２）、並びにビットライン（ＢＬ）と電気的に連結されることにより、デジタル信号（ＤＯＵＴ）を格納するように構成され得る。一方、ダミーセル（ＤＣ）は、リアルメモリセル（ＲＭＣ）と類似した構造を有し得るが、外部配線（例えば、メタルライン）と電気的に連結されないことが有り得る。

図５Ｂに図示されたメモリセルの構成は、例としてのものであり、本発明の範囲がこれに限定されるものではない。例えば、第１のメモリセル領域（ｍｃａ１）で形成されるメモリセルの全体の数、リアルメモリセルの数、ダミーセルの数、ワードラインの数、又はビットラインの数などは多様に変形され得る。

例としての実施形態で、他のメモリセル領域（例えば、ｍｃａ２、ｍｃａ３、ｍｃａ４）は、第１のメモリセル領域（ｍｃａ１）と類似した形態を有し得る。この場合には、４つの第２のピクセル回路（ＰＸＣ１２〜ＰＸＣ４２）でのメモリセル領域のパターンは、図５Ｃに示されるものと同一であり得る。

このとき、１つの第２のピクセル回路（例えば、ＰＸＣ１２）の面積は、「Ｌ１×Ｌ２」であり、１つのメモリ領域（例えば、ｍｃａ１）の面積は、「Ｌ３×Ｌ４」である。この場合は、１つの第２のピクセル回路（例えば、ＰＸＣ１２）での周辺領域（例えば、ｐｒａ１）の面積は、「(Ｌ１×Ｌ２)−(Ｌ３×Ｌ４)」である。

例としての実施形態で、図５Ｂに図示された第１のメモリセル領域（ｍｃａ１）は、第１の方向（ＤＲ１）に第３の長さ（Ｌ３）を有し、第２の方向（ＤＲ２）に第４の長さ（Ｌ４）を有し得る。第１のメモリセル領域（ｍｃａ１）で、リアルメモリセル（ＲＭＣ）が位置する領域は、第１の方向（ＤＲ１）に第６の長さ（Ｌ６）を有し、第２の方向（ＤＲ２）に第８の長さ（Ｌ８）を有し得る。リアルメモリセル（ＲＭＣ）が位置する領域から、第１の方向（ＤＲ１）及び第１の方向（ＤＲ１）と反対の方向の各々に沿って、第５の長さ（Ｌ５）だけが、そして第２の方向（ＤＲ２）及び第２の方向（ＤＲ２）と反対の方向の各々に沿って、第７の長さ（Ｌ７）だけが、ダミーパターン領域（ＤＰＡ）であり得る。

すなわち、第１のメモリセル領域（ｍｃａ１）の全体の面積は「Ｌ３×Ｌ４」であり、このうち、リアルメモリセル（ＲＭＣ）が位置する領域の面積は「Ｌ６×Ｌ８」であり、ダミーパターン領域（ＤＰＡ）の面積は、「(Ｌ３×Ｌ４)−(Ｌ６×Ｌ８)」である。

上述したように、単位ピクセルごとに形成されるメモリセル領域のダミーパターン領域（ＤＰＡ）が占める面積に起因して、全体的な周辺領域（ｐｒａ１、ｐｒａ２、ｐｒａ３、ｐｒａ４）の面積が制限され得る。この場合には、周辺領域（ｐｒａ１、ｐｒａ２、ｐｒａ３、ｐｒａ４）の限られた面積に起因して、周辺領域に形成されたコンポーネントの信頼性が低下され得る。これにより、本発明では、デジタルピクセル単位ごとに形成されるメモリセル領域において、隣接の周辺メモリセル領域及びダミー領域を共有することで、ダミー領域を減少させることができる。本発明の実施形態によるメモリレイアウトは、以下の図面を参照して、さらに詳しく説明される。

図６は、図４Ａのピクセルアレイの上部ウェハー及び下部ウェハーのレイアウトを例として示す平面図である。図４Ａ及び図６を参照すると、上部ウェハー（ＷＦ−ｕ）は、４つの第１のピクセル回路（ＰＸＣ１１、ＰＸＣ２１、ＰＸＣ３１、ＰＸＣ４１）を含み、４つの第１のピクセル回路（ＰＸＣ１１〜ＰＸＣ４１）は、２×２の形態に配列され得る。４つの第１のピクセル回路（ＰＸＣ１１〜ＰＸＣ４１）は、先に説明したのと同様であるため、これに対する詳しい説明は省略される。

下部ウェハー（ＷＦ−ｄ）は、４つの第２のピクセル回路（ＰＸＣ１２、ＰＸＣ２２、ＰＸＣ３２、ＰＸＣ４２）を含み、４つの第２のピクセル回路（ＰＸＣ１２〜ＰＸＣ４２）は、(２×２)の形態に配列され得る。先に説明したように、４つの第１のピクセル回路（ＰＸＣ１１〜ＰＸＣ４１）及び４つの第２のピクセル回路（ＰＸＣ１２〜ＰＸＣ４２）の各々は、「Ｌ１×Ｌ２」の面積を有し、４つの第１のピクセル回路（ＰＸＣ１１〜ＰＸＣ４１）及び４つの第２のピクセル回路（ＰＸＣ１２〜ＰＸＣ４２）の各々は、互いに電気的に連結されることにより、４つのデジタルピクセル（ＤＰ）を構成することができる。例えば、第１のピクセル回路（ＰＸＣ１１）は、第２のピクセル回路（ＰＸＣ１２）と電気的に連結されて、１つのデジタルピクセル（ＤＰ）を構成することができる。

図６の下部ウェハー（ＷＦ−ｄ）の４つの第２のピクセル回路（ＰＸＣ１２〜ＰＸＣ４２）は、図５Ａの下部ウェハー（ＷＦ−ｄ）の第２のピクセル回路（ＰＸＣ１２〜ＰＸＣ４２）とは異なり、１つのメモリセル領域（ＭＣＡ）を共有することができる。例えば、図５Ａの第２のピクセル回路（ＰＸＣ１２〜ＰＸＣ４２）の各々は、異なるメモリセル領域（ｍｃａ１〜ｍｃａ４）を含む。一方、図６の下部ウェハー（ＷＦ−ｄ）には、１つのメモリセル領域（ＭＣＡ）にメモリセルが形成され、４つの第２のピクセル回路（ＰＸＣ１２〜ＰＸＣ４２）は、１つのメモリセル領域（ＭＣＡ）を共有することができる。

より詳しい例として、１つのメモリセル領域（ＭＣＡ）は、第１〜第４のサブメモリセル領域（ｓＭＣＡ１〜ｓＭＣＡ４）（以下、説明の便宜のために、「サブ領域」と称する）に区分され得る。例としての実施形態では、第１のサブメモリセル領域（ｓＭＣＡ１）は、第１の周辺領域（ＰＲＡ１）に位置することができ、第２のサブメモリセル領域（ｓＭＣＡ２）は、第２の周辺領域（ＰＲＡ２）に位置することができ、第３のサブメモリセル領域（ｓＭＣＡ３）は、第３の周辺領域（ＰＲＡ３）に位置することができ、第４のサブメモリセル領域（ｓＭＣＡ４）は、第４の周辺領域（ＰＲＡ４）に位置することができる。第１〜第４のサブ領域（ｓＭＣＡ１〜ｓＭＣＡ４）の各々は、リアルメモリセル（ＲＭＣ）を含み得る。第１のサブメモリ領域（ｓＭＣＡ１）に含まれているリアルメモリセル（ＲＭＣ）は、「ＰＸＣ１１」及び「ＰＸＣ１２」によって形成されたデジタルピクセル（ＤＰ）のデジタル信号を格納するのに使用され得る。第２のサブメモリ領域（ｓＭＣＡ２）に含まれているリアルメモリセル（ＲＭＣ）は、「ＰＸＣ２１」及び「ＰＸＣ２２」によって形成されたデジタルピクセル（ＤＰ）のデジタル信号を格納するのに使用され得る。第３のサブメモリ領域（ｓＭＣＡ３）に含まれているリアルメモリセル（ＲＭＣ）は、「ＰＸＣ３１」及び「ＰＸＣ３２」によって形成されたデジタルピクセル（ＤＰ）のデジタル信号を格納するのに使用され得る。第１のサブメモリ領域（ｓＭＣＡ４）に含まれているリアルメモリセル（ＲＭＣ）は、「ＰＸＣ４１」及び「ＰＸＣ４２」によって形成されたデジタルピクセル（ＤＰ）のデジタル信号を格納するのに使用され得る。

例としての実施形態で、第１〜第４のサブ領域（ｓＭＣＡ１〜ｓＭＣＡ４）の各々の間に共有ダミーパターン領域（ｓＰＤＡ）が存在することができる。共有ダミーパターン領域（ｓＰＤＡ）は、第１〜第４のサブ領域（ｓＭＣＡ１〜ｓＭＣＡ４）の各々によって共有されるダミーパターン領域を指すことができる。例えば、図５Ｂの第１のメモリセル領域（ｍｃａ１）のリアルメモリセル（ＲＭＣ）の信頼性を保障するために、第１のメモリセル領域（ｍｃａ１）のエッジ領域にダミーパターン領域（ＤＰＡ）が存在する。言い換えると、ダミーパターン領域（ＤＰＡ）は、リアルメモリセル（ＲＭＣ）を取り囲むことができる。一方、図６のメモリセル領域（ＭＣＡ）は、第１〜第４のサブ領域（ｓＭＣＡ１〜ｓＭＣＡ４）の各々のリアルメモリセル（ＲＭＣ）の信頼性を保障するために、第１の〜第４のサブ領域（ｓＭＣＡ１〜ｓＭＣＡ４）の各々のリアルメモリセル（ＲＭＣ）の間に位置する共有ダミーパターン領域（ｓＰＤＡ）を含み得る。言い換えると、第１〜第４のサブ領域（ｓＭＣＡ１〜ｓＭＣＡ４）の各々が、特定の領域に位置するダミーパターン領域（つまり、共有ダミーパターン領域（ｓＰＤＡ））を互いに共有することができる。この場合に、図５Ａ〜図５Ｃの実施形態と比較して、４つのデジタルピクセルを形成するのに必要とされるダミーパターン領域（ＤＰＡ）（より詳しくは、リアルメモリセル（ＲＭＣ）のためのダミーパターン領域）が減少されるため、周辺領域（ＰＲＡ１〜ＰＲＡ４）の面積が相対的に広くなることができる。周辺領域（ＰＲＡ１〜ＰＲＡ４）の面積が広がるに伴い、周辺領域（ＰＲＡ１〜ＰＲＡ４）に形成されるコンポーネントの信頼性が向上されるか、又は他の機能のためのコンポーネントが追加実装され得る。

図７Ａは、図６に図示されたメモリセル領域のレイアウトをより詳しく示す平面図である。図７Ｂは、図７Ａのメモリセル領域が反映された下部ウェハーを例として示す平面図である。例として、図７Ａ及び図７Ｂに図示されたメモリセル領域（ＭＣＡ）のレイアウトは、例としてのものであり、本発明の範囲がこれに限定されるものではない。たとえば、メモリセル領域（ＭＣＡ）に含まれているメモリセルの全体の数、リアルメモリセル（ＲＭＣ）の数、ダミーセル（ＤＣ）の数、又は共有ダミーセル（ｓＤＣ）の数は、多様に変形され得る。

図６及び図７Ａを参照すると、メモリセル領域（ＭＣＡ）は、複数のメモリセルを含み得る。複数のメモリセルは、メモリセル領域（ＭＣＡ）上で、行方向（すなわち、第１の方向（ＤＲ１））及び列方向（すなわち、第２の方向（ＤＲ２））に沿って配列される。複数のメモリセル各々は、ビットライン又はワードラインと連結され得る。以下では、説明の便宜のために、リアルメモリセル（ＲＭＣ）を除いた残りのセル（例えば、ダミーセル（ＤＣ）、共有ダミーセル（ｓＤＣ）など）に対するワードライン又はビットラインの説明は省略される。しかし、本発明の範囲がこれに限定されるものではない。たとえば、メモリセル領域（ＭＣＡ）上で、残りのセル（例えば、ダミーセル（ＤＣ）、共有ダミーセル（ｓＤＣ）など）に対応するワードライン又はビットラインが生成されることがあるが、残りのセル（例えば、ダミーセル（ＤＣ）、共有ダミーセル（ｓＤＣ）など）に対応するワードライン又はビットラインは、他の回路（例えば、周辺領域のコンポーネント）と電気的に連結されないことが有り得る

複数のメモリセルは、リアルメモリセル（ＲＭＣ）、ダミーセル（ＤＣ）、及び共有ダミーセル（ｓＤＣ）を含み得る。リアルメモリセル（ＲＭＣ）は、対応するデジタル信号（例えば、リセットサンプリング値（Ｒ）又は信号のサンプリング値（Ｓ））を格納するために使用され得る。ダミーセル（ＤＣ）及び共有ダミーセル（ｓＤＣ）は、リアルメモリセル（ＲＭＣ）の信頼性を確保するためのセル又はパターンであり得る。

例としての実施形態では、１つのメモリセル領域（ＭＣＡ）は、１つのメモリセルアレイ、又は単一のメモリセルアレイを構成することができる。１つのメモリセルアレイを、特定の領域内で互いに隣接のメモリセル又はメモリセルに対するパターンが繰り返し形成された構造体を指すことができる。より詳しい例として、図５Ｃの実施形態は、１つのデジタルピクセル単位で、メモリセルアレイが実装されている実施形態であり、図６の実施形態は、互いに隣接する複数のデジタルピクセル単位でメモリセルアレイが実装されている実施形態であり得る。例としての実施形態では、単一のメモリセルアレイは、ダミーパターン領域に取り囲まれた１つのメモリセルのセット又は構造体を指すことができる。例としての実施形態において、単一のメモリセルアレイ内では、メモリセル又はダミーセルなどのような繰り返しパターンのみが含まれ、他の付加的なコンポ―ネントは、単一のメモリセルの外部の周辺領域に形成され得る。

メモリセル領域（ＭＣＡ）は、第１〜第４のサブメモリ領域（ｓＭＣＡ１〜ｓＭＣＡ４）に区分され得る。第１〜第４のサブメモリ領域（ｓＭＣＡ１〜ｓＭＣＡ４）の各々は、リアルメモリセル（ＲＭＣ）、ダミーセル（ＤＣ）、及び共有ダミーセル（ｓＤＣ）を含み得る。

例えば、第１のサブメモリ領域（ｓＭＣＡ１）は、第１の領域（ＲＡ１）に位置するリアルメモリセル（ＲＭＣ）、ダミーパターン領域（ＤＰＡ）に位置するダミーセル（ＤＣ）の中の第１の一部、及び共有ダミーパターン領域（ｓＰＤＡ）に位置する共有ダミーセル（ｓＤＣ）の中の第１の一部を含み得る。第１の領域（ＲＡ１）に位置するリアルメモリセル（ＲＭＣ）は、各々ワードライン（ＷＬ１１、ＷＬ１２）及びビットライン（ＢＬ１１、ＢＬ１２）と連結され、先に説明したように、対応するデジタル信号（ＤＯＵＴ）を格納するように構成され得る。第１のサブメモリ領域（ｓＭＣＡ１）のダミーパターン領域（ＤＰＡ）に位置するダミーセル（ＤＣ）の中の第１の一部は、複数のダミーセル（ＤＣ）のワードライン（ＷＬ１１）から第２の方向（ＤＲ２）の反対方向側に位置し、ビットライン（ＢＬ１２）から第１の方向（ＤＲ１）の反対方向側に位置するダミーセルを含み得る。第１のサブメモリ領域（ｓＭＣＡ１）の共有ダミーパターン領域（ｓＰＤＡ）に位置する共有ダミーセル（ｓＤＣ）の中の第１の一部は、共有ダミーセル（ｓＤＣ）の中のワードライン（ＷＬ３１）から第２の方向（ＤＲ２）の反対方向側に位置し、ビットライン（ＢＬ２１）から第１の方向（ＤＲ１）の反対方向側に位置する共有ダミーセル（ｓＤＣ）を含み得る。

第２のサブメモリ領域（ｓＭＣＡ２）は、第２の領域（ＲＡ２）に位置するリアルメモリセル（ＲＭＣ）、ダミーパターン領域（ＤＰＡ）に位置するダミーセル（ＤＣ）の中の第２の一部、及び共有ダミーパターン領域（ｓＰＤＡ）に位置する共有ダミーセル（ｓＤＣ）の中の第２の一部を含み得る。第２の領域（ＲＡ２）に位置するリアルメモリセル（ＲＭＣ）は、各々ワードライン（ＷＬ２１、ＷＬ２２）及びビットライン（ＢＬ２１、ＢＬ２２）と連結され、先に説明したように、対応するデジタル信号（ＤＯＵＴ）を格納するように構成され得る。第２のサブメモリ領域（ｓＭＣＡ２）のダミーパターン領域（ＤＰＡ）に位置するダミーセル（ＤＣ）の中の第２の一部は、複数のダミーセル（ＤＣ）の中のワードライン（ＷＬ２２）から第２の方向（ＤＲ２）の反対方向側に位置し、ビットライン（ＢＬ１２）から第１の方向（ＤＲ１）の反対方向側に位置するダミーセルを含み得る。第２のサブメモリ領域（ｓＭＣＡ２）の共有ダミーパターン領域（ｓＰＤＡ）に位置する共有ダミーセル（ｓＤＣ）の中の第２の一部は、共有ダミーセル（ｓＤＣ）の中のワードライン（ＷＬ４１）から第２の方向（ＤＲ２）の反対方向側に位置し、ビットライン（ＢＬ１２）から第１の方向（ＤＲ１）側に位置する共有ダミーセル（ｓＤＣ）を含み得る。

第３のサブメモリ領域（ｓＭＣＡ３）は、第３の領域（ＲＡ３）に位置するリアルメモリセル（ＲＭＣ）、ダミーパターン領域（ＤＰＡ）に位置するダミーセル（ＤＣ）の中の第３の一部、及び共有ダミーパターン領域（ｓＰＤＡ）に位置する共有ダミーセル（ｓＤＣ）の中の第３の一部を含み得る。第３の領域（ＲＡ３）に位置するリアルメモリセル（ＲＭＣ）は、各々ワードライン（ＷＬ３２、ＷＬ３２）及びビットライン（ＢＬ１１、ＢＬ１２）と連結され、先に説明したように、対応するデジタル信号（ＤＯＵＴ）を格納するように構成され得る。第３のサブメモリ領域（ｓＭＣＡ３）のダミーパターン領域（ＤＰＡ）に位置するダミーセル（ＤＣ）の中の第３の一部は、複数のダミーセル（ＤＣ）の中のワードライン（ＷＬ３２）から第２の方向（ＤＲ２）側に位置し、ビットライン（ＢＬ１１）から第１の方向（ＤＲ１）の反対方向側に位置するダミーセルを含み得る。第３のサブメモリ領域（ｓＭＣＡ３）の共有ダミーパターン領域（ｓＰＤＡ）に位置する共有ダミーセル（ｓＤＣ）の中の第３の一部は、共有ダミーセル（ｓＤＣ）の中のワードライン（ＷＬ１２）から第２の方向（ＤＲ２）側に位置し、ビットライン（ＢＬ２１）から第１の方向（ＤＲ１）の反対方向側に位置する共有ダミーセル（ｓＤＣ）を含み得る。

第４のサブメモリ領域（ｓＭＣＡ４）は、第４の領域（ＲＡ４）に位置するリアルメモリセル（ＲＭＣ）、ダミーパターン領域（ＤＰＡ）に位置するダミーセル（ＤＣ）の中の第４の一部、及び共有ダミーパターン領域（ｓＰＤＡ）に位置する共有ダミーセル（ｓＤＣ）の中の第４の一部を含み得る。第４の領域（ＲＡ４）に位置するリアルメモリセル（ＲＭＣ）は、各々ワードライン（ＷＬ４１、ＷＬ４２）及びビットライン（ＢＬ２１、ＢＬ２２）と連結され、先に説明したように、対応するデジタル信号（ＤＯＵＴ）を格納するように構成される。第４のサブメモリ領域（ｓＭＣＡ４）のダミーパターン領域（ＤＰＡ）に位置するダミーセル（ＤＣ）の中の第４の一部は、複数のダミーセル（ＤＣ）の中のワードライン（ＷＬ４１）から第２の方向（ＤＲ２）側に位置し、ビットライン（ＢＬ２１）から第１の方向（ＤＲ１）側に位置するダミーセルを含み得る。第４のサブメモリ領域（ｓＭＣＡ４）の共有ダミーパターン領域（ｓＰＤＡ）に位置する共有ダミーセル（ｓＤＣ）の中の第４の一部は、共有ダミーセル（ｓＤＣ）の中のワードライン（ＷＬ２２）から第２の方向（ＤＲ２）側に位置し、ビットライン（ＢＬ１２）から第１の方向（ＤＲ１）側に位置する共有ダミーセル（ｓＤＣ）を含み得る。

上述したように、第１〜第４のサブ領域（ｓＭＣＡ１〜ｓＭＣＡ４）の各々は、共有ダミーパターン領域（ｓＰＤＡ）に位置する共有ダミーセル（ｓＤＣ）を互いに共有することができる。例えば、図５Ｂ及び図５Ｃの実施形態では、第１及び第２のメモリセル領域（ｍｃａ１、ｍｃａ２）の各々のリアルメモリセルの間には、２つのダミーパターン領域（ＤＰＡ）が存在するはずである。言い換えると、１つのダミーパターン領域（ＤＰＡ）の長さ（第１の方向（ＤＲ１）の長さ）が「Ｌ５」である場合には、第１及び第２のメモリセル領域（ｍｃａ１、ｍｃａ２）の各々のリアルメモリセルは、少なくとも「Ｌ５」の２倍以上ほど、互いに離隔されるはずであり、第１及び第２のメモリセル領域（ｍｃａ１、ｍｃａ２）の各々のリアルメモリセルの間には、「２×Ｌ５」の長さほどのダミーパターン領域（ＤＰＡ）が存在するはずである。

一方、図７Ａのメモリセル領域（ＭＣＡ）で、リアルメモリセル（ＲＭＣ）が位置する第１〜第４の領域（ＲＡ１〜ＲＡ４）の間には、共有ダミーパターン領域（ｓＰＤＡ）のみが存在する。例えば、第１の領域（ＲＡ１）及び第２の領域（ＲＡ２）は、共有ダミーパターン領域（ｓＰＤＡ）ほど、互いに離隔されるはずである。このとき、共有ダミーパターン領域（ｓＰＤＡ）は、第１の方向（ＤＲ１）に「Ｌ９」の長さを有し得る。例としての実施形態では、「Ｌ９」の長さは、１つのダミーパターン領域（ＤＰＡ）の第１の方向（ＤＲ１）の長さである「Ｌ５」と同一であるか、又は「Ｌ５」の２倍よりも小さい可能性がある。すなわち、図５Ｂ及び図５Ｃの実施形態と比較して、図７Ａの実施形態では、隣接のリアルメモリセル（ＲＭＣ）の間のダミーパターン領域が減少され得る。

例としての実施形態では、減少されたダミーパターン領域の面積は、周辺領域として使用され得る。例えば、図７Ｂを参照すると、下部ウェハー（ＷＦ−ｄ）は、４つの第２のピクセル回路（ＰＸＣ１２〜ＰＸＣ４２）を含み得る。先に説明したように、４つの第２のピクセル回路（ＰＸＣ１２〜ＰＸＣ４２）は、１つのメモリセル領域（ＭＣＡ）を共有することにより、メモリセル領域（ＭＣＡ）で使用されるダミーパターン領域（ＤＰＡ）のサイズが減少され得る。より詳しい例のために、４つの第２のピクセル回路（ＰＸＣ１２〜ＰＸＣ４２）の各々で必要とされるリアルメモリセル（ＲＭＣ）のための領域の面積が「Ｌ６×Ｌ６」（図５Ｂ参照）であり、リアルメモリセルのための領域（ＲＭＣ）からのダミーパターン領域（ＤＰＡ）の長さは、第１及び第２の方向（ＤＲ１、ＤＲ２）の各々において、「Ｌ５」であると仮定する。

図５Ｂ及び図５Ｃの実施形態によると、４つのデジタルピクセルを基準に、リアルメモリセル（ＲＭＣ）のための全体の面積は「４×Ｌ６×Ｌ６」であり、ダミーパターン領域のための全体の面積は、「４×{（Ｌ５＋Ｌ６＋Ｌ５）×（Ｌ５＋Ｌ６＋Ｌ５）−（Ｌ６×Ｌ６）}」である。つまり、４つのデジタルピクセルを基準に、メモリセル領域のための全体の面積は、「４×Ｌ６×Ｌ６＋４×{（Ｌ５＋Ｌ６＋Ｌ５）×（Ｌ５＋Ｌ６＋Ｌ５）−（Ｌ６×Ｌ６）}＝４×Ｌ３×Ｌ３」である。

一方、図７Ａ及び図７Ｂの実施形態によると、４つのデジタルピクセルを基準に、リアルメモリセル（ＲＭＣ）のための領域の全体の面積は、「４×Ｌ６×Ｌ６」であり、ダミーパターン領域の全体の面積は、「４×{(Ｌ５＋Ｌ６＋Ｌ９＋Ｌ６＋Ｌ５)^２−４×Ｌ６×Ｌ６）}」である。つまり、４つのデジタルピクセルを基準に、メモリセル領域のための全体の面積は、「４×Ｌ６×Ｌ６＋４×{(Ｌ５＋Ｌ６＋Ｌ９＋Ｌ６＋Ｌ５)^２−４×Ｌ６×Ｌ６）}＝Ｌ１０×Ｌ１０」である。このとき、「Ｌ１０」は、「Ｌ３」の２倍よりも小さい可能性がある。

結果として、本発明の実施形態のように、複数のデジタルピクセルが１つのメモリセル領域を共有するか、又は複数のデジタルピクセルの各々のメモリセル領域が互いにダミーパターン領域を共有することで、メモリセル領域の全体面積が減少され得る。メモリセル領域の減少された面積は、周辺領域として活用され、これにより、周辺領域で形成されるコンポーネントの信頼性が増加するか、又は追加の機能のための他のコンポーネントが追加され得る。

例としての実施形態では、図７Ａ及び図７Ｂに示すように、リアルメモリセル（ＲＭＣ）と連結されたワードラインは、対応する周辺領域のワードラインコンタクトを介してメタルライン（図４Ｂ参照）と連結され得る。

例えば、第１の領域（ＲＡ１）のリアルメモリセル（ＲＭＣ）と連結されたワードライン（ＷＬ１１、ＷＬ１２）は、第１の周辺領域（ＰＲＡ１）に形成されたワードラインコンタクトを介してメタルラインと連結され得る。第２の領域（ＲＡ２）のリアルメモリセル（ＲＭＣ）と連結されたワードライン（ＷＬ２１、ＷＬ２２）は、第２の周辺領域（ＰＲＡ２）に形成されたワードラインコンタクトを介してメタルラインと連結され得る。第３の領域（ＲＡ３）のリアルメモリセル（ＲＭＣ）と連結されたワードライン（ＷＬ３１、ＷＬ３２）は、第３の周辺領域（ＰＲＡ３）に形成されたワードラインコンタクトを介してメタルラインと連結され得る。第４の領域（ＲＡ４）のリアルメモリセル（ＲＭＣ）と連結されたワードライン（ＷＬ４１、ＷＬ４２）は、第４の周辺領域（ＰＲＡ４）に形成されたワードラインコンタクトを介してメタルラインと連結され得る。例としての実施形態では、複数のワードライン（ＷＬ１１〜ＷＬ４２）と連結されたメタルラインは、対応する周辺領域（ＰＲＡ１〜ＰＲＡ４）に形成された他のコンポーネント（例えば、コンパレータ（ＣＯＭＰ）又は第１の選択回路（ＳＥＬ１））と連結され、先に説明した動作方法に応じて動作することができる。

例としての実施形態では、ビットライン（ＢＬ１１、ＢＬ１２、ＢＬ２１、ＢＬ２２）は、周辺領域（ＰＲＡ１〜ＰＲＡ４）の中の少なくとも１つで形成されたコンタクトを介してメタルラインと連結される。ビットライン（ＢＬ１１、ＢＬ１２、ＢＬ２１、ＢＬ２２）と連結されたメタルラインは、周辺領域（ＰＲＡ１〜ＰＲＡ４）の中の少なくとも１つで形成された他のコンポーネント（例えば、カウンター、検出アンプ、第２の選択回路など）と連結される。

上述したように、本発明の実施形態によると、互いに隣接した複数のデジタルピクセルは、１つのメモリセル領域（又はメモリセルアレイ）を共有するか、又はダミーパターン領域を互いに共有することができる。これにより、複数のデジタルピクセルの各々で使用されるリアルメモリセルの信頼性を保障するためのダミーパターン領域の面積が減少され得る。ダミーパターン領域の減少された面積は、他のコンポーネントを形成するための周辺領域として使用され得るため、周辺領域に形成されたコンポーネントの信頼性が向上されるか、又はデジタルピクセルの他の機能を追加するためのコンポーネントをさらに形成することができる。したがって、減少されたコスト、向上された信頼性、及び改善された性能を有するデジタルピクセルを含むイメージセンサー装置が提供される。

図８は、図６のメモリセル領域のレイアウトを例として示す平面図である。説明の便宜のために、先に説明したコンポーネントに対する詳しい説明は省略される。なお、図面の簡潔性のために、先に説明したコンポーネントが一部省略されるか、又は先に説明されたコンポーネントを説明するためのいくつかの参照符号が省略される。しかし、本発明の範囲がこれに限定されるものではなく、本発明の技術的思想は、図８の実施形態だけではなく、上述した実施形態の全体を考慮して理解されるだろう。

図６及び図８を参照すると、先に説明したのと同様に、メモリセルアレイ（ＭＣＡ−ａ）は、第１〜第４のサブ領域（ｓＭＣＡ１〜ｓＭＣＡ４）に区分される。第１のサブ領域（ｓＭＣＡ１）に含まれているリアルメモリセル（ＲＭＣ）は、ワードライン（ＷＬ１１、ＷＬ１２）及びビットライン（ＢＬ１１、ＢＬ１２）と連結され得る。第２のサブ領域（ｓＭＣＡ２）に含まれているリアルメモリセル（ＲＭＣ）は、ワードライン（ＷＬ２１、ＷＬ２２）及びビットライン（ＢＬ２１、ＢＬ２２）と連結され得る。第３のサブ領域（ｓＭＣＡ３）に含まれているリアルメモリセル（ＲＭＣ）は、ワードライン（ＷＬ３１、ＷＬ３２）及びビットライン（ＢＬ１１、ＢＬ１２）と連結され得る。第４のサブ領域（ｓＭＣＡ４）に含まれているリアルメモリセル（ＲＭＣ）は、ワードライン（ＷＬ４１、ＷＬ４２）及びビットライン（ＢＬ２１、ＢＬ２２）と連結され得る。

メモリセル領域（ＭＣＡ−ａ）は、複数のメモリセルを含み得る。複数のメモリセルは、リアルメモリセル（ＲＭＣ）、ダミーセル（ＤＣ）、及び共有ダミーセル（ｓＤＣ）を含み得る。図８のメモリセル領域（ＭＣＡ−ａ）は、隔離用の共有ダミーセル（ｓＤＣ−ｉｓｏ）（以下、説明の便宜のために「隔離セル」と称する）をさらに含み得る。

隔離用の共有ダミーセル（ｓＤＣ−ｉｓｏ）は、同じ行に位置したリアルメモリセル（ＲＭＣ）のワードラインを区分するためのダミーセルであり得る。例えば、互いに同じ行に位置して隣接した第１及び第２のデジタルピクセルは、互いに独立して動作することができる。すなわち、第１及び第２のデジタルピクセルの各々は、各々に入射される光に応じて異なるタイミングでデータを格納することができる。このため、第１及び第２のデジタルピクセルに対応するメモリセルは、互いに分離された信号線（例えば、ワードライン）を介して制御される。

図８の実施形態で、第１のサブ領域（ｓＭＣＡ１）に含まれているリアルメモリセル（ＲＭＣ）が、第１のデジタルピクセルに対応され、第２のサブ領域（ｓＭＣＡ２）に含まれているリアルメモリセル（ＲＭＣ）が、第１のデジタルピクセルと同じ行に隣接した第２のデジタルピクセルに対応すると仮定する。このとき、第１及び第２のデジタルピクセルの独立した動作を実現するために、第１のサブ領域（ｓＭＣＡ１）に含まれているリアルメモリセル（ＲＭＣ）は、ワードライン（ＷＬ１１、ＷＬ１２）に連結され、第２のサブ領域（ｓＭＣＡ２）に含まれているメモリセルは、他のワードライン（ＷＬ２１、ＷＬ２２）と連結される。

このとき、第１のサブ領域（ｓＭＣＡ１）に含まれているリアルメモリセル（ＲＭＣ）及び第２のサブ領域（ｓＭＣＡ２）に含まれているリアルメモリセル（ＲＭＣ）が、メモリセルアレイのレベルにおいて、互いに同じ行に位置することができ、繰り返しパターンでメモリセルが形成されるため、第１のサブ領域（ｓＭＣＡ１）に含まれているリアルメモリセル（ＲＭＣ）及び第２のサブ領域（ｓＭＣＡ２）に含まれているリアルメモリセル（ＲＭＣ）が、互いに同じワードラインに連結され得る。他のサブ領域（ｓＭＣＡ）のリアルメモリセル（ＲＭＣ）が、同じワードラインに連結されることを防止するために、第１のサブ領域（ｓＭＣＡ１）に含まれているリアルメモリセル（ＲＭＣ）と第２のサブ領域（ｓＭＣＡ２）に含まれているリアルメモリセル（ＲＭＣ）との間に隔離用セル（ｓＤＣ−ｉｓｏ）が追加され得る。隔離用セル（ｓＤＣ−ｉｓｏ）は、第１のサブ領域（ｓＭＣＡ１）に含まれているリアルメモリセル（ＲＭＣ）と第２のサブ領域（ｓＭＣＡ２）との間に位置する共有ダミーセル（ｓＤＣ）の中の一部であり得る。隔離用セル（ｓＤＣ−ｉｓｏ）は、同じ行にある他のセル（例えば、共有ダミーセル（ｓＤＣ））と電気的に連結されないことが有り得る。例えば、隔離用セル（ｓＤＣ−ｉｓｏ）に対するワードラインパターンが形成されないことが有り得る。言い換えると、隔離用セル（ｓＤＣ−ｉｓｏ）は、ワードラインと連結されないことが有り得る。この場合には、隔離用セル（ｓＤＣ−ｉｓｏ）によって、第１のサブ領域（ｓＭＣＡ１）に含まれているリアルメモリセル（ＲＭＣ）及び第２のサブ領域（ｓＭＣＡ２）に含まれているリアルメモリセル（ＲＭＣ）が、異なるワードラインと連結され、これにより、第１及び第２のデジタルピクセルの独立した動作が保障され得る。

たとえ図面に図示されてはいないが、メモリセル領域（ＭＣＡ−ａ）は、付加的な隔離用セルをさらに含み得る。追加の隔離用セルは、第１のサブ領域（ｓＭＣＡ１）のリアルメモリセル（ＲＭＣ）と第３のサブ領域（ｓＭＣＡ３）のリアルメモリセル（ＲＭＣ）との間に位置するか、又は第２のサブ領域（ｓＭＣＡ２）のリアルメモリセル（ＲＭＣ）と第４のサブ領域（ｓＭＣＡ４）のリアルメモリセル（ＲＭＣ）との間に位置することで、各領域に対するビットラインを区分させることができる。

図９は、図１のピクセルアレイに含まれているデジタルピクセルが、コンパレータを共有する構造を例として示す図面である。図１及び図９を参照すると、４つのデジタルピクセル（ＤＰ１〜ＤＰ４）は、１つのコンパレータ（ｓＣＯＭＰ）（以下、「共有コンパレータ」と称する）を共有することができる。

例えば、第１〜第４のデジタルピクセル（ＤＰ１〜ＤＰ４）は、第１〜第４の光検出器（ＰＤＴ１〜ＰＤＴ４）、１つの共有コンパレータ（ｓＣＯＭＰ）、及びメモリ回路（ＭＣＴ）を含み得る。第１〜第４の光検出器（ＰＤＴ１〜ＰＤＴ４）の各々は、図３Ａ〜図３Ｄを参照して説明された光検出器（ＰＤＴ）と類似するため、これに対する詳しい説明は省略される。第１〜第４の光検出器（ＰＤＴ１〜ＰＤＴ４）の各々の出力（すなわち、検出信号（ＤＥＴ））は、共有コンパレータ（ｓＣＯＭＰ）に提供される。

共有コンパレータ（ｓＣＯＭＰ）は、第１〜第４の光検出器（ＰＤＴ１〜ＰＤＴ４）の各々の出力をランプ信号（ＶＲＡＭＰ）と比較して比較信号を出力することができる。例としての実施形態では、第１〜第４の光検出器（ＰＤＴ１〜ＰＤＴ４）の各々の出力は、異なるタイミングで出力され、これにより、共有コンパレータ（ｓＣＯＭＰ）は、異なるタイミングで第１〜第４の光検出器（ＰＤＴ１〜ＰＤＴ４）の各々に対応する比較信号を出力することができる。

メモリ回路（ＭＣＴ）は、共有コンパレータ（ｓＣＯＭＰ）からの比較信号に基づいて第１〜第４の光検出器（ＰＤＴ１〜ＰＤＴ４）の各々に対応するコード（ＣＯＤＥ）を格納することができる。例えば、メモリ回路（ＭＣＴ）は、第１の選択回路（ＳＥＬ１）、第２の選択回路（ＳＥＬ２）、第１のメモリセル（ＭＣ１）、第２のメモリセル（ＭＣ２）、第３のメモリセル（ＭＣ３）、及び第４のメモリセル（ＭＣ４）を含み得る。

共有コンパレータ（ｓＣＯＭＰ）から第１の光検出器（ＰＤＴ１）に対応する比較信号が出力された場合には、メモリ回路（ＭＣＴ）の第１の選択回路（ＳＥＬ１）は、第１のメモリセル（ＭＣ１）に対応するワードラインを選択することができる。共有コンパレータ（ｓＣＯＭＰ）から第２の光検出器（ＰＤＴ２）に対応する比較信号が出力された場合には、メモリ回路（ＭＣＴ）の第１の選択回路（ＳＥＬ１）は、第２のメモリセル（ＭＣ２）に対応するワードラインを選択することができる。共有コンパレータ（ｓＣＯＭＰ）から第３の光検出器（ＰＤＴ２）に対応する比較信号が出力された場合には、メモリ回路（ＭＣＴ）の第１の選択回路（ＳＥＬ１）は、第３のメモリセル（ＭＣ３）に対応するワードラインを選択することができる。共有コンパレータ（ｓＣＯＭＰ）から第４の光検出器（ＰＤＴ４）に対応する比較信号が出力された場合には、メモリ回路（ＭＣＴ）の第１の選択回路（ＳＥＬ１）は、第４のメモリセル（ＭＣ４）に対応するワードラインを選択することができる。

すなわち、第１のメモリセル（ＭＣ１）は、第１の光検出器（ＰＤＴ１）によって検出された光信号に対応するデジタル信号を格納するように構成され、第２のメモリセル（ＭＣ２）は、第２の光検出器（ＰＤＴ２）によって検出された光信号に対応するデジタル信号を格納するように構成され、第３のメモリセル（ＭＣ３）は、第３の光検出器（ＰＤＴ３）によって検出された光信号に対応するデジタル信号を格納するように構成され、第４のメモリセル（ＭＣ４）は、第４の光検出器（ＰＤＴ４）によって検出された光信号に対応するデジタル信号を格納するように構成され得る。結果的に、第１の光検出器（ＰＤＴ１）、共有コンパレータ（ｓＣＯＭＰ）、及び第１のメモリセル（ＭＣ１）は、第１のデジタルピクセル（ＤＰ１）として動作することができ、第２の光検出器（ＰＤＴ２）、共有コンパレータ（ｓＣＯＭＰ）、及び第２のメモリセル（ＭＣ２）は、第２のデジタルピクセル（ＤＰ２）として動作することができ、第３の光検出器（ＰＤＴ３）、共有コンパレータ（ｓＣＯＭＰ）、及び第３のメモリセル（ＭＣ３）は、第３のデジタルピクセル（ＤＰ３）として動作することができ、第４の光検出器（ＰＤＴ４）、共有コンパレータ（ｓＣＯＭＰ）、及び第４のメモリセル（ＭＣ４）は、第４のデジタルピクセル（ＤＰ４）として動作することができる。コンパレータが共有されるという点を除けば、各デジタルピクセルは、図３Ａ〜図３Ｄを参照して説明したのと類似するため、これに対する詳しい説明は省略される。

例としての実施形態で、第１〜第４の光検出器（ＰＤＴ１〜ＰＤＴ４）とメモリ回路（ＭＣＴ）の動作タイミングは、ピクセルドライバー１２０からの制御信号（ＣＴＲＬ）（例えば、ＣＳ−ＰＤ、ＣＳ−ＭＣなど）によって制御され得る。

例としての実施形態では、第１〜第４の光検出器に（ＰＤＴ１〜ＰＤＴ４）は、図６を参照して説明された上部ウェハー（ＷＦ−ｕ）の４つの第１のピクセル回路（ＰＸＣ１１〜ＰＸＣ４１）に各々含まれ得る。第１〜第４のメモリセル（ＭＣ１〜ＭＣ４）は、図６〜図８を参照して説明された下部ウェハー（ＷＦ−ｄ）のメモリセル領域（ＭＣＡ又はＭＣＡ−ａ）の第１〜第４のサブ領域（ｓＭＣＡ１〜ｓＭＣＡ４）に各々形成され得る。

例としての実施形態で、共有コンパレータ（ｓＣＯＭＰ）、第１の選択回路（ＳＥＬ１）、及び第２の選択回路（ＳＥＬ２）は、図６〜図８を参照して説明された上部ウェハー（ＷＦ−ｕ）の第１のピクセル回路（ＰＸＣ１１〜ＰＸＣ４１）又は下部ウェハー（ＷＦ−ｄ）の周辺領域（ＰＲＡ１〜ＰＲＡ４）に含まれ得る。つまり、４つのデジタルピクセルの単位で１つのコンパレータが、上部ウェハー（ＷＦ−ｕ）又は下部ウェハー（ＷＦ−ｄ）で形成され得る。

例としての実施形態で、本発明の実施形態による１つのメモリセル領域（ＭＣＡ）（又はメモリセルアレイ）は、複数のデジタルピクセルを含むピクセルグループ単位で配置されるか、又は単一のコンパレータの単位で配置され得る。

図１０Ａ及び図１０Ｂは、図４Ａの下部ウェハーとメモリセル領域のレイアウトを例として示す平面図である。図面の簡潔性と説明の便宜のために、先に説明したコンポーネントに対する説明又は参照符号が省略され得る。しかし、本発明の範囲がこれに限定されるものではなく、図１０Ａ及び図１０Ｂの実施形態は、上述した実施形態又は後述する実施形態を全体的に考慮して理解されるだろう。

図１０Ａ及び図１０Ｂを参照すると、下部ウェハー（ＷＦ−ｄｂ）は、複数の第２のピクセル回路（ＰＸＣ１２〜ＰＸＣｎ２）を含み得る。複数の第２のピクセル回路（ＰＸＣ１２〜ＰＸＣｎ２）は、２つの単位（ペア）で、第２の方向（ＤＲ２）に沿って配置され得る。たとえば、ＰＸＣ１２/ＰＸＣ２２、ＰＸＣ３１/ＰＸＣ４２、ＰＸＣ５１/ＰＸＣ６２、ＰＸＣ７１/ＰＸＣ８２、...、ＰＸＣ(ｎ−１)２/ＰＸＣｎ２の各々は、互いに同じ行に位置し、ＰＸＣ１２/ＰＸＣ３２/ＰＸＣ５２/ＰＸＣ７２、...、ＰＸＣ(ｎ−１)２は、同じ列に位置し、ＰＸＣ２２/ＰＸＣ４２/ＰＸＣ６２/ＰＸＣ８２ ... ＰＸＣｎ２は、同じ列に位置することができる。

同じ列に位置する第２のピクセル回路（ＰＸＣ１２/ＰＸＣ３２/ＰＸＣ５２/ＰＸＣ７２、...、ＰＸＣ(ｎ−１)２）、及び隣接した他の同じ列に位置する第２のピクセル回路（ＰＸＣ２２/ＰＸＣ４２/ＰＸＣ６２/ＰＸＣ８２、...、ＰＸＣｎ２）は、１つのメモリセル領域（ＭＣＡ−ｂ）を共有することができる。

例えば、図１０Ｂに示すように、メモリセル領域（ＭＣＡ−ｂ）は、複数のメモリセルを含み、複数のメモリセルは、リアルメモリセル（ＲＭＣ）、ダミーセル（ＤＣ）、及び共有ダミーセル（ｓＤＣ）を含む。

このとき、同じ列に位置する第２のピクセル回路（ＰＸＣ１２/ＰＸＣ３２/ＰＸＣ５２/ＰＸＣ７２...ＰＸＣ(ｎ−１)２）に対応するリアルメモリセル（ＲＭＣ）は、対応するワードライン（ＷＬ１１/ＷＬ１２、ＷＬ３１/ＷＬ３２、ＷＬ５１/ＷＬ５２、ＷＬ７１/ＷＬ７２、...ＷＬ(ｎ−１)１/ＷＬ(ｎ−１)２）とそれぞれ連結され得る。対応するワードラインは、対応するワードラインコンタクトを介してメタルラインと連結される。隣接する他の同じ列に位置する第２のピクセル回路（ＰＸＣ２２/ＰＸＣ４２/ＰＸＣ６２/ＰＸＣ８２...ＰＸＣｎ２）に対応するリアルメモリセル（ＲＭＣ）は、対応するワードライン（ＷＬ２１/ＷＬ２２、ＷＬ４１/ＷＬ４２、ＷＬ６１/ＷＬ６２、ＷＬ８１/ＷＬ８２、...ＷＬｎ１/ＷＬｎ２）とそれぞれ連結され得る。対応するワードラインは、対応するワードラインコンタクトを介してメタルラインと連結され得る。

同じ列に位置する第２のピクセル回路（ＰＸＣ１２/ＰＸＣ３２/ＰＸＣ５２/ＰＸＣ７２...ＰＸＣ(ｎ−１)２）に対応するリアルメモリセル（ＲＭＣ）と他の同じ列に位置する第２のピクセル回路（ＰＸＣ２２/ＰＸＣ４２/ＰＸＣ６２/ＰＸＣ８２...ＰＸＣｎ２）に対応するリアルメモリセル（ＲＭＣ）との間で共有ダミーメモリセル（ｓＤＣ）が配置され得る。これは、先に説明された共有ダミーセル（ｓＤＣ）の構成と類似するため、これに対する詳しい説明は省略される。

図６Ａ〜図８を参照して説明されたものとは異なり、図１０Ｂのメモリセル領域（ＭＣＡ−ｂ）では、第２の方向（ＤＲ２）に沿って隣接するリアルメモリセル（ＲＭＣ）の間のダミーセル（ＤＣ）又はダミーパターン領域（ＤＰＡ）が省略され得る。一例として、ＰＸＣ３２に対応するリアルメモリセル（ＲＭＣ）（つまり、ワードライン（ＷＬ３１/ＷＬ３２）と連結されたリアルメモリセル）とＰＸＣ５２に対応するリアルメモリセル（ＲＭＣ）（つまり、ワードライン（ＷＬ５１/ＷＬ５２）と連結されたリアルメモリセル）との間で、ダミーセル（ＤＣ）、ダミーパターン領域（ＤＰＡ）、共有ダミーセル（ｓＤＣ）、及び共有ダミーパターン領域（ｓＰＤＡ）が省略され得る。この場合には、先に説明したリアルメモリセルの２つのグループは、互いに物理的に隣接して形成され得る。つまり、第２の方向（ＤＲ２）に沿って隣接するリアルメモリセル（ＲＭＣ）の間のダミーパターン領域（ＤＰＡ）が除去されることにより、ダミーパターン領域の全体面積が減少され、これにより、周辺領域の面積が増加される。

例としての実施形態で、ピクセルアレイ１１０のエッジ領域に位置する第２のピクセル回路（例えば、ＰＸＣ１２、ＰＸＣ２２、ＰＸＣ(ｎ−１)２、ＰＸＣｎ２など）に対応するリアルメモリセル（ＲＭＣ）に対しては、第２の方向（ＤＲ２）に沿ったダミーセル（ＤＣ）又はダミーパターン領域（ＤＰＡ）が存在することができる。たとえば、ＰＸＣ１２に対応するリアルメモリセル（ＲＭＣ）（つまり、ワードライン（ＷＬ１１、ＷＬ１２）に関連付けられたリアルメモリセル）から第２の方向（ＤＲ２）の反対方向側にダミーセル（ＤＣ）が形成され得る。例えば、図１０Ｂにおいて、第２のピクセル回路（ＰＸＣ１２）のダミーセル（ＤＣ）は、第２のピクセル回路（ＰＸＣ１２）のリアルメモリセル（ＲＭＣ）の左側に位置する。残りのエッジ領域に対しても、ダミーセルが形成される構成が類似しているため、これに対する詳しい説明は省略される。例えば、図１０Ｂにおいて、第２のピクセル回路（ＰＸＣ１２）のダミーセル（ＤＣ）は、第２のピクセル回路（ＰＸＣ１２）のリアルメモリセル（ＲＭＣ）の上部（例えば、第２の方向（ＤＲ２）と向き合う方向）に位置する。

図１１Ａ及び図１１Ｂは、図４Ａの下部ウェハーとメモリセル領域のレイアウトを例として示す平面図である。図面の簡潔性と説明の便宜のために、先に説明したコンポーネントの説明又は参照符号が省略され得る。しかし、本発明の範囲がこれに限定されるものではない。

図１１Ａ及び図１１Ｂを参照すると、下部ウェハー（ＷＦ−ｄｃ）は、４つの第２のピクセル回路（ＰＸＣ１２〜ＰＸＣ４２）を含み得る。４つの第２のピクセル回路（ＰＸＣ１２〜ＰＸＣ４２）は、メモリセル領域（ＭＣＡ−ｃ）を共有することができる。

メモリセル領域（ＭＣＡ−ｃ）は、複数のメモリセルを含み得る。複数のメモリセルは、リアルメモリセル（ＲＭＣ）及びダミーセル（ＤＣ）を含み得る。メモリセル領域（ＭＣＡ−ｃ）は、第１〜第４のサブ領域（ｓＭＣＡ１〜ｓＭＣＡ４）に区分され得る。

先に説明された実施形態で、第１〜第４のサブ領域（ｓＭＣＡ１〜ｓＭＣＡ４）の各々に含まれているリアルメモリセル（ＲＭＣ）は、対応するデジタルピクセルのデジタル信号を格納するように構成される。一方、図１１Ｂのメモリセルアレイ（ＭＣＡ）の第１〜第４のサブ領域（ｓＭＣＡ１〜ｓＭＣＡ４）は、デジタルピクセル単位で区切られた領域を指し、第１〜第４のサブ領域（ｓＭＣＡ１〜ｓＭＣＡ４）の各々に含まれているリアルメモリセル（ＲＭＣ）は、対応するデジタルピクセルのデジタル信号を格納するか、又は隣接するデジタルピクセルのデジタル信号を格納するように構成され得る。

例えば、第１のサブ領域（ｓＭＣＡ１）に含まれているリアルメモリセル（ＲＭＣ）は、第１〜第４のワードライン（ＷＬ１〜ＷＬ４）に連結され、第１及び第２のビットライン（ＢＬ１、ＢＬ２）と連結され得る。第２のサブ領域（ｓＭＣＡ２）に含まれているリアルメモリセル（ＲＭＣ）は、第１〜第４のワードライン（ＷＬ１〜ＷＬ４）に連結され、第３及び第４のビットライン（ＢＬ３、ＢＬ４）と連結され得る。第３のサブ領域（ｓＭＣＡ３）に含まれているリアルメモリセル（ＲＭＣ）は、第５〜第８のワードライン（ＷＬ５〜ＷＬ８）に連結され、第１及び第２のビットライン（ＢＬ１、ＢＬ２）と連結され得る。第４のサブ領域（ｓＭＣＡ４）に含まれているリアルメモリセルは、第５〜第８のワードライン（ＷＬ５〜ＷＬ８）に連結され、第３及び第４のビットライン（ＢＬ３、ＢＬ４）と連結され得る。

このとき、第１の及び第３のワードライン（ＷＬ１、ＷＬ３）と連結されたリアルメモリセル（ＲＭＣ）は、第１のデジタルピクセルに対応するデジタル信号を格納するように構成される。第２及び第４のワードライン（ＷＬ２、ＷＬ４）に連結されたリアルメモリセル（ＲＭＣ）は、第２のデジタルピクセルに対応するデジタル信号を格納するように構成される。このとき、第１のデジタルピクセルは、第１のサブ領域（ｓＭＣＡ１）が位置した第２のピクセル回路を含むデジタルピクセルであり、第２のデジタルピクセルは、第２のサブ領域（ｓＭＣＡ２）が位置した第２のピクセル回路を含むデジタルピクセルであり得る。つまり、互いに隣接するデジタルピクセルに含まれているメモリセルは、互いに同一のビットラインを共有するように構成され得る。すなわち、図１１Ａ及び図１１Ｂの実施形態による、デジタルピクセルのリアルメモリセルは、ビットラインを共有する構造を有し得る。

上述した実施形態によると、第１のデジタルピクセルに対応するメモリセルは、第１及び第３のワードライン（ＷＬ１、ＷＬ３）に連結され、第２のデジタルピクセルに対応するメモリセルは、第２及び第４のワードライン（ＷＬ２、ＷＬ４）に連結される。すなわち、第１の方向（ＤＲ１）の反対方向側に位置するデジタルピクセルに対応するデジタル信号を格納するリアルメモリセルは、奇数番目のワードラインと連結され、第１の方向（ＤＲ１）側に位置するデジタルピクセルに対応するデジタル信号を格納するリアルメモリセルは、偶数番目のワードラインと連結される。

上述した第１及び第３のワードライン（ＷＬ１、ＷＬ３）は、第１の周辺領域（ＰＲＡ１）に位置するワードラインコンタクトを介してメタルラインと連結され、上述した第２及び第４のワードライン（ＷＬ２、ＷＬ４）は、第２の周辺領域（ＰＲＡ２）に位置するワードラインコンタクトを介してメタルラインと連結される。この場合に、同一の周辺領域で生成されたワードラインコンタクトの間の距離（つまり、ワードラインピッチ（ＷＬｐｔ））が、上述した実施形態と比較して増加することができる。例えば、図５Ａ〜図１０Ｂを参照して説明された実施形態では、互いに隣接したワードラインと連結されるワードラインコンタクトが、同じ周辺領域で、連続して形成される。一方、図１１Ａの実施形態では、互いに物理的に隣接していないワードライン（例えば、ＷＬ１、ＷＬ３）と連結されたワードラインコンタクトが、同じ周辺領域（例えば、ＰＲＡ１）で形成される。

言い換えると、第２の方向に沿って、すなわち、１つの周辺領域で形成されたワードラインコンタクトの間の距離（つまり、ワードラインピッチ）が増加することから、ワードラインコンタクトを形成するための工程の複雑度又は配線の複雑度が減少され得る。

上述した実施形態によると、イメージセンサー装置１００に含まれているメモリセル領域（ＭＣＡ−ａ）は、複数のメモリセルを含み得る。複数のメモリセルは、複数のビットラインと連結された複数のリアルメモリセルを含み得る。複数のリアルメモリセルのうち、第１のデジタルピクセルのデジタル信号を格納するために使用されるリアルメモリセル（ＲＭＣ）は、第１及び第３のワードライン（ＷＬ１、ＷＬ３）と連結される。第１のデジタルピクセルと物理的に隣接した第２のデジタルピクセルのデジタル信号を格納するために使用されるリアルメモリセル（ＲＭＣ）は、第２及び第４のワードライン（ＷＬ２、ＷＬ４）と連結される。このとき、第２のワードライン（ＷＬ２）は、第１のワードラインと第３のワードライン（ＷＬ１、ＷＬ３）との間に位置することができ、第３のワードライン（ＷＬ３）は、第２のワードラインと第４のワードライン（ＷＬ２、ＷＬ４）との間に位置することができる。このとき、第１及び第３のワードライン（ＷＬ１、ＷＬ３）に対するワードラインコンタクトは、第１の周辺領域（ＰＲＡ１）で形成され、第２及び第４のワードライン（ＷＬ２、ＷＬ４）に対するワードラインコンタクトは、第２の周辺領域（ＰＲＡ２）で形成される。したがって、ワードラインコンタクト間の距離が増加するにつれ、ワードラインコンタクトを形成する工程の複雑度が減少され得る。

なお、先に説明したように、図１１Ａ及び図１１Ｂの実施形態によると、リアルメモリセル（ＲＭＣ）の間のダミーセル（ＤＣ）又はダミーパターン領域（ＤＰＡ）が存在しないことから、メモリセル領域（ＭＣＡ−ｃ）が占める全体面積が減少され得る。減少された面積は、周辺領域（ＰＲＡ１〜ＰＲＡ４）の面積に使用される。したがって、減少されたコスト、向上された信頼性、及び改善された性能を有するイメージセンサー装置が提供される。

図１２は、本発明の実施形態によるメモリセル領域を例として示す平面図である。説明の便宜のために、先に説明したコンポーネントに対する詳しい説明は省略される。

図１２を参照すると、メモリセル領域（ＭＣＡ−ｄ）は、複数のメモリセルを含み、複数のメモリセルは、リアルメモリセル（ＲＭＣ）、ダミーセル（ＤＣ）、及び共有ダミーセル（ｓＤＣ）を含み得る。メモリセル領域（ＭＣＡ−ｄ）は、第１〜第４のサブ領域（ｓＭＣＡ１〜ｓＭＣＡ４）に区分される。先に説明したように、メモリセル領域（ＭＣＡ−ｄ）は、４つのデジタルピクセルにおいて共有されるメモリセル領域であり、４つのデジタルピクセルの各々で使用されるリアルメモリセル（ＲＭＣ）の構成は、図１１Ａ及び図１１Ｂを参照して説明したのと類似する。つまり、メモリセル領域（ＭＣＡ−ｄ）のリアルメモリセル（ＲＭＣ）は、ビットライン（ＢＬ１〜ＢＬ４）を共有する構造を有し得る。言い換えると、第１及び第３のワードライン（ＷＬ１、ＷＬ３）、並びに第１〜第４のビットライン（ＢＬ１〜ＢＬ４）と連結されたリアルメモリセル（ＲＭＣ）は、第１のデジタルピクセルに対応するデジタル信号を格納することができ、第２及び第４のワードライン（ＷＬ２、ＷＬ４）、並びに第１〜第４のビットライン（ＢＬ１〜ＢＬ４）と連結されたリアルメモリセル（ＲＭＣ）は、第２のデジタルピクセルに対応するデジタル信号を格納することができる。このとき、第１のデジタルピクセル及び第２のデジタルピクセルは、ピクセルアレイのレベルで、同じ行に位置し、互いに隣接するデジタルピクセルであり得る。

図１２のメモリセル領域（ＭＣＡ−ｄ）は、図１１Ａ及び図１１Ｂのメモリセル領域（ＭＣＡ−ｃ）とは異なり、第２の方向（ＤＲ２）に沿って配列されたリアルメモリセル（ＲＭＣ）の間で共有ダミーセル（ｓＤＣ）又は共有ダミーパターン領域（ｓＰＤＡ）が存在することができる。例えば、第１及び第２のサブ領域（ｓＭＣＡ１、ｓＭＣＡ２）に位置したリアルメモリセル（ＲＭＣ）と第３及び第４のサブ領域（ｓＭＣＡ３、ｓＭＣＡ４）に位置したリアルメモリセル（ＲＭＣ）との間に、共有ダミーセル（ｓＤＣ）又は共有ダミーパターン領域（ｓＰＤＡ）が存在することができる。

図１３は、本発明の実施形態によるメモリセル領域を例として示す平面図である。説明の便宜のために、先に説明したコンポーネントに対する詳しい説明は省略される。

図１３を参照すると、メモリセル領域（ＭＣＡ−ｄ）は、複数のメモリセルを含み、複数のメモリセルは、リアルメモリセル（ＲＭＣ）、ダミーセル（ＤＣ）、及び共有ダミーセル（ｓＤＣ）を含み得る。メモリセル領域（ＭＣＡ−ｄ）は、第１〜第４のサブ領域（ｓＭＣＡ１〜ｓＭＣＡ４）に区分され得る。

このとき、第１及び第３のワードライン（ＷＬ１、ＷＬ３）、並びに第１及び第２のビットライン（ＢＬ１、ＢＬ２）と連結されたリアルメモリセル（ＲＭＣ）は、第１のデジタルピクセルから生成されたデジタル信号を格納するように構成され、第２及び第４のワードライン（ＷＬ２、ＷＬ４）、並びに第３及び第４のビットライン（ＢＬ３〜ＢＬ４）と連結されたリアルメモリセル（ＲＭＣ）は、第２のデジタルピクセルから生成されたデジタル信号を格納するように構成され得る。このとき、第１のデジタルピクセル及び第２のデジタルピクセルは、ピクセルアレイのレベルで、同じ行に位置し、互いに隣接するデジタルピクセルであり得る。つまり、上述したように、１つのデジタルピクセルで使用されるリアルメモリセルは、メモリセル領域（ＭＣＡ−ｅ）（又はメモリセルアレイ）の観点から、隣接していないワードラインと連結され、１つのデジタルピクセルに対応するサブ領域に含まれ得る。

たとえ図面に図示されてはいないが、図７Ａ又は図８を参照して説明したように、メモリセル領域（ＭＣＡ−ｅ）の第１〜第４のサブ領域（ｓＭＣＡ１〜ｓＭＣＡ４）の各々の間に共有ダミーセル（ｓＤＣ）又は共有ダミーパターン領域（ｓＰＤＡ）が存在することができる。

図１４Ａ及び図１４Ｂは、本発明の実施形態による下部ウェハーとメモリセル領域のレイアウトを例として示す平面図である。説明の便宜のために、先に説明したコンポーネントに対する詳しい説明は省略される。

図１４Ａ及び図１４Ｂを参照すると、下部ウェハー（ＷＦ−ｄｆ）は、複数の第２のピクセル回路（ＰＸＣ１２、ＰＸＣ２２、ＰＸＣ３２、ＰＸＣ４２、ＰＸＣ５２、ＰＸＣ６２）を含み得る。複数の第２のピクセル回路（ＰＸＣ１２〜ＰＸＣ６２）は、１つのメモリセルアレイ（ＭＣＡ−ｆ）を共有することができる。

メモリセルアレイ（ＭＣＡ−ｆ）は、複数のメモリセルを含み、複数のメモリセルは、リアルメモリセル（ＲＭＣ）及びダミーセル（ＤＣ）を含み得る。先に説明したように、メモリセル領域（ＭＣＡ−ｆ）は、複数のサブ領域（ｓＭＣＡ１〜ｓＭＣＡ６）に区分され得る。メモリセル領域（ＭＣＡ−ｆ）のリアルメモリセル（ＲＭＣ）は、複数のワードライン（ＷＬ１〜ＷＬ１２）及び複数のビットライン（ＢＬ１〜ＢＬ４）と連結され得る。リアルメモリセル（ＲＭＣ）とデジタルピクセル又は第２のピクセル回路との間の対応関係は、図１１Ａ及び図１１Ｂを参照して説明したのと類似する。つまり、メモリセル領域（ＭＣＡ−ｆ）のリアルメモリセル（ＲＭＣ）は、ビットラインを共有する構造を有し得る。これは前で説明されたため、これに対する詳しい説明は省略される。

先に説明したのとは異なり、図１４Ａ及び図１４Ｂのメモリセル領域（ＭＣＡ−ｆ）は、第２の方向（ＤＲ２）に沿って配列されたリアルメモリセル（ＲＭＣ）の間にダミーセル（ＤＣ）又は共有ダミーセル（ｓＤＣ）が存在しないことが有り得る。第２の方向（ＤＲ２）に沿って配列されたリアルメモリセル（ＲＭＣ）の間にダミーセル（ＤＣ）又は共有ダミーセル（ｓＤＣ）が存在していない構成は、図１０Ａ及び図１０Ｂを参照して説明されたため、これに対する詳しい説明は省略される。

たとえ図面に図示されてはいないが、図１０Ａ及び図１０Ｂを参照して説明したのと同様に、下部ウェハー（ＷＦ−ｄｆ）のエッジ領域に位置する第２のピクセル回路のサブ領域では、第２の方向（ＤＲ２）側又は第２の方向（ＤＲ２）の反対方向側に位置するダミーセル（ＤＣ）を含み得る。これは、図１０Ａ及び図１０Ｂを参照して説明されたため、これに対する詳しい説明は省略される。

図１５Ａ及び図１５Ｂは、本発明の実施形態によるイメージセンサー装置の上部ウェハー及び下部ウェハーのレイアウトを例として示す平面図である。説明の便宜のために、先に説明したコンポーネントに対する詳しい説明は省略される。図１５Ａ及び図１５Ｂを参照すると、上部ウェハー（ＷＦ−ｕ１）は、複数の第１のサブピクセル回路（ｓＰＤ１１〜ｓＰＤ４１）を含み得る。複数の第１のサブピクセル回路（ｓＰＤ１１〜ｓＰＤ４１）の各々は、外部から入射された光を検出するように構成された光検出器又はフォトダイオードを含み得る。例えば、複数のサブピクセル回路（ｓＰＤ１１〜ｓＰＤ４１）の各々は、図３Ａ〜図３Ｄを参照して説明された光検出器（ＰＤＴ）又はフォトダイオード（ＰＤ）を含み得る。複数のサブピクセル回路（ｓＰＤ１１〜ｓＰＤ４１）は、行方向（すなわち、第１の方向（ＤＲ１））及び列方向（すなわち、第２の方向（ＤＲ２））に沿って配列され得る。

例としての実施形態で、同じピクセルグループに含まれている光検出器又はフォトダイオードは、同じ色の光を検出するように構成される。例えば、第１のピクセルグループ（ＰＸＧ１）に含まれた複数の第１のサブピクセル回路（ｓＰＤ１１）は、第１の色（例えば、緑（Ｇ：Green））の光を検出するように構成され、第２のピクセルグループ（ＰＸＧ２）に含まれた複数の第２のサブピクセル回路（ｓＰＤ２１）は、第２の色（例えば、赤（Ｒ：Red））の光を検出するように構成され、第３のピクセルグループ（ＰＸＧ３）に含まれた複数の第３のサブピクセル回路（ｓＰＤ３１）は、第３の色（例えば、青（Ｂ：Blue））の光を検出するように構成され、第４のピクセルのグループ（ＰＸＧ４）に含まれた複数の第４のサブピクセル回路（ｓＰＤ４１）は、第１の色（例えば、緑（Ｇ：Green））の光を検出するように構成される。しかし、本発明の範囲がこれに限定されるものではなく、多様な検出パターンのために、複数のサブピクセル回路の上部に多様なパターンのカラーフィルタアレイ（ＣＦＡ：color filter array）が形成され得る。

下部ウェハー（ＷＦ−ｄ１）は、複数の第２のサブピクセル回路（ｓＰＤ１２、ｓＰＤ２２、ｓＰＤ３２、ｓＰＤ４２）を含み得る。複数の第２のサブピクセル回路（ｓＰＤ１２〜ｓＰＤ４２）の各々は、上部ウェハー（ＷＦ−ｕ１）の複数の第１のサブピクセル回路（ｓＰＤ１１〜ｓＰＤ４１）と重なるよう配置され得る。例えば、第１のサブピクセル回路（たとえば、ｓＰＤ１１）の各々は、第２のサブピクセル回路（例えば、ｓＰＤ１２）と重なるよう配置され得る。残りの第２のサブピクセル（ｓＰＤ２２〜ｓＰＤ４２）は、先に説明したのと同様に配列されるため、これに対する詳しい説明は省略される。

複数の第１のサブピクセル回路（ｓＰＤ１１〜ｓＰＤ４１）、及び複数の第２のサブピクセル回路（ｓＰＤ１２〜ｓＰＤ４２）は、複数のピクセルグループ（ＰＸＧ１〜ＰＸＧ４）に区分される。例えば、４つの第１のサブピクセル回路（ｓＰＤ１１）及び第４つの第２のサブピクセル回路（ｓＰＤ１２）は、１つの第１のピクセルグループ（ＰＸＧ１）を形成することができる。１つの第１のピクセルグループ（ＰＸＧ１）は、図３Ａ〜図３Ｄを参照して説明された１つのデジタルピクセル（ＤＰ）として動作することができる。つまり、４つの光検出器（ＰＤＴ）又は４つのフォトダイオード（ＰＤ）からの検出信号又は光信号が１つの信号に結合され、１つのコンパレータ（ＣＯＭＰ）を介して４つの第１のサブピクセル回路（ｓＰＤ１１）に対応する１つの比較信号が出力され得る。この場合には、４つの第１のサブピクセル回路（ｓＰＤ１１）に対応する１つのセットのデジタル信号がメモリ回路に格納され得る。残りのサブピクセル回路（ｓＰＤ２１〜ｓＰＤ４１）、及び残りのピクセルグループ（ＰＸＧ２〜ＰＸＧ４）も、また先に説明したのと類似するため、これに対する詳しい説明は省略される。

このとき、１つのサブ第１のピクセル回路（例えば、ｓＰＤ１１）及び第２のサブピクセル回路（たとえば、ｓＰＤ１２）の各々のサイズやピッチは「Ｌ１１」であり得る。１つのピクセルのグループ（例えば、ＰＸＧ１）のサイズやピッチは「Ｌ１２」であり得る。先に説明したように、４つのサブピクセル回路が１つのピクセルのグループを構成し、１つのピクセルのグループで、１つのコンパレータが使用されるため、１つのコンパレータのサイズやピッチは、１つのピクセルグループのサイズ又はピッチである「Ｌ１２」と同一であり得る。

つまり、複数の光検出器又は複数のフォトダイオードは、１つのデジタルピクセルとして動作する１つのピクセルグループに含まれ、１つのピクセルのグループは、１つのコンパレータと１つのメモリ回路を含み得る。１つのコンパレータは、下部ウェハー（ＷＦ−ｄ１）の対応する第２のサブピクセル回路（例えば、４つのｓＰＤ１２）に形成され得る。また、１つのコンパレータの一部は、上部ウェハー（ＷＦ−ｕ１）の対応する第１のサブピクセル回路（例えば、４つのｓＰＤ１１）の領域に形成され、残りの一部は、下部ウェハー（ＷＦ−ｄ１）の対応する第２のサブピクセル回路（例えば、４つのｓＰＤ１２）に形成され得る。

例としての実施形態で、４つのピクセルのグループ（ＰＸＧ１〜ＰＸＧ４）は、１つのメモリセル領域（ＭＣＡ−１）を共有することができる。例えば、４つのピクセルのグループ（ＰＸＧ１〜ＰＸＧ４）の各々が１つのデジタルピクセルとして動作するので、４つのピクセルのグループ（ＰＸＧ１〜ＰＸＧ４）の各々は、１つのセットのリアルメモリセル（ＲＭＣ）を必要とする。この場合には、図１〜図１４Ｂを参照して説明されたように、４つのセットのリアルメモリセル（ＲＭＣ）が１つのメモリセル領域（ＭＣＡ１）に含まれ、４つのピクセルのグループ（ＰＸＧ１〜ＰＸＧ４）は、１つのメモリセル領域（ＭＣＡ１）を共有することができる。図１５Ｂにおいて、メモリセル領域（ＭＣＡ−１）の一部の例示（図７Ａのメモリセル領域（ＭＣＡ）と類似した構造）が示されているが、本発明の範囲がこれに限定されるものではなく、メモリセル領域（ＭＣＡ−１）は、先に説明された多様な構造やレイアウトを有するメモリセル領域の各々又はそれらの組み合わせの形態を有し得る。

上述したように、本発明の実施形態によると、イメージセンサー装置は、複数のデジタルピクセルを含み得る。複数のデジタルピクセルの各々は、デジタル信号を格納するためのメモリセルを必要とすることができる。このとき、本発明の実施形態によると、隣接する少なくとも２つのデジタルピクセルは、１つのメモリセル領域を共有することができる。これにより、メモリセル領域で形成されるダミーパターン領域の面積が減少され、減少された面積が、他のコンポーネントを形成するための周辺領域の面積として使用され得る。したがって、周辺領域で形成されるコンポーネントの信頼性が向上されるか、又は他の追加機能のためのコンポーネントがさらに追加され得る。したがって、減少されたコスト、向上された信頼性、及び改善された性能を有するイメージセンサー装置が提供される。

図１６Ａ及び図１６Ｂは、図１のイメージセンサー装置を例として示す斜視図及び平面図である。例としての実施形態では、図１６Ａ及び図１６Ｂを参照して、本発明の実施形態によるイメージセンサー装置１００の例としての実施形態が物理的な構造の観点から説明される。つまり、以下の図面を参照して、本発明の実施形態によるイメージ装置に含まれている半導体ウェハーを基準に、本発明の実施形態が説明される。本発明の技術的思想を容易に説明するために、以下の図面に示されたコンポーネントは、実際に実装された半導体ウェハー、半導体チップ、半導体ダイ、半導体パッケージなどと異なり、簡略化されて示される。

図１、図１６Ａ、及び図１６Ｂを参照すると、イメージセンサー装置１００は、第１〜第３の半導体ウェハー（ＷＦ１〜ＷＦ３）を含み得る。第１〜第３の半導体ウェハー（ＷＦ１〜ＷＦ３）の各々は、異なる半導体プロセス又は異なる半導体ウェハーから製造され得る。

第１の半導体ウェハー（ＷＦ１）は、第２の半導体ウェハー（ＷＦ２）上で第２の半導体ウェハー（ＷＦ２）と電気的に連結され得る。第２の半導体ウェハー（ＷＦ２）は、第３の半導体ウェハー（ＷＦ３）上で第３の半導体ウェハー（ＷＦ３）と電気的に連結され得る。言い換えると、第２の半導体ウェハー（ＷＦ２）は、第１の半導体ウェハーと第３の半導体ウェハー（ＷＦ１、ＷＦ３）との間に位置することができる。

第１の半導体ウェハー（ＷＦ１）は、第１のピクセル回路領域（ＰＸＣＡ１）及び第１のパッド領域（ＰＡ１）を含み得る。第１のピクセル回路領域（ＰＸＣＡ１）及び第１のパッド領域（ＰＡ１）は、互いに物理的に区分されるか、又は所定の距離だけ離隔され得る。

第１のピクセル回路領域（ＰＸＣＡ１）は、複数のデジタルピクセルの１１０の各々の一部を形成するための領域であり得る。たとえば、先に説明したように、第１のピクセル回路領域（ＰＸＣＡ１）は、複数のデジタルピクセル（ＤＰ）の各々の第１のピクセル回路（例えば、光検出器、又はコンパレータの一部）を含み得る。

第１のパッド領域（ＰＡ１）は、第２の半導体ウェハー（ＷＦ２）の第２のパッド領域（ＰＡ２）と連結されるように構成された複数のパッドを形成するための領域であり得る。第１のパッド領域（ＰＡ１）は、第１の半導体ウェハー（ＷＦ１）に形成されたメタル層を介して、第１のピクセル回路領域（ＰＸＣＡ１）のコンポーネントと連結され得る。

第２の半導体ウェハー（ＷＦ２）は、第２のピクセル回路領域（ＰＸＣＡ２）、第２のパッド領域（ＰＡ２）、ピクセルドライバー領域（ＰＤＡ）、及び第３のパッド領域（ＰＡ３）を含み得る。第２のピクセル回路領域（ＰＸＣＡ２）は、複数のデジタルピクセルの（ＰＤ）の各々の第２のピクセル回路（例えば、コンパレータの一部又はピクセルの残りのコンポーネント）を含み得る。例としての実施形態では、第２のピクセル回路領域（ＰＸＣＡ２）は、図１〜図１５を参照して説明されたメモリセル領域及び周辺領域を含み得る。

例としての実施形態で、第１の半導体基板（ＷＦ１）の第１のピクセル回路領域（ＰＸＣＡ１）に形成されたコンパレータ１１２の第１の部分、及び第２の半導体基板（ＷＦ２）の第２のピクセル回路領域（ＰＸＣＡ２）に形成されたコンパレータ１１２の第２の部分は、第１のピクセル回路領域（ＰＸＣＡ１）又は第２のピクセル回路領域（ＰＸＣＡ２）と対応する平面上に形成された連結構造体を介して、それぞれ接合され得る。例としての実施形態では、連結構造体は、Ｃｕ−ｔｏ−Ｃｕボンディング、ＴＳＶ、ＢＶＳなどのような半導体ウェハーの間を接合させるように構成されたコンポーネント又は物質であり得る。

ピクセルドライバー領域（ＰＤＡ）は、先に説明したピクセルドライバー１２０を形成するための領域であり得る。ピクセルドライバー領域（ＰＤＡ）には、先に説明したカウンター１２１、行ドライバー１２２、ランプジェネレータ１２３、及び電圧ジェネレータ１２４などのような一部のアナログ回路が形成され得る。

第２のパッド領域（ＰＡ２）は、第１のパッド領域（ＰＡ１）と連結された複数のパッドを形成するための領域であり得る。第２のパッド領域（ＰＡ２）の複数のパッドは、連結構造体を介して第１のパッド領域（ＰＡ１）の複数のパッドとそれぞれ連結され得る。例としての実施形態では、連結構造体は、Ｃｕ−ｔｏ−Ｃｕボンディング、ＴＳＶ、ＢＶＳなどのような半導体ウェハーの間を接合させるように構成されたコンポーネント又は物質であり得る。

第３のパッド領域（ＰＡ３）は、第３の半導体ウェハー（ＷＦ３）と連結された複数のパッドを形成するための領域であり得る。

例としての実施形態で、第２のピクセル回路領域（ＰＸＣＡ２）、第２のパッド領域（ＰＡ２）、ピクセルドライバー領域（ＰＤＡ）、及び第３のパッド領域（ＰＡ３）の各々に含まれている多様なコンポーネントは、第２の半導体ウェハー（ＷＦ２）のメタル層を介して互いにそれぞれ連結され得る。

第３の半導体ウェハー（ＷＦ３）は、デジタルロジック回路領域（ＤＬＡ）及び第４のパッド領域（ＰＡ４）を含み得る。デジタルロジック回路領域（ＤＬＡ）は、先に説明されたデジタルロジック回路１３０を形成するための領域であり得る。第４のパッド領域（ＰＡ４）は、複数のパッドを形成するための領域であり得る。第４のパッド領域（ＰＡ４）の複数のパッドは、第３のパッド領域（ＰＡ３）の複数のパッドと連結構造体を介して互いに連結され得る。例としての実施形態では、連結構造体は、Ｃｕ−ｔｏ−Ｃｕボンディング、ＴＳＶ、ＢＶＳ などのような半導体ウェハーの間を接合させるように構成されたコンポーネント又は物質であり得る。

例としての実施形態で、第１の半導体ウェハー（ＷＦ１）の第１のピクセル回路領域（ＰＸＣＡ１）及び第２の半導体ウェハー（ＷＦ２）の第２のピクセル回路領域（ＰＸＣＡ２）は、互いに同じ平面領域で重なるように配置され、ピクセルコア領域のように、複数のデジタルピクセルを形成するための領域であり得る。

第１及び第２の半導体ウェハーの（ＷＦ１、ＷＦ２）の第１及び第２のピクセル回路領域（ＰＸＣＡ１、ＰＸＣＡ２）を除いた残りの領域は、周辺領域（又は周辺回路領域）として、半導体ウェハー間の連結構造体、又は駆動回路、アナログ回路等を形成するための領域であり得る。例としての実施形態では、イメージセンサー装置１０においてデジタル信号に基づいて動作する回路又は物理的コンポーネントは、第３の半導体ウェハー（ＷＦ３）に形成され得る。

上述したように、本発明の実施形態によるイメージセンサー装置１００は、複数のピクセルが１つのメモリセル領域を共有することにより、メモリセル領域が占める面積を減少させることができる。メモリセル領域の減少された面積が、周辺領域として使用され得るため、周辺領域に含まれているコンポーネントの信頼性が向上することができ、イメージセンサー装置１００の他の機能のための追加のコンポーネントがさらに追加され得る。したがって、減少されたコスト、向上された信頼性、及び改善された性能を有するイメージセンサー装置が提供される。

図１７は、本発明によるイメージセンサー装置が適用された電子装置を例として示すブロック図である。図１７を参照すると、電子装置１０００は、タッチパネル１１００、タッチ駆動回路１１０２、ディスプレイパネル１２００、ディスプレイ駆動回路１２０２、システムメモリ１４００、ストレージ装置１５００、イメージプロセッサ１６００、通信ブロック１７００、オーディオプロセッサ１８００、及びメインプロセッサ１９００を含み得る。例としての実施形態では、電子装置２０００は、ポータブル通信端末、ＰＤＡ（Personal Digital Assistant）、ＰＭＰ（Portable Media Player）、デジタルカメラ、スマートフォン、タブレットコンピュータ、ラップトップコンピュータ、ウェアラブル（Wearable）装置などのような、多様な電子機器のうちいずれか１つであり得る。

タッチ駆動回路１１０２は、タッチパネル１１００を制御するように構成される。タッチパネル１１００は、タッチ駆動回路１１０２の制御によってユーザーからのタッチ入力を検出するように構成される。ディスプレイ駆動回路１２０２は、ディスプレイパネル１２００を制御するように構成される。ディスプレイパネル１２００は、ディスプレイ駆動回路１２０２の制御によってイメージ情報を表示するように構成される。

システムメモリ１４００は、電子装置１０００の動作に利用されるデータを格納する。例として、システムメモリ１４００は、メインプロセッサ１９００によって処理されたデータ、又は処理されるデータを一時的に格納することができる。例としての実施形態では、イメージ信号プロセッサ１６３０から出力された出力データは、システムメモリ１４００に格納され得る。

ストレージ装置１５００は、電源供給に関係なく、データを格納することができる。例として、ストレージ装置１５００は、フラッシュメモリ、ＰＲＡＭ、ＭＲＡＭ、ＲｅＲＡＭ、ＦＲＡＭなどのような多様な不揮発性メモリのうち、少なくとも１つを含み得る。例として、ストレージ装置１５００は、電子装置１０００のエンベデッドメモリ及び／又はリムーバブルメモリを含み得る。

イメージプロセッサ１６００は、レンズ１６１０を介して光信号を受信することができる。イメージプロセッサ１６００に含まれるイメージ装置１６２０とイメージ信号プロセッサ１６３０は、受信された光信号に基づいて、外部のオブジェクトに関するイメージ情報を生成することができる。例としての実施形態では、イメージ信号プロセッサ１６３０は、図１〜図１６を参照して説明されたイメージセンサー装置であるか、又は図１〜図１６を参照して説明された方法に基づいて動作することができる。

通信ブロック１７００は、アンテナ１７１０を介して外部装置／システムと信号を交換することができる。通信ブロック１７００のトランシーバー１７２０とＭＯＤＥＭ２７３０（Modulator/Demodulator）は、多様な無線プロトコルのうち、少なくとも１つに基づいて、外部装置／システムと交換される信号を処理することができる。

オーディオプロセッサ１８００は、オーディオ信号プロセッサ１８１０を利用して、オーディオ信号を処理することができる。オーディオプロセッサ１８００は、マイク１８２０を介してオーディオ入力を受信したり、スピーカー１８３０を介してオーディオ出力を提供したりできる。

メインプロセッサ１９００は、電子装置１０００の全体的な動作を制御することができる。メインプロセッサ１９００は、電子装置１０００のコンポーネントの動作を制御／管理することができる。メインプロセッサ１９００は、電子装置１０００を動作させるために、多様な演算を処理することができる。例としての実施形態では、図１７のコンポーネントの中のいくつかは、システム・オン・チップ（System-on-Chip）の形態で実装されて、電子装置１０００のアプリケーションプロセッサ（ＡＰ：Application Processor）として提供され得る。

上述された内容は、本発明を実施するための具体的な実施形態である。本発明は、上述された実施形態だけでなく、単純に設計変更されたり、容易に変更されたりする実施形態も含む。また、本発明は、実施形態を用いて容易に変形して実施することができる技術も含まれる。したがって、本発明の範囲は、上述された実施形態に限定されて定められてはならず、後述する特許請求の範囲だけでなく、この発明の特許請求の範囲と均等なものによって定められなければならないだろう。

Claims (22)

1. 第１の光検出器、及び前記第１の光検出器からの第１の出力に対応する第１のデジタル信号を格納するように構成された第１のメモリセルを含む第１のデジタルピクセルと、
   第２の光検出器、及び前記第２の光検出器からの第２の出力に対応する第２のデジタル信号を格納するように構成された第２のメモリセルを含み、前記第１のデジタルピクセルから第１の方向側に隣接して位置する第２のデジタルピクセルと、を備え、
   前記第１のメモリセル及び前記第２のメモリセルは、複数のビットラインと連結され、
   前記第１のメモリセルは、第１及び第３のワードラインとそれぞれ連結され、前記第２のメモリセルは、第２及び第４のワードラインとそれぞれ連結され、
   前記第２のワードラインは、前記第１のワードラインと前記第３のワードラインとの間に位置し、前記第３のワードラインは、前記第２のワードラインと前記第４のワードラインとの間に位置する、イメージセンサー装置。
2. 前記第１及び第３のワードラインは、前記第１のメモリセルから前記第１の方向の反対方向側に位置する第１及び第３のワードラインコンタクトと電気的に連結され、
   前記第２及び第４のワードラインは、前記第２のメモリセルから前記第１の方向側に位置する第２及び第４のワードラインコンタクトと電気的に連結される、請求項１に記載のイメージセンサー装置。
3. 前記第１のワードラインコンタクトと前記第３のワードラインコンタクトとの間の第１の間隔、及び前記第２のワードラインコンタクトと前記第４のワードラインコンタクトとの間の第２の間隔は、前記第１のワードラインと前記第２のワードラインとの間の間隔、前記第２のワードラインと前記第３のワードラインとの間の間隔、及び前記第３のワードラインと前記第４のワードラインとの間の間隔より広い、請求項２に記載のイメージセンサー装置。
4. 第３の光検出器、及び前記第３の光検出器からの第３の出力に対応する第３のデジタル信号を格納するように構成された第３のメモリセルを含み、前記第１のデジタルピクセルから第２の方向側に隣接して位置する第３のデジタルピクセルと、
   第４の光検出器、及び前記第４の光検出器からの第４の出力に対応する第４のデジタル信号を格納するように構成された第４のメモリセルを含み、前記第２のデジタルピクセルから前記第２の方向側に隣接して位置する第４のデジタルピクセルと、を備え、
   前記第３のメモリセル及び前記第４のメモリセルは、前記複数のビットラインと連結され、
   前記第３のメモリセルは、第５及び第７のワードラインとそれぞれ連結され、前記第４のメモリセルは、第６及び第８のワードラインとそれぞれ連結され、
   前記第５のワードラインは、前記第４のワードラインと前記第６のワードラインとの間に位置し、前記第７のワードラインは、前記第６のワードラインと第８のワードラインとの間に位置し、前記第６のワードラインは、前記第５のワードラインと第７のワードラインとの間に位置する、請求項１に記載のイメージセンサー装置。
5. 前記第５及び第７のワードラインは、前記第３のメモリセルから前記第１の方向の前記反対方向側に位置する第５及び第７のワードラインコンタクトと電気的に連結され、
   前記第６及び第８のワードラインは、前記第４のメモリセルから前記第１の方向側に位置する第６及び第８のワードラインコンタクトと電気的に連結される、請求項４に記載のイメージセンサー装置。
6. 前記第１のメモリセル、前記第２のメモリセル、前記第３のメモリセル、及び前記第４のメモリセルは、単一のメモリセルアレイに含まれ、
   前記単一のメモリセルアレイは、
   前記第１のワードラインから前記第２の方向の反対方向側に位置する第１のダミーパターン領域と、
   前記第８のワードラインから前記第２の方向側に位置する第２のダミーパターン領域と、
   前記第１〜第４のメモリセルから前記第１の方向の反対方向側に位置する第３のダミーパターン領域と、
   前記第１〜第４のメモリセルから前記第１の方向側に位置する第４のダミーパターン領域と、をさらに含む、請求項４に記載のイメージセンサー装置。
7. 前記単一のメモリセルアレイは、
   前記第４のワードラインと前記第５のワードラインと間に位置する共有ダミーパターン領域と、をさらに含む、請求項６に記載のイメージセンサー装置。
8. 前記複数のビットラインにデジタルコードを提供するように構成されたカウンターと、
   前記第１の光検出器及び前記第２の光検出器を制御する第１及び第２の光検出器の制御信号、並びに前記第１のメモリセル及び前記第２のメモリセルを制御する第１及び第２のメモリ制御信号を出力するように構成された行ドライバーと、
   ランプ信号を生成するように構成されたランプジェネレータと、をさらに備え、
   前記第１の光検出器は、前記第１の光検出器の制御信号に応答して、前記第１の出力を出力するように構成され、
   前記第２の光検出器は、前記第２の光検出器の制御信号に応答して、前記第２の出力を出力するように構成される、請求項１に記載のイメージセンサー装置。
9. 前記第１のデジタルピクセルは、前記第１の光検出器からの前記第１の出力を前記ランプ信号と比較して、第１の比較信号を出力するように構成された第１のコンパレータをさらに含み、
   前記第２のデジタルピクセルは、前記第２の光検出器からの前記第２の出力を前記ランプ信号と比較して、第２の比較信号を出力するように構成された第２のコンパレータをさらに含む、請求項８に記載のイメージセンサー装置。
10. 前記第１のメモリセルは、第１のメモリ制御信号及び前記第１の比較信号に基づいて、前記複数のビットラインを介して提供される前記デジタルコードを前記第１のデジタル信号として格納するように構成され、
    前記第２のメモリセルは、前記第２のメモリ制御信号と前記第２の比較信号に基づいて、前記複数のビットラインを介して提供される前記デジタルコードを前記第２のデジタル信号として格納するように構成される、請求項９に記載のイメージセンサー装置。
11. 前記第１の光検出器からの前記第１の出力と前記ランプ信号を比較して、第１の比較信号を出力し、前記第２の光検出器からの前記第２の出力と前記ランプ信号を比較して、第２の比較信号を出力するように構成された共有コンパレータと、をさらに含む、請求項８に記載のイメージセンサー装置。
12. 前記第１の光検出器は、外部から入射された第１の色の光を検出するように構成された複数の第１のフォトダイオードを含み、
    前記第２の光検出器は、前記外部から入射された第２の色の光を検出するように構成された複数の第２のフォトダイオードを含む、請求項１に記載のイメージセンサー装置。
13. 第１の光検出器、及び前記第１の光検出器からの第１の出力に対応する第１のデジタル信号を格納するように構成された第１のメモリセルを含む第１のデジタルピクセルと、
    第２の光検出器、及び前記第２の光検出器からの第２の出力に対応する第２のデジタル信号を格納するように構成された第２のメモリセルを含み、前記第１のデジタルピクセルから第１の方向側に隣接して位置する第２のデジタルピクセルと、を備え、
    前記第１のメモリセル及び前記第２のメモリセルは、第１の半導体ウェハー上に形成され、
    前記第１の半導体ウェハーは、
    前記第１のメモリセルを含む第１の領域と、
    前記第１の領域から前記第１の方向側に位置し、前記第２のメモリセルを含む第２の領域と、
    前記第１の領域と前記第２の領域との間に位置する第１の共有ダミーパターン領域と、
    前記第１の領域から前記第１の方向の反対方向側に隣接して位置する第１のダミーパターン領域と、
    前記第２の領域から前記第１の方向側に隣接して位置する第２のダミーパターン領域と、を含み、
    前記第１の共有ダミーパターン領域の前記第１の方向に沿った第１の幅は、前記第１のダミーパターン領域の前記第１の方向に沿った第２の幅の２倍、又は前記第２のダミーパターン領域の前記第２の方向に沿った第３の幅の２倍よりも小さい、イメージセンサー装置。
14. 前記第１のメモリセルは、第１のビットライン及び第１のワードラインと連結され、前記第２のメモリセルは、第２のビットライン及び第２のワードラインと連結される、請求項１３に記載のイメージセンサー装置。
15. 前記第１のメモリセルのうちの少なくとも１つ、及び前記第２のメモリセルのうちの少なくとも１つは、同じ行に位置し、
    前記第１の共有ダミーパターン領域は、前記第１のメモリセルのうち前記少なくとも１つ、及び前記第２のメモリセルのうち前記少なくとも１つと前記同じ行に位置し、前記第１のワードライン及び前記第２のワードラインと連結されていない、少なくとも１つの隔離用ダミーセルを含む、請求項１４に記載のイメージセンサー装置。
16. 第３の光検出器、及び前記第３の光検出器からの第３の出力に対応する第３のデジタル信号を格納するように構成された第３のメモリセルを含み、前記第１のデジタルピクセルから第２の方向側に隣接して位置する第３のデジタルピクセルと、
    第４の光検出器、及び前記第４の光検出器からの第４の出力に対応する第４のデジタル信号を格納するように構成された第４のメモリセルを含み、前記第２のデジタルピクセルから前記第２の方向側に隣接して位置する第２のデジタルピクセルと、を備え、
    前記第３のメモリセル、及び前記第４のメモリセルは、前記第１の半導体ウェハー上に形成され、
    前記第１の半導体ウェハーは、
    前記第３のメモリセルを含み、前記第１の領域から第２の方向側に位置する第３の領域と、
    前記第４のメモリセルを含み、前記第３の領域から前記第１の方向側に位置する第４の領域と、
    前記第３の領域と前記第４の領域との間に位置する第２の共有ダミーパターン領域と、
    前記第３の領域から前記第１の方向の反対方向側に隣接して位置する第３のダミーパターン領域と、
    前記第４の領域から前記第１の方向側に隣接して位置する第４のダミーパターン領域と、を含み、
    前記第２の共有ダミーパターン領域の前記第１の方向に沿った第４の幅は、前記第３のダミーパターン領域の前記第１の方向に沿った第５の幅の２倍、又は前記第４のダミーパターン領域の前記第１の方向に沿った第６の幅の２倍よりも小さい、請求項１３に記載のイメージセンサー装置。
17. 前記半導体ウェハーは、
    前記第１及び第２の領域から前記第２の方向の反対方向側に位置する第５のダミーパターン領域と、
    前記第３及び第４の領域から前記第２の方向側に位置する第６のダミーパターン領域と、
    前記第１の領域と前記第２の領域との間に、及び前記第３の領域と前記第４の領域との間に位置する第３の共有ダミーパターン領域と、をさらに含み、
    前記第３の共有ダミーパターン領域の前記第２の方向に沿った第７の幅は、前記第５のダミーパターン領域の前記第２の方向に沿った第８の幅の２倍、又は前記第６のダミーパターン領域の前記第２の方向に沿った第９の幅の２倍よりも小さい、請求項１６に記載のイメージセンサー装置。
18. 前記第１の光検出器、前記第２の光検出器、前記第３の光検出器、及び前記第４の光検出器は、第２の半導体ウェハーに形成され、
    前記第１の光検出器が形成される領域と前記第１の領域が重畳され、前記第２の光検出器が形成される領域と前記第２の領域が重畳され、前記第３の光検出器が形成される領域と前記第３の領域が重畳され、前記第４の光検出器が形成される領域と前記第４の領域が重畳されるように前記第２の半導体ウェハー上に前記第１の半導体ウェハーが積層される、請求項１６に記載のイメージセンサー装置。
19. 第１の光検出器、及び前記第１の光検出器からの第１の検出信号に対応する第１のデジタル信号を格納するように構成された第１のメモリセルを含む第１のデジタルピクセルと、
    第２の光検出器、及び前記第２の光検出器からの第２の検出信号に対応する第２のデジタル信号を格納するように構成された第２のメモリセルを含み、前記第１のデジタルピクセルと、第１の方向に沿って隣接して位置する第２のデジタルピクセルを含み、
    前記第１のメモリセル及び前記第２のメモリセルは、単一のメモリセルアレイに含まれる、イメージセンサー装置。
20. 前記第１のメモリセルは、第１のワードライン及び複数のビットラインとそれぞれ連結され、
    前記第２のメモリセルは、第２のワードラインと前記複数のビットラインとそれぞれ連結される、請求項１９に記載のイメージセンサー装置。
21. 第１の光検出器、及び前記第１の光検出器からの第１の検出信号に対応する第１のデジタル信号を格納するように構成された第１のメモリセルを含む第１のデジタルピクセルと、
    第２の光検出器、及び前記第２の光検出器からの第２の検出信号に対応する第２のデジタル信号を格納するように構成された第２のメモリセルを含む第２のデジタルピクセルと、を備え、
    前記第２のデジタルピクセルは、第１の方向に沿って前記第１のデジタルピクセルと隣接し、
    ダミーメモリセルが、前記第１のメモリセルと前記第２のメモリセルとの間に位置して、
    前記ダミーメモリセル、前記第１のメモリセル、及び前記第２のメモリセルは、単一のメモリセルアレイに含まれる、イメージセンサー装置。
22. 前記ダミーメモリセルは、前記第１の方向に垂直な第２の方向に沿って伸長された共有ダミーパターン領域に含まれる、請求項２１に記載のイメージセンサー装置。

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