JP2021026009A - Electric element testing device and testing method of electric element - Google Patents
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Abstract
Description
本発明は、ＳｉＣ、ＩＧＢＴ、ＭＯＳ−ＦＥＴ、Ｇａｎ−ＦＥＴ、バイポーラトランジスタ、ポジスタ、サーミスタ等の半導体素子のパワーサイクル試験、電子素子・電気素子の試験・評価を行う電気素子試験装置、電子素子・電気素子の試験方法、評価方法等に関するものである。 The present invention relates to a power cycle test of semiconductor devices such as SiC, IGBT, MOS-FET, Gan-FET, bipolar transistor, positor, and thermistor, an electric element test device for testing and evaluating electronic elements and electric elements, and electronic elements. It relates to a test method, an evaluation method, etc. of an electric element.
半導体素子の使用環境での故障モードに近いストレスを効率よく再現でき、高い信頼性でパワー半導体素子等の評価を行うことができる半導体素子試験装置および半導体素子の試験方法を提供する。 Provided are a semiconductor device test device and a semiconductor device test method capable of efficiently reproducing a stress close to a failure mode in a semiconductor device usage environment and evaluating a power semiconductor device or the like with high reliability.
パワー半導体素子の寿命には、パワー半導体素子自体の発熱に起因した熱疲労現象による寿命と、パワー半導体素子の外部環境の温度変化に起因した熱疲労現象による寿命とがある。また、パワー半導体素子のゲート絶縁膜への印加電圧による電圧疲労による寿命等がある。 The life of a power semiconductor element includes a life due to a thermal fatigue phenomenon caused by heat generation of the power semiconductor element itself and a life due to a thermal fatigue phenomenon caused by a temperature change in the external environment of the power semiconductor element. In addition, there is a life due to voltage fatigue due to the voltage applied to the gate insulating film of the power semiconductor element.
一般的に、パワー半導体素子の寿命試験は、半導体素子に通電オンオフを繰り返すことが行われている。たとえば、半導体素子のトランジスタのエミッタ端子（ソース端子）、コレクタ端子（ドレイン端子）等に印加電圧および電流を設定し、ゲート端子に周期的なオンオフ信号（動作／非動作信号）を印加して試験が行われる。 Generally, in the life test of a power semiconductor element, the semiconductor element is repeatedly energized on and off. For example, the applied voltage and current are set to the emitter terminal (source terminal), collector terminal (drain terminal), etc. of the transistor of the semiconductor element, and a periodic on / off signal (operating / non-operating signal) is applied to the gate terminal for testing. Is done.
試験時に半導体素子に印加する電流は数百アンペアと大きく、発熱、電圧降下をさけるため低抵抗の配線を必要とする。試験電流が大きいため、半導体素子の端子の接続部を低抵抗に接続する必要がある。また、試験も多くの種類があり、試験の種類に対応させて接続配線の接続を短時間で変更する必要がある。 The current applied to the semiconductor element during the test is as large as several hundred amperes, and low resistance wiring is required to avoid heat generation and voltage drop. Since the test current is large, it is necessary to connect the connection portion of the terminal of the semiconductor element to a low resistance. In addition, there are many types of tests, and it is necessary to change the connection of the connection wiring in a short time according to the type of test.
従来の半導体素子試験装置では、トランジスタ１１７をオンオフ動作させるとともに、定電流Ｉｄをトランジスタのチャンネルに流すことにより、パワー半導体素子（トランジスタ等）の試験を実施している。
In a conventional semiconductor device test device, a power semiconductor device (transistor or the like) is tested by turning the
半導体素子試験装置（パワーサイクル試験装置）で実施する試験項目は多種多様であり、試験項目に対応させて、トランジスタ１１７との接続を変更する必要がある。
There are various test items to be carried out by the semiconductor device test device (power cycle test device), and it is necessary to change the connection with the
定電流Ｉｄは数百Ａ以上の電流であることが多く、前記電流を流す接続配線２１１、電源配線２１２は太い線材を使用する必要がある。また、半導体素子の素子端子２２６に大きな電流Ｉｄが流れる。半導体素子端子と接続配線間に接触抵抗があると、接触部が発熱し、発熱により半導体素子１１７が破壊する、あるいは、接続部が焼損するという課題がある。
The constant current Id is often several hundred A or more, and it is necessary to use a thick wire for the
本発明の半導体素子試験装置は、試験する半導体素子の素子端子２２６と接続する接続構造体２１８を有する。接続構造体２１８の一端には素子端子２２６と接触する接続部（接続受け部２２５、接続圧力部２３２、接続保持部２３３）を有し、接続構造体２１８の表面にはピートパイプ２２３が取り付けられている。接続構造体２１８接続部に半導体素子の素子端子２２６を挿入することにより、電気的に接続する。
接続構造体２１８は、隔壁２１７に形成された開口部２１６に差し込むことにより、試験をする半導体素子１１７の素子端子２２６と電気的に接続が取られる。
The semiconductor device test apparatus of the present invention has a
By inserting the
本発明の半導体素子試験装置は、試験をするトランジスタ１１７を配置する半導体素子試験装置内の箇所（スペース）と、前記トランジスタ１１７の試験電流の発生、制御信号の発生、試験結果の取得をする回路基板の配置箇所とを分離している。分離のための隔壁（隔壁２１７、隔壁２１５、隔壁２１４）を設けている。
The semiconductor device test device of the present invention includes a location (space) in the semiconductor device test device in which the
前記試験をするトランジスタと回路基板との接続は、隔壁２１４に設けた開口部２１６を介して、フォークプラグ２０５（接続プラグ２０５）を挿入し、前記接続プラグ２０５と回路基板に有する導体板２０４とを接触させることにより行う。
For the connection between the transistor to be tested and the circuit board, a fork plug 205 (connection plug 205) is inserted through an
試験をするトランジスタ１１７の素子端子２２６と接続構造体２１８との接続部には接触抵抗があるため、大電流が流れると接触部が発熱する。本発明は、接続構造体２１８にヒートパイプ２２３が配置されているため、発熱した熱を効率よく熱伝導して逃がすことができる。
Since the connection portion between the
素子端子２２６は、接続受け部２２５と接続圧力部２３２に挟持されて良好に電気接続される。したがって、素子端子２２６の接続部には接触抵抗がないか、極めて小さく、素子端子２２６部は、ほとんど発熱しない。
The
素子端子２２６と接続構造体２１８は隔壁２１７の開口部２１６から差し込む構造であるため、試験するトランジスタ１１７との脱着が容易であり、試験をするトランジスタ１１７との接続変更を短時間で行うことができる。
Since the
トランジスタ１１７を配置する半導体素子試験装置内の箇所（スペース）と、前記トランジスタ１１７の試験電流の発生、制御信号の発生、試験結果の取得をする回路基板の配置箇所を分離する隔壁２１４を設けている。隔壁２１４に設けた開口部２１６を介して、接続プラグ２０５を挿入し、前記接続プラグ２０５と回路基板に有する導体板２０４とを接続する。試験項目ごとの接続配線２１１の接続作業が不要であり、配線の接続変更のための作業スペースを必要とせず、半導体素子試験装置を小型化することができる。
A
以下、添付した図面を参照して、本発明の実施の形態に係るパワーサイクル試験等の電気素子試験装置および電気素子の試験方法を説明する。 Hereinafter, the electric element test apparatus such as the power cycle test and the test method of the electric element according to the embodiment of the present invention will be described with reference to the attached drawings.
明細書で記載する実施形態では、パワー半導体素子のうち、ＩＧＢＴを例にとって説明する。本発明はＩＧＢＴに限定されるものではなく、ＳｉＣ、ＭＯＳＦＥＴ、ＪＦＥＴ、トランジスタ等の各種のパワー半導体素子に適用することができる。また、トランジスタだけに適用されるものではなく、ダイオード等の２端子素子にも本発明は適用できる。 In the embodiment described in the specification, the IGBT will be described as an example among the power semiconductor devices. The present invention is not limited to IGBTs, and can be applied to various power semiconductor devices such as SiC, MOSFETs, JFETs, and transistors. Further, the present invention can be applied not only to a transistor but also to a two-terminal element such as a diode.
また、パワー半導体素子に限定されるものではなく、低電力用の半導体素子、信号制御用の半導体素子にも本発明は適用できることは言うまでもない。また、抵抗素子、コンデンサ、コイル、水晶発振子等の電気素子にも適用できることは言うまでもない。 Further, the present invention is not limited to power semiconductor elements, and it goes without saying that the present invention can be applied to semiconductor elements for low power consumption and semiconductor elements for signal control. Needless to say, it can also be applied to electric elements such as resistance elements, capacitors, coils, and crystal oscillators.
発明を実施するための形態を説明するための各図面において、同一の機能を有する要素には同一の符号を付し、説明を省略する場合がある。また、本発明の実施例は、それぞれの実施例を組み合わせることができる。
本明細書、図面に記載した事項は、一部または全部を組み合わせることができることは言うまでもない。
In each drawing for explaining a mode for carrying out the invention, elements having the same function may be designated by the same reference numerals and the description thereof may be omitted. In addition, the examples of the present invention can be combined with each example.
It goes without saying that the matters described in the present specification and drawings can be partially or wholly combined.
図１３は本発明のパワーサイクル試験装置（半導体素子試験装置）の構成図である。パワーサイクル試験装置は、筐体２１０内にチラー（冷却・加温装置）１３６と、加熱冷却プレート１３４、加熱冷却プレート１３４とチラー１３６間を循環する循環水パイプ１３５を有する。加熱冷却プレート１３４には、試験する半導体素子としてのトランジスタ１１７が積載されている。
FIG. 13 is a block diagram of the power cycle test device (semiconductor device test device) of the present invention. The power cycle test device has a chiller (cooling / heating device) 136, a heating /
試験をするトランジスタ１１７の温度情報Ｔｊ、温度情報Ｔｃが所定値となるように、電流Ｉｄ、ゲート電圧Ｖｇｓ、電圧Ｖｃｅを変化させて試験の条件を設定する。
The test conditions are set by changing the current Id, the gate voltage Vgs, and the voltage Vce so that the temperature information Tj and the temperature information Tc of the
Ｔｊは主としてトランジスタ１１７の温度を測定するダイオード等から求めた温度情報、Ｔｃはトランジスタ１１７のパッケージ温度を熱電対等で取得した温度情報である。
Tj is mainly temperature information obtained from a diode or the like for measuring the temperature of the
温度情報Ｔｊまたは温度情報Ｔｃが変化すると、トランジスタ１１７が劣化あるいは特性が変化していると判断し、トランジスタ１１７の試験を停止、あるいは制御方法を変更、あるいは試験条件の変更を実施する。
When the temperature information Tj or the temperature information Tc changes, it is determined that the
温度情報Ｔｊ等の変化で、トランジスタ１１７の特性変化を判定あるいは判定する。また、電圧Ｖｃｅが所定電圧になる時間、トランジスタ１１７の破壊までの時間等からトランジスタ１１７の特性変化、信頼性、寿命を評価する。
The change in the characteristics of the
以下の説明では、主として温度情報Ｔｊを例示して説明をする。温度情報Ｔｊが変化すると、トランジスタ１１７が劣化あるいは特性が変化していると判断し、トランジスタ１１７の試験を停止、あるいは制御方法を変更する。
In the following description, the temperature information Tj will be mainly illustrated and described. When the temperature information Tj changes, it is determined that the
なお、トランジスタ１１７に流す、あるいは印加する電流は定電流Ｉｄとして説明をするが、本発明はこれに限定するものではない。Ｉｄは所定周期あるいは所定時間等で変化する電流であってもよいことは言うまでもない。また、電流に限定するものではなく、電圧でもよい。
The current to be passed or applied to the
本発明の半導体素子の試験方式では、温度情報Ｔｊ等の変化で、半導体素子であるトランジスタ１１７の特性変化を判定あるいは判定する。また、電圧Ｖｃｅが所定電圧になる時間から、トランジスタ１１７の破壊までの時間等からトランジスタ１１７の特性変化、信頼性、寿命を評価する。
In the semiconductor element test method of the present invention, a change in the characteristics of the
本発明の半導体の試験方法において、トランジスタ１１７の劣化あるいは特性変化にあわせて外部条件を変える。たとえば、トランジスタ１１７が発熱した場合は水温を下げる。水温を下げると、トランジスタ１１７に流れる電流が少なくなり、トランジスタ１１７の劣化、特性変化が進まない。結果、トランジスタ１１７の寿命が延びる。したがって、所定設定条件に対するトランジスタ１１７の寿命、信頼性特性を定量的に測定、判断することができる。
In the semiconductor test method of the present invention, the external conditions are changed according to the deterioration or characteristic change of the
チラー１３６の循環水を加温または冷却することにより、トランジスタ１１７の温度を規定値、あるいは所定値に維持する。また、試験条件に対応してトランジスタ等の温度を周期的に変化させ、また、一定に冷却し、また、加熱する。また、試験トランジスタの温度情報Ｔｊを測定し、測定した温度情報Ｔｊを一定値に維持するように、チラー１３６を制御する。
By heating or cooling the circulating water of the
チラー１３６は水や熱媒体の液温を管理しながら循環させることで、機器等の温度を一定に保つことができるように構成している。主に冷却に用いる場合が多いが、冷やすだけでなく温めることもできる。様々な温度の制御を実施できるように構成している。温度情報Ｔｃ、温度情報Ｔｊによりフィードバック制御を行う。
The
制御回路１１３は、素子端子２２６あるいはその近傍に取り付けた熱電対から、素子端子２２６の温度を測定あるいは取得し、所定以上の温度の場合、試験を中止あるいは中断もしくは警報を発するように制御する機能を有する。
The
制御ラック１３１には、トランジスタ１１７に試験電流、試験電圧を供給する電源装置１３２と、トランジスタ１１７を制御あるいは試験条件を設定する制御回路１３３を有している。図１（ｂ）は素子端子２２６に熱電対３１６を配置している。熱電対３１６をトランジスタ１１７等の試験部品に配置してもよい。
The
制御回路１３３には、トランジスタ１１７の温度情報Ｔｊ等が入力され、温度情報Ｔｊ等に基づいてチラー１３６を制御する。あるいは、温度情報Ｔｊ等を所定値にするように、チラー１３６を制御する。
The temperature information Tj or the like of the
なお、本明細書では循環水として説明するが、水に限定されるものではない。エチレングリコール、グリセリン、フロン等でも良いし、強制空冷であってもよい。チラー１３６は循環水パイプ１３５内の液体を、たとえば、水温マイナス１℃からプラス１００℃までの範囲で制御して試験ユニットの加熱冷却プレート１３４に供給する。加熱冷却プレート１３４は十分に大きな熱容量を持っている。
In addition, although it is described as circulating water in this specification, it is not limited to water. Ethylene glycol, glycerin, chlorofluorocarbon, etc. may be used, or forced air cooling may be used. The
上記実施形態では加熱冷却プレート１３４を使用したが、加熱プレートと冷却プレートを別体とし、加熱冷却プレート以外の熱源・冷熱源を用いて加熱・冷却するものであってもよい。
In the above embodiment, the heating /
図１４は本発明の第１の実施例における半導体素子試験装置（たとえば、パワートランジスタを試験するパワーサイクル試験装置）の構成図である。また、図２５は半導体素子試験装置の等価回路図あるいは説明図である。 FIG. 14 is a configuration diagram of a semiconductor device test device (for example, a power cycle test device for testing a power transistor) according to the first embodiment of the present invention. Further, FIG. 25 is an equivalent circuit diagram or an explanatory diagram of the semiconductor device test apparatus.
電源回路１２１は、トランジスタ１１７を試験するための大電流の定電流Ｉｄを出力する。電源回路１２１は、コントロール回路基板１１１（コントローラ１１１）からの制御信号に同期させて電力（電流、電圧）を供給すると共に、供給された電力を用いて前記負荷を設定された定電流または定電圧で駆動する。また、電源回路１２１は、出力する最大電圧値を設定することができる。
The
スイッチ回路１２４ａ（ＳＷａ）は、電源回路１２１が出力する定電流の供給をオン（供給）オフ（遮断）させる。スイッチ回路１２４ａはコントロール回路基板（コントローラ）１１１からの信号に基づき、オン(定電流を出力)またはオフ（定電流を遮断）に設定または制御される。通常、スイッチ回路１２４ａは試験開始前にオンされ、半導体素子の試験中は常時、オン状態に維持される。
The
図１４において、１台の電源回路１２１を図示している。しかし、電源回路１２１は１台に限定されるものではない。たとえば、本発明の半導体素子試験装置において、２台以上の電源回路１２１を保有させてもよい。電源回路１２１の台数が増加するほど、多種多様な電流波形Ｉｄあるいは電圧波形を発生させることができる。複数の電流は、重畳することは容易である。
本発明の実施例において、電源回路１２１として説明するが、電源回路１２１は定電流を出力するものに限定されるものではない。
In FIG. 14, one
Although the
たとえば、電源回路１２１に最大電圧を設定できるものを使用する。一定の条件で、設定された最大電圧において、所定の定電流を出力できるように機能させることが例示される。また、定電流を出力する場合に、出力端子電圧を所定の最大電圧を設定できるように構成されることが例示される。本発明の半導体素子試験装置において、電源回路１２１は、定電流のみ出力する装置ではなく、電圧、電流を出力できる電源装置であってもよいことは言うまでもない。
For example, a
図１４等の実施例において、電源回路１２１で電流Ｉｄを発生させるとして説明するが、電流Ｉｄは、トランジスタ１１７のオン抵抗の状態に応じて、印加電圧を調整することによっても実現できる。したがって、本発明の半導体素子試験装置において、電流を出力する電源回路１２１に限定するものではなく、電圧出力の電源装置で構成しても良いことはいうまでもない。
In the embodiment shown in FIG. 14 and the like, the current Id is generated in the
電流Ｉｄは、トランジスタ１１７のゲート電圧の電圧値の制御によっても実現できる。本明細書では、電源回路１２１の制御によって、トランジスタ１１７に所定の電流を印加するとして説明する。しかし、これに限定するものはなく、トランジスタ１１７のゲート端子ｇの電圧、トランジスタ１１７のコレクタ端子ｃの電圧を調整あるいは制御してもよいことは言うまでもない。
The current Id can also be realized by controlling the voltage value of the gate voltage of the
本発明の第１の半導体素子の試験方法の実施例では、説明を容易にするため、定電流Ｉｄは電源回路１２１が発生するとしている。トランジスタ１１７に流す電流Ｉｄは電源回路１２１を動作させることにより供給する。電源回路１２１はコントロール回路基板（コントローラ）１１１からの信号によりオン／オフ制御される。デバイス制御回路基板２０９はコントロール回路基板（コントローラ）１１１により動作タイミングが制御される。
In the embodiment of the first semiconductor device test method of the present invention, the
トランジスタ１１７のエミッタ端子ｅは接地（グランド）されている（接地ラインと接続されている）。トランジスタ１１７のゲート端子ｇには、ゲートドライバ回路１１３が接続されている。
The emitter terminal e of the
サンプル接続回路２０３内には、ゲートドライバ回路１１３、可変抵抗回路１２５、定電流回路１１８、オペアンプ（バッファ回路）１１６が配置または形成されている。サンプル接続回路２０３は、試験を行うトランジスタ１１７に近い位置に配置できるように、デバイス制御回路基板２０９から分離されて配置されている。
A
サンプル接続回路２０３は、試験する各トランジスタ１１７に１つのサンプル接続回路２０３を設けることが好ましいが、これに限定するものではなく、複数のトランジスタ１１７に対して、複数の信号回路を含む１つのサンプル接続回路２０３を配置してもよい。
The
サンプル接続回路２０３は、コネクタ２０２の接続ピン２０６でトランジスタ１１７と接続されている。ゲートドライバ回路１１３とトランジスタ１１７のゲート端子ｇ間は、３０ｍｍ以下の短距離となるように配置されている。ゲートドライバ回路１１３とトランジスタ１１７のゲート端子ｇ間が長いとゲート端子ｇにノイズ等が重畳され、トランジスタ１１７が誤動作してトランジスタ１１７の破壊に直結する。
The
図１５に図示するように、デバイス制御回路基板２０９は半導体素子試験装置の筐体２１０のＢ室に配置される。筐体２１０は半導体試験装置の電源装置１３２、駆動回路、加熱冷却プレート１３４が組み込まれたフレームあるいは装置本体である。サンプル接続回路２０３は、試験するトランジスタ１１７に近い位置に配置するため、半導体素子試験装置の筐体２１０のＣ１室に配置される。サンプル接続回路２０３は筐体２１０の側面に配置されたコネクタ２０８と接続される。コネクタ２０８の接続ピン２０６に接続された配線は、Ｂ室のデバイス制御回路基板２０９と接続されている。
As shown in FIG. 15, the device
筐体２１０は箱状のものだけでなく、たとえば部屋であってもよい。部屋の中に電源回路１２１が配置されるイメージである。隔壁２１４、隔壁２１５、隔壁２１７は部屋の壁であってもよい。
The
図１５に図示するように、試験をする半導体素子１１７（トランジスタ等）はＣ１室に配置される。トランジスタ１１７等は、加熱冷却プレート１３４に密着して配置・固定される。必要に応じて、図７に図示するように、トランジスタ１１７等は、加熱冷却プレート１３４ａと加熱冷却プレート１３４ｂに挟持されて固定される。以上のように、本発明は、筐体２１０がＣ１室等、複数の領域に区分されている。Ｃ１室には、ドライエア（乾燥気体、露点温度が低い気体）が注入されるように構成されている。Ｃ１室は空気圧力がかかり、Ｃ１室に注入されたエアは、開口部２１６等を介して排出される。
As shown in FIG. 15, the semiconductor element 117 (transistor or the like) to be tested is arranged in the C1 chamber. The
図１５、図１７に図示するように、接続構造体２１８は、Ｃ２室から隔壁２１７の開口部２１６から差し込まれる。接続構造体２１８を差し込むことにより、トランジスタ１１７の素子端子２２６と接続構造体２１８とが電気的に接続が取られ、トランジスタ１１７に定電流（試験電流）Ｉｄを印加できるようになる。接続構造体２１８を開口部２１６から差し込む際、図１に図示するように、Ｃ部がカットされているため、素子端子２２６を接続受け部２２５と接続保持部２３３で挟持させることが容易である。
As shown in FIGS. 15 and 17, the
隔壁２１７は、静電シールド、接続構造体２１８の保持としての機能がある。別途、静電シールド機能構成物、接続構造体２１８の固定あるいは保持台を配置または構成する場合は、隔壁２１７を省略することができることは言うまでもない。
また、隔壁２１７がない場合、接続構造体２１８にトランジスタ１１７の素子端子２２６を位置決めして固定してもよいことはよいことは言うまでもない。
接続構造体２１８は、銅あるいは銅合金で形成され、表面が銀またはニッケルでめっきされている。
The
Further, it goes without saying that when the
The
隔壁２１７は、電磁シールド、静電シールド、接続構造体２１８の保持としての機能がある。別途、電磁シールド機能構成物、静電シールド機能構成物、接続構造体２１８の固定あるいは保持台を配置または構成する場合は、隔壁２１７を省略することができることは言うまでもない。
隔壁２１４、隔壁２１５、隔壁２１７を電磁シールド、静電シールドを有する部材で構成あるいは形成してもよい。
また、隔壁２１７がない場合、接続構造体２１８にトランジスタ１１７の素子端子２２６を位置決めして固定してもよいことはよいことは言うまでもない。
The
The
Further, it goes without saying that when the
隔壁（隔壁２１４、隔壁２１５、隔壁２１７）は、各室（Ｃ１室、Ｃ２室、Ａ室、Ｂ室）を分離する機能と、外気が流入しないようにする機能がある。特に、Ｃ１室は、低温状態の試験で結露することがあるため、Ｃ１室にはドライエアを流入させる。Ｃ１室に流入したドライエアは、開口部２１６から他の室に排出される。しかし、開口部２１６の開口が大きいと、大量のドライエアが必要になる。したがって、開口部２１６は、接続部材としてのフォークプラグ２０５、接続構造体２１８が丁度、挿入されるサイズにすることが好ましい。
The partition walls (
接続構造体２１８に他端には、固定ネジ２２１が取り付けられ、接続配線２１１が接続構造体２１８に接続されている。接続配線２１１の他端には接続部材としてのフォークプラグ２０５が取り付けられている。
A fixing
固定ネジ２２１はネジに限定されるものではなく、接続構造体２１８に接続配線２１１を電気的に接続できるものであればいずれのものでもよい。たとえば、接続配線２１１を圧力挿入する構成あるいは構造であっても良いことは言うまでもない。また、固定ネジ２２１はバネ（図示せず）で押圧により接触できるものであっても良いことは言うまでもない。
The fixing
サンプル接続回路２０３はコネクタ２０８の接続ピン２０６によりデバイス制御回路基板２０９と接続されている。サンプル接続回路２０３は試験する各トランジスタ１１７に対応して個別に配置され、サンプル接続回路２０３は容易に取り外しが可能なように構成されている。
コネクタ２０８、コネクタ２１３はコネクタに限定されるものではなく、配線を電気的に接続、非接続にできるものであれば、いずれのものであってもよい。
The
The
図１８は本発明の半導体素子試験装置における接続構造体２１８の説明図である。接続構造体２１８の表面の凹部２３４には、ヒートパイプ２２３が密着されている。接続構造体２１８の表面とヒートパイプ間に熱伝導性グリス、放熱用シリコーンオイルコンパウンドを塗付してもよい。
FIG. 18 is an explanatory diagram of a
本発明の接続構造体２１８には、凹部２３４が形成され、凹部２３４にヒートパイプ２２３がはめ込むように形成されている。接続構造体２１８のヒートパイプ金具２３１の線膨張率は、ヒートパイプ２２３パイプの線膨張率よりも小さい材料が採用されている。
A
接続構造体２１８は、試験時に加熱される。したがって、ヒートパイプ２２３およびヒートパイプ金具２３１が加熱される。加熱により、ヒートパイプ２２３およびヒートパイプ金具２３１が膨張する。
The
本発明は、接続構造体２１８のヒートパイプ金具２３１の線膨張率は、ヒートパイプ２２３パイプの線膨張率よりも小さい材料が採用、あるいは、接続構造体２１８のヒートパイプ２２３パイプの線膨張率はヒートパイプ金具２３１の線膨張率よりも大きい材料が採用されている。ヒートパイプ２２３材料が凹部２３４内で膨張が大きくなりヒートパイプ２２３が凹部２３４により強固にはめ込まれる。ヒートパイプ金具２３１からヒートパイプ２２３がはずれることがない。ヒートパイプ２２３が加熱するほど、ヒートパイプ２２３が膨張して、よりヒートパイプ２２３がヒートパイプ金具２３１と密着して、放熱性が良好になる。
In the present invention, a material is used in which the linear expansion rate of the heat pipe fitting 231 of the connecting
ヒートパイプ金具２３１の材料として、銅（線膨張率１６．８）、黄銅（線膨張率１９）、鉄（線膨張率１２．１）、ステンレス（ＳＵＳ３０４）（線膨張率１７．３）が例示される。ヒートパイプ２２３の材料としてヒートパイプ金具２３１より線膨張率が大きい材料、たとえば、アルミニウム（線膨張率２３）、錫（線膨張率２６．９）、鉛（線膨張率２９．１）が例示される。中でも、ヒートパイプ金具２３１の材料として、銅（線膨張率１６．８）、ヒートパイプ２２３の材料として、アルミニウム（線膨張率２３）を採用することが好ましい。また、アルミニウムにモリブデン等の第２の金属を混合させて合金化してものを採用してもよい。
Examples of the material of the heat pipe metal fitting 231 include copper (coefficient of linear expansion 16.8), brass (coefficient of linear expansion 19), iron (coefficient of linear expansion 12.1), and stainless steel (SUS304) (coefficient of linear expansion 17.3). Will be done. Examples of the material of the
温度の上昇に対応して長さが変化する割合を線膨張率（線膨張係数）と言う。また、同様に体積の変化する割合を体積膨張率と言う。線膨張率をα、体積膨張率をβとすると、β≒３αの関係がある。熱膨張率は、温度の上昇によって物体の長さ・体積が膨張（熱膨張）する割合を、温度当たりで示したものである。熱膨張係数とも呼ばれる。 The rate at which the length changes in response to an increase in temperature is called the coefficient of linear expansion (coefficient of linear expansion). Similarly, the rate at which the volume changes is called the coefficient of thermal expansion. Assuming that the coefficient of linear expansion is α and the coefficient of volume expansion is β, there is a relationship of β≈3α. The coefficient of thermal expansion indicates the rate at which the length and volume of an object expands (thermally expands) as the temperature rises, per temperature. Also called the coefficient of thermal expansion.
したがって、本発明では、接続構造体２１８のヒートパイプ金具２３１の線膨張率は、ヒートパイプ２２３パイプの線膨張率よりも小さい材料が採用、あるいは、接続構造体２１８のヒートパイプ２２３パイプの線膨張率はヒートパイプ金具２３１の線膨張率よりも大きい材料が採用することが好ましい。線膨張率を熱膨張係数、体積膨張率に置き換えてもよいことはいうまでもない。
Therefore, in the present invention, a material whose linear expansion rate of the heat pipe fitting 231 of the
凹部２３４はヒートパイプ金具２３１に形成されている。凹部２３４にはめ込むようにヒートパイプ２２３が配置されている。凹部にヒートパイプ２２３を配置することによりヒートパイプ２２３が損傷するリスクが低下する。
The
ヒートパイプ金具２３１は、電気伝導性があり、熱伝導性のよい金属で構成される。金属して銅、銀が例示される。その他、金属以外のカーボン等を採用することもできる。 The heat pipe metal fitting 231 is made of a metal having electrical conductivity and good thermal conductivity. Examples of metals are copper and silver. In addition, carbon or the like other than metal can also be adopted.
熱伝導性グリスは、窒化ホウ素(ボロン)を配合したものを使用することが好ましい。放熱用シリコーンオイルコンパウンドは、シリコーンオイルを基油にアルミナ等熱伝導性のよい粉末を配合したものを使用することが好ましい。
ヒートパイプ２２３とは、密閉容器内に少量の液体（作動液）を真空密封し、内壁に毛細管構造（ウイック）を備えたものである。
It is preferable to use a thermally conductive grease containing boron nitride (boron). As the heat-dissipating silicone oil compound, it is preferable to use a silicone oil mixed with a powder having good thermal conductivity such as alumina as a base oil.
The
ヒートパイプの一部が加熱されると加熱部で作動液が蒸発（蒸発潜熱の吸収）し、低温部に蒸気が高速（音速）で移動する。蒸気が低温部で凝縮（蒸発潜熱の放出）し、凝縮した作動液がウイックの毛細管現象で加熱部に還流する。以上の相変化が外力なしに連続的に繰り返されることによって、瞬時に熱が移動することにより、半導体素子の端子部で発熱した熱を高速にかつ効率よく伝熱することができる。 When a part of the heat pipe is heated, the working fluid evaporates (absorbs latent heat of vaporization) in the heating part, and the steam moves to the low temperature part at high speed (sound velocity). The vapor condenses in the low temperature part (release of latent heat of vaporization), and the condensed working liquid returns to the heating part by the capillary phenomenon of the wick. By continuously repeating the above phase changes without external force, heat is transferred instantaneously, so that heat generated at the terminal portion of the semiconductor element can be transferred at high speed and efficiently.
ヒートパイプ２２３は、コンテナ（銅パイプ）を複数本配列することにより、構成されている。コンテナの内部は高度な減圧状態であり、ウィック（毛細管構造）と適量の作動液（純水等）を有している。
作動液として、純水の他、メタノール（メチルアルコール）、アセトン、ナトリウム、水銀、フロン系冷媒、アンモニアを使用してもよい。
ウイック材には、アルミニウム、銅、ステンレス、焼結合金，金網，発泡メタル、セラミック等が用いられる。
The
In addition to pure water, methanol (methyl alcohol), acetone, sodium, mercury, chlorofluorocarbon refrigerant, and ammonia may be used as the working fluid.
Aluminum, copper, stainless steel, sintered alloy, wire mesh, foamed metal, ceramic and the like are used as the wick material.
接続構造体２１８は金属に限定されるものではない。たとえば、セラミック、グラファイト、グラファイトと銅またはアルミニウムの複合材料等の非金属物質で構成してもよいことは言うまでもない。接続構造体２１８に直接に電流を通電する構成の場合は、接続構造体２１８は、銅等の金属材料で構成する。接続構造体２１８の表面は、銀、ニッケル等でめっきすることが好ましい。
図１８は接続構造体２１８の構成の説明図である。図１８（ａ）は裏面を模式的に図示した図であり、図１８（ｂ）は側面を模式的に図示した図である。
The
FIG. 18 is an explanatory diagram of the configuration of the
図１８に図示するように、接続構造体２１８は、主としてヒートパイプ金具２３１、接続受け部２２５、接続圧力部２３２、接続保持部２３３からなる。接続受け部２２５と接続保持部２３３間に半導体素子の素子端子２２６が差し込まれる。
As shown in FIG. 18, the
接続受け部２２５と接続圧力部２３２のバネ穴２３９にはバネ２３６が挿入または配置される。接続受け部２２５の中央部の位置決めネジ穴２４０に位置決めネジ２３７が挿入または配置され、接続受け部２２５と接続圧力部２３２とが位置決めされる。
A spring 236 is inserted or arranged in the spring hole 239 of the
バネ２３６は押圧発生手段であり、または摺動手段であり、または位置決め手段である。コイルバネが例示される。その他、板ばね、渦巻バネ、トーンションバー、皿バネが例示される。本明細書では、説明を容易にするため、バネはコイルバネを例示して説明をする。ただし、コイルバネに限定されるものではない。
バネ２３６は導電性が良好な金属材料で形成あるいは構成されることが好ましいが、耐熱性があるゴム、プラスチック、セラミックス材料で形成してもよい。
The spring 236 is a pressing generating means, a sliding means, or a positioning means. A coil spring is exemplified. In addition, leaf springs, spiral springs, toneion bars, and disc springs are exemplified. In the present specification, for the sake of simplicity, the spring will be described by exemplifying a coil spring. However, it is not limited to the coil spring.
The spring 236 is preferably formed or composed of a metal material having good conductivity, but may be formed of a heat-resistant rubber, plastic, or ceramic material.
接続受け部２２５と接続圧力部２３２間には、コイルバネ２３６が配置されている。接続圧力部２３２は、１つ以上の固定ネジ２２４ｂで接続される。固定ネジ２２４ｂを締め付ける、あるいは取り付けることにより、接続受け部２２５と接続保持部２３３間に圧力（押圧）が印加される。接続受け部２２５と接続保持部２３３間に素子端子２２６が挟まれ、バネ２３６の圧力により接続受け部２２５と接続保持部２３３間に素子端子２２６が所定圧力（所定押圧）で狭持される。
A coil spring 236 is arranged between the
図１８において、ヒートパイプ金具２３１と接続保持部２３３は別部材とし、固定ネジ２２４ａで結合させているように図示をしている。ヒートパイプ金具２３１と接続保持部２３３とを一体として１つの部材で構成しても良いことは言うまでもない。
図１は本発明の電気素子試験装置において、トランジスタ１１７等の素子端子２２６との接続部の構成および説明図である。
In FIG. 18, the heat
FIG. 1 is a configuration and an explanatory diagram of a connection portion with an
図１（ａ）は、接続保持部２３３はヒートパイプ金具２３１に固定ネジ２２４ａで固定されている。接続圧力部２３２は接続保持部２３３に固定ネジ２２４ｂで固定される。固定ネジ２２４ｂを締め付けること、あるいは配置することにより半導体素子の素子端子２２６を固定する。ヒートパイプ金具２３１の左端には接続配線２１１が固定ネジ２２１で固定される。
In FIG. 1A, the
圧力（押圧）は、バネ２３６を変更することにより容易に調整できる。また、固定ネジ２２４ｂの締め付け度合により圧力（押圧）を調整あるいは設定できる。ヒートパイプ金具２３１と接続保持部２３３は１つ以上の固定ネジ２２４ａで固定される。
The pressure (pressing) can be easily adjusted by changing the spring 236. Further, the pressure (pressing) can be adjusted or set by the degree of tightening of the fixing
図１、図４等のＣで図示するように、素子端子２２６を挿入する部分（エッジ）を４５°でカットしている。エッジカットすることにより、接続構造体２１８を隔壁２１７の開口部２１６から挿入し、素子端子２２６と接続する際、素子端子２２６への挿入が容易になる。エッジカットは円弧状等の他の形状であってもよい。
As shown in C of FIGS. 1 and 4, the portion (edge) into which the
接続圧力部２３２と接続保持部２３３間には、接続受け部２２５が配置されている。接続受け部２２５の構成材料あるいは少なくとも表面材料として、白金、金、銀、タングステン、銅、ニッケル、または、それらを組合せた合金が用いられる。また、銀−酸化物接点材料（Ａｇ＋ＺｎＯ、Ａｇ＋ＳｎＯ２、Ａｇ＋ＳｎＯ２ Ｉｎ２Ｏ３、Ａｇ＋、Ａｇ＋ＳｎＯ２ Ｓｎ２Ｂｉ２Ｏ７）を用いることも好ましい。
A
同様に、接続保持部２３３が素子端子２２６と接する面には、表面の構成材料として、白金、金、銀、タングステン、銅、ニッケル、またはそれらを組合せた合金が用いられる。また、銀−酸化物接点材料（Ａｇ＋ＺｎＯ、Ａｇ＋ＳｎＯ２、Ａｇ＋ＳｎＯ２ Ｉｎ２Ｏ３、Ａｇ＋、Ａｇ＋ＳｎＯ２ Ｓｎ２Ｂｉ２Ｏ７）を用いることも好ましい。
Similarly, on the surface where the
接続保持部２３３はヒートパイプ金具２３１に固定ネジ２２４ａで固定されている。接続圧力部２３２は接続保持部２３３に固定ネジ２２４ｂで固定される。固定ネジ２２４ｂを締め付けること、あるいは配置することにより半導体素子の素子端子２２６を固定する。ヒートパイプ金具２３１の左端には接続配線２１１が固定ネジ２２１で固定される。
The
固定ネジ２２４ａを用いず、接続保持部２３３とヒートパイプ金具２３１とを一体として１つの部品として構成してもよい。一体として構成することにより、素子端子２２６で発熱した熱は、接続保持部２３３ −＞ ヒートパイプ金具２３１に良好に伝熱され、伝熱した熱はヒートパイプ２２３で放熱等される。
Instead of using the fixing
図１（ｂ）に図示するように、ヒートパイプ金具２３１と接続保持部２３３とを一体化することにより、接続保持部２３３の熱がヒートパイプ金具２３１に伝達されやすくなり、素子端子２２６での放熱が良好となる。また、図１（ｂ）、図１９（ａ）、図２０に図示するように、ヒートパイプ２２３を素子端子２２６近傍にも配置することにより、素子端子２２６の発熱の放熱が良好となる。
以上の事項は、図１（ａ）、図４、図６、図７、図１０、図１１、図１２等の本発明の他の実施例においても適用することができることは言うまでもない。
As shown in FIG. 1 (b), by integrating the heat pipe fitting 231 and the
Needless to say, the above matters can be applied to other embodiments of the present invention such as FIG. 1A, FIG. 4, FIG. 6, FIG. 7, FIG. 10, FIG. 11, FIG.
図３は、素子端子２２６と電気的および熱的に接続を行う接続部を構成する部材の平面図である。図７、図２等は、接続保持部２３３と接続圧力部２３２とを固定する固定ネジ２２４ｂは１本としているが、図３、図４、図５等では、固定ネジ２２４ｂは２本としている。また、図７、図２等は、接続保持部２３３とヒートパイプ金具２３１とを固定する固定ネジ２２４ａは１本としているが、図３、図４、図５等では、固定ネジ２２４ａは２本としている。
FIG. 3 is a plan view of a member constituting a connection portion that electrically and thermally connects to the
以上のように、固定ネジ２２４の使用本数は、固定状態に対応して適時選択して設計される。なお、本明細書では固定ネジ２２４を使用するとしたが、固定ネジに限定するものではなく、他の物で接続してもよい。たとえば、電気あるいはアーク放電による溶接、スポット溶接、抵抗溶接、レーザ溶接、ＴＩＧ溶接、超音波溶接、電子ピーム溶接、半田付け、圧着等が例示される。
図３、図４、図５は、接続保持部２３３、接続受け部２２５、接続圧力部２３２の組合せ状態を説明する説明図である。
As described above, the number of fixing screws 224 used is selected and designed in a timely manner according to the fixed state. Although the fixing screw 224 is used in this specification, the fixing screw 224 is not limited to the fixing screw, and other fixing screws may be used for connection. For example, welding by electric or arc discharge, spot welding, resistance welding, laser welding, TIG welding, ultrasonic welding, electronic peep welding, soldering, crimping and the like are exemplified.
3, FIG. 4, and FIG. 5 are explanatory views illustrating a combination state of the
図３（ａ）は接続保持部２３３の平面図である。図３（ａ）において、ネジ穴２３８ｂ１、ネジ穴２３８ｂ２に、固定ネジ２２４ｂが挿入され、接続保持部２３３と接続圧力部２３２とが固定される。また、ネジ穴２３８ａ１、ネジ穴２３８ａ２に、固定ネジ２２４ａが挿入され、接続保持部２３３とヒートパイプ金具２３１とが固定される
FIG. 3A is a plan view of the
図３（ａ）において、ネジ穴２３８ｂ１、ネジ穴２３８ｂ２に、固定ネジ２２４ｂが挿入され、接続保持部２３３と接続圧力部２３２とが固定される。また、ネジ穴２３８ａ１、ネジ穴２３８ａ２に、固定ネジ２２４ａが挿入され、接続保持部２３３とヒートパイプ金具２３１とが固定される。
In FIG. 3A, the fixing
図３（ｂ）は接続受け部２２５の平面図である。図３（ｂ）において、４隅にそれぞれバネ穴２３９が形成されている。中央部に位置決めネジ穴２４０が形成されている。位置決めネジ穴２４０に位置固定ネジ２３７により、接続受け部２２５と接続圧力部２３２の間隔が調整あるいは設定される。接続受け部２２５と接続圧力部２３２の間隔の調整により、バネ２３６の圧力（押圧）が所定値に設定される。
FIG. 3B is a plan view of the
４隅にそれぞれバネ穴２３９が形成され、接続受け部２２５のバネ穴２３９と接続圧力部２３２のバネ穴２３９間にバネ２３６が挟持される。４隅にバネ２３６が挟持されているため、位置決めネジ穴２４０により、接続受け部２２５の４隅は均等に圧力調整される。
Spring holes 239 are formed at each of the four corners, and the spring 236 is sandwiched between the spring hole 239 of the
また、位置決めネジ穴２４０により、接続圧力部２３２と接続受け部２２５が位置固定される。したがって、接続受け部２２５と接続保持部２３３間に挟持された素子端子２２６が位置移動することがない。
Further, the position of the
図３（ｃ）は接続圧力部２３２の平面図である。図３（ｃ）において、４隅にそれぞれバネ穴２３９が形成されている。中央部に位置決めネジ穴２４０が形成されている。位置決めネジ穴２４０に位置固定ネジ２３７により、接続受け部２２５と接続圧力部２３２の間隔が調整あるいは設定される。接続受け部２２５と接続圧力部２３２の間隔の調整により、バネ２３６の圧力が所定値に設定される。
FIG. 3C is a plan view of the
４隅にそれぞれバネ穴２３９が形成され、接続受け部２２５のバネ穴２３９と接続圧力部２３２のバネ穴２３９間にバネ２３６が挟持される。バネ２３６はバネ穴２３９にはめ込み挿入されている。４隅にバネ２３６が挟持されているため、位置決めネジ穴２４０により、接続受け部２２５の４隅は均等に圧力調整される。また位置決めネジ穴２４０により、接続圧力部２３２と接続受け部２２５が位置固定される。
Spring holes 239 are formed at each of the four corners, and the spring 236 is sandwiched between the spring hole 239 of the
図５は、接続保持部２３３、接続受け部２２５、接続圧力部２３２の組合せ状態を説明する説明図である。図４は、接続保持部２３３、接続受け部２２５、接続圧力部２３２の組合せ状態の斜視図である。
FIG. 5 is an explanatory diagram illustrating a combination state of the
接続保持部２３３は、ネジ穴２３８ａ１、ネジ穴２３８ａ２に挿入されたネジ２２４ａ（図示せず）により、ヒートパイプ２２３とヒートパイプ金具２３１とを接続して固定される。ヒートパイプ２２３とヒートパイプ金具２３１は熱伝導性、電気伝導性が良好となるように密着されて接続して固定される。また、接続保持部２３３は、ネジ穴２３８ｂ１、ネジ穴２３８ｂ２に挿入されたネジ２２４ｂ（図示せず）により、接続圧力部２３２と接続して固定される。
The
図４は、接続保持部２３３、接続受け部２２５、接続圧力部２３２の組合せた状態である。ただし、ネジ穴２３８、位置固定ネジ２３７は図示することを省略している。図４の構成は、ヒートパイプ金具２３１に接続されて固定される。
FIG. 4 shows a combined state of the
ネジ穴２３８ｂ１、ネジ穴２３８ｂ２に、固定ネジ２２４ｂが挿入され、接続保持部２３３と接続圧力部２３２とが固定される。また、ネジ穴２３８ａ１、ネジ穴２３８ａ２に、固定ネジ２２４ａが挿入され、接続保持部２３３とヒートパイプ金具２３１とが固定される。
The fixing
接続受け部２２５は、両端に凸部２５１が形成され、接続圧力部２３２は両端に溝部２５２が形成されている。接続受け部２２５の凸部２５１は、接続圧力部２３２の溝部２５２にはめ込まれる。接続受け部２２５の凸部２５１と、接続圧力部２３２の溝部２５２とは電気的に接触するように構成されている。
The
図４、図５に図示するように、接続保持部２３３は、ネジ穴２３８ａ１、ネジ穴２３８ａ２に挿入されたネジ２２４ａにより、ヒートパイプ２２３とヒートパイプ金具２３１とを接続して固定される。ヒートパイプ２２３とヒートパイプ金具２３１は熱伝導性、電気伝導性が良好となるように密着されて接続して固定される。また、接続保持部２３３は、ネジ穴２３８ｂ１、ネジ穴２３８ｂ２に挿入されたネジ２２４ｂにより、接続圧力部２３２と接続して固定される。
As shown in FIGS. 4 and 5, the
接続受け部２２５は、両端に凸部２５１が形成され、接続圧力部２３２は両端に溝部２５２が形成されている。接続受け部２２５の凸部２５１は、接続圧力部２３２の溝部２５２にはめ込まれる。接続受け部２２５の凸部２５１と、接続圧力部２３２の溝部２５２とは電気的に接触するように構成されている。
The
素子端子２２６と接続受け部２２５は接触性を良好にするため、図２（ｂ）、図２（ｃ）に図示するように、接続受け部２２５の表面に三角形状等の凹凸を形成することが好ましい。凸部が素子端子２２６と強く接触し、電気的接続状態が良好となる。
In order to improve the contact between the
図２（ａ）に図示するように、接続受け部２２５と接続保持部２３３間に素子端子２２６が挟持される。図２（ｂ）に図示するように、接続受け部２２５の表面に素子端子２２６の挿入方向に平行して三角形状の凹凸が形成されている。図２（ｃ）に示す三角形状の山部と素子端子２２６がより強固に圧力が印加され良好な接触が実現できる。ｘまた、三角形状に限定されるものではなく、エンボス状であってよいし、突起状であってもよい。
As shown in FIG. 2A, the
なお、図２（ｃ）に示す加工は、接続保持部２３３において素子端子２２６と接する面に形成に、あるいは加工してもよいことは言うまでもない。また、三角形状に限定されるものではなく、円弧状、突起状、エンボス状等、他の形状であっても良いことはいうまでもない。
図１の構成は、接続圧力部２３２の平面と接続保持部２３３の平面間に素子端子２２６を挟持させる構成である。
Needless to say, the processing shown in FIG. 2C may be formed or processed on the surface of the
The configuration of FIG. 1 is such that the
図６は、押圧具取付け板３１３と接続保持部２３３間に素子端子２２６を挟持させる構成である。押圧具取付け板３１３には押圧具３１１ａ、押圧具３１１ｂが取り付けられている。押圧具３１１は、たとえば、金属からなる板バネが例示される。なお、押圧具３１１は、シリコン樹脂材料等の非導電物で形成してもよい。押圧具取付け板３１３に押圧具３１１がはめ込まれている。
図６に図示するように、素子端子２２６の下面は、接続保持部２３３と面接触し、素子端子２２６の上面は押圧具３１１で挟持される。
FIG. 6 shows a configuration in which the
As shown in FIG. 6, the lower surface of the
押圧具３１１と接続保持部２３３の平面間に素子端子２２６が挟持される。押圧具３１１の押圧により、素子端子２２６と接続保持部２３３とが電気的に接続される。
The
図１（ａ）の実施例では、バネ（圧力金具）２３６は接続受け部２２５のバネ穴２３９に挿入されていた。バネ（圧力金具）２３６、接続受け部２２５、接続圧力部２３２が導電材料で構成されている場合、素子端子２２６ −＞ 接続受け部２２５ −＞ バネ（圧力金具）２３６ −＞ 接続圧力部２３２に電気が流れる場合がある。この場合、バネ（圧力金具）２３６の抵抗値が大きい場合、バネ（圧力金具）２３６に電流が流れ、バネ等が発熱して焼損する場合がある。
In the embodiment of FIG. 1A, the spring (pressure fitting) 236 was inserted into the spring hole 239 of the
接続受け部２２５、バネ（圧力金具）２３６、接続圧力部２３２のいずれかを非導電物で構成することにより、前述の電流経路の発生はなくなり、バネ等の焼損の発生もなくなる。接続保持部２３３に熱を伝熱し、ヒートパイプ２２３に伝熱する構成が好ましい。図１（ｂ）等の示すように、ヒートパイプ金具２３１と接続保持部２３３とを一体として構成し、素子端子２２６の発熱は、ヒートパイプ金具２３１に熱を伝熱し、ヒートパイプ２２３に伝熱する構成が好ましい。
By configuring any of the
図６の実施例では、押圧具３１１、バネ（圧力金具）２３６、接続受け部２２５、接続圧力部２３２が導電材料で構成されている場合、素子端子２２６ −＞ 押圧具３１１ −＞ 接続受け部２２５ −＞ バネ（圧力金具）２３６ −＞ 接続圧力部２３２に電気が流れる場合がある。この場合、バネ（圧力金具）２３６の抵抗値が大きい場合、バネ（圧力金具）２３６に電流が流れ、バネ等が発熱して焼損する場合がある。
In the embodiment of FIG. 6, when the
押圧具３１１、接続受け部２２５、バネ（圧力金具）２３６、接続圧力部２３２のいずれかを非導電物で構成することにより、前述の電流経路の発生はなくなり、バネ等の焼損の発生もなくなる。図１（ｂ）等の示すように、ヒートパイプ金具２３１と接続保持部２３３とを一体として構成し、素子端子２２６の発熱は、ヒートパイプ金具２３１に熱を伝熱し、ヒートパイプ２２３に伝熱する構成が好ましい。
By configuring any of the
図７は本発明の他の実施例の電気素子試験装置における半導体素子の素子端子２２６を接続構造体２１８に接続した状態の説明図である。接続受け部２２５と接続保持部２３３間に素子端子２２６が挟持されている。接続圧力部２３２は固定ネジ２２４ｂにより接続保持部２３３と固定される。
FIG. 7 is an explanatory diagram of a state in which the
図７の本発明の実施例では、ネジ穴２３９は、絶縁板３１２に形成されている。押圧具３１１が素子端子２２６と接触し、バネ２３６が押圧具取付け板３１３を押圧する。押圧具取付け板３１３の上側には絶縁板３１２が配置され、押圧具取付け板３１３とバネ２３６間を絶縁する。絶縁板３１２にバネ穴２３９が形成され、バネ穴２３９にバネ２３６が挿入されている。他の構成は、図６と同様であるので説明を省略する。
In the embodiment of the present invention of FIG. 7, the screw hole 239 is formed in the insulating
絶縁板３１２は絶縁フィルム、絶縁膜もしくは空気等の絶縁気体等であってもよい。また、複数の絶縁物を組み合わせたものであってもよい。また、接続受け部２２５の表面に、六価クロム、アルマイト加工等で絶縁物あるいは絶縁膜を形成してもよい。
The insulating
図７では、理解を容易にするため、接続圧力部２３２と接続保持部２３３に空間があるように図示をしているが、実際には、接続圧力部２３２と接続保持部２３３は電気的に接続される。
In FIG. 7, for ease of understanding, the
図７は、素子端子２２６が接続受け部２２５と接続圧力部２３２間に挟持された状態を示す図面である。素子端子２２６は接続受け部２２５と接続保持部２３３間に圧入されることにより、電気的に接続される。
FIG. 7 is a drawing showing a state in which the
接続受け部２２５は、４隅に配置されたバネ２３６により、上下に摺動できるように構成されている。接続受け部２２５は位置決めネジ穴２４０に差し込まれたネジピン（位置固定ピン）２３７により、位置決めされている。したがって、接続受け部２２５は位置ずれすることがなく、上下に摺動できる。
The
接続保持部２３３と接続受け部２２５間に試験を行う半導体素子の素子端子２２６が差し込まれる。接続受け部２２５と接続保持部２３３のＣ部は、エッジがカットされている。そのため、半導体素子の素子端子２２６は挿入が容易になっている。
したがって、Ｃ２室からＣ１室に接続構造体２１８を挿入することにより、容易に半導体素子１１７の素子端子２２６と電気的に接続することができる。
The
Therefore, by inserting the
図８は、図６の押圧取り付け板３１３の説明図および構成図である。図８（ａ）は、押圧取り付け板３１３の側面図であり、図８（ｂ）は押圧取り付け板３１３を裏面から見た底面図である。
FIG. 8 is an explanatory view and a configuration diagram of the pressing mounting
図８（ｂ）に図示するように、押圧取り付け板３１３を裏面には、複数の押圧具３１１ａ、複数の押圧具３１１ｂがマトリックス状に配置されている。また、図８（ａ）に図示するように、押圧具３１１が押圧取り付け板３１３にはめ込まれている。
As shown in FIG. 8B, a plurality of
押圧取り付け板３１３には位置決めネジ穴２４０が形成され、位置決め固定ネジ２３７が位置決めネジ穴２４０に挿入される。また、押圧取り付け板３１３にはバネ穴２３９が形成され、バネ２３６がバネ穴２３９に挿入される
図６の実施例は、バネ（圧力金具）２３６で、押圧具３１１と素子端子２２６間に適正な圧力が印加され、良好な電気的接続が維持される。
A
図６の実施例では、バネ（圧力金具）２３６は接続受け部２２５のバネ穴２３９に挿入されている。バネ（圧力金具）２３６、接続受け部２２５、接続圧力部２３２が導電材料で構成されている場合、素子端子２２６ −＞ 接続受け部２２５ −＞ バネ（圧力金具）２３６ −＞ 接続圧力部２３２に電気が流れる場合がある。この場合、バネ（圧力金具）２３６の抵抗値が大きい場合、バネ（圧力金具）２３６に電流が流れ、バネが発熱して焼損する場合がある。
In the embodiment of FIG. 6, the spring (pressure fitting) 236 is inserted into the spring hole 239 of the
押圧具３１１を非導電性の材料で構成し、押圧具取付け板３１３に電流が流れないように構成すれば、前述の電流経路は発生せず、バネ（圧力金具）２３６が焼損することはない。
If the
図７は、本発明の他の実施例における接続構造体２１８の説明図および構成図である。図７の本発明の実施例では、ネジ穴２３９は、絶縁板３１２に形成されている。押圧具３１１が素子端子２２６と接触し、バネ２３６が押圧具取付け板３１３を押圧する。押圧具取付け板３１３の上側には絶縁板３１２が配置され、押圧具取付け板３１３とバネ２３６間を絶縁する。絶縁板３１２にバネ穴２３９が形成され、バネ穴２３９にバネ２３６が挿入されている。
FIG. 7 is an explanatory diagram and a block diagram of the
図７に図示するように、押圧具３１１が素子端子２２６と接触し、バネ２３６が押圧具取付け板３１３を押圧する。押圧具取付け板３１３の上側には絶縁板３１２が配置され、押圧具取付け板３１３とバネ２３６間を絶縁する。絶縁板３１２にバネ穴２３９が形成され、バネ穴２３９にバネ２３６が挿入されている。他の構成は、図６と同様であるので説明を省略する。
As shown in FIG. 7, the
図９は図７の接続構造体２１８の押圧具取付け板３１３、絶縁板３１２部の説明図である。図９（ａ）は、押圧具取付け板３１３部を側面から見た図である。図９（ｂ）は、図９（ａ）のＡ側から見た押圧具取付け板３１３部の側面図である。
FIG. 9 is an explanatory view of the pressing
押圧具取付け板３１３に押圧具３１１ａ、押圧具３１１ｂが配置および挿入されている。図９の実施例では、絶縁板３１２、凸部２５１が絶縁物で構成され、ネジ穴２３９は、絶縁板３１２に形成されている。したがって、ネジ穴２３９は絶縁されているため、接続圧力部２３２には電流経路が発生しない。
The
絶縁板３１２は絶縁物で構成されているため、押圧具取付け板３１３が金属のように導電物であっても、バネ（圧力金具）２３６には電流が流れない。したがって、素子端子２２６ −＞ 接続受け部２２５ −＞ バネ（圧力金具）２３６ −＞ 接続圧力部２３２の電流経路は発生しない。
Since the insulating
なお、絶縁板３１２は絶縁フィルム、絶縁膜もしくは空気等の絶縁気体等であってもよい。また、押圧具取付け板３１３を非導電性材料で構成してもよい。また、六価クロム、アルマイト加工等で絶縁物あるいは絶縁膜を形成してもよい。
The insulating
図１（ｂ）に図示するように、ヒートパイプ金具２３１と接続保持部２３３を一体と構成することにより、ヒートパイプ金具２３１から素子端子２２６に電圧降下なく、電流等を印加できる。接続受け部２２５側には電流は流れない。また、図１（ｂ）に図示するように、素子端子２２６近傍まで、ヒートパイプ２２３を配置することにより、素子端子２２６等で発熱する熱が良好にヒートパイプ２２３を介して伝熱される。
As shown in FIG. 1B, by integrally configuring the heat pipe fitting 231 and the
なお、図１、図４等に図示するように、熱電対３１６を配置し、素子端子２２６、電気素子１１７の温度をモニターして試験制御することが好ましい。以上の事項は、本発明の他の実施例においても同様である。図２６に図示するように、スイッチ回路基板２０１等の温度もモニターすることが好ましい。
As shown in FIGS. 1 and 4, it is preferable to arrange the
図７の実施例は、絶縁板３１２で絶縁する構成であった。本発明における絶縁効果は、図７のように、絶縁板３１２を用いる構成に限定されない。たとえば、図１０に図示する構成が例示される。
In the embodiment of FIG. 7, the insulating
図１０は、接続圧力部２３２のネジ穴２３８ｂの周囲に樹脂材料等で構成した絶縁部３１５を配置した構成である。図１２は、図１０の接続圧力部２３２を裏面から見た構成図である。図１２に図示するように、ネジ穴２３８ｂの周囲が絶縁部３１５を取り囲みネジを絶縁できるように構成している。なお、固定ネジ２２４ｂを絶縁物で形成したものを使用してもよい。
FIG. 10 shows a configuration in which an insulating
ネジ穴２３８ｂの周囲が絶縁部３１５で絶縁されているため、固定ネジ２２４ｂには電流が流れない。したがって、素子端子２２６ −＞ 接続受け部２２５ −＞ バネ（圧力金具）２３６ −＞ 接続圧力部２３２の電流経路は発生せず、バネ（圧力金具）２３６が焼損することはない。
Since the periphery of the
以上のように、本発明は押圧を印加するバネ２３６側に、絶縁板３１２を配置し、電流が押圧具取付け板３１３、接続受け部２２５側に流れないように構成する。
As described above, in the present invention, the insulating
電流が流れると、バネ２３６等の押圧部品、固定ネジ２２４ｂに流れ、バネ２３６、固定ネジ２２４ｂが焼損する。素子端子２２６には、バネ２３６等の電気的高抵抗部が少ない接続保持部２３３側を介して電流を供給する。
When an electric current flows, it flows through a pressing component such as a spring 236 and a fixing
図６、図７、図１０は押圧具３１１を有する接続構造体２１８の実施例であった。本発明はこれに限定するものではなく、たとえば、図１１の構成であってもよい。
6, 7, and 10 are examples of the
図１１は、接続受け部２２５と接続保持部２３３間で、素子端子２２６を挟持する構成である。接続受け部２２５の表面を粗面化することにより、素子端子２２６を均一に圧力印加できる。接続受け部２２５は絶縁材料で構成することにより、接続圧力部２３２には電流経路が発生しないようにすることができる。
FIG. 11 shows a configuration in which the
接続圧力部２３２側に、電流経路が発生しないようにすることは、固定ネジ２２４ｂ、接続圧力部２３２を絶縁物で構成することによっても実現できることは言うまでもない。
Needless to say, preventing a current path from being generated on the
図１３に図示するように、トランジスタ１１７は加熱冷却プレート１３４ａに固定され、加熱冷却プレート１３４ｂで狭持される。トランジスタ１１７は加熱冷却プレート１３４により試験温度に適切に維持される。図１８に図示するように凹部２３４内にヒートパイプ２２３が取り付けられている。
As shown in FIG. 13, the
接続構造体２１８から素子端子２２６に試験の定電流Ｉｄが印加される。定電流Ｉｄは数百アンペア（Ａ）と大きい。接続受け部２２５と素子端子２２６とは接触抵抗が発生する場合がある。接触抵抗があると、大電流が素子端子２２６に流れると接続受け部２２５が発熱する。
A test constant current Id is applied from the
発熱は試験をするトランジスタ１１７に伝導し、トランジスタ１１７を過熱する。過熱によりトランジスタ１１７が劣化あるいは素子端子２２６が焼損する可能性がある。したがって、接続受け部２２５での発熱を速やかに放熱する必要がある。
The heat is conducted to the
本発明の接続構造体２１８はヒートパイプ２２３を有している。接続受け部２２５での発熱は、ヒートパイプ２２３で伝熱される。したがって、接続受け部２２５の熱は速やかに接続受け部２２５から除去される。
The
図９（ａ）は、押圧具取付け板３１３部を側面から見た図である。押圧具取付け板３１３に押圧具３１１ａ、押圧具３１１ｂが配置・挿入されている。図９（ｂ）は図９（ａ）のＡ方向から見た図である。
FIG. 9A is a side view of the pressing
絶縁板３１２は絶縁物で構成されているため、押圧具取付け板３１３が金属のように導電物であっても、バネ（圧力金具）２３６には電流が流れない。したがって、素子端子２２６ −＞ 接続受け部２２５ −＞ バネ（圧力金具）２３６ −＞ 接続圧力部２３２の電流経路は発生しない。
Since the insulating
図７の実施例は、絶縁板３１２で絶縁する構成であった。本発明における絶縁効果は、図７のように、絶縁板３１２を用いる構成に限定されない。たとえば、図１２に図示する構成が例示される。
In the embodiment of FIG. 7, the insulating
図１２は、接続圧力部２３２のネジ穴２３８ｂの周囲に樹脂材料等で構成した絶縁部３１５を配置した構成である。ネジ穴２３８ｂの周囲が絶縁部３１５で絶縁されているため、固定ネジ２２４ｂには電流が流れない。したがって、素子端子２２６ −＞ 接続受け部２２５ −＞ バネ（圧力金具）２３６ −＞ 接続圧力部２３２の電流経路は発生せず、バネ（圧力金具）２３６が焼損することはない。
FIG. 12 shows a configuration in which an insulating
以上のように、本発明は押圧を印加するバネ２３６側に、絶縁板３１２を配置し、電流が押圧具取付け板３１３、接続受け部２２５側に流れないように構成する。
As described above, in the present invention, the insulating
電流が流れると、バネ２３６等の押圧部品、固定ネジ２２４ｂに流れ、バネ２３６、固定ネジ２２４ｂが焼損する。素子端子２２６には、バネ２３６等の電気的高抵抗部が少ない接続保持部２３３側を介して電流を供給する。
When an electric current flows, it flows through a pressing component such as a spring 236 and a fixing
本発明は、接続受け部２２５が上下方向に摺動し、接続保持部２３３と接続受け部２２５間に、素子端子２２６を密着させて狭持させる構造であるため、接触抵抗の発生が極めて小さい。また、試験中に半導体素子１１７が振動等で動いても、素子端子２２６は狭持されているため、位置移動はなく、電気的接続は良好に維持される。
In the present invention, the
図３８、図３９は一例としての試験をする半導体素子１１７の説明図である。図３８は、半導体素子１１７としてトランジスタを例示している。トランジスタ１１７は大電流を印加するＰ端子（トランジスタ１１７のコレクタ端子）と大電流を印加するＮ端子（トランジスタ１１７のエミッタ端子）を有する。エミッタ端子とコレクタ端子間にはダイオードＤｉが形成または付加されている。Ｐ端子とＮ端子に試験電流Ｉｄを印加する。
38 and 39 are explanatory views of the
トランジスタ１１７には、コレクタ端子ｃ、ゲート端子ｇ、エミッタ端子ｅが配置されている。ゲート端子ｇには、トランジスタ１１７をオンオフさせる信号Ｖｇｓを印加する。エミッタ端子ｅとコレクタ端子ｃには、定電流回路１１８からダイオードＤｉに定電流Ｉｃを流す。
A collector terminal c, a gate terminal g, and an emitter terminal e are arranged on the
図１５、図１７に図示するように、Ｃ１室とＣ２室間には隔壁２１７が配置されている。隔壁２１７には開口部２１６が形成されている。開口部２１６ａ１に接続構造体２１８ａ１が挿入され、開口部２１６ｂ１に接続構造体２１８ｂ１が挿入される。開口部２１６ａ２に接続構造体２１８ａ２が挿入され、開口部２１６ｂ２に接続構造体２１８ｂ２が挿入される。開口部２１６ａｎに接続構造体２１８ａｎが挿入され、開口部２１６ｂｎに接続構造体２１８ｂｎが挿入される。
As shown in FIGS. 15 and 17, a
たとえば、図２９の本発明の半導体素子試験装置では、接続構造体２１８ａ１の接続受け部２２５と接続保持部２３３間に試験をするトランジスタ１１７Ｑ１のＰ端子が挟持されて電気的に接続される。また、接続構造体２１８ｂ１の接続受け部２２５と接続保持部２３３間に試験をするトランジスタ１１７Ｑ１のＮ端子が挟持されて電気的に接続される。
For example, in the semiconductor device test apparatus of the present invention of FIG. 29, the P terminal of the transistor 117Q1 to be tested is sandwiched and electrically connected between the
同様に、接続構造体２１８ａ２の接続受け部２２５と接続保持部２３３間に試験をするトランジスタ１１７Ｑ２のＰ端子が挟持されて電気的に接続される。また、接続構造体２１８ｂ２の接続受け部２２５と接続保持部２３３間に試験をするトランジスタ１１７Ｑ２のＮ端子が挟持されて電気的に接続される。
Similarly, the P terminal of the transistor 117Q2 to be tested is sandwiched between the
同様に、接続構造体２１８ａｎの接続受け部２２５と接続保持部２３３間に試験をするトランジスタ１１７ＱｎのＰ端子が挟持されて電気的に接続される。また、接続構造体２１８ｂｎの接続受け部２２５と接続保持部２３３間に試験をするトランジスタ１１７ＱｎのＮ端子が挟持されて電気的に接続される。
Similarly, the P terminal of the transistor 117Qn to be tested is sandwiched between the
隔壁２１７には静電シールド板あるいは静電シールド網が配置され、電源装置１３２、Ｂ室の駆動回路系からのノイズが遮蔽され、ノイズはＣ１室には伝播されない。また、トランジスタ１１７のオンオフにより発生するノイズが、Ｂ室の駆動回路系には伝播されない。
An electrostatic shield plate or an electrostatic shield network is arranged on the
図２２は、トランジスタ１１７と接続構造体２１８の接続状態を説明する説明図である。トランジスタ１１７は加熱冷却プレート１３４ａに密着して固定される。固定はバネ（図示せず）により行われる。密着は、熱伝導性グリス、放熱用シリコーンオイルコンパウンドを塗付してもよい。必要に応じて、図７に図示するように、トランジスタ１１７の上側にも加熱冷却プレート１３４ｂが配置され、トランジスタ１１７を所定の温度条件に設定できるようにする。
FIG. 22 is an explanatory diagram illustrating a connection state between the
トランジスタ１１７の端子（エミッタ端子ｅ、ゲート端子ｇ、コレクタ端子ｃ）には、コネクタ２０２が接続される。コネクタ２０２には信号配線２２２が引き出される。信号配線２２２に、トランジスタ１１７のゲート端子ｇに印加する制御信号Ｖｇｓ、定電流回路１１８からの定電流Ｉｃが印加される。
A
図２２等で図示するように接続構造体２１８ａは隔壁２１７の開口部２１６ａにＣ２室側から挿入される。接続構造体２１８ｂも同様に隔壁２１７の開口部２１６ｂにＣ２室側から挿入される。接続構造体２１８を挿入すると、接続受け部２２５と接続保持部２３３間に素子端子２２６が挟まる。この状態で、固定ネジ２２４ｂを締めることによりトランジスタ１１７の素子端子２２６と接続構造体２１８とが電気的接続される。
As shown in FIG. 22 and the like, the
試験を行うトランジスタ１１７は加熱冷却プレート１３４に密着させて固定させる必要があるため、容易に取り外すことが難しい。トランジスタ１１７の取り付け作業は、最初に試験を行う複数個のトランジスタ１１７を加熱冷却プレート１３４に固定する。次に、最初に試験を行うトランジスタ１１７を選択して接続構造体２１８を素子端子２２６に取り付ける。
Since the
選択するトランジスタ１１７は、選択するトランジスタ１１７が位置する開口部２１６にＣ２室側から接続構造体２１８を挿入して素子端子２２６と電気的接続を行う。
The
トランジスタ１１７との電気的接続は、接続構造体２１８を挿入する位置を選択するだけであるので容易である。また、接続構造体２１８に接続された接続配線２１１の印加信号を変更することにより、トランジスタ１１７の試験条件、試験内容を容易に変更することができる。
The electrical connection with the
素子端子２２６は、接続受け部２２５と接続保持部２３３により圧力をかけて挟持される。接続構造体２１８の一端には接続配線２１１が接続され、接続配線２１１から定電流Ｉｄがトランジスタ１１７に印加される。接続構造体２１８の裏面側にはヒートパイプ２２３が配置されている。ヒートパイプ２２３を接続構造体２１８の裏面側に配置することにより、機械的な損傷の発生が低減する。また、図２２に図示するように、冷却ファン２２７による冷却も容易になる。
The
素子端子２２６には、数百アンペア（Ａ）の電流が流れる。接続受け部２２５等にわずかな抵抗があっても、数百アンペア（Ａ）の電流により、大きな熱が発生し、素子端子２２６部を過熱する。過熱されるとトランジスタ１１７をも過熱することになり、過熱によりトランジスタ１１７が劣化あるいは破壊する。
A current of several hundred amperes (A) flows through the
本発明は、接続受け部２２５、接続保持部２３３等で発生した熱はヒートパイプ２２３により接続構造体２１８の接続配線２１１側に伝熱される。したがって、接続受け部２２５、接続保持部２３３等が過熱されることはない。接続構造体２１８の下側には冷却ファン２２７が配置され、あるいは直接水冷されることにより、ヒートパイプ２２３の熱を放熱させる。
図２３は本発明の半導体試験装置における半導体素子１１７と接続構造体２１８との接続方法を説明する説明図である。
In the present invention, the heat generated in the
FIG. 23 is an explanatory diagram illustrating a method of connecting the
Ｃ１室とＣ２室間に隔壁２１７が設けられている。隔壁２１７に図１７に図示するように、試験するトランジスタ１１７等の位置に対応して開口部２１６が形成されている。隔壁２１７の開口部２１６と接続構造体２１８の固定台（図示せず）により、接続構造体２１８は水平あるいは安定に位置決めされ、固定される。
A
図２３（ａ）に図示するように、試験をするトランジスタ１１７は、加熱冷却プレート１３４ａに密着されて位置決めされ、また、固定される。トランジスタ１１７と加熱冷却プレート１３４ａ間は熱伝導性グリス、放熱用シリコーンオイルコンパウンドが塗付されている。
As shown in FIG. 23 (a), the
トランジスタ１１７の端子（エミッタ端子ｅ、ゲート端子ｇ、コレクタ端子ｃ）には脱着可能なコネクタ２０２が接続される。コネクタ２０２には信号配線２２２が接続され、信号配線２２２はサンプル接続回路２０３に接続されている。
A
サンプル接続回路２０３とコネクタ２０２間の信号配線２２２は極力短くなるように形成する。信号配線２２２が長いと信号配線２２２にノイズが重畳され、トランジスタ１１７が誤動作する。たとえば、トランジスタ１１７のゲート端子ｇにノイズが重畳されると、トランジスタ１１７がオンし、トランジスタ１１７が破壊する可能性がある。信号配線２２２はツイスト配線とするか、同軸ケーブルのようにシールドがある配線を使用する。
The
図１５に図示するようにコネクタ２０８は筐体２１０の側面に設けられたものであり、コネクタ２０８とＢ室に配置されたデバイス制御回路基板２０９とは信号配線２３５により接続されている。デバイス制御回路基板２０９から、ゲートドライバ回路１１３、ゲート信号制御回路１１２、温度測定回路１１５、可変抵抗回路１２５、オペアンプ回路１１６の制御信号あるいは出力信号が入出力される。
As shown in FIG. 15, the
図２３（ｂ）に図示するように、開口部２１６ａに接続構造体２１８ａが挿入される。図４、図５に図示するように、接続受け部２２５および接続保持部２３３のＣで示すエッジ部がカットあるいは、円弧状に加工されているため、素子端子２２６の位置が多少変動しても、接続受け部２２５および接続保持部２３３に良好に挿入され、素子端子２２６を狭持することができる。
As shown in FIG. 23B, the
接続構造体２１８ａは、開口部２１６ａに挿入されることにより、接続構造体２１８ａの先端の接続受け部２２５と接続保持部２３３間にトランジスタ１１７の素子端子２２６ａが挟持される。接続構造体２１８ａと素子端子２２６ａの連結後、固定ネジ２２４ｂ１を締め付けることにより、接続受け部２２５と素子端子２２６が良好な電気的接続を実現できる。
By inserting the
同様に、開口部２１６ｂに接続構造体２１８ｂが挿入される。接続構造体２１８ｂは、開口部２１６ｂに挿入されることにより、接続構造体２１８ｂの先端の接続受け部２２５と接続保持部２３３間にトランジスタ１１７の素子端子２２６ｂが挟持される。接続構造体２１８ｂと素子端子２２６ｂの連結後、固定ネジ２２４ｂ２を締め付けることにより、接続受け部２２５と素子端子２２６が良好な電気的接続が実現できる。
Similarly, the
接続構造体２１８の裏面には、ヒートパイプ２２３の熱を除去するための冷却ファン２２７が配置される。冷却ファン２２７は素子端子２２６、ヒートパイプ２２３の過熱状況に応じて回転速度が制御される。
A cooling
図１８の実施例では、接続構造体２１８のヒートパイプ金具２３１の凹部２３４に、ヒートパイプ２２３を取り付けるとした。しかし、本発明はこれに限定するものではない。
In the embodiment of FIG. 18, the
たとえば、図１９に図示するように、接続構造体２１８を構成してもよい。図１９において、図１９（ａ）は接続構造体２１８の裏面（下面）を模試的に図示したものであり、図１９（ｂ）は接続構造体２１８の表面（上面）を模試的に図示したものである。
For example, as shown in FIG. 19, the
図１９において、凹面２３４ａにヒートパイプ２２３ａが配置されている。ヒートパイプ２２３ａは、接続保持部２３３部まで形成または配置されている。接続保持部２３３部まで形成または配置することにより、素子端子２２６の発熱をより効率よく伝熱することができる。
In FIG. 19, the
図１９（ｂ）に図示するように、凹面２３４ｂにヒートパイプ２２３ｂが配置されている。ヒートパイプ２２３を接続構造体２１８の両面に配置することにより、より素子端子２２６の発熱をより効率よく伝熱することができる。
As shown in FIG. 19B, the
図１８の実施例等は、冷却ファン２２７でヒートパイプ２２３等を冷却するとしたが、本発明はこれに限定するものではない。たとえば、図２０に図示するように、ヒートパイプ２２３に密着するように、放熱フィン２２８を形成または配置してもよい。ヒートパイプ２２３内を伝熱する熱が効率よく放熱フィン２２８に伝熱され、よりヒートパイプ２２３の伝熱、放熱効果が高まる。
In the examples of FIG. 18, the
図２０の放熱フィン２２８は開口部２１６部に該当する箇所には形成あるいは配置されていない。接続構造体２１８はＣ２室からＣ１室側に開口部２１６を介して挿入される。開口部２１６はＣ１室の密閉性を保つため、開口部２１６は接続構造体２１８の断面積＋αのサイズの開口部となっている。したがって、放熱フィン２２８が接続構造体２１８に形成または配置されていると、開口部２１６に挿入できない。そのため、隔壁２１７を基準としてトランジスタ１１７の素子端子２２６と接続される側には放熱フィン２２８は形成または配置されていない。
The
また、図２１に図示するように、接続構造体２１８内に、循環水パイプ１３５を形成または配置し、接続構造体２１８を冷却してもよい。循環水パイプ内を流れる冷媒により接続構造体２１８が冷却されて、ヒートパイプ２２３内の伝熱が効率よく接続構造体２１８に伝達される。したがって、素子端子２２６で発生した熱が効率よく放熱される。
Further, as shown in FIG. 21, a circulating
図３８のトランジスタ１１７（半導体素子１１７）は、素子端子２２６（素子端子２２６ａ（Ｐ）、素子端子２２６ｂ（Ｎ））が２端子であった。しかし、図３９に図示するように、トランジスタ１１７の素子端子２２６が素子端子２２６ａ（Ｐ）、素子端子２２６ｂ（Ｎ）と素子端子２２６ｃの３端子のものもある。本発明の半導体素子試験装置および半導体素子の試験方法は、多種多様な半導体素子１１７を試験することができる。
The transistor 117 (semiconductor element 117) of FIG. 38 had two element terminals 226 (
図３９の半導体素子１１７はトランジスタ１１７ｍとトランジスタ１１７ｓの２つのトランジスタが１つのパッケージに配置されているものである。トランジスタ１１７ｓのコレクタ端子ｃが素子端子２２６ａに接続される。トランジスタ１１７ｓのエミッタ端子ｅとトランジスタ１１７ｍのコレクタ端子ｃが接続され、中点が素子端子２２６ｃに接続されている。トランジスタ１１７ｍのエミッタ端子ｅが素子端子２２６ｂに接続されている。
In the
トランジスタ１１７ｍには、エミッタ端子ｅ１、ゲート端子ｇ１、コレクタ端子ｃ１が接続されている。トランジスタ１１７ｓには、エミッタ端子ｅ２、ゲート端子ｇ２、コレクタ端子ｃ２が接続されている。
An emitter terminal e1, a gate terminal g1, and a collector terminal c1 are connected to the
図２４は、３つの素子端子２２６（素子端子２２６ａ（Ｐ）、素子端子２２６ｂ（Ｎ）、素子端子２２６ｃ（Ｏ））を有するトランジスタ１１７（半導体素子１１７）と接続構造体２１８との接続状態を図示した説明図である。
FIG. 24 shows the connection state of the transistor 117 (semiconductor element 117) having three element terminals 226 (
図２４において、接続構造体２１８ａと素子端子２２６ａとの接続、接続構造体２１８ｂと素子端子２２６ｂとの接続は、図２２、図２３で説明した内容と同様であるので説明を省略する。
In FIG. 24, the connection between the
図２４において、接続構造体２１８ａにはヒートパイプ２２３ａが、接続構造体２１８ｂにはヒートパイプ２２３ｂが形成または配置されているのに対し、接続構造体２１８ｃには、ヒートパイプ２２３が形成または配置されていない。接続構造体２１８ｃは素子端子２２６ｃに接続されている。トランジスタ１１７の素子端子２２６ｃ（Ｏ）には大きな電流が流れない。したがって、素子端子２２６ｃが過熱されることはない。
In FIG. 24, a
接続構造体２１８ｃにはヒートパイプ２２３を形成する必要がない。接続構造体２１８ｃを他の接続構造体２１８（接続構造体２１８ａ、接続構造体２１８ｂ）よりも細く形成することにより、接続構造体２１８とトランジスタ１１７の素子端子２２６との接続が容易になる。また、トランジスタ１１７を配置するスペースが狭くても良いため、加熱冷却プレート１３４に搭載できるトランジスタ１１７の数を多くすることができる。
It is not necessary to form the
なお、接続構造体２１８ｃにヒートパイプ２２３を形成または配置してもよいことは言うまでもない。他の事項等については、図２２、図２３の実施例と同様あるいは類似であるので説明を省略する。
以下、本発明の半導体素子の試験方法について説明をする。図２５、図２６、図３０は第１の実施例における本発明の半導体素子の試験方法の説明図である。
Needless to say, the
Hereinafter, the test method for the semiconductor device of the present invention will be described. 25, 26, and 30 are explanatory views of the test method for the semiconductor device of the present invention in the first embodiment.
定電流回路１１８はトランジスタ１１７のダイオードＤｉに定電流Ｉｃを供給する。オペアンプ回路１１６はダイオードＤｉの端子電圧Ｖｉをバッファリングして出力する。端子電圧Ｖｉは温度測定回路１１５に印加され、温度測定回路１１５は端子電圧Ｖｉからトランジスタ１１７の温度情報Ｔｊを求め、コンローラ１１１に転送する。温度情報はデバイス制御回路基板２０９のコネクタ２１３からマザー基板２０７に出力され、コントロール回路基板１１１に送られる（図３７等参照）。
The constant
本発明の半導体素子１１７の試験方法において、トランジスタ１１７の劣化あるいは特性変化にあわせて外部条件あるいは試験条件を変更する。たとえば、トランジスタ１１７が発熱した場合はチラー１３６の水温を下げる。トランジスタ１１７に流れる電流を少なくすると、トランジスタ１１７の劣化、特性変化が進まず、結果、トランジスタ１１７の寿命が延びる。したがって、所定設定条件に対するトランジスタ１１７の寿命、信頼性特性を定量的に測定、判断することができる。
In the test method of the
チラー１３６の循環水を加温または冷却することにより、トランジスタ１１７の温度を規定値あるいは所定値に維持する。また、試験条件に対応してトランジスタ等の温度を周期的に変化させ、また、一定に冷却し、また、加熱する。また、試験トランジスタの温度情報Ｔｊを測定し、測定した温度情報Ｔｊを一定値に維持するように、チラー１３６を制御する。なお、以下の説明において、温度情報Ｔｊを例示して説明する。
By heating or cooling the circulating water of the
ゲートドライバ回路１１３からは、設定された周波数、かつ、設定されたオン電圧時間でトランジスタ１１７のゲートをオンさせるオン電圧Ｖｇが出力される。一例として、図３０（ａ）に図示するように、トランジスタ１１７のオンオフ周期はｔｃｙｃｌｅであり、オン時間はｔｏｎ、オフ時間はｔｏｆｆである。
From the
図３０（ａ）のオン信号電圧Ｖｇｓに基づいて、トランジスタ１１７はオンオフ制御される。ゲートドライバ回路１１３はゲート信号制御回路１１２で制御される。
電源回路１２１は定電流Ｉｄを出力し、定電流Ｉｄがトランジスタ１１７の試験電流として供給される。
The
The
ゲートドライバ回路１１３から出力されるＶｇｓ信号電圧により、トランジスタ１１７はオンオフ動作し、トランジスタ１１７がオンしている期間にトランジスタ１１７のチャンネル間に電流Ｉｄが流れる。
The Vgs signal voltage output from the
ゲートドライバ回路１１３は、内部に可変抵抗回路１２５を有している。可変抵抗回路１２５の値は、０（Ω）から５００（Ω）間で、所定値に、あるいはステップ的に設定できるように構成されている。ゲート端子ｇの波形を観察しながら、コントロール回路基板（コントローラ）１１１からの制御信号により可変抵抗回路１２５の値を設定してもよい。
The
トランジスタ１１７のゲート端子ｇとエミッタ端子ｅまたは、コレクタ端子ｃ間に抵抗Ｒ（図示せず）を配置してもよい。抵抗Ｒの値を調整することにより、ゲート信号の立ち上がりおよび立ち下がり電圧波形の傾斜角度を調整できる。
A resistor R (not shown) may be arranged between the gate terminal g of the
可変抵抗回路１２５の値が大きい場合は、トランジスタ１１７のゲート端子に印加するトランジスタ１１７のゲート信号の立ち上がり／立ち下がり波形の傾斜が緩やかになる。
When the value of the
一方、可変抵抗回路１２５の抵抗値が小さい場合は、ゲート信号の立ち上がり／立ち下がり波形の傾斜が急峻になる。可変抵抗回路１２５の値を変更あるいは所定値に設定することにより、トランジスタ１１７のオン時間を調整できる。
On the other hand, when the resistance value of the
ゲートドライバ回路１１３は、トランジスタ１１７のゲート端子ｇに印加するゲート電圧において、立ち上がり波形の傾斜（立ち上がり時間Ｔｒ）と立ち下がり波形の傾斜（立ち下がり時間Ｔｄ）を設定できる。立ち上がり時間Ｔｒと立ち下がり時間Ｔｄを別々に調整することによりトランジスタ１１７のオン時間等を任意に調整できる。
The
可変抵抗回路１２５の抵抗値は、コントロール回路基板（コントローラ）１１１により設定する。設定は、一定値であることに限定されない。ゲートドライバ回路１１３の立ち上がり波形の傾斜（立ち上がり時間Ｔｒ）と立ち下がり波形の傾斜（立ち下がり時間Ｔｄ）を変化させてもよい。ゲート信号の立ち上がり時の抵抗値と、立ち下がり時の抵抗値とを変化させてもよい。また、リアルタイムに抵抗値を可変制御してもよい。可変抵抗回路１２５を可変制御することにより、トランジスタ１１７のオン時間が安定する。
The resistance value of the
ゲート信号の立ち上がり時の抵抗値を小さくすると、トランジスタ１１７のゲート端子に印加されるオン電圧の波形が急峻になり、高速にトランジスタ１１７がオンする。ゲート信号の立ち上がり時の抵抗値を大きくすると、トランジスタ１１７のゲート端子に印加されるオン電圧の波形が緩やかになり、緩やかにトランジスタ１１７がオンする。
When the resistance value at the rising edge of the gate signal is reduced, the waveform of the on-voltage applied to the gate terminal of the
ゲート信号の立ち下がり時の抵抗値を小さくすると、トランジスタ１１７のゲート端子に印加されるオン電圧の波形が急峻になり、高速にトランジスタ１１７がオフする。ゲート信号の立ち下がり時の抵抗値を大きくすると、トランジスタ１１７のゲート端子に印加されるオン電圧の波形が緩やかになり、緩やかにトランジスタ１１７がオフする。
When the resistance value at the falling edge of the gate signal is reduced, the waveform of the on-voltage applied to the gate terminal of the
以上のように、トランジスタ１１７のゲート端子に接続された可変抵抗回路の値、あるいはゲートドライバ回路１１３の立ち上がり時間／立ち下がり時間を制御あるいは調整または設定することができる。したがって、ゲートドライバ回路１１３の機能として、トランジスタ１１７に発生させる突入電流Ｉｓ、サージ電圧Ｖｓを変化あるいは変更することができる。
As described above, the value of the variable resistance circuit connected to the gate terminal of the
トランジスタ１１７の動作は、トランジスタ１１７のゲート端子のオン電圧の制御だけでなく、電源回路１２１がトランジスタ１１７に供給する定電流Ｉｄあるいは電圧Ｖｍの値を変化あるいは設定できることは言うまでもない。
It goes without saying that the operation of the
ゲートドライバ回路１１３の可変抵抗回路１２５はコントロール回路基板（コントローラ）１１１により制御される。図３０に図示するゲートドライバ回路１１３が出力するゲート信号の周期時間ｔｃｙｃｌｅ、オン時間ｔｏｎあるいはオフ時間ｔｏｆｆはゲート信号制御回路１１２が制御し、ゲート信号がトランジスタ１１７のゲート端子に印加される。また、ゲート信号制御回路１１２はコントロール回路基板（コントローラ）１１１により制御される。
The
図１４、図２５、図２６、図２７、図２９等において、ゲートドライバ回路１１３の可変抵抗回路１２５の抵抗値は、可変としたがこれに限定するものではない。たとえば、可変抵抗回路１２５を外付け抵抗とし、抵抗をコネクタ（図示せず）等によりトランジスタ１１７のゲート端子に接続してもよいことは言うまでもない。
接続する抵抗の値は、トランジスタ１１７のゲート端子の波形、チャンネル電流Ｉｄの波形を観察して設定する。
In FIGS. 14, 25, 26, 27, 29, etc., the resistance value of the
The value of the resistance to be connected is set by observing the waveform of the gate terminal of the
図１４、図２５、図２６等において、トランジスタ１１７のコレクタ端子ｃとエミッタ端子ｅ間には定電流回路１１８が接続されている。定電流回路１１８は、所定の定電流Ｉｃを流す。定電流Ｉｃはトランジスタ１１７の温度をモニターするためである。
In FIGS. 14, 25, 26, etc., a constant
なお、ＩＧＢＴを例示して本明細書は説明するため、トランジスタ１１７の端子はゲート端子ｇ、コレクタ端子ｃ、エミッタ端子ｅである。ＭＯＳトランジスタ１１７の場合は、トランジスタ１１７の端子はゲート端子ｇ、ドレイン端子ｄ、ソース端子ｓとなる。
In addition, in order to explain this specification by exemplifying an IGBT, the terminals of the
トランジスタ１１７には、ボディダイオードあるいはチャンネルダイオードＤｉが形成されている。なお、ダイオードＤｉはトランジスタ１１７が形成された半導体チップに実装された別の半導体チップのダイオードであってもよい。
A body diode or a channel diode Di is formed in the
ダイオードＤｉは、トランジスタ１１７の形成時に副次的に形成されるダイオード（寄生ダイオード）を利用してもよい。寄生ダイオードはトランジスタ１１７の層構造により副次的に形成される。ダイオードＤｉは、構造上、トランジスタ１１７のチャンネル部の近傍に形成される。
As the diode Di, a diode (parasitic diode) formed secondarily when the
ダイオードＤｉは、トランジスタ１１７を動作させている時には動作しないものであれば、いずれの素子でもよい。たとえば、ダイオードに限定されるものではなく、トランジスタをダイオード接続して使用しても良いことはいうまでもない。
The diode Di may be any element as long as it does not operate when the
また、ダイオード等の半導体に限定されるものではなく、抵抗等のデバイスでもよい。抵抗等のデバイスに定電流Ｉｃを印加することにより、抵抗の端子電圧を測定する。この電圧を電圧Ｖｉとして測定する。 Further, the device is not limited to a semiconductor such as a diode, and may be a device such as a resistor. The terminal voltage of a resistor is measured by applying a constant current Ic to a device such as a resistor. This voltage is measured as voltage Vi.
以上のように、温度を取得する素子は、半導体等のデバイスだけでなく、抵抗等のデバイスでもよい。つまり、電流を流すことにより電圧値を取得できるデバイス、あるいは電圧を印加することにより電流値を取得できるデバイスであればいずれのデバイスでも適用できる。 As described above, the element for acquiring the temperature may be not only a device such as a semiconductor but also a device such as a resistor. That is, any device that can acquire a voltage value by passing a current or a device that can acquire a current value by applying a voltage can be applied.
ダイオードＤｉはトランジスタ１１７の発熱により抵抗値が変化する。ダイオードＤｉに定電流Ｉｃを流すと、ダイオードＤｉの抵抗値の変化に比例してダイオードＤｉの端子間の電圧が変化する。端子間の電圧をモニターあるいは測定すれば、トランジスタ１１７の温度、または温度の変化を知ることができる。
トランジスタ１１７の温度をダイオードＤｉの電圧からモニターするためには、温度係数を予め取得しておく必要がある。
The resistance value of the diode Di changes due to the heat generated by the
In order to monitor the temperature of the
温度係数は、トランジスタ１１７を恒温槽で所定温度に設定し、ダイオードＤｉに定電流Ｉｃを流して、ダイオードＤｉの端子電圧を測定する。前記所定温度を変化させ、かつダイオードＤｉの端子電圧を測定することにより、温度に対するダイオードの端子電圧を取得できる。したがって、温度に対するダイオードＤｉの端子電圧からトランジスタ１１７の温度係数Ｋを求めることができる。
For the temperature coefficient, the
温度係数Ｋは、トランジスタ１１７の各生産ロットで異なる場合があるが、一般的には生産ロットで一定の値を示す。したがって、各生産ロットで、試験を行うトランジスタ１１７を抜き取り、温度係数Ｋを求めておけば他のトランジスタ１１７の温度係数Ｋにも使用できる。
The temperature coefficient K may be different for each production lot of the
精度よく温度係数Ｋを取得するには、同じロットでも、各トランジスタ１１７の温度係数Ｋを個別に測定して試験をする。温度係数Ｋの測定は、恒温槽の使用に限定されない。たとえば、トランジスタ１１７を実装したヒートシンクに流す水温を変えて温度係数Ｋを取得する。
In order to obtain the temperature coefficient K with high accuracy, the temperature coefficient K of each
試験時は、トランジスタ１１７に間欠的に、試験電流Ｉｄを印加する。試験電流Ｉｄをオフした直後あるいは、オフした後、短時間の所定時間の経過後、定電流回路１１８から、温度測定用の定電流Ｉｃを流す。
During the test, the test current Id is intermittently applied to the
定電流Ｉｃでトランジスタ１１７が発熱することを防止するため、あるいは定電流Ｉｃの影響がないようにするため、定電流Ｉｃはトランジスタ１１７のチャンネルに流す定電流Ｉｄよりも十分に小さい電流値にする。定電流Ｉｄは、温度測定に影響を与える発熱しない程度の電流を流す。
In order to prevent the
具体的には、定電流Ｉｃは試験時にトランジスタ１１７に流す電流Ｉｄの１／１０００以下に設定する。好ましくは、トランジスタ１１７に流す電流Ｉｃは電流Ｉｄの１×１０６の１以上１×１０４の１以下にする。定電流Ｉｃは０．１ｍＡ以上１００ｍＡ以下にする。
Specifically, the constant current Ic is set to 1/1000 or less of the current Id flowing through the
チャンネル電流Ｉｄを変化させ、ダイオードＤｉ電圧（トランジスタ１１７のコレクタ−エミッタ端子間電圧）を測定して、温度係数Ｋを求める。求められた温度係数Ｋは、温度測定回路１１５に記憶させる。
The temperature coefficient K is obtained by changing the channel current Id and measuring the diode Di voltage (voltage between the collector and emitter terminals of the transistor 117). The obtained temperature coefficient K is stored in the
温度を測定する時、ダイオードＤｉがトランジスタ１１７と同一チップ内に形成されている場合、ゲート電圧Ｖｇｓによって飽和電圧のＶｎ電圧が変化する場合がある。ゲート電圧Ｖｇｓはゼロ（０）電圧または負電圧（マイナス電圧）とすることが好ましい。
When measuring the temperature, if the diode Di is formed in the same chip as the
図１３に示すように、温度情報Ｔｊに基づいて、コントロール回路基板（コントローラ）１１１はチラー１３６を制御する。チラー１３６は循環水（循環溶液）の温度を調整し、加熱冷却プレート１３４の温度を調整する。
As shown in FIG. 13, the control circuit board (controller) 111 controls the
以上の実施例では、予め、温度係数Ｋを求めるとしたが、本発明の半導体試験方法はこれに限定するものではない。なお、温度係数とダイオード端子電圧等からトランジスタ１１７の温度情報Ｔｊを求める。
トランジスタ１１７と加熱冷却プレート１３４に密着して配置し、加熱冷却プレート１３４の温度が、トランジスタ１１７と略一致するように構成する。
In the above examples, the temperature coefficient K is determined in advance, but the semiconductor test method of the present invention is not limited to this. The temperature information Tj of the
The
コントロール回路基板（コントローラ）１１１はチラー１３６を制御して、加熱冷却プレート１３４の温度を所定温度にし、トランジスタ１１７に定電流Ｉｃを印加して、ダイオードＤｉの端子電圧を測定する。
The control circuit board (controller) 111 controls the
測定結果から、温度係数Ｋを求める。加熱冷却プレート１３４の温度は、複数の温度に設定し、それぞれの温度での温度係数Ｋを求め、結果からより温度係数の値の精度を向上させる。
The temperature coefficient K is obtained from the measurement result. The temperature of the heating /
温度係数Ｋは、トランジスタ１１７を加熱冷却プレート１３４で所定温度にし、ダイオードＤｉに定電流Ｉｃを流して、端子電圧を測定する。前記所定温度を変化させ、かつダイオードＤｉの端子電圧を測定することにより、温度に対するダイオードＤｉの端子電圧を取得できる。したがって、温度に対するダイオードＤｉの端子電圧からトランジスタ１１７の温度係数Ｋを求めることができる。
For the temperature coefficient K, the
トランジスタ１１７の試験時は、定電流Ｉｃは、チャンネル電流Ｉｄが流れていない時にダイオードＤｉに流す。つまり、トランジスタ１１７がオンしていない時に、定電流Ｉｃを流してダイオードＤｉの端子間電圧を測定する。
When testing the
オペアンプ回路（バッファ回路）１１６は、ダイオードＤｉの端子電圧Ｖｉ（端子ｃ−端子ｅ）を出力する。なお、オペアンプ回路１１６は、オペアンプ素子から構成されるものに限定されない。入力インピーダンスが高く、出力インピーダンスが低いものであればいずれのものでもよい。
温度測定回路１１５は保持されている温度係数Ｋと電圧Ｖｉから、試験を実施しているトランジスタ１１７の温度情報Ｔｊを求める。
The operational amplifier circuit (buffer circuit) 116 outputs the terminal voltage Vi (terminal c-terminal e) of the diode Di. The
The
求められた温度情報Ｔｊはコントロール回路基板（コントローラ）１１１に送られる。コントロール回路基板（コントローラ）１１１は、温度情報Ｔｊが所定設定値以上のなった場合、トランジスタ１１７が所定のストレス状態、あるいは劣化状態となったと判断し、試験の制御変更あるいは試験の停止等を行う。
The obtained temperature information Tj is sent to the control circuit board (controller) 111. When the temperature information Tj becomes equal to or higher than a predetermined set value, the control circuit board (controller) 111 determines that the
試験でトランジスタが劣化する箇所は主として、トランジスタ１１７内の接合部であることが多い。半導体そのものが劣化することはなく、トランジスタ１１７の接合部（ボンディング、ダイボンド等）が劣化し、接合部の抵抗値が高くなる。抵抗値が高くなることにより、電圧Ｖｃｅが高くなり、発熱してトランジスタ１１７の温度が上昇する。
The part where the transistor deteriorates in the test is often the junction in the
半導体が劣化する場合は、トランジスタ１１７のゲート酸化膜（絶縁膜）の劣化である場合が多い。ゲート酸化膜の劣化が発生した場合は、酸化膜（絶縁膜）の短絡状態になり、電圧Ｖｃｅは下がる。または、トランジスタ１１７がオフ状態となり、トランジスタ１１７には電流は流れず、電圧Ｖｃｅは電源電圧の最大値まで上昇する。
When the semiconductor deteriorates, it is often the deterioration of the gate oxide film (insulating film) of the
温度情報Ｔｊは、試験開始時は、最低温度Ｔ１から最高温度Ｔ２の間を変化する。試験によりトランジスタ１１７にストレスがかかると、トランジスタ１１７のＶｃｅ電圧が変化し、通常は温度情報Ｔｊが高くなる方向に変化する。
したがって、図３１（ｃ）に図示するように、最低温度は、温度Ｔ１より上昇し、最高温度は温度情報Ｔｍ（Ｔｊｍａｘ）に近づく。
本発明の半導体の試験方法では、試験の終了は下記のいずれかの条件で停止する。
・温度情報Ｔｊが所定範囲内から外れた場合。
・チャンネル電圧Ｖｃｅが所定の電圧範囲から外れた場合。
・熱抵抗が所定の範囲内から外れた場合。
The temperature information Tj changes between the minimum temperature T1 and the maximum temperature T2 at the start of the test. When stress is applied to the
Therefore, as illustrated in FIG. 31 (c), the minimum temperature rises above the temperature T1 and the maximum temperature approaches the temperature information Tm (Tjmax).
In the semiconductor test method of the present invention, the end of the test is stopped under any of the following conditions.
-When the temperature information Tj is out of the specified range.
-When the channel voltage Vce deviates from the specified voltage range.
・ When the thermal resistance is out of the specified range.
図１４、図２５、図２６、図２７、図２８、図２９等の実施例において、スイッチ回路Ｓｓａ１２４ａ、スイッチ回路Ｓａｂ１２４ｂはスイッチ回路の記号を使用している。スイッチ回路Ｓｓａ１２４ａ、スイッチ回路Ｓａｂ１２４ｂは、クローズ（オン）した時の抵抗（オン抵抗）が小さいものであれば、いずれの素子でもスイッチ回路として使用できる。たとえば、トランジスタ、メカニカルリレー、ホトトランジスタ、ホトダイオードスイッチ等が例示される。 In the embodiments shown in FIGS. 14, 25, 26, 27, 28, 29, etc., the switch circuit Ssa124a and the switch circuit Sab124b use the symbols of the switch circuit. As long as the switch circuit Ssa124a and the switch circuit Sab124b have a small resistance (on resistance) when closed (on), any element can be used as a switch circuit. For example, transistors, mechanical relays, photo transistors, photo diode switches, etc. are exemplified.
図２６は本発明の第１の実施例における半導体素子試験装置の等価回路図である。本実施例では、スイッチ回路Ｓｓａ、スイッチ回路Ｓａｂは、図２６に図示するようにパワーＭＯＳＦＥＴ１２４を使用している。パワーＭＯＳＦＥＴはチャンネル間の電圧（Ｖｓｄ）が小さい。 FIG. 26 is an equivalent circuit diagram of the semiconductor device test apparatus according to the first embodiment of the present invention. In this embodiment, the switch circuit Ssa and the switch circuit Sab use the power MOSFET 124 as shown in FIG. The power MOSFET has a small voltage (Vsd) between channels.
なお、スイッチ回路として、パワーＭＯＳＦＥＴ以外のものを採用してもよい。スイッチ回路Ｓｓａ、スイッチ回路ＳａｂはパワーＭＯＳＦＥＴだけでなく、パワートランジスタ等であっても良いことはいうまもない。その他、電磁リレー、電磁スイッチ等も例示される。 A switch circuit other than the power MOSFET may be used. It goes without saying that the switch circuit Ssa and the switch circuit Sab may be not only a power MOSFET but also a power transistor or the like. In addition, electromagnetic relays, electromagnetic switches and the like are also exemplified.
パワーＭＯＳＦＥＴ１２４ｂのオン時のチャネル電圧（Ｖｓｄｂ）は、パワーＭＯＳＦＥＴ１２４ａのオン時のチャネル電圧（Ｖｓｄａ）以下となるものを選定する。つまり、パワーＭＯＳＦＥＴ１２４ｂのオン時のチャネル電圧（Ｖｓｄｂ）は、パワーＭＯＳＦＥＴ１２４ａのオン時のチャネル電圧（Ｖｓｄａ）よりも小さくなるようにする。スイッチ回路１２４ｂがオンした時、完全に電源回路１２１の端子間を短絡して、電流Ｉｍを安定して流すためである。
以上の事項は、スイッチ回路１２４がパワートランジスタ等の場合も同様である。パワートランジスタ１２４の場合は、チャンネル電圧はＶｃｅとなる。
スイッチ回路１２４ａがオンすることにより、電源回路１２１が出力する電流Ｉｄが試験電流Ｉｄとしてトランジスタ１１７に供給できるようになる。
The channel voltage (Vsdb) when the
The above items are the same when the switch circuit 124 is a power transistor or the like. In the case of the power transistor 124, the channel voltage is Vce.
When the
スイッチ回路１２４はスイッチ回路基板２０１に実装されている。スイッチ回路１２４は導体板２０４（金属板、導電板）に接続されている。導体板２０４は、一例として厚み５ｍｍ、幅５０ｍｍの銅からなる板である。長さは、回路基板幅＋フォークプラグ２０５を接続する幅を有している。
The switch circuit 124 is mounted on the
本発明の実施例において、フォークプラグ２０５と導体板２０４とを接触させて電気的に接続するとしたが、これに限定するものではない。機構的な動作により電気的に接続状態と、非接続状態とを変更できるものであればいずれでもよい。また、接続した状態を安定的に維持できるものであればいずれの構成であってもよい。
In the embodiment of the present invention, the
たとえば、フォークプラグ２０５のかわりに、ロータリーコネクタ、ロータリージョイント、大電流コネクタ等であってもよい。導体板２０４の代わりに、ロータリーコネクタ、ロータリージョイント、大電流コネクタであってもよいし、円筒状の導体棒、角型の導体棒、くし型の導体板等であってもよい。
For example, instead of the
本明細書、図面において導体板２０４として説明するが、板に限定されるものではなく、棒状のものであってもよい。フォークプラグ２０５等の構造物と接合できるものであればいずれの形状等であってもよい。たとえば、ソケット、コネクタ等の構造物であってもよい。また、導体板２０４をフォークプラグ形状とし、フォークプラグ２０５と前記フォークプラグとを接続してもよい。
Although the
フォークプラグ２０５は隔壁２１４等の空間を分離する構成物あるいは構造に接続物であるフォークプラグ２０５を挿入するとして説明するが、これに限定するものではない。たとえば、導体板２０４ｂにフォークプラグ２０５ｃを接続し、フォークプラグ２０５ｃを隔壁２１４から挿入して、トランジスタ１１７のエミッタ端子ｅと電気的に接続を取ってもよい。
The
図３６はフォークプラグ２０５およびフォークプラグ２０５と導体板２０４の接続（接触）状態を図示している。スイッチ回路基板２０１には２枚の導体板２０４が取り付けられている。スイッチ回路基板２０１は全面アース層（図示せず）を有し、全面アース層と導体板２０４とは熱的に接続されている。導体板２０４の熱は、前記全面アース層を介して放熱される。導体板２０４とスイッチ回路基板２０１はネジ止めされる。
FIG. 36 illustrates the connection (contact) state between the
なお、接触部２２０はフォークプラグ２０５に直接に配置あるいは形成されているように図示しているが、これに限定するものではない。たとえば、図７等で説明したように、接触部２２０にバネ２３６、バネ穴２３９、位置固定ネジ２３７、ネジ穴２３８等を設け、接触部２２０が摺動するように構成しても良いことは言うまでもない。
The contact portion 220 is shown so as to be directly arranged or formed on the
スイッチ回路１２４は、２枚の導体板に接続されている。図２６に図示するようにスイッチ回路１２４がＭＯＳトランジスタの場合は、ドレイン端子とソース端子が異なる導体板２０４に接続される。スイッチ回路１２４はバイポーラトランジスタの場合は、コレクタ端子とエミッタ端子が異なる導体板２０４に接続される。スイッチ回路１２４がオン（導通）することにより、２つの導体板２０４が電気的に接続される。スイッチ回路１２４として、ＩＧＢＴも使用できる。
The switch circuit 124 is connected to two conductor plates. As shown in FIG. 26, when the switch circuit 124 is a MOS transistor, the drain terminal and the source terminal are connected to
フォークプラグ２０５の接触部２２０の構成材料として、白金、金、銀、タングステン、銅、ニッケル、またはそれらを組合せた合金が用いられる。また、銀−酸化物接点材料（Ａｇ＋ＺｎＯ、Ａｇ＋ＳｎＯ２、Ａｇ＋ＳｎＯ２ Ｉｎ２Ｏ３、Ａｇ＋、Ａｇ＋ＳｎＯ２ Ｓｎ２Ｂｉ２Ｏ７）を用いることも好ましい。
Platinum, gold, silver, tungsten, copper, nickel, or an alloy obtained by combining them is used as a constituent material of the contact portion 220 of the
フォークプラグ２０５と導体板２０４とは機械的（メカニカル）に嵌合させることにより電気的に接続を実現する。フォークプラグ２０５のＵ字部は、導体板２０４に差し込まれる際、わずかにＵ字部が広がり、良好にフォークプラグ２０５と導体板２０４が接合される。良好に接合あるいは嵌合されることにより接続部の電気抵抗は極めて小さくなり、接続部に大きな電流が流れる場合であっても、発熱あるいは電圧降下は発生しない。
The
フォークプラグ２０５には接続ボルト２１９が取り付けられている。接続ボルト２１９に接続配線２１１が接続される。図３６（ａ）のＡＡ’での断面を図３６（ｂ）に示す。導体板２０４とフォークプラグ２０５とは、フォークプラグ２０５に形成された接触部２２０ａ、接触部２２０ｂで接触される。接触部２２０の表面は銀めっきが施されている。接触部２２０はリン青銅、ニッケル合金で構成されている。
なお、接続ボルト２１９はボルトに限定されるものではなく、フォークプラグ２０５と線材が電気的に接続できるものであれば、いずれのものでもよい。
導体板２０４の表面は少なくともフォークプラグ２０５と接触する部分には銀めっきが施されている。
A
The
The surface of the
図１６は、本発明の半導体素子試験装置の構成図である。隔壁２１７の開口部２１６ａに接続構造体２１８ａが挿入され、隔壁２１７の開口部２１６ｂに接続構造体２１８ｂが挿入されている。
FIG. 16 is a block diagram of the semiconductor device test apparatus of the present invention. The
接続構造体２１８ａはトランジスタ１１７の素子端子２２６ａと連結され、接続構造体２１８ｂはトランジスタ１１７の素子端子２２６ｂと連結されている。加熱冷却プレート１３４には循環水パイプ１３５が組み込まれている。トランジスタ１１７のパッケージには熱電対３１６が配置され、試験を行っている期間、トランジスタ１１７の温度を測定あるいは取得する。
The
トランジスタ１１７の端子にはコネクタ２０２が接続され、コネクタ２０２に接続された信号配線２２２はサンプル接続回路２０３に接続される。サンプル接続回路２０３の信号配線２３５はコネクタ２０８を介して、デバイス制御回路基板２０９に接続されている。
A
フォークプラグ２０５と導体板２０４とは、図１６等に図示するように、隔壁２１４の開口部２１６からフォークプラグ２０５を差し入れることにより接触される。接触時は、フォークプラグ２０５のＵ部が導体板２０４により広げられ、強固に接触される。
As shown in FIG. 16 and the like, the
図１５に本発明の半導体素子試験装置の各構成部材の配置図を示す。半導体素子試験装置の筐体２１０は、３つの部分に分離されている。筐体の下部は、Ａ室とＢ室に分離されている。Ａ室には電源装置１３２が配置される。Ａ室とＢ室とは隔壁２１５で分離されている。
FIG. 15 shows a layout diagram of each component of the semiconductor device test apparatus of the present invention. The
各室は、シールドされている。電源装置１３２、スイッチ回路基板２０１、トランジスタ１１７は動作／非動作を繰り返すことにより大きなノイズを発生する。ノイズにより、回路基板等が誤動作することからシールドにより誤動作を防止する。シールドは、導通を有する板、金属板、金属フィルムを各室の周りに配置して実現する。
Each room is shielded. The
Ｃ１室には、図１３に示す加熱冷却プレート１３４、循環水パイプ１３５等が配置され、加熱冷却プレート１３４上に試験をするトランジスタ１１７が配置される。
In the C1 chamber, the heating /
Ｃ１室とＡ室、Ｂ室間には隔壁２１４が形成されている。Ｃ１室の加熱冷却プレートの周囲には漏水センサ（図示せず）が配置されている。循環水（冷却媒体）等が漏れると漏水センサが働き、半導体素子試験装置を停止または警報を発するように構成されている。
A
また、加熱冷却プレートの周囲には、排水用の溝が形成され、加熱冷却プレートから循環水（冷却媒体）が漏れると排水用の溝に、循環水（冷却媒体）が流れ込み、半導体素子試験装置外に排出されるように構成されている。
以上のように、隔壁２１４は循環水パイプ１３５が損傷しても、下側のＡ室、Ｂ室に循環水（冷却媒体）等が漏れないように構成されている。
Further, a groove for drainage is formed around the heating / cooling plate, and when the circulating water (cooling medium) leaks from the heating / cooling plate, the circulating water (cooling medium) flows into the drainage groove, and the semiconductor device test apparatus. It is configured to be discharged to the outside.
As described above, the
電源装置１３２が配置されたＡ室と、駆動回路系が配置されたＢ室間には隔壁２１５が形成されている。隔壁２１４、隔壁２１５、隔壁２１７には静電シールド板が配置され、電源装置１３２のノイズが遮蔽され、ノイズはＢ室の駆動回路系には印加されない。
A
本発明の実施例では、Ｃ２室からフォークプラグ２０５を差し込み、Ｂ室の導体板２０４と接続するとして説明する。上側から下側にフォークプラグ２０５を押し込みする動作は容易である。しかし、本発明はこれに限定するものではない。たとえば、Ｃ２室に導体板２０４が配置され、Ｂ室からフォークプラグ２０５を挿入して、電気的に接続してもよい。
また、Ｃ２室から接続構造体２１８を差し込み、半導体素子１１７の素子端子２２６と接続構造体２１８とを接続する。
In the embodiment of the present invention, the
Further, the
図１５等に図示するように、接続構造体２１８をＣ２室からＣ１室に挿入し、トランジスタ１１７の素子端子２２６と電気的に接続する。また、フォークプラグ２０５をＣ２室からＢ室に挿入して、フォークプラグ２０５と導体板２０４とを電気的に接続する。トランジスタ１１７は加熱冷却プレート１３４に固定され、スイッチ回路基板２０１はマザー基板２０７位置で固定されている。接続構造体２１８とフォークプラグ２０５は接続配線２１１で電気的に接続されている。
As shown in FIG. 15 and the like, the
接続構造体２１８で開口部２１６の位置を選択し、試験を行うトランジスタ１１７を選択することができる。フォークプラグ２０５を挿入する開口部を選択することにより、容易に制御するスイッチ回路基板２０１を選択し、試験方法、試験条件を変更することができる。したがって、本発明は、接続構造体２１８およびフォークプラグ２０５を用いていることにより、容易にトランジスタ１１７を選択、また、試験方法等の変更を短時間で実施できる。
The position of the
なお、隔壁２１４、隔壁２１５、隔壁２１７とは、壁状の構造物、板状の構造物、フィルム状の物、メッシュ状の物、金網状の物等が例示される。一例としてフェノール樹脂（フェノール樹脂、フェノール-ホルムアルデヒド樹脂、石炭酸樹脂）が例示される。隔壁とは、半導体素子試験装置の第１の部分と第２の部分とを分離するものであればどのような物でもよい。
Examples of the
図３７に図示するように、マザー基板２０７にコネクタ２１３が取り付けられている。マザー基板２０７のコネクタにコントロール回路基板１１１、デバイス制御回路基板２０９、スイッチ回路基板２０１が取り付けられる。試験するトランジスタ１１７の個数に応じて準備するスイッチ回路基板２０１はマザー基板２０７に取り付けるスイッチ回路基板２０１の枚数を変更することにより容易に実現できる。
As shown in FIG. 37, the
マザー基板２０７には、温度情報Ｔｊ、電圧Ｖｉ、可変抵抗回路１２５の制御信号、定電流回路１１８の制御信号等が伝送される。また、各回路の電源配線、グランド配線が形成され、コネクタ２１３を介して各回路基板に供給されている。
導体板２０４は、スイッチ回路基板２０１からはみ出るように配置されている。このはみ出た部分にフォークプラグ２０５が接続される。
Temperature information Tj, voltage Vi, control signal of
The
フォークプラグ２０５ａはスイッチ回路基板２０１ａの導体板２０４ａと接続される。電源配線２１２は隔壁２１５の開口部２１６を介して、スイッチ回路基板２０１ａと接続される。フォークプラグ２０５ｄはスイッチ回路基板２０１ｂの導体板２０４ｃと接続される。電源配線２１２は隔壁２１５の開口部２１６を介して、スイッチ回路基板２０１ｂと接続される。フォークプラグ２０５ｂはスイッチ回路基板２０１ａの導体板２０４ｂと接続される。電源配線２１２は隔壁２１５の開口部２１６を介して、スイッチ回路基板２０１ａと接続される。
The
図１４、図２５等に図示するように、スイッチ回路基板２０１ｂの導体板２０４ｄと導体板２０４ｃ間にはスイッチ回路１２４ａが配置され、導体板２０４ｄと導体板２０４ｃ間を短絡する。短絡することにより、電源回路１２１が出力する電流Ｉｄが試験電流Ｉｄとしてトランジスタ１１７に供給される。
As shown in FIGS. 14 and 25, a
スイッチ回路基板２０１ａの導体板２０４ａと導体板２０４ｂ間にはスイッチ回路１２４ｂが配置され、スイッチ回路１２４ｂがオンすることにより、導体板２０４ａと導体板２０４ｂ間を短絡する。短絡することにより、電源回路１２１が出力する電流Ｉｄが放電電流Ｉｍとしてグランドに流れ、トランジスタ１１７のチャンネル間が短絡される。チェンネル間が短絡されることにより、トランジスタ１１７に過電圧、過電流が印加されることはない。
A
導体板２０４にはフォークプラグ２０５が接続される。導体板２０４ｂには、フォークプラグ２０５ｃが接続される。導体板２０４ａにはフォークプラグ２０５ｂが接続される。また、導体板２０４ｄには、フォークプラグ２０５ｅが接続される。導体板２０４ｃにはフォークプラグ２０５ｄが接続される。
A
図３６はフォークプラグ２０５の構成図である。図３６（ａ）はスイッチ回路基板２０１に取り付けられた導体板２０４とフォークプラグ２０５とが結合された状態を示している。図３６（ｂ）は図３６（ａ）のＡＡ’線での断面を矢印方向から見たときの、導体板２０４とフォークプラグ２０５の結合状態を示している。
FIG. 36 is a configuration diagram of the
フォークプラグ２０５の材質はアルミニウム等の金属で構成されている。また、表面は下地をニッケル処理したうえに銀めっきが施されている。フォークフラグ２０５はネジ溝が形成されており、接続ボルト２１９で接続配線２１１がフォークプラグ２０５に取り付けができるように構成されている。
The material of the
凸状の接触部２２０はリン青銅、銅合金で構成されている。また、接触部２２０の表面は銀めっきが施されている。フォークプラグ２０５の導体板２０４への挿入力は４０以上６０Ｎ以下になるように構成されている。
The convex contact portion 220 is made of phosphor bronze and a copper alloy. Further, the surface of the contact portion 220 is silver-plated. The insertion force of the
接触部２２０として、白金、金、銀、タングステン、銅、ニッケル、またはそれらを組合せた合金が用いられる。また、銀−酸化物接点材料（Ａｇ＋ＺｎＯ、Ａｇ＋ＳｎＯ２、Ａｇ＋ＳｎＯ２ Ｉｎ２Ｏ３、Ａｇ＋、Ａｇ＋ＳｎＯ２ Ｓｎ２Ｂｉ２Ｏ７）を用いることも好ましい。 As the contact portion 220, platinum, gold, silver, tungsten, copper, nickel, or an alloy obtained by combining them is used. It is also preferable to use silver-oxide contact materials (Ag + ZnO, Ag + SnO 2 , Ag + SnO 2 In 2 O 3 , Ag +, Ag + SnO 2 Sn 2 Bi 2 O 7).
図３７では、２枚のスイッチ回路基板２０１を図示しているが、試験をするトランジスタ１１７数によりスイッチ回路基板２０１は２枚以上を必要とし、スイッチ回路基板２０１はマザー基板２０７のコネクタ２１３と接続される。
Although two
図１６に図示するように、フォークプラグ２０５ｃは、Ｃ２室とＢ室間に設けられた隔壁２１４の開口部２１６から差し込まれ、導体板２０４ｂとフォークプラグ２０５ｃが接続される。Ｃ１室には試験するトランジスタ１１７、加熱冷却プレート１３４が配置され、Ｂ室にはトランジスタ１１７の試験のための駆動回路等が配置されている。Ｃ１室、Ｃ２室とＢ室とは隔壁２１４で分離されているため、加熱冷却プレート１３４から冷媒液がもれたとしてもＢ室に漏れることはない。なお、加熱冷却プレート１３４の周辺には漏水センサ（図示せず）が配置されている。また、冷却液が流出した場合、冷却液を試験装置外に排出する溝が形成されている。
隔壁２１４には静電シールド板が配置され、トランジスタ１１７から発生したノイズにより、Ｂ室の駆動回路系が誤動作しないように構成されている。
As shown in FIG. 16, the
An electrostatic shield plate is arranged on the
試験するトランジスタ１１７に流す電流は数百アンペアと大きいため、使用する接続配線２１１の太さも太い。そのため、接続配線２１１の摺動性がなく、また、接続配線２１１が硬く、接続配線２１１の接続変更が容易でない。
Since the current flowing through the
本発明の半導体素子試験装置では、Ｃ２室から挿入されたフォークプラグ２０５により、スイッチ回路基板２０１に接続できる。したがって、トランジスタ１１７の試験条件により使用するスイッチ回路基板２０１との接続変更は、接続配線２１１の結線変更する必要がなく、フォークプラグ２０５を挿入する開口部２１６位置の変更だけでよい。また、スイッチ回路基板２０１は、マザー基板２０７に接続するコネクタ２１３の位置の変更だけでよい。
In the semiconductor device test apparatus of the present invention, the
図１４、図１５、図２５、図２６、図２８等に図示するように、トランジスタ１１７に接続された接続配線２１１ｂはフォークプラグ２０５ｃに接続されている。トランジスタ１１７に接続された接続配線２１１ａはフォークプラグ２０５ｅに接続されている。
As shown in FIGS. 14, 15, 25, 26, 28, etc., the
試験をするトランジスタ１１７を複数であっても、スイッチ回路基板２０１ａは１基板であっても用途として充足する。電源回路１２１の出力電流ＩｄをＩｍとしてグランドラインに流せば良いからである。
Even if there are a plurality of
スイッチ回路基板２０１ｂは試験するトランジスタ１１７の数が必要である。たとえば、試験するトランジスタ１１７が１２個であれば、スイッチ回路基板２０１ｂは１２枚準備することが好ましい。スイッチ回路基板２０１ａとスイッチ回路基板２０１ｂは同一の仕様とすることがコスト的にも有利である。
The
スイッチ回路基板２０１には、スイッチ回路１２４としてのトランジスタ等を複数実装する。スイッチ回路１２４の個数が多いほど、２枚の導体板２０４間を短絡するインピーダンスが小さくなる。スイッチ回路１２４ｂのオン抵抗は、試験するトランジスタ１１７のオン抵抗よりも小さくなるように、スイッチ回路基板２０１ａに実装するスイッチ回路１２４ｂの個数を決定する。
A plurality of transistors or the like as the switch circuit 124 are mounted on the
図３４、図３５は、隔壁２１４の開口部２１６にフォークプラグ２０５を挿入した状態を図示したものである。図３４は隔壁２１４の表面から見た図であり、図３５は隔壁２１４の裏面から見た図である。
34 and 35 show a state in which the
図３４の導体板２０４ｂには、一例として、フォークプラグ２０５ｂと複数のフォークプラグ２０５ｃ（フォークプラグ２０５ｃ１〜フォークプラグ２０５ｃ５）が接続されている。導体板２０４ｄ１にはフォークプラグ２０５ｅ１、導体板２０４ｄ２にはフォークプラグ２０５ｅ２、導体板２０４ｄ３にはフォークプラグ２０５ｅ３、導体板２０４ｄ４にはフォークプラグ２０５ｅ４、導体板２０４ｄ５にはフォークプラグ２０５ｅ５が接続されている。
As an example, a
フォークプラグ２０５ｃとフォークプラグ２０５ｅ間にはそれぞれ試験するトランジスタ１１７が接続されている。試験するトランジスタ１１７の個数分のスイッチ回路基板２０１ｂがマザー基板２０７に実装される。開口部２１６はスイッチ回路基板２０１の導体板２０４位置に対応して形成されている。
なお、図示していないが、スイッチ回路基板２０１のスイッチ回路１２４がオンオフすることにより大きなノイズが発生する。この対策として、スイッチ回路基板２０１間に金属板を配置し、金属板をアース接地している。
Although not shown, a large noise is generated when the switch circuit 124 of the
各図面では、スイッチ回路１２４はスイッチ回路基板２０１に１個を図示している。しかし、実際には導体板２０４間には、複数のスイッチ回路１２４が配置されている。スイッチ回路基板２０１に複数のスイッチ回路１２４を配置することにより導体板２０４間（たとえば、導体板２０４ｃと導体板２０４ｅ間）を低抵抗で短絡することができる。
In each drawing, one switch circuit 124 is shown on the
スイッチ回路１２４の発熱は導体板２０４に放熱される。また、スイッチ回路１２４には放熱板が取り付けられている。スイッチ回路１２４のグランド端子はスイッチ回路基板２０１のグランドに接続され、グランドの銅箔を介しても放熱される。
The heat generated by the switch circuit 124 is dissipated to the
図１５に図示するように、スイッチ回路基板２０１には、２つの導体板２０４が取り付けられ、２つの導体板２０４を短絡するようにスイッチ回路１２４が配置されている。また、図２５は第１の実施例における本発明の半導体素子試験装置の等価回路図である。
As shown in FIG. 15, two
図１４、図１５、図１６等に図示するように、スイッチ回路基板２０１ａには導体板２０４ａ、導体板２０４ｂが取り付けられている。導体板２０４ａは、フォークプラグ２０５ａと接続されている。フォークプラグ２０５ａは電源回路１２１の出力端子と接続されている。導体板２０４ｂはフォークプラグ２０５ｂと接続されている。フォークプラグ２０５ｂは電源回路１２１のグランド端子と接続されている。
As shown in FIGS. 14, 15, 16 and the like, the
スイッチ回路１２４ｂがオンすると電源回路１２１の出力端子間が短絡され、短絡電流Ｉｍが流れる。そのため、電源回路１２１の出力電流はトランジスタ１１７には供給されない。スイッチ回路１２４ｂがオープンの時に、電源回路１２１の出力電流Ｉｄがトランジスタ１１７に供給される。
When the
スイッチ回路基板２０１ｂには導体板２０４ｃ、導体板２０４ｄが取り付けられている。導体板２０４ｃは、フォークプラグ２０５ｄと接続されている。フォークプラグ２０５ｄは電源回路１２１の出力端子と接続されている。導体板２０４ｄはフォークプラグ２０５ｅと接続されている。フォークプラグ２０５ｅは試験を行うトランジスタ１１７のコレクタ端子と接続されている。
A
図１５、図１６、図３４、図３５等に図示するように、フォークプラグ２０５ｅは隔壁２１４に開口された開口部２１６に差し込まれ、導体板２０４ｄと結合されている。また、フォークプラグ２０５ｃは隔壁２１４に開口された開口部２１６に差し込まれ、導体板２０４ｄと結合される。
As shown in FIGS. 15, 16, 34, 35, etc., the
スイッチ回路基板２０１ｂにはスイッチ回路１２４ａが配置され、スイッチ回路１２４ａがオンすると電源回路１２１からの出力電流Ｉｄがトランジスタ１１７に流す試験電流Ｉｄとして、トランジスタ１１７に供給される。
A
スイッチ回路基板２０１ｂは筐体２１０のＢ室に配置されているが、Ｃ２室から隔壁２１４の開口部２１６から差し込まれたフォークプラグ２０５により、スイッチ回路基板２０１ｂと試験を行うトランジスタ１１７が電気的に接続される。
The
図１５、図１６、図３４、図３５等に図示すように、フォークプラグ２０５と導体板２０４とが接続される。図１６において、スイッチ回路基板２０１は平行して配置されているように図示している。実際にはスイッチ回路基板２０１は基板ラックに並行した挿入されて配列されている。基板ラックの側面にはマザー基板が配置され、各回路基板への制御信号は、マザー基板から印加される。
As shown in FIGS. 15, 16, 34, 35, etc., the
図３０は、第１の実施例における本発明の半導体素子の試験方法の説明図である。図３０においてＶｇｓは、試験をするトランジスタ１１７のゲート端子に印加するゲート信号である。Ｉｄは試験時にトランジスタ１１７に流す電流である。説明を容易にするため、トランジスタ１１７がオン時に定電流Ｉｄを流すとしている。
FIG. 30 is an explanatory diagram of the test method for the semiconductor device of the present invention in the first embodiment. In FIG. 30, Vgs is a gate signal applied to the gate terminal of the
図３０（ｃ）Ｓｔ１はダイオードＤｉに電流Ｉｃを流すタイミング信号であり、Ｓｔ１がＨレベルの時、トランジスタ１１７のダイオードＤｉに電流が流れる。オペアンプ回路１１６はダイオードＤｉの端子間電圧を取得し、温度測定回路１１５は端子間電圧を温度情報Ｔｊに変換する。温度情報Ｔｊはコントロール回路基板（コントローラ）１１１に送られ、コントロール回路基板（コントローラ）１１１は温度情報Ｔｊにしたがってトランジスタ１１７（半導体素子１１７）の試験を実施する。
FIG. 30 (c) St1 is a timing signal for passing a current Ic through the diode Di, and when St1 is at the H level, a current flows through the diode Di of the
定電流Ｉｄは試験を行うトランジスタ１１７に流れる電流であり、電源回路１２１が出力する電流である。Ｓｔ１、Ｓｔ２は温度測定用のダイオードに測定用電流を流す時間あるいは温度の測定時間である。
図３０（ｅ）Ｓｓａはスイッチ回路１２４ａのオンオフ信号、図３０（ｆ）Ｓａｂはスイッチ回路１２４ｂのオンオフ信号である。
The constant current Id is a current flowing through the
FIG. 30 (e) Ssa is an on / off signal of the
図３０（ｇ）Ｖｃｅはトランジスタ１１７のｃ端子の電圧（トランジスタ１１７のチャンネル電圧）、温度情報Ｔｊは測定されたトランジスタ１１７の温度変化を示す。
FIG. 30 (g) Vce shows the voltage of the c terminal of the transistor 117 (channel voltage of the transistor 117), and the temperature information Tj shows the measured temperature change of the
図３０（ａ）に図示するように、ゲートドライバ回路１１３からゲート信号Ｖｇｓがトランジスタ１１７のゲート端子ｇに印加される。ゲート信号Ｖｇｓは周期時間ｔｃｙｃｌｅ、オン時間ｔｏｎである。周期時間ｔｃｙｃｌｅ、オン時間ｔｏｎはゲート信号制御回路１１２で任意の値に設定することができる。また、オン電圧Ｖｇも任意の電圧に設定することができる。
As shown in FIG. 30A, the gate signal Vgs is applied to the gate terminal g of the
図３０（ｄ）Ｓｔ２は図２７に示す実施例において、ダイオードＤｓａ、ダイオードＤｓｂに電流Ｉｃを流すタイミング信号である。Ｓｔ２がＨレベルの時、トランジスタ１１７のダイオードＤｓａまたはＤｓｂに電流が流れる。トランジスタ１１７と独立したデバイス（ダイオード）に定電流Ｉｃを流して温度情報Ｔｊを取得する場合である。
FIG. 30 (d) St2 is a timing signal for passing a current Ic through the diode Dsa and the diode Dsb in the embodiment shown in FIG. 27. When St2 is H level, a current flows through the diode Dsa or Dsb of the
オペアンプ回路１１６はダイオードＤｓａまたはＤｓｂの端子間電圧を取得し、温度測定回路１１５は端子間電圧を温度情報Ｔｊに変換する。温度情報Ｔｊはコントロール回路基板（コントローラ）１１１に送られ、コントロール回路基板（コントローラ）１１１は温度情報Ｔｊに基づいてトランジスタ１１７の試験を実施する。なお、Ｓｔ２に関連する事項は、図２７等で説明する。
The
理解を容易にするため、測定された温度情報Ｔｊは図３０（ｈ）で示すように、Ｔ１からＴ２の間を変化するとして説明する。温度情報Ｔｊはトランジスタ１１７に通電されることにより高くなり、通電する電流が停止すると低下する。また、温度情報Ｔｊはトランジスタ１１７の特性変化にともなって変化する。
For ease of understanding, the measured temperature information Tj will be described as varying between T1 and T2, as shown in FIG. 30 (h). The temperature information Tj increases when the
図３０（ｅ）Ｓｓａはスイッチ回路Ｓｓａのオンオフ制御信号のタイミングを示す。ＳｓａがＶｏｎになるとスイッチ回路Ｓｓａがクローズ（オン）する。０の場合は、スイッチ回路Ｓｓａがオープン（オフ）になり、電流あるいは電圧の印加が遮断される。 FIG. 30 (e) Ssa shows the timing of the on / off control signal of the switch circuit Ssa. When Ssa becomes Von, the switch circuit Ssa closes (on). If it is 0, the switch circuit Ssa is opened (off), and the application of current or voltage is cut off.
図３０（ｆ）Ｓｓｂはスイッチ回路Ｓｓｂのオンオフ制御信号のタイミングを示す。ＳｓｂがＶｏｎになるとスイッチ回路Ｓｓｂがクローズ（オン）する。０の場合は、スイッチ回路Ｓｓｂがオープン（オフ）になる。 FIG. 30 (f) Ssb shows the timing of the on / off control signal of the switch circuit Ssb. When Ssb becomes Von, the switch circuit Ssb is closed (on). If it is 0, the switch circuit Ssb is opened (off).
図３０（ｇ）Ｖｃｅはトランジスタ１１７のチャンネル電圧（エミッタ端子とコレクタ端子間の電圧）である。トランジスタ１１７のオンオフにともなって、サージ電圧、ザージ電流が発生し、また、トランジスタ１１７のオン抵抗の変化にともないＶｃｅ波形が時間的に複雑に変化する。また、ダイオードＤｉに電流Ｉｃが流れることにより、トランジスタ１１７のＶｃｅ波形は変化する。
FIG. 30 (g) Vce is the channel voltage (voltage between the emitter terminal and the collector terminal) of the
本明細書、図面では、説明を容易にするため、あるいは作図を容易にするため、トランジスタ１１７がオンの時は電圧Ｖｎになるとし、トランジスタがオフの時は電圧Ｖｅになるとして説明をする。
ゲート信号は、周期ｔｃｙｃｌｅ、オン時間ｔｏｎ、オフ時間ｔｏｆｆで試験をするトランジスタ１１７のゲート端子に印加される。
In the present specification and drawings, in order to facilitate explanation or drawing, it is assumed that the voltage is Vn when the
The gate signal is applied to the gate terminal of the
ゲート信号Ｖｇｓはトランジスタ１１７がＮチャンネルの場合は、グランド（接地）電圧０（Ｖ）がオフ電圧であり、Ｖｇがオン電圧である。トランジスタ１１７がＰチャンネルの場合は、オン電圧の電位とオフ電圧の電位を変更する。
When the
トランジスタ１１７をオンする前のｔｎ２期間は、オフ電圧よりもマイナス側のＶｔ電圧にする。また、トランジスタ１１７をオフ後のｔｎ１期間は、オフ電圧よりもマイナス側のＶｔ電圧にする。
Ｖｔ電圧は、０（Ｖ）よりも低く、−４（Ｖ）よりも高い電圧である。したがって、Ｖｔとは、−４（Ｖ）以上、かつ、０（Ｖ）よりも低い電圧である。
The tn2 period before turning on the
The Vt voltage is lower than 0 (V) and higher than -4 (V). Therefore, Vt is a voltage of -4 (V) or more and lower than 0 (V).
なお、トランジスタ１１７がＳｉＣの場合はオフ電圧をＶｔ電圧とし、ＩＧＢＴの場合は、オフ電圧を０（Ｖ）とする。以上のように、試験するトランジスタ１１７の種類に応じて、トランジスタ１１７に供給するオフ電圧を変更できるように本発明の半導体素子試験装置を構成している。
When the
Ｖｔ電圧が印加されている時に、Ｓｔ１（Ｓｔ２）をＨレベルにしてトランジスタ１１７の温度を測定する。Ｖｔ電圧を印加している期間にダイオードＤｉに定電流Ｉｃを流す。また、Ｓｔ１（Ｓｔ２）のＨレベルに期間には定電流Ｉｃを流す。
When the Vt voltage is applied, St1 (St2) is set to H level and the temperature of the
トランジスタ１１７のゲート端子にＶｔ電圧が印加されることにより、トランジスタ１１７のオフ状態が安定し、温度情報Ｔｊの測定を安定して実施することができる。また、温度情報Ｔｊの測定時にノイズが乗りにくく、温度情報Ｔｊの測定精度が向上する。
By applying the Vt voltage to the gate terminal of the
トランジスタ１１７のゲート端子にＶｔ電圧を印加することにより、トランジスタ１１７のリーク電流が減少し、Ｖｉ電圧の測定精度が向上、また測定が安定する。
By applying the Vt voltage to the gate terminal of the
ゲート信号Ｖｇｓは、ｔｎ１、ｔｎ２の時間にＶｔ電圧にされる。一例としてｔｎ１、ｔｎ２の時間は、０．２ｍ秒以上２ｍ秒以下の時間である。トランジスタ１１７は０（Ｖ）でオフする。
The gate signal Vgs is converted to a Vt voltage at the time of tn1 and tn2. As an example, the time of tn1 and tn2 is 0.2 msec or more and 2 msec or less. The
したがって、トランジスタ１１７のゲート端子ｇには、Ｖｇ、０（Ｖ）、Ｖｔの３電圧を印加する。Ｖｔを印加している期間に、トランジスタのダイオードＤｉに電流を流して温度情報Ｔｊを測定する。
Therefore, three voltages of Vg, 0 (V), and Vt are applied to the gate terminal g of the
ダイオードＤｉに定電流Ｉｃを流すときには、スイッチ回路Ｓｓａをオフして、電源回路１２１からの電流がトランジスタ１１７に印加されないように制御する。
When a constant current Ic is passed through the diode Di, the switch circuit Ssa is turned off to control the current from the
ダイオードＤｉに定電流Ｉｃを流すことにより、ダイオードＤｉの端子電圧を取得し、オペアンプ回路１１６は端子電圧に対応するＶｉ電圧を出力する。Ｖｉ電圧は温度測定回路１１５に入力され、温度測定回路１１５はトランジスタ１１７の温度に対応する温度情報Ｔｊを求める。
By passing a constant current Ic through the diode Di, the terminal voltage of the diode Di is acquired, and the
温度情報Ｔｊはコントロール回路基板（コントローラ）１１１に転送され、コントロール回路基板（コントローラ）１１１は温度情報Ｔｊに基づいてトランジスタ１１７の試験の継続、停止、条件変更等、トランジスタ１１７（半導体素子１１７）の試験を制御する。
The temperature information Tj is transferred to the control circuit board (controller) 111, and the control circuit board (controller) 111 of the transistor 117 (semiconductor element 117) can continue, stop, change the conditions, etc. of the
図３０（ｅ）Ｓｓａはスイッチ回路１２４ａのオンオフ制御するタイミング信号である。図３０（ｆ）Ｓｓｂはスイッチ回路１２４ｂのオンオフ制御するタイミング信号である。
FIG. 30 (e) Ssa is a timing signal for on / off control of the
スイッチ回路１２４ａは、トランジスタ１１７のＶｇｓ信号がＶｇになってから、ｔｍ２時間遅れてオンする。ｔｍ２時間はコントロール回路基板（コントローラ）１１１により変更設定できるように構成されている。
The
スイッチ回路１２４ａがオンする前のｔｂ２時間前にスイッチ回路１２４ｂがオンする。スイッチ回路１２４ａがオンしてからｔｂ１時間後までスイッチ回路１２４ｂのオン状態は維持される。ｔｂ２時間、ｔｂ１時間は独立して変更設定できるように構成されている。
特に、ｔｂ１の設定は重要である。ｔｂ１の時間は、トランジスタ１１７のＶｃｅ電圧の波形を観察して、適正に設定あるいは変更する。
The
In particular, the setting of tb1 is important. The time of tb1 is set or changed appropriately by observing the waveform of the Vce voltage of the
スイッチ回路１２４ａは、トランジスタ１１７のＶｇｓ信号がＶｔになるｔｍ１時間前にオフする。ｔｍ１時間はコントロール回路基板（コントローラ）１１１により変更設定できるように構成されている。
The
スイッチ回路１２４ａがオフする前のｔａ２時間前にスイッチ回路１２４ｂがオンする。スイッチ回路１２４ａがオフしてからｔａ１時間後までスイッチ回路１２４ｂのオン状態は維持される。ｔａ２時間、ｔａ１時間は独立して変更設定できるように構成されている。
特に、ｔａ１の設定は重要である。ｔａ１の時間は、トランジスタ１１７のＶｃｅ電圧の波形を観察あるいは測定して、適正に設定あるいは変更する。
The
In particular, the setting of ta1 is important. The time of ta1 is set or changed appropriately by observing or measuring the waveform of the Vce voltage of the
スイッチ回路Ｓｓｂがオンすることにより、電源回路１２１の出力端子がグランド（接地ライン）と短絡し、電荷が放電される。電荷が放電されることにより電源回路１２１の端子電圧は０（Ｖ）（グランド電圧）となる。また、電源回路１２１が出力する電流Ｉｄを、電流Ｉｍとして接地（グランド）へ流す。したがって、電流Ｉｄはトランジスタ１１７に印加されることはなく、また、トランジスタ１１７のコレクタ電圧が上昇することはない。
When the switch circuit Ssb is turned on, the output terminal of the
ｔｂ２時間は、電源回路１２１の出力電圧が０（Ｖ）あるいは０（Ｖ）近傍になる時間、あるいは、電源回路１２１の出力電圧の方が、トランジスタ１１７のコレクタ電圧よりも低くなる時間を観察あるいは測定して設定する。
For tb2 hours, observe or observe the time when the output voltage of the
上記の電圧の関係が所定値になった時刻（ｔｂ２経過後）で、スイッチ回路１２４ａをオンさせて、電源回路１２１からの電流Ｉｄを印加する。しかし、このときは、スイッチ回路１２４ｂがオンしているため、電源回路１２１からの電流Ｉｄは、スイッチ回路１２４ｂを介して電流Ｉｍとしてグランド（接地ライン）に流れる。したがって、トランジスタ１１７には定電流Ｉｄは流れない。
スイッチ回路１２４ａがオンしてから、ｔｂ１時間経過後、スイッチ回路１２４ｂがオフし、試験電流Ｉｄがトランジスタ１１７に供給される。
試験電流Ｉｄは、図３０のように、スイッチ回路１２４ａに同期して、トランジスタ１１７に供給される。
At the time when the above voltage relationship reaches a predetermined value (after the elapse of tb2), the
One hour after
The test current Id is supplied to the
以上のようにスイッチ回路１２４ａ、１２４ｂを動作させることにより、トランジスタ１１７にはサージ電圧Ｖｓあるいは突入電流Ｉｓが印加されない。または、サージ電圧Ｖｓあるいは突入電流Ｉｓが抑制され、良好なトランジスタ１１７の試験を実施することができる。
By operating the
トランジスタ１１７への試験電流Ｉｄの停止時は、スイッチ回路１２４ａのオフさせるｔａ２前にスイッチ回路１２４ｂをオンさせる。スイッチ回路Ｓｓｂを介して、電源回路１２１が出力する定電流Ｉｄは電流Ｉｍとしてグランドに流れ、トランジスタ１１７には供給されない。
When the test current Id to the
ｔａ２時間は、電源回路１２１の出力電圧が０（Ｖ）あるいは０（Ｖ）近傍になる時間、あるいは、電源回路１２１の出力電圧の方が、トランジスタ１１７のコレクタ電圧よりも低くなる時間を観察して設定する。
For ta2 hours, observe the time when the output voltage of the
上記の電圧の関係が所定値になった時刻（ｔａ２経過後）で、スイッチ回路１２４ａをオフさせる。スイッチ回路１２４ａがオフしてから、ｔａ１時間経過後、スイッチ回路１２４ｂがオフされる。
The
以上のようにスイッチ回路１２４ａ、１２４ｂを以上のように動作あるいは制御することにより、トランジスタ１１７にはサージ電圧Ｖｓあるいは突入電流Ｉｓが印加されない。または、サージ電圧Ｖｓあるいは突入電流Ｉｓが抑制され、良好なトランジスタ１１７の試験を実施することができる。
By operating or controlling the
トランジスタ１１７に定電流Ｉｄが供給されることにより、温度情報Ｔｊは上昇する。トランジスタ１１７への定電流Ｉｄが停止することにより、温度情報Ｔｊは下降する。温度情報ＴｊはＴ１とＴ２間を変動する。試験によりトランジスタ１１７の特性が変動すると温度情報Ｔｊは徐々に上昇する。
一定値の電流Ｉｄをトランジスタ１１７に印加するには、電源回路１２１を動作させ、トランジスタ１１７に電流Ｉｄを印加する。
By supplying the constant current Id to the
To apply a constant current Id to the
図１４、図２５、図２６、図３１、図２７、図２８等に図示するように、ゲートドライバ回路１１３の可変抵抗回路１２５の抵抗値も設定することができる。抵抗値を大きくすることにより、ゲート信号Ｖｇｓの立ち上がり／立ち下がり波形は、図３１（ａ）の点線あるいは一点鎖線のように変化させることができる。
As shown in FIGS. 14, 25, 26, 31, 27, 28, etc., the resistance value of the
ゲート信号Ｖｇｓの変化あるいは設定により、トランジスタ１１７に流れる電流Ｉｄも図３１（ｂ）に図示するように、点線あるいは一点鎖線のように変化させることができる。
電流Ｉｄの立ち上り波形、立ち下り波形を変化させることにより、サージ電圧あるいは突入電流を調整あるいは抑制することができる。
By changing or setting the gate signal Vgs, the current Id flowing through the
By changing the rising waveform and falling waveform of the current Id, the surge voltage or the inrush current can be adjusted or suppressed.
温度情報Ｔｊは図３１（ｃ）に図示するように、試験によりトランジスタ１１７の特性が変化するにともなって、実線から点線、点線から一点鎖線に変化する。温度情報ＴｊがＴｍのレベルに達した時に試験を停止する。あるいは、温度情報Ｔｊの変化割合が所定値になったときに試験と停止する。また、試験条件を変更する。
As shown in FIG. 31 (c), the temperature information Tj changes from a solid line to a dotted line and from a dotted line to a alternate long and short dash line as the characteristics of the
図３２に図示するように、スイッチ回路Ｓｓａ（スイッチ回路１２４ａ）がオフ状態の時に、Ｓｔ１信号をＨにして、温度情報Ｔｊを測定する。Ｓｔ１信号は、ゲート信号がＶｔの時に、Ｈレベルにする。ｔｎ２期間で、ｔｃ２の期間にＨレベルにして、温度情報Ｔｊを測定する。ｔｎ１期間で、ｔｃ１の期間に温度情報Ｔｊを測定する。
As shown in FIG. 32, when the switch circuit Ssa (
ｔｃ２の期間に測定した温度情報Ｔｊは、トランジスタ１１７が冷却された時点の温度情報Ｔｊとなる。ｔｃ１期間に測定した温度情報Ｔｊは、トランジスタ１１７に電流Ｉｄを停止した直後の温度情報Ｔｊとなる。
試験の停止、条件変更、制御の変更等は、ｔｃ２の期間に測定した温度情報Ｔｊと、ｔｃ１期間に測定した温度情報Ｔｊで判断する。
The temperature information Tj measured during the period of tk2 becomes the temperature information Tj at the time when the
The test stop, condition change, control change, etc. are determined by the temperature information Tj measured during the tc2 period and the temperature information Tj measured during the tc1 period.
ｔｃ１期間に測定した温度情報Ｔｊがｔｃ２の期間に測定した温度情報Ｔｊに比較して変化率が大きい場合、ｔｃ１期間に測定した温度情報Ｔｊがｔｃ２の期間に測定した温度情報Ｔｊとの絶対値の差が大きい場合等、測定値温度情報Ｔｊに対応して、試験を制御、変更する。 When the temperature information Tj measured during the tk1 period has a larger rate of change than the temperature information Tj measured during the tc2 period, the temperature information Tj measured during the tk1 period is an absolute value with the temperature information Tj measured during the tc2 period. The test is controlled and changed according to the measured value temperature information Tj, such as when the difference between the two is large.
また、ｔｃ２の期間に測定した温度情報Ｔｊが標準値と所定値異なっていると場合、トランジスタ１１７の接続状態、試験装置に問題があるかを判定し「試験を開始せず」の判断等を行う。
ｔｃ２あるいはｔｃ１期間に、Ｖｉを複数回測定し、Ｖｉに対する温度情報Ｔｊを求める。
If the temperature information Tj measured during the period of tk2 is different from the standard value by a predetermined value, it is determined whether there is a problem with the connection state of the
Vi is measured a plurality of times during the tc2 or tk1 period, and the temperature information Tj for Vi is obtained.
図２７の実施例は、本発明の第２の実施例における半導体素子試験装置である。図２７におけるトランジスタ１１７は、温度測定用のダイオードＤｓ（ダイオードＤｓａ、ダイオードＤｓｂ）を別途設けている。なお、ダイオードＤｓは、トランジスタ１１７と同一プロセスで形成される。
The embodiment of FIG. 27 is the semiconductor device test apparatus according to the second embodiment of the present invention. The
図２７の実施例では、図３０（ｄ）のＳｔ２信号のタイミングで温度情報Ｔｊを測定する。スイッチ回路Ｓｓａ（スイッチ回路１２４ａ）がオフ状態の時に、Ｓｔ２信号をＨにして、温度情報Ｔｊを測定する。ｔｎ２期間で、ｔｃ２の期間にＨレベルにして、温度情報Ｔｊを測定する。ｔｃ１の期間は、ｔｏｎの期間、ｔｎ1の期間にいずれの期間に温度情報Ｔｊを測定してもよい。ｔｃ２の期間に測定した温度情報Ｔｊと、ｔｃ１期間に測定した温度情報Ｔｊは、平均を取り、温度情報Ｔｊを求める。
In the embodiment of FIG. 27, the temperature information Tj is measured at the timing of the St2 signal of FIG. 30 (d). When the switch circuit Ssa (
なお、ｔｃ２あるいはｔｃ１期間に、Ｖｉを複数回測定し、Ｖｉに対する温度情報Ｔｊを求める。図３０の他の信号あるいはスイッチ回路の動作は、図１４等で説明した実施例と同一あるいは同様である。
以上の実施例は、トランジスタ１１７に付加する、あるいは形成されたダイオードで温度情報Ｔｊを測定する実施例であった。
図２７の実施例では、トランジスタ１１７にトランジスタとは接続されていない（独立した）ダイオードＤｓが形成された実施例である。
In addition, Vi is measured a plurality of times during the period of tc2 or tc1 to obtain temperature information Tj for Vi. The operation of the other signal or switch circuit in FIG. 30 is the same as or similar to that of the embodiment described with reference to FIG. 14 and the like.
The above-described embodiment was an example in which the temperature information Tj was measured by a diode added to or formed on the
In the embodiment of FIG. 27, the diode Ds which is not connected to the transistor (independent) is formed in the
ダイオードＤｓａは定電流Ｉｃを流す向きに形成されている。ダイオードＤｓｂは定電流Ｉｃ’を流す向きに形成されている。定電流回路１１８（Ｐｃ）は定電流Ｉｃおよび定電流Ｉｃ’を発生する。 The diode Dsa is formed in a direction in which a constant current Ic flows. The diode Dsb is formed in the direction in which the constant current Ic'flows. The constant current circuit 118 (Pc) generates a constant current Ic and a constant current Ic'.
ダイオードＤｓａ、ダイオードＤｓｂは温度測定用のダイオードである。ダイオードＤｓａ、ダイオードＤｓｂの構造は、図１４等のダイオードＤｉと類似あるいは同一である。 The diode Dsa and the diode Dsb are diodes for temperature measurement. The structures of the diode Dsa and the diode Dsb are similar to or the same as those of the diode Di shown in FIG.
ダイオードＤｉがトランジスタ１１７の端子（端子ｃ、端子ｅ）と接続されているのに対して、ダイオードＤｓａ、ダイオードＤｓｂはトランジスタ１１７の端子とは接続されておらず、独立した端子に接続されている点、ダイオードＤｉは図３０（ｃ）のＳｔ１のタイミングで温度情報Ｔｊが測定されるのに対し、ダイオードＤｓａ、ダイオードＤｓｂは図３０（ｄ）Ｓｔ２のタイミングで温度情報Ｔｊが測定される点以外は、同一動作あるいは同一構成である。
While the diode Di is connected to the terminal (terminal c, terminal e) of the
図２７の実施例では、ダイオードＤｓが定電流Ｉｄを流す経路から分離されている。トランジスタ１１７に電流Ｉｄを流している状態でもダイオードに定電流Ｉｃを流すことができる。したがって、温度情報Ｔｊを測定する時間を自由に設定することができる。図３０（ｄ）に図示するように、ｔｃ１、ｔｃ２の位置を設定することができる。
In the embodiment of FIG. 27, the diode Ds is separated from the path through which the constant current Id flows. A constant current Ic can be passed through the diode even when the current Id is flowing through the
ただし、ｔｃ２にあっては、図３０（ｄ）に示すように、ゲート信号がＶｔの期間に配置あるいは設定する。ｔｃ２の期間で測定する温度情報Ｔｊは、トランジスタ１１７が動作前の値として使用する。ｔｃ１の期間は、トランジスタ１１７の定電流Ｉｄを停止する直前が好ましい。なお、定電流Ｉｄの停止した直後でもよい。直前、直後とは１ｍ秒以内の時間とすることが好ましい。
図３０（ｄ）のＳｔ２はダイオードＤｓ（Ｄｓａ、Ｄｓｂ）の電流Ｉｃ（または電流Ｉｃ’）を流すタイミング信号である。
However, in tk2, as shown in FIG. 30D, the gate signal is arranged or set during the period of Vt. The temperature information Tj measured in the period of tk2 is used as a value before the operation of the
St2 in FIG. 30D is a timing signal for passing the current Ic (or current Ic') of the diode Ds (Dsa, Dsb).
Ｓｔ２がＨレベルの時、トランジスタ１１７のダイオードＤｓ（Ｄｓａ、Ｄｓｂ）に電流が流れる。オペアンプ回路１１６はダイオードＤｓの端子間電圧を取得し、温度測定回路１１５は端子間電圧を温度情報Ｔｊに変換する。
When St2 is H level, a current flows through the diodes Ds (Dsa, Dsb) of the
温度情報Ｔｊはコントロール回路基板（コントローラ）１１１に送られ、コントロール回路基板（コントローラ）１１１は温度情報Ｔｊにしたがってトランジスタ１１７の試験を実施あるいは停止あるいは制御を変更する。
The temperature information Tj is sent to the control circuit board (controller) 111, and the control circuit board (controller) 111 tests, stops, or changes the control of the
Ｓｔ２がＨレベルの時に、定電流回路１１８は定電流Ｉｃを流し、定電流ＩｃはダイオードＤｓａに流れる。また、定電流回路１１８は定電流Ｉｃ’を流し、定電流Ｉｃ’はダイオードＤｓｂに流れる。
When St2 is H level, the constant
定電流Ｉｃと定電流Ｉｃ’は同一の大きさの電流である。ただし、ダイオードＤｓａとダイオードＤｓｂの閾値電圧が異なる場合、ダイオードＤｓａとダイオードＤｓｂの特性が異なる場合等は、定電流Ｉｃと定電流Ｉｃ’の大きさを異ならせることが好ましい。 The constant current Ic and the constant current Ic'are currents of the same magnitude. However, when the threshold voltages of the diode Dsa and the diode Dsb are different, or when the characteristics of the diode Dsa and the diode Dsb are different, it is preferable that the constant current Ic and the constant current Ic'are different in magnitude.
オペアンプ回路１１６はダイオードＤｓａまたはＤｓｂの端子間電圧を取得し、温度測定回路１１５は端子間電圧を温度情報Ｔｊに変換する。温度情報Ｔｊはコントロール回路基板（コントローラ）１１１に送られ、コントロール回路基板（コントローラ）１１１は温度情報Ｔｊに基づいてトランジスタ１１７の試験を実施する。
The
定電流Ｉｃを流して求めたＴｊと、定電流Ｉｃ’を流して求めた温度情報Ｔｊとは、平均値をとる、あるいは重みづけ処理を行い、１つの温度情報Ｔｊの値とする。この温度情報Ｔｊを用いて、コントロール回路基板（コントローラ）１１１はトランジスタ１１７の試験を実施あるいは停止あるいは制御を変更する。
他の事項は、本明細書、図面で説明した事項あるいは内容と同一あるいは類似であるので説明を省略する。
The Tj obtained by passing a constant current Ic and the temperature information Tj obtained by passing a constant current Ic'are averaged or weighted to be one value of the temperature information Tj. Using this temperature information Tj, the control circuit board (controller) 111 tests the
Since other matters are the same as or similar to the matters or contents described in the present specification and drawings, the description thereof will be omitted.
本発明はその要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。本明細書および図面に記載した事項あるいは内容は、相互に組み合わせることができることは言うまでもない。 Needless to say, the present invention can be variously modified without departing from the gist thereof. It goes without saying that the matters or contents described in the present specification and the drawings can be combined with each other.
図２８は本発明の第３の実施例における半導体素子試験装置の説明図である。図１４との差異は、ダイオード接続されたトランジスタ１１７ｓが試験を行うトランジスタ１１７ｍに流す電流Ｉｄの経路に配置されている点である。他の箇所は同一であるので説明を省略する。
FIG. 28 is an explanatory diagram of the semiconductor device test apparatus according to the third embodiment of the present invention. The difference from FIG. 14 is that the diode-connected
トランジスタ１１７ｓは一例として、試験を実施するトランジスタ１１７ｍと同一の仕様のトランジスタである。トランジスタ１１７ｓのゲート端子ｇ２とエミッタ端子ｅ２は接続され、トランジスタ１１７ｓは等価的にダイオードとみなせる。トランジスタ１１７ｓのゲート端子ｇ２とエミッタ端子ｅ２は素子端子２２６のＯ端子に接続される。トランジスタ１１７ｓのコレクタ端子ｃ２は素子端子２２６のＰ端子と接続される。
As an example, the
トランジスタ１１７ｓの端子（ゲート端子ｇ２、エミッタ端子ｅ２、コレクタ端子ｃ２）は図２４に図示するように、コネクタ２０２ｂと接続され、コネクタ２０２ｂは信号配線２２２ｂにより、サンプル接続回路２０３に接続されている。トランジスタ１１７ｓの端子（ゲート端子ｇ２、エミッタ端子ｅ２、コレクタ端子ｃ２）の結線は、サンプル接続回路２０３内で実施される。
The terminals of the
スイッチ回路１２４ｂがオンすると電流Ｉｍが流れ、電源回路１２１の電荷を放電する。あるいは、電源回路１２１が出力する電流Ｉｄはスイッチ回路１２４ｂを介して、グランドに流す。
When the
試験をするトランジスタ１１７ｍに突入電流Ｉｓが流れるとトランジスタ１１７ｍを突入電流Ｉｓあるいはサージ電圧Ｖｓの発生によって、トランジスタ１１７ｍが破壊する。突入電流Ｉｓあるいはサージ電圧Ｖｓの発生することを防止するため、スイッチ回路１２４ａ、１２４ｂのオンオフ制御、オンオフ順序を制御する。
When the inrush current Is flows through the
周期ｔｃｙｃｌｅを速くして、トランジスタ１１７ｍの試験を実施する場合、スイッチ回路１２４ａ、スイッチ回路１２４ｂのオンオフを高速に実施する必要がある。この場合、スイッチ回路１２４のオンオフタイミングにより、突入電流Ｉｓあるいはサージ電圧Ｖｓが発生する場合がある。
When the
トランジスタ１１７のコレクタ端子の電圧Ｖｍの電圧が、電源回路の出力部の電圧Ｖｐよりも高ければ、電流は電流Ｉｍとしてグランドに向かって流れ、トランジスタ１１７ｍには流れないか、わずかとなる。
If the voltage of the collector terminal voltage Vm of the
Ｖｍ ＞ Ｖｐの関係を作るため、図２８に示す実施例では、ダイオード接続したトランジスタ１１７ｓを電流Ｉｄの経路に配置している。トランジスタ１１７ｓに電流が流れる場合、トランジスタ１１７ｓのチャンネル電圧分だけ、電圧Ｖｍに積み上がる状態になる。したがって、電圧Ｖｐは、電圧Ｖｍより低い状態となり、トランジスタ１１７ｍに突入電流は印加されなくなる。トランジスタ１１７ｍが突入電流Ｉｓあるいはサージ電圧Ｖｓで破壊することはない。
In order to create a relationship of Vm> Vp, in the embodiment shown in FIG. 28, the diode-connected
図２９は、本発明の第４の実施例における半導体素子試験装置の説明図である。図２９において、電源回路１２１に並列して、試験を行う複数のトランジスタ１１７（トランジスタ１１７Ｑ１〜トランジスタ１１７Ｑｎ）が接続されている。
FIG. 29 is an explanatory diagram of the semiconductor device test apparatus according to the fourth embodiment of the present invention. In FIG. 29, a plurality of transistors 117 (transistors 117Q1 to 117Qn) to be tested are connected in parallel with the
第４の実施例では、１枚のスイッチ回路基板２０１ａと、ｎ枚のスイッチ回路基板２０１ｂ（スイッチ回路基板２０１ｂ１〜スイッチ回路基板２０１ｂｎ）を有している。同時あるいは順次に試験するトランジスタ１１７Ｑはｎ個（トランジスタ１１７Ｑ１〜トランジスタ１１７Ｑｎ）である。
In the fourth embodiment, it has one
トランジスタＱ１のコレクタ端子は、フォークプラグ２０５ｅ１と接続され、トランジスタＱ１のエミッタ端子は、フォークプラグ２０５ｃ１と接続されている。 The collector terminal of the transistor Q1 is connected to the fork plug 205e1, and the emitter terminal of the transistor Q1 is connected to the fork plug 205c1.
トランジスタＱ２のコレクタ端子は、フォークプラグ２０５ｅ２と接続され、トランジスタＱ２のエミッタ端子は、フォークプラグ２０５ｃ２と接続されている。 The collector terminal of the transistor Q2 is connected to the fork plug 205e2, and the emitter terminal of the transistor Q2 is connected to the fork plug 205c2.
トランジスタＱ３のコレクタ端子は、フォークプラグ２０５ｅ３と接続され、トランジスタＱ３のエミッタ端子は、フォークプラグ２０５ｃ３と接続されている。 The collector terminal of the transistor Q3 is connected to the fork plug 205e3, and the emitter terminal of the transistor Q3 is connected to the fork plug 205c3.
以下同様で、トランジスタＱｎのコレクタ端子は、フォークプラグ２０５ｅｎと接続され、トランジスタＱｎのエミッタ端子は、フォークプラグ２０５ｃｎと接続されている。 Similarly, the collector terminal of the transistor Qn is connected to the fork plug 205en, and the emitter terminal of the transistor Qn is connected to the fork plug 205cn.
定電流回路１１８の電流Ｉｃは、スイッチ回路Ｓｓａ１がオンすることにより、トランジスタ１１７Ｑ１のダイオードＤｓに供給される。ダイオードＤｓの端子電圧は、オペアンプ（バッファ）１１６に印加され、オペアンプ回路１１６からＶｉ１電圧として出力される。
The current Ic of the constant
定電流回路１１８の電流Ｉｃは、スイッチ回路Ｓｓａ２がオンすることにより、トランジスタ１１７Ｑ２のダイオードＤｓに供給される。ダイオードＤｓの端子電圧は、オペアンプ（バッファ）１１６に印加され、オペアンプ回路１１６からＶｉ２電圧として出力される。
The current Ic of the constant
同様に、定電流回路１１８の電流Ｉｃは、スイッチ回路Ｓｓａｎがオンすることにより、トランジスタ１１７ＱｎのダイオードＤｓに供給される。ダイオードＤｓの端子電圧は、オペアンプ（バッファ）１１６に印加され、オペアンプ回路１１６からＶｉｎ電圧として出力される。
電圧Ｖｉ１から電圧Ｖｉｎはセレクタ１２７で１つの電圧が選択され、Ｖｉとして出力されて温度測定回路１１５に入力される。
Similarly, the current Ic of the constant
As for the voltage Vin from the voltage Vi1, one voltage is selected by the
温度測定回路１１５は温度情報Ｔｊを求めて、コントロール回路基板１１１に出力する。なお、図２９の実施例において、定電流回路１１８は１つとしたがこれに限定するものではない。各トランジスタ１１７Ｑに定電流回路１１８を配置してもよい。また、各トランジスタ１１７Ｑに温度測定回路１１５を形成または配置してもよい。
電圧データＶｉ、温度情報Ｔｊはマザー基板２０７の配線を介して、コントロール回路基板１１１に送られる。
The
The voltage data Vi and the temperature information Tj are sent to the
トランジスタ１１７Ｑ１の素子端子２２６（Ｐ端子）は接続構造体２１８ａ１と接続されている。トランジスタ１１７Ｑ１の素子端子２２６（Ｎ端子）は接続構造体２１８ｂ１と接続されている。 The element terminal 226 (P terminal) of the transistor 117Q1 is connected to the connection structure 218a1. The element terminal 226 (N terminal) of the transistor 117Q1 is connected to the connection structure 218b1.
トランジスタ１１７Ｑ２の素子端子２２６（Ｐ端子）は接続構造体２１８ａ２と接続されている。トランジスタ１１７Ｑ２の素子端子２２６（Ｎ端子）は接続構造体２１８ｂ２と接続されている。 The element terminal 226 (P terminal) of the transistor 117Q2 is connected to the connection structure 218a2. The element terminal 226 (N terminal) of the transistor 117Q2 is connected to the connection structure 218b2.
以下、同様に、トランジスタ１１７Ｑｎの素子端子２２６（Ｐ端子）は接続構造体２１８ａｎと接続されている。トランジスタ１１７Ｑｎの素子端子２２６（Ｎ端子）は接続構造体２１８ｂｎと接続されている。なお、ｎは１以上の正数である。
接続構造体２１８は隔壁２１７に設けられた開口部２１６から挿入される。接続構造体２１８の挿入は、Ｃ２室からＣ１室方向に実施される。
Hereinafter, similarly, the element terminal 226 (P terminal) of the transistor 117Qn is connected to the connection structure 218an. The element terminal 226 (N terminal) of the transistor 117Qn is connected to the connection structure 218bn. Note that n is a positive number of 1 or more.
The
フォークプラグ２０５は、Ｃ２室側から隔壁２１４に形成された開口部２１６を介してＢ室に差し込まれる。フォークプラグ２０５は差し込まれることによりスイッチ回路基板２０１の導体板２０４と接続される。フォークプラグ２０５を差し込む開口部２１６位置により、スイッチ回路基板２０１を選択できる。
The
マザー基板２０７のコネクタ２１３に接続するスイッチ回路基板２０１位置を変更することによりフォークプラグ２０５で選択するスイッチ回路基板２０１を選択することができる。
The
スイッチ回路基板２０１には導体板２０４が２枚配置されている。２枚の導体板２０４のうち、Ｃ２室に近い側の導体板２０４とフォークプラグ２０５とが接続（接触）されるように、導体板２０４が配置される。
Two
本発明の実施例において、フォークプラグ２０５と導体板２０４とを接触させて電気的に接続するとしたが、これに限定するものではない。機構的な動作により電気的に接続状態と、非接続状態とを変更できるものであればいずれでもよい。また、接続した状態を安定的に維持できるものであればいずれの構成であってもよい。
In the embodiment of the present invention, the
たとえば、フォークプラグ２０５のかわりに、ロータリーコネクタ、ロータリージョイント、大電流コネクタ等であってもよい。導体板２０４の代わりに、ロータリーコネクタ、ロータリージョイント、大電流コネクタであってもよいし、円筒状の導体棒、角型の導体棒、くし型の導体板等であってもよい。
For example, instead of the
図３３は、図２９の動作を説明する本発明の実施例における半導体素子の試験方法の説明図である。トランジスタ１１７Ｑ（トランジスタ１１７Ｑ１〜トランジスタ１１７Ｑｎ）が同時にオンさせて半導体試験を実施することは可能である。この場合、トランジスタ１１７Ｑ（トランジスタ１１７Ｑ１〜トランジスタ１１７Ｑｎ）のすべてに定電流Ｉｄを流す必要がある。したがって、電源回路１２１には、トランジスタ１１７Ｑがｎ個あれば、Ｉｄ×ｎ（ｎは１以上の正数）の電流を出力できる必要がある。したがって、大容量の電源回路１２１が必要となる。
FIG. 33 is an explanatory diagram of a semiconductor device test method according to an embodiment of the present invention for explaining the operation of FIG. 29. It is possible to carry out a semiconductor test by turning on the transistors 117Q (transistors 117Q1 to 117Qn) at the same time. In this case, it is necessary to pass a constant current Id through all of the transistors 117Q (transistors 117Q1 to transistors 117Qn). Therefore, if the
トランジスタ１１７Ｑを順次オンさせて、定電流Ｉｄをトランジスタ１１７Ｑに印加して試験を実施すれば、電源回路１２１が出力する定電流はＩｄでよい。図３３は、トランジスタ１１７Ｑを順次オンさせて試験を実施する半導体素子試験装置の試験方法の実施例である。半導体素子は、定電流Ｉｄをオンオフさせる回数で変化する。
If the transistors 117Q are sequentially turned on and the constant current Id is applied to the transistors 117Q to carry out the test, the constant current output by the
したがって、図３３のように半導体素子（トランジスタ１１７Ｑ等）を順次オンさせることによる試験をすることにより、効率よく試験を実施でき、また、電源回路１２１の最大出力電流容量を小さくすることができる。
Therefore, by performing the test by sequentially turning on the semiconductor elements (transistor 117Q, etc.) as shown in FIG. 33, the test can be efficiently performed, and the maximum output current capacity of the
図３３において、オンさせるトランジスタ１１７Ｑは１個として説明するが、これに限定するものではない。たとえば、複数個のトランジスタ１１７Ｑを同時にオンさせてもよい。この場合、電源回路１２１が出力する定電流の最大値は、オンさせるトランジスタ１１７Ｑの個数×Ｉｄとなる。
In FIG. 33, the number of transistors 117Q to be turned on is described as one, but the present invention is not limited to this. For example, a plurality of transistors 117Q may be turned on at the same time. In this case, the maximum value of the constant current output by the
また、本発明の実施例において電源回路１２１は１台と図示しているが、これに限定するものではない。電源回路１２１は、別途、電源回路１２１ｂを設置してもよい。また、２台以上の電源回路１２１を設置してもよい。電源回路１２１を複数台、設置することより、トランジスタ１１７に流す電流Ｉｄをさまざまな波形とすることができる。
以上の事項は、本発明の実施例においても同様である。
Further, in the embodiment of the present invention, the number of
The above matters are the same in the examples of the present invention.
図３３（ａ）に図示するように、スイッチ回路Ｓｔ１（１５１ｓ１）〜スイッチ回路Ｓｔｎ（１５１ｓｎ）がオンすることにより、トランジスタ１１７に定電流Ｉｄ１〜定電流Ｉｄｎが流れる。たとえば、定電流Ｉｄの印加時間はｔｏｎであり、定電流Ｉｄ１と定電流Ｉｄ２とは時間ｔｃｙｃｌｅの間隔で順次、トランジスタ１１７に印加される。トランジスタ１１７はオンすることにより、トランジスタ１１７Ｑのチャンネル電圧が順次、変化する（図３３（ｃ））。
As shown in FIG. 33 (a), when the switch circuits St1 (151s1) to the switch circuits Stn (151sn) are turned on, constant current Id1 to constant current Idn flow through the
したがって、たとえば、定電流Ｉｄ１と定電流Ｉｄ２とは時間的に重なりがない。そのため、電源回路１２１の出力容量は、１つのトランジスタ１１７Ｑの試験に必要とする出力容量でよい。
Therefore, for example, the constant current Id1 and the constant current Id2 do not overlap in time. Therefore, the output capacitance of the
定電流Ｉｄ（定電流Ｉｄ１〜定電流Ｉｄｎ）は重ならないように制御する。また、好ましくは定電流Ｉｄ（定電流Ｉｄ１〜定電流Ｉｄｎ）のそれぞれの電流Ｉｄ間は、１μ秒以上の間隔をあけることが好ましい。なお、各トランジスタ１１７Ｑに対しては、図３０で説明した駆動方法、制御方法を実施する。 The constant current Id (constant current Id1 to constant current Idn) is controlled so as not to overlap. Further, it is preferable to leave an interval of 1 μsec or more between each current Id of the constant current Id (constant current Id1 to constant current Idn). The drive method and control method described with reference to FIG. 30 are applied to each transistor 117Q.
各トランジスタ１１７Ｑに供給する定電流Ｉｃは、スイッチ回路Ｓｓａ（Ｓｓａ１〜Ｓｓａｎ）を順次オンさせて、各トランジスタ１１７ＱのダイオードＤｓに供給する。 The constant current Ic supplied to each transistor 117Q sequentially turns on the switch circuits Ssa (Ssa1 to Ssan) and supplies them to the diode Ds of each transistor 117Q.
ダイオードＤｓの端子電圧に対応する電圧Ｖｉ（Ｖｉ１〜Ｖｉｎ）はスイッチ回路Ｓｓａ（Ｓｓａ１〜Ｓｓａｎ）に同期して、セレクタ１２７によって選択される。たとえば、トランジスタ１１７Ｑ１に電流Ｉｃが供給されている時は、セレクタ１２７はトランジスタ１１７Ｑ１のダイオードＤｓの端子電圧を選択する。トランジスタ１１７Ｑ３に電流Ｉｃが供給されている時は、セレクタ１２７はトランジスタ１１７Ｑ３のダイオードＤｓの端子電圧を選択する。選択された電圧Ｖｉが温度測定回路１１５に供給される。
他の構成、動作は他の実施例で説明している構成、動作と同様であるので説明を省略する。
本発明の実施例において、トランジスタ１１７は、ＩＧＢＴを例示して説明したが、これに限定するものではない。
The voltage Vi (Vi1 to Vin) corresponding to the terminal voltage of the diode Ds is selected by the
Since other configurations and operations are the same as the configurations and operations described in the other embodiments, the description thereof will be omitted.
In the embodiment of the present invention, the
たとえば、ＮチャンネルのＪＦＥＴ（図４０（ａ））、ＰチャンネルのＪＦＥＴ（図４０（ｂ））、ＮチャンネルのＭＯＳＦＥＴ（図４０（ｃ））、ＰチャンネルのＭＯＳＦＥＴ（図４０（ｄ））、ＮチャンネルのバイポーラＦＥＴ（図４０（ｅ））、ＰチャンネルのバイポーラＦＥＴ（図４０（ｆ））であっても良いことは言うまでもない。 For example, an N-channel JFET (FIG. 40 (a)), a P-channel JFET (FIG. 40 (b)), an N-channel MOSFET (FIG. 40 (c)), a P-channel MOSFET (FIG. 40 (d)), Needless to say, it may be an N-channel bipolar FET (FIG. 40 (e)) or a P-channel bipolar FET (FIG. 40 (f)).
また、３端子のデバイスに限定されるものではなく、図４０（ｇ）に図示するダイオード等の２端子素子であってもよい。２端子素子では、ゲート信号Ｖｇｓは必要がない。電源回路１２１で定電流Ｉｄを流して試験することにより、本発明の半導体素子試験装置、半導体素子の試験方法を適用できることは言うまでもない。
Further, the device is not limited to a three-terminal device, and may be a two-terminal element such as a diode shown in FIG. 40 (g). The gate signal Vgs is not required for the two-terminal element. Needless to say, the semiconductor device test apparatus and the semiconductor device test method of the present invention can be applied by testing by passing a constant current Id through the
また、トランジスタ、ダイオードに限定されるものではなく、サイリスタ、トライアック等の他の半導体素子、バリスタ、ダイアック、あるいは、トランジスタ、ダイオード抵抗等が混載あるいは集積されたモジュールも、本発明の半導体素子試験装置、半導体素子の試験方法を適用できることは言うまでもない。 Further, the semiconductor device test apparatus of the present invention is not limited to transistors and diodes, but other semiconductor devices such as thyristors and triacs, varistor and diac, and modules in which transistors and diode resistors are mixed or integrated are also used. Needless to say, the test method for semiconductor devices can be applied.
本発明では、半導体素子１１７としてＮチャンネルのトランジスタを例示して説明するがこれに限定するものではない。たとえば、Ｐチャンネルのトランジスタであっても本発明が適用できることは言うまでもない。また、図４０（ａ）〜図４０（ｉ）に図示する半導体素子の他、抵抗（図４０（ｉ））、コンデンサ、コイル、リレー、水晶発振子（図４０（ｋ））等電気部品にも対応できることは言うまでもない。
In the present invention, an N-channel transistor will be described as an example of the
以上、本明細書において、実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
本明細書および図面に記載した事項あるいは内容は、相互に組み合わせることができることは言うまでもない。
The present invention has been specifically described above based on the embodiments, but it goes without saying that the present invention is not limited thereto and can be variously modified without departing from the gist thereof.
It goes without saying that the matters or contents described in the present specification and the drawings can be combined with each other.
たとえば、図２６で示すスイッチ回路１２４ａ、スイッチ回路１２４ｂは、他の実施例にも適用できる。たとえば、図２９、図３３の構成あるいは動作は、図２７、図２８等の他の実施例にも適用できることは言うまでもない。
For example, the
本発明は、トランジスタ等の半導体素子の試験内容、半導体素子の同時試験数に応じて、容易に接続変更でき、半導体素子の接続部の接触抵抗が小さく試験電流が大電流であっても、良好に試験を実現できる半導体素子試験装置および半導体試験方法を提供できる。 INDUSTRIAL APPLICABILITY The present invention can easily change the connection according to the test content of a semiconductor element such as a transistor and the number of simultaneous tests of the semiconductor element, and is good even if the contact resistance of the connection portion of the semiconductor element is small and the test current is large. It is possible to provide a semiconductor device test apparatus and a semiconductor test method capable of realizing the test.
１１１ コントロール回路基板（コントローラ）
１１２ ゲート信号制御回路
１１３ ゲートドライバ回路
１１５ 温度測定回路
１１６ オペアンプ（バッファアンプ）
１１７ パワートランジスタ
１１８ 定電流回路
１２１ 定電流回路
１２２ スイッチ回路
１２４ スイッチ回路
１２５ 可変抵抗回路
１２７ セレクタ
１３１ 制御ラック
１３２ 電源装置
１３３ 制御回路
１３４ 加熱冷却プレート
１３５ 循環水パイプ
１３６ チラー
２０１ スイッチ回路基板
２０２ コネクタ
２０３ サンプル接続回路
２０４ 導体板
２０５ フォークプラグ
２０６ 接続ピン
２０７ マザー基板
２０８ コネクタ
２０９ デバイス制御回路基板
２１０ 筐体
２１１ 接続配線
２１２ 電源配線
２１３ コネクタ
２１４ 隔壁
２１５ 隔壁
２１６ 開口部
２１７ 隔壁
２１８ 接続構造体
２１９ 接続ボルト
２２０ 接触部
２２１ 固定ネジ
２２２ 信号配線
２２３ ヒートパイプ
２２４ 固定ネジ
２２５ 接続受け部
２２６ 素子端子
２２７ 冷却ファン
２２８ 放熱フィン
２３１ ヒートパイプ金具
２３２ 接続圧力部
２３３ 接続保持部
２３４ 凹部
２３５ 信号配線
２３６ バネ（圧力金具）
２３７ 位置固定ネジ
２３８ ネジ穴
２３９ バネ穴
２４０ 位置決めネジ穴
２５１ 凸部
２５２ 溝部
３０１ 試験回路モジュール
３０２ 電圧選択回路
３１１ 押圧具
３１２ 絶縁板
３１３ 押圧具取付け板
３１５ 絶縁部
３１６ 熱電対
111 Control circuit board (controller)
112 Gate
117
237 Positioning screw 238 Screw hole 239
Claims (10)
第３の端子と第４の端子を有し、第１の電流を発生する電源回路と、
前記第３の端子と電気的に接続された第１の接続構造体と、
前記第４の端子と電気的に接続された第２の接続構造体と、
前記第１の接続構造体に形成または配置された第１のヒートパイプと、
前記第２の接続構造体に形成または配置された第２のヒートパイプと、
前記第１の接続構造体の一端に配置された、前記第１の端子と接続する第１の接続部と、
前記第２の接続構造体の一端に配置された、前記第２の端子と接続する第２の接続部を具備し、
前記第１の接続部が前記第１の端子と脱着可能なように電気的接続され、
前記第２の接続部が前記第２の端子と脱着可能なように電気的接続されていることを特徴とする電気素子試験装置。 An electric element test device for testing an electric element having a first terminal and a second terminal.
A power supply circuit that has a third terminal and a fourth terminal and generates a first current,
A first connection structure electrically connected to the third terminal,
A second connection structure electrically connected to the fourth terminal,
A first heat pipe formed or arranged in the first connecting structure,
A second heat pipe formed or arranged in the second connecting structure,
A first connection portion connected to the first terminal, which is arranged at one end of the first connection structure, and a first connection portion.
A second connecting portion for connecting to the second terminal, which is arranged at one end of the second connecting structure, is provided.
The first connection portion is electrically connected to the first terminal so as to be detachable.
An electric element test apparatus characterized in that the second connection portion is electrically connected to the second terminal so as to be detachable.
第３の端子と第４の端子を有し、第１の電流を発生する電源回路と、
前記第３の端子と電気的に接続された第１の接続構造体と、
前記第４の端子と電気的に接続された第２の接続構造体と、
前記第１の接続構造体に形成または配置された第１のヒートパイプと、
前記第２の接続構造体に形成または配置された第２のヒートパイプと、
前記第１の接続構造体の一端に配置された、前記第１の端子と接続する第１の接続部と、
前記第２の接続構造体の一端に配置された、前記第２の端子と接続する第２の接続部を具備し、
前記電気素子と配置する第１の領域と、第１の領域外の第２の領域間に隔壁が形成または配置され、
前記第１の接続部が前記第１の端子と脱着可能なように電気的接続され、
前記第２の接続部が前記第２の端子と脱着可能なように電気的接続され、
前記第１の接続構造体および第２の接続構造体は、前記第１の領域と第２の領域にまたがって配置されていることを特徴とする電気素子試験装置。 An electric element test device for testing an electric element having a first terminal and a second terminal.
A power supply circuit that has a third terminal and a fourth terminal and generates a first current,
A first connection structure electrically connected to the third terminal,
A second connection structure electrically connected to the fourth terminal,
A first heat pipe formed or arranged in the first connecting structure,
A second heat pipe formed or arranged in the second connecting structure,
A first connection portion connected to the first terminal, which is arranged at one end of the first connection structure, and a first connection portion.
A second connecting portion for connecting to the second terminal, which is arranged at one end of the second connecting structure, is provided.
A partition wall is formed or arranged between a first region to be arranged with the electric element and a second region outside the first region.
The first connection portion is electrically connected to the first terminal so as to be detachable.
The second connection is electrically connected to the second terminal so that it can be attached and detached.
An electric element test apparatus, wherein the first connection structure and the second connection structure are arranged so as to straddle the first region and the second region.
前記第１の接続構造体に前記第１の接続部材が電気的に接続され、
前記第２の接続構造体に前記第２の接続部材が電気的に接続され、
前記スイッチング回路は、第１の接続部と第２の接続部を有し、
前記第１の接続部材が、前記第１の接続部と電気的に接続され、
前記第２の接続部材が、前記第２の接続部と電気的に接続されていることを特徴とする請求項１または請求項２記載の電気素子試験装置。 A first connecting member, a second connecting member, and a switching circuit are further provided.
The first connecting member is electrically connected to the first connecting structure, and the first connecting member is electrically connected to the first connecting structure.
The second connecting member is electrically connected to the second connecting structure, and the second connecting member is electrically connected to the second connecting structure.
The switching circuit has a first connection and a second connection.
The first connecting member is electrically connected to the first connecting portion, and the first connecting member is electrically connected to the first connecting portion.
The electric element test apparatus according to claim 1 or 2, wherein the second connecting member is electrically connected to the second connecting portion.
前記複数の電気素子は、順次オンされるように制御されることを特徴とする請求項１または請求項２記載の電気素子試験装置。 It has a plurality of electric elements and a switching circuit corresponding to the number of electric elements.
The electric element test apparatus according to claim 1 or 2, wherein the plurality of electric elements are controlled so as to be sequentially turned on.
前記ヒートパイプの線膨張係数が前記接続構造体の線膨張係数よりも大きいことを特徴とする請求項１または請求項２記載の電気素子試験装置。 A recess is formed or formed in the connection structure, and the heat pipe is arranged in the recess.
The electric element test apparatus according to claim 1 or 2, wherein the coefficient of linear expansion of the heat pipe is larger than the coefficient of linear expansion of the connecting structure.
前記第１の端子に、第１の接続部を介してヒートパイプが形成または配置された第１の接続構造体を電気的に接続し、
前記第２の端子に、第２の接続部を介してヒートパイプが形成または配置された第２の接続構造体を電気的に接続し、
前記第３の端子に前記電気素子を動作または非動作とする信号を印加することにより、前記第１の端子と前記第２の端子に所定電流を流すことを特徴とする電気素子の試験方法。 A test method for an electric element having a first terminal, a second terminal, and a third terminal.
A first connection structure in which a heat pipe is formed or arranged is electrically connected to the first terminal via a first connection portion.
A second connection structure in which a heat pipe is formed or arranged is electrically connected to the second terminal via a second connection portion.
A method for testing an electric element, which comprises applying a signal for operating or not operating the electric element to the third terminal to allow a predetermined current to flow through the first terminal and the second terminal.
前記第１の接続構造体に前記第１の接続部が電気的に接続され、
前記第２の接続構造体に前記第２の接続部が電気的に接続されていることを特徴とする請求項７記載の電気素子試験装置。 A switching circuit having a first connection portion and a second connection portion is further provided.
The first connection portion is electrically connected to the first connection structure, and the first connection portion is electrically connected to the first connection structure.
The electric element test apparatus according to claim 7, wherein the second connection portion is electrically connected to the second connection structure.
前記複数の電気素子は、順次オンされるように制御されることを特徴とする請求項７記載の電気素子の試験方法。 It has a plurality of electric elements and a switch circuit corresponding to the number of electric elements.
The method for testing an electric element according to claim 7, wherein the plurality of electric elements are controlled so as to be turned on in sequence.
前記ダイオードに定電流を印加し、
前記定電流を印加時の、前記ダイオードの端子電圧を取得することを特徴とする請求項７記載の電気素子の試験方法。 The electric element has a diode and
A constant current is applied to the diode to
The method for testing an electric element according to claim 7, wherein the terminal voltage of the diode is acquired when the constant current is applied.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2023078677A JP2023099622A (en) | 2019-08-07 | 2023-05-11 | Power cycle test device |
| JP2023078522A JP2023106467A (en) | 2019-08-07 | 2023-05-11 | Connection structure and power cycle testing device |
| JP2024005764A JP2024041963A (en) | 2019-08-07 | 2024-01-18 | Semiconductor device testing equipment |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2019144994 | 2019-08-07 | ||
| JP2019144994 | 2019-08-07 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2023078522A Division JP2023106467A (en) | 2019-08-07 | 2023-05-11 | Connection structure and power cycle testing device |
| JP2023078677A Division JP2023099622A (en) | 2019-08-07 | 2023-05-11 | Power cycle test device |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2021026009A true JP2021026009A (en) | 2021-02-22 |
| JP2021026009A5 JP2021026009A5 (en) | 2022-05-11 |
| JP7343180B2 JP7343180B2 (en) | 2023-09-12 |
Family
ID=74664650
Family Applications (4)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2020132095A Active JP7343180B2 (en) | 2019-08-07 | 2020-08-04 | Electrical element testing equipment |
| JP2023078677A Pending JP2023099622A (en) | 2019-08-07 | 2023-05-11 | Power cycle test device |
| JP2023078522A Pending JP2023106467A (en) | 2019-08-07 | 2023-05-11 | Connection structure and power cycle testing device |
| JP2024005764A Pending JP2024041963A (en) | 2019-08-07 | 2024-01-18 | Semiconductor device testing equipment |
Family Applications After (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2023078677A Pending JP2023099622A (en) | 2019-08-07 | 2023-05-11 | Power cycle test device |
| JP2023078522A Pending JP2023106467A (en) | 2019-08-07 | 2023-05-11 | Connection structure and power cycle testing device |
| JP2024005764A Pending JP2024041963A (en) | 2019-08-07 | 2024-01-18 | Semiconductor device testing equipment |
Country Status (1)
| Country | Link |
|---|---|
| JP (4) | JP7343180B2 (en) |
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| JP7306710B2 (en) | 2019-07-05 | 2023-07-11 | 株式会社クオルテック | Electrical device testing equipment |
-
2020
- 2020-08-04 JP JP2020132095A patent/JP7343180B2/en active Active
-
2023
- 2023-05-11 JP JP2023078677A patent/JP2023099622A/en active Pending
- 2023-05-11 JP JP2023078522A patent/JP2023106467A/en active Pending
-
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- 2024-01-18 JP JP2024005764A patent/JP2024041963A/en active Pending
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| JP2020176851A (en) * | 2019-04-16 | 2020-10-29 | 株式会社クオルテック | Semiconductor device test apparatus and semiconductor device test method |
| JP2021021721A (en) * | 2019-06-04 | 2021-02-18 | 株式会社クオルテック | Electric element testing device and electric element testing method |
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|---|---|---|---|---|
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| JP2023106467A (en) | 2023-08-01 |
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