JP2022053527A - Semiconductor element testing device and testing method for semiconductor element - Google Patents
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Abstract
Description
本発明は、半導体素子、電気素子の試験を行う電気素子試験装置及び電気素子の試験方法に関するものである。また、電気素子／半導体素子の評価方法、評価試験装置、電気素子／半導体素子の構成に関するものである。 The present invention relates to an electric element test apparatus for testing a semiconductor element and an electric element, and a test method for the electric element. Further, the present invention relates to an evaluation method for an electric element / semiconductor element, an evaluation test device, and a configuration of the electric element / semiconductor element.
半導体素子等の電気素子の寿命試験は、通電する電流をオンオフすることが行われている。インバータ回路、パワー回路に供給する半導体素子からの電流は数十アンペア以上と大きい。電気素子の試験は多くの種類があり、試験の種類に対応させて接続配線の接続を変更する必要がある。 In the life test of an electric element such as a semiconductor element, the current to be energized is turned on and off. The current from the semiconductor element supplied to the inverter circuit and power circuit is as large as several tens of amperes or more. There are many types of electrical element tests, and it is necessary to change the connection of the connection wiring according to the type of test.
電気素子試験のためには、試験開始時に接続を確認し、確認後に試験をスタートさせる必要がある。また、半導体素子の試験は、実際に実施される回路構成に適合した試験を実施する必要がある。 For the electric element test, it is necessary to confirm the connection at the start of the test and start the test after the confirmation. Further, in the test of the semiconductor element, it is necessary to carry out a test suitable for the circuit configuration actually carried out.
インバータ回路等、回路動作が複雑なため、半導体素子試験装置も回路動作等に適合して動作を変更する必要がある。しかし、従来の半導体素子試験装置では、実使用状態に適合して半導体素子の信頼性試験を行うことができなかった。 Since the circuit operation of an inverter circuit or the like is complicated, it is necessary to change the operation of the semiconductor device test device according to the circuit operation or the like. However, with the conventional semiconductor device test device, the reliability test of the semiconductor device could not be performed according to the actual usage state.
トランジスタ等の試験は、大きな電流を印加する。そのため、試験の開始時にトランジスタの端子と試験回路とが確実に接続されているかの確認が必要である。もし、接続不良で試験をスタートすると、サージ電圧、突入電流が発生し、トランジスタ等を破壊する。
従来の半導体素子試験装置では、半導体素子の接続状態を確認することができず、試験開始時に半導体素子を破壊することがあった。
In the test of transistors and the like, a large current is applied. Therefore, it is necessary to confirm that the terminal of the transistor and the test circuit are securely connected at the start of the test. If the test is started due to a poor connection, surge voltage and inrush current will be generated, destroying the transistor and the like.
With the conventional semiconductor device test device, the connection state of the semiconductor device cannot be confirmed, and the semiconductor device may be destroyed at the start of the test.
インバータ回路が駆動する機器は、モータ等のインダクタンスが大きい機器が多い。インダクタンスに通電すると、大きなサージ電圧、過渡現象が発生する。したがって、インバータ回路を駆動するトランジスタ等は発生するサージ電圧、過渡現象を想定して試験を実施する必要がある。
しかし、サージ電圧、過渡現象は多種多様であるため、容易に想定した試験を実施することができない。
Many of the devices driven by the inverter circuit have a large inductance such as a motor. When the inductance is energized, a large surge voltage and transient phenomenon occur. Therefore, it is necessary to carry out the test assuming the surge voltage and the transient phenomenon that are generated in the transistor or the like that drives the inverter circuit.
However, since there are various surge voltages and transient phenomena, it is not possible to easily carry out the assumed test.
トランジスタ等の半導体素子を試験するために印加する電流は数百Ａ以上の電流のため、接続配線は低抵抗の太い線材を使用する必要がある。太い接続配線は硬く、柔軟性がない。試験項目に対応させる時の太い線材の接続配線の接続変更は、長時間を必要とする。 Since the current applied to test a semiconductor element such as a transistor is several hundred A or more, it is necessary to use a thick wire with low resistance for the connection wiring. Thick connection wiring is hard and inflexible. It takes a long time to change the connection of the connection wiring of the thick wire when making it correspond to the test item.
電源装置１３２は、接続確認時に電流Ｉａ（図示せず）を出力する。電流Ｉａは、接続確認のための試験電流よりも十分小さい電流である。Ｉａ＜０．１Ｉｄが例示される。電流Ｉａが流れる場合、スイッチ等の接続、試験デバイスの接続等が完了しているとして、試験電流を流す試験モードに入る。電流Ｉａが測定できない場合、スイッチ等の接続、試験デバイスの接続等が不良として試験モードにはならない。
The
スイッチ回路Ｓｓｂとスイッチ回路Ｓｓｄはオンされ、スイッチ回路Ｓｓｃはオフされる。トランジスタ１１７ｓにはオン電圧が印加され、トランジスタ１１７ｍにはオフ電圧が印加される。トランジスタ１１７ｓが正常に接続されている場合、電流センサ１２９によりクランプメータ１２８に電流Ｉａが検出され、接続不良の場合、Ｉａは検出されない。接続が正常の場合、次のサイクルから電源装置１３２は試験電流Ｉｄを流す。
The switch circuit Ssb and the switch circuit Ssd are turned on, and the switch circuit Ssc is turned off. An on voltage is applied to the
トランジスタ１１７ｍの接続確認は、スイッチ回路Ｓｓｂとスイッチ回路Ｓｓｄはオフされ、スイッチ回路Ｓｓｃはオンされる。トランジスタ１１７ｍにはオン電圧が印加され、トランジスタ１１７ｓにはオフ電圧が印加される。トランジスタ１１７ｍが正常に接続されている場合、電流センサ１２９によりクランプメータ１２８に電流Ｉａが検出され、接続不良の場合、Ｉａは検出されない。接続が正常の場合、次のサイクルから電源装置１３２は試験電流Ｉｄを流す。
To confirm the connection of the
半導体試験は、試験する半導体素子等の接続確認を行ってから、通常の試験電流Ｉｄを印加するため、試験をする半導体素子等を破壊することがない。 In the semiconductor test, the normal test current Id is applied after confirming the connection of the semiconductor element to be tested, so that the semiconductor element to be tested is not destroyed.
以下、添付した図面を参照して、本発明の実施の形態に係る電気素子の試験装置及び試験方法を説明する。
明細書で記載する実施形態では、電気素子としてのパワー半導体素子のうち、主としてＩＧＢＴを例にとって説明する。
Hereinafter, the test apparatus and test method for the electric element according to the embodiment of the present invention will be described with reference to the attached drawings.
In the embodiment described in the specification, among the power semiconductor elements as electric elements, the IGBT will be mainly described as an example.
本発明はＩＧＢＴに限定されるものではなく、逆導通ＩＧＢＴ（ＲＣ－ＩＧＢＴ）、ＳｉＣトランジスタ、ＭＯＳＦＥＴ、ＪＦＥＴ、サイリスタ、ダイオード、サーミスタ、ポジスタ等の各種の半導体素子に適用することができる。 The present invention is not limited to IGBTs, and can be applied to various semiconductor elements such as reverse conduction IGBTs (RC-IGBTs), SiC transistors, MOSFETs, JFETs, thyristors, diodes, thermistas, and positors.
また、半導体素子に限定されるものではなく、抵抗素子、コンデンサ、コイル、水晶素子、バリスタ、ＺＮＲ等の半導体素子以外の電気素子にも本発明が適用できることは言うまでもない。
明細書、図面に記載する本発明の実施例は、それぞれの実施例の一部または全部と組み合わせることができ、変更して組み合わせることができる。
Further, the present invention is not limited to semiconductor elements, and it goes without saying that the present invention can be applied to electric elements other than semiconductor elements such as resistance elements, capacitors, coils, crystal elements, varistores, and ZNRs.
The embodiments of the present invention described in the specification and drawings can be combined with a part or all of the respective embodiments, and can be modified and combined.
図２は本発明の半導体素子試験装置の構成図及び説明図である。図２に図示するように本発明の半導体素子試験装置は、筐体２１０、チラー（冷却・加温装置）１３６と、加熱冷却プレート１３４、加熱冷却プレート１３４とチラー１３６間を循環する循環水パイプ１３５を有する。
FIG. 2 is a block diagram and an explanatory diagram of the semiconductor device test apparatus of the present invention. As shown in FIG. 2, the semiconductor device test apparatus of the present invention includes a
加熱冷却プレート１３４には、試験をするトランジスタ１１７等が加熱冷却プレート１３４と密着して配置される。密着させるため、熱伝達シートを配置、シリコングリスを塗布してもよい。
A
図１０に図示するように、隔壁２１７には、図７、図８、図９等で説明する接続構造体２１８を挿入する開口部２１６が配置されている。隔壁２１５には電源配線２１２を挿入する穴が配置されている。
As shown in FIG. 10, the
図２に示す制御ラック１３１には、半導体素子１１７に試験電流、試験電圧を供給する電源装置１３２と、半導体素子１１７等を制御あるいは試験条件を設定する制御回路１３３を有している。電源装置１３２は、一例として電源装置１３２ａと電源装置１３２ｂを有する。電源装置１３２ａは順方向（正極性）の電流Ｉｄを出力し、電源装置１３２ｂは電源装置１３２ａと逆方向の電流Ｉｄ（逆極性）を出力あるいは発生する。
The
なお、電流Ｉｄは定電流として説明するが、定電流に限定されるものではない。試験をする半導体素子等の試験状態に応じて変化させる可変電流であってもよい。また、試験をする半導体素子に供給するものは電流Ｉｄに特定されるものではなく、電圧であってもよい。 Although the current Id is described as a constant current, it is not limited to the constant current. It may be a variable current that changes according to the test state of the semiconductor element to be tested. Further, what is supplied to the semiconductor element to be tested is not specified by the current Id, but may be a voltage.
半導体素子１１７の温度情報Ｔｊが所定値となるように、制御回路１３３は、電流Ｉｄ、ゲート駆動電圧Ｖｇ、トランジスタ１１７のチャンネル間電圧Ｖｃｅを変化させて試験の条件を設定し、試験を実施する。
The
なお、温度情報Ｔｊとは、トランジスタ等の試験素子の温度、トランジスタあるいはダイオード等など試験を行う素子に流す電流による端子電圧、端子電圧の変化、前記端子電圧等から求められる温度関連情報、前記端子電圧等から計算される値、試験素子等を測定して得られる発熱等である。本明細書では、温度情報Ｔｊと記載するが、温度情報はＴｊに限定されるものではないことは言うまでもない。
図２に図示する制御回路１３３は、電源装置１３２を制御し、電源装置１３２は、試験をする半導体素子１１７に試験電圧または電流を供給する。
The temperature information Tj includes the temperature of a test element such as a transistor, the terminal voltage due to the current flowing through the element to be tested such as a transistor or a diode, the change in the terminal voltage, the temperature-related information obtained from the terminal voltage, and the terminal. It is a value calculated from a voltage or the like, heat generation obtained by measuring a test element or the like. In the present specification, the temperature information is described as Tj, but it goes without saying that the temperature information is not limited to Tj.
The
温度情報Ｔｊが変化あるいは所定値まで変化すると、試験をしている半導体素子１１７が劣化あるいは特性が変化していると判断し、半導体素子１１７の試験を停止、あるいは、試験方法、制御方法を変更する。
When the temperature information Tj changes or changes to a predetermined value, it is determined that the
チラー１３６の循環水を加温または冷却することにより、半導体素子１１７の温度を規定値あるいは所定値に維持する。また、試験条件に対応して半導体素子等の温度を周期的に変化させ、また、一定に冷却し、または加熱する。
By heating or cooling the circulating water of the
本発明の半導体素子試験装置及び半導体素子の試験方法は、多種多様な半導体素子１１７、半導体モジュール１１７に対応できる。一例として図２８の半導体素子１１７等は、大電流が印加あるいは出力される端子Ｐ電極端子、Ｏ電極端子、Ｎ電極端子と、ゲート電圧を印加するゲート端子ｇ（ゲート端子ｇｍ、ゲート端子ｇｓ）、コレクタ端子ｃ（コレクタ端子ｃｍ、コレクタ端子ｃｓ）、エミッタ端子ｅ（エミッタ端子ｅｍ、エミッタ端子ｅｓ）を有する。
The semiconductor device test apparatus and the semiconductor device test method of the present invention can be applied to a wide variety of
図２８は半導体素子の概観図と等価回路図である。図２８（ａ１）（ａ２）は、トランジスタ１１７（トランジスタ１１７ｍ、トランジスタ１１７ｓ）とダイオードＤｉ（ダイオードＤｉｍ、ダイオードＤｉｓ）を有する構成である。
FIG. 28 is an overview diagram and an equivalent circuit diagram of the semiconductor element. 28 (a1) and 28 (a2) have a configuration including a transistor 117 (
図２８（ｂ１）（ｂ２）は、トランジスタ１１７（トランジスタ１１７ｍ、またはトランジスタ１１７ｓ）とダイオードＤｉ（ダイオードＤｉｍ、またはダイオードＤｉｓ）を有する半導体素子の端子を接続することにより、複数のトランジスタを連結して試験を行う構成である。
In FIGS. 28 (b1) and 28 (b2), a plurality of transistors are connected by connecting a terminal of a semiconductor element having a transistor 117 (
図２８（ｃ１）（ｃ２）は、トランジスタ１１７（トランジスタ１１７ｍ、またはトランジスタ１１７ｓ）とダイオードＤｓ、ダイオードＤｍを有する構成である。ダイオードＤｓ、ダイオードＤｍはトランジスタ１１７の温度を検出あるいは温度変化を評価するダイオードである。ダイオードＤｓ、ダイオードＤｍはトランジスタの３端子（ゲート端子、コレクタ端子、エミッタ端子）から独立して配置、形成されている。
FIGS. 28 (c1) and 28 (c2) have a configuration including a transistor 117 (
以下の実施例では、主として図２８に図示する半導体素子１１７を例示して説明をする。また、ＩＧＢＴに限定されるものではなく、ＳｉＣ、バイポーラトランジスタ、ＭＯＳトランジスタ、ＦＥＴ等の他の３端子を有するトランジスタでもよいことは言うまでもない。また、これに限定するものではなく、抵抗素子等の半導体素子以外の電気的素子にも本発明の実施例が適用できることは言うまでもない。
In the following examples, the
また、図２８に図示するように、複数のトランジスタが接続されたものに限定されるものではなく、１個のトランジスタあるいは半導体あるいは電気素子を試験するものであっても適用できることは言うまでもない。 Further, as shown in FIG. 28, it is not limited to the one in which a plurality of transistors are connected, and it goes without saying that the test can be applied to one transistor, a semiconductor, or an electric element.
図１は本発明の半導体素子試験装置のブロック図及び説明図である。図１は試験を実施する半導体素子１１７として、図２８（ａ）と例示している。ただし、図２８（ａ）に限定されるものではないことは言うまでもない。
FIG. 1 is a block diagram and an explanatory diagram of the semiconductor device test apparatus of the present invention. FIG. 1 exemplifies FIG. 28 (a) as a
半導体素子試験装置の電源装置１３２は、順方向の定電流を発生する電源装置１３２ａ、逆方向の定電流を発生する電源装置１３２ｂを有する。トランジスタ１１７ｓ、トランジスタ１１７ｍに試験電流を印加する時は、電源装置１３２ａから定電流を供給する。ダイオードＤｉｓ、ダイオードＤｉｍに試験電流を印加する時は、電源装置１３２ｂから定電流を供給する。なお、試験は定電流に限定されるものではなく、一定電圧でも良い。また、所定時間あるいは所定周期で、電圧または電流を可変しても良い。
The
電源装置１３２から流出、あるいは電源装置１３２に流入あるいは流出する電流は、電流センサ１２９で検出あるいはピックアップされ、クランプメータ１２８により電流を検出あるいは電流を測定される。
The current flowing out of the
クランプメータ１２８は、試験とするトランジスタ１１７に印加されるゲート制御信号（オンオフ信号）に同期して、電源配線２１２に流れる電流を測定あるいはサンプリングする。なお、電流の測定器はクランプメータ１２８に限定されるものではなく、例えば、電源配線２１２からの磁気、電磁波を検出する機器などであってもよい。
The
電源装置１３２に流入する電流は、図１の電流センサ１２９ａのように、電源配線２１２ａ（グランド配線）に配置する。電源装置１３２から流出する電流は、図１の電流センサ１２９ｂのように、電源配線２１２ｂ（電源配線）に配置あるいは設置する。
The current flowing into the
クランプメータ１２８は、試験とするトランジスタ１１７に印加されるゲート制御信号（オンオフ信号）に同期して、電源配線２１２に流れる電流を測定あるいはサンプリングする。なお、電流の測定器はクランプメータ１２８に限定されるものではなく、例えば、電源配線２１２からの磁気、電磁波を検出する機器などであってもよい。
The
接続を変更するスイッチ回路１２４との接続は、フォークプラグ２０５を用いる。接続及び接続変更は、筐体の隔壁に設けた開口部を介して、フォークプラグ２０５を挿入し、スイッチ回路１２４と電気的に接触させることにより行う。
A
電源装置１３２は、トランジスタ１１７を試験するための大電流の定電流を出力する。電源装置１３２は、コントロール回路基板（コントローラ）１１１からの制御信号に同期させて電力（電流、電圧）を供給する。電源装置１３２は、出力する最大電圧値を設定することができる。
The
電源装置１３２は、順方向の電流Ｉｄを出力する電源装置１３２ａと、逆方向の電流Ｉｄを出力する電源装置１３２ｂとを保有する。電源装置１３２ａ及び電源装置１３２ｂはコントローラ１１１により制御される。
The
スイッチ回路１２２ａ（ＳＷａ）は、電源装置１３２ａが出力する定電流の供給をオン（供給、印加）オフ（遮断、オープン）させる機能を有する。スイッチ回路１２２ｂ（ＳＷｂ）は、電源装置１３２ｂが出力する定電流の供給をオン（供給、印加）オフ（遮断、オープン）させる機能を有する。
The
スイッチ回路１２４ｃは主としてトランジスタ１１７ｓのチャンネル間（エミッタ端子－コレクタ端子）を短絡する機能を有する。あるいは、グランド配線とトランジスタ１１７ｍのコレクタ端子とを接続する機能を有する。
The
スイッチ回路１２４ｄは主としてトランジスタ１１７ｍのチャンネル間（エミッタ端子－コレクタ端子）を短絡する機能を有する。あるいは、電源配線２１２とトランジスタ１１７ｓのエミッタ端子とを接続する機能を有する。
The
図１に図示するように、トランジスタ１１７ｍの端子（エミッタ端子ｅｍ、ゲート端子ｇｍ、コレクタ端子ｃｍ）にコネクタ２０２ｍが接続される。トランジスタ１１７ｓの端子（エミッタ端子ｅｓ、ゲート端子ｇｓ、コレクタ端子ｃｓ）にコネクタ２０２ｓが接続される。
As shown in FIG. 1, the
図３、図６等に図示するように、Ｐ電極端子（素子端子２２６ａ）にフォークプラグ２０５ｅが接続され、Ｏ電極端子（素子端子２２６ｃ）にフォークプラグ２０５ｈが接続され、Ｎ電極端子（素子端子２２６ｂ）にフォークプラグ２０５ｃが接続される。フォークプラグ２０５の脱着等により、スイッチ回路１２４と半導体素子１１７の端子（Ｐ端子、Ｏ端子、Ｎ端子）とが接続される。
As shown in FIGS. 3 and 6, the
試験を行う半導体素子１１７（半導体素子１１７ｓ、半導体素子１１７ｍ）のダイオードＤｉ（ダイオードＤｉｍ、ダイオードＤｉｓ）には、試験電流Ｉｄが印加されていない期間に、所定の定電流Ｉｃが印加される。ダイオードの等価的抵抗値は温度によって変化し、所定の定電流の印加によりダイオードＤｉの端子電圧が変化する。この端子電圧Ｖｉの情報から温度情報Ｔｊを求める。
図３は図１のサンプル接続回路２０３を中心とし、サンプル接続回路２０３を説明する説明図およびブロック図である。
A predetermined constant current Ic is applied to the diode Di (diode Dim, diode Dis) of the semiconductor element 117 (
FIG. 3 is an explanatory diagram and a block diagram illustrating the
サンプル接続回路２０３は、トランジスタ１１７ｍ、トランジスタ１１７ｓのコレクタ端子、ゲート端子、エミッタ端子と接続される。サンプル接続回路２０３は、デバイス制御回路基板２０９、コントロール回路基板１１１と接続され、制御される。
The
図３に図示するように、トランジスタ１１７ｍのゲート端子ｇｍとエミッタ端子ｅｍ間に短絡回路１３７ｍが形成または配置される。トランジスタ１１７ｓのゲート端子ｇｓとエミッタ端子ｅｓ間に短絡回路１３７ｓが形成または配置される。
As shown in FIG. 3, a
なお、短絡回路１３７は、スイッチに限定されるものではなく、たとえば、短絡コネクタであってもよい。短絡回路１３７の動作は、コントロール回路基板１１１等により制御できるように構成することが好ましい。たとえば、短絡回路１３７はアナログスイッチ等で構成する。
The short-circuit circuit 137 is not limited to the switch, and may be, for example, a short-circuit connector. It is preferable that the operation of the short-circuit circuit 137 is configured so that it can be controlled by a
短絡回路１３７ｓがオンすることにより、トランジスタ１１７ｓのゲート端子ｇｓとエミッタ端子ｅｓ間が短絡され、トランジスタ１１７ｓがダイオード接続される。
When the short-
短絡回路１３７ｍがオンすることにより、トランジスタ１１７ｍのゲート端子ｇｍとエミッタ端子ｅｍ間が短絡され、トランジスタ１１７ｍがダイオード接続される。
When the short-
図３に図示するように、トランジスタ１１７ｍのダイオードＤｉｍに定電流Ｉｃｍを流すように、定電流回路１１８ｍが構成され、トランジスタ１１７ｍのコレクタ端子ｃｍとエミッタ端子ｅｍ間の電圧でダイオードＤｉｍの端子間電圧を測定する。また、トランジスタ１１７ｓのダイオードＤｉｓに定電流Ｉｃｓを流すように、定電流回路１１８ｓが構成され、トランジスタ１１７ｓのコレクタ端子ｃｓとエミッタ端子ｅｓ間の電圧でダイオードＤｉｓの端子間電圧を測定する。
As shown in FIG. 3, a constant
ダイオードＤｉに定電流を流す時は、トランジスタ１１７をオフさせる。ダイオードＤｉｍへの定電流Ｉｃｍは、トランジスタＴｍより引込電流として流す。ダイオードＤｉｓへの定電流Ｉｃｓは、トランジスタＴｓより引込電流として流す。
When a constant current is passed through the diode Di, the
ダイオードＤｉｍの端子間電圧は、トランジスタ１１７ｍのコレクタ端子ｃｍとエミッタ端子ｅｍに接続された電圧検出回路１１６ｍで測定あるいは取得する。ダイオードＤｉｓの端子間電圧は、トランジスタ１１７ｓのコレクタ端子ｃｓとエミッタ端子ｅｓに接続された電圧検出回路１１６ｓで測定あるいは取得する。
The voltage between the terminals of the diode Dim is measured or acquired by the
サンプル接続回路２０３には、ゲート信号制御回路１１２、ゲートドライバ回路１１３、ドライブ素子回路１２７ａ、短絡回路１３７、定電流回路１１８、電圧検出回路１１６、温度測定回路１１５等が形成、配置されている。
A gate signal control circuit 112, a gate driver circuit 113, a drive element circuit 127a, a short circuit circuit 137, a constant current circuit 118, a voltage detection circuit 116, a temperature measurement circuit 115, and the like are formed and arranged in the
各回路の端子は、コネクタ２０２の接続ピン２０６、コネクタ２０８の接続ピン２０６と接続されている。接続ピン２０６との接続位置の変更は、ソケットピン（図示せず）等により変更あるいは可変できるように構成されている。また、アナログスイッチ（図示せず）等のより、任意のあるいは所定の接続ピン２０６と接続変更ができるように構成されている。したがって、本発明の半導体素子試験装置は、試験をする半導体素子１１７の端子位置、試験条件、試験方法により、サンプル接続回路２０３の内部配線と接続ピン２０６の接続を変更することができる。
The terminals of each circuit are connected to the
サンプル接続回路２０３は図７に図示するように、試験をする半導体素子１１７等の近傍に配置される。半導体素子１１７とサンプル接続回路２０３とを接続する信号配線２２２の長さを短くするためである。信号配線２２２には、トランジスタ１１７のゲートオンオフ信号等が伝送される。ゲートオンオフ信号にノイズ等が多重されると、試験中のトランジスタ１１７がノイズでオンし、破壊する危険があるからである。
As shown in FIG. 7, the
本発明はサンプル接続回路２０３をトランジスタ１１７の近傍に配置する。トランジスタ１１７は試験する信号により、サンプル接続回路２０３の配線接続を変更する必要がある。本発明はサンプル接続回路２０３の内部配線を容易に変更できるように構成しているため、サンプル接続回路２０３の位置を移動することなく、各種の試験に対応することができる。
In the present invention, the
図３の実施例は、トランジスタ１１７は、図２８（ａ）、または図２８（ｂ）を試験するトランジスタとして用いた構成である。図４の実施例は、トランジスタ１１７は、図２８（ｃ）を試験するトランジスタとして用いた構成である
In the embodiment of FIG. 3, the
図３、図４で図示するように、試験するトランジスタ１１７の構成が異なると、コネクタ２０２の接続ピン２０６の結線状態が異なる。図３、図４に図示するように、本発明のサンプル接続回路２０３内で結線状態を容易に変更することができる。
As shown in FIGS. 3 and 4, if the configuration of the
図４では、定電流回路１１８の一端子は、コネクタ２０２のＰ２端子と接続され、図３では、定電流回路１１８の一端子は、コネクタ２０２のＰ４端子と接続される。接続変更は、手動であるいは、アナログスイッチ回路等でコントローラ回路１１１からの設定で変更される。
図１に図示するように、トランジスタ１１７ｍにはコネクタ２０２ｍが接続され、トランジスタ１１７ｓにはコネクタ２０２ｓが接続されている。
In FIG. 4, one terminal of the constant current circuit 118 is connected to the P2 terminal of the
As shown in FIG. 1, a
ダイオードＤｍとダイオードＤｓのうち、少なくとも一方に温度モニター用の所定の定電流Ｉｃ（Ｉｃｓ、Ｉｃｍ）が印加される。ダイオードの等価的抵抗値は半導体素子１１７の温度によって変化し、所定の定電流の印加によりダイオードＤ（ダイオードＤｍ、ダイオードＤｓ）の端子電圧が変化する。この端子電圧Ｖｉの情報から温度測定回路（温度測定回路１１５ｓ、温度測定回路１１５ｍ）温度情報Ｔｊ（温度情報Ｔｊｓ、温度情報Ｔｊｍ））を求める。
A predetermined constant current Ic (Ics, Icm) for temperature monitoring is applied to at least one of the diode Dm and the diode Ds. The equivalent resistance value of the diode changes depending on the temperature of the
図３、図４に図示するように、トランジスタ１１７ｍのゲート端子ｇｍとエミッタ端子ｅｍ間に短絡回路１３７ｍが形成される。トランジスタ１１７ｓのゲート端子ｇｓとエミッタ端子ｅｓ間に短絡回路１３７ｓが形成される。短絡回路１３７は、一例としてスイッチングトランジスタである。あるいはアナログスイッチが例示される。
なお、短絡回路１３７はトランジスタ等の素子だけに限定されるものではない。たとえば、コネクタ、ショートピンでメカニカルに短絡してもよい。
As shown in FIGS. 3 and 4, a
The short-circuit circuit 137 is not limited to elements such as transistors. For example, a connector or a short pin may be mechanically short-circuited.
短絡回路１３７（短絡回路１３７ｍ、短絡回路１３７ｓ）がオンすることにより、トランジスタ１１７ｍまたはトランジスタ１１７ｓのエミッタ端子とゲート端子が短絡される。トランジスタ１１７ｍ、トランジスタ１１７ｓのエミッタ端子とゲート端子が短絡させることにより、トランジスタ１１７ｍ、トランジスタ１１７ｓはダイオード接続となる。なお、短絡回路１３７（短絡回路１３７ｓ、短絡回路１３７ｍ）は、サンプル接続回路２０３（サンプル接続回路２０３ｓ、サンプル接続回路２０３ｍ）内に配置または構成してもよい。
When the short-circuit circuit 137 (short-
サンプル接続回路２０３は、ゲートドライバ回路１１３、ゲート信号制御回路１１２、ダイオードの端子電圧を測定する電圧検出回路１１６、ダイオードに印加する定電流を発生する定電流回路１１８（定電流回路１１８ｓ、定電流回路１１８ｍ）、ドライブ素子回路１２７ａ（ドライブ素子回路１２７ａｓ、ドライブ素子回路１２７ａｍ）等を保有する。
The
ゲートドライバ回路１１３は、出力電圧Ｖｓｇを可変することができる。ゲートドライバ回路１１３はオン電圧、オフ電圧を変化あるいは設定することができる。たとえば、図２２に図示するように、オフ電圧０Ｖから、０Ｖより低いＶｔ電圧までを駆動タイミングに合わせて変更することができる。また、０Ｖ以上の電圧に設定することができる。
また、ゲートドライバ回路１１３は、図２２に図示するオン電圧Ｖｇを駆動タイミングに合わせて変化変更させる。
The gate driver circuit 113 can change the output voltage Vsg. The gate driver circuit 113 can change or set the on voltage and the off voltage. For example, as shown in FIG. 22, the off voltage from 0V to the Vt voltage lower than 0V can be changed according to the drive timing. Further, the voltage can be set to 0 V or higher.
Further, the gate driver circuit 113 changes and changes the on-voltage Vg shown in FIG. 22 according to the drive timing.
たとえば、ｔｎ２、ｔｎ１期間等において、ダイオードＤ（ダイオードＤｉｓ、ダイオードＤｉｍ）に電流Ｉｃを供給し、試験をするトランジスタ１１７の温度情報を取得する際には、トランジスタ１１７のゲート端子にＶｔ電圧を印加し、試験電流Ｉｄを流す場合は、トランジスタ１１７のＶｇ電圧を印加する場合が例示される。
For example, when a current Ic is supplied to a diode D (diode Dis, diode Dim) during the tun2 and tun1 periods and the temperature information of the
Ｖｇ２＞Ｖｇ１の場合において、トランジスタ１１７に電流Ｉｃを流して温度情報を取得する際は、トランジスタ１１７のゲート端子に高い電圧Ｖｇ２を印加してトランジスタ１１７のチャンネル間の抵抗値を低くする。トランジスタ１１７のチャンネル間の抵抗値が低くすることにより、トランジスタ１１７のチャンネル間での発熱が極めて小さくなり、精度よくトランジスタ１１７の温度（温度情報Ｔｊ）を取得することができる。試験時は、トランジスタ１１７のゲート端子に試験電圧Ｖｇ１を印加して試験を行う。
定電流Ｉｃを流した状態で、意図した温度情報Ｔｊを設定し、パワーサイクル試験を実施することができる。
In the case of Vg2> Vg1, when the current Ic is passed through the
With the constant current Ic flowing, the intended temperature information Tj can be set and the power cycle test can be performed.
温度情報Ｔｊは、一定周期あるいは一定期間で取得する。したがって、Ｖｇ２、Ｖｇ１は一定周期あるいは一定期間で変化あるいは変更する。Ｖｇ２、Ｖｇ１は、任意の電圧値に設定できる。 The temperature information Tj is acquired at a fixed cycle or a fixed period. Therefore, Vg2 and Vg1 change or change in a fixed cycle or a fixed period. Vg2 and Vg1 can be set to any voltage value.
以上のように、温度測定（温度情報Ｔｊ）の測定時と、試験時のゲート端子電圧を変化あるいは設定することにより、良好な温度情報の取得と、試験を実施することができる。なお、Ｖｇ２とＶｇ１の電圧変更は、図２３の周期ｔｃ（ｔｃ１、ｔｃ２、・・・・・）に同期して実施できるように構成している。 As described above, good temperature information can be obtained and the test can be carried out by changing or setting the gate terminal voltage at the time of measurement of temperature measurement (temperature information Tj) and at the time of test. It should be noted that the voltage changes of Vg2 and Vg1 are configured so that they can be performed in synchronization with the period ct (tc1, ct2, ...) In FIG.
図３において、ダイオードＤｉ（ダイオードＤｉｍ、ダイオードＤｉｓ）に定電流を印加してダイオードＤｉの端子電圧を測定することにより、試験する半導体素子１１７の温度を測定する。しかし、これに限定するものではない。ダイオードＤｉの代わりに、トランジスタ１１７の形成時に付加的に形成された寄生ダイオードを用いて温度を測定してもよい。また、トランジスタ１１７のパッケージに別チップからなるダイオードを組み込んでおき、このダイオードを用いて、トランジスタ１１７の温度、温度特性を測定してもよいことは言うまでもない。
In FIG. 3, the temperature of the
また、トランジスタチップにボディダイオードを形成し、このダイオードを用いてもよい。その他、熱電対、温度センサ等を用いてもよい。温度を測定する手段物は、半導体素子１１７に内蔵してもよいし、半導体素子１１７に密接して取り付けてもよい。
Further, a body diode may be formed on the transistor chip and this diode may be used. In addition, a thermocouple, a temperature sensor, or the like may be used. The means for measuring the temperature may be built in the
また、トランジスタ１１７のパッケージに取り付けた熱電対等によりトランジスタ１１７の温度を測定してもよい。以上の事項は、本発明の他の半導体素子においても適用される。
Further, the temperature of the
図４において、ダイオードＤｓ、またはダイオードＤｍに定電流Ｉｃを印加してダイオードＤｓまたはダイオードＤｍの端子電圧を測定することにより、試験する半導体素子１１７の温度を測定する。しかし、これに限定するものではない。ダイオードＤｓ等の代わりに、トランジスタ１１７の形成時に付加的に形成されたボディダイオードを用いて温度を測定してもよい。その他、熱電対、温度センサ等を用いてもよい。温度を測定する手段物は、半導体素子１１７に内蔵してもよいし、半導体素子１１７に密接して取り付けてもよい。
In FIG. 4, the temperature of the
図１、図７、図８に図示するように、サンプル接続回路２０３はトランジスタ１１７（半導体素子１１７）と接続する信号配線２２２の長さを短くするように、トランジスタ１１７の近傍に配置される。近傍とは５０ｍｍ程度以下である。
As shown in FIGS. 1, 7, and 8, the
図３のトランジスタ１１７では、独立したダイオードは形成されていない。したがって、定電流回路１１８の出力電流は、コネクタ２０２のＰ１とＰ４間に印加する。図４のトランジスタ１１７では、独立したダイオードは形成されている。したがって、定電流回路１１８の出力電流は、コネクタ２０２のＰ１とＰ２間に印加する。
In the
図３のトランジスタ１１７の構成と、図４のトランジスタ１１７の構成では、定電流回路１１８が出力する電流の大きさ、電流印加タイミング、接続するコネクタ２０２のピン位置を変更する必要がある。また、ドライブ素子回路１２７ａの抵抗値等も試験をするトランジスタ１１７の使用に合わせて設定変更をする必要がある。また、短絡回路１３７の制御、接続ピン２０６位置の変更も必要となる場合がある。
In the configuration of the
本発明は、サンプル接続回路２０３を基本的に共通とし、試験条件、試験方法、試験をするトランジスタ１１７の仕様に合わせて接続状態を切り替えることができる。なお、図３、図４では図示していないが、サンプル接続回路２０３内に、アナログスイッチ回路あるいはリレー回路が配置され、これらの回路で、設定変更を行う。
In the present invention, the
サンプル接続回路２０３はトランジスタ１１７ｍのゲート端子ｇｍに印加するゲート信号波形を発生するゲートドライバ回路１１３ｍ、ゲート信号の立ち上がり波形及び立下り波形を調整、あるいは設定するドライブ素子回路１２７ａｍ、短絡回路１３７ｍ等を保有する。
The
また、サンプル接続回路２０３はトランジスタ１１７ｍのダイオードＤｍに印加する定電流Ｉｃｍを発生する定電流回路１１８ｍ、ダイオードＤｍの端子電圧を測定あるいは検出する電圧検出回路１１６ｍを保有する。
Further, the
また、サンプル接続回路２０３はトランジスタ１１７ｓのゲート端子ｇｓに印加するゲート信号波形を発生するゲートドライバ回路１１３ｓ、ゲート信号の立ち上がり波形及び立下り波形を調整、あるいは設定するドライブ素子回路１２７ａｓ、短絡回路１３７ｓ等を保有する。
Further, the
また、サンプル接続回路２０３は、トランジスタ１１７ｓのダイオードＤｓに印加する定電流Ｉｃｓを発生する定電流回路１１８ｓ、ダイオードＤｓの端子電圧を測定あるいは検出する電圧検出回路１１６ｓを保有する。
Further, the
図３、図４では、トランジスタ１１７のゲート端子ｇの入力インピーダンスはドライブ素子回路１２７ａが接続されているとした。しかし、トランジスタ１１７の駆動波形の設定は、抵抗値の変更あるいは設定に限定されるものではない。
本発明は、ゲート端子等に印加する信号波形の変更、信号波形設定、試験状態の変更のため、図５に示すドライブ可変回路１２６を形成あるいは構成している。
In FIGS. 3 and 4, it is assumed that the drive element circuit 127a is connected to the input impedance of the gate terminal g of the
The present invention forms or configures the drive variable circuit 126 shown in FIG. 5 for changing the signal waveform applied to the gate terminal or the like, setting the signal waveform, and changing the test state.
ドライブ可変回路１２６内は、複数のドライブ素子回路１２７を保有する。ドライブ可変回路１２６はコントロール回路１１１で制御され、１つ以上のドライブ素子回路１２７が選択されて、試験をするトランジスタ１１７のゲート端子と電気的に接続される。また、ドライブ素子回路１２７の抵抗素子の抵抗値（Ｖｒ、Ｒ１、Ｒ２）は可変され、所定値に設定される。
The drive variable circuit 126 has a plurality of
ドライブ可変回路１２６のドライブ素子回路１２７ａの抵抗値Ｖｒは、０（Ω）から５００（Ω）間で任意の値に設定できる。また、一定電圧、あるいは時間的に変化させることができるように構成されている。たとえば、電子ボリウムの使用が例示される。 The resistance value Vr of the drive element circuit 127a of the drive variable circuit 126 can be set to an arbitrary value between 0 (Ω) and 500 (Ω). Further, it is configured so that it can be changed at a constant voltage or with time. For example, the use of an electronic volume is exemplified.
ドライブ可変回路１２６は、トランジスタ１１７のゲート端子ｇに印加するゲート電信号の立ち上がり波形の傾斜（立ち上がり時間Ｔｒ）と立ち下がり波形の傾斜（立ち下がり時間Ｔｄ）を設定できる。
The drive variable circuit 126 can set the slope of the rising waveform (rising time Tr) and the slope of the falling waveform (falling time Td) of the gate electric signal applied to the gate terminal g of the
図３、図４等において、ドライブ可変回路１２６のドライブ素子回路１２７ａの抵抗値Ｖｒは、可変としたがこれに限定するものではない。例えば、ドライブ可変回路１２６を外付け抵抗としてもよい。 In FIGS. 3 and 4, the resistance value Vr of the drive element circuit 127a of the drive variable circuit 126 is variable, but is not limited thereto. For example, the variable drive circuit 126 may be used as an external resistance.
図５は本発明の半導体素子試験装置のドライブ可変回路１２６を中心とした説明図及びブロック図である。主として、ドライブ可変回路１２６は、トランジスタ１１７等の半導体素子のゲート端子のインピーダンス、ゲート端子に印加する信号波形の立ち上がり（ターンオン）波形、立ち下り（ターンオフ）時間波形を設定する回路である。
FIG. 5 is an explanatory diagram and a block diagram centered on the drive variable circuit 126 of the semiconductor device test apparatus of the present invention. Mainly, the drive variable circuit 126 is a circuit for setting the impedance of the gate terminal of a semiconductor element such as a
図５において、ドライブ可変回路１２６内には、複数のドライブ素子回路１２７が配置されている。ドライブ可変回路１２６は、トランジスタ１１７ｓ及びトランジスタ１１７ｍに対応するように配置されている。ドライブ素子回路１２７ａの抵抗素子は、抵抗値を０Ωから３００Ωの範囲で可変できるように構成されている。
In FIG. 5, a plurality of
スイッチ回路Ｓ１（スイッチ回路Ｓ１ｓ、スイッチ回路Ｓ１ｍ）、スイッチ回路Ｓ２（スイッチ回路Ｓ２ｓ、スイッチ回路Ｓ２ｍ）、スイッチ回路Ｓ３（スイッチ回路Ｓ３ｓ、スイッチ回路Ｓ３ｍ）、スイッチ回路Ｓ４（スイッチ回路Ｓ４ｓ、スイッチ回路Ｓ４ｍ）は、各々独立してオンオフ（オープン、クローズ）設定できるように構成されている。したがって、複数のドライバ素子回路１２７を同時に選択することができる。
Switch circuit S1 (switch circuit S1s, switch circuit S1m), switch circuit S2 (switch circuit S2s, switch circuit S2m), switch circuit S3 (switch circuit S3s, switch circuit S3m), switch circuit S4 (switch circuit S4s, switch circuit S4m). ) Is configured to be able to be set on / off (open, closed) independently. Therefore, a plurality of
低オン電圧を保持するのに、ＩＧＢＴ、バイポーラトランジスタでは大きなベース電流が必要である。一方、パワーＭＯＳＦＥＴは電圧制御素子のため、ゲートに電荷をチャージするだけの小さな電力でドライブすることができる。
パワーＭＯＳＦＥＴの入力容量はやや大きいため、特に高速スイッチングの場合、低インピーダンス信号源で入力容量を急速に充電する必要がある。
ターンオン時間を短くするためには低インピーダンスドライブが必要であるが、ゲート・ソース間電圧を高くすると、逆にターンオフ時間が長くなる。
In order to maintain a low on-voltage, a large base current is required for IGBTs and bipolar transistors. On the other hand, since the power MOSFET is a voltage control element, it can be driven with a small amount of electric power enough to charge the gate.
Since the input capacitance of the power MOSFET is rather large, it is necessary to rapidly charge the input capacitance with a low impedance signal source, especially in the case of high-speed switching.
A low impedance drive is required to shorten the turn-on time, but increasing the gate-source voltage conversely increases the turn-off time.
以上のように、試験をする半導体素子１１７の特性に合わせてゲート端子への入力インピーダンス等を適正に設定する必要がある。本発明では、ドライブ可変回路１２６内にドライバ素子回路１２７を有することにより、容易に入力インピーダンス等を設定することができる。つまり、試験をする半導体素子のゲート抵抗値を変えることでスイッチング時間を変えることができる。
As described above, it is necessary to appropriately set the input impedance to the gate terminal and the like according to the characteristics of the
本発明において、オンとオフ側でスイッチング性能を変えたい場合は、ドライブ可変回路１２６内の任意のドライブ素子回路１２７の選択、ドライブ素子回路１２７ａの抵抗値の変更により可能である。
In the present invention, when it is desired to change the switching performance on the on and off sides, it is possible by selecting an arbitrary
以上のように、試験をする半導体素子１１７の特性に合わせてゲート端子への入力インピーダンス等を適正に設定する必要がある。本発明では、ドライブ可変回路１２６内にドライバ素子回路１２７を有することにより、容易に入力インピーダンス等を設定することができる。つまり、試験をする半導体素子のゲート抵抗値を変えることでスイッチング時間を変えることができる。
As described above, it is necessary to appropriately set the input impedance to the gate terminal and the like according to the characteristics of the
本発明において、オンとオフ側でスイッチング性能を変えたい場合は、ドライブ可変回路１２６内の任意のドライブ素子回路１２７の選択、ドライブ素子回路１２７ａの抵抗値の変更により可能である。
In the present invention, when it is desired to change the switching performance on the on and off sides, it is possible by selecting an arbitrary
たとえば、ドライブ素子回路１２７ｂの場合、オン時のゲート抵抗はＲ１、オフ時のゲート抵抗は Ｒ２となる。ドライブ素子回路１２７ｃの場合、オン時のゲート抵抗はＲ１とＲ２の並列、オフ時のゲート抵抗はＲ２となる。ドライブ素子回路１２７ｄの場合、オン時のゲート抵抗はＲ２、オフ時のゲート抵抗はＲ１とＲ２の並列となる。ドライブ素子回路１２７の選択は、コントローラ１１１により行う。
For example, in the case of the drive element circuit 127b, the gate resistance when on is R1 and the gate resistance when off is R2. In the case of the drive element circuit 127c, the gate resistance when on is R1 and R2 in parallel, and the gate resistance when off is R2. In the case of the drive element circuit 127d, the gate resistance when on is R2, and the gate resistance when off is R1 and R2 in parallel. The selection of the
以上のように本発明の半導体素子試験装置は、ドライブ可変回路１２６により、実使用状態で半導体素子の試験を実施することができる。また、過負荷駆動試験、サージ耐圧試験、アバランシェ試験等の多種多様な試験を容易に実施することができる。 As described above, the semiconductor device test apparatus of the present invention can test a semiconductor device in an actual use state by the drive variable circuit 126. In addition, a wide variety of tests such as an overload drive test, a surge withstand voltage test, and an avalanche test can be easily performed.
トランジスタ１１７のゲート端子ｇに印加するゲート駆動信号Ｖｓｇは、エミッタ端子ｅの電位が基準となる。図２２（ａ）に図示するように、トランジスタ１１７をオンさせる電圧をＶｇとすれば、エミッタ電位から、Ｖｇ電圧を印加した時、トランジスタ１１７がオン状態となる。
The gate drive signal Vsg applied to the gate terminal g of the
本発明では、０（Ｖ）電位は、トランジスタ１１７をオフさせる電圧としている。図２２（ａ）のＶｔ電圧は、０（Ｖ）電位よりも負極性の電圧である。オン電圧の印加前に、負電圧Ｖｔ電圧を印加することにより、負電圧Ｖｔからオン電圧（Ｖｇ）までの立ち上がり電圧カーブが急峻になる。また、トランジスタ１１７の種類によっては、トランジスタ１１７のオフ特性が良好になる。
In the present invention, the 0 (V) potential is a voltage that turns off the
Ｖｔ電圧は、ｔｎ２期間、ｔｎ１期間の時間に印加し、ｔｎ２期間、ｔｎ１期間は、任意に設定できるように構成されている。なお、ｔｏｎ期間はＶｇ電圧（トランジスタ１１７のオン電圧）を印加する期間である。また、Ｖｔ電圧は任意の電圧に可変し、設定できるように構成されている。 The Vt voltage is applied to the time of the tun2 period and the tun1 period, and the tun2 period and the nt1 period are configured to be arbitrarily set. The ton period is a period in which the Vg voltage (on voltage of the transistor 117) is applied. Further, the Vt voltage is configured to be variable and set to an arbitrary voltage.
図５に図示するように、ドライブ可変回路１２６のドライブ素子回路１２７を選択することにより、ゲート駆動信号Ｖｓｇの電圧波形を変化させることができる。図２２（ａ）では、一例として、ドライブ素子回路１２７の選択により変化させるゲート駆動信号Ｖｓｇ波形を実線、点線等で図示している。
As shown in FIG. 5, the voltage waveform of the gate drive signal Vsg can be changed by selecting the
ゲート駆動信号Ｖｓｇ波形の変化により、トランジスタ１１７のチャンネルに流れる電流Ｉｄは、図２２（ｂ）に図示するように、実線、点線等のように変化する。電流Ｉａは可変することができる。したがって、電流Ｉｄの立下り、立ち上がり時に発生する、サージ電圧・電流、過渡電圧、過渡電流などを試験に適合させて発生させることができる。
Due to the change in the gate drive signal Vsg waveform, the current Id flowing through the channel of the
図２２において、一例としてＶｇをオン電圧、０（Ｖ）またはＶｔ電圧をオフ電圧としている。図２２（ａ）のように、オン電圧Ｖｇの印加前に、負電圧を印加し、オン電圧からオフ電圧に変化した後、０（Ｖ）にする場合もある。図２２（ａ）のように、Ｖｔ電圧の印加期間をなくして、０（Ｖ）電圧を印加する場合もある。本発明は、オン電圧、オフ電圧の値あるいは制御はそれぞれに応じて適正に設定する。 In FIG. 22, as an example, Vg is an on voltage and 0 (V) or Vt voltage is an off voltage. As shown in FIG. 22A, a negative voltage may be applied before the on voltage Vg is applied, and the voltage may be changed to 0 (V) after changing from the on voltage to the off voltage. As shown in FIG. 22A, the application period of the Vt voltage may be eliminated and the 0 (V) voltage may be applied. In the present invention, the on-voltage and off-voltage values or controls are appropriately set according to each.
図２２（ａ）のオン信号電圧Ｖｓｇに基づいて、トランジスタ１１７はオンオフ制御される。ゲートドライバ回路１１３はデバイス制御回路基板２０９で制御される。
電流電源１２１は定電流Ｉｄを出力し、定電流Ｉｄがトランジスタ１１７のＩｄとして供給される。
The
The
ゲートドライバ回路１１３から出力されるＶｓｇ信号電圧により、トランジスタ１１７はオンオフ動作し、トランジスタ１１７がオンしている期間にトランジスタ１１７のチャンネル間に電流Ｉｄが流れる。
The Vsg signal voltage output from the gate driver circuit 113 causes the
図５に図示するように、ゲートドライバ回路１１３の出力側には、ドライブ可変回路１２６が配置され、ドライブ可変回路１２６には、ドライブ素子回路１２７ａを有している。または、図３、図４に図示するように、可変抵抗回路１２５が配置されている。可変抵抗回路１２５あるいはドライブ素子回路１２７ａの値は、０（Ω）から５００（Ω）間で、所定値に、あるいはステップ的に設定できるように構成されている。ゲート端子ｇの波形を観察しながら、コントローラ回路基板１１１（コントローラ１１１）からの制御信号によりドライブ素子回路１２７ａの値を設定してもよい。 As shown in FIG. 5, a drive variable circuit 126 is arranged on the output side of the gate driver circuit 113, and the drive variable circuit 126 has a drive element circuit 127a. Alternatively, as shown in FIGS. 3 and 4, a variable resistance circuit 125 is arranged. The value of the variable resistance circuit 125 or the drive element circuit 127a is configured to be set to a predetermined value or step by step between 0 (Ω) and 500 (Ω). While observing the waveform of the gate terminal g, the value of the drive element circuit 127a may be set by the control signal from the controller circuit board 111 (controller 111).
なお、図５において、ドライブ素子回路１２７ａが図３、図４のドライブ素子回路１２７ａに対応する。本発明の半導体素子試験装置は、ゲート端子に印加する信号波形を試験条件に適合させ、あるいは多種多様な信号波形に対応させるため、図５のように、ドライブ可変回路１２６を配置あるいは構成する。 In FIG. 5, the drive element circuit 127a corresponds to the drive element circuit 127a of FIGS. 3 and 4. In the semiconductor device test apparatus of the present invention, the drive variable circuit 126 is arranged or configured as shown in FIG. 5 in order to adapt the signal waveform applied to the gate terminal to the test conditions or to correspond to a wide variety of signal waveforms.
トランジスタ１１７（トランジスタ１１７ｓ、トランジスタ１１７ｍ）のゲート端子ｇとエミッタ端子ｅまたは、コレクタ端子ｃ間に抵抗Ｒ（図示せず）を配置してもよい。抵抗Ｒの値を調整することにより、ゲート信号の立ち上がりおよび立ち下がり電圧波形の傾斜角度を調整できる。
A resistance R (not shown) may be arranged between the gate terminal g of the transistor 117 (
ドライブ素子回路１２７ａの値が大きい場合は、トランジスタ１１７のゲート端子に印加するトランジスタ１１７のゲート信号の立ち上がり／立ち下がり波形の傾斜が緩やかになる。
When the value of the drive element circuit 127a is large, the slope of the rising / falling waveform of the gate signal of the
一方、ドライブ素子回路１２７ａの抵抗値が小さい場合は、ゲート信号の立ち上がり／立ち下がり波形の傾斜が急峻になる。ドライブ素子回路１２７ａの値を変更あるいは所定値に設定することにより、トランジスタ１１７（トランジスタ１１７ｍ、トランジスタ１１７ｓ）のオン時間を調整できる。
On the other hand, when the resistance value of the drive element circuit 127a is small, the slope of the rising / falling waveform of the gate signal becomes steep. By changing the value of the drive element circuit 127a or setting it to a predetermined value, the on-time of the transistor 117 (
また、ダイオードを有するドライバ素子回路１２７ｂ～ドライバ素子回路１２７ｄを選択することにより、ゲート信号の立ち上がり／立ち下がり波形の傾斜を設定あるいは変更あるいは制御することができる。 Further, by selecting the driver element circuit 127b to the driver element circuit 127d having a diode, the slope of the rising / falling waveform of the gate signal can be set, changed, or controlled.
ゲートドライバ回路１１３は、トランジスタ１１７のゲート端子ｇに印加するゲート電圧において、立ち上がり波形の傾斜（立ち上がり時間Ｔｒ）と立ち下がり波形の傾斜（立ち下がり時間Ｔｄ）を設定できる。立ち上がり時間Ｔｒと立ち下がり時間Ｔｄを別々に調整することによりトランジスタ１１７（トランジスタ１１７ｍ、トランジスタ１１７ｓ）のオン時間等を任意に調整できる。
The gate driver circuit 113 can set the slope of the rising waveform (rising time Tr) and the slope of the falling waveform (falling time Td) in the gate voltage applied to the gate terminal g of the
ドライブ素子回路１２７ａの抵抗値等、ドライブ素子回路１２７の選択は、コントローラ回路基板１１１（コントローラ１１１）により設定する。設定は、一定値であることに限定されない。ゲートドライバ回路１１３の立ち上がり波形の傾斜（立ち上がり時間Ｔｒ）と、立ち下がり波形の傾斜（立ち下がり時間Ｔｄ）を変化させてもよい。ゲート信号の立ち上がり時の抵抗値と、立ち下がり時の抵抗値とを変化させてもよい。また、リアルタイムに抵抗値を可変制御してもよい。ドライブ素子回路１２７ａを可変制御することにより、トランジスタ１１７（トランジスタ１１７ｍ、トランジスタ１１７ｓ）のオン時間が安定する。
The selection of the
ゲート信号の立ち上がり時の抵抗値を小さくすると、トランジスタ１１７（トランジスタ１１７ｍ、トランジスタ１１７ｓ）のゲート端子ｇに印加されるオン電圧の波形が急峻になり、高速にトランジスタ１１７（トランジスタ１１７ｍ、トランジスタ１１７ｓ）がオンする。ゲート信号の立ち上がり時の抵抗値を大きくすると、トランジスタ１１７のゲート端子に印加されるオン電圧の波形が緩やかになり、緩やかにトランジスタ１１７がオンする。
When the resistance value at the rising edge of the gate signal is reduced, the waveform of the on-voltage applied to the gate terminal g of the transistor 117 (
ゲート信号の立ち下がり時の抵抗値を小さくすると、トランジスタ１１７（トランジスタ１１７ｍ、トランジスタ１１７ｓ）のゲート端子ｇに印加されるオン電圧の波形が急峻になり、高速にトランジスタ１１７がオフする。ゲート信号の立ち下がり時の抵抗値を大きくすると、トランジスタ１１７のゲート端子ｇに印加されるオン電圧の波形が緩やかになり、緩やかにトランジスタ１１７がオフする。
When the resistance value at the falling edge of the gate signal is reduced, the waveform of the on-voltage applied to the gate terminal g of the transistor 117 (
以上のように、トランジスタ１１７（トランジスタ１１７ｍ、トランジスタ１１７ｓ）のゲート端子に接続されたドライブ素子回路１２７ａの値、ドライブ素子回路１２７の選択、あるいはゲートドライバ回路１１３の立ち上がり時間／立ち下がり時間を制御、あるいは調整、または設定することにより、ゲート波形Ｖｓｇを設定できる。
As described above, the value of the drive element circuit 127a connected to the gate terminal of the transistor 117 (
したがって、ゲートドライバ回路１１３の機能として、トランジスタ１１７（トランジスタ１１７ｍ、トランジスタ１１７ｓ）に発生させる突入電流Ｉｓ、サージ電圧Ｖｓを変化あるいは変更することができる。
Therefore, as a function of the gate driver circuit 113, the inrush current Is and the surge voltage Vs generated in the transistor 117 (
トランジスタ１１７（トランジスタ１１７ｍ、トランジスタ１１７ｓ）の動作は、トランジスタ１１７（トランジスタ１１７ｍ、トランジスタ１１７ｓ）のゲート端子ｇのオン電圧の制御だけでなく、電流電源１２１がトランジスタ１１７（トランジスタ１１７ｍ、トランジスタ１１７ｓ）に供給する定電流Ｉｄあるいは電圧Ｖｍの値を変化あるいは設定できることは言うまでもない。
ゲートドライバ回路１１３の出力側のドライブ素子回路１２７ａはコントローラ回路基板１１１により制御される。
The operation of the transistor 117 (
The drive element circuit 127a on the output side of the gate driver circuit 113 is controlled by the
ゲート端子ｇに印加するゲート波形Ｖｓｇ等により、トランジスタ１１７のチャンネルに流れる電流Ｉｄは変化し、電流Ｉｄにより、図２２（ｃ）に図示する温度情報Ｔｊが変化する。図２２（ｃ）では実線、点線等により温度情報Ｔｊの変化を図示している。
The current Id flowing in the channel of the
図３、図４等において、Ｖｉ電圧（Ｖｉｓ、Ｖｉｍ）は、差分アンプ（減算器）回路で測定あるいは取得する。したがって、トランジスタ１１７、ダイオードＤｉに過電圧が印加されることがなく、また、安定して、Ｖｉ電圧（Ｖｉｓ、Ｖｉｍ）を取得することができる。
In FIGS. 3 and 4, the Vi voltage (Vis, Vim) is measured or acquired by a difference amplifier (subtractor) circuit. Therefore, an overvoltage is not applied to the
差分アンプ（減算器）回路は、オペアンプ回路等を使用するアナログ回路に限定されるものではない。たとえば、ダイオードＤｉの端子電圧、ドライブ素子回路１２７ａの端子電圧をアナログ－デジタル変換してデジタル回路処理等で、Ｖｉ電圧（Ｖｉｓ、Ｖｉｍ）を取得する構成であってもよいことは言うまでもない。電圧検出回路１１６（電圧検出回路１１６ｍ、電圧検出回路１１６ｓ）及びその周辺回路部においても同様である。
The difference amplifier (subtractor) circuit is not limited to an analog circuit that uses an operational amplifier circuit or the like. For example, it goes without saying that the terminal voltage of the diode Di and the terminal voltage of the drive element circuit 127a may be analog-digitally converted to obtain the Vi voltage (Vis, Vim) by digital circuit processing or the like. The same applies to the voltage detection circuit 116 (
トランジスタ１１７ｍの端子にはコネクタ２０２ｍの接続ピン２０６が接続され、トランジスタ１１７ｓの端子にはコネクタ２０２ｓの接続ピン２０６が接続される。コネクタ２０２はトランジスタ１１７の端子と容易に脱着できるように構成されている。
The
図１におけるサンプル接続回路２０３（サンプル接続回路２０３ｓ１、サンプル接続回路２０３ｓ２、サンプル接続回路２０３ｍ１、サンプル接続回路２０３ｍ２）内には、ゲートドライバ回路１１３、ドライブ素子回路１２７ａ、定電流回路１１８が配置または形成されている。 A gate driver circuit 113, a drive element circuit 127a, and a constant current circuit 118 are arranged or formed in the sample connection circuit 203 (sample connection circuit 203s1, sample connection circuit 203s2, sample connection circuit 203m1, sample connection circuit 203m2) in FIG. Has been done.
図７に図示するように、サンプル接続回路２０３は、試験を行うトランジスタ１１７に近い位置に配置できるように、デバイス制御回路基板２０９から分離されて配置されている。
As shown in FIG. 7, the
サンプル接続回路２０３は、試験する各トランジスタ１１７あるいは各トランジスタ１１７ｍ、各トランジスタ１１７ｓに１つのサンプル接続回路２０３等を設けることが好ましい。しかし、これに限定するものではなく、複数のトランジスタ１１７等に対して、複数の信号回路を含む１つのサンプル接続回路２０３を配置してもよい。
It is preferable that the
図７に示すように、サンプル接続回路２０３は、コネクタ２０２の接続ピン２０６でトランジスタ１１７と接続されている。ゲートドライバ回路１１３とトランジスタ１１７（トランジスタ１１７ｍ、トランジスタ１１７ｓ）のゲート端子ｇ（ゲート端子ｇｍ、ゲート端子ｇｓ）間は、３０ｍｍ以下の短距離となるように配置されている。
As shown in FIG. 7, the
ゲートドライバ回路１１３とトランジスタ１１７のゲート端子ｇ間が長いとゲート端子ｇにノイズ等が重畳され、トランジスタ１１７が誤動作してトランジスタ１１７の破壊に直結する。
If the distance between the gate driver circuit 113 and the gate terminal g of the
図２に図示するように、サンプル接続回路２０３ｓ（サンプル接続回路２０３ｓ１、サンプル接続回路２０３ｓ２）はコネクタ２０８ｓを介して、デバイス制御回路基板２０９ｓと接続される。
As shown in FIG. 2, the sample connection circuit 203s (sample connection circuit 203s1, sample connection circuit 203s2) is connected to the device
サンプル接続回路２０３ｍ（サンプル接続回路２０３ｍ１、サンプル接続回路２０３ｍ２）はコネクタ２０８ｍを介して、デバイス制御回路基板２０９ｍと接続される。
The sample connection circuit 203m (sample connection circuit 203m1, sample connection circuit 203m2) is connected to the device
コントロール回路基板１１１（コントローラ１１１）により、デバイス制御回路基板２０９（デバイス制御回路基板２０９ｓ、デバイス制御回路基板２０９ｍ）、サンプル接続回路２０３ｓ（サンプル接続回路２０３ｓ１、サンプル接続回路２０３ｓ２、短絡回路１３７（短絡回路１３７ｍ、短絡回路１３７ｓ）が制御され、必要に応じて、各種データ、電圧、電流値が送受信される。
Device control circuit board 209 (device
図７に図示するように、デバイス制御回路基板２０９は半導体素子試験装置の筐体２１０のＢ室に配置される。筐体２１０は半導体素子試験装置の電源装置１３２、駆動回路、加熱冷却プレート１３４が組み込まれたフレームあるいは装置本体である。
サンプル接続回路２０３は、試験するトランジスタ１１７に近い位置に配置するため、半導体素子試験装置の筐体２１０のＣ１室に配置される。
As shown in FIG. 7, the device
Since the
サンプル接続回路２０３（サンプル接続回路２０３ｍ１、サンプル接続回路２０３ｍ２、サンプル接続回路２０３ｓ１、サンプル接続回路２０３ｓ２）は、筐体２１０の側面に配置されたコネクタ２０８と接続される。コネクタ２０８の接続ピン２０６に接続された配線は、Ｂ室のデバイス制御回路基板２０９と接続されている。
The sample connection circuit 203 (sample connection circuit 203m1, sample connection circuit 203m2, sample connection circuit 203s1, sample connection circuit 203s2) is connected to a
本発明の実施例において、接続プラグ２０５として、フォークプラグを例示して説明をする。トランジスタ１１７のコレクタ端子に接続されたフォークプラグ２０５ｅ、電源装置１３２の一端子に接続されたフォークプラグ２０５ｄのように、各接続配線２１１、各電源配線２１２の一端にフォークプラグ２０５を接続して、導体板２０４と接続する。
In the embodiment of the present invention, a fork plug will be illustrated and described as the
なお、本明細書、図面において導体板２０４として説明するが、板状に限定されるものではなく、棒状のものであってもよい。複数の構造物から構成してもよい。フォークプラグ２０５等の構造物と接合できるものであればいずれの形状等であってもよい。たとえば、ソケット、コネクタ等の構造物であってもよい。また、導体板２０４をフォークプラグ形状とし、フォークプラグ２０５と前記フォークプラグとを接続してもよい。
Although the
本発明は、試験を実施するトランジスタ１１７の少なくとも１つの端子にフォークプラグ２０５等を形成または配置し、フォークプラグ２０５と導体板２０４等の接続対象と電気的接続を取るものであれば、いずれの構成であってもよい。
The present invention is any as long as the
フォークプラグ２０５は隔壁２１４等の空間を分離する構成物あるいは構造物に、フォークプラグ２０５を挿入するとして説明する。しかし、これに限定するものではない。たとえば、導体板２０４ｂにフォークプラグ２０５ｃを接続し、フォークプラグ２０５ｃを隔壁２１４から挿入して、トランジスタ１１７の一端子（エミッタ端子ｅ）と電気的に接続してもよい。
The
図７等に図示する本発明の半導体素子試験装置の隔壁２１４、隔壁２１５、隔壁２１７は、空間あるは領域を区分あるいは分離するものであればいずれのものであってもよい。壁状、板状、メッシュ状、フィルム状、箔状等、多種多様な構成あるいは構造が該当する。
The
フォークプラグ２０５は、導体板２０４等の対象物に圧入、圧接、挿入、圧着、挟持、嵌合等により電気的に接続ができる構成、構造、形態、形式、方法のいずれのものであってもよい。
The
トランジスタ１１７に流す試験電流Ｉｄは電源装置１３２を動作させることにより供給する。電源装置１３２はコントロール回路基板（コントローラ）１１１からの信号により動作／非動作（オン／オフ）制御される。また、電流Ｉｄの出力と非出力とが切り替えられる。デバイス制御回路基板２０９はコントロール回路基板（コントローラ）１１１により制御される。
The test current Id flowing through the
図１、図３、図６等において、試験を行うトランジスタ１１７は、図２８（ａ）に図示するダイオードＤｉ（ダイオードＤｉｍ、ダイオードＤｉｓ）を有するものを例示して説明をする。トランジスタ１１７ｍのエミッタ端子ｅｍは接地（グランド）されているとして説明をする。トランジスタ１１７（トランジスタ１１７ｍ、トランジスタ１１７ｓ）のゲート端子ｇ（ゲート端子ｇｍ、ゲート端子ｇｓ）には、ゲートドライバ回路１１３（ゲートドライバ回路１１３ｍ、ゲートドライバ回路１１３ｓ）が接続されている。
In FIGS. 1, 3, 6, 6 and the like, the
サンプル接続回路２０３（サンプル接続回路２０３ｍ、サンプル接続回路２０３ｓ）は、ゲートドライバ回路１１３、ドライブ素子回路１２７ａ、定電流回路１１８、電圧検出回路１１６が配置または形成されている。 In the sample connection circuit 203 (sample connection circuit 203m, sample connection circuit 203s), a gate driver circuit 113, a drive element circuit 127a, a constant current circuit 118, and a voltage detection circuit 116 are arranged or formed.
サンプル接続回路２０３は、コネクタ２０２の接続ピン２０６でトランジスタ１１７と接続されている。ゲートドライバ回路１１３とトランジスタ１１７のゲート端子ｇ間は、３０ｍｍ以下の短距離となるように配置されている。ゲートドライバ回路１１３とトランジスタ１１７のゲート端子ｇ間が長いとゲート端子ｇにノイズ等が重畳され、ノイズによりトランジスタ１１７が誤動作する。
The
図１、図３に図示すように、ゲートドライバ回路１１３からトランジスタ１１７のゲート端子ｇに試験信号を印加する。ゲートドライバ回路１１３はオペアンプ回路を有している。
As shown in FIGS. 1 and 3, a test signal is applied from the gate driver circuit 113 to the gate terminal g of the
図７に図示するように、デバイス制御回路基板２０９は半導体素子試験装置の筐体２１０のＢ室に配置される。筐体２１０は電源装置１３２、駆動回路系、加熱冷却プレート１３４等が組み込まれている。
As shown in FIG. 7, the device
サンプル接続回路２０３は、試験するトランジスタ１１７に近い位置に配置するため、半導体素子試験装置の筐体２１０のＣ１室に配置される。サンプル接続回路２０３は筐体２１０の側面に配置されたコネクタ２０８と接続される。コネクタ２０８の接続ピン２０６に接続された配線は、Ｂ室のデバイス制御回路基板２０９と接続されている。
Since the
サンプル接続回路２０３はコネクタ２０８の接続ピン２０６によりデバイス制御回路基板２０９と接続されている。サンプル接続回路２０３は試験する各トランジスタ１１７に対応して個別に配置され、サンプル接続回路２０３はコネクタ２０２等により容易に取り外しが可能なように構成されている。
The
定電流回路１１８はトランジスタ１１７のチャンネル間に配置または形成されたダイオードＤｉに定電流Ｉｃを供給する。電圧検出回路１１６はダイオードＤｉの端子電圧をバッファリングし（出力インピーダンスを低く）、Ｖｉ電圧として出力する。Ｖｉ電圧は、温度測定回路１１５でアナログ－デジタル変換される。
The constant current circuit 118 supplies the constant current Ic to the diode Di arranged or formed between the channels of the
温度測定回路１１５は端子電圧Ｖｉからトランジスタ１１７の温度情報Ｔｊを求め、コントロール回路基板１１１に転送する。温度情報はデバイス制御回路基板２０９のコネクタ２１３からマザー基板２０７に出力され、コントロール回路基板１１１に送られる。
ゲートドライバ回路１１３は、設定された周波数（オンオフ周期）、設定されたオン電圧をトランジスタ１１７のゲート端子に印加する。
The temperature measurement circuit 115 obtains the temperature information Tj of the
The gate driver circuit 113 applies a set frequency (on / off cycle) and a set on voltage to the gate terminal of the
ゲートドライバ回路１１３から出力されるＶｇ信号電圧により、トランジスタ１１７は動作／非動作（オンオフ）動作し、トランジスタ１１７がオンしている期間にトランジスタ１１７のチャンネル間に電流Ｉｄが流れる。
ドライブ素子回路１２７ａの抵抗値Ｖｒは、０（Ω）から５００（Ω）間で、一定電圧、あるいは時間的に変化する電圧に設定できるように構成されている。
The Vg signal voltage output from the gate driver circuit 113 causes the
The resistance value Vr of the drive element circuit 127a is configured to be set to a constant voltage or a voltage that changes with time between 0 (Ω) and 500 (Ω).
ドライブ素子回路１２７ａは、抵抗値Ｖｒを可変あるいは制御することにより、トランジスタ１１７のゲート端子ｇに印加するゲート電圧信号の立ち上がり波形の傾斜（立ち上がり時間Ｔｒ）と立ち下がり波形の傾斜（立ち下がり時間Ｔｄ）を設定できる。
The drive element circuit 127a has a gradient of the rising waveform (rising time Tr) and a gradient of the falling waveform (falling time Td) of the gate voltage signal applied to the gate terminal g of the
図３等において、ドライブ素子回路１２７ａの抵抗値Ｖｒは、可変としたがこれに限定するものではない。例えば、ドライブ素子回路１２７ａを外付け抵抗としてもよい。 In FIG. 3 and the like, the resistance value Vr of the drive element circuit 127a is variable, but is not limited thereto. For example, the drive element circuit 127a may be used as an external resistor.
定電流回路１１８は、所定の定電流Ｉｃを流す。定電流ＩｃはダイオードＤｉに印加される。ダイオードＤｉの端子電圧をモニターすることにより、トランジスタ１１７の温度変化を測定あるいは観察することができる。
The constant current circuit 118 passes a predetermined constant current Ic. The constant current Ic is applied to the diode Di. By monitoring the terminal voltage of the diode Di, the temperature change of the
定電流Ｉｃでトランジスタ１１７が発熱することを防止するため、定電流Ｉｃはトランジスタ１１７のチャンネルに流す定電流Ｉｄよりも十分に小さい電流値にする。
In order to prevent the
具体的には、定電流Ｉｃは試験時にトランジスタ１１７に流す電流Ｉｄの１／１０００以下に設定する。好ましくは、トランジスタ１１７に流す電流Ｉｃは電流Ｉｄの１×１０６の１以上１×１０４の１以下にする。定電流Ｉｃは０．１ｍＡ以上１００ｍＡ以下にする。
Specifically, the constant current Ic is set to 1/1000 or less of the current Id flowing through the
チャンネル電流Ｉｄを変化させ、ダイオードＤｉ電圧（トランジスタ１１７のコレクタ－エミッタ端子間電圧）を測定して、温度係数Ｋを求める。求められた温度係数Ｋは、温度測定回路１１５に記憶させる。 The channel current Id is changed, the diode Di voltage (voltage between the collector and emitter terminals of the transistor 117) is measured, and the temperature coefficient K is obtained. The obtained temperature coefficient K is stored in the temperature measuring circuit 115.
温度係数Ｋは、トランジスタ１１７を加熱冷却プレート１３４で所定温度にし、ダイオードＤｉに定電流Ｉｃを流して、端子電圧を測定する。前記所定温度を変化させ、かつダイオードＤｉの端子電圧を測定することにより、トランジスタ１１７の温度に対するダイオードＤｉの端子電圧を取得できる。したがって、温度に対するダイオードＤｉの端子電圧からトランジスタ１１７の温度係数Ｋを求めることができる。
For the temperature coefficient K, the
定電流Ｉｃは、チャンネル電流Ｉｄが流れていない時にダイオードＤｉに流す。つまり、トランジスタ１１７がオンしていない時に、定電流Ｉｃを流してダイオードＤｉの端子間電圧を測定する。 電圧検出回路１１６は、ダイオードＤｉの端子電圧Ｖｉ（端子ｃ－端子ｅ）を出力する。
The constant current Ic is passed through the diode Di when the channel current Id is not flowing. That is, when the
電圧検出回路１１６は、オペアンプ素子から構成されるものに限定されない。入力インピーダンスよりも出力インピーダンスが低いものであればいずれのものでもよい。 The voltage detection circuit 116 is not limited to that composed of an operational amplifier element. Any one may be used as long as the output impedance is lower than the input impedance.
求められた温度情報Ｔｊはコントロール回路基板（コントローラ）１１１に送られる。コントロール回路基板（コントローラ）１１１は、温度情報Ｔｊが所定設定値以上となった場合、トランジスタ１１７が所定のストレス状態、あるいは劣化状態となったと判断し、試験の制御変更あるいは試験の停止等を行う。
The obtained temperature information Tj is sent to the control circuit board (controller) 111. When the temperature information Tj becomes equal to or higher than a predetermined set value, the control circuit board (controller) 111 determines that the
図１（ａ）等の実施例において、スイッチ回路１２４はスイッチ回路の記号を使用している。スイッチ回路１２４は、トランジスタ、メカニカルリレー、フォトトランジスタ、フォトダイオードスイッチ、フォトＭＯＳリレー、ＭＯＳＦＥＴ等が例示される。図１（ｂ）に図示するように、スイッチ回路１２４は、ＭＯＳＦＥＴが好ましい。ＭＯＳＦＥＴはチャンネル間の電圧（Ｖｓｄ）が小さく好ましい。以下の実施例では、スイッチ回路１２４は、パワーＭＯＳＦＥＴ１２４として説明をする。 In the embodiment shown in FIG. 1A and the like, the switch circuit 124 uses the symbol of the switch circuit. Examples of the switch circuit 124 include a transistor, a mechanical relay, a phototransistor, a photodiode switch, a photoMOS relay, and a MOSFET. As shown in FIG. 1 (b), the switch circuit 124 is preferably a MOSFET. MOSFETs are preferable because the voltage (Vsd) between channels is small. In the following embodiment, the switch circuit 124 will be described as a power MOSFET 124.
パワーＭＯＳＦＥＴ１２４ａのオン時のチャネル電圧（Ｖｓｄａ）は、パワーＭＯＳＦＥＴ１２４ｂのオン時のチャネル電圧（Ｖｓｄｂ）以下となるものを選定することが好ましい。パワーＭＯＳＦＥＴ１２４ａのオン時のチャネル電圧（Ｖｓｄａ）は、パワーＭＯＳＦＥＴ１２４ｂのオン時のチャネル電圧（Ｖｓｄｂ）よりも小さくなるようにする。スイッチ回路１２４ａがオンし、電源装置１３２の端子間を短絡した時に、電流Ｉｍを安定して流すためである。
It is preferable to select a channel voltage (Vsda) when the
スイッチ回路１２４はスイッチ回路基板２０１に実装あるいは形成されている。スイッチ回路１２４は導体板２０４に接続されている。導体板２０４は、一例として厚み５ｍｍ、幅５０ｍｍの銅からなる板である。導体板２０４の長さは、一例として、２５０ｍｍである。
図６、図７、図１１はフォークプラグ２０５及びフォークプラグ２０５と導体板２０４の接続（接触）状態を示している。
The switch circuit 124 is mounted or formed on the
FIGS. 6, 7, and 11 show the
図１１(ａ)は、スイッチ回路等が形成されたスイッチ回路基板（プリント基板）２０１に導体板２０４が取付けられ、フォークプラグ２０５を導体板２０４に接続した状態を上方向から模式的に図示した図である。図１１（ｂ）は導体板２０４の一端にフォークプラグ２０５を挟持させた状態での説明図である。
FIG. 11A schematically shows a state in which the
図６、図７、図８等で図示するように、スイッチ回路基板２０１には２枚の導体板２０４が取付けられている。導体板２０４とスイッチ回路基板２０１はネジ等により密着されて、固定される。
As shown in FIGS. 6, 7, 8, 8 and the like, two
フォークプラグ２０５と導体板２０４とは機械的（メカニカル）に嵌合させることにより電気的接続を実現する。フォークプラグ２０５のＵ字部は、導体板２０４に差し込まれる際、良好にフォークプラグ２０５と導体板２０４が接合される。
図１１に図示するように、フォークプラグ２０５には接続ボルト２１９が取付けられている。接続ボルト２１９に接続配線２１１が接続される。
The
As shown in FIG. 11, a
図１１（ａ）のＡＡ’での断面を図１１（ｂ）に示す。導体板２０４とフォークプラグ２０５とは、フォークプラグ２０５に形成された接触部２２０ａ、接触部２２０ｂで接触する。接触部２２０はリン青銅、ニッケル合金で構成され、ばね性を有している。接触部２２０の表面は金メッキあるいは銀メッキが施されている。メッキにより接触部２２０の電気的安定度が向上する。
A cross section of FIG. 11 (a) at AA'is shown in FIG. 11 (b). The
図７、図８に図示するように、フォークプラグ２０５と導体板２０４とは、隔壁２１４の開口部２１６からフォークプラグ２０５を差し入れることにより電気的に接続される。
As shown in FIGS. 7 and 8, the
図７に本発明の半導体素子試験装置の各構成部材の配置を示す。半導体素子試験装置の筐体２１０は、複数の部分を有する。筐体の下部は、Ａ室とＢ室に分離されている。Ａ室には電源装置１３２が配置される。Ａ室とＢ室とは隔壁２１５で分離されている。Ｃ１室とＣ２室は隔壁２１７で分離されている。
FIG. 7 shows the arrangement of each component of the semiconductor device test apparatus of the present invention. The
電源装置１３２、スイッチ回路基板２０１、トランジスタ１１７は動作／非動作を繰り返すことにより大きなノイズを発生する。ノイズにより、回路基板等が誤動作する。各室の隔壁を静電シールド、電磁シールドすることにより誤動作を防止できる。
The
静電シールド、電磁シールドは、導通を有する板、金属板、金属フィルム、金網を各室の周りあるいは隔壁表面あるいは内部に取付ける、あるいは形成ることにより実現する。 The electrostatic shield and the electromagnetic shield are realized by attaching or forming a conductive plate, a metal plate, a metal film, and a wire mesh around each chamber or on the surface or inside of a partition wall.
Ｃ１室には、図２に示す加熱冷却プレート１３４、循環水パイプ１３５等が配置され、加熱冷却プレート１３４に試験をするトランジスタ１１７が密着して配置される。
The heating /
Ｃ１室の加熱冷却プレートの周囲には漏水センサ（図示せず）が配置されている。循環水（冷却媒体）等が漏れると漏水センサが働き、半導体素子試験装置を停止または警報を発するように構成されている。 A water leakage sensor (not shown) is arranged around the heating / cooling plate in the C1 chamber. When circulating water (cooling medium) or the like leaks, the water leakage sensor operates to stop the semiconductor device test device or issue an alarm.
加熱冷却プレート１３４の周囲には、排水用の溝（図示せず）が形成されている。加熱冷却プレートから循環水（冷却媒体）が漏れると排水用の溝に、循環水（冷却媒体）が流れ込み、半導体素子試験装置外に排出されるように構成されている。
加熱冷却プレート１３４はトレイ（図示せず）に搭載され、トレイは隔壁２１４から脱着できるように構成されている。
以上のように、隔壁２１４は循環水パイプ１３５等が損傷しても、下側のＡ室、Ｂ室に循環水（冷却媒体）等が漏れないように構成されている。
A drainage groove (not shown) is formed around the heating /
The heating /
As described above, the
電源装置１３２が配置されたＡ室と、駆動回路系が配置されたＢ室間には隔壁２１５が形成されている。隔壁２１５には静電シールド板、あるいは電磁シールド板が配置され、電源装置１３２のノイズが遮蔽され、ノイズはＢ室の駆動回路系には印加されない。
A
本発明の実施例では、Ｃ２室からフォークプラグ２０５を差し込み、Ｂ室の導体板２０４と接続する。隔壁２１４にはフォークプラグ２０５を挿入する開口部２１６が形成されている。
In the embodiment of the present invention, the
本発明の実施例では、上側から下側にフォークプラグ２０５を挿入する。本発明はこれに限定するものではない。たとえば、Ｃ２室に導体板２０４が配置され、Ｂ室からフォークプラグ２０５を挿入して、フォークプラグ２０５と導体板２０４とを電気的に接続してもよい。
In the embodiment of the present invention, the
図１１（ｃ）に図示するように、マザー基板２０７にコネクタ２１３が取付けられている。マザー基板２０７のコネクタ２１３にコントロール回路基板１１１、デバイス制御回路基板２０９、スイッチ回路基板２０１が取付けられている。試験するトランジスタ１１７の個数に応じてスイッチ回路基板２０１を準備する。スイッチ回路基板２０１の枚数は、マザー基板２０７に取付けるスイッチ回路基板２０１の枚数を変更することにより容易に実現できる。
As shown in FIG. 11 (c), the
マザー基板２０７には、温度情報Ｔｊ、電圧Ｖｉ、ドライブ素子回路１２７ａの制御信号、定電流回路１１８の制御信号等が伝送される。また、各回路の電源配線、グランド配線が形成され、コネクタ２１３を介して各回路基板に供給されている。
The temperature information Tj, the voltage Vi, the control signal of the drive element circuit 127a, the control signal of the constant current circuit 118, and the like are transmitted to the
図１１（ｃ）に図示するように、導体板２０４は、スイッチ回路基板２０１からはみ出るように配置されている。このはみ出た部分にフォークプラグ２０５が接続される。
As shown in FIG. 11 (c), the
フォークプラグ２０５ａはスイッチ回路基板２０１ａの導体板２０４ａと接続される。電源配線２１２は隔壁２１５の開口部２１６を介して、スイッチ回路基板２０１ａと接続される。
The
図７、図８に図示するように、フォークプラグ２０５ｄはスイッチ回路基板２０１ｂの導体板２０４ｃと接続される。電源配線２１２は隔壁２１５の開口部２１６を介して、スイッチ回路基板２０１ｂと接続される。フォークプラグ２０５ｂはスイッチ回路基板２０１ａの導体板２０４ｂと接続される。電源配線２１２は隔壁２１５の開口部２１６を介して、スイッチ回路基板２０１ａと接続される。
As shown in FIGS. 7 and 8, the
図６に図示するように、スイッチ回路基板２０１ｂの導体板２０４ｄと導体板２０４ｃ間にはスイッチ回路１２４ｂが配置され、導体板２０４ｄと導体板２０４ｃ間を電気的に短絡する。短絡することにより、電源装置１３２が出力する電流Ｉｄが試験電流Ｉｄとしてトランジスタ１１７に供給される。
As shown in FIG. 6, the
図６に図示するように、スイッチ回路基板２０１ａの導体板２０４ｉと導体板２０４ｊ間にはスイッチ回路１２４ａが配置されている。スイッチ回路１２４ａがオンすることにより、導体板２０４ｉと導体板２０４ｊ間が短絡する。短絡することにより、電源装置１３２が出力する電流Ｉｄが放電電流Ｉｍとしてグランドに流れる。あるいは、電源装置１３２に充電された電荷が放電される。そのため、トランジスタ１１７のチャンネル間に過渡電圧等が印加されることはなく、また、トランジスタ１１７に過渡電流等が流れることはなく、トランジスタ１１７等の電気素子を破壊することはない。
As shown in FIG. 6, the
導体板２０４ｂには、フォークプラグ２０５ｃが接続される。導体板２０４ａにはフォークプラグ２０５ｆが接続される。また、導体板２０４ｄには、フォークプラグ２０５ｅが接続される。導体板２０４ｃにはフォークプラグ２０５ｄが接続される。
A
フォークプラグ２０５の材質はアルミニウム等の金属で構成されている。フォークプラグ２０５はメッキ下地にニッケル処理し、表面に銀メッキが施されている。
フォークフラグ２０５はネジ溝が形成されており、接続ボルト２１９で接続配線２１１をフォークプラグ２０５に取り付けができるように構成されている。
The material of the
The
図８は、２枚のスイッチ回路基板２０１ａ、スイッチ回路基板２０１ｂを図示している。スイッチ回路基板２０１はマザー基板２０７のコネクタ２１３と接続される。
FIG. 8 illustrates the two
図７、図８に図示するように、一例として、フォークプラグ２０５ｃは、Ｃ２室とＢ室間に設けられた隔壁２１４の開口部２１６から差し込まれ、導体板２０４ｂと接続される。フォークプラグ２０５ｅは、Ｃ２室とＢ室間に設けられた隔壁２１４の開口部２１６から差し込まれ、導体板２０４ｄと接続される。
As shown in FIGS. 7 and 8, as an example, the
試験するトランジスタ１１７に流す電流は数百アンペアと大きいため、使用する接続配線２１１の太さも太い。そのため、太い接続配線２１１、電源配線２１２は硬い。そのため、接続配線２１１、電源配線２１２は接続変更が容易でない。
Since the current flowing through the
本発明の半導体素子試験装置では、隔壁２１４の任意の開口部２１６に、Ｃ２室からフォークプラグ２０５を挿入する。フォークプラグ２０５を挿入する開口部２１６の位置を変更することにより、任意のスイッチ回路基板２０１と接続できる。したがって、トランジスタ１１７の試験条件により使用するスイッチ回路基板２０１との接続変更は、接続配線２１１を結線変更する必要がなく、フォークプラグ２０５を挿入する開口部２１６の位置の変更だけでよい。また、図１１（ｃ）に図示するように、スイッチ回路基板２０１は、マザー基板２０７に接続するコネクタ２１３の位置の変更だけでよい。
In the semiconductor device test apparatus of the present invention, the
以上のように、半導体素子などの電気素子１１７の試験内容、試験する電気素子１１７の個数に応じて、マザー基板２０７に接続するスイッチ回路基板２０１、デバイス制御回路基板２０９を配置する。また、スイッチ回路基板２０１等と接続切り替えは、隔壁２１４の開口部２１６に挿入するフォークプラグ２０５位置を変更することにより実施する。
As described above, the
図１、図６、図７、図８に図示するように、トランジスタ１１７に接続された接続配線２１１ａはフォークプラグ２０５ｅに接続されている。トランジスタ１１７に接続された接続配線２１１ｂはフォークプラグ２０５ｈに接続されている。トランジスタ１１７に接続された接続配線２１１ｃはフォークプラグ２０５ｃに接続されている。
As shown in FIGS. 1, 6, 7, and 8, the
フォークプラグ２０５ｅ、フォークプラグ２０５ｆ、フォークプラグ２０５ｃと導体板２０４から脱着することにより、試験する半導体素子１１７を試験回路から脱着することができる。
The
図６等に図示するように、電流電源１２１の出力を短絡するスイッチ回路基板２０１ｂは電流電源１２１の個数に対応した数量でよい。たとえば、半導体素子試験装置に電流電源１２１が１台の場合は、スイッチ回路基板２０１ｂ（スイッチ回路１２４ｂ）は１つでよい。
As shown in FIG. 6 and the like, the
スイッチ回路基板２０１は、試験するトランジスタ１１７の個数以上の枚数が必要である。たとえば、試験するトランジスタ１１７が１２個であれば、スイッチ回路基板２０１は１２枚以上を準備することが好ましい。具体的には、試験をする電気素子１１７数に対応するスイッチ回路基板数を準備する。
The
試験をする半導体素子１１７に対応するスイッチ回路基板２０１と、電源装置１３２の出力を短絡するスイッチ回路基板２０１は同一の基板仕様とすると、コスト的に有利である。つまり、スイッチ回路基板２０１は共通の構成とする。
If the
図７に図示するように、スイッチ回路基板２０１には、スイッチ回路１２４としてのトランジスタ等を複数実装することが好ましい。スイッチ回路１２４の個数が多いほど、２枚の導体板２０４間を短絡するインピーダンスが小さくすることができる。
As shown in FIG. 7, it is preferable to mount a plurality of transistors or the like as the switch circuit 124 on the
図１２（ａ）（ｂ）は、隔壁２１４の開口部２１６にフォークプラグ２０５を挿入した状態を図示したものである。図１２（ａ）は隔壁２１４の表面から見た図であり、図１２（ｂ）は隔壁２１４の裏面から見た図である。
12 (a) and 12 (b) show a state in which the
図１２の導体板２０４ｂには、一例として、フォークプラグ２０５ｂと複数のフォークプラグ２０５ｃ（フォークプラグ２０５ｃ１～フォークプラグ２０５ｃ５）が接続されている。導体板２０４ｄ１にはフォークプラグ２０５ｅ１、導体板２０４ｄ２にはフォークプラグ２０５ｅ２、導体板２０４ｄ３にはフォークプラグ２０５ｅ３、導体板２０４ｄ４にはフォークプラグ２０５ｅ４、導体板２０４ｄ５にはフォークプラグ２０５ｅ５が接続されている。
As an example, a
スイッチ回路基板２０１のスイッチ回路１２４がオンオフすることにより大きなノイズが発生する。この対策として、図１１（ｃ）では図示していないが、２枚のスイッチ回路基板２０１間にシールドとして機能させる金属板を配置し、金属板をアース接地している。
When the switch circuit 124 of the
スイッチ回路１２４の発熱は導体板２０４に放熱される。スイッチ回路１２４には放熱板（図示せず）が取付けられている。スイッチ回路１２４のグランド端子はスイッチ回路基板２０１のグランドに接続される。導体板２０４の熱はスイッチ回路基板２０１のグランド銅箔を介しても放熱される。
The heat generated by the switch circuit 124 is dissipated to the
図６に図示するように、スイッチ回路基板２０１ａには導体板２０４ｉ、導体板２０４ｊが取付けられている。導体板２０４ｊは、フォークプラグ２０５ｊと接続されている。導体板２０４ｉは、フォークプラグ２０５ｉと接続されている。フォークプラグ２０５ｉは電源装置１３２の出力端子と接続されている。導体板２０４ｊはフォークプラグ２０５ｊと接続されている。フォークプラグ２０５ｊは電源装置１３２のグランド端子と接続されている。
As shown in FIG. 6, a
スイッチ回路１２４ａがオン（クローズ）すると、電源装置１３２の出力端子間が短絡され、短絡電流Ｉｍがグランドに流れる。そのため、電源装置１３２の出力電流はトランジスタ１１７には供給されない。スイッチ回路１２４ａがオープンの時に、電源装置１３２の出力電流Ｉｄがトランジスタ１１７に供給される。
When the
スイッチ回路基板２０１ｂには導体板２０４ｃ、導体板２０４ｄが取付けられている。導体板２０４ｃは、フォークプラグ２０５ｄと接続されている。フォークプラグ２０５ｄは電源装置１３２の出力端子と接続されている。導体板２０４ｄはフォークプラグ２０５ｅと接続されている。フォークプラグ２０５ｅは試験を行うトランジスタ１１７のコレクタ端子と接続されている。
A
スイッチ回路基板２０１ｃには導体板２０４ｅ、導体板２０４ｆが取付けられている。導体板２０４ｆには、フォークプラグ２０５ｈ、フォークプラグ２０５ｇが接続されている。導体板２０４ｅには、フォークプラグ２０５ａが接続されている。フォークプラグ２０５ａは電源装置１３２の出力端子と接続されている。フォークプラグ２０５ｈは試験を行うトランジスタ１１７のＯ端子と接続されている。
A
スイッチ回路基板２０１ｄには導体板２０４ｂ、導体板２０４ａが取付けられている。導体板２０４ｂには、フォークプラグ２０５ｂが接続されている。導体板２０４ａには、フォークプラグ２０５ｆが接続されている。フォークプラグ２０５ｆはフォークプラグ２０５ｇと接続されている。フォークプラグ２０５ｂスイッチ回路基板２０１ａの導体板２０４ａと接続されたフォークプラグ２０５ｊと接続され、フォークプラグ２０５ｊは電源装置１３２と接続されている。
A
図８は、図示を容易にするため、１個のトランジスタ１１７を図示している。隔壁２１７の開口部２１６ａに接続構造体２１８ａが挿入され、隔壁２１７の開口部２１６ｂに接続構造体２１８ｂが挿入されている。隔壁２１７の開口部２１６ｃに接続構造体２１８ｃが挿入されている。
FIG. 8 illustrates one
本発明の半導体素子試験装置は、複数個の半導体素子１１７を加熱冷却プレート１３４上に配置して試験を行う。したがって、図１０に図示するように、隔壁２１７には複数個の開口部２１６が形成されている。
In the semiconductor element test apparatus of the present invention, a plurality of
図１０はｎ（ｎは１以上の正数）個の開口部２１６が形成されている。ｎは同時に試験する半導体素子１１７の最大個数、あるいは、加熱冷却プレート１３４上に配置あるいは実装できる半導体素子１１７の最大個数である。
In FIG. 10, n (n is a positive number of 1 or more)
開口部２１６ａ１に接続構造体２１８ａ１が挿入され、開口部２１６ｂ１に接続構造体２１８ｂ１が挿入される。開口部２１６ｃ１に接続構造体２１８ｃ１が挿入される。 The connection structure 218a1 is inserted into the opening 216a1, and the connection structure 218b1 is inserted into the opening 216b1. The connection structure 218c1 is inserted into the opening 216c1.
開口部２１６ａ２に接続構造体２１８ａ２が挿入され、開口部２１６ｂ２に接続構造体２１８ｂ２が挿入される。開口部２１６ｃ２に接続構造体２１８ｃ２が挿入される。 The connection structure 218a2 is inserted into the opening 216a2, and the connection structure 218b2 is inserted into the opening 216b2. The connection structure 218c2 is inserted into the opening 216c2.
以降、同様に、開口部２１６ａｎに接続構造体２１８ａｎが挿入され、開口部２１６ｂｎに接続構造体２１８ｂｎが挿入される。開口部２１６ｃｎに接続構造体２１８ｃｎが挿入される。 After that, similarly, the connection structure 218an is inserted into the opening 216an, and the connection structure 218bn is inserted into the opening 216bn. The connection structure 218cn is inserted into the opening 216cn.
接続構造体２１８ａはトランジスタ１１７の素子端子２２６ａと連結され、接続構造体２１８ｂはトランジスタ１１７の素子端子２２６ｂと連結されている。接続構造体２１８ｃはトランジスタ１１７の素子端子２２６ｃと連結されている。
The
図８に図示するように、トランジスタ１１７のコレクタｃｓ端子、ゲート端子ｇｓ、エミッタ端子ｅｓには、コネクタ２０２ｓが接続される。トランジスタ１１７のコレクタ端子ｃｍ、ゲート端子ｇｍ、エミッタ端子ｅｍには、コネクタ２０２ｍが接続される。
As shown in FIG. 8, the
コネクタ２０２（コネクタ２０２ｍ、コネクタ２０２ｓ）に接続された信号配線２２２（信号配線２２２ｍ、信号配線２２２ｓ）はサンプル接続回路２０３に接続される。サンプル接続回路２０３の信号配線２３５はコネクタ２０８を介して、デバイス制御回路基板２０９に接続されている。
The signal wiring 222 (
隔壁（隔壁２１４、隔壁２１５、隔壁２１７）は、各室（Ｃ１室、Ｃ２室、Ａ室、Ｂ室）を分離する機能と、外気が流入しないようにする機能がある。特に、Ｃ１室は、低温状態の試験で結露することがあるため、Ｃ１室にはドライエアを流入させる。
The partition walls (
図８、図９、図１３、図１４に図示するように、接続構造体２１８に他端には、固定ネジ２２１が取付けられ、接続配線２１１が接続構造体２１８に接続されている。接続配線２１１の他端には接続部材としてのフォークプラグ２０５が取付けられている。
固定ネジ２２１はネジに限定されるものではなく、接続構造体２１８に接続配線２１１を電気的に接続できるものであればいずれのものでもよい。
As shown in FIGS. 8, 9, 13, and 14, a fixing
The fixing
サンプル接続回路２０３はコネクタ２０８の接続ピン２０６によりデバイス制御回路基板２０９と接続されている。サンプル接続回路２０３は試験する各トランジスタ１１７に対応して個別に配置され、サンプル接続回路２０３は容易に取り外しが可能なように構成されている。
The
図１３は本発明の半導体素子試験装置における一実施例である接続構造体２１８の説明図である。図１３（ａ）は裏面を模式的に図示した図であり、図１３（ｂ）は側面を模式的に図示した図である。
FIG. 13 is an explanatory diagram of a
接続構造体２１８の凹部２３４には、ヒートパイプ２２３が密着されている。接続構造体２１８の凹部２３４とヒートパイプ間に熱伝導性グリス、放熱用シリコーンオイルコンパウンドを塗付してもよい。
A
凹部２３４にはめ込むようにヒートパイプ２２３が配置されている。接続構造体２１８の裏面の凹部にヒートパイプ２２３を配置することによりヒートパイプ２２３が損傷するリスクが低下する。ヒートパイプ２２３は、接続構造体２１８の両面に配置してもよい。
The
接続構造体２１８は、試験時に加熱される。したがって、ヒートパイプ２２３及びヒートパイプ金具２３１も加熱される。加熱により、ヒートパイプ２２３及びヒートパイプ金具２３１が膨張する。
The
本発明は、接続構造体２１８のヒートパイプ金具２３１の線膨張率は、ヒートパイプ２２３パイプの線膨張率よりも小さい材料が採用される。あるいは、接続構造体２１８のヒートパイプ２２３パイプの線膨張率はヒートパイプ金具２３１の線膨張率よりも大きい材料が採用される。ヒートパイプ２２３材料が凹部２３４内で膨張が大きくなりヒートパイプ２２３が凹部２３４により強固にはめ込まれる。したがって、ヒートパイプ２２３がはずれることがない。
In the present invention, a material in which the linear expansion rate of the heat pipe fitting 231 of the
ヒートパイプ金具２３１の材料として、銅（線膨張率１６．８）、黄銅（線膨張率１９）、鉄（線膨張率１２．１）、ステンレス（ＳＵＳ３０４）（線膨張率１７．３）が例示される。ヒートパイプ２２３の材料としてヒートパイプ金具２３１より線膨張率が大きい材料、たとえば、アルミニウム（線膨張率２３）、錫（線膨張率２６．９）、鉛（線膨張率２９．１）が例示される。中でも、ヒートパイプ金具２３１の材料として、銅（線膨張率１６．８）、ヒートパイプ２２３の材料として、アルミニウム（線膨張率２３）を採用することが好ましい。ヒートパイプ金具２３１は、金属以外のカーボンなどを採用することもできる。
Examples of the material of the heat pipe metal fitting 231 include copper (coefficient of linear expansion 16.8), brass (coefficient of linear expansion 19), iron (coefficient of linear expansion 12.1), and stainless steel (SUS304) (coefficient of linear expansion 17.3). Will be done. Examples of the material of the
接続構造体２１８は、主としてヒートパイプ金具２３１、接続圧力部２３２、接続保持部２３３からなる。接続圧力部２３２と接続保持部２３３間に半導体素子の素子端子２２６が差し込まれる。
図９は、トランジスタ１１７と接続構造体２１８の接続状態を説明する説明図である。ヒートパイプ２２３は接続構造体２１８の裏面に配置されている。
The
FIG. 9 is an explanatory diagram illustrating a connection state between the
トランジスタ１１７は加熱冷却プレート１３４に密着して固定される。固定はバネ（図示せず）の押圧により行われる。必要に応じて、トランジスタ１１７の上側にも加熱冷却プレートが配置され、トランジスタ１１７を所定の温度条件に設定できるようにする。
The
試験を行うトランジスタ１１７は加熱冷却プレート１３４に密着させて固定させる必要があるため、容易に取り外すことが難しい。トランジスタ１１７の取付け作業は、最初に試験を行う複数個のトランジスタ１１７を加熱冷却プレート１３４に固定する。次に、試験を行うトランジスタ１１７を選択して接続構造体２１８を、隔壁２１７の開口部２１６から挿入し、半導体素子１１７の素子端子２２６に取付ける。
Since the
つまり、選択するトランジスタ１１７は、選択するトランジスタ１１７が位置する開口部２１６にＣ２室側から接続構造体２１８を挿入して半導体素子１１７の素子端子２２６と電気的接続を行う。
That is, the
半導体素子１１７との電気的接続は、接続構造体２１８を挿入する位置を選択するだけであるので容易である。また、接続構造体２１８に接続された接続配線２１１の印加信号を変更することにより、半導体素子１１７の試験条件、試験内容を容易に変更することができる。
Electrical connection with the
接続構造体２１８の一端には接続配線２１１が接続され、接続配線２１１から定電流Ｉｄが半導体素子１１７に印加される。接続構造体２１８の裏面側にはヒートパイプ２２３が配置されている。
A
素子端子２２６には、数百アンペア（Ａ）の電流が流れる。接点部２２５にわずかな抵抗があっても、数百アンペア（Ａ）の電流により、大きな熱が発生し、素子端子２２６部を過熱する。素子端子２２６が過熱されると半導体素子１１７が過熱され、半導体素子１１７が劣化あるいは破壊する。
A current of several hundred amperes (A) flows through the
本発明は、素子端子２２６で発生した熱はヒートパイプ２２３により、接続構造体２１８の接続配線２１１側に伝熱される。したがって、接点部２２５が過熱されることはない。接続構造体２１８の下側には冷却ファン２２７が配置され、ヒートパイプ２２３の熱を放熱させる。
In the present invention, the heat generated at the
図１４（ａ）に図示するように、ヒートパイプ２２３に密着するように、放熱フィン２２８を形成または配置してもよい。図１４（ｂ）に図示するように、接続構造体２１８内に、循環水パイプ１３５を形成または配置し、接続構造体２１８を冷却してもよい。
As shown in FIG. 14A, the
図９は、図２８等の３つの素子端子２２６（素子端子２２６ａ（Ｐ）、素子端子２２６ｂ（Ｏ）、素子端子２２６ｃ（Ｎ））を有する半導体モジュール１１７と接続構造体２１８との接続状態を図示した説明図である。
FIG. 9 shows the connection state between the
図９において、接続構造体２１８ａにはヒートパイプ２２３ａが、接続構造体２１８ｂにはヒートパイプ２２３ｂが形成または配置されている。接続構造体２１８ｃにはヒートパイプ２２３ｃが形成または配置されている。
In FIG. 9, a
なお、素子端子２２６ｂ（Ｏ端子）に電流が流れない、あるいは電流が小さい場合は、接続構造体２１８ｂにはヒートパイプ２２３ｂを形成する必要がない。たとえば、図１の実施例において、短絡回路１３７ｓまたは短絡回路１３７ｍを動作させ、一方のトランジスタ１１７（トランジスタ１１７ｓ、トランジスタ１１７ｍ）をダイオード接続し、他方のトランジスタ１１７（トランジスタ１１７ｍ、トランジスタ１１７ｓ）をオン（動作）させる場合は、Ｏ端子には電流が流れない。この場合等は、接続構造体２１８ｂを他の接続構造体２１８（接続構造体２１８ａ、接続構造体２１８ｃ）よりも細く形成することにより、接続構造体２１８とトランジスタ１１７の素子端子２２６との接続が容易になる。また、トランジスタ１１７を配置するスペースが狭くてもよいため、加熱冷却プレート１３４に搭載できるトランジスタ１１７の数を多くすることができる。
If no current flows through the
図１５（ａ）に図示するように、本発明の他の実施例における接続構造体２１８は、主としてヒートパイプ金具２３１、接続受け部２２５、接続圧力部２３２、接続保持部２３３からなる。接続受け部２２５と接続保持部２３３間に半導体素子の素子端子２２６が差し込まれる。
As shown in FIG. 15A, the
接続受け部２２５と接続圧力部２３２のバネ穴２３９にはバネ２３６が挿入または配置される。接続受け部２２５の中央部の位置決めネジ穴２４０に位置決めネジ２３７が挿入または配置され、接続受け部２２５と接続圧力部２３２とが位置決めされる。
A spring 236 is inserted or arranged in the spring hole 239 of the
バネ２３６は押圧手段であり、または摺動手段であり、または位置決め手段である。バネ２３６は、一例としてコイルバネが例示される。その他、板ばね、渦巻バネ、皿バネが例示される。バネ２３６は金属材料で形成あるいは構成される。耐熱性があるゴム、プラスチック、セラミックス材料で形成してもよい。 The spring 236 is a pressing means, a sliding means, or a positioning means. As an example, the spring 236 is a coil spring. In addition, leaf springs, spiral springs, and disc springs are exemplified. The spring 236 is formed or constructed of a metallic material. It may be made of heat-resistant rubber, plastic or ceramic material.
接続受け部２２５と接続圧力部２３２間には、コイルバネ２３６が配置されている。接続圧力部２３２は、１つ以上の固定ネジ２２４ｂで接続される。固定ネジ２２４ｂを締め付ける、あるいは取付けることにより、接続受け部２２５と接続保持部２３３間に圧力（押圧）が印加される。
A coil spring 236 is arranged between the
接続受け部２２５と接続保持部２３３間に素子端子２２６が挟まれ、バネ２３６の圧力により接続受け部２２５と接続保持部２３３間に素子端子２２６が所定圧力（所定押圧）で挟持される。
The
圧力（押圧）はバネ２３６を変更することにより容易に調整できる。また、固定ネジ２２４ｂの締め付け度合により圧力（押圧）を調整あるいは設定できる。ヒートパイプ金具２３１と接続保持部２３３は１つ以上の固定ネジ２２４ａで固定される。
The pressure (pressing) can be easily adjusted by changing the spring 236. Further, the pressure (pressing) can be adjusted or set by the degree of tightening of the fixing
接続圧力部２３２と接続保持部２３３間には、接続受け部２２５が配置されている。接続受け部２２５の構成材料あるいは少なくとも表面材料として、白金、金、銀、タングステン、銅、ニッケル、モリブデン、または、それらを組合せた合金が用いられる。
A
同様に、接続保持部２３３が素子端子２２６と接する面には、表面の構成材料として、白金、金、銀、タングステン、銅、ニッケル、モリブデン、またはそれらを組合せた合金が用いられる。
Similarly, platinum, gold, silver, tungsten, copper, nickel, molybdenum, or an alloy obtained by combining them is used as a surface constituent material on the surface of the
接続保持部２３３はヒートパイプ金具２３１に固定ネジ２２４ａで固定されている。接続圧力部２３２は接続保持部２３３に固定ネジ２２４ｂで固定される。ヒートパイプ金具２３１の左端には接続配線２１１が固定ネジ２２１で固定される。
図１５（ａ）、図１５（ｄ）は、接続保持部２３３、接続受け部２２５、接続圧力部２３２の組合せ状態を説明する説明図である。
The
15 (a) and 15 (d) are explanatory views illustrating a combination state of the
接続保持部２３３は、ネジ穴２３８ａ１、ネジ穴２３８ａ２に挿入されたネジ２２４ａ（図示せず）により、ヒートパイプ２２３とヒートパイプ金具２３１とを接続して固定される。ヒートパイプ２２３とヒートパイプ金具２３１は熱伝導性、電気伝導性が良好となるように密着されて接続して固定される。また、接続保持部２３３は、ネジ穴２３８ｂ１、ネジ穴２３８ｂ２に挿入されたネジ２２４ｂ（図示せず）により、接続圧力部２３２と接続して固定される。
The
接続受け部２２５は、両端に凸部２５１が形成され、接続圧力部２３２は両端に溝部２５２が形成されている。接続受け部２２５の凸部２５１は、接続圧力部２３２の溝部２５２に、はめ込まれる。接続受け部２２５の凸部２５１と、接続圧力部２３２の溝部２５２とは電気的に接触するように構成されている。
The
素子端子２２６と接続受け部２２５は接触性を良好にするため、図１５（ｃ）に図示するように、接続受け部２２５の表面に三角形状等の凹凸を形成することが好ましい。
図１５の構成は、接続圧力部２３２の平面と接続保持部２３３の平面間に素子端子２２６を挟持させる構成である。
In order to improve the contact property between the
The configuration of FIG. 15 is such that the
図１６は、押圧具取付け板３１３と接続保持部２３３間に素子端子２２６を挟持させる構成である。押圧具取付け板３１３には押圧具３１１ａ、押圧具３１１ｂが取付けられている。押圧具３１１は、たとえば、金属からなる板バネが例示される。なお、押圧具３１１は、シリコン樹脂材料等の非導電物で形成してもよい。押圧具取付け板３１３に押圧具３１１がはめ込まれている。
FIG. 16 shows a configuration in which the
押圧具３１１と接続保持部２３３の平面間に素子端子２２６が挟持される。押圧具３１１の押圧により、素子端子２２６と接続保持部２３３とが電気的に接続される。
The
図１５（ａ）の実施例では、バネ（圧力金具）２３６は接点部２２５のバネ穴２３９に挿入されていた。バネ（圧力金具）２３６、接点部２２５、接続圧力部２３２が導電材料で構成されている場合、素子端子２２６ －＞ 接点部２２５ －＞ バネ（圧力金具）２３６ －＞ 接続圧力部２３２に電気が流れる場合がある。この場合、バネ（圧力金具）２３６の抵抗値が大きい場合、バネ（圧力金具）２３６に電流が流れ、バネが発熱して焼損する。
In the embodiment of FIG. 15A, the spring (pressure fitting) 236 was inserted into the spring hole 239 of the
図１６の本発明の実施例では、バネ穴２３９は、絶縁板３１２に形成されている。押圧具３１１が素子端子２２６と接触し、バネ２３６が押圧具取付け板３１３を押圧する。押圧具取付け板３１３の上側には絶縁板３１２が配置され、押圧具取付け板３１３とバネ２３６間を絶縁する。絶縁板３１２にバネ穴２３９が形成され、バネ穴２３９にバネ２３６が挿入されている。他の構成は、図１３と同様であるので説明を省略する。絶縁板３１２は絶縁フィルム、絶縁膜もしくは空気などの絶縁気体等であってもよい。
In the embodiment of the present invention of FIG. 16, the spring hole 239 is formed in the insulating
図１６（ｂ）は、押圧具取付け板３１３部を側面から見た図である。押圧具取付け板３１３に押圧具３１１ａ、押圧具３１１ｂが配置、挿入されている。図１６（ｃ）は、図１６（ｂ）のＡ方向から見た図である。
FIG. 16B is a side view of the pressing
絶縁板３１２は絶縁物で構成されているため、押圧具取付け板３１３が金属のように導電物であっても、バネ（圧力金具）２３６には電流が流れない。したがって、素子端子２２６ －＞ 接点部２２５ －＞ バネ（圧力金具）２３６ －＞ 接続圧力部２３２の電流経路は発生しない。
Since the insulating
図１６（ａ）の実施例は、絶縁板３１２で絶縁する構成であった。本発明における絶縁効果は、図１６（ａ）のように、絶縁板３１２を用いる構成に限定されない。たとえば、図１６（ｄ）に図示する構成が例示される。
In the embodiment of FIG. 16A, the insulating
図１６（ｄ）は、接続圧力部２３２のネジ穴２３８ｂの周囲に樹脂材料等で構成した絶縁部３１５を配置した構成である。ネジ穴２３８ｂの周囲が絶縁部３１５で絶縁されているため、固定ネジ２２４ｂには電流が流れない。したがって、素子端子２２６ －＞ 接点部２２５ －＞ バネ（圧力金具）２３６ －＞ 接続圧力部２３２の電流経路は発生せず、バネ（圧力金具）２３６が焼損することはない。
以上のように、本発明は押圧を印加するバネ２３６側に、絶縁板３１２を配置し、電流が押圧具取付け板３１３、接点部２２５側に流れないように構成する。
FIG. 16D shows a configuration in which an insulating
As described above, in the present invention, the insulating
電流が流れると、バネ２３６等の押圧部品、固定ネジ２２４ｂに流れ、バネ２３６、固定ネジ２２４ｂが焼損する。素子端子２２６には、バネ２３６等の高抵抗部が少ない接続保持部２３３側を介して試験電流を供給する。
When an electric current flows, it flows through a pressing component such as a spring 236 and a fixing
図１７、図１８は本発明の第１の実施例における半導体素子の試験方法の説明図である。また、図２３は、本発明の半導体素子の試験方法を説明するタイミングチャート図である。試験する半導体素子１１７は、図２８（ａ）、図２８（ｂ）を例示するが、これに限定するものではない。
また、半導体素子１１７として、図２９に図示するように、３個以上のトランジスタが１つのパッケージとして構成されたものも例示される。
17 and 18 are explanatory views of a test method for a semiconductor device according to the first embodiment of the present invention. Further, FIG. 23 is a timing chart illustrating a test method for the semiconductor device of the present invention. The
Further, as the
図２９は、三相モータ２２９を回転させるインバータである。半導体素子１１７内の６個のトランジスタで、三相交流を発生させる。インバータは、電車に使われているような、三相モータを回転させるために使用される。
FIG. 29 is an inverter that rotates the three-
モータ２２９のＵＶＷ相に印加する波形を図３０に図示する。ＵＶＷ相はアナログ波形であるが、このアナログ波形は、図３１に図示するように、半導体素子１１７内のトランジスタ１１７を、高速にＯＮとＯＦＦを繰り返し、ＯＮする時間とＯＦＦする時間の割合を変化させることで、擬似的にアナログ波形にする。
The waveform applied to the UVW phase of the
ＯＮ、ＯＦＦする周期が一定のまま、ＯＮする時間とＯＦＦする時間の割合を変化させて擬似的なアナログ信号を得る制御法を、ＰＷＭ(Pulse Width Modulation：パルス幅変調)といい、ＯＮする時間とＯＦＦする時間の割合のことをデューティー(Duty)比と言う。 A control method for obtaining a pseudo analog signal by changing the ratio of the ON time and the OFF time while the ON / OFF cycle remains constant is called PWM (Pulse Width Modulation), and the ON time. The ratio of the time to turn off is called the duty ratio.
スイッチには、ＦＥＴやＩＧＢＴが使われ、ＯＮかＯＦＦかのはっきりした駆動がされるため、素子による電力消費がほとんどなくなります。１２０°ずれた正弦波のＰＷＭをそれぞれに使うと、三相交流を得られる。三相インバータの場合はスイッチとしてのトランジスタが6個、必要になります。
図３１（ａ）はＵ相駆動パルスであり、図３１（ｂ）はＶ相駆動パルスであり、図３１（ｃ）はＷ相駆動パルスである。各パルスは位相が１２０°ずれている。
FETs and IGBTs are used for the switches, and since they are clearly driven to be ON or OFF, the power consumption by the elements is almost eliminated. Three-phase alternating current can be obtained by using the PWM of a sine wave shifted by 120 ° for each. In the case of a three-phase inverter, six transistors as switches are required.
31 (a) is a U-phase drive pulse, FIG. 31 (b) is a V-phase drive pulse, and FIG. 31 (c) is a W-phase drive pulse. Each pulse is 120 ° out of phase.
図２９に図示するインバータ回路を構成する半導体素子１１７を半導体素子１１７ａ、半導体素子１１７ｂ、半導体素子１１７ｃとして試験を実施すればよい。また、インバータとしての試験であるため、図３１のＰＷＭ波形となるように、半導体素子１１７ａ、半導体素子１１７ｂ、半導体素子１１７ｃを駆動する。したがって、半導体素子１１７ａ、半導体素子１１７ｂ、半導体素子１１７ｃの駆動は同一である。ただし、実使用状態では、位相は１２０°異なる。
The
以下の実施例として、半導体素子１１７はトランジスタ１１７として説明をする。図１７、図１８、図２０、図２１において、トランジスタ１１７が図２９のトランジスタ１１７ａ、トランジスタ１１７ｂ、トランジスタ１１７ｃが対応する。
As the following embodiment, the
図２３に図示するように、トランジスタ１１７のゲート端子gにゲート駆動信号Ｖｓｇがオン時間ｔｏｎの間、印加される。オン時間の周期は、ｔｃである。本発明の半導体素子試験装置は、ｔｏｎ時間、ｔｃ時間は、任意に設定することができる。ｔｃ時間におけるｔｏｎ時間を長くするとトランジスタ１１７に電流Ｉｄが流れる期間が長くなり、Ｔｊの変化が速くなる。
As shown in FIG. 23, a gate drive signal Vsg is applied to the gate terminal g of the
図２３、図１において、Ｓｓａはスイッチ回路１２４ａが該当する。Ｓｓｂはスイッチ回路１２４ｂが該当する。Ｓｓｃはスイッチ回路１２４ｃが該当する。Ｓｓｄはスイッチ回路１２４ｄが該当する。電流Ｉｄはトランジスタ１１７ｓまたはトランジスタ１１７ｍのチャンネルを流れる電流であり、図２３におけるＳｔとは、図３、図４に図示するダイオードＤｉ、Ｄｓに定電流を印加し、ダイオードの端子間電圧を測定するタイミング信号ｔｇを示す。
In FIGS. 23 and 1, Ssa corresponds to the
ｔｏｎ時間の開始前に、スイッチ回路１２４ａ（スイッチ回路Ｓｓａ）がオンする（オン期間ｔａ）。また、ｔｏｎ時間の終了前にスイッチ回路Ｓｓａがオンする（オン時間ｔｂ）。スイッチ回路Ｓｓａがオンすることにより、電源装置１３２の出力端子間が短絡され、トランジスタ１１７のチャンネル間に電荷が放電される。
Before the start of the ton time, the
オン期間ｔａの前、オン時間ｔｂの後に、Ｓｔ信号のオンレベル（ｔｇ）となり、トランジスタ１１７のダイオードに定電流が印加されて、ダイオードの端子電圧が測定され、温度情報Ｔｊを取得する。
スイッチ回路Ｓｓａがオンすることにより、電源装置１３２の端子間の電荷は放電され、また、トランジスタ１１７のチャンネル間に電荷は放電される。
Before the on-period ta and after the on-time tb, the St signal becomes on-level (tg), a constant current is applied to the diode of the
When the switch circuit Ssa is turned on, the electric charge between the terminals of the
図２３の実施例におけるタイミングチャートでは、スイッチ回路Ｓｓａのｔｂ期間後に、Ｓｔ信号がｔｇ期間オンする。ｔｇ期間にダイオードに定電流を印加する。ｔｇ期間で温度情報Ｔｊを得る。 In the timing chart in the embodiment of FIG. 23, the St signal is turned on for the tg period after the tb period of the switch circuit Ssa. A constant current is applied to the diode during the tg period. The temperature information Tj is obtained in the tg period.
温度情報Ｔｊは、スイッチ回路Ｓｓａのｔａ期間前にも取得し、スイッチ回路Ｓｓａのｔｂ期間後にも取得することが好ましい。スイッチ回路Ｓｓａのｔａ期間前に取得する温度情報Ｔｊａは、トランジスタ１１７に電流印加前の温度情報Ｔｊである。スイッチ回路Ｓｓａのｔｂ期間後に取得する温度情報Ｔｊｂは、トランジスタ１１７に電流印加の直後に取得する温度情報Ｔｊである。
It is preferable that the temperature information Tj is acquired before the ta period of the switch circuit Ssa and also after the tb period of the switch circuit Ssa. The temperature information Tja acquired before the ta period of the switch circuit Ssa is the temperature information Tj before the current is applied to the
温度情報Ｔｊは、トランジスタ１１７に電流印加の直後に取得する温度情報Ｔｊｂを採用するが、トランジスタ１１７に電流印加前の温度情報Ｔｊａと比較することにより、温度情報Ｔｊが良好に取得できているかを判断あるいは評価できる。温度情報Ｔｊａと温度情報Ｔｊｂが近似していると、温度情報Ｔｊｂが良好に取得できていない場合がある。温度情報Ｔｊａと温度情報Ｔｊｂの両方を取得することにより、温度情報Ｔｊの精度が向上する。
The temperature information Tj adopts the temperature information Tjb acquired immediately after the current is applied to the
図２３のＳｔ信号のタイミングは、図２８（ａ）、図２８（ｂ）のトランジスタ１１７の構成の場合に実施される。図２８（ｃ）のトランジスタ１１７の構成の場合は、ダイオードＤｓがトランジスタの端子と独立しているため、ダイオードＤｓに定電流を印加するタイミングに制約がない。
The timing of the St signal in FIG. 23 is implemented in the case of the configuration of the
図２７は、温度情報Ｔｊを取得するタイミングを説明するタイミングチャート図である。図２７において、Ｓｔ１信号は、図２８（ａ）、図２８（ｂ）のトランジスタ１１７を試験する時の温度情報Ｔｊを取得するタイミングである。トランジスタ１１７の２端子（コレクタ端子、エミッタ端子）に温度情報Ｔｊを取得するダイオードＤｉ（ダイオードＤｉｓ、ダイオードＤｉｍ）が接続されている。トランジスタ１１７の２端子にダイオードＤｉが接続されているため、トランジスタ１１７のチャンネル間に電流Ｉｄが流れていない期間に、ダイオードＤｉに定電流を印加し、温度情報Ｔｊを取得する必要がある。
FIG. 27 is a timing chart for explaining the timing of acquiring the temperature information Tj. In FIG. 27, the St1 signal is the timing for acquiring the temperature information Tj when testing the
したがって、図２７のＳｔ１のタイミングのように、チャンネル電流Ｉｄが流れていない期間かつ、電流Ｉｄが流れる前後にタイミングｔｇ１、ｔｇ２でＳｔ１信号をオンさせて温度情報Ｔｊを取得する。 Therefore, as in the timing of St1 in FIG. 27, the St1 signal is turned on at the timings tg1 and tg2 during the period when the channel current Id is not flowing and before and after the current Id flows, and the temperature information Tj is acquired.
図２７において、Ｓｔ２信号は、図２８（ｃ）のトランジスタ１１７を試験する時の温度情報Ｔｊを取得するタイミングである。トランジスタ１１７の２端子（ゲート端子、コレクタ端子、エミッタ端子）と独立した温度情報Ｔｊを取得するダイオードＤ（ダイオードＤｓ、ダイオードＤｍ）が接続されている。ダイオードＤは、トランジスタ１１７の３端子から独立（別端子）しているため、ダイオードＤには、トランジスタ１１７に電流Ｉｄが流れている期間に関わらず、定電流Ｉｃ（定電流Ｉｃｓ、定電流Ｉｃｍ）を印加することができる。
トランジスタ１１７のチャンネル間に電流Ｉｄが流れている期間であっても、ダイオードＤに定電流Ｉｃを印加し、温度情報Ｔｊを取得できる。
In FIG. 27, the St2 signal is the timing for acquiring the temperature information Tj when testing the
Even during the period in which the current Id is flowing between the channels of the
したがって、図２７のＳｔ２のタイミングのように、チャンネル電流Ｉｄが流れている期間ｔｇ２でＳｔ２信号をオンさせて温度情報Ｔｊを取得することができる。 Therefore, the temperature information Tj can be acquired by turning on the St2 signal during the period tg2 in which the channel current Id is flowing, as in the timing of St2 in FIG. 27.
図２６は、図１等における本発明の半導体素子の試験方法を説明するタイミングチャート図である。Ｖｇｓは試験をするトランジスタ１１７のゲート端子ｇに印加するゲート駆動信号Ｖｓｇである。
FIG. 26 is a timing chart illustrating the test method of the semiconductor device of the present invention in FIG. 1 and the like. Vgs is a gate drive signal Vsg applied to the gate terminal g of the
ゲート端子ｇに印加するＶｓｇ信号の立ち上がり前から、スイッチ回路Ｓｓａをオンさせる。オンさせることにより、電源装置１３２の出力端子間を短絡する。また、Ｖｓｇ信号の立下り後もスイッチ回路Ｓｓａはオン状態を継続させる。つまり、ゲート端子ｇに印加するオン電圧の前後には、スイッチ回路Ｓｓａをオンさせて、トランジスタ１１７のチャンネル間を短絡して電荷を放電させる。
The switch circuit Ssa is turned on before the rise of the Vsg signal applied to the gate terminal g. By turning it on, the output terminals of the
また、スイッチ回路Ｓｓａがオンしている期間に、スイッチ回路Ｓｓｂをオンさせて、トランジスタ１１７の１端子に電源装置１３２が出力する電流（電圧）を印加する。したがって、スイッチ回路Ｓｓａがオフすると、トランジスタ１１７のチャンネル間に電流Ｉｄが流れる。電流Ｉｄが流れることにより、トランジスタ１１７のチャンネル間電圧Ｖｃｅが変化する。
Further, while the switch circuit Ssa is on, the switch circuit Ssb is turned on to apply a current (voltage) output by the
電流Ｉｄが流れることにより、トランジスタ１１７は発熱し、温度情報Ｔｊが上昇する。温度情報Ｔｊは温度を検出するダイオードに定電流を流すことにより、取得する。
以上の実施例では、スイッチ回路Ｓｓａとオンさせて、電荷を放電させるとした。電荷の放電に関して、本発明は他の方法も実施することができる。
When the current Id flows, the
In the above embodiment, it is assumed that the switch circuit Ssa is turned on to discharge the electric charge. With respect to charge discharge, the present invention may also implement other methods.
図２４は、図１の試験回路構成において、電源装置１３２の端子間の短絡（電荷の放電等）、試験をするトランジスタ１１７のチャンネル間の放電、トランジスタ１１７（トランジスタ１１７ｍ、トランジスタ１１７ｓ）の動作の説明図である。
FIG. 24 shows the short circuit between the terminals of the power supply device 132 (charge discharge, etc.), the discharge between the channels of the
図２４（ａ）は、電荷の放電（電源装置１３２の短絡等）においてスイッチ回路Ｓｓｃ、スイッチ回路Ｓｓｄはオフ状態で使用した実施例である。電荷の放電は、スイッチ回路Ｓｓａで実施する。スイッチ回路Ｓｓｂをオン（Ｖｏｎ）させた時に、トランジスタ１１７のチャンネル電流が流れる。図２４（ａ）では、トランジスタ１１７ｓとトランジスタ１１７ｍに、同一タイミングでゲートオン電圧Ｖｓｇが印加されている。したがって、トランジスタ１１７ｓのｃｓ端子からトランジスタ１１７ｍのｅｍ端子に電流が流れ、トランジスタ１１７が試験される。
FIG. 24A is an example in which the switch circuit Ssc and the switch circuit Ssd are used in the off state in the discharge of electric charge (short circuit of the
図２４（ｂ）は、電荷の放電（電源装置１３２の短絡等）においてスイッチ回路Ｓｓａはオフ状態で使用した実施例である。電荷の放電は、スイッチ回路Ｓｓｃとスイッチ回路Ｓｓｄで実施する。
FIG. 24B is an example in which the switch circuit Ssa is used in the off state in the discharge of electric charge (short circuit of the
スイッチ回路Ｓｓｃとスイッチ回路Ｓｓｄとが同時にオンすることにより、電源装置１３２の端子間等が短絡し、電荷を放電させることができる。スイッチ回路Ｓｓｂをオン（Ｖｏｎ）させた時に、トランジスタ１１７のチャンネル電流が流れる。
When the switch circuit Ssc and the switch circuit Ssd are turned on at the same time, the terminals of the
図２４（ｂ）では、トランジスタ１１７ｓとトランジスタ１１７ｍに、同一タイミングでゲートオン電圧Ｖｓｇが印加されている。したがって、トランジスタ１１７ｓのｃｓ端子からトランジスタ１１７ｍのｅｍ端子に電流が流れ、トランジスタ１１７が試験される。
In FIG. 24B, the gate-on voltage Vsg is applied to the
図２５は、本発明の図１等の半導体素子試験装置において、トランジスタ１１７ｍ、トランジスタ１１７ｓの試験方法を説明するタイミングチャート図である。図２５では、スイッチ回路Ｓｓａは常時オフ状態である。したがって、スイッチ回路Ｓｓａは省略することができる。以上の事項は、図２４（ｂ）においても同様である。
FIG. 25 is a timing chart illustrating a test method for
図２５（ａ）において、スイッチ回路Ｓｓｃとスイッチ回路Ｓｓｄは同一信号波形で、同一タイミングでオンオフ動作する。スイッチ回路Ｓｓｃ、スイッチ回路Ｓｓｄがオンした時に、電源装置１３２の出力端子が短絡される。スイッチ回路Ｓｓｂがオン状態で、スイッチ回路Ｓｓｃがオフ状態で、トランジスタ１１７のゲート端子ｇにオン電圧が印加された際に、トランジスタ１１７のチャンネル間に電流が流れる。
In FIG. 25A, the switch circuit Ssc and the switch circuit Ssd have the same signal waveform and operate on and off at the same timing. When the switch circuit Ssc and the switch circuit Ssd are turned on, the output terminal of the
図２５（ａ）では、トランジスタ１１７ｓとトランジスタ１１７ｍのゲート端子ｇに駆動信号Ｖｓｇが同時に印加されているため、トランジスタ１１７ｓとトランジスタ１１７ｍに貫通電流Ｉｄが流れ、トランジスタ１１７を試験することができる。
In FIG. 25A, since the drive signal Vsg is simultaneously applied to the gate terminal g of the
図２５（ｂ）、図２５（ｃ）において、スイッチ回路Ｓｓａは常時オフ（０Ｖ）状態である。したがって、半導体素子試験装置の回路構成として、スイッチ回路Ｓｓａは省略可能である。 In FIGS. 25 (b) and 25 (c), the switch circuit Ssa is always in the off (0V) state. Therefore, the switch circuit Ssa can be omitted as the circuit configuration of the semiconductor device test device.
図２５（ｂ）において、スイッチ回路Ｓｓｃとスイッチ回路Ｓｓｄの両方がオン（Ｖｏｎ）している時に、電源装置１３２の出力が短絡される。スイッチ回路Ｓｓｂがオン（Ｖｏｎ）し、スイッチ回路Ｓｓｃがオフ（０Ｖ）であり、トランジスタ１１７ｓのゲート端子ｇにオン電圧が印加されると、トランジスタ１１７ｓのチャンネル間に電流が流れ、トランジスタ１１７ｓが通電試験される。
In FIG. 25B, the output of the
図２５（ｃ）において、スイッチ回路Ｓｓｃとスイッチ回路Ｓｓｄの両方がオン（Ｖｏｎ）している時に、電源装置１３２の出力が短絡される。スイッチ回路Ｓｓａは常時オフ（０Ｖ）状態である。したがって、半導体素子試験装置の回路構成として、スイッチ回路Ｓｓａは省略可能である。また、スイッチ回路Ｓｓｂは常時オフ（０Ｖ）状態である。したがって、半導体素子試験装置の回路構成として、スイッチ回路Ｓｓｂは省略可能である。
In FIG. 25 (c), the output of the
スイッチ回路Ｓｓｂとスイッチ回路Ｓｓｄの両方がオフ（０Ｖ）の時に、トランジスタ１１７ｂのゲート端子ｇにオン電圧が印加されると、トランジスタ１１７ｍのチャンネル間に電流が流れ、トランジスタ１１７ｍが通電試験される。
When an on-voltage is applied to the gate terminal g of the
以上のように、図２５のタイミング信号により、トランジスタ１１７ｓとトランジスタ１１７ｍの同時オン試験、トランジスタ１１７ｓをオフしトランジスタ１１７ｍのオンさせる試験、トランジスタ１１７ｓをオンしトランジスタ１１７ｍのオフさせる試験を実施することができる。
As described above, the simultaneous on test of the
半導体素子の試験を開始時に、半導体素子が試験回路と電気的接続がとれているかを確認することが重要である。電気的接続がとれていない場合、電気的接続が不十分な場合、試験をする半導体素子が破壊する。 At the beginning of the semiconductor device test, it is important to confirm that the semiconductor device is electrically connected to the test circuit. If the electrical connection is not established, or if the electrical connection is insufficient, the semiconductor device to be tested will be destroyed.
たとえば、試験をするトランジスタ１１７のゲート端子ｇが接続されておらず、フローティング状態で、エミッタ端子ｅとコレクタ端子ｃに電圧が印加されるとトランジスタ１１７が破壊する場合がある。また、エミッタ端子ｅ等の高電流が流れる端子との接続が不十分で抵抗を有する場合、高電流が流れることにより発熱し、トランジスタ１１７が熱で過熱し破壊する場合がある。以上ことから、試験を開始する場合に、接続確認を行ってから試験を開始する必要がある。
For example, if the gate terminal g of the
図２３は、以上の課題に対応する本発明の半導体素子の試験方法の説明図である。本発明は試験開始時に、電源装置１３２から小さい電流Ｉａを印加し、この電流Ｉａの状態を検出することにより試験をする半導体素子の接続確認を行うことを特徴とする。
FIG. 23 is an explanatory diagram of a test method for a semiconductor device of the present invention corresponding to the above problems. The present invention is characterized in that a small current Ia is applied from the
電流Ｉａの検出は、たとえば、図１、図６、図１９に図示するように、電流経路に電流センサ１２９を配置し、クランプメータ１２８で測定または検出もしくは評価する。なお、電流検出は電流センサ１２９による方法に限定されるものではない。たとえば、電源配線２１２に検出抵抗を挿入し、検出抵抗間に発生する電圧値で検出あるいは測定する構成、トランジスタ１１７に流れる電流により発生する電磁波を検出あるいは測定する構成、電源装置１３２内に配置された電流計により検出あるいは測定する構成、トランジスタ１１７のゲート端子ｇ電圧の変化により検出する構成等、多種多様な方法が例示される。本実施例では、電流センサ１２９により検出する方法を例示して説明をする。
For the detection of the current Ia, for example, as shown in FIGS. 1, 6, and 19, a
たとえば、試験時の電流ＩｄをＩｂとし、Ｉｂ＝１００（Ａ）とすれば、Ｉａは１（Ａ）である。トランジスタ１１７のゲート端子ｇにオン電圧を印加し、電流Ｉａが流れる経路に電流が流れていることを検出できれば、トランジスタ１１７の接続ができていることを把握することができる。電流Ｉａが検出できない、あるいは不安定、あるいは所定値Ｉａより小さいなどのことが検出できれば、トランジスタ１１７が接続できていない、あるいは接続不良の可能性があることを検出できる。
For example, if the current Id at the time of the test is Ib and Ib = 100 (A), Ia is 1 (A). If an on-voltage is applied to the gate terminal g of the
電流Ｉａの検出時間は少なくとも、１サイクルｔｃ期間の間、実施する。トランジスタ１１７が正常あるいはトランジスタ１１７の電気的接続が正常と確認された後、通常のサイクル試験を実施する。正常でない場合、通常のサイクル試験には移行せず、停止する。
The detection time of the current Ia is carried out for at least one cycle tc period. After confirming that the
本発明の実施例では、トランジスタ１１７に流れるチェンネル電流Iaを検出するとしたが、図２６に図示するように、チャンネル間電圧Ｖｃｅ、温度情報Ｔｊ等の変化あるいは変化割合を検出あるいは測定することによっても、トランジスタ等の試験サンプルの接続状態を把握し、通常のサイクル試験に移行するかを判定、評価等してもよい。
In the embodiment of the present invention, the channel current Ia flowing through the
図２６において、ゲート駆動信号Ｖｓｇがオン電圧Ｖｇとなることにより、トランジスタ１１７がオンする。トランジスタ１１７がオンすることにより、チャンネル電流Ｉｄが流れ始める。同時に、トランジスタ１１７のチャンネル間電圧Ｖｃｅが変化し、また、温度情報Ｔｊも変化を開始する。
In FIG. 26, when the gate drive signal Vsg becomes the on voltage Vg, the
トランジスタ１１７にオン電圧Ｖｇが印加された時点をｔ０とし、ｔ１時間を経過した時点の変化量を検出あるいは測定する。ｔ１の時点で、電流Ｉｄは、Ｉｂとなり、ＶｃｅがＶｂとなり、ＴｊがＴｂになったとする。Ｉｂ、Ｖｂ、Ｔｂが所定の値を超えたときに、接続状態が正常と判断する。また、ｔ０からｔ１までに経過した時の変化割合であるｄ１、ｄ２、ｄ３が所定の値を超えたときに、接続状態が正常と判断する。
The time when the on-voltage Vg is applied to the
なお、測定あるいは判断の開始の時刻ｔ０は、ゲート駆動信号Ｖｓｇの開始時刻に限定するものではない。たとえば、ｔ０から所定期間経過した時刻を原点としてもよい。
本発明の一実施例は、微小電流（１Ａ程度）を流し、１回のみのパワーサイクル試験を行う。その時に流れる実電流をモニターし判定を行う。
The time t0 at the start of measurement or determination is not limited to the start time of the gate drive signal Vsg. For example, the time at which a predetermined period has elapsed from t0 may be used as the origin.
In one embodiment of the present invention, a minute current (about 1 A) is passed and a power cycle test is performed only once. The actual current flowing at that time is monitored and the judgment is made.
また、開始１Ｃｙｃｌｅ目はＩｄ＝１Ａで試験実施し、本１サイクル目は試験回数にはカウントせず０回目とする。１サイクル目は下限監視も既定の値で強制的に有効として、異常（接続不良）を検出する。２サイクル目から設定条件で試験を実施する。 Further, the test is carried out at Id = 1A in the first cycle of the start, and the first cycle is not counted in the number of tests and is set to the 0th time. In the first cycle, the lower limit monitoring is also forcibly enabled with the default value, and an abnormality (connection failure) is detected. From the second cycle, the test will be carried out under the set conditions.
また、各々の下限値を設定し試験を開始し、温度測定値（温度情報）が、設定下限値を超えた後の温度を監視する。たとえば、１０サイクル目の温度変動が１℃以内になった事をモニターし、その時点で下限監視を開始させる。 In addition, each lower limit value is set, the test is started, and the temperature after the temperature measurement value (temperature information) exceeds the set lower limit value is monitored. For example, it is monitored that the temperature fluctuation in the 10th cycle is within 1 ° C., and the lower limit monitoring is started at that point.
図２３は、図１、図３、図４等において、トランジスタ１１７の接続状態を検出し、通常のサイクル試験に移行する半導体素子試験装置および半導体素子の試験方法の説明図である。なお、温度情報Ｔｊを取得する期間ｔｇは取得タイミングを自由に設定できように構成されている。
FIG. 23 is an explanatory diagram of a semiconductor device test device and a semiconductor device test method for detecting the connection state of the
開始時のｔｃ１期間では、電源装置１３２は、電流Ｉａを出力する。スイッチ回路Ｓｓｂがｔｆ期間の間オンし、スイッチ回路Ｓｓｄがオンする。また、トランジスタ１１７ｓのゲート端子ｇｓにオン電圧が印加され、トランジスタ１１７ｍのゲート端子ｇにはオフ電圧が印加される。
In the tk1 period at the start, the
したがって、トランジスタ１１７ｓの接続状態が正常であれば、トランジスタ１１７ｓに電流Ｉａが流れる。電流Ｉａを検出できれば、次のｔｃ２期間に移行し、電源装置１３２は試験電流Ｉｄを出力し、通常の試験モードに移行する。電流Ｉａを検出できない場合、正常値でない場合は、通常の試験モードへの移行は停止する。トランジスタ１１７ｓの接続状態を確認あるいは検出するｔｃ１期間は複数のサイクル期間を行ってもよいことは言うまでもない。また、図２６で説明したように、Ｉｂ、Ｖｂ，Ｔｂ、ｄ１、ｄ２、ｄ３の大きさあるいは変化を検出あるいは測定して、ｔｃ２のサイクルに移行するかを判断してもよいことは言うまでもない。
Therefore, if the connection state of the
ｔｃ３期間では、電源装置１３２は、電流Ｉａを出力する。スイッチ回路Ｓｓｂはオフし、スイッチ回路Ｓｓｄがオフし、スイッチ回路Ｓｓｃがオンする。また、トランジスタ１１７ｍのゲート端子ｇｓにオン電圧が印加され、トランジスタ１１７ｓのゲート端子ｇにはオフ電圧が印加される。
During the tk3 period, the
したがって、トランジスタ１１７ｍの接続状態が正常であれば、トランジスタ１１７ｍに電流Ｉａが流れる。電流Ｉａを検出できれば、次のｔｃ４期間に移行し、電源装置１３２は試験電流Ｉｄを出力し、通常の試験モードに移行する。電流Ｉａを検出できない場合、正常値でない場合は、通常の試験モードへの移行は停止する。トランジスタ１１７ｍの接続状態を確認あるいは検出するｔｃ１期間は複数のサイクル期間を行ってもよいことは言うまでもない。また、図２６で説明したように、Ｉｂ、Ｖｂ，Ｔｂ、ｄ１、ｄ２、ｄ３の大きさあるいは変化を検出あるいは測定して、ｔｃ４のサイクルに移行するかを判断してもよいことは言うまでもない。
Therefore, if the connection state of the
以上の事項は、図１９等の本発明の他の半導体素子試験装置、半導体素子の試験方法にも適用できることは言うまでもない。また、本発明の他の実施例と組み合わせることができることも言うまでもない。 Needless to say, the above matters can be applied to other semiconductor device test devices and semiconductor device test methods of the present invention as shown in FIG. Needless to say, it can be combined with other embodiments of the present invention.
図１７において、スイッチ回路１２４ａがオンすることにより、電源装置１３２の出力が短絡され、電源装置１３２が出力する電流Ｉｄは、電流Ｉｍとしてグランドに流れる。あるいは、スイッチ回路１２４ｂがオンすることにより、電源装置１３２の端子間に充電されている電荷が放電される。
電流Ｉｍを流すことにより、電源装置１３２の端子間電圧が０（Ｖ）となり、試験をするトランジスタ１１７が試験以外の駆動により破壊することがない。
In FIG. 17, when the
By passing the current Im, the voltage between the terminals of the
スイッチ回路１２４ｃ、スイッチ回路１２４ｄが同時にオンすることによっても、電流Ｉｍが流れて、電源装置１３２の出力が短絡され、電源装置１３２の電荷等が放電される。
When the
スイッチ回路１２４ｃとスイッチ回路１２４ｄがオンになるタイミングをずらすことも有効である。たとえば、スイッチ回路１２４ｃがスイッチ回路１２４ｄより先にオンすることによりトランジスタ１１７ｓのチャンネル間が短絡する。
It is also effective to shift the timing at which the
次に、スイッチ回路１２４ｄがオンすることによりトランジスタ１１７ｍのチャンネル間が短絡する。あるいは、スイッチ回路１２４ｄがスイッチ回路１２４ｃより先にオンすることによりトランジスタ１１７ｍのチャンネル間が短絡する。次に、スイッチ回路１２４ｃがオンすることによりトランジスタ１１７ｓのチャンネル間が短絡する。
以上のように、順番に、スイッチ回路１２４をオンさせることより、半導体素子１１７に発生するサージ電圧等の発生を、より抑制することができる。
Next, when the
As described above, by turning on the switch circuits 124 in order, it is possible to further suppress the generation of surge voltage and the like generated in the
以上の事項は、図３、図４、図１９、図２０、図２１等の他の実施例においても同様に適用できることは言うまでもない。また、本明細書で説明する他の実施例あるいは類似の動作、構成と組み合わせること、あるいは適用できることは言うまでもない。
フォークプラグ２０５は、隔壁２１４の開口部２１６から挿入され、スイッチ回路基板２０１と電気的に接続される。
Needless to say, the above matters can be similarly applied to other embodiments such as FIGS. 3, 4, 19, 20, and 21. It goes without saying that it can be combined with or applied to other embodiments or similar operations and configurations described herein.
The
スイッチ回路１２４ａをオフ（オープン）後に、スイッチ回路１２４ｂをオン（クローズ）させる。一方、電源装置１３２のスイッチ回路１２２ａとオンし、スイッチ回路１２２ｂはオフすることにより、電流電源１２１ａからの順方向の定電流Ｉｄが出力されるように制御する。
After the
図１７（ａ）に図示するように、トランジスタ１１７ｓのゲート端子ｇｓのオン電圧が印加され、トランジスタ１１７ｍのゲート端子ｇｍにオフ電圧が印加される。スイッチ回路１２４ｄはオンし、スイッチ回路１２４ｃはオフに制御される。スイッチ回路１２４ｃ、スイッチ回路１２４ｄはコントローラ１１１で制御される。
As shown in FIG. 17A, the on voltage of the gate terminal gs of the
なお、図１７、図１８、図２０、図２１において、トランジスタ１１７ｓ、トランジスタ１１７ｍのオンオフ制御は、図３１のＰＷＭ波形となるように実施する。
スイッチ回路１２４ａがオンすることにより、電源装置１３２が出力する電流Ｉｄがトランジスタ１１７ｓに供給される。
In FIGS. 17, 18, 20, and 21, the on / off control of the
When the
図１７（ａ）に図示するように、順方向の電流Ｉｄは、電源装置１３２ａ －＞ スイッチ回路１２４ｂ －＞ トランジスタ１１７ｓ －＞ スイッチ回路１２４ｄ －＞ 電源装置１３２ａに流れる。
As shown in FIG. 17A, the forward current Id flows through the
次に、図１７（ｂ）に図示するように、電源装置１３２のスイッチ回路１２２ａとオフし、スイッチ回路１２２ｂはオンすることにより、電流電源１２１ｂからの逆方向の定電流Ｉｄが出力されるように制御する。
Next, as shown in FIG. 17B, by turning off the
図１７（ｂ）に図示するように、逆方向の電流Ｉｄは、電源装置１３２ｂ －＞ スイッチ回路１２４ｄ －＞ ダイオードＤｉｓ －＞ スイッチ回路１２４ｂ －＞ 電源装置１３２ｂに流れる。
以上の図１７の動作により、トランジスタ１１７ｓ（ダイオードＤｉｓ）の試験が実施される。
As shown in FIG. 17B, the current Id in the reverse direction flows through the
By the above operation of FIG. 17, the
次に、図１８に図示するように、トランジスタ１１７ｓのゲート端子ｇｓにオフ電圧を印加し、トランジスタ１１７ｍのゲート端子ｇｍにオン電圧を印加する。また、スイッチ回路１２４ｃをオンさせ、スイッチ回路１２４ｄをオフにする。
Next, as shown in FIG. 18, an off voltage is applied to the gate terminal gs of the
図１８（ｃ）に図示するように、電源装置１３２のスイッチ回路１２２ａとオンし、スイッチ回路１２２ｂはオフすることにより、電流電源１２１ａからの順方向の定電流Ｉｄが出力されるように制御する。
As shown in FIG. 18 (c), by turning on the
図１８（ｃ）に図示するように、順方向の電流Ｉｄは、電源装置１３２ａ －＞ スイッチ回路１２４ｃ －＞ トランジスタ１１７ｍ －＞ 電源装置１３２ａに流れる。
As shown in FIG. 18 (c), the forward current Id flows through the
図１８（ｄ）に図示するように、電源装置１３２のスイッチ回路１２２ａとオフし、スイッチ回路１２２ｂはオンすることにより、電流電源１２１ｂからの逆方向の定電流Ｉｄが出力されるように制御する。
As shown in FIG. 18D, by turning off the
図１８（ｄ）に図示するように、逆方向の電流Ｉｄは、電源装置１３２ｂ －＞ スイッチ回路１２４ｃ －＞ ダイオードＤｉｍ －＞ 電源装置１３２ｂに流れる。
以上の図１８の動作により、トランジスタ１１７ｍ（ダイオードＤｉｍ）の試験が実施される。
As shown in FIG. 18 (d), the current Id in the reverse direction flows through the
By the above operation of FIG. 18, the test of the
図１７（ａ）、図１７（ｂ）、図１８（ａ）、図１８（ｂ）の制御は、図３１のＰＷＭ波形となるように実施することにより、実動作に適合した試験を実施することができる。また、図２９のトランジスタ１１７ａ、トランジスタ１１７ｂ、トランジスタ１１７ｃを図１７、図１８の本発明の半導体素子の試験方法を１２０°の位相を異ならせて実施することにより、ＵＶＷの交流駆動に適合した試験を実現することができる。
The control of FIGS. 17 (a), 17 (b), 18 (a), and 18 (b) is carried out so as to have the PWM waveform of FIG. 31, and a test suitable for the actual operation is carried out. be able to. Further, by carrying out the test method of the semiconductor element of the present invention of FIGS. 17 and 18 with the transistor 117a, the
本発明の半導体素子試験装置は、図１に図示する短絡回路１３７を動作させることにより、同時にトランジスタ１１７ｓとトランジスタ１１７ｍに電流Ｉｄを流し、試験を行うことができる。この場合、スイッチ回路１２４ｃ、スイッチ回路１２４ｄをオフするか、フォークプラグ２０５ｈを導体板２０４ｆから切り離す。
By operating the short-circuit circuit 137 shown in FIG. 1, the semiconductor device test apparatus of the present invention can simultaneously pass a current Id through the
トランジスタ１１７ｓの短絡回路１３７ｓをオンさせることにより、トランジスタ１１７ｓはダイオード接続される。したがって、トランジスタ１１７ｍのゲート端子ｇｍのオン電圧を印加することにより、試験電流Ｉｄがトランジスタ１１７ｓ、トランジスタ１１７ｍに流れる。したがって、トランジスタ１１７ｍのゲート端子ｇｍにオンオフ信号を印加させることにより、トランジスタ１１７を試験することができる。
By turning on the
また、トランジスタ１１７ｍの短絡回路１３７ｍをオンさせることにより、トランジスタ１１７ｍはダイオード接続される。したがって、トランジスタ１１７ｓのゲート端子ｇｓのオン電圧を印加することにより、試験電流Ｉｄがトランジスタ１１７ｓ、トランジスタ１１７ｍに流れる。したがって、トランジスタ１１７ｓのゲート端子ｇｓにオンオフ信号を印加させることにより、トランジスタ１１７を試験することができる。
Further, by turning on the
トランジスタ１１７にＩｄ電流を通電していない期間に、図３で説明したように、ダイオードＤｉｓまたはダイオードＤｉｍに定電流Ｉｃｍまたは定電流Ｉｃｓを供給することにより、温度情報Ｔｊを取得し、トランジスタ１１７の劣化あるいは変化をモニターする。温度情報Ｔｊの変化割合、変化量から、トランジスタ１１７の試験の停止、あるいは動作を制御する。
During the period when the Id current is not applied to the
以上の事項は、図１９、図２０、図２１等の他の実施例においても同様に適用できることは言うまでもない。また、本明細書で説明する他の実施例あるいは類似の動作、構成と組み合わせること、あるいは適用できることは言うまでもない。 Needless to say, the above matters can be similarly applied to other examples such as FIGS. 19, 20, and 21. It goes without saying that it can be combined with or applied to other embodiments or similar operations and configurations described herein.
図１９は、本発明の第２の実施例における半導体素子試験装置の構成図及び説明図である。図１との差異は、電源装置１３２内に順方向の定電流を出力する電流電源１２１があり、逆方向の定電流を出力する電流電源１２１がない点である。また、スイッチ回路１２４ｇ、スイッチ回路１２４ｈ、スイッチ回路１２４ｅ、スイッチ回路１２４ｆが追加されている点である。
FIG. 19 is a block diagram and an explanatory diagram of the semiconductor device test apparatus according to the second embodiment of the present invention. The difference from FIG. 1 is that there is a
スイッチ回路１２４ｃ、スイッチ回路１２４ｄ、スイッチ回路１２４ｅ、スイッチ回路１２４ｆ、スイッチ回路１２４ｇ、スイッチ回路１２４ｈはコントローラ１１１で制御される。
他の構成、あるいは動作は、図１と同様あるいは類似であるので説明は省略する。
図２０、図２１は、図１９の本発明の半導体素子試験装置における半導体素子の試験方法を説明する説明図である。
図２０では、トランジスタ１１７ｓのゲート端子ｇｓにはオン電圧が印加され、トランジスタ１１７ｍのゲート端子ｇｍにはオフ電圧が印加される。
The
Since other configurations or operations are the same as or similar to those in FIG. 1, the description thereof will be omitted.
20 and 21 are explanatory views illustrating a method for testing a semiconductor device in the semiconductor device test apparatus of the present invention of FIG.
In FIG. 20, an on voltage is applied to the gate terminal gs of the
図２０（ａ）に図示するように、スイッチ回路１２４ｇ、スイッチ回路１２４ｂ、スイッチ回路１２４ｄ、スイッチ回路１２４ｈはオンされる。スイッチ回路１２４ａ、スイッチ回路１２４ｃ、スイッチ回路１２４ｅはオフにされる。
As shown in FIG. 20A, the
図２０（ａ）に図示するように、電流Ｉｄは、電源装置１３２ －＞ スイッチ回路１２４ｇ －＞ トランジスタ１１７ｓ －＞ スイッチ回路１２４ｄ－＞ スイッチ回路１２４ｈ －＞ 電源装置１３２に流れる。
As shown in FIG. 20 (a), the current Id flows through the power supply device 132-> the
次に、図２０（ｂ）に図示するように、スイッチ回路１２４ｂ、スイッチ回路１２４ｄ、スイッチ回路１２４ｅ、スイッチ回路１２４ｆはオンされる。スイッチ回路１２４ｃ、スイッチ回路１２４ｇ、スイッチ回路１２４ｈはオフにされる。
Next, as shown in FIG. 20B, the
図２０（ｂ）に図示するように、電流Ｉｄは、電源装置１３２ －＞ スイッチ回路１２４ｅ －＞ スイッチ回路１２４ｄ －＞ ダイオードＤｉｓ －＞ スイッチ回路１２４ｂ －＞ スイッチ回路１２４ｇ －＞ 電源装置１３２に流れる。
次に、図２１に図示するように、トランジスタ１１７ｓのゲート端子ｇｓにオフ電圧を印加し、トランジスタ１１７ｍのゲート端子ｇｍにオン電圧を印加する。
As shown in FIG. 20 (b), the current Id flows through the power supply device 132->
Next, as shown in FIG. 21, an off voltage is applied to the gate terminal gs of the
図２１（ｃ）に図示するように、スイッチ回路１２４ｇ、スイッチ回路１２４ｃ、スイッチ回路１２４ｈはオンされる。スイッチ回路１２４ｂ、スイッチ回路１２４ｄ、スイッチ回路１２４ｅ、スイッチ回路１２４ｆはオフにされる。
As shown in FIG. 21 (c), the
図２１（ｃ）に図示するように、電流Ｉｄは、電源装置１３２ －＞ スイッチ回路１２４ｇ －＞ スイッチ回路１２４ｃ －＞ トランジスタ１１７ｍ －＞ スイッチ回路１２４ｈ－＞ 電源装置１３２に流れる。
As shown in FIG. 21 (c), the current Id flows through the power supply device 132->
次に、図２１（ｄ）に図示するように、スイッチ回路１２４ｃ、スイッチ回路１２４e、スイッチ回路１２４はオンされる。スイッチ回路１２４ｂ、スイッチ回路１２４ｇ、スイッチ回路１２４ｄ、スイッチ回路１２４ｈはオフにされる。
Next, as shown in FIG. 21D, the
図２１（ｄ）に図示するように、電流Ｉｄは、電源装置１３２ －＞ スイッチ回路１２４ｅ －＞ ダイオードＤｉｍ －＞ スイッチ回路１２４ｃ －＞ スイッチ回路１２４ｆ －＞ 電源装置１３２に流れる。
As shown in FIG. 21D, the current Id flows through the power supply device 132->
図１９、図２０、図２１では、電源装置１３２は、１個の電流電源１２１で、図１、図１７、図１８での、順方向の定電流と逆方向の定電流を実現できる。したがって、電源装置１３２のコストを低減することができる。
In FIGS. 19, 20, and 21, the
本発明の実施例において、図１、図３、図４、図１９等のように、トランジスタ１１７ｍとトランジスタ１１７ｓとを直列に接続した半導体素子を試験するとしたが、これに限定するものではない。たとえば、１個のトランジスタ１１７を電源装置１３２に接続して試験を行うものであってもよいことは言うまでもない。
本明細書及び図面に記載した事項あるいは内容は、相互に組み合わせることができることは言うまでもない。
In the embodiment of the present invention, as shown in FIGS. 1, 3, 4, 19, 19 and the like, a semiconductor device in which a
It goes without saying that the matters or contents described in the present specification and the drawings can be combined with each other.
本発明は、インバータ回路等の回路動作に適合でき、トランジスタ等の半導体素子の試験内容、半導体素子の同時試験数に応じて、容易に接続変更できる半導体素子試験装置及び半導体試験方法、また、試験とする半導体素子等の接続確認を行ってから、試験電流を印加するため、試験をする半導体素子等を破壊することなく試験を実施することができる。 The present invention is a semiconductor element test apparatus and semiconductor test method that can be adapted to the circuit operation of an inverter circuit or the like and can easily change the connection according to the test content of the semiconductor element such as a transistor and the number of simultaneous tests of the semiconductor element. Since the test current is applied after confirming the connection of the semiconductor element or the like to be tested, the test can be carried out without damaging the semiconductor element or the like to be tested.
１１１ コントロール回路基板（コントローラ）
１１２ ゲート信号制御回路
１１３ ゲートドライバ回路
１１５ 温度測定回路
１１６ 電圧検出回路
１１７ パワートランジスタ
１１８ 定電流回路
１２１ 電流電源
１２２ スイッチ回路
１２４ スイッチ回路
１２５ 可変抵抗回路
１２６ ドライブ可変回路
１２７ ドライブ素子回路
１２８ クランプメータ
１２９ 電流センサ
１３１ 制御ラック
１３２ 電源装置
１３３ 制御回路
１３４ 加熱冷却プレート
１３５ 循環水パイプ
１３６ チラー
１３７ 短絡回路
２０１ スイッチ回路基板
２０２ コネクタ
２０３ サンプル接続回路
２０４ 導体板
２０５ フォークプラグ
２０６ 接続ピン
２０７ マザー基板
２０８ コネクタ
２０９ デバイス制御回路基板
２１０ 筐体
２１１ 接続配線
２１２ 電源配線
２１３ コネクタ
２１４ 隔壁
２１５ 隔壁
２１６ 開口部
２１９ 接続ボルト
２２０ 接触部
２２１ 固定ネジ
２２２ 信号配線
２２３ ヒートパイプ
２２４ 固定ネジ
２２５ 接点部
２２６ 素子端子
２２７ 冷却ファン
２２８ 放熱フィン
２２９ モータ
２３１ ヒートパイプ金具
２３２ 接続圧力部
２３３ 接続保持部
２３６ バネ（圧力金具）
２３７ 位置固定ネジ
２３８ ネジ穴
２３９ バネ穴
２４０ 位置決めネジ穴
２５１ 凸部
２５２ 溝部
３０２ 電圧選択回路
３１１ 押圧具
３１２ 絶縁板
３１３ 押圧具取付け板
３１５ 絶縁部
111 Control circuit board (controller)
112 Gate signal control circuit 113 Gate driver circuit 115 Temperature measurement circuit 116
237 Positioning fixing screw 238 Screw hole 239
Claims (3)
第１のトランジスタをオンオフ制御する第１の制御回路と、
第２のトランジスタをオンオフ制御する第２の制御回路と、
前記電源装置が出力する電流を前記第１のトランジスタに印加する電流経路を形成する第１のスイッチ回路と、
前記電源装置が出力する電流を前記第２のトランジスタに印加する電流経路を形成する第２のスイッチ回路と、
前記電流を検出する電流検出手段を具備し、
前記電流は、第１の電流と、前記第１の電流より大きな第２の電流があり、
前記第１の電流を前記第１のトランジスタまたは前記第２のトランジスタに印加し、前記電流検出手段で検出し、
前記第１の電流を検出後に、前記第２の電流を前記第１のトランジスタまたは前記第２のトランジスタに印加することを特徴とする半導体素子試験装置。 A power supply device having a first current circuit that generates a forward current and a second current circuit that generates a reverse current.
The first control circuit that controls the on / off of the first transistor,
A second control circuit that controls the on / off of the second transistor,
A first switch circuit forming a current path for applying a current output from the power supply device to the first transistor, and a first switch circuit.
A second switch circuit forming a current path for applying a current output from the power supply device to the second transistor, and a second switch circuit.
A current detecting means for detecting the current is provided.
The current includes a first current and a second current larger than the first current.
The first current is applied to the first transistor or the second transistor, and the current detecting means detects the current.
A semiconductor device test apparatus comprising detecting the first current and then applying the second current to the first transistor or the second transistor.
第１のトランジスタをオンオフ制御する第１の制御回路と、
第２のトランジスタをオンオフ制御する第２の制御回路と、
前記電源装置が出力する電流を前記第１のトランジスタに印加する電流経路を形成する第１のスイッチ回路と、
前記電源装置が出力する電流を前記第２のトランジスタに印加する電流経路を形成する第２のスイッチ回路と、
前記電流を検出する電流検出手段と、
前記電流の極性を反転させる極性切り替え回路を具備し、
前記電流は、第１の電流と、前記第１の電流より大きな第２の電流があり、
前記第１の電流を前記第１のトランジスタまたは前記第２のトランジスタに印加し、前記電流検出手段で検出し、
前記第１の電流を検出後に、前記第２の電流を前記第１のトランジスタまたは前記第２のトランジスタに印加することを特徴とする半導体素子試験装置。 A power supply that generates an electric current and
The first control circuit that controls the on / off of the first transistor,
A second control circuit that controls the on / off of the second transistor,
A first switch circuit forming a current path for applying a current output from the power supply device to the first transistor, and a first switch circuit.
A second switch circuit forming a current path for applying a current output from the power supply device to the second transistor, and a second switch circuit.
The current detecting means for detecting the current and the current detecting means
A polarity switching circuit that inverts the polarity of the current is provided.
The current includes a first current and a second current larger than the first current.
The first current is applied to the first transistor or the second transistor, and the current detecting means detects the current.
A semiconductor device test apparatus comprising detecting the first current and then applying the second current to the first transistor or the second transistor.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
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| JP2020159276 | 2020-09-24 | ||
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Publications (1)
| Publication Number | Publication Date |
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Family
ID=80962927
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Country Status (1)
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