JP2020201248A - Electric element testing device and electric element testing method - Google Patents
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Abstract
Description
本発明は、ＳｉＣ、ＩＧＢＴ、ＭＯＳ−ＦＥＴ、Ｇａｎ−ＦＥＴ、バイポーラトランジスタ、抵抗素子等の電気素子のパワーサイクル試験を行う電気素子試験装置、電気素子の試験方法等に関するものである。 The present invention relates to an electric element test apparatus for performing a power cycle test of an electric element such as a SiC, an IGBT, a MOS-FET, a Gan-FET, a bipolar transistor, and a resistance element, a test method for the electric element, and the like.
特に、半導体素子の実使用環境、実使用状態での故障モードに近いストレスを効率よく再現でき、高い精度でパワー半導体素子等の評価、試験を行うことができる電気素子試験装置および電気素子の試験方法を提供する。 In particular, testing of electric element test equipment and electric elements that can efficiently reproduce stress close to the failure mode in the actual use environment and actual use state of semiconductor elements, and can evaluate and test power semiconductor elements with high accuracy. Provide a method.
パワー半導体素子の寿命には、パワー半導体素子自体の発熱に起因した熱疲労現象による寿命と、パワー半導体素子の外部環境の温度変化に起因した熱疲労現象による寿命とがある。また、パワー半導体素子のゲート絶縁膜への印加電圧による電圧疲労による寿命等がある。 The life of a power semiconductor element includes a life due to a thermal fatigue phenomenon caused by heat generation of the power semiconductor element itself and a life due to a thermal fatigue phenomenon caused by a temperature change in the external environment of the power semiconductor element. In addition, there is a life due to voltage fatigue due to the voltage applied to the gate insulating film of the power semiconductor element.
一般的に、パワー半導体素子の寿命試験は、パワー半導体素子に通電オンオフを繰り返すことが行われている。パワー半導体素子のエミッタ端子（ソース端子）、コレクタ端子（ドレイン端子）等に電圧を印加し、また、試験電流を流し、ゲート端子に周期的なオンオフ信号（動作／非動作信号）を印加することにより半導体素子の試験が実施される。 Generally, in the life test of a power semiconductor element, the power semiconductor element is repeatedly energized on and off. Applying a voltage to the emitter terminal (source terminal), collector terminal (drain terminal), etc. of a power semiconductor element, passing a test current, and applying a periodic on / off signal (operating / non-operating signal) to the gate terminal. Is used to test semiconductor devices.
試験時に半導体素子に印加する電流は数百アンペアと大きい。そのため、発熱、電圧降下をさけるため低抵抗の接続配線等を必要とする。また、試験も多くの種類があり、試験の種類に対応させて接続配線の接続を変更する必要がある。接続配線の変更等に長時間を必要としていた。 The current applied to the semiconductor element during the test is as large as several hundred amperes. Therefore, low resistance connection wiring or the like is required to avoid heat generation and voltage drop. In addition, there are many types of tests, and it is necessary to change the connection of the connection wiring according to the type of test. It took a long time to change the connection wiring.
従来の半導体素子試験装置では、トランジスタ１１７をオンオフ動作させるとともに、定電流をトランジスタのチャンネル間に流すことにより、パワー半導体素子（トランジスタ等）の試験を実施している。
In a conventional semiconductor device test device, a power semiconductor device (transistor or the like) is tested by turning the
半導体素子試験装置（パワーサイクル試験装置）で実施する試験項目は多種多様であり、試験項目に対応させて、トランジスタ１１７と試験回路との接続配線を変更する必要がある。
There are various test items to be carried out by the semiconductor device test device (power cycle test device), and it is necessary to change the connection wiring between the
トランジスタ等の半導体素子を試験するために印加する定電流は数百Ａ以上の電流であることが多い。前記定電流を流す接続配線は低抵抗の太い線材を使用する必要がある。 The constant current applied to test a semiconductor element such as a transistor is often several hundred A or more. It is necessary to use a thick wire with low resistance for the connection wiring through which the constant current flows.
太い接続配線は硬く、柔軟性がない。試験項目に対応させる時の太い線材の接続配線の接続変更は、長時間を必要とする。また、接続配線はナット等の固定部材を用いて行うため、固定作業に時間を必要とし、所定のトルクで締め付ける等作業も複雑であった。また、配線の接続変更のための作業スペースあるいは接続配線の配線スペースを必要とするため、試験装置が大きくなるという課題があった。 Thick connection wiring is hard and inflexible. It takes a long time to change the connection of the connection wiring of the thick wire when making it correspond to the test item. Further, since the connection wiring is performed using a fixing member such as a nut, the fixing work requires time, and the work such as tightening with a predetermined torque is complicated. Further, since a work space for changing the wiring connection or a wiring space for the connection wiring is required, there is a problem that the test apparatus becomes large.
本発明の半導体素子試験装置は、試験をするトランジスタ１１７等を配置する半導体素子試験装置内の箇所（スペース）と、前記トランジスタ１１７等の試験電流の発生、制御信号の発生、試験結果の取得をする回路基板の配置箇所とを分離している。分離のための隔壁を設けている。
In the semiconductor device test apparatus of the present invention, a location (space) in the semiconductor element test apparatus in which the
なお、本明細書、本図面等において、接続部に用いるプラグ等の部材を接続プラグあるいはフォークプラグとして説明をする。接続プラグあるいはフォークプラグに限定するものではなく、脱着可能で、電気的接続が実現できるものであれば、いずれの形態、構成あるいは構造の部材でも良い。 In addition, in this specification, this drawing, etc., a member such as a plug used for a connection part will be described as a connection plug or a fork plug. The member is not limited to a connection plug or a fork plug, and may be a member of any form, configuration or structure as long as it is removable and can realize electrical connection.
前記試験をするトランジスタと、スイッチ回路等を有する回路基板との接続は、隔壁２１４に設けた開口部２１６を介して、接続プラグ（フォークプラグ）２０５を挿入し、前記接続プラグ（フォークプラグ）２１５と前記回路基板に有する導体板２０４とを電気的に接触させることにより行う。
For the connection between the transistor to be tested and the circuit board having the switch circuit or the like, the connection plug (fork plug) 205 is inserted through the
トランジスタ１１７等を配置する半導体素子試験装置内の箇所（スペース）と、前記トランジスタ１１７等の試験電流の発生、制御信号の発生、試験結果の取得をする回路基板の配置箇所を分離する隔壁２１４、隔壁２１５を設けている。
A
隔壁２１４等にはノイズを吸収するシールド板、シールドフィルム等を形成または配置する。シールド板等により、電源装置、試験回路、試験半導体素子の誤動作を抑制できる。
隔壁２１４に設けた開口部２１６を介して、フォークプラグ２０５を挿入し、前記フォークプラグ２０５と回路基板に有する導体板２０４とを接続する。
A shield plate, a shield film, or the like that absorbs noise is formed or arranged on the
A
試験を実施するいずれの半導体素子１１７と試験回路と接続するかは、開口部２１６に挿入するフォークプラグ２０５の位置を変更することにより、容易に変更することができる。また、フォークプラグ２０５は導体板２０４と適正な圧力で電気的接続を取ることができるため、ナット等のように締め付けトルクの管理も不要である。
Which
試験項目ごとの接続配線２１１の接続作業、あるいは接続変更は、フォークプラグ２０５位置の変更で行うため、容易であり、接続配線２１１、電源配線２１２の接続変更の時間を大幅に短縮できる。また、配線の接続変更のための作業スペース、接続配線２１１の配線スペースを必要としない。したがって、半導体素子試験装置を小型化することができる。
Since the connection work of the
以下、添付した図面を参照して、本発明の実施の形態に係るパワーサイクル試験等の半導体素子試験装置および半導体素子の試験方法を説明する。 Hereinafter, a semiconductor device test apparatus such as a power cycle test and a semiconductor device test method according to the embodiment of the present invention will be described with reference to the attached drawings.
明細書で記載する実施形態では、電気素子としてのパワー半導体素子のうち、主としてＩＧＢＴを例にとって説明する。本発明はＩＧＢＴに限定されるものではなく、ＳｉＣトランジスタ、ＭＯＳＦＥＴ、ＪＦＥＴ、トランジスタ等の各種のパワー半導体素子に適用することができる。また、トランジスタだけに適用されるものではなく、サイリスタ、ダイオード等の半導体素子にも本発明は適用できる。 In the embodiment described in the specification, among the power semiconductor elements as electric elements, IGBTs will be mainly described as an example. The present invention is not limited to IGBTs, and can be applied to various power semiconductor elements such as SiC transistors, MOSFETs, JFETs, and transistors. Further, the present invention can be applied not only to transistors but also to semiconductor elements such as thyristors and diodes.
また、パワー半導体素子に限定されるものではなく、低電力用の半導体素子、信号制御用の半導体素子、サーミスタ、ポジスタ等にも、本発明が適用できることは言うまでもない。 Further, it is needless to say that the present invention is not limited to power semiconductor devices, and the present invention can be applied to semiconductor devices for low power, semiconductor devices for signal control, thermistors, positors, and the like.
また、半導体素子に限定されるものではなく、たとえば、抵抗素子、コンデンサ、コイル、水晶素子、ＺＮＲ等の半導体以外の電気素子あるいは電子素子にも本発明が適用できることは言うまでもない。 Further, the present invention is not limited to semiconductor elements, and it goes without saying that the present invention can be applied to electric elements or electronic elements other than semiconductors such as resistance elements, capacitors, coils, crystal elements, and ZNRs.
発明を実施するための形態を説明するための各図面において、同一の機能あるいは類似性を有する要素は同一の符号を付する。説明に不要な事項は図面から省略する。また、説明を容易にするため図面等を簡略化あるいは模式化する場合がある。明細書においても説明を省略する場合がある。
本発明の実施例は、それぞれの実施例と組み合わせることができ、変更することができる。
In each drawing for explaining a mode for carrying out the invention, elements having the same function or similarity are designated by the same reference numerals. Items unnecessary for explanation are omitted from the drawings. In addition, drawings and the like may be simplified or schematicized for ease of explanation. The description may be omitted in the specification as well.
The examples of the present invention can be combined with and modified from the respective examples.
図２は本発明のパワーサイクル試験装置（半導体素子試験装置）の構成図である。パワーサイクル試験装置は、チラー（冷却・加温装置）１３６と、加熱冷却プレート１３４、加熱冷却プレート１３４とチラー１３６間を循環する循環水パイプ１３５を有する。加熱冷却プレート１３４には、試験をする試験サンプルとしてのトランジスタ１１７等が積載されている。トランジスタ１１７等は、加熱冷却プレート１３４と密着して配置される。
FIG. 2 is a block diagram of the power cycle test device (semiconductor device test device) of the present invention. The power cycle test device includes a chiller (cooling / heating device) 136, a heating /
試験をするトランジスタ１１７の温度情報Ｔｊが所定値となるように、制御回路１３３は、電流Ｉｄ、ゲート電圧Ｖｇ、電圧Ｖｃｅを変化させて試験の条件を設定し、試験を実施する。
The
温度情報Ｔｊが変化あるいは所定値まで変化すると、トランジスタ１１７が劣化あるいは特性が変化していると判断し、トランジスタ１１７の試験を停止、あるいは制御方法を変更する。
When the temperature information Tj changes or changes to a predetermined value, it is determined that the
例えば、温度情報Ｔｊの変化で、トランジスタ１１７の特性変化を判定あるいは判定する。また、電圧Ｖｃｅが所定電圧になる時間、トランジスタ１１７の破壊までの時間等からトランジスタ１１７の特性変化、信頼性、寿命を評価する。
For example, a change in the temperature information Tj is used to determine or determine a change in the characteristics of the
本発明の半導体の試験方法において、トランジスタ１１７の劣化あるいは特性変化にあわせて外部条件を変える。例えば、トランジスタ１１７が発熱した場合は水温を下げる。水温を下げる、あるいはトランジスタ１１７に流れる電流を少なくすると、トランジスタ１１７の劣化、特性変化が進まず、結果、トランジスタ１１７の寿命が延びる。したがって、所定設定条件に対するトランジスタ１１７の寿命、信頼性特性を定量的に測定、判断することができる。
In the semiconductor test method of the present invention, the external conditions are changed according to the deterioration or characteristic change of the
チラー１３６の循環水を加温または冷却することにより、トランジスタ１１７の温度を規定値あるいは所定値に維持する。また、試験条件に対応してトランジスタ等の温度を周期的に変化させ、また、一定に冷却し、または加熱する。また、試験トランジスタの温度情報Ｔｊを測定し、測定した温度情報Ｔｊを一定値に維持するように、チラー１３６を制御する。
By heating or cooling the circulating water of the
チラー１３６は、水や熱媒体の液温度を管理しながら、熱媒体等を循環させることにより、機器等の温度を一定に保つ。チラー１３６は主に冷却に用いる場合が多いが、冷やすだけでなく温めることもできる。チラー１３６は、様々な温度の制御を実施できるように構成されている。
The
制御ラック１３１には、トランジスタ１１７に試験電流、試験電圧を供給する電源装置１３２と、トランジスタ１１７を制御あるいは試験条件を設定する制御回路１３３を有している。
The
制御回路１３３には、トランジスタ１１７の温度情報Ｔｊが入力され、温度情報Ｔｊに基づいて、チラー１３６を制御する。あるいは、温度情報Ｔｊを所定値にするように、チラー１３６を制御する。
The temperature information Tj of the
なお、本明細書ではチラー１３６が循環水パイプ１３５内に循環させる冷却媒体は、水として説明するが、水に限定されるものではない。エチレングリコール、グリセリン等でも良い。また、冷却媒体として空気を使用する強制空冷であってもよい。
In this specification, the cooling medium that the
チラー１３６は循環水パイプ１３５内の液体を、例えば、水温マイナス１℃からプラス１００℃までの範囲で制御して試験ユニットの加熱冷却プレート１３４に供給する。加熱冷却プレート１３４は十分に大きな熱容量を持っている。
The
上記実施形態では加熱冷却プレート１３４を使用したが、加熱プレートと冷却プレートを別体とし、加熱冷却プレート以外の熱源・冷熱源を用いて加熱・冷却するものであってもよい。
In the above embodiment, the heating /
図１は本発明の第１の実施例における電気素子試験装置（例えば、パワートランジスタを試験するパワーサイクル試験装置）の構成図である。また、図１２は半導体素子試験装置の等価回路図である。 FIG. 1 is a block diagram of an electric element test device (for example, a power cycle test device for testing a power transistor) according to the first embodiment of the present invention. Further, FIG. 12 is an equivalent circuit diagram of the semiconductor device test apparatus.
電源装置１３２は、トランジスタ１１７を試験するための大電流の定電流、あるいは電圧等を出力する。電源装置１３２は、電源回路１２１とスイッチ回路１２２を有する。
The
電源装置１３２は、コントロール回路基板（コントローラ）１１１からの制御信号に同期させて電力（電流、電圧）を供給すると共に、供給された電力を用いて前記負荷を設定された定電流または定電圧を制御する。また、電源装置１３２は、出力する最大（リミット）電圧値を設定することができる。
The
図１は本発明の電気素子試験装置の説明図である。スイッチ回路１２２（ＳＷａ）は、電源装置１３２が出力する定電流の供給をオン（供給、印加）オフ（遮断、オープン）させる。スイッチ回路１２２はコントロール回路基板（コントローラ）１１１からの信号に基づき、オン(定電流を出力)またはオフ（定電流を遮断）に設定または制御される。通常、スイッチ回路１２２は試験開始前にオンされ、半導体素子の試験中は常時、オン状態に維持される。
FIG. 1 is an explanatory diagram of the electric element test apparatus of the present invention. The switch circuit 122 (SWa) turns on (supplies, applies), turns off (cuts off, opens) the supply of the constant current output by the
図１において、１台の電源装置１３２を図示している。本発明の半導体素子試験装置において、電源装置１３２は１台に限定されるものではない。例えば、本発明の半導体素子試験装置において、２台以上の電源装置１３２を保有させてもよい。電源装置１３２の台数が増加するほど、多種多様な電流波形Ｉｄを発生させることができる。
本発明の実施例において、電源装置１３２として説明するが、電源装置１３２は定電流を出力するものに限定されるものではない。
In FIG. 1, one
In the embodiment of the present invention, the
例えば、電源装置１３２に最大（リミット）電圧を設定できるものを使用する。一定の条件で、設定された最大電圧において、所定の定電流を出力できるように機能させることが例示される。また、定電流を出力する場合に、出力端子電圧を所定の最大電圧を設定できる構成にされることが例示される。
For example, a
本発明の半導体素子試験装置において、電源装置１３２は、定電流のみ出力する装置ではなく、電圧、電流を出力できる電源装置であってもよいことは言うまでもない。
Needless to say, in the semiconductor device test apparatus of the present invention, the
図１等の実施例において、電源装置１３２で電流Ｉｄを発生させるとして説明するが、電流Ｉｄは、トランジスタ１１７のオン抵抗の状態に応じて、印加電圧を調整することによっても実現できる。したがって、本発明の半導体素子試験装置において、電流を出力する電源装置１３２に限定するものではなく、電圧出力の電源装置で構成しても良いことは言うまでもない。
In the embodiment shown in FIG. 1 and the like, the current Id is generated by the
電流Ｉｄは、トランジスタ１１７のゲート電圧の電圧値の制御によっても実現できる。本明細書では、電源装置１３２の制御によって、トランジスタ１１７に所定の電流を印加するとして説明する。しかし、これに限定するものはなく、トランジスタ１１７のゲート端子ｇの電圧、トランジスタ１１７のコレクタ端子ｃの電圧を調整あるいは制御することによりトランジスタ１１７に所定の電流を印加するようにしてもよいことは言うまでもない。
The current Id can also be realized by controlling the voltage value of the gate voltage of the
図１等の実施例において、トランジスタ１１７のコレクタ端子に接続されたフォークプラグ２０５ｅ、電源装置１３２の一端子に接続されたフォークプラグ２０５ｄのように、各接続配線２１１、各電源配線２１２の一端にフォークプラグ２０５を構成、あるいは接続して、導体板２０４と接続するように図示しているが、本発明はこれに限定されるものではない。たとえば、フォークプラグ２０５ｄがなく、電源配線２１２を直接に導体板２０４ｃと電気的に接続してもよいことは言うまでもない。
In the embodiment shown in FIG. 1, such as the
なお、本明細書、図面において導体板２０４として説明するが、板に限定されるものではなく、棒状のものであってもよい。フォークプラグ２０５等の構造物と接合できるものであればいずれの形状等であってもよい。たとえば、ソケット、コネクタ等の構造物であってもよい。また、導体板２０４をフォークプラグ形状とし、フォークプラグ２０５と前記フォークプラグとを接続してもよい。
Although the
本発明は、試験を実施するトランジスタ１１７等において、少なくとも１つの端子にフォークプラグ２０５を形成または配置し、前記フォークプラグ２０５と導体板２０４などの接続対象と電気的接続を取るものであればいずれの構成あるいは方式であっても良い。
According to the present invention, in a
また、フォークプラグ２０５は隔壁２１４等の空間を分離する構成物あるいは構造に接続物であるフォークプラグ２０５を挿入するとして説明するが、これに限定するものではない。たとえば、導体板２０４ｂにフォークプラグ２０５ｃを接続し、フォークプラグ２０５ｃを隔壁２１４から挿入して、トランジスタ１１７のエミッタ端子ｅと電気的に接続を取ってもよい。
Further, the
隔壁２１４、隔壁２１５は空間あるは領域を区分あるいは分離するものであればいずれのものであっても良い。壁状、板状、メッシュ状、フィルム状、箔状等、多種多様な構成あるいは構造が該当する。
The
フォークプラグ２０５は、導体板２０４等の対象物に圧入、圧接、挿入、圧着、挟持、嵌合等により電気的に接続ができる構成、構造、形態、形式、方法のいずれのものであっても良い。
The
以上の事項は、明細書、図面に記載する他の実施例にも適用されることは言うまでもない。また、本発明の実施例は、他の実施例と一部または全部を組み合わせることができることは言うまでもない。
本発明の第１の半導体素子の試験方法の実施例では、試験するトランジスタ１１７に流
Needless to say, the above matters also apply to other examples described in the specification and drawings. It goes without saying that the examples of the present invention can be partially or wholly combined with other examples.
In the embodiment of the first semiconductor device test method of the present invention, the flow is applied to the
す電流をＩｄとして説明をする。また、電源装置１３２が電流Ｉｄを発生させるとして説明をする。なお、電流Ｉｄは試験の種類、トランジスタ１１７の試験状態に応じて可変される。
The current will be described as Id. Further, it will be described that the
トランジスタ１１７に流す電流Ｉｄは電源装置１３２を動作させることにより供給する。電源装置１３２はコントロール回路基板（コントローラ）１１１からの信号により動作／非動作（オン／オフ）制御される。また、電流Ｉｄの出力と非出力とが切り替えられる。デバイス制御回路基板２０９はコントロール回路基板（コントローラ）１１１によりタイミング制御される。
The current Id flowing through the
トランジスタ１１７のエミッタ端子ｅは接地（グランド）されている（接地ラインと接続されている）として説明をする。トランジスタ１１７のゲート端子ｇには、ゲートドライバ回路１１３が接続されている。
The emitter terminal e of the
サンプル接続回路２０３内には、ゲートドライバ回路１１３、可変抵抗回路１２５、定電流回路１１８、オペアンプ（バッファ回路）１１６が配置または形成されている。サンプル接続回路２０３は、試験を行うトランジスタ１１７に近い位置に配置できるように、デバイス制御回路基板２０９から分離されて配置されている。
A
サンプル接続回路２０３は、コネクタ２０２の接続ピン２０６でトランジスタ１１７と接続されている。ゲートドライバ回路１１３とトランジスタ１１７のゲート端子ｇ間は、３０ｍｍ以下の短距離となるように配置されている。ゲートドライバ回路１１３とトランジスタ１１７のゲート端子ｇ間が長いとゲート端子ｇにノイズ等が重畳され、ノイズによりトランジスタ１１７が誤動作してトランジスタ１１７の破壊に直結する。
The
図１に図示すようにゲートドライバ回路１１３からトランジスタ１１７のゲート端子ｇに試験信号を印加する。ゲートドライバ回路１１３はオペアンプを有しており、出力インピーダンスはほぼ０Ωである。
As shown in FIG. 1, a test signal is applied from the
図３に図示するように、デバイス制御回路基板２０９は半導体素子試験装置の筐体２１０のＢ室に配置される。筐体２１０は半導体素子試験装置の電源装置１３２、駆動回路、加熱冷却プレート１３４が組み込まれたフレームあるいは装置本体である。
As shown in FIG. 3, the device
サンプル接続回路２０３は、試験するトランジスタ１１７に近い位置に配置するため、半導体素子試験装置の筐体２１０のＣ室に配置される。サンプル接続回路２０３は筐体２１０の側面に配置されたコネクタ２０８と接続される。コネクタ２０８の接続ピン２０６に接続された配線は、Ｂ室のデバイス制御回路基板２０９と接続されている。
Since the
サンプル接続回路２０３はコネクタ２０８の接続ピン２０６によりデバイス制御回路基板２０９と接続されている。サンプル接続回路２０３は試験する各トランジスタ１１７に対応して個別に配置され、サンプル接続回路２０３は容易に取り外しが可能なように構成されている。
The
定電流回路１１８はトランジスタ１１７のチャンネル間に配置または形成されたダイオードＤｉに定電流Ｉｃを供給する。オペアンプ回路１１６はダイオードＤｉの端子電圧をバッファリング（出力インピーダンスを低く）してＶｉ電圧として出力する。Ｖｉ電圧は、アナログ−デジタル変換される。
The constant
ダイオードＤｉの端子電圧Ｖｉは温度測定回路１１５に印加される。温度測定回路１１５は端子電圧Ｖｉからトランジスタ１１７の温度情報Ｔｊを求め、コンローラ１１１に転送する。温度情報はデバイス制御回路基板２０９のコネクタ２１３からマザー基板２０７に出力され、コントロール回路基板１１１に送られる（図６等参照）。
The terminal voltage Vi of the diode Di is applied to the
ゲートドライバ回路１１３からは、設定された周波数（オンオフ周期）、かつ、設定されたオン電圧の印加時間でトランジスタ１１７のゲートをオンさせるオン電圧Ｖｇが出力される。一例として、図１４（ａ）に図示するように、トランジスタ１１７のオンオフ周期はｔｃｙｃｌｅであり、オン時間はｔｏｎ、オフ時間はｔｏｆｆである。
From the
図１４（ａ）のオン信号電圧Ｖｇｓに基づいて、トランジスタ１１７はオンオフ制御される。ゲートドライバ回路１１３はゲート信号制御回路１１２により制御される。
電源装置１３２は定電流Ｉｄを出力し、定電流Ｉｄがトランジスタ１１７の試験または駆動電流として供給される。
The
The
ゲートドライバ回路１１３から出力されるＶｇｓ信号電圧により、トランジスタ１１７は動作／非動作（オンオフ）動作し、トランジスタ１１７がオンしている期間にトランジスタ１１７のチャンネル間に電流Ｉｄが流れる。
The Vgs signal voltage output from the
ゲートドライバ回路１１３は、可変抵抗回路１２５を有している。可変抵抗回路１２５の値は、０（Ω）から５００（Ω）間で、所定値に、あるいは時間的にステップ的、ランプ的に設定できるように構成されている。ゲート端子ｇの波形を観察しながら、コントロール回路基板（コントローラ）１１１からの制御信号により可変抵抗回路１２５の抵抗値を設定してもよい。
The
トランジスタ１１７のゲート端子ｇとエミッタ端子ｅまたは、コレクタ端子ｃ間に抵抗Ｒ（図示せず）を配置してもよい。抵抗Ｒの値を調整することにより、ゲート信号の立ち上がりおよび立ち下がり電圧波形の傾斜角度を調整できる。
A resistor R (not shown) may be arranged between the gate terminal g of the
可変抵抗回路１２５の抵抗値が大きい場合は、トランジスタ１１７のゲート端子に印加するトランジスタ１１７のゲート信号の立ち上がり波形／立ち下がり波形の傾斜が緩やかになる。
When the resistance value of the
可変抵抗回路１２５の抵抗値が小さい場合は、ゲート信号の立ち上がり／立ち下がり波形の傾斜が急峻になる。可変抵抗回路１２５の抵抗値を変更あるいは所定値に設定することにより、トランジスタ１１７のオン時間を調整できる。
When the resistance value of the
ゲートドライバ回路１１３は、トランジスタ１１７のゲート端子ｇに印加するゲート電圧において、立ち上がり波形の傾斜（立ち上がり時間Ｔｒ）と立ち下がり波形の傾斜（立ち下がり時間Ｔｄ）を設定できる。立ち上がり時間Ｔｒと立ち下がり時間Ｔｄを別々に調整することによりトランジスタ１１７のオン時間等を任意に調整できる。
The
可変抵抗回路１２５の抵抗値は、コントロール回路基板（コントローラ）１１１により設定する。設定する抵抗は、一定値であることに限定されない。ゲートドライバ回路１１３の立ち上がり波形の傾斜（立ち上がり時間Ｔｒ）と立ち下がり波形の傾斜（立ち下がり時間Ｔｄ）での抵抗値、抵抗値の変化割合を異ならせてもよい。ゲート信号の立ち上がり時の抵抗値と、立ち下がり時の抵抗値とを変化させてもよい。また、リアルタイムあるいはステップ状に抵抗値を可変制御してもよい。可変抵抗回路１２５を可変制御することにより、トランジスタ１１７のオン状態が安定する。
The resistance value of the
ゲート信号の立ち上がり時の抵抗値を小さくすると、トランジスタ１１７のゲート端子に印加されるオン電圧の波形が急峻になり、高速にトランジスタ１１７がオンする。ゲート信号の立ち上がり時の抵抗値を大きくすると、トランジスタ１１７のゲート端子に印加されるオン電圧の波形が緩やかになり、緩やかにトランジスタ１１７がオンする。
When the resistance value at the rising edge of the gate signal is reduced, the waveform of the on-voltage applied to the gate terminal of the
ゲート信号の立ち下がり時の抵抗値を小さくすると、トランジスタ１１７のゲート端子に印加されるオン電圧の波形が急峻になり、高速にトランジスタ１１７がオフする。ゲート信号の立ち下がり時の抵抗値を大きくすると、トランジスタ１１７のゲート端子に印加されるオン電圧の波形が緩やかになり、徐々にトランジスタ１１７がオフする。
When the resistance value at the falling edge of the gate signal is reduced, the waveform of the on-voltage applied to the gate terminal of the
以上のように、本発明の半導体素子試験装置および試験方法は、トランジスタ１１７のゲート端子に接続された可変抵抗回路の値、あるいはゲートドライバ回路１１３の立ち上がり時間／立ち下がり時間を制御あるいは調整または設定することができる。また、ゲートドライバ回路１１３の機能として、トランジスタ１１７に発生させる突入電流Ｉｓ、サージ電圧Ｖｓを変化させること、変更することができる。
As described above, the semiconductor device test apparatus and test method of the present invention control, adjust, or set the value of the variable resistance circuit connected to the gate terminal of the
トランジスタ１１７の動作は、トランジスタ１１７のゲート端子のオン電圧の制御だけでなく、電源装置１３２がトランジスタ１１７に供給する定電流Ｉｄあるいは電圧Ｖｍの値を変化あるいは設定できることは言うまでもない。
It goes without saying that the operation of the
ゲートドライバ回路１１３の可変抵抗回路１２５はコントロール回路基板（コントローラ）１１１により制御される。図１４に図示するゲートドライバ回路１１３が出力するゲート信号の周期時間ｔｃｙｃｌｅ、オン時間ｔｏｎあるいはオフ時間ｔｏｆｆはゲート信号制御回路１１２が制御し、ゲート信号がトランジスタ１１７のゲート端子に印加される。また、ゲート信号制御回路１１２はコントロール回路基板（コントローラ）１１１により制御される。
The
図１等において、ゲートドライバ回路１１３の可変抵抗回路１２５の抵抗値は、可変としたがこれに限定するものではない。例えば、可変抵抗回路１２５を外付け抵抗素子とし、抵抗素子をコネクタ（図示せず）等によりトランジスタ１１７のゲート端子に接続してもよいことは言うまでもない。
接続する抵抗素子の値は、トランジスタ１１７のゲート端子の波形、チャンネル電流Ｉｄの波形を観察して設定する。
In FIG. 1 and the like, the resistance value of the
The value of the resistance element to be connected is set by observing the waveform of the gate terminal of the
図１等において、トランジスタ１１７のコレクタ端子ｃとエミッタ端子ｅ間には定電流回路１１８が接続されている。定電流回路１１８は、所定の定電流Ｉｃを流す。定電流ＩｃはダイオードＤｉに印加される。トランジスタ１１７の温度が変化するとダイオードＤｉの端子電圧が変化する。ダイオードＤｉの端子電圧をモニターすることにより、トランジスタ１１７の温度変化を測定あるいは観察することができる。
In FIG. 1 and the like, a constant
なお、ＩＧＢＴを例示して本明細書は説明するため、トランジスタ１１７の端子はゲート端子ｇ、コレクタ端子ｃ、エミッタ端子ｅである。ＭＯＳトランジスタ１１７の場合は、トランジスタ１１７の端子はゲート端子ｇ、ドレイン端子ｄ、ソース端子ｓとなる。
In addition, in order to explain this specification by exemplifying an IGBT, the terminals of the
トランジスタ１１７には、ボディダイオードあるいはチャンネルダイオードＤｉが形成または構成されている。なお、ダイオードＤｉはトランジスタ１１７が形成された半導体チップに実装された別の半導体チップのダイオードであってもよい。
A body diode or a channel diode Di is formed or configured in the
ダイオードＤｉは、トランジスタ１１７の形成時に副次的に形成されるダイオード（寄生ダイオード）を利用してもよい。寄生ダイオードはトランジスタ１１７の層構造により副次的に形成される。ダイオードＤｉは、構造上、トランジスタ１１７のチャンネル部の近傍に形成される。
As the diode Di, a diode (parasitic diode) formed secondarily when the
ダイオードＤｉは、トランジスタ１１７を動作させている時には動作しないものであれば、いずれの素子でもよい。例えば、ダイオードに限定されるものではなく、トランジスタをダイオード接続して使用しても良いことは言うまでもない。
The diode Di may be any element as long as it does not operate when the
また、ダイオード等の半導体に限定されるものではなく、抵抗等のデバイスでもよい。抵抗等のデバイスに定電流Ｉｃを印加することにより、抵抗の端子電圧を測定する。この電圧を電圧Ｖｉとして測定あるいは取得する。 Further, the device is not limited to a semiconductor such as a diode, and may be a device such as a resistor. The terminal voltage of a resistor is measured by applying a constant current Ic to a device such as a resistor. This voltage is measured or acquired as voltage Vi.
本発明の実施例では、温度を取得する素子は、ダイオードＤｉとして説明する。しかし、温度を取得する半導体等のデバイスだけでなく、抵抗等のデバイスでもよいことは言うまでもない。電流を流すことにより温度を測定する素子端子間の電圧値を取得できるデバイス、あるいは電圧を印加することにより電流値を取得できるデバイスであればいずれのデバイスでも温度モニター素子として使用できる。
ダイオードＤｉはトランジスタ１１７の発熱によりダイオードＤｉの温度が変化し、ダイオードＤｉの端子間電圧が変化する。
In the embodiment of the present invention, the element that acquires the temperature will be described as a diode Di. However, it goes without saying that not only a device such as a semiconductor that acquires a temperature but also a device such as a resistor may be used. Any device that can acquire a voltage value between element terminals that measure temperature by passing a current or a device that can acquire a current value by applying a voltage can be used as a temperature monitor element.
In the diode Di, the temperature of the diode Di changes due to the heat generated by the
ダイオードＤｉに定電流Ｉｃを流すと、ダイオードＤｉの抵抗値の変化に対応してダイオードＤｉの端子間の電圧が変化する。端子間の電圧をモニターあるいは測定すれば、トランジスタ１１７の温度、または温度の変化を知ることができる。
トランジスタ１１７の温度をダイオードＤｉの電圧からモニターするためには、温度係数を予め取得しておく必要がある。
When a constant current Ic is passed through the diode Di, the voltage between the terminals of the diode Di changes in response to the change in the resistance value of the diode Di. By monitoring or measuring the voltage between the terminals, the temperature of the
In order to monitor the temperature of the
温度係数は、トランジスタ１１７を恒温槽で所定温度に設定し、ダイオードＤｉに定電流Ｉｃを流して、ダイオードＤｉの端子電圧を測定する。前記所定温度を変化させ、かつダイオードＤｉの端子電圧を測定することにより、温度に対するダイオードの端子電圧を取得できる。したがって、温度に対するダイオードＤｉの端子電圧からトランジスタ１１７の温度係数Ｋを求めることができる。
For the temperature coefficient, the
温度係数Ｋは、トランジスタ１１７の各生産ロットで異なる場合があるが、一般的には生産ロットで一定の値を示す。したがって、各生産ロットで、試験を行うトランジスタ１１７を抜き取り、温度係数Ｋを求めておけば、他のトランジスタ１１７の温度係数Ｋにも使用できる。
The temperature coefficient K may be different for each production lot of the
精度よく、温度係数Ｋを取得するには、同じロットでも、各トランジスタ１１７の温度係数Ｋを個別に測定することが好ましい。温度係数Ｋの測定時の温度調整は、恒温槽を使用して行うことには限定されない。例えば、トランジスタ１１７を実装したヒートシンクに流す水温を変えてトランジスタ１１７の温度を変化させ、温度係数Ｋを取得してもよい。
In order to obtain the temperature coefficient K with high accuracy, it is preferable to measure the temperature coefficient K of each
試験時は、トランジスタ１１７に間欠的に、試験電流Ｉｄを印加する。試験電流Ｉｄをオフした直後あるいは、オフした後、短時間の所定時間の経過後、定電流回路１１８から、温度測定用の定電流Ｉｃを流す。
During the test, the test current Id is intermittently applied to the
定電流Ｉｃでトランジスタ１１７が発熱することを防止するため、あるいは定電流Ｉｃの影響がないようにするため、定電流Ｉｃはトランジスタ１１７のチャンネルに流す定電流Ｉｄよりも十分に小さい電流値にする。定電流Ｉｄは、温度測定に影響を与える発熱しない程度の電流を流す。
In order to prevent the
具体的には、定電流Ｉｃは試験時にトランジスタ１１７に流す電流Ｉｄの１／１０００以下に設定する。好ましくは、トランジスタ１１７に流す電流Ｉｃは電流Ｉｄの１×１０６の１以上１×１０４の１以下にする。定電流Ｉｃは０．１ｍＡ以上１００ｍＡ以下にする。
Specifically, the constant current Ic is set to 1/1000 or less of the current Id flowing through the
チャンネル電流Ｉｄを変化させ、ダイオードＤｉ電圧（トランジスタ１１７のコレクタ−エミッタ端子間電圧）を測定して、温度係数Ｋを求める。求められた温度係数Ｋは、温度測定回路１１５に記憶させる。
The temperature coefficient K is obtained by changing the channel current Id and measuring the diode Di voltage (voltage between the collector and emitter terminals of the transistor 117). The obtained temperature coefficient K is stored in the
温度を測定する時、ダイオードＤｉがトランジスタ１１７と同一チップ内に形成されている場合、ゲート電圧Ｖｇｓによって飽和電圧のＶｎ電圧が変化する場合がある。ゲート電圧Ｖｇｓはゼロ（０）電圧または負電圧（マイナス電圧）とすることが好ましい。
When measuring the temperature, if the diode Di is formed in the same chip as the
図２に示すように、温度情報Ｔｊに基づいて、コントロール回路基板（コントローラ）１１１はチラー１３６を制御する。チラー１３６は循環水（循環溶液）の温度を調整し、加熱冷却プレート１３４の温度を調整する。
As shown in FIG. 2, the control circuit board (controller) 111 controls the
以上の実施例では、予め、温度係数Ｋを求めるとしたが、本発明の半導体試験方法はこれに限定するものではない。なお、温度係数とダイオード端子電圧等からトランジスタ１１７の温度情報Ｔｊを求める。
トランジスタ１１７と加熱冷却プレート１３４に密着して配置し、加熱冷却プレート１３４の温度が、トランジスタ１１７と略一致するように構成する。
In the above examples, the temperature coefficient K is determined in advance, but the semiconductor test method of the present invention is not limited to this. The temperature information Tj of the
The
コントロール回路基板（コントローラ）１１１はチラー１３６を制御して、加熱冷却プレート１３４の温度を所定温度にし、トランジスタ１１７に定電流Ｉｃを印加して、ダイオードＤｉの端子電圧を測定あるいは取得する。
The control circuit board (controller) 111 controls the
端子間電圧Ｖｉの測定結果から、温度係数Ｋを求める。加熱冷却プレート１３４の温度は、複数の温度に設定し、それぞれの温度での温度係数Ｋを求め、温度係数の精度を向上させる。
The temperature coefficient K is obtained from the measurement result of the voltage between terminals Vi. The temperature of the heating /
温度係数Ｋは、トランジスタ１１７を加熱冷却プレート１３４で所定温度にし、ダイオードＤｉに定電流Ｉｃを流して、端子電圧を測定する。前記所定温度を変化させ、かつダイオードＤｉの端子電圧を測定することにより、温度に対するダイオードＤｉの端子電圧を取得できる。
したがって、温度に対するダイオードＤｉ、Ｄｍ、Ｄｓの端子電圧からトランジスタ１１７の温度係数Ｋを求めることができる。
For the temperature coefficient K, the
Therefore, the temperature coefficient K of the
トランジスタ１１７の試験時は、定電流Ｉｃは、チャンネル電流Ｉｄが流れていない時にダイオードＤｉに流す。つまり、トランジスタ１１７がオンしていない時に、定電流Ｉｃを流してダイオードＤｉの端子間電圧を測定する。
オペアンプ回路（バッファ回路）１１６は、ダイオードＤｉの端子電圧Ｖｉ（端子ｃ−端子ｅ）を出力する。
When testing the
The operational amplifier circuit (buffer circuit) 116 outputs the terminal voltage Vi (terminal c-terminal e) of the diode Di.
なお、オペアンプ回路１１６は、オペアンプ素子から構成されるものに限定されない。入力インピーダンスが高く、出力インピーダンスが低いものであればいずれのものでもよい。
温度測定回路１１５は保持されている温度係数Ｋと電圧Ｖｉから、試験を実施しているトランジスタ１１７の温度情報Ｔｊを求める。
The
The
求められた温度情報Ｔｊはコントロール回路基板（コントローラ）１１１に送られる。コントロール回路基板（コントローラ）１１１は、温度情報Ｔｊが所定設定値以上になった場合、トランジスタ１１７が所定のストレス状態、あるいは劣化状態となったと判断し、試験の制御変更あるいは試験の停止等を行う。
The obtained temperature information Tj is sent to the control circuit board (controller) 111. When the temperature information Tj exceeds a predetermined set value, the control circuit board (controller) 111 determines that the
試験でトランジスタが劣化する箇所は主として、トランジスタ１１７内の接合部であることが多い。半導体層そのものが劣化することは少なく、トランジスタ１１７の接合部（ボンディング、ダイボンド等）が劣化し、接合部の抵抗値が高くなる場合が多い。抵抗値が高くなることにより、電圧Ｖｃｅが高くなり、発熱してトランジスタ１１７の温度が上昇する。
The part where the transistor deteriorates in the test is often the junction in the
半導体素子が劣化する場合は、トランジスタ１１７のゲート酸化膜（絶縁膜）の劣化である場合が多い。ゲート酸化膜の劣化が発生した場合は、酸化膜（絶縁膜）の短絡状態になり、電圧Ｖｃｅは下がる。または、トランジスタ１１７がオフ状態となり、トランジスタ１１７には電流は流れず、電圧Ｖｃｅは電源電圧の最大値まで上昇する。
When the semiconductor element deteriorates, it is often the deterioration of the gate oxide film (insulating film) of the
図１４（ｈ）で示す温度情報Ｔｊは、試験開始時は、最低温度Ｔ１から最高温度Ｔ２の間を変化する。試験によりトランジスタ１１７にストレスがかかると、トランジスタ１１７のＶｃｅ電圧が変化し、通常は温度情報Ｔｊが高くなる方向に変化する。
したがって、図１５（ｃ）に図示するように、最低温度は、温度Ｔ１より上昇し、最高温度は温度情報Ｔｍ（Ｔｊｍａｘ）に近づく。
本発明の半導体素子試験装置、半導体素子の試験方法では、試験の終了は下記のいずれかの条件で停止する。
・温度情報Ｔｊが所定範囲内から外れた場合。
・チャンネル電圧Ｖｃｅが所定の電圧範囲から外れた場合。
・熱抵抗が所定の範囲内から外れた場合。
The temperature information Tj shown in FIG. 14 (h) changes between the minimum temperature T1 and the maximum temperature T2 at the start of the test. When stress is applied to the
Therefore, as shown in FIG. 15C, the minimum temperature rises above the temperature T1 and the maximum temperature approaches the temperature information Tm (Tjmax).
In the semiconductor device test apparatus and the semiconductor device test method of the present invention, the end of the test is stopped under any of the following conditions.
-When the temperature information Tj is out of the specified range.
-When the channel voltage Vce deviates from the specified voltage range.
・ When the thermal resistance is out of the specified range.
図１等の実施例において、スイッチ回路Ｓｓａ１２４ａ、スイッチ回路Ｓａｂ１２４ｂはスイッチ回路の記号を使用している。スイッチ回路Ｓｓａ１２４ａ、スイッチ回路Ｓａｂ１２４ｂ等のスイッチ回路は、クローズ（オン）した時の抵抗（オン抵抗）が小さいものであれば、いずれの素子でもスイッチ回路として使用できる。例えば、トランジスタ、メカニカルリレー、ホトトランジスタ、ホトダイオードスイッチ、ホトＭＯＳリレー等が例示される。 In the embodiment shown in FIG. 1 and the like, the switch circuit Ssa124a and the switch circuit Sab124b use the symbol of the switch circuit. As long as the switch circuit such as the switch circuit Ssa124a and the switch circuit Sab124b has a small resistance (on resistance) when closed (on), any element can be used as the switch circuit. For example, transistors, mechanical relays, photo transistors, photo diode switches, photo MOS relays, and the like are exemplified.
図１３は本発明の第１の実施例における半導体素子試験装置の等価回路図である。本実施例では、スイッチ回路Ｓｓａ、スイッチ回路Ｓａｂは、図１３に図示するようにパワーＭＯＳＦＥＴ１２４を使用している。パワーＭＯＳＦＥＴはチャンネル間の電圧（Ｖｓｄ）が小さい。
スイッチ回路Ｓｓａ、スイッチ回路ＳａｂはパワーＭＯＳＦＥＴだけでなく、パワートランジスタ等であっても良いことはいうまもない。
FIG. 13 is an equivalent circuit diagram of the semiconductor device test apparatus according to the first embodiment of the present invention. In this embodiment, the switch circuit Ssa and the switch circuit Sab use the power MOSFET 124 as shown in FIG. The power MOSFET has a small voltage (Vsd) between channels.
It goes without saying that the switch circuit Ssa and the switch circuit Sab may be not only a power MOSFET but also a power transistor or the like.
パワーＭＯＳＦＥＴ１２４ｂのオン時のチャネル電圧（Ｖｓｄｂ）は、パワーＭＯＳＦＥＴ１２４ａのオン時のチャネル電圧（Ｖｓｄａ）以下となるものを選定する。つまり、パワーＭＯＳＦＥＴ１２４ｂのオン時のチャネル電圧（Ｖｓｄｂ）は、パワーＭＯＳＦＥＴ１２４ａのオン時のチャネル電圧（Ｖｓｄａ）よりも小さくなるようにする。スイッチ回路１２４ｂがオンした時、電源装置１３２の端子間を短絡して、電流Ｉｍを安定して流すためである。
以上の事項は、スイッチ回路１２４がパワートランジスタ等の場合も同様である。パワートランジスタ１２４の場合は、チャンネル電圧はＶｃｅとなる。
スイッチ回路１２４ａがオンすることにより、電源装置１３２が出力する電流Ｉｄが試験電流Ｉｄとしてトランジスタ１１７に供給できるようになる。
The channel voltage (Vsdb) when the
The above items are the same when the switch circuit 124 is a power transistor or the like. In the case of the power transistor 124, the channel voltage is Vce.
When the
スイッチ回路１２４はスイッチ回路基板２０１に実装されている。スイッチ回路１２４は導体板２０４に接続されている。導体板２０４は、一例として厚み５ｍｍ、幅５０ｍｍの銅からなる板である。導体板２０４の長さは、スイッチ回路基板幅＋フォークプラグ２０５を接続する幅を有している。
The switch circuit 124 is mounted on the
図５はフォークプラグ２０５およびフォークプラグ２０５と導体板２０４の接続（接触）状態を図示している。図５(ａ)は、スイッチ回路などが形成されたスイッチ回路基板（プリント基板）２０１に導体板２０４が取り付けられ、フォークプラグ２０５を導体板２０４に接続した状態を上方向から模式的に図示した図である。図５（ｂ）は導体板２０４の一端にフォークプラグ２０５を挟持させた状態での断面図である。
FIG. 5 illustrates the connection (contact) state of the
図１等で模式的に図示するように、スイッチ回路基板２０１には２枚の導体板２０４が取り付けられている。スイッチ回路基板２０１は全面アース層（図示せず）を有し、全面アース層と導体板２０４とは放熱が良好となるように熱的に接続されている。全面アース層と導体板２０４とは電気的に絶縁されている。導体板２０４に電流Ｉｄが流れることによる発熱は、前記全面アース層を介して放熱される。導体板２０４とスイッチ回路基板２０１はネジ止めされる。
As shown schematically in FIG. 1 and the like, two
スイッチ回路１２４は、２枚の導体板に接続されている。図１３に図示するようにスイッチ回路１２４がＭＯＳトランジスタの場合は、ドレイン端子とソース端子が異なる導体板２０４に接続される。スイッチ回路１２４は、バイポーラトランジスタの場合は、コレクタ端子とエミッタ端子が異なる導体板２０４に接続される。スイッチ回路１２４がオンすることにより、２つの導体板２０４が電気的に接続される。スイッチ回路１２４として、ＩＧＢＴも使用できる。
The switch circuit 124 is connected to two conductor plates. As shown in FIG. 13, when the switch circuit 124 is a MOS transistor, the drain terminal and the source terminal are connected to
フォークプラグ２０５と導体板２０４とは機械的（メカニカル）に接続、接触、圧接、嵌合させることにより電気的接続を実現する。フォークプラグ２０５のＵ字部は、導体板２０４に差し込まれる際、わずかにＵ字部が広がり、良好にフォークプラグ２０５と導体板２０４が接合される。良好に接合、嵌合等されることにより接続部の電気抵抗は極めて小さくなり、接続部に大きな電流が流れる場合であっても、発熱あるいは電圧降下は発生しない。
フォークプラグ２０５には接続ボルト２１９が取り付けられている。接続ボルト２１９に接続配線２１１が接続される。
The
A
図５（ａ）のＡＡ’での断面を図５（ｂ）に示す。導体板２０４とフォークプラグ２０５とは、フォークプラグ２０５に形成された接触部２２０ａ、接触部２２０ｂで接触される。接触部２２０の表面は金メッキあるいは銀メッキが施されている。メッキにより接触部２２０の電気的安定度が格段に向上する。接触部２２０はリン青銅、ニッケル合金で構成され、ばね性、密着性を有している。
本実施例では、導体板２０４の表面はフォークプラグ２０５と接触する部分には銀メッキが施されている。
A cross section of FIG. 5 (a) at AA'is shown in FIG. 5 (b). The
In this embodiment, the surface of the
フォークプラグ２０５と導体板２０４とは、図４等に図示するように、隔壁２１４の開口部２１６からフォークプラグ２０５を差し入れることにより電気的に接触（接続）される。接触時は、フォークプラグ２０５のＵ部が導体板２０４により広げられ、強固に接触される。
As shown in FIG. 4 and the like, the
図３に本発明の半導体素子試験装置の各構成部材の配置図を示す。半導体素子試験装置の筐体２１０は、３つの部分に分離されている。筐体の下部は、Ａ室とＢ室に分離されている。Ａ室には電源装置１３２が配置される。Ａ室とＢ室とは隔壁２１５で分離されている。
FIG. 3 shows a layout diagram of each component of the semiconductor device test apparatus of the present invention. The
各室は、静電シールド、電磁シールド等がされている。電源装置１３２、スイッチ回路基板２０１、トランジスタ１１７は動作／非動作を繰り返すことにより大きなノイズを発生する。ノイズにより、回路基板等が誤動作する。各室をシールドすることにより誤動作を防止する。シールドは、導通を有する板、導電板、導電フィルム、金属板、金属フィルム、金網を各室の周りあるいは隔壁２１４、隔壁２１５外部あるいは内部に取り付ける、または配置することにより実現する。
Each room is equipped with an electrostatic shield, an electromagnetic shield, etc. The
Ｃ室には、図２に示す加熱冷却プレート１３４、循環水パイプ１３５等が配置され、加熱冷却プレート１３４上に試験をするトランジスタ１１７が配置される。隔壁は壁に特定されるものではなく、空間を区切る分離部であれば良い。Ｃ室とＡ室、Ｃ室とＢ室間には隔壁２１４が形成されている。Ｃ室の加熱冷却プレートの周囲には漏水センサ（図示せず）が配置されている。循環水（冷却媒体）等が漏れると漏水センサが働き、半導体素子試験装置を停止または警報を発するように構成されている。
In the C chamber, the heating /
加熱冷却プレートの周囲には、排水用の溝が形成され、加熱冷却プレートから循環水（冷却媒体）が漏れると排水用の溝に、循環水（冷却媒体）が流れ込み、半導体素子試験装置外に排出されるように構成されている。
加熱冷却プレート１３４はトレイ（図示せず）に搭載され、トレイは隔壁２１４から脱着できるように構成されている。
以上のように、隔壁２１４は循環水パイプ１３５が損傷しても、下側のＡ室、Ｂ室に循環水（冷却媒体）等が漏れないように構成されている。
A drainage groove is formed around the heating / cooling plate, and when the circulating water (cooling medium) leaks from the heating / cooling plate, the circulating water (cooling medium) flows into the drainage groove and goes out of the semiconductor device test device. It is configured to be discharged.
The heating /
As described above, the
電源装置１３２が配置されたＡ室と、駆動回路系が配置されたＢ室間には隔壁２１５が形成されている。隔壁２１５には静電シールド板が配置され、電源装置１３２のノイズが遮蔽され、ノイズはＢ室の駆動回路系には印加されない。
A
本発明の実施例では、Ｃ室からフォークプラグ２０５を差し込み、Ｂ室の導体板２０４と接続するとして説明する。隔壁２１４にはフォークプラグ２０５を挿入する開口部２１６が形成されている。
In the embodiment of the present invention, the
上側から下側にフォークプラグ２０５を挿入する動作は容易である。しかし、本発明はこれに限定するものではない。たとえば、Ｃ室に導体板２０４が配置され、Ｂ室からフォークプラグ２０５を挿入して、フォークプラグ２０５と導体板２０４とを電気的に接続してもよい。
The operation of inserting the fork plug 205 from the upper side to the lower side is easy. However, the present invention is not limited to this. For example, the
なお、隔壁２１４、隔壁２１５とは、壁状の構造物、板状の構造物、フィルム状の物、メッシュ状の物等が例示される。隔壁とは、半導体素子試験装置の第１の部分と第２の部分とを分離するものであればどのような物でもよい。
Examples of the
図６に図示するように、マザー基板２０７にコネクタ２１３が取り付けられている。マザー基板２０７のコネクタ２１３にコントロール回路基板１１１、デバイス制御回路基板２０９、スイッチ回路基板２０１が取り付け、あるいは挿入されている。試験するトランジスタ１１７の個数に応じて準備するスイッチ回路基板２０１の枚数は、マザー基板２０７に取り付けるスイッチ回路基板２０１の枚数を変更することにより容易に実現できる。
As shown in FIG. 6, the
マザー基板２０７には、温度情報Ｔｊ、電圧Ｖｉ、可変抵抗回路１２５の制御信号、定電流回路１１８の制御信号等が伝送される。また、各回路の電源配線、グランド配線が形成され、コネクタ２１３を介して各回路基板に供給されている。
導体板２０４は、スイッチ回路基板２０１からはみ出るように配置されている。このはみ出た部分、延長された部分にフォークプラグ２０５が接続される。
Temperature information Tj, voltage Vi, control signal of
The
フォークプラグ２０５ａはスイッチ回路基板２０１ａの導体板２０４ａと接続される。電源配線２１２は隔壁２１５の開口部２１６を介して、スイッチ回路基板２０１ａと接続される。
The
フォークプラグ２０５ｄはスイッチ回路基板２０１ｂの導体板２０４ｃと接続される。電源配線２１２は隔壁２１５の開口部２１６を介して、スイッチ回路基板２０１ｂと接続される。フォークプラグ２０５ｂはスイッチ回路基板２０１ａの導体板２０４ｂと接続される。電源配線２１２は隔壁２１５の開口部２１６を介して、スイッチ回路基板２０１ａと接続される。
The
図１、図１２等に図示するように、スイッチ回路基板２０１ｂの導体板２０４ｄと導体板２０４ｃ間にはスイッチ回路１２４ａが配置され、導体板２０４ｄと導体板２０４ｃ間を電気的に短絡する。電気的に短絡することにより、電源装置１３２が出力する電流Ｉｄが試験電流Ｉｄとしてトランジスタ１１７に供給される。
As shown in FIGS. 1 and 12, a
図１２に図示するように、スイッチ回路基板２０１ａの導体板２０４ａと導体板２０４ｂ間にはスイッチ回路１２４ｂが配置されている。スイッチ回路１２４ｂがオンすることにより、導体板２０４ａと導体板２０４ｂ間が電気的に短絡する。電気的に短絡することにより、電源装置１３２が出力する電流Ｉｄが放電電流Ｉｍとしてグランドに流れる。そのため、トランジスタ１１７のチャンネル間に電圧が印加されることはなく、また、トランジスタ１１７に電流が流れることはない。当然、トランジスタ等の電気素子に過電圧、過電流が印加されることがない。
As shown in FIG. 12, the
導体板２０４ｂには、フォークプラグ２０５ｃが接続される。導体板２０４ａにはフォークプラグ２０５ｂが接続される。また、導体板２０４ｄには、フォークプラグ２０５ｅが接続される。導体板２０４ｃにはフォークプラグ２０５ｄが接続される。
A
図５はフォークプラグ２０５の構成図である。図５（ａ）はスイッチ回路基板２０１に取り付けられた導体板２０４とフォークプラグ２０５とが結合された状態を示している。図５（ｂ）は図５（ａ）のＡＡ’線での断面を矢印方向から見たときの、導体板２０４とフォークプラグ２０５の結合状態を示している。
FIG. 5 is a configuration diagram of the
フォークプラグ２０５の材質はアルミニウム等の金属で構成されている。フォークプラグ２０５は下地にニッケルメッキ処理し、表面に銀メッキが施されている。
フォークフラグ２０５はネジ溝が形成されており、接続ボルト２１９で接続配線２１１をフォークプラグ２０５に取り付けができるように構成されている。
The material of the
The
凸状の接触部２２０は、リン青銅、銅合金で形成または構成されている。また、接触部２２０の表面は銀メッキが施されている。フォークプラグ２０５の導体板２０４への挿入力は４０以上６０Ｎ以下になるように構成されている。一例として、図６は、２枚のスイッチ回路基板２０１を図示している。同時あるいは順次、試験をするトランジスタ１１７数によりスイッチ回路基板２０１は２枚以上を必要とする。スイッチ回路基板２０１はマザー基板２０７のコネクタ２１３と接続される。
The convex contact portion 220 is formed or composed of phosphor bronze or a copper alloy. The surface of the contact portion 220 is silver-plated. The insertion force of the
図４に図示するように、フォークプラグ２０５ｃは、Ｃ室とＢ室間に設けられた隔壁２１４の開口部２１６から差し込まれ、導体板２０４ｂとフォークプラグ２０５ｃとが接続される。
As shown in FIG. 4, the
図３に図示するように、Ｃ室には試験するトランジスタ１１７、加熱冷却プレート１３４が配置され、Ｂ室にはトランジスタ１１７の試験のための駆動回路等が配置されている。Ｃ室とＢ室とは隔壁２１４で分離されているため、加熱冷却プレート１３４等から冷媒液が漏れたとしてもＢ室に漏れることはない。
As shown in FIG. 3, a
なお、加熱冷却プレート１３４の周辺には漏水センサ（図示せず）が配置されている。また、冷却液が流出した場合、冷却液を試験装置外に排出する溝が形成されている。
A water leakage sensor (not shown) is arranged around the heating /
隔壁２１４には電磁シールド板、静電シールド板が配置、または形成され、トランジスタ１１７から発生したノイズにより、Ｂ室の駆動回路系が誤動作しないように構成されている。
An electromagnetic shield plate and an electrostatic shield plate are arranged or formed on the
試験するトランジスタ１１７に流す電流は数百アンペアと大きいため、使用する接続配線２１１の太さも太い。そのため、太い接続配線２１１、電源配線２１２は摺動性がなく、また、接続配線２１１、電源配線２１２は硬く、接続配線２１１、電源配線２１２は接続変更が容易でない。
Since the current flowing through the
本発明の半導体素子試験装置では、Ｃ室から挿入されたフォークプラグ２０５により、スイッチ回路基板２０１に接続できる。したがって、トランジスタ１１７の試験条件により使用するスイッチ回路基板２０１との接続変更は、接続配線２１１の結線変更する必要がなく、フォークプラグ２０５を挿入する開口部２１６位置の変更だけでよい。また、スイッチ回路基板２０１は、マザー基板２０７に接続するコネクタ２１３の位置の変更だけでよい。
In the semiconductor device test apparatus of the present invention, the
以上のように、トランジスタ１１７を試験する内容、試験するトランジスタ１１７の個数に応じて、マザー基板２０７に接続するスイッチ回路基板２０１、デバイス制御回路基板２０９を配置し、スイッチ回路基板２０１等と接続切り替えは、隔壁２１４の開口部２１６に挿入するフォークプラグ２０５位置を変更することにより実施する。
As described above, the
図１、図３、図１２、図１３等に図示するように、トランジスタ１１７に接続された接続配線２１１ｂはフォークプラグ２０５ｃに接続されている。トランジスタ１１７に接続された接続配線２１１ａはフォークプラグ２０５ｅに接続されている。
As shown in FIGS. 1, 3, 12, 13, 13 and the like, the
図１９等に図示するように、電源装置１３２の出力を短絡するスイッチ回路基板２０１ａは半導体素子試験装置に１つでよい。電源装置１３２の出力を短絡することにより、試験をする複数のトランジスタ１１７には電圧、電流が印加されないようにできるからである。
As shown in FIG. 19 and the like, the
つまり、試験をするトランジスタ１１７が複数であっても、スイッチ回路基板２０１ａは１基板であっても用途として充足する。電源装置１３２の出力電流ＩｄをＩｍとしてグランドラインに流せば良いからである。
That is, even if there are a plurality of
スイッチ回路基板２０１ｂは、試験するトランジスタ１１７の個数に対応する枚数が必要である。たとえば、試験するトランジスタ１１７が１２個であれば、スイッチ回路基板２０１ｂは１２枚準備することが好ましい。スイッチ回路基板２０１ａとスイッチ回路基板２０１ｂは同一の仕様とすることはコスト的にも有利である。
The
スイッチ回路基板２０１には、スイッチ回路１２４としてのトランジスタ等を複数実装する。スイッチ回路１２４の個数が多いほど、２枚の導体板２０４間を短絡するインピーダンスが小さくなる。スイッチ回路１２４ｂのオン抵抗は、試験するトランジスタ１１７のオン抵抗よりも小さくなるように、スイッチ回路基板２０１ａに実装するスイッチ回路１２４ｂの個数を決定する。
A plurality of transistors or the like as the switch circuit 124 are mounted on the
図７、図８は、隔壁２１４の開口部２１６にフォークプラグ２０５を挿入した状態を図示したものである。図７は隔壁２１４の表面から見た図であり、図８は隔壁２１４の裏面から見た図である。
7 and 8 show a state in which the
図７の導体板２０４ｂには、一例として、フォークプラグ２０５ｂと複数のフォークプラグ２０５ｃ（フォークプラグ２０５ｃ１〜フォークプラグ２０５ｃ５）が接続されている。導体板２０４ｄ１にはフォークプラグ２０５ｅ１、導体板２０４ｄ２にはフォークプラグ２０５ｅ２、導体板２０４ｄ３にはフォークプラグ２０５ｅ３、導体板２０４ｄ４にはフォークプラグ２０５ｅ４、導体板２０４ｄ５にはフォークプラグ２０５ｅ５が接続されている。
As an example, a
フォークプラグ２０５ｃとフォークプラグ２０５ｅ間にはそれぞれ試験するトランジスタ１１７が接続されている。試験するトランジスタ１１７の個数分のスイッチ回路基板２０１ｂがマザー基板２０７に実装される。開口部２１６はスイッチ回路基板２０１の導体板２０４の位置に対応して形成されている。
なお、図示していないが、スイッチ回路基板２０１のスイッチ回路１２４がオンオフすることにより大きなノイズが発生する。この対策として、スイッチ回路基板２０１とスイッチ回路基板２０１間に金属板を配置し、この金属板はアース接地している。
Although not shown, a large noise is generated when the switch circuit 124 of the
各図面では、スイッチ回路１２４はスイッチ回路基板２０１に１個を図示している。しかし、実際には導体板２０４間には、図３のスイッチ回路基板２０１ｂに図示するように複数のスイッチ回路１２４が配置されている。スイッチ回路基板２０１に複数のスイッチ回路１２４を配置することにより導体板２０４間（たとえば、導体板２０４ｃと導体板２０４ｅ間）を低抵抗で短絡することができる。
In each drawing, one switch circuit 124 is shown on the
スイッチ回路１２４の発熱は導体板２０４に放熱される。また、スイッチ回路１２４には放熱板（図示せず）が取り付けられている。スイッチ回路１２４のグランド端子はスイッチ回路基板２０１のグランドに接続される。導体板２０４の熱はスイッチ回路基板２０１のグランド銅箔を介しても放熱される。
The heat generated by the switch circuit 124 is dissipated to the
図３に図示するように、スイッチ回路基板２０１には、２つの導体板２０４が取り付けられ、２つの導体板２０４を短絡するようにスイッチ回路１２４が配置されている。
図１２は第１の実施例における本発明の半導体素子試験装置の等価回路図である。
As shown in FIG. 3, two
FIG. 12 is an equivalent circuit diagram of the semiconductor device test apparatus of the present invention in the first embodiment.
図３、図１２に図示するように、スイッチ回路基板２０１ａには導体板２０４ａ、導体板２０４ｂが取り付けられている。導体板２０４ａは、フォークプラグ２０５ａと接続されている。フォークプラグ２０５ａは電源装置１３２の出力端子と接続されている。導体板２０４ｂはフォークプラグ２０５ｂと接続されている。フォークプラグ２０５ｂは電源装置１３２のグランド端子と接続されている。
As shown in FIGS. 3 and 12, a
スイッチ回路１２４ｂがオンすると電源装置１３２の出力端子間が短絡され、短絡電流Ｉｍが流れる。そのため、電源装置１３２の出力電流はトランジスタ１１７には供給されない。スイッチ回路１２４ｂがオープンの時に、電源装置１３２の出力電流Ｉｄがトランジスタ１１７に供給される。
When the
スイッチ回路基板２０１ｂには導体板２０４ｃ、導体板２０４ｄが取り付けられている。導体板２０４ｃは、フォークプラグ２０５ｄと接続されている。フォークプラグ２０５ｄは電源装置１３２の出力端子と接続されている。導体板２０４ｄはフォークプラグ２０５ｅと接続されている。フォークプラグ２０５ｅは試験を行うトランジスタ１１７のコレクタ端子と接続されている。
A
図３、図４、図６、図７等に図示するように、フォークプラグ２０５ｅは隔壁２１４に開口された開口部２１６に差し込まれて、導体板２０４ｄと結合（電気的に接続）されている。また、フォークプラグ２０５ｃは隔壁２１４に開口された開口部２１６に差し込まれて、導体板２０４ｄと結合される。
As shown in FIGS. 3, 4, 6, 7, and the like, the
スイッチ回路基板２０１ｂにはスイッチ回路１２４ａが配置され、スイッチ回路１２４ａがオンすると電源装置１３２からの出力電流Ｉｄがトランジスタ１１７に流す試験電流Ｉｄとして、トランジスタ１１７に供給される。
A
スイッチ回路基板２０１ｂは筐体２１０のＢ室に配置されているが、Ｃ室から隔壁２１４の開口部２１６から差し込まれたフォークプラグ２０５により、スイッチ回路基板２０１ｂと試験を行うトランジスタ１１７が電気的に接続される。
Although the
図４、図７等に図示すように、フォークプラグ２０５と導体板２０４とが接続される。図４において、スイッチ回路基板２０１は平行して配置されているように図示している。実際にはスイッチ回路基板２０１は基板ラックに並行した挿入されて配列されている。基板ラックの側面にはマザー基板が配置され、各回路基板への制御信号は、マザー基板から供給される。
As shown in FIGS. 4 and 7, the
以上の実施例では、スイッチ回路基板２０１に導体板２０４が取り付けられているとして説明したが、これに限定するものではない。たとえば、導体板２０４を配置し、この導体板２０４とスイッチ回路基板２０１とを配線などで固定的に接続してもよいことは言うまでもない。
In the above embodiment, it has been described that the
図１９に図示する実施例では、電源配線２１２ｂは接地（グランド電位あるいは基準電位）されている。複数の導体板２０４ｂ（導体板２０４ｂ１〜導体板２０４ｂｎ）は、電源配線２１２ｂと電気的に接続されている。導体板２０４ｂ（導体板２０４ｂ１〜導体板２０４ｂｎ）とフォークプラグ２０５ｃ（フォークプラグ２０５ｃ１〜フォークプラグ２０５ｃｂ）とが電気的に接続されている。
In the embodiment illustrated in FIG. 19, the
トランジスタ１１７Ｑ１のコレクタ端子ｃはフォークプラグ２０５ｅ１が接続され、フォークプラグ２０５ｅ１はスイッチ回路基板２０１ｂ１の導体板２０４ｄ１と電気的に接続されている。 A fork plug 205e1 is connected to the collector terminal c of the transistor 117Q1, and the fork plug 205e1 is electrically connected to the conductor plate 204d1 of the switch circuit board 201b1.
トランジスタ１１７Ｑ２のコレクタ端子ｃはフォークプラグ２０５ｅ２が接続され、フォークプラグ２０５ｅ２はスイッチ回路基板２０１ｂ２の導体板２０４ｄ２と電気的に接続されている。 A fork plug 205e2 is connected to the collector terminal c of the transistor 117Q2, and the fork plug 205e2 is electrically connected to the conductor plate 204d2 of the switch circuit board 201b2.
同様に、トランジスタ１１７Ｑｎ（ｎは３以上の整数）のコレクタ端子ｃはフォークプラグ２０５ｅｎが接続され、フォークプラグ２０５ｅｎはスイッチ回路基板２０１ｂｎの導体板２０４ｄｎと電気的に接続されている。 Similarly, the collector terminal c of the transistor 117Qn (n is an integer of 3 or more) is connected to the fork plug 205en, and the fork plug 205en is electrically connected to the conductor plate 204dn of the switch circuit board 201bn.
導体板２０４ｂ１〜導体板２０４ｂｎは電源配線２１２ｂと接続され、電源配線２１２ｂは接地されている。したがって、導体板２０４ｂ１〜導体板２０４ｂｎを共通の導体板２０４ｂと置き換えてもよい。共通の導体板２０４ｂに、開口部２１６を介してフォークプラグ２０５ｃ１〜フォークプラグ２０５ｃｎを挿入し、フォークプラグ２０５ｃ１〜フォークプラグ２０５ｃｎと導体板２０４ｂとを電気的に接続をする。
The conductor plate 204b1 to the conductor plate 204bn are connected to the
図１９は、導体板２０４ｂは、複数の導体板２０４ｂ１〜導体板２０４ｂｎと図示しているが、複数の導体板２０４ｂ１〜導体板２０４ｂｎは接地されている。したがって、電気的には１つの導体板２０４ｂを配置し、導体板２０４ｂにフォークプラグ２０５ｃ１〜フォークプラグ２０５ｃｎを接続すればよい。
フォークプラグ２０５ｅ１〜フォークプラグ２０５ｅｎは異なる導体板２０４ｄ１〜導体板２０４ｄｎに接続をする。
In FIG. 19, the
The fork plug 205e1 to the fork plug 205en are connected to different conductor plates 204d1 to 204dn.
複数のトランジスタ１１７Ｑ１〜トランジスタ１１７Ｑｎの試験は、導体板２０４ｄ１〜導体板２０４ｄｎへのフォークプラグ２０５ｅ１〜フォークプラグ２０５ｅｎの接続変更と、導体板２０４ｂへのフォークプラグ２０５ｃ１〜フォークプラグ２０５ｃｎの接続変更を実施することにより選択できる。
In the test of the plurality of transistors 117Q1 to 117Qn, the connection of the fork plug 205e1 to the fork plug 205en to the conductor plate 204d1 to the conductor plate 204dn is changed, and the connection of the fork plug 205c1 to the fork plug 205cn to the
図７、図８では、導体板２０４ｂを共通にし、フォークプラグ２０５ｂ、フォークプラグ２０５ｃ１〜フォークプラグ２０５ｃ５を、導体板２０４ｂと電気的に接続している。
In FIGS. 7 and 8, the
フォークプラグ２０５ｅ１は導体板２０４ｄ１と電気的に接続し、フォークプラグ２０５ｅ２は導体板２０４ｄ２と電気的に接続し、フォークプラグ２０５ｅ３は導体板２０４ｄ３と電気的に接続し、フォークプラグ２０５ｅ４は導体板２０４ｄ４と電気的に接続のように、１つのフォークプラグ２０５ｅと１つの導体板２０４ｄとを電気的に接続している。また、１つの隔壁２１４に複数の開口部２１６を形成し、開口部２１６にフォークプラグ２０５を挿入する。
The fork plug 205e1 is electrically connected to the conductor plate 204d1, the fork plug 205e2 is electrically connected to the conductor plate 204d2, the fork plug 205e3 is electrically connected to the conductor plate 204d3, and the fork plug 205e4 is electrically connected to the conductor plate 204d4. Like the electrical connection, one
図７、図８の構成では、フォークプラグ２０５に取り付けられた接続配線２１１が煩雑になり、接続配線２１１が阻害してフォークプラグ２０５を開口部２１６に挿入が困難になる場合がある。特に接続配線２１１が太く、柔軟性がない場合に顕著になる。
In the configurations of FIGS. 7 and 8, the
この課題に対して、本発明は図９に図示するように、共通の導体板２０４に接続するフォークプラグ２０５の列と、１つまたは複数のフォークプラグ２０５を接続する導体板２０４の列を分離する。
To solve this problem, as shown in FIG. 9, the present invention separates a row of fork plugs 205 connected to a
図９等は本発明の技術的思想を説明するための図面である。図９では、一例として３つ以上のフォークプラグ２０５を接続する導体板２０４ｂを配置し、導体板２０４ｂ複数のフォークプラグ２０５ｂ、複数のフォークプラグ２０５ｄを取り付けている。また、２つのフォークプラグ２０５を接続する導体板２０４ａ１〜導体板２０４ａ６を配置し、各導体板２０４ａ１〜導体板２０４ａ６にフォークプラグ２０５ａ、フォークプラグ２０５ｃを取り付けている。導体板２０４ａ１〜導体板２０４ａ６は直線状に配置している。また、導体板２０４ｂと導体板２０４ａは略並行に配置している。
FIG. 9 and the like are drawings for explaining the technical idea of the present invention. In FIG. 9, as an example, a
図１９で示す導体板２０４ｂ１、導体板２０４ｂ２〜導体板２０４ｂｎを、図９で示す導体板２０４ｂと置き換えた状態と類似する。また、図１９で示す導体板２０４ｄ１を図９で示す導体板２０４ａ１、導体板２０４ｄ２を導体板２０４ａ２、導体板２０４ｄ３を導体板２０４ａ３、・・・・、導体板２０４ｄ６を導体板２０４ａ６に置き換えた状態と類似する。
It is similar to the state in which the conductor plate 204b1 and the conductor plate 204b2 to FIG. 19 shown in FIG. 19 are replaced with the
図９において、トランジスタ１１７の端子電極２２６ｂ（Ｎ端子）はフォークプラグ２０５ａと電気的に接続され、トランジスタ１１７の端子電極２２６ａ（Ｐ端子）はフォークプラグ２０５ｃと電気的に接続されている。フォークプラグ２０５ａは導体板２０４ａと電気的に接続され、フォークプラグ２０５ｃは導体板２０４ｂ4と電気的に結合されている。
In FIG. 9, the
スイッチ回路基板２０１にはフォークプラグ２０５ｂとフォークプラグ２０５ｄが接続されている。フォークプラグ２０５ｂは導体板２０４ａと電気的に接続され、フォークプラグ２０５ｄは導体板２０４ｂと電気的に接続されている。
A
フォークプラグ２０５ｂとフォークプラグ２０５ｄは導体板２０４ｂ接続されることにより電気的に共通に維持される。フォークプラグ２０５ａとフォークプラグ２０５ｃは導体板２０４ａ接続されることにより電気的に共通に維持される。
トランジスタ１１７ａ〜トランジスタ１１７ｅはそれぞれコネクタ２０２を介してコントロール回路基板１１１と接続される。
The
The
図１０に図示するように、フォークプラグ挿入板２３１ａには開口部２０６ｂが形成され、フォークプラグ挿入板２３１ｂには開口部２０６ｂが形成されている。フォークプラグ挿入板２３１ａの開口部２０６ｂは導体板２０４ｂに沿って配置される。フォークプラグ挿入板２３１ａの開口部２０６ｂは導体板２０４ａに沿って配置される。
As shown in FIG. 10, an opening 206b is formed in the fork plug
接続配線２１１ａ、接続配線２１１ｂ、接続配線２１１ｃ、接続配線２１１ｄは各々のフォークプラグ２０５と接続され、各接続配線２１１は各々が略並行位置となるように配置される。接続配線２１１を略並行位置に配置することにより、図８、図９に図示するような接続配線２１１との交差等がなくなり、フォークプラグ２０５が開口部２０６に挿入することが容易になる。したがって、トランジスタ１１７ａ〜トランジスタ１１７ｅのいずれを試験するかを、フォークプラグ２０５の開口部２０６への挿入あるいは非挿入により切り替えすることが容易になる。
The
図１１に図示するように、フォークプラグ挿入板２３１ａとフォークプラグ挿入板２３１ｂとは、垂直方向に高さＨの段差があるように構成または形成されている。
As shown in FIG. 11, the fork plug
フォークプラグ挿入板２３１ａとフォークプラグ挿入板２３１ｂには開口部２１６ｂが形成されている。隔壁２１４には開口部２１６ａが形成されている。フォークプラグ２０５は開口部２１６ａ、開口部２１６ｂに挿入され、フォークプラグ２０５は開口部２１６ａ、開口部２１６ｂ、および導体板２０４で支持される。したがって、フォークプラグ２０５の支持は強固なものになっている。
An
図９に図示するように、フォークプラグ挿入板２３１ａにはフォークプラグ２０５ｂ、フォークプラグ２０５ｄが挿入され、フォークプラグ２０５ｂには接続配線２１１ｂが接続されている。フォークプラグ２０５ａには接続配線２１１ａが接続され、フォークプラグ２０５ｂには接続配線２１１ｂが接続されている。フォークプラグ２０５ｃには接続配線２１１ｃ接続され、フォークプラグ２０５ｄには接続配線２１１ｄが接続されている。
As shown in FIG. 9, a
したがって、図１１に図示するように、接続配線２１１ｂ、接続配線２１１ｄが下位置に配置され、接続配線２１１ａ、接続配線２１１ｃが上位置に配置される。そのため、接続配線２１１ｂ、接続配線２１１ｄと、接続配線２１１ａ、接続配線２１１ｃとは配線位置空間が上下方向に異なり、配線交差等は発生しない。そのため、開口部２１６に挿入するフォークプラグ２０５の脱着、圧入等が容易になる。
以上の図９、図１０、図１１等で説明した事項は本発明の他の実施例に適用すること、また、他の実施例と組み合わせることができることは言うまでもない。
Therefore, as shown in FIG. 11, the
Needless to say, the matters described in FIGS. 9, 10, 11 and the like can be applied to other embodiments of the present invention and can be combined with other embodiments.
図１２、図１３、図１４は、第１の実施例における本発明の半導体素子の試験方法の説明図である。図１４においてＶｇｓは、試験をするトランジスタ１１７のゲート端子に印加するゲート信号である。電流Ｉｄは試験時にトランジスタ１１７に流す電流である。説明を容易にするため、トランジスタ１１７がオン時に定電流Ｉｄを流すとしている。
12, 13, and 14 are explanatory views of the test method for the semiconductor device of the present invention in the first embodiment. In FIG. 14, Vgs is a gate signal applied to the gate terminal of the
図１４（ｃ）Ｓｔ１はダイオードＤｉに電流Ｉｃを流すタイミング信号であり、Ｓｔ１がＨレベルの時、トランジスタ１１７のダイオードＤｉに電流が流れる。オペアンプ回路１１６はダイオードＤｉの端子間電圧を取得し、温度測定回路１１５は端子間電圧を温度情報Ｔｊに変換する。温度情報Ｔｊはコントロール回路基板（コントローラ）１１１に送られ、コントロール回路基板（コントローラ）１１１は温度情報Ｔｊに基づいてトランジスタ１１７の試験を実施する。
FIG. 14 (c) St1 is a timing signal for passing a current Ic through the diode Di, and when St1 is at the H level, a current flows through the diode Di of the
電流Ｉｄは試験を行うトランジスタ１１７に流れる電流であり、電源装置１３２が出力する電流である。Ｓｔ１、Ｓｔ２は温度測定用のダイオードに測定用電流を流す時間あるいは温度の測定時間である。
図１４（ｅ）Ｓｓａはスイッチ回路１２４ａのオンオフ信号、図１４（ｆ）Ｓａｂはスイッチ回路１２４ｂのオンオフ信号である。
The current Id is a current flowing through the
FIG. 14 (e) Ssa is an on / off signal of the
図１４（ｇ）Ｖｃｅはトランジスタ１１７のｃ端子の電圧（トランジスタ１１７のチャンネル電圧）、温度情報Ｔｊは測定されたトランジスタ１１７の温度変化を示す。
FIG. 14 (g) Vce shows the voltage of the c terminal of the transistor 117 (channel voltage of the transistor 117), and the temperature information Tj shows the measured temperature change of the
図１４（ａ）に図示するように、ゲートドライバ回路１１３からゲート信号Ｖｇｓがトランジスタ１１７のゲート端子ｇに印加される。ゲート信号Ｖｇｓは周期時間ｔｃｙｃｌｅ、オン時間ｔｏｎである。周期時間ｔｃｙｃｌｅ、オン時間ｔｏｎはゲート信号制御回路１１２で任意の値に設定することができる。また、オン電圧Ｖｇも任意の電圧に設定することができる。
As shown in FIG. 14A, the gate signal Vgs is applied to the gate terminal g of the
図１４（ｄ）Ｓｔ２は図１７に示す実施例において、ダイオードＤｓａ、ダイオードＤｓｂに電流Ｉｃを流すタイミング信号である。Ｓｔ２がＨレベルの時、トランジスタ１１７のダイオードＤｓａまたはＤｓｂに電流が流れる。トランジスタ１１７と独立したデバイス（ダイオード）に定電流Ｉｃを流して温度情報Ｔｊを取得する場合である。
FIG. 14 (d) St2 is a timing signal for passing a current Ic through the diode Dsa and the diode Dsb in the embodiment shown in FIG. When St2 is H level, a current flows through the diode Dsa or Dsb of the
図１７の実施例では、オペアンプ回路１１６はダイオードＤｓａまたはＤｓｂの端子間電圧を取得し、温度測定回路１１５は端子間電圧を温度情報Ｔｊに変換する。温度情報Ｔｊはコントロール回路基板（コントローラ）１１１に送られる。コントロール回路基板（コントローラ）１１１は温度情報Ｔｊに基づいてトランジスタ１１７の試験を実施する。Ｓｔ２に関連する事項は、図１７等で説明する。
In the embodiment of FIG. 17, the
理解を容易にするため、測定された温度情報Ｔｊは図１４（ｈ）で示すように、Ｔ１からＴ２の間を変化するとして説明する。温度情報Ｔｊはトランジスタ１１７に通電されることにより高くなり、通電する電流が停止すると低下する。また、温度情報Ｔｊはトランジスタ１１７の特性変化にともなって変化する。
For ease of understanding, the measured temperature information Tj will be described as varying between T1 and T2, as shown in FIG. 14 (h). The temperature information Tj increases when the
図１４（ｅ）Ｓｓａはスイッチ回路Ｓｓａのオンオフ制御信号のタイミングを示す。ＳｓａがＶｏｎになるとスイッチ回路Ｓｓａがクローズ（オン）する。０の場合は、スイッチ回路Ｓｓａがオープン（オフ）になり、トランジスタ１１７への電流あるいは電圧の印加が遮断される。
FIG. 14 (e) Ssa shows the timing of the on / off control signal of the switch circuit Ssa. When Ssa becomes Von, the switch circuit Ssa closes (on). If it is 0, the switch circuit Ssa is opened (off), and the application of current or voltage to the
図１４（ｆ）Ｓｓｂはスイッチ回路Ｓｓｂのオンオフ制御信号のタイミングを示す。ＳｓｂがＶｏｎになるとスイッチ回路Ｓｓｂがクローズ（オン）する。０の場合は、スイッチ回路Ｓｓｂがオープン（オフ）になる。 FIG. 14 (f) Ssb shows the timing of the on / off control signal of the switch circuit Ssb. When Ssb becomes Von, the switch circuit Ssb is closed (on). If it is 0, the switch circuit Ssb is opened (off).
図１４（ｇ）Ｖｃｅはトランジスタ１１７のチャンネル電圧（エミッタ端子とコレクタ端子間の電圧）である。トランジスタ１１７のオンオフにともなって、サージ電圧、ザージ電流が発生する。また、トランジスタ１１７のオン抵抗の変化にともないＶｃｅ波形が時間的に複雑に変化する。また、ダイオードＤｉに電流Ｉｃが流れることにより、トランジスタ１１７のＶｃｅ波形は変化する。
FIG. 14 (g) Vce is the channel voltage (voltage between the emitter terminal and the collector terminal) of the
本明細書、図面では、説明を容易にするため、あるいは作図を容易にするため、トランジスタ１１７がオンの時はチャンネル間電圧Ｖｃｅが電圧Ｖｎになるとし、トランジスタがオフの時はチャンネル間電圧Ｖｃｅが電圧Ｖｅになるとして説明をする。
ゲート信号は、周期ｔｃｙｃｌｅ、オン時間ｔｏｎ、オフ時間ｔｏｆｆで試験をするトランジスタ１１７のゲート端子に印加される。
In the present specification and drawings, in order to facilitate explanation or drawing, it is assumed that the interchannel voltage Vce becomes the voltage Vn when the
The gate signal is applied to the gate terminal of the
ゲート信号Ｖｇｓはトランジスタ１１７がＮチャンネルの場合は、グランド（接地）電圧０（Ｖ）がオフ電圧であり、Ｖｇがオン電圧である。トランジスタ１１７がＰチャンネルの場合は、オン電圧の電位とオフ電圧の電位を変更する。
When the
トランジスタ１１７をオンする前のｔｎ２期間は、オフ電圧よりもマイナス側のＶｔ電圧にする。また、トランジスタ１１７をオフ後のｔｎ１期間は、オフ電圧よりもマイナス側のＶｔ電圧にする。
Ｖｔ電圧は、０（Ｖ）よりも低く、−４（Ｖ）よりも高い電圧である。したがって、Ｖｔとは、−４（Ｖ）以上、かつ０（Ｖ）よりも低い電圧である。
なお、トランジスタ１１７がＳｉＣの場合はオフ電圧をＶｔ電圧とし、ＩＧＢＴの場合は、オフ電圧を０（Ｖ）とする。
The tn2 period before turning on the
The Vt voltage is lower than 0 (V) and higher than -4 (V). Therefore, Vt is a voltage of -4 (V) or more and lower than 0 (V).
When the
以上のように、試験するトランジスタ１１７の種類に応じて、トランジスタ１１７に供給するオフ電圧を変更できるように本発明の半導体素子試験装置を構成している。
As described above, the semiconductor device test apparatus of the present invention is configured so that the off voltage supplied to the
Ｖｔ電圧が印加されている時に、Ｓｔ１（Ｓｔ２）をＨレベルにしてトランジスタ１１７の温度を測定する。Ｖｔ電圧を印加している期間、あるいはトランジスタ１１７がオフ期間にダイオードＤｉに定電流Ｉｃを流す。また、Ｓｔ１（Ｓｔ２）のＨレベルに期間には定電流Ｉｃを流す。
When the Vt voltage is applied, St1 (St2) is set to H level and the temperature of the
トランジスタ１１７のゲート端子にＶｔ電圧が印加されることにより、トランジスタ１１７のオフ状態が安定し、温度情報Ｔｊの測定を安定して実施することができる。また、温度情報Ｔｊの測定時にノイズが乗りにくく、温度情報Ｔｊの測定精度が向上する。
By applying the Vt voltage to the gate terminal of the
トランジスタ１１７のゲート端子にＶｔ電圧を印加することにより、トランジスタ１１７のリーク電流が減少し、Ｖｉ電圧の測定精度が向上、また測定が安定する。
By applying the Vt voltage to the gate terminal of the
ゲート信号Ｖｇｓは、ｔｎ１、ｔｎ２の時間にＶｔ電圧にされる。一例としてｔｎ１、ｔｎ２の時間は、０．２ｍ秒以上２ｍ秒以下の時間である。トランジスタ１１７は０（Ｖ）でオフする。
The gate signal Vgs is converted to a Vt voltage at the time of tn1 and tn2. As an example, the time of tn1 and tn2 is 0.2 msec or more and 2 msec or less. The
したがって、トランジスタ１１７のゲート端子ｇには、Ｖｇ、０（Ｖ）、Ｖｔの３電圧を印加する。Ｖｔを印加している期間に、トランジスタのダイオードＤｉに電流を流して温度情報Ｔｊを測定する。
Therefore, three voltages of Vg, 0 (V), and Vt are applied to the gate terminal g of the
ダイオードＤｉに定電流Ｉｃを流すときには、スイッチ回路Ｓｓａをオフして、電源装置１３２からの電流がトランジスタ１１７に印加されないように制御する。
When a constant current Ic is passed through the diode Di, the switch circuit Ssa is turned off to control the current from the
ダイオードＤｉに定電流Ｉｃを流すことにより、ダイオードＤｉの端子電圧を取得し、オペアンプ回路１１６は端子電圧に対応するＶｉ電圧を出力する。Ｖｉ電圧は温度測定回路１１５に入力され、温度測定回路１１５はトランジスタ１１７の温度に対応する温度情報Ｔｊを求める。
By passing a constant current Ic through the diode Di, the terminal voltage of the diode Di is acquired, and the
温度情報Ｔｊはコントロール回路基板（コントローラ）１１１に転送され、コントロール回路基板（コントローラ）１１１は温度情報Ｔｊに基づいてトランジスタ１１７の試験の継続、停止、条件変更等、トランジスタ１１７の試験を制御する。
The temperature information Tj is transferred to the control circuit board (controller) 111, and the control circuit board (controller) 111 controls the test of the
図１４（ｅ）Ｓｓａはスイッチ回路１２４ａのオンオフ制御するタイミング信号である。図１４（ｆ）Ｓｓｂはスイッチ回路１２４ｂのオンオフ制御するタイミング信号である。
FIG. 14 (e) Ssa is a timing signal for on / off control of the
スイッチ回路１２４ａは、トランジスタ１１７のＶｇｓ信号がＶｇになってから、ｔｍ２時間遅れてオンする。ｔｍ２時間はコントロール回路基板（コントローラ）１１１により変更設定できるように構成されている。
The
スイッチ回路１２４ａがオンする前のｔｂ２時間前にスイッチ回路１２４ｂがオンする。スイッチ回路１２４ａがオンしてからｔｂ１時間後までスイッチ回路１２４ｂのオン状態は維持される。ｔｂ２時間、ｔｂ１時間は独立して変更設定できるように構成されている。
特に、ｔｂ１の設定は重要である。ｔｂ１の時間は、トランジスタ１１７のＶｃｅ電圧の波形を観察して、適正に設定あるいは変更する。
The
In particular, the setting of tb1 is important. The time of tb1 is set or changed appropriately by observing the waveform of the Vce voltage of the
スイッチ回路１２４ａは、トランジスタ１１７のＶｇｓ信号がＶｔになるｔｍ１時間前にオフする。ｔｍ１時間はコントロール回路基板（コントローラ）１１１により変更設定できるように構成されている。
The
スイッチ回路１２４ａがオフする前のｔａ２時間前にスイッチ回路１２４ｂがオンする。スイッチ回路１２４ａがオフしてからｔａ１時間後までスイッチ回路１２４ｂのオン状態は維持される。ｔａ２時間、ｔａ１時間は独立して変更設定できるように構成されている。
特に、ｔａ１の設定は重要である。ｔａ１の時間は、トランジスタ１１７のＶｃｅ電圧の波形を観察あるいは測定して、適正に設定あるいは変更する。
The
In particular, the setting of ta1 is important. The time of ta1 is set or changed appropriately by observing or measuring the waveform of the Vce voltage of the
スイッチ回路Ｓｓｂがオンすることにより、電源装置１３２の出力端子がグランド（接地ライン）と短絡し、電荷が放電される。電荷が放電されることにより電源装置１３２の端子電圧は０（Ｖ）（グランド電圧）となる。また、電源装置１３２が出力する電流Ｉｄを、電流Ｉｍとして接地（グランド）へ流す。したがって、電流Ｉｄはトランジスタ１１７に印加されることはなく、また、トランジスタ１１７のコレクタ電圧が上昇することはない。
When the switch circuit Ssb is turned on, the output terminal of the
ｔｂ２時間は、電源装置１３２の出力電圧が０（Ｖ）あるいは０（Ｖ）近傍になる時間、あるいは、電源装置１３２の出力電圧の方が、トランジスタ１１７のコレクタ電圧よりも低くなる時間を観察あるいは測定して設定する。
For tb2 hours, observe or observe the time when the output voltage of the
上記の電圧の関係が所定値になった時刻（ｔｂ２経過後）で、スイッチ回路１２４ａをオンさせて、電源装置１３２からの電流Ｉｄを印加する。このときは、スイッチ回路１２４ｂがオンしているため、電源装置１３２からの電流Ｉｄは、スイッチ回路１２４ｂを介して電流Ｉｍとしてグランド（接地ライン）に流れる。したがって、トランジスタ１１７には定電流Ｉｄは流れない。
スイッチ回路１２４ａがオンしてから、ｔｂ１時間経過後、スイッチ回路１２４ｂがオフし、試験電流Ｉｄがトランジスタ１１７に供給される。
試験電流Ｉｄは、図１４のように、スイッチ回路１２４ａに同期して、トランジスタ１１７に供給される。
At the time when the above voltage relationship reaches a predetermined value (after the elapse of tb2), the
One hour after
The test current Id is supplied to the
以上のようにスイッチ回路１２４ａ、１２４ｂを動作させることにより、トランジスタ１１７にはサージ電圧Ｖｓあるいは突入電流Ｉｓが印加されない。または、サージ電圧Ｖｓあるいは突入電流Ｉｓが抑制され、良好なトランジスタ１１７の試験を実施することができる。
By operating the
トランジスタ１１７への試験電流Ｉｄの停止時は、スイッチ回路１２４ａのオフさせるｔａ２前にスイッチ回路１２４ｂをオンさせる。スイッチ回路Ｓｓｂを介して、電源装置１３２が出力する定電流Ｉｄは電流Ｉｍとしてグランドに流れ、トランジスタ１１７には供給されない。
When the test current Id to the
ｔａ２時間は、電源装置１３２の出力電圧が０（Ｖ）あるいは０（Ｖ）近傍になる時間、あるいは、電源装置１３２の出力電圧の方が、トランジスタ１１７のコレクタ電圧よりも低くなる時間を測定、あるいは観察して設定する。
The ta2 time measures the time when the output voltage of the
上記の電圧の関係が所定値になった時刻（ｔａ２経過後）で、スイッチ回路１２４ａをオフさせる。スイッチ回路１２４ａがオフしてから、ｔａ１時間経過後、スイッチ回路１２４ｂがオフされる。
The
以上のようにスイッチ回路１２４ａ、１２４ｂを以上のように動作あるいは制御することにより、トランジスタ１１７にはサージ電圧Ｖｓあるいは突入電流Ｉｓが印加されない。また、サージ電圧Ｖｓあるいは突入電流Ｉｓが抑制され、良好なトランジスタ１１７の試験を実施することができる。
By operating or controlling the
トランジスタ１１７に定電流Ｉｄが供給されることにより、温度情報Ｔｊは上昇する。トランジスタ１１７への定電流Ｉｄが停止することにより、温度情報Ｔｊは下降する。温度情報ＴｊはＴ１とＴ２間を変動する。試験によりトランジスタ１１７の特性が変動すると温度情報Ｔｊは徐々に上昇する。
一定値の電流Ｉｄをトランジスタ１１７に印加するには、電源装置１３２を動作させ、トランジスタ１１７に電流Ｉｄを印加する。
By supplying the constant current Id to the
To apply a constant current Id to the
図１、図１２、図１３、図１５、図１７、図１８等に図示するように、ゲートドライバ回路１１３の可変抵抗回路１２５の抵抗値を設定あるいは変更することができる。抵抗値を設定あるいは変更することにより、ゲート信号Ｖｇｓの立ち上がり／立ち下がり波形は、図１５（ａ）の点線あるいは一点鎖線のように変化させることができる。
As shown in FIGS. 1, 12, 13, 15, 17, 17, 18, and the like, the resistance value of the
ゲート信号Ｖｇｓの変化あるいは設定により、トランジスタ１１７に流れる電流Ｉｄも図１５（ｂ）に図示するように、点線あるいは一点鎖線のように変化させることができる。
電流Ｉｄの立ち上り波形、立ち下り波形を変化させることにより、サージ電圧あるいは突入電流を調整あるいは抑制することができる。
By changing or setting the gate signal Vgs, the current Id flowing through the
By changing the rising waveform and falling waveform of the current Id, the surge voltage or the inrush current can be adjusted or suppressed.
温度情報Ｔｊは図１５（ｃ）に図示するように、試験によりトランジスタ１１７の特性が変化すると、実線から点線、点線から一点鎖線に変化する。温度情報ＴｊがＴｍのレベルに達した時に試験を停止する。あるいは、温度情報Ｔｊの変化割合が設定された変化割合になったときに試験を停止する。または試験条件を変更する。
As shown in FIG. 15 (c), the temperature information Tj changes from a solid line to a dotted line and from a dotted line to a alternate long and short dash line when the characteristics of the
図１６に図示するように、スイッチ回路Ｓｓａ（スイッチ回路１２４ａ）がオフ状態の時に、Ｓｔ１信号をＨにして、温度情報Ｔｊを測定する。Ｓｔ１信号は、ゲート信号がＶｔの時に、Ｈレベルにする。ｔｎ２期間で、ｔｃ２の期間にＨレベルにして、温度情報Ｔｊを測定する。ｔｎ１期間で、ｔｃ１の期間に温度情報Ｔｊを測定する。
As shown in FIG. 16, when the switch circuit Ssa (
ｔｃ２の期間に測定した温度情報Ｔｊは、トランジスタ１１７が冷却された時点の温度情報Ｔｊとなる。ｔｃ１期間に測定した温度情報Ｔｊは、トランジスタ１１７に電流Ｉｄを停止した直後の温度情報Ｔｊとなる。
試験の停止、条件変更、制御の変更等は、ｔｃ２の期間に測定した温度情報Ｔｊと、ｔｃ１期間に測定した温度情報Ｔｊで判断する。
The temperature information Tj measured during the period of tk2 becomes the temperature information Tj at the time when the
The test stop, condition change, control change, etc. are determined by the temperature information Tj measured during the tc2 period and the temperature information Tj measured during the tc1 period.
ｔｃ１期間に測定した温度情報Ｔｊがｔｃ２の期間に測定した温度情報Ｔｊに比較して変化率が大きい場合、ｔｃ１期間に測定した温度情報Ｔｊがｔｃ２の期間に測定した温度情報Ｔｊとの絶対値差が大きい場合等、測定値温度情報Ｔｊに対応して、試験を制御、変更する。 When the temperature information Tj measured during the tk1 period has a larger rate of change than the temperature information Tj measured during the tc2 period, the temperature information Tj measured during the tk1 period is an absolute value with the temperature information Tj measured during the tc2 period. The test is controlled and changed according to the measured value temperature information Tj, such as when the difference is large.
また、ｔｃ２の期間に測定した温度情報Ｔｊが標準値と所定値、異なっていると場合、トランジスタ１１７の接続状態、試験装置に問題があるかを判定し「試験を開始せず」の判断等を行う。
ｔｃ２あるいはｔｃ１期間に、Ｖｉを複数回、測定し、Ｖｉに対する温度情報Ｔｊを求める。
If the temperature information Tj measured during the tc2 period is different from the standard value by a predetermined value, it is determined whether there is a problem with the connection state of the
Vi is measured a plurality of times during the tk2 or tk1 period, and the temperature information Tj for Vi is obtained.
図１７の実施例は、本発明の第２の実施例における半導体素子試験装置および半導体素子の試験方法の説明図である。図１７におけるトランジスタ１１７は、温度測定用のダイオードＤｓ（ダイオードＤｓａ、ダイオードＤｓｂ）を別途設けている。ダイオードＤｓは、トランジスタ１１７と同一プロセスで形成される。
The example of FIG. 17 is an explanatory view of the semiconductor element test apparatus and the test method of the semiconductor element in the second embodiment of the present invention. The
図１７の実施例では、図１４（ｄ）のＳｔ２信号のタイミングで温度情報Ｔｊを測定する。スイッチ回路Ｓｓａ（スイッチ回路１２４ａ）がオフ状態の時に、Ｓｔ２信号をＨにして、温度情報Ｔｊを測定する。ｔｎ２期間で、ｔｃ２の期間にＨレベルにして、温度情報Ｔｊを測定する。ｔｃ１の期間は、ｔｏｎの期間、ｔｎ1の期間にいずれの期間に温度情報Ｔｊを測定してもよい。ｔｃ２の期間に測定した温度情報Ｔｊと、ｔｃ１期間に測定した温度情報Ｔｊは、平均を取り、温度情報Ｔｊを求める。
In the embodiment of FIG. 17, the temperature information Tj is measured at the timing of the St2 signal of FIG. 14 (d). When the switch circuit Ssa (
なお、ｔｃ２あるいはｔｃ１期間に、Ｖｉを複数回測定し、Ｖｉに対する温度情報Ｔｊを求める。図１４の他の信号あるいはスイッチ回路の動作は、図１で説明した実施例と同一あるいは同様である。
以上の実施例は、トランジスタ１１７に付加する、あるいは形成されたダイオードで温度情報Ｔｊを測定する実施例であった。
図１７の実施例では、トランジスタ１１７にトランジスタとは接続されていない（独立した）ダイオードＤｓが形成された実施例である。
In addition, Vi is measured a plurality of times during the period of tc2 or tc1 to obtain temperature information Tj for Vi. The operation of the other signal or switch circuit in FIG. 14 is the same as or similar to that of the embodiment described in FIG.
The above-described embodiment was an example in which the temperature information Tj was measured by a diode added to or formed on the
In the embodiment of FIG. 17, the diode Ds which is not connected to the transistor (independent) is formed in the
ダイオードＤｓａは定電流Ｉｃを流す向きに形成されている。ダイオードＤｓｂは定電流Ｉｃ’を流す向きに形成されている。定電流回路１１８（Ｐｃ）は定電流Ｉｃおよび定電流Ｉｃ’を発生する。 The diode Dsa is formed in a direction in which a constant current Ic flows. The diode Dsb is formed in the direction in which the constant current Ic'flows. The constant current circuit 118 (Pc) generates a constant current Ic and a constant current Ic'.
ダイオードＤｓａ、ダイオードＤｓｂは温度測定用のダイオードである。ダイオードＤｓａ、ダイオードＤｓｂの構造は、図１のダイオードＤｉと類似あるいは同一である。 The diode Dsa and the diode Dsb are diodes for temperature measurement. The structures of the diode Dsa and the diode Dsb are similar to or the same as those of the diode Di in FIG.
ダイオードＤｉがトランジスタ１１７の端子（端子ｃ、端子ｅ）と接続されているのに対して、ダイオードＤｓａ、ダイオードＤｓｂはトランジスタ１１７の端子とは接続されておらず、独立した端子に接続されている点、ダイオードＤｉは図１４（ｃ）のＳｔ１のタイミングで温度情報Ｔｊが測定されるのに対し、ダイオードＤｓａ、ダイオードＤｓｂは図１４（ｄ）Ｓｔ２のタイミングで温度情報Ｔｊが測定される点以外は、同一動作あるいは同一構成である。
While the diode Di is connected to the terminal (terminal c, terminal e) of the
図１７の実施例では、トランジスタ１１７に電流Ｉｄを流している状態でもダイオードに定電流Ｉｃを流すことができる。したがって、温度情報Ｔｊを測定する時間を自由に設定することができる。図１４（ｄ）に図示するように、ｔｃ１、ｔｃ２の位置を設定することができる。
In the embodiment of FIG. 17, a constant current Ic can be passed through the diode even when the current Id is flowing through the
ただし、ｔｃ２にあっては、図１４（ｄ）に示すように、ゲート信号がＶｔの期間に配置あるいは設定する。ｔｃ２の期間で測定する温度情報Ｔｊは、トランジスタ１１７が動作前の値として使用する。ｔｃ１の期間は、トランジスタ１１７の定電流Ｉｄを停止する直前が好ましい。なお、定電流Ｉｄの停止した直後でもよい。直前、直後とは１ｍ秒以内の時間とすることが好ましい。
図１４（ｄ）のＳｔ２はダイオードＤｓ（Ｄｓａ、Ｄｓｂ）の電流Ｉｃ（または電流Ｉｃ’）を流すタイミング信号である。
However, in tk2, as shown in FIG. 14D, the gate signal is arranged or set during the period of Vt. The temperature information Tj measured in the period of tk2 is used as a value before the operation of the
St2 in FIG. 14D is a timing signal for passing the current Ic (or current Ic') of the diode Ds (Dsa, Dsb).
Ｓｔ２がＨレベルの時、トランジスタ１１７のダイオードＤｓ（Ｄｓａ、Ｄｓｂ）に電流が流れる。オペアンプ回路１１６はダイオードＤｓの端子間電圧を取得し、温度測定回路１１５は端子間電圧を温度情報Ｔｊに変換する。
When St2 is H level, a current flows through the diodes Ds (Dsa, Dsb) of the
温度情報Ｔｊはコントロール回路基板（コントローラ）１１１に送られ、コントロール回路基板（コントローラ）１１１は温度情報Ｔｊにしたがってトランジスタ１１７の試験を実施あるいは停止あるいは制御を変更する。
The temperature information Tj is sent to the control circuit board (controller) 111, and the control circuit board (controller) 111 tests, stops, or changes the control of the
Ｓｔ２がＨレベルの時に、定電流回路１１８は定電流Ｉｃを流し、定電流ＩｃはダイオードＤｓａに流れる。また、定電流回路１１８は定電流Ｉｃ’を流し、定電流Ｉｃ’はダイオードＤｓｂに流れる。
When St2 is H level, the constant
定電流Ｉｃと定電流Ｉｃ’は同一の大きさの電流である。ただし、ダイオードＤｓａとダイオードＤｓｂの閾値電圧が異なる場合、ダイオードＤｓａとダイオードＤｓｂの特性が異なる場合等は、定電流Ｉｃと定電流Ｉｃ’の大きさを異ならせることが好ましい。 The constant current Ic and the constant current Ic'are currents of the same magnitude. However, when the threshold voltages of the diode Dsa and the diode Dsb are different, or when the characteristics of the diode Dsa and the diode Dsb are different, it is preferable that the constant current Ic and the constant current Ic'are different in magnitude.
オペアンプ回路１１６はダイオードＤｓａまたはＤｓｂの端子間電圧を取得し、温度測定回路１１５は端子間電圧を温度情報Ｔｊに変換する。温度情報Ｔｊはコントロール回路基板（コントローラ）１１１に送られ、コントロール回路基板（コントローラ）１１１は温度情報Ｔｊに基づいてトランジスタ１１７の試験を実施する。
The
定電流Ｉｃを流して求めた温度情報Ｔｊと、定電流Ｉｃ’を流して求めた温度情報Ｔｊとは、平均値をとる、あるいは重みづけ処理を行い、１つの温度情報Ｔｊの値とする。この温度情報Ｔｊを用いて、コントロール回路基板（コントローラ）１１１はトランジスタ１１７の試験を実施あるいは停止あるいは制御を変更する。
他の事項は、本明細書、図面で説明した事項あるいは内容と同一あるいは類似であるので説明を省略する。
The temperature information Tj obtained by passing a constant current Ic and the temperature information Tj obtained by passing a constant current Ic'are averaged or weighted to be one value of the temperature information Tj. Using this temperature information Tj, the control circuit board (controller) 111 tests the
Since other matters are the same as or similar to the matters or contents described in the present specification and drawings, the description thereof will be omitted.
本発明はその要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。本明細書および図面に記載した事項あるいは内容は、相互に組み合わせることができることは言うまでもない。以上の事項は本明細書の他の実施例においても同様であることは言うまでもない。 Needless to say, the present invention can be variously modified without departing from the gist thereof. It goes without saying that the matters or contents described in the present specification and the drawings can be combined with each other. Needless to say, the above matters also apply to the other embodiments of the present specification.
図１８は本発明の第３の実施例における半導体素子試験装置および半導体素子の試験方法の説明図である。図１との差異は、ダイオード接続されたトランジスタ１１７ｓが試験を行うトランジスタ１１７ｍに流す電流Ｉｄの経路に配置されている点である。他の箇所は同一であるので説明を省略する。
FIG. 18 is an explanatory diagram of a semiconductor device test apparatus and a semiconductor device test method according to a third embodiment of the present invention. The difference from FIG. 1 is that the diode-connected
トランジスタ１１７ｓは一例として、試験を実施するトランジスタ１１７と同一のトランジスタである。トランジスタ１１７ｓのゲート端子とエミッタ端子は接続され、トランジスタ１１７ｓは等価的にダイオードとみなせる。
As an example, the
スイッチ回路１２４ｂがオンすると電流Ｉｍが流れ、電源装置１３２の電荷を放電する。あるいは、電源装置１３２が出力する電流Ｉｄはスイッチ回路１２４ｂを介して、グランドに流す。
When the
試験をするトランジスタ１１７ｍに突入電流Ｉｓが流れるとトランジスタ１１７ｍを突入電流Ｉｓあるいはサージ電圧Ｖｓの発生によって、トランジスタ１１７ｍが破壊する。突入電流Ｉｓあるいはサージ電圧Ｖｓの発生することを防止するため、スイッチ回路１２４ａ、１２４ｂのオンオフ制御、オンオフ順序を制御する。
When the inrush current Is flows through the
周期ｔｃｙｃｌｅを速くして、トランジスタ１１７ｍの試験を実施する場合、スイッチ回路１２４ａ、スイッチ回路１２４ｂのオンオフを高速に実施する必要がある。この場合、スイッチ回路１２４のオンオフタイミングにより、突入電流Ｉｓあるいはサージ電圧Ｖｓが発生する場合がある。
When the
トランジスタ１１７のコレクタ端子の電圧Ｖｍの電圧が、電源装置の出力部の電圧Ｖｐよりも高ければ、電流は電流Ｉｍとしてグランドに向かって流れ、トランジスタ１１７ｍには流れないか、わずかとなる。
If the voltage of the collector terminal voltage Vm of the
Ｖｍ ＞ Ｖｐの関係を作るため、図１８に示す実施例では、ダイオード接続したトランジスタ１１７ｓを電流Ｉｄの経路に配置している。トランジスタ１１７ｓに電流が流れる場合、トランジスタ１１７ｓのチャンネル電圧分だけ、電圧Ｖｍに積み上がる状態になる。したがって、電圧Ｖｐは、電圧Ｖｍより低い状態となり、トランジスタ１１７ｍに突入電流は印加されなくなる。トランジスタ１１７ｍが突入電流Ｉｓあるいはサージ電圧Ｖｓで破壊することはない。
In order to create a relationship of Vm> Vp, in the embodiment shown in FIG. 18, the diode-connected
図１９は、本発明の第４の実施例における半導体素子試験装置および半導体素子の試験方法の説明図である。図１９において、電源装置１３２に並列して、試験を行う複数のトランジスタ１１７（トランジスタ１１７Ｑ１〜トランジスタ１１７Ｑｎ）が接続されている。
FIG. 19 is an explanatory diagram of a semiconductor device test apparatus and a semiconductor device test method according to a fourth embodiment of the present invention. In FIG. 19, a plurality of transistors 117 (transistors 117Q1 to 117Qn) to be tested are connected in parallel with the
第４の実施例では、１枚のスイッチ回路基板２０１ａと、ｎ枚のスイッチ回路基板２０１ｂ（スイッチ回路基板２０１ｂ１〜スイッチ回路基板２０１ｂｎ）を有している。同時あるいは順次に試験するトランジスタ１１７Ｑはｎ個（トランジスタ１１７Ｑ１〜トランジスタ１１７Ｑｎ）である。
In the fourth embodiment, it has one
トランジスタＱ１のコレクタ端子は、フォークプラグ２０５ｅ１と接続され、トランジスタＱ１のエミッタ端子は、フォークプラグ２０５ｃ１と接続されている。 The collector terminal of the transistor Q1 is connected to the fork plug 205e1, and the emitter terminal of the transistor Q1 is connected to the fork plug 205c1.
トランジスタＱ２のコレクタ端子は、フォークプラグ２０５ｅ２と接続され、トランジスタＱ２のエミッタ端子は、フォークプラグ２０５ｃ２と接続されている。 The collector terminal of the transistor Q2 is connected to the fork plug 205e2, and the emitter terminal of the transistor Q2 is connected to the fork plug 205c2.
トランジスタＱ３のコレクタ端子は、フォークプラグ２０５ｅ３と接続され、トランジスタＱ３のエミッタ端子は、フォークプラグ２０５ｃ３と接続されている。 The collector terminal of the transistor Q3 is connected to the fork plug 205e3, and the emitter terminal of the transistor Q3 is connected to the fork plug 205c3.
以下同様で、トランジスタＱｎのコレクタ端子は、フォークプラグ２０５ｅｎ（ｎは整数）と接続され、トランジスタＱｎのエミッタ端子は、フォークプラグ２０５ｃｎと接続されている。 Similarly, the collector terminal of the transistor Qn is connected to the fork plug 205en (n is an integer), and the emitter terminal of the transistor Qn is connected to the fork plug 205cn.
定電流回路１１８の電流Ｉｃは、スイッチ回路Ｓｓａ１がオンすることにより、トランジスタ１１７Ｑ１のダイオードＤｓに供給される。ダイオードＤｓの端子電圧は、オペアンプ（バッファ）１１６に印加され、オペアンプ回路１１６からＶｉ１電圧として出力される。
The current Ic of the constant
定電流回路１１８の電流Ｉｃは、スイッチ回路Ｓｓａ２がオンすることにより、トランジスタ１１７Ｑ２のダイオードＤｓに供給される。ダイオードＤｓの端子電圧は、オペアンプ（バッファ）１１６に印加され、オペアンプ回路１１６からＶｉ２電圧として出力される。
The current Ic of the constant
同様に、定電流回路１１８の電流Ｉｃは、スイッチ回路Ｓｓａｎがオンすることにより、トランジスタ１１７ＱｎのダイオードＤｓに供給される。ダイオードＤｓの端子電圧は、オペアンプ（バッファ）１１６に印加され、オペアンプ回路１１６からＶｉｎ電圧として出力される。
電圧Ｖｉ１から電圧Ｖｉｎはセレクタ１２７で１つの電圧が選択され、Ｖｉとして出力されて温度測定回路１１５に入力される。
Similarly, the current Ic of the constant
As for the voltage Vin from the voltage Vi1, one voltage is selected by the
温度測定回路１１５は温度情報Ｔｊを求めて、コントロール回路基板１１１に出力する。なお、図１９の実施例において、定電流回路１１８は１つとしたがこれに限定するものではない。各トランジスタ１１７Ｑに定電流回路１１８を配置してもよい。また、各トランジスタ１１７Ｑに温度測定回路１１５を形成または配置してもよい。
電圧データＶｉ、温度情報Ｔｊはマザー基板２０７の配線を介して、コントロール回路基板１１１に送られる。
The
The voltage data Vi and the temperature information Tj are sent to the
図９、図１０等に図示するように、フォークプラグ２０５は、Ｃ室側から隔壁２１４に形成された開口部２１６を介してＢ室に差し込まれる。フォークプラグ２０５は差し込まれることによりスイッチ回路基板２０１の導体板２０４と接続される。フォークプラグ２０５を差し込む開口部２１６位置により、スイッチ回路基板２０１を選択できる。
As shown in FIGS. 9 and 10, the
また、マザー基板２０７のコネクタ２１３に接続するスイッチ回路基板２０１位置を変更することによりフォークプラグ２０５で選択するスイッチ回路基板２０１を選択することができる。
Further, the
スイッチ回路基板２０１には導体板２０４が２枚配置されている。２枚の導体板２０４のうち、Ｃ室に近い側の導体板２０４とフォークプラグ２０５とが接続（接触）されるように、導体板２０４が配置される。
Two
なお、本発明の実施例において、フォークプラグ２０５と導体板２０４とを接触させて電気的に接続するとしたが、これに限定するものではない。機構的な動作により電気的に接続状態と、非接続状態とを変更できるものであればいずれでもよい。また、接続した状態を安定的に維持できるものであればいずれの構成であってもよい。たとえば、フォークプラグ２０５のかわりに、ロータリーコネクタ、ロータリージョイント、大電流コネクタ等であってもよい。
In the embodiment of the present invention, the
導体板２０４の代わりに、ロータリーコネクタ、ロータリージョイント、大電流コネクタであってもよいし、円筒状の導体棒、角型の導体棒、くし型の導体板等であってもよい。
Instead of the
なお、本明細書、図面において導体板２０４として説明するが、板に限定されるものではなく、棒状のものであってもよい。フォークプラグ２０５等の構造物と接合できるものであればいずれの形状等であってもよい。たとえば、ソケット、コネクタ等の構造物であってもよい。また、導体板２０４をフォークプラグ形状とし、フォークプラグ２０５と前記フォークプラグとを接続してもよい。
Although the
図２０は、図１９の動作を説明する本発明の実施例における半導体素子の試験方法の説明図である。トランジスタ１１７Ｑ（トランジスタ１１７Ｑ１〜トランジスタ１１７Ｑｎ）が同時にオンさせて半導体試験を実施することは可能である。この場合、トランジスタ１１７Ｑ（トランジスタ１１７Ｑ１〜トランジスタ１１７Ｑｎ）のすべてに定電流Ｉｄを流す必要がある。したがって、電源装置１３２には、トランジスタ１１７Ｑがｎ個あれば、Ｉｄ×ｎの電流を出力できる必要がある。したがって、大容量の電源装置１３２が必要となる。
FIG. 20 is an explanatory diagram of a semiconductor device test method according to an embodiment of the present invention for explaining the operation of FIG. It is possible to carry out a semiconductor test by turning on the transistors 117Q (transistors 117Q1 to 117Qn) at the same time. In this case, it is necessary to pass a constant current Id through all of the transistors 117Q (transistors 117Q1 to transistors 117Qn). Therefore, the
トランジスタ１１７Ｑを順次オンさせて、定電流Ｉｄをトランジスタ１１７Ｑに印加して試験を実施すれば、電源装置１３２が出力する定電流はＩｄでよい。図２０は、トランジスタ１１７Ｑを順次オンさせて試験を実施する半導体素子試験装置の試験方法の実施例である。半導体素子は、定電流Ｉｄをオンオフさせる回数で変化する。
If the transistors 117Q are sequentially turned on and the constant current Id is applied to the transistors 117Q to carry out the test, the constant current output by the
図２０のように半導体素子（トランジスタ１１７Ｑ等）を順次オンさせることによる試験をすることにより、効率よく試験を実施でき、また、電源装置１３２の最大出力電流容量を小さくすることができる。
By conducting the test by sequentially turning on the semiconductor elements (transistor 117Q, etc.) as shown in FIG. 20, the test can be efficiently performed, and the maximum output current capacity of the
図２０において、オンさせるトランジスタ１１７Ｑは１個として説明するが、これに限定するものではない。たとえば、複数個のトランジスタ１１７Ｑを同時にオンさせてもよい。この場合、電源装置１３２が出力する定電流の最大値は、オンさせるトランジスタ１１７Ｑの個数×Ｉｄとなる。
In FIG. 20, the number of transistors 117Q to be turned on is described as one, but the present invention is not limited to this. For example, a plurality of transistors 117Q may be turned on at the same time. In this case, the maximum value of the constant current output by the
また、本発明の実施例において電源装置１３２は１台と図示しているが、これに限定するものではない。電源装置１３２は、別途、電源装置１３２ｂを設置してもよい。また、２台以上の電源装置１３２を設置してもよい。電源装置１３２を複数台、設置することより、トランジスタ１１７に流す電流Ｉｄをさまざまな波形とすることができる。
Further, in the embodiment of the present invention, the number of
図２０（ａ）に図示するように、スイッチ回路Ｓｔ１（１５１ｓ１）〜スイッチ回路Ｓｔｎ（１５１ｓｎ）がオンすることにより、トランジスタ１１７に定電流Ｉｄ１〜定電流Ｉｄｎが流れる。例えば、定電流Ｉｄの印加時間はｔｏｎであり、定電流Ｉｄ１と定電流Ｉｄ２とは時間ｔｃｙｃｌｅの間隔で順次、トランジスタ１１７に印加される。トランジスタ１１７はオンすることにより、トランジスタ１１７Ｑのチャンネル電圧が順次、変化する（図２０（ｃ））。
As shown in FIG. 20 (a), when the switch circuits St1 (151s1) to the switch circuits Stn (151sn) are turned on, constant currents Id1 to constant current Idn flow through the
たとえば、定電流Ｉｄ１と定電流Ｉｄ２とは時間的に重なりがない。そのため、電源装置１３２の出力容量は、１つのトランジスタ１１７Ｑの試験に必要とする出力容量でよい。
For example, the constant current Id1 and the constant current Id2 do not overlap in time. Therefore, the output capacitance of the
定電流Ｉｄ（Ｉｄ１〜Ｉｄｎ）は重ならないように制御する。また、好ましくは定電流Ｉｄ（Ｉｄ１〜Ｉｄｎ）のそれぞれの電流Ｉｄ間は、１μ秒以上の間隔をあけることが好ましい。なお、各トランジスタ１１７Ｑに対しては、図１２で説明した駆動方法、制御方法を実施する。 The constant currents Id (Id1 to Idn) are controlled so as not to overlap. Further, it is preferable to leave an interval of 1 μsec or more between the respective currents of the constant currents Id (Id1 to Idn). The drive method and control method described with reference to FIG. 12 are implemented for each transistor 117Q.
また、図１９、図２０の実施例は、試験を行う複数のトランジスタ等の電気素子において、前記複数のトランジスタ等のうち、少なくとも同一タイミングで、１つ以上のトランジスタ等がオフ状態にすることを特徴とする。 Further, in the embodiment of FIGS. 19 and 20, in the electric element such as a plurality of transistors to be tested, one or more transistors or the like among the plurality of transistors or the like are turned off at least at the same timing. It is a feature.
各トランジスタ１１７Ｑに供給する定電流Ｉｃは、スイッチ回路Ｓｓａ（Ｓｓａ１〜Ｓｓａｎ）を順次オンさせて、各トランジスタ１１７ＱのダイオードＤｓに供給する。 The constant current Ic supplied to each transistor 117Q sequentially turns on the switch circuits Ssa (Ssa1 to Ssan) and supplies them to the diode Ds of each transistor 117Q.
ダイオードＤｓの端子電圧に対応する電圧Ｖｉ（Ｖｉ１〜Ｖｉｎ）はスイッチ回路Ｓｓａ（Ｓｓａ１〜Ｓｓａｎ）に同期して、セレクタ１２７によって選択される。例えば、トランジスタ１１７Ｑ１に電流Ｉｃが供給されている時は、セレクタ１２７はトランジスタ１１７Ｑ１のダイオードＤｓの端子電圧を選択する。トランジスタ１１７Ｑ３に電流Ｉｃが供給されている時は、セレクタ１２７はトランジスタ１１７Ｑ３のダイオードＤｓの端子電圧を選択する。選択された電圧Ｖｉが温度測定回路１１５に供給される。
他の構成、動作は他の実施例で説明している構成、動作と同様であるので説明を省略する。
本発明の実施例において、トランジスタ１１７は、ＩＧＢＴを例示して説明したが、これに限定するものではない。
The voltage Vi (Vi1 to Vin) corresponding to the terminal voltage of the diode Ds is selected by the
Since other configurations and operations are the same as the configurations and operations described in the other embodiments, the description thereof will be omitted.
In the embodiment of the present invention, the
例えば、ＮチャンネルのＪＦＥＴ（図２１（ａ））、ＰチャンネルのＪＦＥＴ（図２１（ｂ））、ＮチャンネルのＭＯＳＦＥＴ（図２１（ｃ））、ＰチャンネルのＭＯＳＦＥＴ（図２１（ｄ））、ＮチャンネルのバイポーラＦＥＴ（図２１（ｅ））、ＰチャンネルのバイポーラＦＥＴ（図２１（ｆ））であっても良いことは言うまでもない。 For example, an N-channel JFET (FIG. 21 (a)), a P-channel JFET (FIG. 21 (b)), an N-channel MOSFET (FIG. 21 (c)), a P-channel MOSFET (FIG. 21 (d)), Needless to say, it may be an N-channel bipolar FET (FIG. 21 (e)) or a P-channel bipolar FET (FIG. 21 (f)).
また、３端子のデバイスに限定されるものではなく、図２１（ｇ）に図示するダイオード等の２端子素子であってもよい。２端子素子では、ゲート信号Ｖｇｓは必要がない。電源装置１３２で定電流Ｉｄを流して試験することにより、本発明の半導体素子試験装置、半導体素子の試験方法を適用できることは言うまでもない。
Further, the device is not limited to a three-terminal device, and may be a two-terminal element such as a diode shown in FIG. 21 (g). The gate signal Vgs is not required for the two-terminal element. Needless to say, the semiconductor device test device and the semiconductor device test method of the present invention can be applied by passing a constant current Id through the
また、半導体素子だけでなく、コンデンサ、抵抗素子、水晶発振子、コイル等の電気素子にも、本発明の電気素子試験装置、電気素子の試験方法が適用できることは言うまでもない。 Needless to say, the electric element test apparatus and the electric element test method of the present invention can be applied not only to semiconductor elements but also to electric elements such as capacitors, resistance elements, crystal oscillators, and coils.
以上、本明細書において、実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
本明細書および図面に記載した事項あるいは内容は、相互に組み合わせることができることは言うまでもない。
Although the present specification has been specifically described based on the embodiments, it goes without saying that the present invention is not limited thereto and can be variously modified without departing from the gist thereof.
It goes without saying that the matters or contents described in the present specification and the drawings can be combined with each other.
例えば、図１３で示すスイッチ回路１２４ａ、スイッチ回路１２４ｂは、他の実施例にも適用できる。例えば、図１９、図２０の構成あるいは動作は、図１７、図１８等の他の実施例にも適用できることは言うまでもない。
For example, the
本発明は、トランジスタ等の半導体素子の試験内容、半導体素子の同時試験数に応じて、容易に接続変更でき、試験時に発生するノイズ対策を良好に実現できる半導体素子試験装置および半導体試験方法を提供できる。 The present invention provides a semiconductor element test apparatus and a semiconductor test method that can easily change the connection according to the test content of a semiconductor element such as a transistor and the number of simultaneous tests of the semiconductor element, and can satisfactorily realize countermeasures against noise generated during the test. it can.
１１１ コントロール回路基板（コントローラ）
１１２ ゲート信号制御回路
１１３ ゲートドライバ回路
１１５ 温度測定回路
１１６ オペアンプ（バッファアンプ）
１１７ パワートランジスタ
１１８ 定電流回路
１２１ 電源回路
１２２ スイッチ回路
１２４ スイッチ回路
１２５ 可変抵抗回路
１２７ セレクタ
１３１ 制御ラック
１３２ 電源装置
１３３ 制御回路
１３４ 加熱冷却プレート
１３５ 循環水パイプ
１３６ チラー
２０１ スイッチ回路基板
２０２ コネクタ
２０３ サンプル接続回路
２０４ 導体板
２０５ フォークプラグ
２０６ 接続ピン
２０７ マザー基板
２０８ コネクタ
２０９ デバイス制御回路基板
２１０ 筐体
２１１ 接続配線
２１２ 電源配線
２１３ コネクタ
２１４ 隔壁
２１５ 隔壁
２１６ 開口部
２１９ 接続ボルト
２２０ 接触部
２３１ フォークプラグ挿入板
111 Control circuit board (controller)
112 Gate
117
Claims (12)
第３の端子と第４の端子を有し、第１の電流を発生する電源装置と、
前記第３の端子と電気的に接続され、前記第１の電流を前記半導体素子に供給する第１のスイッチ回路と、
前記第１の端子と電気的に接続された第１の接続部と、
前記第２の端子と電気的に接続された第２の接続部と、
前記第１のスイッチ回路と電気的に接続された第３の接続部と、
前記第４の端子と電気的に接続された第４の接続部と、
前記電気素子は電気素子試験装置の第１の部分に配置され、
前記第１のスイッチ回路は電気素子試験装置の第２の部分に配置され、
前記第１の部分と前記第２の部分間に形成または配置された分離部とを具備し、
前記第１の接続部または前記第２の接続部が前記分離部から挿入され、前記第１の接続部と前記第３の接続部とが電気的に接続され、
前記第２の接続部と前記第４の接続部とが電気的に接続されていることを特徴とする電気素子試験装置。 An electric element test device for testing an electric element having a first terminal and a second terminal.
A power supply device having a third terminal and a fourth terminal and generating a first current,
A first switch circuit that is electrically connected to the third terminal and supplies the first current to the semiconductor element.
A first connection portion electrically connected to the first terminal,
A second connection portion electrically connected to the second terminal,
A third connection portion electrically connected to the first switch circuit,
A fourth connection portion electrically connected to the fourth terminal,
The electric element is arranged in the first part of the electric element test apparatus.
The first switch circuit is arranged in the second part of the electric element test apparatus.
A separation portion formed or arranged between the first portion and the second portion is provided.
The first connection portion or the second connection portion is inserted from the separation portion, and the first connection portion and the third connection portion are electrically connected.
An electric element test apparatus characterized in that the second connection portion and the fourth connection portion are electrically connected.
第３の端子と第４の端子を有し、第１の電流を発生する電源装置と、
前記第３の端子と電気的に接続され、かつ前記第１の電流を前記電気素子に供給する第１のスイッチ回路と、
前記第３の端子と前記第４の端子とを電気的に接続する第２のスイッチ回路と、
前記第１の端子と電気的に接続された第１の接続部と、
前記第２の端子と電気的に接続された第２の接続部と、
前記第１のスイッチ回路と電気的に接続された第３の接続部と、
前記第４の端子と電気的に接続された第４の接続部と、
前記第５の端子に接続されて前記電気素子を駆動する駆動制御回路と、
前記電気素子は電気素子試験装置の第１の部分に配置され、
前記スイッチ回路は電気素子試験装置の第２の部分に配置され、
前記第１の部分と前記第２の部分間に配置された分離部とを具備し、
前記第１の接続部または前記第２の接続部が前記分離部から挿入され、前記第１の接続部と前記第３の接続部とが電気的に接続され、
前記第２の接続部と前記第４の接続部とが電気的に接続されることを特徴とする電気素子試験装置。 An electric element test device for testing an electric element having a first terminal, a second terminal, and a fifth terminal.
A power supply device having a third terminal and a fourth terminal and generating a first current,
A first switch circuit that is electrically connected to the third terminal and supplies the first current to the electric element.
A second switch circuit that electrically connects the third terminal and the fourth terminal,
A first connection portion electrically connected to the first terminal,
A second connection portion electrically connected to the second terminal,
A third connection portion electrically connected to the first switch circuit,
A fourth connection portion electrically connected to the fourth terminal,
A drive control circuit connected to the fifth terminal to drive the electric element,
The electric element is arranged in the first part of the electric element test apparatus.
The switch circuit is arranged in the second part of the electric element test apparatus.
It includes a separation portion arranged between the first portion and the second portion.
The first connection portion or the second connection portion is inserted from the separation portion, and the first connection portion and the third connection portion are electrically connected.
An electric element test apparatus characterized in that the second connection portion and the fourth connection portion are electrically connected.
前記第２の接続部を挿入する複数の第２の開口部を有する第２の挿入板を更に有し、
前記第１の挿入板と前記第２の挿入板との垂直高さ位置が異なり、
前記第１の接続部に接続された第１の配線と、前記第２の接続部に接続された第２の配線が交差しないように配置され、
前記第１の開口部に前記第１の接続部を挿入し、前記第２の開口部に前記第２の接続部を挿入した際、前記第１の配線と前記第２の配線とが、交差しないように構成されていることを特徴とする請求項１または請求項２記載の電気素子試験装置。 A first insertion plate having a plurality of first openings into which the first connection portion is inserted, and a first insertion plate.
Further having a second insertion plate having a plurality of second openings into which the second connection is inserted.
The vertical height positions of the first insertion plate and the second insertion plate are different.
The first wiring connected to the first connection portion and the second wiring connected to the second connection portion are arranged so as not to intersect with each other.
When the first connection portion is inserted into the first opening and the second connection portion is inserted into the second opening, the first wiring and the second wiring intersect with each other. The electric element test apparatus according to claim 1 or 2, wherein the electric element test apparatus is configured so as not to be used.
前記電気素子試験装置の動作時に、
前記複数の第１のスイッチ回路のうち、少なくとも１つの前記第１のスイッチ回路はオフ状態に制御されることを特徴とする請求項１または請求項２記載の電気素子試験装置。 It has a plurality of the electric elements and a plurality of the first switch circuits corresponding to the electric elements.
During operation of the electric element test device,
The electric element test apparatus according to claim 1 or 2, wherein at least one of the plurality of first switch circuits is controlled in an off state.
前記プリント基板に導体板が形成または配置され、
前記第１のスイッチ回路は、前記導体板に電気的に接続され、
前記第１の接続部と前記第２の接続部のうち、少なくとも一方の接続部が、前記導体板
に挿入されることにより、電気的に接続されていることを特徴とする請求項１または請求項２記載の電気素子試験装置。 The first switch circuit is formed or arranged on a printed circuit board.
A conductor plate is formed or arranged on the printed circuit board,
The first switch circuit is electrically connected to the conductor plate.
Claim 1 or claim, wherein at least one of the first connection portion and the second connection portion is electrically connected by being inserted into the conductor plate. Item 2. The electric element test apparatus according to item 2.
端子電圧を取得する電圧取得回路を更に具備し、
前記電気素子はトランジスタであり、
前記トランジスタの温度情報を取得するダイオードを有し、
前記定電流発生回路は、前記ダイオードに定電流を印加し、
前記電圧取得回路は、定電流を印加時した時に前記ダイオードの端子電圧を取得し、
前記端子電圧から、前記トランジスタの温度情報を取得することを特徴とする請求項１または請求項２記載の電気素子試験装置。 A constant current generation circuit that outputs a constant current and
Further equipped with a voltage acquisition circuit for acquiring terminal voltage,
The electric element is a transistor and
It has a diode that acquires temperature information of the transistor.
The constant current generation circuit applies a constant current to the diode and applies a constant current to the diode.
The voltage acquisition circuit acquires the terminal voltage of the diode when a constant current is applied.
The electric element test apparatus according to claim 1 or 2, wherein the temperature information of the transistor is acquired from the terminal voltage.
第１の部分と第２の部分間に分離部を有するように構成し、
前記第５の端子に、入力抵抗を変更できるように構成し、
前記電気素子の第１の端子に第１の接続部が接続され、前記電気素子の第２の端子に第２の接続部が接続され、
前記電気素子を前記第１の部分に配置され、
前記電気素子を駆動する駆動回路は第３の接続部と、第４の接続部を有し、
前記駆動回路は、前記第２の部分に配置され、
前記分離部に前記第１の接続部と前記第２の接続部のうち少なくとも一方の接続部を挿入する開口部を有し、
前記分離部の前記開口部に、前記第１の接続部を挿入して、前記第１の接続部と前記第３の接続部とを電気的に接続し、
前記分離部の前記開口部に、前記第２の接続部を挿入して、前記第２の接続部と前記第４の接続部とを電気的に接続し、
前記第５の端子に、前記電気素子を動作状態にする制御信号を印加することを特徴とする電気素子の試験方法。 A test method for an electric element having a first terminal, a second terminal, and a fifth terminal.
It is configured to have a separation part between the first part and the second part.
The fifth terminal is configured so that the input resistance can be changed.
The first connection portion is connected to the first terminal of the electric element, and the second connection portion is connected to the second terminal of the electric element.
The electric element is arranged in the first portion and
The drive circuit for driving the electric element has a third connection portion and a fourth connection portion.
The drive circuit is arranged in the second part and
The separation portion has an opening for inserting at least one of the first connection portion and the second connection portion.
The first connecting portion is inserted into the opening of the separating portion to electrically connect the first connecting portion and the third connecting portion.
The second connecting portion is inserted into the opening of the separating portion to electrically connect the second connecting portion and the fourth connecting portion.
A method for testing an electric element, which comprises applying a control signal for putting the electric element into an operating state to the fifth terminal.
前記第１の領域に、前記電気素子の温度を所定温度に維持または設定できるようにする温度調整装置が配置され、
前記開口部に、前記第１の接続部と前記第２の接続部のうち、少なくとも一方を挿入することにより、前記複数の電気素子のうち、所定の電気素子を試験できるように構成され、
前記第１の接続部と前記第３の接続部とを機械的に嵌合させ、前記第２の接続部と前記第４の接続部とを機械的に嵌合させることを特徴とする請求項９記載の電気素子の試験方法。 It is configured so that a plurality of electric elements can be arranged in the first region.
In the first region, a temperature adjusting device that enables the temperature of the electric element to be maintained or set to a predetermined temperature is arranged.
By inserting at least one of the first connection portion and the second connection portion into the opening, a predetermined electric element among the plurality of electric elements can be tested.
The claim is characterized in that the first connection portion and the third connection portion are mechanically fitted, and the second connection portion and the fourth connection portion are mechanically fitted. 9. The method for testing an electric element according to 9.
前記第１のスイッチ回路がオンすることにより、前記電気素子に電流が印加され、
前記複数の電気素子のうち、同一時刻に少なくとも１つに電気素子には電流が印加されないように制御されることを特徴とする請求項９記載の電気素子の試験方法。 It has a plurality of electric elements and a first switch circuit corresponding to the number of electric elements.
When the first switch circuit is turned on, a current is applied to the electric element.
The method for testing an electric element according to claim 9, wherein the electric element is controlled so that no current is applied to at least one of the plurality of electric elements at the same time.
複数の前記ダイオードから１つを選択し、前記ダイオードの端子電圧を取得することを特徴とする請求項９記載の電気素子の試験方法。 Each of the plurality of electric elements has a diode,
The method for testing an electric element according to claim 9, wherein one is selected from the plurality of the diodes and the terminal voltage of the diode is acquired.
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