JP2021022024A - 画像処理装置、画像処理方法およびプログラム - Google Patents

Abstract

【課題】複数のオブジェクトが重なる領域における画素合成処理を効率よく行えるデータを出力する。【解決手段】バッファ９０３は、スキャンライン上の各スパンを構成する連続する画素における描画対象のオブジェクトの画素情報を格納する。バッファ領域分割部９０２は、同一のスパンにおける、連続する画素の数と、オブジェクトが重なる数とに基づき、バッファの格納領域を分割する。入力制御部９０１は、同一のスパンに存在する複数のオブジェクトの画素情報を、各オブジェクトが属するレイヤごとに、かつ、当該同一のスパンにおいて重なる順に、分割されたバッファの格納領域に入力する。出力制御部９０４は、バッファの格納領域に入力された複数のオブジェクトの画素情報に基づき、同一のスパンにおいて共通して処理可能な部分を特定し、当該特定した部分におけるレイヤの画素情報をバッファの格納領域から出力する。【選択図】図９

Description

本発明は、画像処理装置、画像処理方法およびプログラムに関する。

画像処理装置は、ページ記述言語（ＰＤＬ）で記述されたデータ（以下、ＰＤＬデータともいう）を専用のインタプリタにより解釈して中間データを作成し、作成した中間データに基づいてレンダリング処理を実行することによりラスタ画像データを生成する。このような一連の処理であるＲＩＰ（Ｒａｓｔｅｒ Ｉｍａｇｅ Ｐｒｏｃｅｓｓｏｒ）処理によって生成されるラスタ画像データは、所定の画像処理が施され、画像形成装置が印刷可能な印刷データに変換される。画像形成装置は、印刷データに基づいて記録媒体上に印刷する。

レンダリング処理で使用するアルゴリズムとして、スキャンラインアルゴリズムが知られている。スキャンラインアルゴリズムでは、描画対象のオブジェクトのエッジとスキャンラインの交点を導出して、隣接する２つのエッジで区切られた閉領域（以下、スパンともいう）を構成する複数画素の画素値をオブジェクト情報から導出する。不透明のオブジェクトが重なっている場合、スパン単位でオブジェクトの重なりを判定して最前面のオブジェクトのみを描画することで最終結果を得ている。

一方、透明なオブジェクトが重なっている場合、最終的な画素値を導出する為に、全ての透明なオブジェクトの画素値を重なっている順に合成する必要がある。スキャンラインアルゴリズムでは、スパン単位でオブジェクトの重なりを判定しており、透明なオブジェクトの重なりが多いと、処理が複雑になり、時間がかかってしまう。

特許文献１は、各レイヤバッファに格納された、スパン単位で重なる複数のオブジェクトの画素情報から、同一の画素値が連続する領域を揃えて再生成した画素情報を基に、合成結果が同一の画素範囲を一度にまとめて画素合成処理を行う技術を開示している。また、特許文献１は、スパン単位で重なる複数のオブジェクトがレイヤバッファの数量より多い場合、オブジェクトの画素情報を１画素単位に分割して処理を行う技術も開示している。

特開２０１７−１０３５６３号公報

特許文献１では、スパン単位で重なる複数のオブジェクトの画素情報は、予め設定されたレイヤ数分のレイヤバッファであって、オブジェクトが属するレイヤ毎に、レイヤに応じたレイヤバッファに格納される。そのため、レイヤバッファに空き領域が存在しても、空き領域が存在するレイヤバッファとオブジェクトの画素情報とで対応するレイヤが異なる場合、レイヤバッファの空き領域にオブジェクトの画素情報を格納することができなかった。これにより、複数のオブジェクトが重なる領域における画素合成処理を効率よく行えるデータを出力できない場合があった。

本発明は、複数のオブジェクトが重なる領域における画素合成処理を効率よく行えるデータを出力する技術を提供することを目的としている。

本発明の一態様に係る画像処理装置は、スキャンライン上の各スパンを構成する連続する画素における描画対象のオブジェクトの画素情報を格納するバッファと、同一のスパンにおける、前記連続する画素の数と、前記オブジェクトが重なる数とに基づき、前記バッファの格納領域を分割する第一の分割手段と、前記同一のスパンに存在する複数の前記オブジェクトの画素情報を、各オブジェクトが属するレイヤごとに、かつ、当該同一のスパンにおいて重なる順に、前記第一の分割手段により分割された前記バッファの格納領域に入力する入力手段と、前記入力手段により前記バッファの格納領域に入力された前記複数のオブジェクトの画素情報に基づき、前記同一のスパンにおいて共通して処理可能な部分を特定し、当該特定した部分のレイヤの前記画素情報を前記バッファの格納領域から出力する出力手段と、を有することを特徴とする。

本発明によれば、複数のオブジェクトが重なる領域における画素合成処理を効率よく行えるデータを出力することができる。

画像形成装置の全体構成例を示すブロック図。 レンダリング処理部の構成例を示すブロック図。 印刷データ例を示す図。 画素情報コマンド例を示す図。 画素情報用バッファの構成例を示す図。 画素情報の出力処理の手順例を示すフローチャート。 画素情報コマンド例を示す図。 画素情報用バッファへの画素情報コマンドの格納例を示す図。 画素情報用バッファの構成例を示すブロック図。 画素情報の出力処理の手順例を示すフローチャート。 画素情報コマンド例を示す図。 バッファへの画素情報コマンドの格納例を示す図。 レンダリング処理部の構成例を示すブロック図。 スパンの分割処理の手順例を示すフローチャート。 スパンの分割処理を説明するための図。

以下、本発明を実施するための形態について図面を用いて説明する。ただし、この実施形態に記載されている構成要素はあくまで例示であり、本発明の範囲をそれらに限定する趣旨のものではない。また、実施形態で説明されている構成要素の組み合わせのすべてが、課題を解決するための手段に必須のものとは限らず、種々の変形及び変更が可能である。

＜実施形態１＞
本実施形態では、本発明に係る画像処理装置を画像形成装置に適用した場合について説明する。図１は、本実施形態に係る画像形成装置の全体構成例を示すブロック図である。画像形成装置１００は、ＣＰＵ１０１、ＲＯＭ１０２、ＲＡＭ１０３、入力部１０４、ＰＤＬ処理部１０５、レンダリング処理部１０６、画像処理部１０７、出力部１０８を有する。画像形成装置１００の各構成要素は、共有バス１０９によって相互に接続される。図１に示す画像形成装置１００の各処理部１０５〜１０７の一部もしくは全部は、専用のハードウェアによって実現することができる。あるいは、各処理部１０５〜１０７の一部もしくは全部は、ＲＯＭ１０２に記憶されたプログラムをＣＰＵ１０１がＲＡＭ１０３に展開し、実行することで実現することができる。

ＣＰＵ１０１は、ＲＡＭ１０３をワークメモリとして、ＲＯＭ１０２などに格納された制御プログラムを読み出し実行することにより、演算処理や画像形成装置１００の各構成要素の動作を統括的に制御する。これにより、後述する様々な処理が実行される。ＲＡＭ１０３は、読み出し及び書き込み可能なメモリであり、後述の中間データを含む画像データなどの各種データを一時的に格納するための記憶媒体である。また、ＲＡＭ１０３は中間データをレンダリング処理する際の作業領域でもある。入力部１０４は、ホストＰＣやサーバ（不図示）から転送されるページ記述言語で記述された印刷対象のデータ（以降、ＰＤＬデータという）を受信し、ＲＡＭ１０３に格納する。

ＰＤＬ処理部１０５は、入力部１０４が受信したＰＤＬデータを解析し、レンダリング処理部１０６が解釈可能なフォーマットの中間データ（ＤＬ：Ｄｉｓｐｌａｙ Ｌｉｓｔ）に変換する。レンダリング処理部１０６は、ＰＤＬ処理部１０５が生成した中間データからラスタ画像データを生成する。なお、中間データは、詳細につき後述する、処理命令、エッジ情報、画素データテーブルなどを含む。

画像処理部１０７は、レンダリング処理部１０６が生成したラスタ画像データに対して所定の画像処理を施して印刷データを生成する。出力部１０８は、インクジェットヘッドやレーザービーム方式のプリンタエンジンであり、画像処理部１０７が生成した印刷データに従って、印刷処理を実行する。

図２は、レンダリング処理部１０６の従来の構成例を示すブロック図である。図２を用いて、レンダリング処理部１０６の従来の構成例における課題について説明する。レンダリング処理部１０６は、パイプラインを構成する、命令実行部２０１、エッジ処理部２０２、画素生成部２０３、画素情報用バッファ２０４、画素合成部２０５、画素合成スタック２０６、画素出力部２０７を有する。図２に示すレンダリング処理部１０６の各部の一部もしくは全部は、専用のハードウェアによって実現することができる。あるいは、各部の一部もしくは全部は、ＲＯＭ１０２に記憶されたプログラムをＣＰＵ１０１がＲＡＭ１０３に展開し、実行することで実現することができる。中間データ２０８は、処理命令２０９、エッジ情報２１０、画素データテーブル２１１を有する。

命令実行部２０１は、ＰＤＬ処理部１０５が生成した中間データ２０８から処理命令２０９を読み取って、上述のパイプラインを構成する各処理部にコマンドとして転送する。エッジ処理部２０２は、命令実行部２０１から転送されたコマンドに基づき、上述の中間データ２０８からエッジ情報２１０を読みだして、スキャンラインとオブジェクトのアウトラインが交差する２つの交点間の閉領域を構成する複数画素の位置情報を生成する。前述の通り、スパンとは、単一のスキャンラインにおいて、ページ内に描画されるオブジェクト同士の境界またはオブジェクトと背景との境界であるエッジで区切られ、複数画素で構成される閉領域を指している。さらに、エッジ処理部２０２は、生成した位置情報に対応するスパンの画素を生成するための画素情報を生成する。そして、エッジ処理部２０２は、生成した複数画素（スパン）の位置情報および画素情報をスパン情報コマンドとして画素生成部２０３に渡す（送信する）。エッジ処理部２０２が生成するスパン情報コマンドもまた、処理命令２０９と同様、上述のパイプラインを構成する各処理部に転送される。画素生成部２０３は、エッジ処理部２０２から受信したスパン情報コマンドを基に、画素情報の参照先である、中間データ２０８の画素データテーブル２１１を参照して、スパンの画素情報（オブジェクトの画素情報ともいう）を生成する。スパンの画素情報とは、画素合成部２０５で画素値を生成すために必要な画素情報であって、例えば、ＲＧＢ値を示す画素情報や、ブレンド値を示す画素情報などが挙げられる。画素生成部２０３が生成したスパンの画素情報は、画素情報用バッファ２０４に格納される。画素合成部２０５は、画素情報用バッファ２０４からスパンの画素情報を受信し、受信したスパンの画素情報を基に最終画素データを導出し、スパンの出力画素値を決定する。画素合成部２０５は、スパンの出力画素値を決定する際、複数のオブジェクトの重なりを合成する必要があるときには、途中までの画素合成の中間結果を画素合成スタック２０６に保持させる。画素出力部２０７は、画素合成部２０５で導出された最終画素データを、レンダリング結果として出力バッファ（ＲＡＭ１０３）に出力する。

次に、同一スパンに複数のオブジェクトが重なっているときの処理について説明する。図３は、画像オブジェクト３０１と、単色塗りつぶしオブジェクト３０２、３０３との合計３つのオブジェクトが重なっているページの印刷データ例を示す図である。図３において、Ｘ軸方向はスキャン処理が実行される主走査方向に沿う方向を示し、Ｙ軸方向は主走査方向に直交する副走査方向に沿う方向を示している。画像オブジェクト３０１は、最背面のレイヤ１に描画されており、背面の見えない不透明なオブジェクトである。すなわち、画像オブジェクト３０１は、レイヤ１に属する。単色塗りつぶしオブジェクト３０２、３０３はそれぞれレイヤ２、レイヤ３に描画されており、画像オブジェクト３０１の前面に重なっている。すなわち、単色塗りつぶしオブジェクト３０２は、レイヤ２に属する。単色塗りつぶしオブジェクト３０３は、レイヤ３に属する。レイヤ１、レイヤ２、レイヤ３の順に背面から前面に重なっているとする。また、単色塗りつぶしオブジェクト３０２、３０３は、透過して背面が見える透過オブジェクトである。したがって、画像オブジェクト３０１、単色塗りつぶしオブジェクト３０２、３０３が重なっている領域については、最終出力画素値を得るためには、それぞれのオブジェクト３０１、３０２、３０３の画素値を合成する必要がある。レイヤとは、ページ内に描画するオブジェクト同士の上下関係を示すものであり、必ずオブジェクト毎にレイヤ番号が割り振られている。

上述のような３つのオブジェクト３０１、３０２、３０３が重なっている位置を横切るスキャンライン３０４のスパンの生成とスパンのレンダリングについて説明する。なお、スキャンラインとは、それに沿ってスキャン処理が実行される主走査方向の画素（ピクセル）の並びであり、スキャンラインの高さは１ピクセルとなっている。スキャンライン３０４は、描画対象の各オブジェクト３０１、３０２、３０３のアウトラインとの交点によって、複数のスパンに分けられて処理される。スキャンライン３０４上には３つのオブジェクト３０１、３０２、３０３が描画されており、図３に示すように、スキャンライン３０４は、スパン１からスパン７の７つのスパンに分けられる。各スパンの開始位置およびその終了位置は、ＰＤＬ処理部１０５によって予め導出されており、中間データ２０８のエッジ情報２１０として符号化されてＲＡＭ１０３に記憶される。符号化されてＲＡＭ１０３に記憶されたエッジ情報２１０をレンダリング処理部１０６のエッジ処理部２０２が復号処理することによって、各スパンの開始位置およびその終了位置が導出される。また、エッジ情報２１０には各スパンに描画される画素情報の参照先が登録されている。同一スパンに複数のオブジェクトが重なって描画される場合、エッジ情報２１０には、最背面のレイヤから順に複数の参照先が登録されている。スパン４では、３つのオブジェクトが重なっているので、エッジ情報２１０には、最背面から順に画像オブジェクト３０１と単色塗りつぶしオブジェクト３０２、３０３の画素情報の参照先が登録されている。レンダリング処理部１０６のパイプライン処理において、各オブジェクトの画素情報の参照先に関する情報はスパン４の位置情報を含んだスパン情報コマンドとして、エッジ処理部２０２から画素生成部２０３に対して送信される。

このようにスパン情報コマンドは、各オブジェクトの画素情報の参照先に関する情報を有するため、レイヤ毎に１つ生成される。すなわち、オブジェクトが重なったスパンにおいては、複数のスパン情報コマンドが生成される。また、スパン情報コマンドは、属するレイヤが最上位のレイヤであるかどうかを示すフラグを有する。例えば、スパン４において、レイヤ１、２のそれぞれに対応して生成したスパン情報コマンドが最上位レイヤでないことを示すフラグを有する一方、レイヤ３に対応して生成したスパン情報コマンドが最上位レイヤであることを示すフラグを有する。また、スパン２においては、レイヤ１およびレイヤ２が重ならず、レイヤ３のみであることから、レイヤ３に対応して生成したスパン情報コマンドが最上位レイヤであることを示すフラグを有する。画素生成部２０３は、受信したスパンの位置情報と画素情報の参照先の情報を基に、中間データ２０８の画素データテーブル２１１を参照して画素データを生成し、生成した画素データを画素情報コマンドとして画素情報用バッファ２０４に送信する。このとき、画素生成部２０３は、同一の画素値が連続する複数画素については、１つの画素情報コマンドとして画素情報用バッファ２０４に送信する。画素情報コマンドは、生成された画素値と、その画素値が連続する複数画素における開始位置を示す開始画素位置およびその終了位置を示す終了画素位置の情報を含む。

次に、画素情報コマンド例、画素情報コマンドに基づく画素情報の生成順序について説明する。図４は、図３に示すスパン４の画素情報として画素情報用バッファに送られる画素情報コマンド例を示す図である。図４は、画素情報コマンドに基づき画素情報を生成する順番についても示している。画素生成部２０３は、同一の画素値の連続を１メッセージとして送るので、図３のスパン４の例では、図４に示すように、レイヤ１が４つの画素情報４１１、４１２、４１３、４１４で構成される。レイヤ２が１つの画素情報４２１で構成され、レイヤ３が１つの画素情報４３１で構成される。すなわち、レイヤ１に属する画像オブジェクト３０１が複数（４つ）の画素情報で構成され、レイヤ２に属するオブジェクト３０２とレイヤ３に属するオブジェクト３０３が、それぞれ同一の画素情報（１つの画素情報）で構成される。画素生成部２０３は、中間データ２０８の画素データテーブル２１１を参照して、重なり順に、指定されたオブジェクトのスパンの開始位置から終了位置までの画素情報を生成する。すなわち、レイヤ１の１から４までの数字が示す画素情報の生成が終了すると、レイヤ１の上のレイヤであるレイヤ２にて数字の５が示す画素情報の生成が開始される。そして、レイヤ２にて数字の５が示す画素情報の生成が終了すると、レイヤ２の上のレイヤであるレイヤ３にて数字の６が示す画素情報の生成を開始する。したがって、図４において、１から６までの数字が示す生成順序のように、下のレイヤであるレイヤ１の全ての画素情報が生成されるまで、レイヤ１の上のレイヤであるレイヤ２、３の画素情報は生成されない。同様に、下のレイヤであるレイヤ２の全ての画素情報が生成されるまで、レイヤ２の上のレイヤであるレイヤ３の画素情報は生成されない。

画素合成部２０５は、画素情報用バッファ２０４に格納された画素情報コマンドを受信し、受信した画素情報コマンドを基に複数のレイヤの重なりを適切に合成する。

次に、従来例である画素情報用バッファ２０４について説明する。画素情報用バッファ２０４では、画素合成部２０５が効率よく合成できるよう、画素生成部２０３が生成する画素情報をレイヤごとにバッファリングし、後述の処理フローで画素情報を再生成する。

以下、画素情報用バッファ２０４の構成例、およびその動作について説明する。図５は、図２における画素情報用バッファ２０４の構成例を示す図である。画素情報用バッファ２０４は、入力制御部５０１と、１レイヤ目用バッファ５０２と、２レイヤ目用バッファ５０３と、３レイヤ目用バッファ５０４と、出力制御部５０５とを有する。１−３レイヤ目用バッファ５０２−５０４（以下、単にレイヤバッファ５０２−５０４ともいう）はそれぞれ、スキャン方向上流側から下流側に向かう順番であるスキャン方向順にレイヤごとに画素情報をバッファリングする。画素情報用バッファ２０４は、１−３レイヤ目用バッファ５０２−５０４を有することから、１つのスパンにて３つのオブジェクトの重なりまで対応できる。各レイヤバッファ５０２、５０３、５０４の容量は、画素生成部２０３が一度に生成する画素情報の数に基づいて設定される。

次に、画素情報用バッファ２０４の動作について説明する。入力制御部５０１は、画素生成部２０３からスパン情報コマンドを受信すると、スパン情報コマンドに含まれるスパンの開始画素位置ＳＴＡＲＴＸとその終了画素位置ＥＮＤＸを取得する。また、入力制御部５０１は、対応するレイヤが最上位のレイヤであることを示すフラグを有するスパン情報コマンドを受信するまで、受信したスパン情報コマンドの数をカウントすることでレイヤ総数Ｎ（本構成例では、Ｎは１−３）を取得する。また、入力制御部５０１は、受信したスパン情報コマンドを出力制御部５０５に転送する。入力制御部５０１は、スパン情報コマンドに続いて、画素生成部２０３からスパンの画素情報コマンドを受信すると、最初に送られてくるレイヤの画素情報を１レイヤ目用バッファ５０２に格納する。入力制御部５０１は、１レイヤ目のすべての画素情報を１レイヤ目用バッファ５０２に格納すると、すでに格納したレイヤ数とレイヤ総数Ｎを比較し、まだ格納していないレイヤの画素情報があるかどうかを判定する。入力制御部５０１は、まだ格納していないレイヤの画素情報があるとの判定結果を得た場合、続いて送られてくる画素情報を、２レイヤ目用以降のバッファに格納する。入力制御部５０１は、このような判定処理および格納処理を、Ｎレイヤ分の画素情報を格納し終わるまで繰り返し実行する。入力制御部５０１は、すべてのレイヤの画素情報を格納し、詳細につき後述する、出力制御部５０５による出力処理が終わると、処理対象であったスパン情報コマンドに続く、次のスパン情報コマンドを受信して同様の処理を実行する。入力制御部５０１は、スパン情報コマンドを受信し終わるまで、このような処理を繰り返し実行する。

出力制御部５０５は、図６の処理フローに従い、各レイヤバッファ５０２、５０３、５０４から画素情報を取り出して、画素合成部２０５が効率よく合成することができるように画素情報を再生成する。出力制御部５０５は、再生成した画素情報を画素合成部２０５に出力する。以下、図６を用いて、出力制御部５０５の動作を説明する。図６は、図５に示す出力制御部５０５による画素情報の出力処理の手順例を示すフローチャートである。なお、各処理の説明における符号「Ｓ」は、当該フローチャートにおけるステップであることを意味する。この点、以下のフローチャートの説明においても同様とする。

Ｓ６０１において、出力制御部５０５は、入力制御部５０１から、処理対象のスパンに関し、レイヤ総数Ｎである各レイヤのスパン情報コマンドを受信する。出力制御部５０５は、受信した各レイヤのスパン情報コマンドからスパンの開始画素位置ＳＴＡＲＴＸとその終了画素位置ＥＮＤＸを取得する。スパンの開始画素位置ＳＴＡＲＴＸとその終了画素位置ＥＮＤＸの差分がスパンサイズとなる。また、出力制御部５０５は、入力制御部５０１と同様、対応するレイヤが最上位であることを示すフラグを有するスパン情報コマンドを受信するまで、受信したスパン情報コマンドの数をカウントすることでレイヤ総数Ｎを取得する。なお、出力制御部５０５は、スパンの開始画素位置ＳＴＡＲＴＸをＮＥＸＴＳＴＡＲＴとする。

Ｓ６０２において、出力制御部５０５は、Ｎ個のレイヤバッファから先頭の画素情報を１つずつ合計Ｎ個の画素情報を取り出し、レイヤバッファから共通して取り出せる画素区間を導出して特定する。共通して取り出せる画素区間は、画素合成部２０５が共通して処理可能な領域ともいえる。出力制御部５０５は、最初に取り出す画素区間の開始画素位置を常にＳＴＡＲＴＸとし、同一の画素値がＮ個連続する画素区間から最小の終了画素位置ＮＥＸＴＥＮＤを調べることで、画素区間の終了画素位置ＮＥＸＴＸを取得する。なお、Ｎ個は、１以上の整数である。出力制御部５０５は、２区間目以降の開始画素位置に関し、１区間前の終了画素位置ＮＥＸＴＥＮＤに１画素位置を加算することにより取得する。すなわち、出力制御部５０５は、１区間前の終了画素位置ＮＥＸＴＥＮＤと１画素位置の和（ＮＥＸＴＥＮＤ＋１）を２区間目以降の開始画素位置として取得する。出力制御部５０５は、Ｓ６０２にてＮＥＸＴＥＮＤを調べて決定すると、処理をＳ６０３へ移行する。

Ｓ６０３において、出力制御部５０５は、Ｓ６０１で取り出したＮ個の画素情報を基に、１からＮレイヤ目の順に、開始画素位置ＳＴＡＲＴＸからＳ６０２で取得した終了画素位置ＮＥＸＴＸまでの部分的な画素情報を生成して画素合成部２０５に出力する。

Ｓ６０４において、出力制御部５０５は、画素合成部２０５に既に出力した部分的な画素情報の終了画素位置ＮＥＸＴＸがスパンの終了画素位置ＥＮＤＸに達していないかどうかを判定する。出力制御部５０５は、画素合成部２０５に既に出力した部分的な画素情報の終了画素位置ＮＥＸＴＸがスパンの終了画素位置ＥＮＤＸに達している（ＮＥＸＴＸ＝＝ＥＮＤＸ）との判定結果を得た場合（Ｓ６０４のＮＯ）、次の処理を実行する。すなわち、出力制御部５０５は、現在の処理対象であるスパンに対する出力処理を終了し、次の処理対象であるスパンのスパン情報コマンドを入力制御部５０１から受信して同様の処理を繰り返し実行する。出力制御部５０５は、画素合成部２０５に既に出力した部分的な画素情報の終了画素位置ＮＥＸＴＸがスパンの終了画素位置ＥＮＤＸに達していない（ＮＥＸＴＸ＜ＥＮＤＸ）との判定結果を得た場合（Ｓ６０４のＹＥＳ）、処理をＳ６０５に移行する。

Ｓ６０５において、出力制御部５０５は、Ｎ個のレイヤの画素情報からＳ６０３にて画素合成部２０５に既に出力した部分的な画素情報が示す画素範囲（出力済みの画素範囲）を削除する。

Ｓ６０６において、出力制御部５０５は、Ｓ６０５にて出力済みの画素範囲を削除した結果、出力制御部５０５にて全ての画素情報が無くなったレイヤに関し、当該レイヤに対応するレイヤバッファから新たに画素情報を取得する。そして、出力制御部５０５は、このような更新処理を実行した後、処理をＳ６０２に移行する。出力制御部５０５は、処理対象のスパンの終了画素位置に達するまで、Ｓ６０２〜Ｓ６０６の処理を繰り返し実行する。

ここで、上述のＳ６０１−Ｓ６０６に関し、図４に示す各レイヤの画素情報コマンド例がレイヤに対応する、図５に示すレイヤバッファに格納された状態を例に説明する。

Ｓ６０１では、出力制御部５０５は、各レイヤの画素情報コマンドにて、Ｘ座標で左端となるスパンの開始画素位置ＳＴＡＲＴＸと、Ｘ座標で右端となるスパンの終了画素位置ＥＮＤＸを取得する。また、出力制御部５０５は、対応するレイヤが最上位であることを示すフラグを有するレイヤ３のスパン情報コマンドを受信するまで、受信したスパン情報コマンドの数をカウントすることで、レイヤ総数Ｎとして３を取得する。

Ｓ６０２では、出力制御部５０５は、１レイヤ目用バッファ５０２から１つ目の画素情報４１１を取り出し、２レイヤ目用バッファ５０３から１つ目の画素情報４２１を取り出し、３レイヤ目用バッファ５０４から画素情報４３１を取り出す。そして、出力制御部５０５は、レイヤバッファから取り出した画素情報４１１、４２１、４１３に基づき、同一の画素値の画素で構成される画素区間にて、最小の終了画素位置ＮＥＸＴＸを調べる。出力制御部５０５は、画素情報４１１が他の画素情報４２１、４３１と比べて、Ｘ軸方向で最も短いことから、最小の終了画素位置ＮＥＸＴＸとして画素情報４１１の終了画素位置を調べる。

Ｓ６０３では、出力制御部５０５は、Ｓ６０１で取り出した３つの画素情報４１１、４２１、４３１を基に、１−３レイヤ目の順に、開始画素位置ＳＴＡＲＴＸからＳ６０２で導出した画素情報４１１の終了画素位置までの部分的な画素情報を生成する。出力制御部５０５は、１−３レイヤ目の順に、画素情報４１１、画素情報４２１、４３１において、画素情報４１１に対応する画素領域となる部分的な画素情報を生成して画素合成部２０５に出力する。

Ｓ６０４では、出力制御部５０５がＳ６０３で画素情報４１１と画素情報４２１、４３１の部分的な画素情報とを画素合成部２０５に出力した場合、部分的な画素情報の終了画素位置ＮＥＸＴＸがスパンの終了画素位置ＥＮＤＸに達しないことになる。そのため、この場合、出力制御部５０５は処理をＳ６０５に移行することになる。

Ｓ６０５では、出力制御部５０５がＳ６０３で画素情報４１１と画素情報４２１、４３１の部分的な画素情報とを画素合成部２０５に出力した場合、出力済みの画素情報４１１に対応する画素範囲を削除する。これにより、出力制御部５０５では、レイヤ１に関し全ての画素情報が無くなった状態となる。

Ｓ６０６では、出力制御部５０５がＳ６０４で出力済みの画素情報４１１に対応する画素範囲を削除した結果、出力制御部５０５では、レイヤ１に関し全ての画素情報が無くなった状態となる。レイヤ１に関し、当該レイヤ１に対応する１レイヤ目用バッファ５０２から新たに２つ目の画素情報４１２を取得する。そして、出力制御部５０５は、このような更新処理を実行した後、処理をＳ６０２に移行する。

上述のＳ６０１−Ｓ６０６の処理によって、画素情報４１１に対応する部分的な画素情報の画素合成部への出力に引き続き、出力制御部５０５は、画素情報４１２の取り出し、画素情報４１２に対応する部分的な画素情報の画素合成部への出力を実行する。そして、出力制御部５０５は、画素情報４１３の取り出し、画素情報４１３に対応する部分的な画素情報の画素合成部への出力を行なった後、画素情報４１４の取り出し、画素情報４１４に対応する部分的な画素情報の画素合成部への出力を実行する。画素情報４１１−４１４が他のレイヤの画素情報４２１、４３１より短いことから、出力制御部５０５は、画素情報４１１、４１２、４１３、４１４の順で、これら画素情報それぞれに対応する部分的な画素情報を出力制御部から画素合成部へ出力することになる。

以上説明したように、画素生成部２０３によって生成された複数レイヤにわたって重なった画素情報をバッファリングして、複数レイヤ間で同一の画素値が連続している領域を揃えながら画素情報を並び替えて再生成する。これによって、画素合成部２０５は、複数のレイヤにわたって複数の画素の合成結果が同一になる画素範囲はレイヤ１からレイヤＮまでの１組の合成処理で完了できる。すなわち、画素合成部２０５は、複数のレイヤにわたって複数の画素の合成結果が同一になる画素範囲はレイヤ１からレイヤＮまでをまとめた１つの合成処理で完了できる。その結果、画素合成部２０５は、効率的に画素合成処理を行うことができる。上記では、３レイヤ分のバッファを持ったときの構成を示しているが、レイヤバッファの個数を変更することで容易に４以上の任意のＮレイヤにも対応可能である。

しかしながら、図５に示すレイヤバッファ５０２〜５０４を有する画素情報用バッファ２０４では、設けられたレイヤバッファの個数以上にレイヤ数の重なりがあるスパンを効率よく処理することができない。

図７は、レイヤ総数４の画素情報コマンド例に基づく画素生成部２０３による処理例を示す図である。図７は、画素情報コマンドに基づき画素情報を生成する順番についても示している。図７において、Ｘ軸方向はスキャン処理が実行される主走査方向に沿う方向を示している。画素情報用バッファ２０４に設けられたレイヤバッファの個数以上にレイヤ数の重なりがあるスパンを処理する場合、画素生成部２０３は、次の処理を実行する。すなわち、画素生成部２０３は、図７に示すように、予め１画素単位にスパンを分割して画素合成の順序に併せて１６個の画素情報７０１−７１６を生成する。このように、１画素単位に分割して画素合成の順序に合わせて画素情報を生成すれば、画素合成のためにスパンの全画素をバッファリングする必要がなくなる。しかし、画素合成部２０５による合成処理の回数が多くなるため、処理性能が低下する。画素情報用バッファ２０４がより多くレイヤバッファを有することで、処理性能の低下を防ぐことができるが、必要なリソースが大きい。ＣＡＤ画像印刷に通常使われるデータ形式であるＨＰ−ＧＬ／２フォーマットでは、レイヤ数が多いことが知られており、これらのデータを扱う場合、処理性能が問題となる。

また、前述した通り画素情報用バッファ２０４内の各レイヤバッファ５０２、５０３、５０４のバッファリング可能な画素数（以降、バッファサイズともいう）は、画素生成部２０３が一度に生成する画素情報の数に基づいて容量が設定される。一度に生成する画素情報の数とスパンサイズに差異がある場合、各レイヤバッファ５０２、５０３、５０４に未使用領域が発生し、バッファに空き領域が存在しても、画素情報を格納できないケースが発生する。図８は、各レイヤバッファ５０２、５０３、５０４がバッファリング可能な画素情報の数を８とした場合の、図４に示す画素情報コマンドの格納例を示す図である。１レイヤ目用バッファ５０２において、データが格納される領域８０１は、４つの画素情報４１１、４１２、４１３、４１４が格納された領域と、４つの空き領域とが存在する。２レイヤ目用バッファ５０３において、データが格納される領域８０２は、１つの画素情報４２１が格納された領域と、７つの空き領域とが存在する。３レイヤ目用バッファ５０４において、データが格納される領域８０３は、１つの画素情報４３１が格納された領域と、７つの空きの領域とが存在する。画素情報用バッファ２０４全体では、６個の画素情報４１１〜４１４、４２１、４３１を格納した領域と、１８個の空き領域が存在する。図８の例では、画素情報用バッファ２０４の構成に起因する制約上４レイヤ以上の画素情報を格納できない。画素情報用バッファ２０４の各レイヤバッファ５０２、５０３、５０４に空き領域が存在しても、４レイヤ目の画素情報が存在する場合、１画素単位にスパンを分割するため、３レイヤ以下の画素情報を処理する場合と比べて処理性能が低下する。

以下、本実施形態の画素情報用バッファ９００について説明する。上述した従来例の画素情報用バッファ２０４では、図５に示すブロック図および図６に示すフローチャートを用いて説明したように、重なったオブジェクトの画素情報をレイヤ毎にレイヤバッファに格納する。しかしながら、上述の画素情報用バッファ２０４では、レイヤバッファの個数より多いレイヤ数の重なりがあるスパンについて、空き領域があっても、レイヤバッファの個数と同じレイヤ数の重なりがあるスパンの場合と同様な処理を行うことができない。このようなスパンについては、画素生成部２０３が、図７に示すように１画素単位にスパンを分割するため、画素値を合成する処理回数が増加し、処理性能が問題になる。また、レイヤ数の多い印刷データの性能向上のためにより多くのレイヤバッファを設けることは、必要なリソースが大きくなり過ぎる。

そこで、本実施形態では、図９に示すように、画素情報用バッファ９００の構成を変えることで、次の効果を得ることができるようにした。すなわち、本実施形態では、図５に示した従来例の画素情報用バッファ２０４と同等のリソースで、より多くのレイヤ数の画素情報を効率よくバッファリングし、画素値を合成する処理回数を低減する効果を得ることができるようにした。

図９に示す画素情報用バッファ９００は、図５に示す従来例の画素情報用バッファ２０４にバッファ領域分割部９０２を追加し、従来例ではレイヤごとに分かれていたバッファ５０２、５０３、５０４を１つで担うバッファ９０３に変えた構成となっている。バッファ９０３は、全レイヤで共通に使用される。バッファ９０３は、バッファ領域分割部９０２によってレイヤ数分の領域に分割されており、分割された領域それぞれに各レイヤが割り当てられて使用される。複数のレイヤバッファを１つのバッファに変更したことに伴い、画素情報用バッファ９００では、入力制御部９０１および出力制御部９０４の処理も、画素情報用バッファ２０４の入力制御部５０１および出力制御部５０５の処理と異なる。図９に示す画素情報用バッファ９００の各部の一部もしくは全部は、専用のハードウェアによって実現することができる。あるいは、各部の一部もしくは全部は、ＲＯＭ１０２に記憶されたプログラムをＣＰＵ１０１がＲＡＭ１０３に展開し、実行することで実現することができる。

次に、図９に示す画素情報用バッファ９００が有する入力制御部９０１の動作について説明する。入力制御部９０１は、画素生成部２０３からスパン情報コマンドを受信すると、スパン開始画素位置ＳＴＡＲＴＸと終了画素位置ＥＮＤＸとレイヤ数Ｎを取得し、出力制御部９０４に転送する。入力制御部９０１は、取得したスパン開始画素位置ＳＴＡＲＴＸと終了画素位置ＥＮＤＸからスパンサイズを導出し、導出したスパンサイズをバッファ領域分割部９０２に転送する。その後、入力制御部９０１は、バッファ領域分割部９０２から各レイヤのバッファ領域の開始アドレスを取得する。入力制御部９０１は、スパン情報コマンドに続いて、画素生成部２０３からスパンの画素情報を受信すると、各レイヤのバッファ領域の開始アドレスを基にバッファ９０３に画素情報を格納する。

バッファ領域分割部９０２は、バッファ９０３の格納領域を、入力制御部９０１から転送されたスパンサイズで除算して分割数を取得する。そして、バッファ領域分割部９０２は、取得した分割数でバッファ９０３の格納領域を分割して分割数分の分割領域を生成する。生成した分割数分の分割領域は、描画対象のオブジェクトが属するレイヤに対応付けられる。スパンサイズは、各レイヤのバッファサイズとして割り当てる。すなわち、スパンサイズは、各分割領域のサイズとして割り当てる。分割数は、レイヤ総数として割り当てられる。バッファ領域分割部９０２は、前記除算によって整数で割り切れない場合、小数点以下を切り捨てた値は、上述のレイヤ総数として割り当てられる。バッファ領域分割部９０２は、割り当てられた各レイヤのバッファ領域の開始アドレスを入力制御部９０１および出力制御部９０４のそれぞれに転送する。

出力制御部９０４は、各レイヤのバッファ領域から画素情報を取り出して、画素合成部２０５が画素を効率よく合成することができるように画素情報を再生成する。すなわち、従来例の出力制御部５０５では各レイヤバッファから画素情報を取り出す処理を実行した。これに対し、本実施形態の出力制御部９０４は、バッファ領域分割部９０２から転送された各レイヤのバッファ領域の開始アドレスを基にバッファ９０３から画素情報を取り出し画素合成部２０５に出力する処理を実行する。

バッファ領域分割部９０２によって、バッファ９０３をスパンサイズで分割する処理を実行するが、分割した領域の数がレイヤ数よりも少ない場合、バッファ９０３は、画素情報を格納できない。このような場合、従来例の出力制御部５０５と同様、画素生成部２０３によって１画素単位にスパンが分割され、１画素単位で画素値の合成処理が実行される。

出力制御部９０４は、図１０の処理フローに従い、バッファ９０３から画素情報を取り出して、画素合成部２０５が効率よく画素値を合成することができるように画素情報を再生成する。出力制御部９０４は、再生成した画素情報を画素合成部２０５に出力する。以下、図１０を用いて、出力制御部９０４の動作を説明する。図１０は、図９に示す出力制御部９０４による画素情報の出力処理の手順例を示すフローチャートである。

Ｓ１００１において、出力制御部９０４は、入力制御部９０１から、処理対象のスパンに関し、レイヤ総数Ｎである各レイヤのスパン情報コマンドを受信する。出力制御部９０４は、受信した各レイヤのスパン情報コマンドからスパンの開始画素位置ＳＴＡＲＴＸとその終了画素位置ＥＮＤＸを取得する。スパンの開始画素位置ＳＴＡＲＴＸとその終了画素位置ＥＮＤＸの差分がスパンサイズとなる。また、出力制御部９０４は、入力制御部９０１と同様、対応するレイヤが最上位であることを示すフラグを有するスパン情報コマンドを受信するまで、受信したスパン情報コマンドの数をカウントすることでレイヤ総数Ｎを取得する。なお、出力制御部９０４は、スパンの開始画素位置ＳＴＡＲＴＸをＮＥＸＴＳＴＡＲＴとする。

Ｓ１００２において、出力制御部９０４は、バッファ領域分割部９０２から転送された各レイヤのバッファ領域の開始アドレスを基に、バッファから各レイヤの先頭の画素情報を１つずつ合計Ｎ個の画素情報を取り出す。そして、出力制御部９０４は、バッファから取り出した合計Ｎ個の画素情報に関し、バッファから共通して取り出せる画素区間を導出して特定する。共通して取り出せる画素区間は、画素合成部２０５が共通して処理可能な領域ともいえる。出力制御部９０４は、最初に取り出す画素区間の開始画素位置を常にＳＴＡＲＴＸとし、同一の画素値がＮ個連続する画素区間から最小の終了画素位置ＮＥＸＴＥＮＤを調べることで、画素区間の終了画素位置ＮＥＸＴＸを取得する。なお、Ｎ個は、１以上の整数である。出力制御部９０４は、２区間目以降の開始画素位置に関し、１区間前の終了画素位置ＮＥＸＴＥＮＤに１画素位置を加算することにより取得する。すなわち、出力制御部９０４は、１区間前の終了画素位置ＮＥＸＴＥＮＤと１画素位置の和（ＮＥＸＴＥＮＤ＋１）を２区間目以降の開始画素位置として取得する。出力制御部９０４は、Ｓ１００２にてＮＥＸＴＥＮＤを調べて決定すると、処理をＳ１００３へ移行する。

Ｓ１００３において、出力制御部９０４は、Ｓ１００１で取り出したＮ個の画素情報を基に、１からＮレイヤ目の順に開始画素位置ＳＴＡＲＴＸからＳ１００２で取得した終了画素位置ＮＥＸＴＸまでの部分的な画素情報を生成して画素合成部２０５に出力する。

Ｓ１００４において、出力制御部９０４は、画素合成部２０５に既に出力した部分的な画素情報の終了画素位置ＮＥＸＴＸがスパンの終了画素位置ＥＮＤＸに達していないかどうかを判定する。出力制御部９０４は、画素合成部２０５に既に出力した部分的な画素情報の終了画素位置ＮＥＸＴＸがスパンの終了画素位置ＥＮＤＸに達している（ＮＥＸＴＸ＝＝ＥＮＤＸ）との判定結果を得た場合（Ｓ１００４のＮＯ）、次の処理を実行する。すなわち、出力制御部９０４は、現在の処理対象であるスパンに対する出力処理を終了し、次の処理対象であるスパンのスパン情報コマンドを入力制御部９０１から受信して同様の処理を繰り返し実行する。出力制御部９０４は、画素合成部２０５に既に出力した部分的な画素情報の終了画素位置ＮＥＸＴＸがスパンの終了画素位置ＥＮＤＸに達していない（ＮＥＸＴＸ＜ＥＮＤＸ）との判定結果を得た場合（Ｓ１００４のＹＥＳ）、処理をＳ１００５に移行する。

Ｓ１００５において、出力制御部９０４は、Ｎ個のレイヤの画素情報からＳ１００３にて画素合成部２０５に既に出力した部分的な画素情報が示す画素範囲（出力済みの画素範囲）を削除する。

Ｓ１００６において、出力制御部９０４は、Ｓ１００５にて出力済みの画素範囲を削除した結果、出力制御部９０４にて全ての画素情報が無くなったレイヤに関し、開始アドレスを更新し、当該レイヤに対応するバッファ領域から新たに画素情報を取得する。そして、出力制御部９０４は、このような更新処理を実行した後、処理をＳ１００２に移行する。出力制御部９０４は、処理対象のスパンの終了画素位置に達するまで、Ｓ１００２〜Ｓ１００６の処理を繰り返し実行する。

以上、説明したように、バッファ領域分割部９０２によってバッファ９０３をスパンサイズに分割し、入力制御部９０１によってスパンサイズに分割したバッファ９０３への画素情報の格納を実行する。これにより、各レイヤの画素情報の格納に、スパンサイズに応じたバッファサイズを割り当てることができる。図５に示す従来例の画素情報用バッファ２０４と同じバッファサイズで、４レイヤ以上の画素情報のバッファ９０３への格納例について説明する。図５に示す画素情報用バッファ２０４のレイヤバッファ５０２、５０３、５０４はそれぞれ、画素情報を８個格納可能であることから、画素情報用バッファ２０４全体で２４個の画素情報を格納可能である。図１１は、スパンサイズ４、レイヤ総数５の画素情報コマンド例を示す図である。図１１において、Ｘ軸方向はスキャン処理が実行される主走査方向に沿う方向を示している。図１１に示す画素情報コマンド例では、レイヤ数が５であり４以上であるため、図８に示す従来例の画素情報用バッファ２０４では、全ての画素情報をレイヤバッファに格納することができない。図１２は、バッファ９０３への図１１に示す画素情報コマンドの格納例を示す図である。図１２に示すバッファ９０３は、２４個の画素情報を格納可能な構成となっており、図１１に示すスパンサイズが４であるので、バッファ９０３をスパンサイズの４で分割し、６レイヤ分の画素情報を格納可能な構成となる。レイヤ１からレイヤ５用のバッファ領域１２０１、１２０２、１２０３、１２０４、１２０５には、図１１に示すレイヤ１からレイヤ５の画素情報がレイヤに対応して格納される。すなわち、レイヤ１用バッファ領域１２０１には、レイヤ１の先頭の画素情報１１１１、画素情報１１１２、画素情報１１１３、画素情報１１１４が、下方から順に格納される。レイヤ２用バッファ領域１２０２における最下方には、レイヤ２の画素情報１１２１が格納される。レイヤ３用バッファ領域１２０３における最下方には、レイヤ３の画素情報１１３１が格納される。レイヤ４用バッファ領域１２０４には、レイヤ４の先頭の画素情報１１４１、画素情報１１４２が、下方から順に格納される。レイヤ５用バッファ領域１２０５における最下方には、レイヤ５の画素情報１１５１が格納される。よって、レイヤ６用バッファ領域１２０６に格納される画素情報がないことから、レイヤ６用バッファ領域１２０６は空領域となる。

以上、説明したように、本実施形態に係る画像処理装置によれば、次の効果を奏する。すなわち、画素生成部２０３で生成された複数レイヤにわたって重なった画素情報を、画素情報用バッファ９００でバッファリングし、複数レイヤ間で同一の画素値が連続している領域を揃えながら画素情報を並び変えて再生成する。これによって、画素合成部２０５は、複数レイヤにわたって複数の画素の合成結果が同一になる画素範囲はレイヤ１からレイヤＮまでの１組の合成処理で完了できる。すなわち、画素合成部２０５は、複数のレイヤにわたって複数の画素の合成結果が同一になる画素範囲はレイヤ１からレイヤＮまでをまとめた１つの合成処理で完了できる。その結果、画素合成部２０５は、効率的に画素合成処理を行うことができる。また、バッファ領域分割部９０２により、バッファ９０３をスパンサイズで分割することで、バッファ９０３を効率的に使用し、少ないリソースでより多くのレイヤの重なりをバッファリングし、画素合成を効率よく行うことができる。すなわち、複数のオブジェクトが重なる領域における画素合成処理を効率よく行えるデータを出力することができる。

＜実施形態２＞
実施形態１では、バッファ領域分割部９０２によりバッファ９０３をスパンサイズに分割し、分割した領域を各レイヤの画素情報の格納領域に割り当てることでバッファ９０３を効率的に使用した。本実施形態では、スパン内の画素情報を画素情報用バッファに格納できない場合、画素生成部で、スパンサイズをバッファに格納可能なサイズに分割して処理する方法について説明する。

図１３は、本実施形態のレンダリング処理部１３００の構成例を示す図である。本実施形態のレンダリング処理部１３００は、実施形態１にて説明したレンダリング処理部にスパン分割部１３０１を追加し、画素生成部２０３を画素生成部１３０２に変更した構成となっている。図１３に示すレンダリング処理部１３００の各部の一部もしくは全部は、専用のハードウェアによって実現することができる。あるいは、各部の一部もしくは全部は、ＲＯＭ１０２に記憶されたプログラムをＣＰＵ１０１がＲＡＭ１０３に展開し、実行することで実現することができる。

スパン分割部１３０１は、処理対象のスパンに関し、詳細につき後述する画素生成部１３０２から送信された、レイヤ総数Ｎである各レイヤのスパン情報コマンドを受信する。そして、スパン分割部１３０１は、受信した各レイヤのスパン情報コマンドを基に、バッファ９０３が格納可能なスパンサイズを導出してその情報を得る。スパン分割部１３０１は、導出して得た、バッファ９０３が画素情報を格納可能なスパンサイズの情報を画素生成部１３０２に送信する。

スパン分割部１３０１の動作について説明する。図１４は、スパン分割部１３０１によるスパン分割処理の手順例を示すフローチャートである。

Ｓ１４０１において、スパン分割部１３０１は、処理対象のスパンに関し、画素生成部１３０２から送信された、レイヤ総数Ｎである各レイヤのスパン情報コマンドを受信する。スパン分割部１３０１は、受信した各レイヤのスパン情報コマンドからスパンの開始画素位置ＳＴＡＲＴＸとその終了画素位置ＥＮＤＸを取得する。また、スパン分割部１３０１は、入力制御部５０１と同様、対応するレイヤが最上位であることを示すフラグを有するスパン情報コマンドを受信するまで、受信したスパン情報コマンドの数をカウントすることでレイヤ総数Ｎを取得する。

Ｓ１４０２において、スパン分割部１３０１は、Ｓ１４０１で取得したスパンの開始画素位置ＳＴＡＲＴＸとその終了画素位置ＥＮＤＸから、開始画素位置ＳＴＡＲＴＸと終了画素位置ＥＮＤＸの差分を演算することでスパンサイズを導出する。

Ｓ１４０３において、スパン分割部１３０１は、Ｓ１４０１で取得したレイヤ総数と、予め取得して既知である、バッファ９０３のバッファサイズを比較する。スパン分割部１３０１は、レイヤ総数がバッファサイズ以上であり、レイヤ総数がバッファサイズ未満ではないとの比較結果を得た場合(Ｓ１４０３のＮＯ)、処理をＳ１４０４に移行する。スパン分割部１３０１は、レイヤ総数がバッファサイズよりも小さく、レイヤ総数がバッファサイズ未満であるとの比較結果を得た場合(Ｓ１４０３のＹＥＳ)、処理をＳ１４０５に移行する。

Ｓ１４０４において、スパン分割部１３０１は、処理対象のスパンの画素情報をバッファ９０３に格納しきれないため、Ｓ１４０２で導出したスパンサイズを１に設定し、設定した１画素単位の分割処理を前記画素情報に対して実行する。スパン分割部１３０１は、分割処理を実行した後、本処理を終了する。

Ｓ１４０５において、スパン分割部１３０１は、Ｓ１４０１で取得したレイヤ総数とＳ１４０２で導出したスパンサイズの積（レイヤ総数×スパンサイズ）がバッファ９０３のバッファサイズ以下であるかどうかを判定する。スパン分割部１３０１は、レイヤ総数とスパンサイズの積がバッファサイズ以下であるとの判定結果を得た場合（Ｓ１４０５のＹＥＳ）、処理対象のスパンの画素情報をバッファ９０３に格納できるため、本処理を終了する。スパン分割部１３０１は、レイヤ総数とスパンサイズの積がバッファ９０３のバッファサイズよりも大きく、バッファサイズ以下ではないとの判定結果を得た場合（Ｓ１４０５のＮＯ）、処理をＳ１４０６に移行する。

Ｓ１４０６において、スパン分割部１３０１は、Ｓ１４０２で導出したスパンサイズを２で除算して現在の半分の値に更新する処理を実行する。スパン分割部１３０１は、更新処理を実行した後、処理をＳ１４０５へ移行する。すなわち、スパン分割部１３０１は、レイヤ総数とスパンサイズの積がバッファ９０３のバッファサイズ以下であるとの判定結果を得るまで、Ｓ１４０５およびＳ１４０６の処理を繰り返し実行する。このような処理がスパン分割部１３０１によって実行されることで、バッファ９０３に格納可能なスパンサイズが導出される。

画素生成部１３０２は、先ず、エッジ処理部２０２から送信された、レイヤ総数Ｎである各レイヤのスパン情報コマンドを受信し、受信したレイヤ総数Ｎである各レイヤのスパン情報コマンドをスパン分割部１３０１に送信する。画素生成部１３０２は、レイヤ総数Ｎである各レイヤのスパン情報コマンドを基に、画素情報の参照先である、中間データ２０８の画素データテーブル２１１を参照して、スパン内の画素情報を生成する。そして、画素生成部１３０２は、スパン分割部１３０１から送信されたバッファ９０３が画素情報を格納可能なスパンサイズの情報を基に、画素情報コマンドを更新する。画素生成部１３０２は、更新した画素情報コマンドを画素情報用バッファ９００に送信する。すなわち、画素生成部１３０２は、スパン分割部１３０１によりスパンサイズが１に設定された場合、処理対象のスパンに関し、１画素単位で画素情報を画素情報用バッファ９００に送信する。画素生成部１３０２は、スパン分割部１３０１によりＳ１４０６の処理が行われた場合、処理対象のスパンに関し、スパンサイズを２Ｍで除算して得たサイズの画素情報を画素情報用バッファ９００に送信する。Ｍは、Ｓ１４０６の処理を行った回数である。なお、画素生成部１３０２が、画素データテーブル２１１とほぼ同じ大きさのデータを格納可能な領域を有しており、画素情報用バッファ９００に送信する前の画素情報は、画素生成部１３０２に格納される。

図１５は、スパンサイズ８、レイヤ総数５の画素情報に関し、スパン分割部１３０１によるスパンの分割処理を説明するための図である。図１５において、Ｘ軸方向はスキャン処理が実行される主走査方向に沿う方向を示している。図１５の上図では、スパン分割処理を行う前のレイヤ１−５の画素情報コマンド例を示している。図１５の下図では、スパン分割処理を行った後のレイヤ１−５の画素情報コマンド例を示している。

図１５の上図では、レイヤ１の画素情報コマンドは、８つの画素情報１５１１−１５１８を含んでいる。レイヤ２の画素情報コマンドは、１つの画素情報１５２１を含んでいる。レイヤ３の画素情報コマンドは、１つの画素情報１５３１を含んでいる。レイヤ４の画素情報コマンドは、４つの画素情報１５４１−１５４４を含んでいる。レイヤ５の画素情報コマンドは、１つの画素情報１５５１を含んでいる。

図１５の下図において、開始画素位置０から終了画素位置３までの画素範囲に関し、レイヤ１の画素情報コマンドは、４つの画素情報１５１１−１５１４を含んでいる。レイヤ２の画素情報コマンドは、画素情報１５２１に関し、開始画素位置０から終了画素位置３までの画素情報１５２２を含んでいる。レイヤ３の画素情報コマンドは、画素情報１５３１に関し、開始画素位置０から終了画素位置３までの画素情報１５３２を含んでいる。レイヤ４の画素情報コマンドは、２つの画素情報１５４１−１５４２を含んでいる。レイヤ５の画素情報コマンドは、画素情報１５５１に関し、開始画素位置０から終了画素位置３までの画素情報１５５２を含んでいる。

図１５の下図において、開始画素位置４から終了画素位置７までの画素範囲に関し、レイヤ１の画素情報コマンドは、４つの画素情報１５１５〜１５１８を含んでいる。レイヤ２の画素情報コマンドは、画素情報１５２１に関し、開始画素位置４から終了画素位置７までの画素情報１５２３を含んでいる。レイヤ３の画素情報コマンドは、画素情報１５３１に関し、開始画素位置４から終了画素位置７までの画素情報１５３３を含んでいる。レイヤ４の画素情報コマンドは、２つの画素情報１５４３〜１５４４を含んでいる。レイヤ５の画素情報コマンドは、画素情報１５５１に関し、開始画素位置４から終了画素位置７までの画素情報１５５３を含んでいる。

スパン分割部１３０１は、画素生成部１３０２から各レイヤのスパン情報コマンドを受信すると、受信した各レイヤのスパン情報コマンドから開始画素位置０、終了画素位置７、レイヤ総数５を取得する（Ｓ１４０１）。スパン分割部１３０１は、取得した開始画素位置０および終了画素位置７からスパンサイズ８を導出する（Ｓ１４０２）。バッファサイズ（バッファ総数）を２４とした場合、レイヤ総数が５であるで、スパン分割部１３０１は、バッファサイズがレイヤ総数よりも大きいとの判定結果を取得し、取得した判定結果（Ｓ１４０３のＹＥＳ）に基づき、処理をＳ１４０５に移行する。

Ｓ１４０５において、スパン分割部１３０１は、レイヤ総数５およびスパンサイズ８からレイヤ総数とスパンサイズの積である４０を導出する。そして、スパン分割部１３０１は、レイヤ総数とスパンサイズの積がバッファ総数２４よりも大きくバッファサイズ以下ではないとの判定結果を取得し、取得した判定結果（Ｓ１４０５のＮＯ）に基づき、処理をＳ１４０６に移行する。

Ｓ１４０６において、スパン分割部１３０１は、画素情報をバッファに格納するために、スパンサイズを半分に分割しスパンサイズを４に更新する。スパン分割部１３０１は、スパンサイズを更新した後、処理をＳ１４０５へ移行し、Ｓ１４０５にて、レイヤ総数と更新したスパンサイズの積がバッファサイズ以下であるかどうかを判定する。スパン分割部１３０１は、スパンサイズを４に更新したことで、レイヤ総数とスパンサイズの積は２０となり、画素情報の最大値はバッファ総数２４よりも小さくバッファサイズ以下である。これにより、画素情報をバッファ９０３に格納することができるようになることから、スパン分割部１３０１は、本処理を終了する。

画素生成部１３０２は、バッファ９０３に格納可能なスパンサイズに分割され、若番の開始画素位置を含む画素情報を基に生成した画素データを画素情報用バッファ９００に送信する。なお、画素生成部１３０２は、画素情報用バッファ９００に先に送信した画素データに続く開始画素位置を含む画素情報に基づき生成した画素データを画素情報用バッファ９００に送信するまで一時的に保持する。

次に、画素情報用バッファ９００から画素合成部２０５に全ての画素データが出力されると、画素生成部１３０２は、先に送信したデータに続く開始画素位置を含む画素情報を基に生成した画素データを画素情報用バッファ９００に送信する。

このように、画素生成部１３０２では、所定のサイズの画素データを出力する一方、出力前の画素データを一時的に保持する処理は、スパンの終了画素位置ＥＮＤＸを含む画素データの出力が終わるまで継続される。

以上、説明したように、実施形態１では、バッファ９０３に画素情報を格納できない場合、１画素単位でスパンを分割し、画素合成処理を実行するため、バッファ９０３に画素情報を格納できる場合と比べて処理性能が低下した。実施形態２では、バッファ９０３に画素情報が格納できない場合、スパンサイズを分割してバッファ９０３に格納可能なスパンサイズに更新するため、実施形態１の場合と比べて、処理性能の低下を抑制できる。

［その他の実施形態］
本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１以上のプロセッサがプログラムを読み出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。

９００ 画素情報用バッファ
９０１ 入力制御部
９０２ バッファ領域分割部
９０３ バッファ
９０４ 出力制御部

Claims (10)

1. スキャンライン上の各スパンを構成する連続する画素における描画対象のオブジェクトの画素情報を格納するバッファと、
   同一のスパンにおける、前記連続する画素の数と、前記オブジェクトが重なる数とに基づき、前記バッファの格納領域を分割する第一の分割手段と、
   前記同一のスパンに存在する複数の前記オブジェクトの画素情報を、各オブジェクトが属するレイヤごとに、かつ、当該同一のスパンにおいて重なる順に、前記第一の分割手段により分割された前記バッファの格納領域に入力する入力手段と、
   前記入力手段により前記バッファの格納領域に入力された前記複数のオブジェクトの画素情報に基づき、前記同一のスパンにおいて共通して処理可能な部分を特定し、当該特定した部分におけるレイヤの前記画素情報を前記バッファの格納領域から出力する出力手段と、
   を有することを特徴とする画像処理装置。
2. 前記第一の分割手段は、前記バッファの格納領域を前記連続する画素の数で除算して分割数を取得し、取得した前記分割数で前記バッファの格納領域を分割して分割領域を生成し、
   前記入力手段は、前記同一のスパンに存在する前記複数のオブジェクトの前記画素情報を、前記各オブジェクトが属する前記レイヤに応じて、前記第一の分割手段で生成した前記分割領域に入力する
   ことを特徴とする請求項１に記載の画像処理装置。
3. 前記第一の分割手段は、前記除算によって整数で割り切れない場合、小数点以下を切り捨てた値で前記バッファの格納領域を分割して前記分割領域を生成する
   ことを特徴とする請求項２に記載の画像処理装置。
4. 前記同一のスパンにおける、前記連続する画素の数と、前記オブジェクトが重なる数との積が、前記バッファの格納領域のサイズを超える場合、前記同一のスパンを分割する第二の分割手段を有する
   ことを特徴とする請求項１から３の何れか一項に記載の画像処理装置。
5. 前記第二の分割手段は、前記同一のスパンにおける、前記連続する画素の数と、前記オブジェクトが重なる数との積が、前記バッファの格納領域のサイズを超える場合、前記同一のスパンを半分にすることを特徴とする請求項４に記載の画像処理装置。
6. 前記同一のスパンにおける、前記連続する画素の数と、前記オブジェクトが重なる数との積が、前記バッファの格納領域のサイズ以下となるまで、前記第二の分割手段による前記同一のスパンの分割を繰り返し実行することを特徴とする請求項４または５に記載の画像処理装置。
7. 前記出力手段により出力された前記画素情報を用いて、画素値を生成する合成手段を有することを特徴とする請求項１から６の何れか一項に記載の画像処理装置。
8. 前記連続する画素の位置情報を取得する取得手段をさらに有し、
   前記連続する画素の数は、前記取得手段で取得した前記画素の位置情報に基づき導出されることを特徴とする請求項１から７の何れか一項に記載の画像処理装置。
9. スキャンライン上の各スパンを構成する連続する画素における描画対象のオブジェクトの画素情報をバッファに格納する格納ステップと、
   同一のスパンにおける、前記連続する画素の数と、前記オブジェクトが重なる数とに基づき、前記バッファの格納領域を分割する第一の分割ステップと、
   前記同一のスパンに存在する複数の前記オブジェクトの画素情報を、各オブジェクトが属するレイヤごとに、かつ、当該同一のスパンにおいて重なる順に、前記第一の分割ステップにて分割された前記バッファの格納領域に入力する入力ステップと、
   前記入力ステップにて前記バッファの格納領域に入力された前記複数のオブジェクトの画素情報に基づき、前記同一のスパンにおいて共通して処理可能な部分を特定し、特定した部分におけるレイヤの前記画素情報を前記バッファの格納領域から出力する出力ステップと、
   を有することを特徴とする画像処理方法。
10. コンピュータを、請求項１から８の何れか一項に記載の画像処理装置の各手段として機能させるためのプログラム。

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