JP2021019267A - Bidirectional level shift circuit - Google Patents

Bidirectional level shift circuit Download PDF

Info

Publication number
JP2021019267A
JP2021019267A JP2019133523A JP2019133523A JP2021019267A JP 2021019267 A JP2021019267 A JP 2021019267A JP 2019133523 A JP2019133523 A JP 2019133523A JP 2019133523 A JP2019133523 A JP 2019133523A JP 2021019267 A JP2021019267 A JP 2021019267A
Authority
JP
Japan
Prior art keywords
transistor
signal terminal
signal
channel mosfet
power supply
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2019133523A
Other languages
Japanese (ja)
Other versions
JP7312045B2 (en
Inventor
智章 森田
Tomoaki Morita
智章 森田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2019133523A priority Critical patent/JP7312045B2/en
Publication of JP2021019267A publication Critical patent/JP2021019267A/en
Application granted granted Critical
Publication of JP7312045B2 publication Critical patent/JP7312045B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Abstract

To provide a bidirectional level shift circuit capable of accelerating a response of an output signal at a falling edge of an input signal.SOLUTION: The bidirectional level shift circuit includes a first signal terminal, a second signal terminal, a first transistor disposed between the first signal terminal and the second signal terminal, and a drive circuit configured to driving a control end of the first transistor. The drive circuit includes: a second transistor used for switching the first transistor to be turned OFF in response to rising of a signal of one of the first signal terminal and the second signal terminal; and a third transistor used for switching the first transistor to be turned ON in response to falling of the signal of the one thereof. An on-resistance of the third transistor is smaller than an on-resistance of the second transistor.SELECTED DRAWING: Figure 2

Description

本発明は、双方向レベルシフト回路に関する。 The present invention relates to a bidirectional level shift circuit.

従来、異なる電源電圧で動作するシステムが存在する場合には、システム間で信号を双方向に伝達するために双方向レベルシフト回路が用いられる。双方向レベルシフト回路には、信号伝達の高速化が要求されている。 Conventionally, when there are systems operating at different power supply voltages, a bidirectional level shift circuit is used to transmit signals in both directions between the systems. The bidirectional level shift circuit is required to increase the speed of signal transmission.

高速化を目的とした双方向レベルシフト回路の一例は、特許文献１に開示されている。特許文献１の双方向レベルシフト回路は、第１の回路と、第２の回路と、第３の回路と、第４の回路と、を有する。 An example of a bidirectional level shift circuit for speeding up is disclosed in Patent Document 1. The bidirectional level shift circuit of Patent Document 1 includes a first circuit, a second circuit, a third circuit, and a fourth circuit.

第１の回路は、双方向に信号を伝達する。第２の回路は、第１の回路の両端の電位の変化に基づいて第１の回路の伝達方向を検出する。第３の回路は、第１の回路の両端の電位のいずれかがローレベルからハイレベルに上昇してから、第１の回路の両端のいずれもがＨｉｇｈになるまでの第１の期間を検出する。第４の回路は、第１の回路の出力側に第１の期間だけハイレベルの電位を供給する。 The first circuit transmits signals in both directions. The second circuit detects the transmission direction of the first circuit based on the change in the potential at both ends of the first circuit. The third circuit detects the first period from when one of the potentials at both ends of the first circuit rises from a low level to a high level until both ends of the first circuit become High. To do. The fourth circuit supplies a high level potential to the output side of the first circuit for the first period.

特開２０１２−１４７１７３号公報Japanese Unexamined Patent Publication No. 2012-147173

しかしながら、上記特許文献１の双方向レベルシフト回路では、入力信号の立上り時に出力信号のローレベルからハイレベルへの遷移の高速化は行えるが、入力信号の立下り時における出力信号の反応を高速化することは考慮されていない。 However, in the bidirectional level shift circuit of Patent Document 1, the transition from the low level to the high level of the output signal can be speeded up at the rising edge of the input signal, but the reaction of the output signal at the falling edge of the input signal is high speed. It is not considered to be.

上記状況に鑑み、本発明は、入力信号の立下り時における出力信号の反応を高速化することが可能となる双方向レベルシフト回路を提供することを目的とする。 In view of the above situation, it is an object of the present invention to provide a bidirectional level shift circuit capable of speeding up the reaction of an output signal at the time of falling edge of an input signal.

上記目的を達成するために本発明の一態様に係る双方向レベルシフト回路は、
第１信号端子と、
第２信号端子と、
前記第１信号端子と前記第２信号端子との間に配置される第１トランジスタと、
前記第１トランジスタの制御端を駆動する駆動回路と、
前記第１信号端子の信号の立上りに応じて、前記第２信号端子に印加する電圧を第１電源電圧まで瞬時的に立上げて前記第１電源電圧に保持する第１電圧保持回路と、
前記第２信号端子の信号の立上りに応じて、前記第１信号端子に印加する電圧を前記第１電源電圧よりも低い第２電源電圧まで瞬時的に立上げて前記第２電源電圧に保持する第２電圧保持回路と、
を備え、
前記駆動回路は、前記第１信号端子と前記第２信号端子のうち一方の信号の立上りに応じて前記第１トランジスタをオフへ切替えるために用いられる第２トランジスタと、前記一方の信号の立下りに応じて前記第１トランジスタをオンへ切替えるために用いられる第３トランジスタと、を有し、
前記第３トランジスタのオン抵抗は、前記第２トランジスタのオン抵抗よりも小さい構成としている（第１の構成）。 The bidirectional level shift circuit according to one aspect of the present invention in order to achieve the above object is
1st signal terminal and
2nd signal terminal and
A first transistor arranged between the first signal terminal and the second signal terminal,
The drive circuit that drives the control end of the first transistor and
A first voltage holding circuit that instantaneously raises the voltage applied to the second signal terminal to the first power supply voltage and holds it at the first power supply voltage in response to the rise of the signal of the first signal terminal.
In response to the rising edge of the signal at the second signal terminal, the voltage applied to the first signal terminal is instantaneously raised to a second power supply voltage lower than the first power supply voltage and held at the second power supply voltage. The second voltage holding circuit and
With
The drive circuit includes a second transistor used for switching off the first transistor according to a rise of one of the signals of the first signal terminal and the second signal terminal, and a fall of one of the signals. It has a third transistor, which is used to switch the first transistor on according to the above.
The on-resistance of the third transistor is smaller than the on-resistance of the second transistor (first configuration).

また、上記第１の構成において、前記第２トランジスタのオン抵抗は、前記第３トランジスタのオン抵抗の２倍以上であることとしてもよい（第２の構成）。 Further, in the first configuration, the on-resistance of the second transistor may be twice or more the on-resistance of the third transistor (second configuration).

また、上記第１または第２の構成において、前記第３トランジスタのチャネル幅は、前記第２トランジスタのチャネル幅よりも長いこととしてもよい（第３の構成）。 Further, in the first or second configuration, the channel width of the third transistor may be longer than the channel width of the second transistor (third configuration).

また、上記第１から第３のいずれかの構成において、前記駆動回路は、高電位側に接続される第１ｐチャネルＭＯＳＦＥＴと、低電位側に接続される第１ｎチャネルＭＯＳＦＥＴと、高電位側に接続される第２ｐチャネルＭＯＳＦＥＴと、低電位側に接続される第２ｎチャネルＭＯＳＦＥＴと、を有し、
前記第１ｐチャネルＭＯＳＦＥＴのドレインは、前記第１ｎチャネルＭＯＳＦＥＴのドレインに接続され、
前記第１ｐチャネルＭＯＳＦＥＴのゲートおよび前記第１ｎチャネルＭＯＳＦＥＴのゲートは、前記第１信号端子に接続され、
前記第２ｐチャネルＭＯＳＦＥＴのドレインは、前記第２ｎチャネルＭＯＳＦＥＴのドレインに接続され、
前記第２ｐチャネルＭＯＳＦＥＴのゲートおよび前記第２ｎチャネルＭＯＳＦＥＴのゲートは、前記第２信号端子に接続され、
前記第１ｐチャネルＭＯＳＦＥＴおよび前記第２ｐチャネルＭＯＳＦＥＴは、前記第３トランジスタに含まれ、
前記第１ｎチャネルＭＯＳＦＥＴおよび前記第２ｎチャネルＭＯＳＦＥＴは、前記第２トランジスタに含まれることとしてもよい（第４の構成）。 Further, in any of the first to third configurations, the drive circuit has a first p-channel MOSFET connected to the high potential side, a first n channel MOSFET connected to the low potential side, and a high potential side. It has a second p-channel MOSFET to be connected and a second n-channel MOSFET connected to the low potential side.
The drain of the first p-channel MOSFET is connected to the drain of the first n-channel MOSFET.
The gate of the first p-channel MOSFET and the gate of the first n-channel MOSFET are connected to the first signal terminal.
The drain of the second p-channel MOSFET is connected to the drain of the second n-channel MOSFET.
The gate of the second p-channel MOSFET and the gate of the second n-channel MOSFET are connected to the second signal terminal.
The first p-channel MOSFET and the second p-channel MOSFET are included in the third transistor.
The first n-channel MOSFET and the second n-channel MOSFET may be included in the second transistor (fourth configuration).

また、上記第１から第４のいずれかの構成において、前記駆動回路は、前記第２電源電圧を印加されることとしてもよい（第５の構成）。 Further, in any of the first to fourth configurations, the second power supply voltage may be applied to the drive circuit (fifth configuration).

また、上記第１から第５のいずれかの構成において、前記第１電圧保持回路は、前記第１電源電圧の印加される第１印加端と前記第２信号端子との間を接続する第１抵抗と、前記第１印加端と前記第１抵抗との接続ノードと前記第２信号端子との間に接続される第４トランジスタと、前記第１信号端子の信号の立上りに応じて第１所定時間幅の１つのパルスを前記第４トランジスタの制御端に出力する第１ワンショット回路と、を有し、
前記第２電圧保持回路は、前記第２電源電圧の印加される第２印加端と前記第１信号端子との間を接続する第２抵抗と、前記第２印加端と前記第２抵抗との接続ノードと前記第１信号端子との間に接続される第５トランジスタと、前記第２信号端子の信号の立上りに応じて第２所定時間幅の１つのパルスを前記第５トランジスタの制御端に出力する第２ワンショット回路と、を有することとしてもよい（第６の構成）。 Further, in any of the first to fifth configurations, the first voltage holding circuit connects the first application terminal to which the first power supply voltage is applied and the second signal terminal. A resistor, a fourth transistor connected between the connection node between the first application terminal and the first resistor and the second signal terminal, and a first predetermined according to the rising edge of the signal of the first signal terminal. It has a first one-shot circuit that outputs one pulse of time width to the control end of the fourth transistor.
The second voltage holding circuit includes a second resistor that connects the second application end to which the second power supply voltage is applied and the first signal terminal, and the second application end and the second resistance. A fifth transistor connected between the connection node and the first signal terminal, and one pulse having a second predetermined time width according to the rising edge of the signal of the second signal terminal are sent to the control end of the fifth transistor. It may have a second one-shot circuit for output (sixth configuration).

また、上記第６の構成において、前記第１ワンショット回路は、前記第１電源電圧を印加され、前記第２ワンショット回路は、前記第２電源電圧を印加されることとしてもよい（第７の構成）。 Further, in the sixth configuration, the first power supply voltage may be applied to the first one-shot circuit, and the second power supply voltage may be applied to the second one-shot circuit (7th). Configuration).

また、上記第６または第７の構成において、前記第１所定時間幅は、前記第２所定時間幅よりも長いこととしてもよい（第８の構成）。 Further, in the sixth or seventh configuration, the first predetermined time width may be longer than the second predetermined time width (eighth configuration).

また、上記第６から第８のいずれかの構成において、前記駆動回路と前記第１トランジスタとの間の距離は、前記４トランジスタおよび前記第５トランジスタと前記駆動回路との間の距離、および前記第１ワンショット回路および前記第２ワンショット回路と前記駆動回路との間の距離よりも短いこととしてもよい（第９の構成）。 Further, in any of the sixth to eighth configurations, the distance between the drive circuit and the first transistor is the distance between the fourth transistor, the fifth transistor, and the drive circuit, and the drive circuit. It may be shorter than the distance between the first one-shot circuit and the second one-shot circuit and the drive circuit (nineth configuration).

また、本発明の別の態様に係るデータ通信システムは、上記第１から第９のいずれかの構成とした双方向レベルシフト回路と、前記第１電源電圧により動作する第１システムと、前記第２電源電圧により動作する第２システムと、を備える。 Further, the data communication system according to another aspect of the present invention includes a bidirectional level shift circuit having any of the first to ninth configurations, a first system operated by the first power supply voltage, and the first system. It includes a second system that operates with two power supply voltages.

本発明の双方向レベルシフト回路によれば、入力信号の立下り時における出力信号の反応を高速化することが可能となる。 According to the bidirectional level shift circuit of the present invention, it is possible to speed up the reaction of the output signal when the input signal falls.

データ通信システムの一構成例を示す図である。It is a figure which shows one configuration example of a data communication system. 双方向レベルシフト回路の一構成例を示す回路図である。It is a circuit diagram which shows one configuration example of a bidirectional level shift circuit. ゲート駆動回路の一構成例を示す回路図である。It is a circuit diagram which shows one configuration example of a gate drive circuit. 双方向レベルシフト回路の一方の信号端子に入力信号が入力される場合を示す図である。It is a figure which shows the case where the input signal is input to one signal terminal of a bidirectional level shift circuit. 図４の場合での各種信号の挙動の一例を示すタイミングチャートである。It is a timing chart which shows an example of the behavior of various signals in the case of FIG. 双方向レベルシフト回路の他方の信号端子に入力信号が入力される場合を示す図である。It is a figure which shows the case where the input signal is input to the other signal terminal of a bidirectional level shift circuit. 図６の場合での各種信号の挙動の一例を示すタイミングチャートである。It is a timing chart which shows an example of the behavior of various signals in the case of FIG. 双方向レベルシフト回路のチップにおけるレイアウトの一例を示す模式図である。It is a schematic diagram which shows an example of the layout in the chip of the bidirectional level shift circuit. 図１に示したデータ通信システムの適用例を示す構成図である。It is a block diagram which shows the application example of the data communication system shown in FIG.

以下に本発明の例示的な実施形態について図面を参照して説明する。 An exemplary embodiment of the present invention will be described below with reference to the drawings.

＜１．システム構成＞
図１は、異なる電源電圧で動作するシステム間のデータ通信を行うデータ通信システムの一構成例を示す図である。図１に示すデータ通信システムは、異なる電源電圧で動作するシステムコントローラ２０Ａ，２０Ｂと、双方向レベルシフト回路１と、から構成される。 <1. System configuration>
FIG. 1 is a diagram showing a configuration example of a data communication system that performs data communication between systems operating at different power supply voltages. The data communication system shown in FIG. 1 includes system controllers 20A and 20B that operate at different power supply voltages, and a bidirectional level shift circuit 1.

システムコントローラ２０Ａは、電源電圧ＶＣＣＡにより動作する。システムコントローラ２０Ｂは、電源電圧ＶＣＣＢにより動作する。電源電圧ＶＣＣＢとＶＣＣＡの大小関係は、ＶＣＣＢ＞ＶＣＣＡである。例えば、ＶＣＣＡ＝１．８Ｖであり、ＶＣＣＢ＝３．３Ｖである。 The system controller 20A operates by the power supply voltage VCSA. The system controller 20B operates by the power supply voltage VCSB. The magnitude relationship between the power supply voltage VCSB and VCSA is VCSB> VCSA. For example, VCSA = 1.8V and VCSB = 3.3V.

双方向レベルシフト回路１は、システムコントローラ２０Ａと２０Ｂとの間での双方向の信号伝達を行う回路であり、半導体ＩＣとして構成される。双方向レベルシフト回路１は、電源端子Ｔｖａ，Ｔｖｂと、信号端子Ｔｄａ，Ｔｄｂと、を有する。 The bidirectional level shift circuit 1 is a circuit that performs bidirectional signal transmission between the system controllers 20A and 20B, and is configured as a semiconductor IC. The bidirectional level shift circuit 1 has power supply terminals Tva and Tvb and signal terminals Tda and Tdb.

電源端子Ｔｖａには電源電圧ＶＣＣＡが印加され、電源端子Ｔｖｂには電源電圧ＶＣＣＢが印加される。 A power supply voltage VCSA is applied to the power supply terminal Tva, and a power supply voltage VCSB is applied to the power supply terminal Tvb.

システムコントローラ２０Ａから２０Ｂへデータを送信する場合は、データとしての入力信号が信号端子Ｔｄａに入力され、データとしての出力信号が信号端子Ｔｄｂから出力される。この場合、入力信号は、ＶＣＣＡからＶＣＣＢへレベルシフトされて出力信号となる。 When data is transmitted from the system controller 20A to 20B, the input signal as data is input to the signal terminal Tda, and the output signal as data is output from the signal terminal Tdb. In this case, the input signal is level-shifted from VCSA to VCSB to become an output signal.

一方、システムコントローラ２０Ｂから２０Ａへデータを送信する場合は、データとしての入力信号が信号端子Ｔｄｂに入力され、データとしての出力信号が信号端子Ｔｄａから出力される。この場合、入力信号は、ＶＣＣＢからＶＣＣＡへレベルシフトされて出力信号となる。 On the other hand, when data is transmitted from the system controller 20B to 20A, the input signal as data is input to the signal terminal Tdb, and the output signal as data is output from the signal terminal Tda. In this case, the input signal is level-shifted from VCSB to VCSA to become an output signal.

＜２．双方向レベルシフト回路の構成＞
図２は、双方向レベルシフト回路１の一構成例を示す回路図である。図２に示すように、双方向レベルシフト回路１は、ｎチャネルＭＯＳＦＥＴで構成されるトランジスタＮ１と、ゲート駆動回路２と、電圧保持回路５Ａ，５Ｂと、を有する。 <2. Bidirectional level shift circuit configuration>
FIG. 2 is a circuit diagram showing a configuration example of the bidirectional level shift circuit 1. As shown in FIG. 2, the bidirectional level shift circuit 1 includes a transistor N1 composed of an n-channel MOSFET, a gate drive circuit 2, and voltage holding circuits 5A and 5B.

電圧保持回路５Ａは、一例として、ワンショット回路３Ａと、ｐチャネルＭＯＳＦＥＴで構成されるトランジスタＰＡと、抵抗ＲＡと、から構成される。電圧保持回路５Ａは、信号端子Ｔｄｂの信号の立上りに応じて、信号端子ＴｄａにＶＣＣＡまで瞬時的に立上げた電圧を印加した後、ＶＣＣＡに保持した電圧を信号端子Ｔｄａに印加する回路である。 As an example, the voltage holding circuit 5A is composed of a one-shot circuit 3A, a transistor PA composed of a p-channel MOSFET, and a resistor RA. The voltage holding circuit 5A is a circuit that applies a voltage momentarily raised to VCSA to the signal terminal Tda in response to a rising signal of the signal terminal Tdb, and then applies the voltage held by the VCSA to the signal terminal Tda. ..

電圧保持回路５Ｂは、一例として、ワンショット回路３Ｂと、ｐチャネルＭＯＳＦＥＴで構成されるトランジスタＰＢと、抵抗ＲＢと、から構成される。電圧保持回路５Ｂは、信号端子Ｔｄａの信号の立上りに応じて、信号端子ＴｄｂにＶＣＣＢまで瞬時的に立上げた電圧を印加した後、ＶＣＣＢに保持した電圧を信号端子Ｔｄｂに印加する回路である。 As an example, the voltage holding circuit 5B is composed of a one-shot circuit 3B, a transistor PB composed of a p-channel MOSFET, and a resistor RB. The voltage holding circuit 5B is a circuit in which a voltage that is instantaneously raised to VCSB is applied to the signal terminal Tdb according to the rising of the signal of the signal terminal Tda, and then the voltage held by the VCSB is applied to the signal terminal Tdb. ..

トランジスタＮ１は、信号端子ＴｄａとＴｄｂとの間に配置される。トランジスタＮ１のゲート以外の第１端は信号端子Ｔｄａに接続される。トランジスタＮ１のゲート以外の第２端は信号端子Ｔｄｂに接続される。 The transistor N1 is arranged between the signal terminals Tda and Tdb. The first end of the transistor N1 other than the gate is connected to the signal terminal Tda. The second end of the transistor N1 other than the gate is connected to the signal terminal Tdb.

ゲート駆動回路２は、ゲート信号を生成してトランジスタＮ１のゲートを駆動する。ゲート駆動回路２には、電源電圧ＶＣＣＡが印加される。ゲート駆動回路２の構成についての詳細は、後述する。 The gate drive circuit 2 generates a gate signal to drive the gate of the transistor N1. A power supply voltage VCCA is applied to the gate drive circuit 2. Details of the configuration of the gate drive circuit 2 will be described later.

抵抗ＲＡは、電源電圧ＶＣＣＡが印加される電源端子Ｔｖａと信号端子Ｔｄａとの間に接続される。抵抗ＲＡは、プルアップ抵抗である。 The resistor RA is connected between the power supply terminal Tva to which the power supply voltage VCSA is applied and the signal terminal Tda. The resistor RA is a pull-up resistor.

トランジスタＰＡのソースは、電源端子Ｔｖａと抵抗ＲＡとが接続される接続ノードに接続される。トランジスタＰＡのドレインは、信号端子Ｔｄａに接続される。ワンショット回路３Ａは、信号端子Ｔｄｂの信号の立上りに応じて所定時間幅の１つのパルスをトランジスタＰＡのゲートに出力する。ワンショット回路３Ａには、電源電圧ＶＣＣＡが印加される。 The source of the transistor PA is connected to the connection node to which the power supply terminal Tva and the resistor RA are connected. The drain of the transistor PA is connected to the signal terminal Tda. The one-shot circuit 3A outputs one pulse having a predetermined time width to the gate of the transistor PA according to the rising edge of the signal at the signal terminal Tdb. A power supply voltage VCCA is applied to the one-shot circuit 3A.

トランジスタＰＢのソースは、電源端子Ｔｖｂと抵抗ＲＢとが接続される接続ノードに接続される。トランジスタＰＢのドレインは、信号端子Ｔｄｂに接続される。ワンショット回路３Ｂは、信号端子Ｔｄａの信号の立上りに応じて所定時間幅の１つのパルスをトランジスタＰＢのゲートに出力する。ワンショット回路３Ｂには、電源電圧ＶＣＣＢが印加される。 The source of the transistor PB is connected to the connection node to which the power supply terminal Tvb and the resistor RB are connected. The drain of the transistor PB is connected to the signal terminal Tdb. The one-shot circuit 3B outputs one pulse having a predetermined time width to the gate of the transistor PB according to the rising edge of the signal of the signal terminal Tda. A power supply voltage VCSB is applied to the one-shot circuit 3B.

＜３．ゲート駆動回路の構成＞
図３は、ゲート駆動回路２の一構成例を示す回路図である。図３に示すように、ゲート駆動回路２は、ｐチャネルＭＯＳＦＥＴで構成されるトランジスタＰ２１，Ｐ２２，Ｐ２３１，Ｐ２３２，Ｐ２４，Ｐ２５，Ｐ２６と、ｎチャネルＭＯＳＦＥＴで構成されるＮ２１，Ｎ２２，Ｎ２３１，Ｎ２３２，Ｎ２４，Ｎ２５，Ｎ２６と、を有する。 <3. Gate drive circuit configuration>
FIG. 3 is a circuit diagram showing a configuration example of the gate drive circuit 2. As shown in FIG. 3, the gate drive circuit 2 includes transistors P21, P22, P231, P232, P24, P25, P26 composed of p-channel MOSFETs and N21, N22, N231, N232 composed of n-channel MOSFETs. , N24, N25, N26, and so on.

トランジスタＰ２１のソースは、電源電圧ＶＣＣＡの印加端ＴＶに接続される。トランジスタＰ２１のドレインは、トランジスタＮ２１のドレインに接続される。トランジスタＮ２１のソースは、グランド電位の印加端ＴＧに接続される。トランジスタＰ２１のゲートとトランジスタＮ２１のゲートとの接続ノードは、入力端ＴＡｉｎに接続される。入力端ＴＡｉｎは、信号端子Ｔｄａに接続される。 The source of the transistor P21 is connected to the application end TV of the power supply voltage VCSA. The drain of the transistor P21 is connected to the drain of the transistor N21. The source of the transistor N21 is connected to the ground potential application end TG. The connection node between the gate of the transistor P21 and the gate of the transistor N21 is connected to the input terminal TAin. The input terminal TAin is connected to the signal terminal Tda.

トランジスタＰ２１のドレインとトランジスタＮ２１のドレインとの接続ノードは、トランジスタＰ２３１のゲートに接続されるとともに、トランジスタＮ２３１のゲートに接続される。 The connection node between the drain of the transistor P21 and the drain of the transistor N21 is connected to the gate of the transistor P231 and also to the gate of the transistor N231.

トランジスタＰ２３２のソースは、電源電圧ＶＣＣＡの印加端ＴＶに接続される。トランジスタＰ２３２のドレインは、トランジスタＰ２３１のソースに接続される。トランジスタＰ２３１のドレインは、トランジスタＮ２３２のドレインに接続される。トランジスタＮ２３２のソースは、グランド電位の印加端ＴＧに接続される。 The source of the transistor P232 is connected to the application end TV of the power supply voltage VCSA. The drain of transistor P232 is connected to the source of transistor P231. The drain of the transistor P231 is connected to the drain of the transistor N232. The source of the transistor N232 is connected to the ground potential application end TG.

トランジスタＰ２２のソースは、電源電圧ＶＣＣＡの印加端ＴＶに接続される。トランジスタＰ２２のドレインは、トランジスタＮ２２のドレインに接続される。トランジスタＮ２２のソースは、グランド電位の印加端ＴＧに接続される。トランジスタＰ２２のゲートとトランジスタＮ２２のゲートとの接続ノードは、入力端ＴＢｉｎに接続される。入力端ＴＢｉｎは、信号端子Ｔｄｂに接続される。 The source of the transistor P22 is connected to the application end TV of the power supply voltage VCSA. The drain of the transistor P22 is connected to the drain of the transistor N22. The source of the transistor N22 is connected to the ground potential application end TG. The connection node between the gate of the transistor P22 and the gate of the transistor N22 is connected to the input terminal TBin. The input terminal TBin is connected to the signal terminal Tdb.

トランジスタＰ２２のドレインとトランジスタＮ２２のドレインとの接続ノードは、トランジスタＰ２３２のゲートとトランジスタＮ２３２のゲートとの接続ノードに接続される。 The connection node between the drain of the transistor P22 and the drain of the transistor N22 is connected to the connection node between the gate of the transistor P232 and the gate of the transistor N232.

トランジスタＮ２３１のドレインは、トランジスタＰ２３１のドレインとトランジスタＮ２３２のドレインとの接続ノードに接続される。トランジスタＮ２３１のソースは、グランド電位の印加端ＴＧに接続される。 The drain of the transistor N231 is connected to a connection node between the drain of the transistor P231 and the drain of the transistor N232. The source of the transistor N231 is connected to the application end TG of the ground potential.

トランジスタＰ２４のソースは、電源電圧ＶＣＣＡの印加端ＴＶに接続される。トランジスタＰ２４のドレインは、トランジスタＮ２４のドレインに接続される。トランジスタＮ２４のソースは、グランド電位の印加端ＴＧに接続される。トランジスタＰ２３１のドレインとトランジスタＮ２３２のドレインとの接続ノードは、トランジスタＰ２４のゲートとトランジスタＮ２４のゲートとの接続ノードに接続される。 The source of the transistor P24 is connected to the application end TV of the power supply voltage VCSA. The drain of the transistor P24 is connected to the drain of the transistor N24. The source of the transistor N24 is connected to the ground potential application end TG. The connection node between the drain of the transistor P231 and the drain of the transistor N232 is connected to the connection node between the gate of the transistor P24 and the gate of the transistor N24.

トランジスタＰ２５のソースは、電源電圧ＶＣＣＡの印加端ＴＶに接続される。トランジスタＰ２５のドレインは、トランジスタＮ２５のドレインに接続される。トランジスタＮ２５のソースは、グランド電位の印加端ＴＧに接続される。トランジスタＰ２４のドレインとトランジスタＮ２４のドレインとの接続ノードは、トランジスタＰ２５のゲートとトランジスタＮ２５のゲートとの接続ノードに接続される。 The source of the transistor P25 is connected to the application end TV of the power supply voltage VCSA. The drain of the transistor P25 is connected to the drain of the transistor N25. The source of the transistor N25 is connected to the ground potential application end TG. The connection node between the drain of the transistor P24 and the drain of the transistor N24 is connected to the connection node between the gate of the transistor P25 and the gate of the transistor N25.

トランジスタＰ２６のソースは、電源電圧ＶＣＣＡの印加端ＴＶに接続される。トランジスタＰ２６のドレインは、トランジスタＮ２６のドレインに接続される。トランジスタＮ２６のソースは、グランド電位の印加端ＴＧに接続される。トランジスタＰ２５のドレインとトランジスタＮ２５のドレインとの接続ノードは、トランジスタＰ２６のゲートとトランジスタＮ２６のゲートとの接続ノードに接続される。 The source of the transistor P26 is connected to the application end TV of the power supply voltage VCSA. The drain of the transistor P26 is connected to the drain of the transistor N26. The source of the transistor N26 is connected to the ground potential application end TG. The connection node between the drain of the transistor P25 and the drain of the transistor N25 is connected to the connection node between the gate of the transistor P26 and the gate of the transistor N26.

トランジスタＰ２６のドレインとトランジスタＮ２６のドレインとの接続ノードは、出力端子Ｔｏｕｔに接続される。出力端子ＴｏｕｔからトランジスタＮ１にゲート信号ＮＧＴが出力される。 The connection node between the drain of the transistor P26 and the drain of the transistor N26 is connected to the output terminal Tout. The gate signal NGT is output from the output terminal Tout to the transistor N1.

ここで、トランジスタＰ２１は、トランジスタＮ２１よりもオン抵抗を小さくしている。トランジスタＰ２２は、トランジスタＮ２２よりもオン抵抗を小さくしている。トランジスタＮ２３１は、トランジスタＰ２３１よりもオン抵抗を小さくしている。トランジスタＮ２３２は、トランジスタＰ２３２よりもオン抵抗を小さくしている。トランジスタＰ２４は、トランジスタＮ２４よりもオン抵抗を小さくしている。トランジスタＮ２５は、トランジスタＰ２５よりもオン抵抗を小さくしている。トランジスタＰ２６は、トランジスタＮ２６よりもオン抵抗を小さくしている。 Here, the transistor P21 has a smaller on-resistance than the transistor N21. The transistor P22 has a smaller on-resistance than the transistor N22. The transistor N231 has a smaller on-resistance than the transistor P231. The transistor N232 has a smaller on-resistance than the transistor P232. The transistor P24 has a smaller on-resistance than the transistor N24. The transistor N25 has a smaller on-resistance than the transistor P25. The transistor P26 has a smaller on-resistance than the transistor N26.

上記では、例えばオン抵抗の大きいトランジスタは、オン抵抗の小さいトランジスタに比べて、オン抵抗を９倍とする。なお、オン抵抗は２倍以上であることが望ましい。また、オン抵抗を小さくするには、ゲート幅ｗを大きくする。例えば、オン抵抗の大きいトランジスタのゲート幅ｗ＝１０ｕとした場合、オン抵抗の小さいトランジスタのゲート幅ｗ＝２００ｕとする。なお、ゲート幅ｗの大きいトランジスタは、実際には複数個のトランジスタを並列接続したもので構成することがレイアウトの点で好ましい。例えば、ゲート幅ｗ＝２０ｕのトランジスタを１０個並列接続することにより、実質的にｗ＝２００ｕとする等である。 In the above, for example, a transistor having a large on-resistance has an on-resistance of 9 times that of a transistor having a small on-resistance. It is desirable that the on-resistance is twice or more. Further, in order to reduce the on-resistance, the gate width w is increased. For example, when the gate width w = 10u of a transistor having a large on-resistance, the gate width w = 200u of a transistor having a small on-resistance is set. It is preferable from the viewpoint of layout that the transistor having a large gate width w is actually configured by connecting a plurality of transistors in parallel. For example, by connecting 10 transistors having a gate width w = 20u in parallel, w = 200u can be substantially set.

なお、このようにオン抵抗の大小関係を設定している理由については後述する。 The reason for setting the magnitude relationship of the on-resistance in this way will be described later.

＜４．信号伝達時の動作＞
次に、双方向レベルシフト回路１における信号伝達時の動作について説明する。 <4. Operation during signal transmission>
Next, the operation at the time of signal transmission in the bidirectional level shift circuit 1 will be described.

まず、図４に示すように、信号端子Ｔｄａに入力信号ＡＩＮが入力され、信号端子Ｔｄｂから出力信号ＢＯＵＴが出力される場合について説明する。入力信号ＡＩＮは、パルス状の信号である。 First, as shown in FIG. 4, a case where the input signal AIN is input to the signal terminal Tda and the output signal BOUT is output from the signal terminal Tdb will be described. The input signal AIN is a pulsed signal.

図５は、図４に示す入出力状態である場合の各種信号の挙動の一例を示すタイミングチャートである。なお、図５においては、上段より入力信号ＡＩＮ、出力信号ＢＯＵＴ、トランジスタＰＢのゲート信号ＰＧＴＢ、ゲート信号ＮＧＴを示す。 FIG. 5 is a timing chart showing an example of the behavior of various signals in the input / output state shown in FIG. In FIG. 5, the input signal AIN, the output signal BOUT, the gate signal PGTB of the transistor PB, and the gate signal NGT are shown from the top.

図５に示すタイミングｔ０において、入力信号ＡＩＮが立上りを開始する。このとき、ゲート信号ＰＧＴＢは、ハイレベルとしてのＶＣＣＢであり、トランジスタＰＢはオフである。また、ゲート信号ＮＧＴは、ハイレベルとしてのＶＣＣＡであり、トランジスタＮ１はオンである。従って、入力信号ＡＩＮと出力信号ＢＯＵＴは一致する。 At the timing t0 shown in FIG. 5, the input signal AIN starts to rise. At this time, the gate signal PGTB is VCSB as a high level, and the transistor PB is off. Further, the gate signal NGT is VCSA as a high level, and the transistor N1 is on. Therefore, the input signal AIN and the output signal BOUT match.

その後、タイミングｔ１において、ワンショット回路３Ｂは、所定時間幅ＴＷＢの１つのパルスをトランジスタＰＢのゲートに出力する。ワンショット回路３Ｂは、上記パルスを出力する場合、ゲート信号ＰＧＴＢをローレベルとする。ローレベルは、グランド電位である。これにより、タイミングｔ１で、トランジスタＰＢがオンとなり、出力信号ＢＯＵＴは瞬時的にハイレベルとしてのＶＣＣＢまで立上がる。 After that, at the timing t1, the one-shot circuit 3B outputs one pulse having a predetermined time width TWB to the gate of the transistor PB. When the one-shot circuit 3B outputs the pulse, the gate signal PGTB is set to a low level. The low level is the ground potential. As a result, at the timing t1, the transistor PB is turned on, and the output signal BOUT instantly rises to the VCSB as a high level.

その後、タイミングｔ２において、入力信号ＡＩＮがＶＣＣＡからトランジスタＮ１の閾値電圧Ｖｔｈｎｍｏｓだけ低い電圧に達すると、ゲート信号ＮＧＴはＶＣＣＡであるので、トランジスタＮ１はオフされる。トランジスタＮ１がオフとなると、抵抗ＲＢの信号端子Ｔｄｂ側の一端の電圧は、ＶＣＣＢまでの上昇を開始する。 After that, at the timing t2, when the input signal AIN reaches a voltage lower than the VCSA by the threshold voltage Vthnmos of the transistor N1, the gate signal NGT is the VCSA, so that the transistor N1 is turned off. When the transistor N1 is turned off, the voltage at one end of the resistor RB on the signal terminal Tdb side starts to rise to VCSB.

入力信号ＡＩＮ（入力端子ＴＡｉｎ）の立上り、および出力信号ＢＯＵＴ（端子ＴＢｉｎ）の立上りにより、トランジスタＮ２１，Ｐ２３１，Ｐ２３２，Ｎ２４，Ｐ２５，Ｎ２６がオンとなり、出力端子Ｔｏｕｔから出力されるゲート信号ＮＧＴは、タイミングｔ２より後のタイミングｔ３でローレベルとなる。先述したように、上記でオンとなるトランジスタＮ２１，Ｐ２３１，Ｐ２３２，Ｎ２４，Ｐ２５，Ｎ２６のオン抵抗は大きく設定しているので、ゲート信号ＮＧＴがハイレベルからローレベルへ遷移するタイミングｔ３の遅れが大きくなるが、タイミングｔ２でトランジスタＮ１がオフとされるので問題はない。 Transistors N21, P231, P232, N24, P25, N26 are turned on by the rising edge of the input signal AIN (input terminal TAin) and the rising edge of the output signal BOUT (terminal TBin), and the gate signal NGT output from the output terminal Tout is , The low level is reached at the timing t3 after the timing t2. As described above, since the on-resistance of the transistors N21, P231, P232, N24, P25, and N26 to be turned on is set to be large, the delay of the timing t3 at which the gate signal NGT transitions from the high level to the low level is delayed. Although it becomes large, there is no problem because the transistor N1 is turned off at the timing t2.

ゲート信号ＰＧＴＢは、ワンショット回路３Ｂにより、タイミングｔ１から所定時間幅ＴＷＢだけ経過したタイミングｔ４でローレベルからハイレベルへ切替えられる。これにより、トランジスタＰＢはオフとされ、プルアップの抵抗ＲＢにより出力信号ＢＯＵＴはＶＣＣＢに保持される。 The gate signal PGTB is switched from the low level to the high level by the one-shot circuit 3B at the timing t4 when the predetermined time width TWB has elapsed from the timing t1. As a result, the transistor PB is turned off, and the output signal BOUT is held in the VCSB by the pull-up resistor RB.

その後、タイミングｔ５で入力信号ＡＩＮは立下りを開始する。入力信号ＡＩＮ（入力端子ＴＡｉｎ）の立下りにより、トランジスタＰ２１，Ｎ２３１，Ｐ２４，Ｎ２５，Ｐ２６がオンとなり、出力端子Ｔｏｕｔから出力されるゲート信号ＮＧＴは、タイミングｔ６でハイレベルとなる。これにより、トランジスタＮ１がオンとされ、出力信号ＢＯＵＴは入力信号ＡＩＮと一致するまで立下がる。 After that, at the timing t5, the input signal AIN starts falling. Transistors P21, N231, P24, N25, P26 are turned on by the falling edge of the input signal AIN (input terminal TAin), and the gate signal NGT output from the output terminal Tout becomes a high level at the timing t6. As a result, the transistor N1 is turned on, and the output signal BOUT falls until it matches the input signal AIN.

先述したように、上記でオンとされるトランジスタＰ２１，Ｎ２３１，Ｐ２４，Ｎ２５，Ｐ２６のオン抵抗は小さく設定しているため、ゲート信号ＮＧＴのローレベルからハイレベルへ遷移するタイミングは早まる。すなわち、入力信号ＡＩＮの立下り時における出力信号ＢＯＵＴの応答を高速化することができる。 As described above, since the on-resistance of the transistors P21, N231, P24, N25, and P26 turned on above is set small, the timing of transition from the low level to the high level of the gate signal NGT is accelerated. That is, it is possible to speed up the response of the output signal BOUT when the input signal AIN falls.

次に、図６に示すように、信号端子Ｔｄｂに入力信号ＢＩＮが入力され、信号端子Ｔｄａから出力信号ＡＯＵＴが出力される場合について説明する。入力信号ＢＩＮは、パルス状の信号である。 Next, as shown in FIG. 6, a case where the input signal BIN is input to the signal terminal Tdb and the output signal AOUT is output from the signal terminal Tda will be described. The input signal BIN is a pulsed signal.

図７は、図６に示す入出力状態である場合の各種信号の挙動の一例を示すタイミングチャートである。なお、図６においては、上段より入力信号ＢＩＮ、出力信号ＡＯＵＴ、トランジスタＰＡのゲート信号ＰＧＴＡ、ゲート信号ＮＧＴを示す。 FIG. 7 is a timing chart showing an example of the behavior of various signals in the input / output state shown in FIG. In FIG. 6, the input signal BIN, the output signal AOUT, the gate signal PGTA of the transistor PA, and the gate signal NGT are shown from the top.

図７に示すタイミングｔ１０において、入力信号ＢＩＮが立上りを開始する。このとき、ゲート信号ＰＧＴＡは、ハイレベルとしてのＶＣＣＡであり、トランジスタＰＡはオフである。また、ゲート信号ＮＧＴは、ハイレベルとしてのＶＣＣＡであり、トランジスタＮ１はオンである。従って、入力信号ＢＩＮと出力信号ＡＯＵＴは一致する。 At the timing t10 shown in FIG. 7, the input signal BIN starts to rise. At this time, the gate signal PGTA is VCSA as a high level, and the transistor PA is off. Further, the gate signal NGT is VCSA as a high level, and the transistor N1 is on. Therefore, the input signal BIN and the output signal AOUT match.

その後、タイミングｔ１１において、ワンショット回路３Ａは、所定時間幅ＴＷＡの１つのパルスをトランジスタＰＡのゲートに出力する。ワンショット回路３Ａは、上記パルスを出力する場合、ゲート信号ＰＧＴＡをローレベルとする。これにより、タイミングｔ１１で、トランジスタＰＡがオンとなり、出力信号ＡＯＵＴは即時にハイレベルとしてのＶＣＣＡまで立上がる。 After that, at the timing t11, the one-shot circuit 3A outputs one pulse of the predetermined time width TWA to the gate of the transistor PA. When the one-shot circuit 3A outputs the pulse, the gate signal PGTA is set to a low level. As a result, at timing t11, the transistor PA is turned on, and the output signal AOUT immediately rises to VCSA as a high level.

その後、タイミングｔ１２において、入力信号ＢＩＮがＶＣＣＡからトランジスタＮ１の閾値電圧Ｖｔｈｎｍｏｓだけ低い電圧に達すると、ゲート信号ＮＧＴはＶＣＣＡであるので、トランジスタＮ１はオフされる。トランジスタＮ１がオフとなると、抵抗ＲＡの信号端子Ｔｄａ側の一端の電圧は、ＶＣＣＡまでの上昇を開始する。 After that, at the timing t12, when the input signal BIN reaches a voltage lower than the VCSA by the threshold voltage Vthnmos of the transistor N1, the gate signal NGT is the VCSA, so that the transistor N1 is turned off. When the transistor N1 is turned off, the voltage at one end of the resistor RA on the signal terminal Tda side starts to rise to VCSA.

入力信号ＢＩＮ（入力端子ＴＢｉｎ）の立上り、および出力信号ＡＯＵＴ（端子ＴＡｉｎ）の立上りにより、トランジスタＮ２２，Ｐ２３２，Ｎ２１，Ｐ２３１，Ｎ２４，Ｐ２５，Ｎ２６がオンとなり、出力端子Ｔｏｕｔから出力されるゲート信号ＮＧＴは、タイミングｔ１２より後のタイミングｔ１３でローレベルとなる。先述したように、上記でオンとなるトランジスタＮ２２，Ｐ２３２，Ｎ２１，Ｐ２３１，Ｎ２４，Ｐ２５，Ｎ２６のオン抵抗は大きく設定しているので、ゲート信号ＮＧＴがハイレベルからローレベルへ遷移するタイミングｔ１３の遅れが大きくなるが、タイミングｔ１２でトランジスタＮ１がオフとされるので問題はない。 Transistors N22, P232, N21, P231, N24, P25, N26 are turned on by the rising edge of the input signal BIN (input terminal TBin) and the rising edge of the output signal AOUT (terminal TAin), and the gate signal output from the output terminal Tout. The NGT becomes low level at the timing t13 after the timing t12. As described above, since the on-resistance of the transistors N22, P232, N21, P231, N24, P25, and N26 to be turned on is set large, the timing t13 at which the gate signal NGT transitions from the high level to the low level Although the delay becomes large, there is no problem because the transistor N1 is turned off at the timing t12.

ゲート信号ＰＧＴＡは、ワンショット回路３Ａにより、タイミングｔ１１から所定時間幅ＴＷＡだけ経過したタイミングｔ１４でローレベルからハイレベルへ切替えられる。これにより、トランジスタＰＡはオフとされ、プルアップの抵抗ＲＡにより出力信号ＡＯＵＴはＶＣＣＡに保持される。 The gate signal PGTA is switched from the low level to the high level by the one-shot circuit 3A at the timing t14 when a predetermined time width TWA has elapsed from the timing t11. As a result, the transistor PA is turned off, and the output signal AOUT is held in the VCSA by the pull-up resistor RA.

なお、トランジスタＮ１をオフにしたときに、ＶＣＣＢはＶＣＣＡよりも高いので、抵抗ＲＢの一端がＶＣＣＢまで立上るのに要する期間は、抵抗ＲＡの一端がＶＣＣＡまで立上るのに要する期間よりも長くなる。これにより、ワンショット回路３Ｂにより生成されるパルスの所定時間幅ＴＷＢは、ワンショット回路３Ａにより生成されるパルスの所定時間幅ＴＷＡよりも長く設定されることが望ましい。 Since the VCSB is higher than the VCSA when the transistor N1 is turned off, the period required for one end of the resistor RB to rise to the VCSB is longer than the period required for one end of the resistor RA to rise to the VCSA. Become. As a result, it is desirable that the predetermined time width TWB of the pulse generated by the one-shot circuit 3B is set longer than the predetermined time width TWA of the pulse generated by the one-shot circuit 3A.

その後、タイミングｔ１５で入力信号ＢＩＮは立下りを開始する。入力信号ＢＩＮ（入力端子ＴＢｉｎ）の立下りにより、トランジスタＰ２２，Ｎ２３２，Ｐ２４，Ｎ２５，Ｐ２６がオンとなり、出力端子Ｔｏｕｔから出力されるゲート信号ＮＧＴは、タイミングｔ１６でハイレベルとなる。これにより、トランジスタＮ１がオンとされ、出力信号ＡＯＵＴは入力信号ＢＩＮと一致するまで立下がる。 After that, at the timing t15, the input signal BIN starts to fall. Transistors P22, N232, P24, N25, P26 are turned on by the falling edge of the input signal BIN (input terminal TBin), and the gate signal NGT output from the output terminal Tout becomes a high level at the timing t16. As a result, the transistor N1 is turned on, and the output signal AOUT falls until it matches the input signal BIN.

先述したように、上記でオンとされるトランジスタＰ２２，Ｎ２３２，Ｐ２４，Ｎ２５，Ｐ２６のオン抵抗は小さく設定しているため、ゲート信号ＮＧＴのローレベルからハイレベルへ遷移するタイミングは早まる。すなわち、入力信号ＢＩＮの立下り時における出力信号ＡＯＵＴの応答を高速化することができる。 As described above, since the on-resistance of the transistors P22, N232, P24, N25, and P26 turned on above is set small, the timing of transition from the low level to the high level of the gate signal NGT is accelerated. That is, the response of the output signal AOUT at the falling edge of the input signal BIN can be speeded up.

＜５．チップにおけるレイアウト＞
図８は、双方向レベルシフト回路１のチップＣＰにおけるレイアウトの一例を示す模式図である。チップＣＰには、トランジスタＮ１と、ゲート駆動回路２と、トランジスタＰＡ，ＰＢと、ワンショット回路３Ａ，３Ｂと、が配置される。 <5. Layout on the chip>
FIG. 8 is a schematic diagram showing an example of the layout of the bidirectional level shift circuit 1 in the chip CP. A transistor N1, a gate drive circuit 2, transistors PA and PB, and one-shot circuits 3A and 3B are arranged on the chip CP.

図８に示すように、ゲート駆動回路２とトランジスタＮ１との間の距離は、トランジスタＰＡ，ＰＢとゲート駆動回路２との間の距離、およびワンショット回路３Ａ，３Ｂとゲート駆動回路２との間の距離よりも短くしている。これにより、トランジスタＮ１のターンオン速度を高速化できる。 As shown in FIG. 8, the distance between the gate drive circuit 2 and the transistor N1 is the distance between the transistors PA and PB and the gate drive circuit 2, and the distance between the one-shot circuits 3A and 3B and the gate drive circuit 2. It is shorter than the distance between them. As a result, the turn-on speed of the transistor N1 can be increased.

＜６．システムの適用例＞
図９は、図１に示したデータ通信システムの適用例を示す構成図である。図９の例では、ＨＤＤ（ハードディスクドライブ）３０にシステムコントローラ２０Ａと双方向レベルシフト回路１が設けられ、テスター４０にシステムコントローラ２０Ｂが設けられる。これにより、双方向レベルシフト回路１は、ＨＤＤ３０とテスター４０とで異なる電源電圧で動作するシステムコントローラ間のデータ通信を可能とするインタフェースとして機能する。 <6. System application example>
FIG. 9 is a configuration diagram showing an application example of the data communication system shown in FIG. In the example of FIG. 9, the HDD (hard disk drive) 30 is provided with the system controller 20A and the bidirectional level shift circuit 1, and the tester 40 is provided with the system controller 20B. As a result, the bidirectional level shift circuit 1 functions as an interface that enables data communication between the system controllers operating at different power supply voltages between the HDD 30 and the tester 40.

本発明は、異なる電源電圧で動作する各種のシステムに利用することができる。 The present invention can be used in various systems operating at different power supply voltages.

１ 双方向レベルシフト回路
２ ゲート駆動回路
３Ａ、３Ｂ ワンショット回路
５Ａ、５Ｂ 電圧保持回路
Ｎ１ トランジスタ（ｎチャネルＭＯＳＦＥＴ）
ＰＡ，ＰＢ トランジスタ（ｐチャネルＭＯＳＦＥＴ）
ＲＡ，ＲＢ 抵抗
Ｔｖａ，Ｔｖｂ 電源端子
Ｔｄａ，Ｔｄｂ 信号端子
２０Ａ，２０Ｂ システムコントローラ
３０ ＨＤＤ（ハードディスクドライブ）
４０ テスター 1 Bidirectional level shift circuit 2 Gate drive circuit 3A, 3B One-shot circuit 5A, 5B Voltage holding circuit N1 transistor (n-channel MOSFET)
PA, PB transistor (p-channel MOSFET)
RA, RB resistor Tva, Tvb power supply terminal Tda, Tdb signal terminal 20A, 20B system controller 30 HDD (hard disk drive)
40 tester

Claims (10)

第１信号端子と、
第２信号端子と、
前記第１信号端子と前記第２信号端子との間に配置される第１トランジスタと、
前記第１トランジスタの制御端を駆動する駆動回路と、
前記第１信号端子の信号の立上りに応じて、前記第２信号端子に印加する電圧を第１電源電圧まで瞬時的に立上げて前記第１電源電圧に保持する第１電圧保持回路と、
前記第２信号端子の信号の立上りに応じて、前記第１信号端子に印加する電圧を前記第１電源電圧よりも低い第２電源電圧まで瞬時的に立上げて前記第２電源電圧に保持する第２電圧保持回路と、
を備え、
前記駆動回路は、前記第１信号端子と前記第２信号端子のうち一方の信号の立上りに応じて前記第１トランジスタをオフへ切替えるために用いられる第２トランジスタと、前記一方の信号の立下りに応じて前記第１トランジスタをオンへ切替えるために用いられる第３トランジスタと、を有し、
前記第３トランジスタのオン抵抗は、前記第２トランジスタのオン抵抗よりも小さい、双方向レベルシフト回路。 1st signal terminal and
2nd signal terminal and
A first transistor arranged between the first signal terminal and the second signal terminal,
The drive circuit that drives the control end of the first transistor and
A first voltage holding circuit that instantaneously raises the voltage applied to the second signal terminal to the first power supply voltage and holds it at the first power supply voltage in response to the rise of the signal of the first signal terminal.
In response to the rising edge of the signal at the second signal terminal, the voltage applied to the first signal terminal is instantaneously raised to a second power supply voltage lower than the first power supply voltage and held at the second power supply voltage. The second voltage holding circuit and
With
The drive circuit includes a second transistor used for switching off the first transistor according to a rise of one of the signals of the first signal terminal and the second signal terminal, and a fall of one of the signals. It has a third transistor, which is used to switch the first transistor on according to the above.
A bidirectional level shift circuit in which the on-resistance of the third transistor is smaller than the on-resistance of the second transistor. 前記第２トランジスタのオン抵抗は、前記第３トランジスタのオン抵抗の２倍以上である、請求項１に記載の双方向レベルシフト回路。 The bidirectional level shift circuit according to claim 1, wherein the on-resistance of the second transistor is at least twice the on-resistance of the third transistor. 前記第３トランジスタのチャネル幅は、前記第２トランジスタのチャネル幅よりも長い、請求項１または請求項２に記載の双方向レベルシフト回路。 The bidirectional level shift circuit according to claim 1 or 2, wherein the channel width of the third transistor is longer than the channel width of the second transistor. 前記駆動回路は、高電位側に接続される第１ｐチャネルＭＯＳＦＥＴと、低電位側に接続される第１ｎチャネルＭＯＳＦＥＴと、高電位側に接続される第２ｐチャネルＭＯＳＦＥＴと、低電位側に接続される第２ｎチャネルＭＯＳＦＥＴと、を有し、
前記第１ｐチャネルＭＯＳＦＥＴのドレインは、前記第１ｎチャネルＭＯＳＦＥＴのドレインに接続され、
前記第１ｐチャネルＭＯＳＦＥＴのゲートおよび前記第１ｎチャネルＭＯＳＦＥＴのゲートは、前記第１信号端子に接続され、
前記第２ｐチャネルＭＯＳＦＥＴのドレインは、前記第２ｎチャネルＭＯＳＦＥＴのドレインに接続され、
前記第２ｐチャネルＭＯＳＦＥＴのゲートおよび前記第２ｎチャネルＭＯＳＦＥＴのゲートは、前記第２信号端子に接続され、
前記第１ｐチャネルＭＯＳＦＥＴおよび前記第２ｐチャネルＭＯＳＦＥＴは、前記第３トランジスタに含まれ、
前記第１ｎチャネルＭＯＳＦＥＴおよび前記第２ｎチャネルＭＯＳＦＥＴは、前記第２トランジスタに含まれる、請求項１から請求項３のいずれか１項に記載の双方向レベルシフト回路。 The drive circuit is connected to the low potential side with a first p-channel MOSFET connected to the high potential side, a first n channel MOSFET connected to the low potential side, and a second p channel MOSFET connected to the high potential side. It has a second n-channel MOSFET and
The drain of the first p-channel MOSFET is connected to the drain of the first n-channel MOSFET.
The gate of the first p-channel MOSFET and the gate of the first n-channel MOSFET are connected to the first signal terminal.
The drain of the second p-channel MOSFET is connected to the drain of the second n-channel MOSFET.
The gate of the second p-channel MOSFET and the gate of the second n-channel MOSFET are connected to the second signal terminal.
The first p-channel MOSFET and the second p-channel MOSFET are included in the third transistor.
The bidirectional level shift circuit according to any one of claims 1 to 3, wherein the first n-channel MOSFET and the second n-channel MOSFET are included in the second transistor. 前記駆動回路は、前記第２電源電圧を印加される、請求項１から請求項４のいずれか１項に記載の双方向レベルシフト回路。 The bidirectional level shift circuit according to any one of claims 1 to 4, wherein the drive circuit is applied with the second power supply voltage. 前記第１電圧保持回路は、前記第１電源電圧の印加される第１印加端と前記第２信号端子との間を接続する第１抵抗と、前記第１印加端と前記第１抵抗との接続ノードと前記第２信号端子との間に接続される第４トランジスタと、前記第１信号端子の信号の立上りに応じて第１所定時間幅の１つのパルスを前記第４トランジスタの制御端に出力する第１ワンショット回路と、を有し、
前記第２電圧保持回路は、前記第２電源電圧の印加される第２印加端と前記第１信号端子との間を接続する第２抵抗と、前記第２印加端と前記第２抵抗との接続ノードと前記第１信号端子との間に接続される第５トランジスタと、前記第２信号端子の信号の立上りに応じて第２所定時間幅の１つのパルスを前記第５トランジスタの制御端に出力する第２ワンショット回路と、を有する、請求項１から請求項５のいずれか１項に記載の双方向レベルシフト回路。 The first voltage holding circuit includes a first resistor that connects the first application end to which the first power supply voltage is applied and the second signal terminal, and the first application end and the first resistance. A fourth transistor connected between the connection node and the second signal terminal, and one pulse having a first predetermined time width according to the rising edge of the signal of the first signal terminal are sent to the control end of the fourth transistor. It has a first one-shot circuit to output,
The second voltage holding circuit includes a second resistor that connects the second application end to which the second power supply voltage is applied and the first signal terminal, and the second application end and the second resistance. A fifth transistor connected between the connection node and the first signal terminal, and one pulse having a second predetermined time width according to the rising edge of the signal of the second signal terminal are sent to the control end of the fifth transistor. The bidirectional level shift circuit according to any one of claims 1 to 5, further comprising a second one-shot circuit for outputting. 前記第１ワンショット回路は、前記第１電源電圧を印加され、
前記第２ワンショット回路は、前記第２電源電圧を印加される、請求項６に記載の双方向レベルシフト回路。 The first power supply voltage is applied to the first one-shot circuit.
The bidirectional level shift circuit according to claim 6, wherein the second one-shot circuit is applied with the second power supply voltage. 前記第１所定時間幅は、前記第２所定時間幅よりも長い、請求項６または請求項７に記載の双方向レベルシフト回路。 The bidirectional level shift circuit according to claim 6, wherein the first predetermined time width is longer than the second predetermined time width. 前記駆動回路と前記第１トランジスタとの間の距離は、前記４トランジスタおよび前記第５トランジスタと前記駆動回路との間の距離、および前記第１ワンショット回路および前記第２ワンショット回路と前記駆動回路との間の距離よりも短い、請求項６から請求項８のいずれか１項に記載の双方向レベルシフト回路。 The distance between the drive circuit and the first transistor is the distance between the four transistors and the fifth transistor and the drive circuit, and the first one-shot circuit, the second one-shot circuit, and the drive. The bidirectional level shift circuit according to any one of claims 6 to 8, which is shorter than the distance between the circuits. 請求項１から請求項９のいずれか１項に記載の双方向レベルシフト回路と、
前記第１電源電圧により動作する第１システムと、
前記第２電源電圧により動作する第２システムと、
を備えるデータ通信システム。 The bidirectional level shift circuit according to any one of claims 1 to 9.
The first system that operates by the first power supply voltage and
The second system that operates by the second power supply voltage and
A data communication system including.
JP2019133523A 2019-07-19 2019-07-19 Bi-directional level shift circuit Active JP7312045B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2019133523A JP7312045B2 (en) 2019-07-19 2019-07-19 Bi-directional level shift circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019133523A JP7312045B2 (en) 2019-07-19 2019-07-19 Bi-directional level shift circuit

Publications (2)

Publication Number Publication Date
JP2021019267A true JP2021019267A (en) 2021-02-15
JP7312045B2 JP7312045B2 (en) 2023-07-20

Family

ID=74564364

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019133523A Active JP7312045B2 (en) 2019-07-19 2019-07-19 Bi-directional level shift circuit

Country Status (1)

Country Link
JP (1) JP7312045B2 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7339805B2 (en) 2019-08-01 2023-09-06 ローム株式会社 Bi-directional level shift circuit

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002158571A (en) * 2000-11-21 2002-05-31 Oki Electric Ind Co Ltd Drive circuit
JP2004112156A (en) * 2002-09-17 2004-04-08 Ricoh Co Ltd Level translator circuit
JP2005510935A (en) * 2001-11-27 2005-04-21 フェアチャイルド セミコンダクター コーポレイション Active voltage level bus switch (or pass gate) converter
JP2008022278A (en) * 2006-07-12 2008-01-31 Toshiba Corp Level conversion bus switch
US20090289693A1 (en) * 2008-05-23 2009-11-26 Intersil Americas Inc. Bi-directional buffer and method for bi-directional buffering that reduce glitches due to feedback
JP2012147173A (en) * 2011-01-11 2012-08-02 Toshiba Corp Bidirectional level shift circuit
JP2014090288A (en) * 2012-10-30 2014-05-15 Toshiba Corp Level shift switch and electronic apparatus having the same

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002158571A (en) * 2000-11-21 2002-05-31 Oki Electric Ind Co Ltd Drive circuit
JP2005510935A (en) * 2001-11-27 2005-04-21 フェアチャイルド セミコンダクター コーポレイション Active voltage level bus switch (or pass gate) converter
JP2004112156A (en) * 2002-09-17 2004-04-08 Ricoh Co Ltd Level translator circuit
JP2008022278A (en) * 2006-07-12 2008-01-31 Toshiba Corp Level conversion bus switch
US20090289693A1 (en) * 2008-05-23 2009-11-26 Intersil Americas Inc. Bi-directional buffer and method for bi-directional buffering that reduce glitches due to feedback
JP2012147173A (en) * 2011-01-11 2012-08-02 Toshiba Corp Bidirectional level shift circuit
JP2014090288A (en) * 2012-10-30 2014-05-15 Toshiba Corp Level shift switch and electronic apparatus having the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7339805B2 (en) 2019-08-01 2023-09-06 ローム株式会社 Bi-directional level shift circuit

Also Published As

Publication number Publication date
JP7312045B2 (en) 2023-07-20

Similar Documents

Publication Publication Date Title
US6897696B2 (en) Duty-cycle adjustable buffer and method and method for operating same
KR100224138B1 (en) Output buffer circuit
US8704584B2 (en) Output driver device for integrated circuit
US20050017755A1 (en) Low-to-high level shifter
US10984740B2 (en) Display driving device
US20080303571A1 (en) Delay Circuit
US8847660B2 (en) Level shift switch and electronic device with the same
EP2330739A1 (en) Edge rate suppression for open drain buses
JP7312045B2 (en) Bi-directional level shift circuit
KR20010006963A (en) Buffer circuit capable of carrying out interface with a high speed
US7961013B2 (en) Inverter circuit
EP3866340A1 (en) Pulse signal sending circuit
US10530349B1 (en) Signal transmission device and drive device
TWI593231B (en) A control device and control method for analog power switch
US10411458B2 (en) Overvoltage protection device
US9748939B2 (en) Output circuit and integrated circuit
JP2007174627A (en) Level shift circuit
US20140361637A1 (en) Bus switching circuit
JP7339805B2 (en) Bi-directional level shift circuit
KR20200018998A (en) Electronic device and method of operating the same
JP5673434B2 (en) Semiconductor device
JP2012191464A (en) Level conversion bus switch
US20230299762A1 (en) Level shifter and electronic device
JPH11339491A (en) Shift register and load driver utilizing it
JP2007071702A (en) Semiconductor integrated circuit

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220613

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230224

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230307

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230405

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230704

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230707

R150 Certificate of patent or registration of utility model

Ref document number: 7312045

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150