JP2021019156A

JP2021019156A - Silicon carbide semiconductor device

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Publication number: JP2021019156A
Application number: JP2019135540A
Authority: JP
Inventors: 智教水島; Tomokazu Mizushima
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2019-07-23
Filing date: 2019-07-23
Publication date: 2021-02-15
Anticipated expiration: 2039-07-23
Also published as: JP7388027B2

Abstract

To provide a silicon carbide semiconductor device which can improve the reverse recovery tolerance dose.SOLUTION: A pin diode has such a structure that a p-type anode region 4 and a p++ type anode contact region 5 are formed by selectively leaving a p-type epitaxial layer 34 and a p++ type epitaxial layer 35 epitaxially grown sequentially on an n- type epitaxial layer 33 being an n- type drift region (i layer) 3 by etching. The p++ type anode contact region 5 is provided only in an active end 41 and is in contact with the anode electrode 12 in the active end 41. The p-type epitaxial layer 34 extends from the active end to a transition region 43 between the active region 41 and an edge end region 42 and is in contact with the anode electrode 12 in the transition region 43. The edge end region 42 is provided with the JTE structure that is in contact with the p-type epitaxial layer 34.SELECTED DRAWING: Figure 2

Description

この発明は、炭化珪素半導体装置に関する。 The present invention relates to silicon carbide semiconductor devices.

炭化珪素（ＳｉＣ）を用いたｐｉｎ（ｐ−ｉｎｔｒｉｎｓｉｃ−ｎ）ダイオードのオン時にｐ型アノード領域からｎ^-型ドリフト領域への正孔（ホール）注入を安定させるには、ｐ型アノード領域が、不純物のイオン注入で形成された拡散領域ではなく、エピタキシャル層のみで形成されていることが望ましい。その理由は、ｐ型アノード領域を形成するためのイオン注入でｐ型アノード領域内に生じた結晶欠陥がその後の熱処理において回復しきれずに残ることで、ｐ型アノード領域が低キャリアライフタイム領域となり、ｐ型アノード領域からｎ^-型ドリフト領域への正孔注入が妨げられるからである。 To stabilize the hole implantation from the p-type anode region to the n ^- type drift region when the pin (pin (pintric-n) diode using silicon carbide (SiC) is turned on, the p-type anode region is used. It is desirable that it is formed only by the epitaxial layer, not by the diffusion region formed by ion implantation of impurities. The reason is that the crystal defects generated in the p-type anode region by ion implantation for forming the p-type anode region remain unrecovered in the subsequent heat treatment, so that the p-type anode region becomes a low carrier lifetime region. This is because hole implantation from the p-type anode region to the n ^- type drift region is hindered.

ｐ型アノード領域がエピタキシャル層のみで形成された構造（以下、アノードエピ構造とする）を備えた従来のｐｉｎダイオードについて説明する。図１０は、従来の炭化珪素半導体装置の構造を示す断面図である。図１０に示す従来のｐｉｎダイオード１１０は、ｎ^-型ドリフト領域１０３であるｎ^-型エピタキシャル層１３３上に積層された、台形（メサ）状の断面形状のｐ型エピタキシャル層１３４で構成されたｐ型アノード領域１０４を有する。ｐ⁺⁺型アノードコンタクト領域１０５は、ｐ型エピタキシャル層１３４上にエピタキシャル成長されたｐ⁺⁺型エピタキシャル層１３５で構成される。 A conventional pin diode having a structure in which the p-type anode region is formed only by an epitaxial layer (hereinafter referred to as an anode epi structure) will be described. FIG. 10 is a cross-sectional view showing the structure of a conventional silicon carbide semiconductor device. Conventional pin diode 110 shown in FIG. 10, n ^- -type drift region 103 in which n ^- laminated on the type epitaxial layer 133, p comprised of p-type epitaxial layer 134 of trapezoidal Mesa shaped cross section It has a mold anode region 104. The p ⁺⁺ type anode contact region 105 is composed of a p ⁺⁺ type epitaxial layer 135 epitaxially grown on the p type epitaxial layer 134.

ｎ^-型エピタキシャル層１３３は、ｎ⁺型カソード領域１０１となるｎ⁺型出発基板１３１上に、ｎ型フィールドストップ（ＦＳ：ＦｉｅｌｄＳｔｏｐ）領域１０２となるｎ型エピタキシャル層１３２を介して積層され、ｎ⁺型出発基板１３１およびｎ型エピタキシャル層１３２とともにエピタキシャル基板１３０を構成する。符号１１１〜１１３は、それぞれ層間絶縁膜、アノード電極およびカソード電極である。符号１２１，１２２は、ダブルゾーン接合終端拡張（ＪＴＥ：ＪｕｎｃｔｉｏｎＴｅｒｍｉｎａｔｉｏｎＥｘｔｅｎｓｉｏｎ）構造を構成するｐ型領域である。 The n ^- type epitaxial layer 133 is laminated on the n ⁺ type starting substrate 131 which is the n ⁺ type cathode region 101 via the n type epitaxial layer 132 which is the n type field stop (FS: Field Stop) region 102. The epitaxial substrate 130 is formed together with the n ⁺ type starting substrate 131 and the n-type epitaxial layer 132. Reference numerals 111 to 113 are an interlayer insulating film, an anode electrode, and a cathode electrode, respectively. Reference numerals 121 and 122 are p-type regions constituting a double zone junction termination extension (JTE) structure.

従来のｐｉｎダイオードとして、ｎ^-型エピタキシャル層とｐ^-型エピタキシャル層とを交互に繰り返し配置した超接合（ＳＪ：ＳｕｐｅｒＪｕｎｃｔｉｏｎ）構造のｉ層を有し、これらｎ^-型エピタキシャル層およびｐ^-型エピタキシャル層の表面全体に設けられたｐ型エピタキシャル層をｐ層とする装置が提案されている（例えば、下記特許文献１参照。）。下記特許文献１では、ｐ型エピタキシャル層の内部に選択的に設けられたｐ⁺型高濃度拡散領域を介して当該ｐ型エピタキシャル層にアノード電極を電気的に接続することで、逆回復時に正孔を引き抜きやすくしている。 As a conventional pin diode, it has an i-layer having a superjunction (SJ) structure in which n ^- type epitaxial layers and p ^- type epitaxial layers are alternately and repeatedly arranged, and these n ^- type epitaxial layers and p ^- type are p ^- type. An apparatus has been proposed in which a p-type epitaxial layer provided on the entire surface of the epitaxial layer is used as the p layer (see, for example, Patent Document 1 below). In Patent Document 1 below, the anode electrode is electrically connected to the p-type epitaxial layer via a p ⁺ type high-concentration diffusion region selectively provided inside the p-type epitaxial layer, so that the anode electrode is positively connected during reverse recovery. It makes it easier to pull out the holes.

また、従来の別のｐｉｎダイオードとして、ｐ^-型アノード領域、ｐ⁺型アノード領域およびフィールドリミッティングリング（ＦＬＲ：ＦｉｅｌｄＬｉｍｉｔｉｎｇＲｉｎｇ）に電気的に接続されるアノード電極を備えた装置が提案されている（例えば、下記特許文献２参照。）下記特許文献２では、ｐ^-型アノード領域内に当該ｐ^-型アノード領域よりも高純物濃度の複数のｐ⁺型アノード領域が選択的に設けられており、これらｐ⁺型アノード領域の間隔を広くすることで、素子全体としてｎ^-型ドリフト領域への正孔注入を抑制して逆回復特性を向上させている。 Further, as another conventional pin diode, a device including a p ^- type anode region, a p ⁺ type anode region, and an anode electrode electrically connected to a field limiting ring (FLR) has been proposed. It is (e.g., Patent Document 2 referred to.) in Patent Document 2, p ^- the the mold anode region p ^- a plurality of p ⁺ -type anode region of KoJunbutsu concentration is provided selectively than type anode region By widening the spacing between these p ⁺ type anode regions, the injection of holes into the n ^- type drift region of the entire element is suppressed and the reverse recovery characteristics are improved.

また、従来の別のｐｉｎダイオードとして、ｉ層であるｎ^-型エピタキシャル層と、ｎ^-型エピタキシャル層の表面領域にイオン注入によりそれぞれ選択的に形成されたｐ型領域およびｐ⁺型領域と、を有し、ｐ型領域の表面濃度を１×１０¹⁵／ｃｍ³〜１×１０¹⁷／ｃｍ³の範囲とし、ｐ⁺型領域の表面濃度を１×１０¹⁸／ｃｍ³〜１×１０²¹／ｃｍ³の範囲とした装置が提案されている（例えば、下記特許文献３参照。）下記特許文献３では、ｐ型領域の表面濃度を上記範囲とすることで逆回復耐量を大きくし、ｐ⁺型領域の表面濃度を上記範囲とすることでサージ電流耐量を大きくしている。 Further, as another conventional pin diode, an n ^- type epitaxial layer which is an i-layer, a p-type region and a p ⁺ type region selectively formed by ion implantation in the surface region of the n ^- type epitaxial layer, respectively, The surface density of the p-type region is in the range of 1 × 10 ¹⁵ / cm ³ to 1 × 10 ¹⁷ / cm ³ , and the surface density of the p ⁺ type region is 1 × 10 ¹⁸ / cm ³ to 1 × 10 ^21. An apparatus with a range of / cm ³ has been proposed (see, for example, Patent Document 3 below). In Patent Document 3 below, the reverse recovery tolerance is increased by setting the surface concentration of the p-type region within the above range, and p. ^The surge current withstand capacity is increased by setting the surface concentration of the ⁺ type region within the above range.

国際公開第２０１７／１６９４４７号International Publication No. 2017/169447 特開２０１６−１６２７７６号公報Japanese Unexamined Patent Publication No. 2016-162776 特開平９−１８１３３４号公報Japanese Unexamined Patent Publication No. 9-181334

しかしながら、ｐｉｎダイオード１１０がエピタキシャル層１３２〜１３５のみで作製（製造）されている場合（図１０）、エピタキシャル層１３２〜１３５内に結晶欠陥がほぼ存在しないことで、オン動作時にｐ⁺⁺型アノードコンタクト領域１０５およびｐ型アノード領域１０４からｎ^-型ドリフト領域１０３へ正孔が注入されやすく、正孔注入量の制御が困難となる。このため、従来のアノードエピ構造のｐｉｎダイオード１１０は、逆回復耐量が低く、逆回復耐量設計に課題がある。 However, when the pin diode 110 is manufactured (manufactured) using only the epitaxial layers 132 to 135 (FIG. 10), there are almost no crystal defects in the epitaxial layers 132 to 135, so that the p ⁺⁺ type anode is used during on-operation. Holes are easily injected from the contact region 105 and the p-type anode region 104 into the n ^- type drift region 103, making it difficult to control the amount of hole injection. Therefore, the conventional pin diode 110 having an anode epi structure has a low reverse recovery tolerance, and there is a problem in designing the reverse recovery tolerance.

従来のアノードエピ構造のｐｉｎダイオード１１０の逆回復耐量が低い理由は、従来のアノードエピ構造のｐｉｎダイオード１１０のオフ動作時（逆回復動作時）に流れる正孔電流変動に起因する。図１０に示す従来のアノードエピ構造のｐｉｎダイオード１１０のオン動作時およびオフ動作時の状態をそれぞれ図１１，１２に示す。図１１は、従来の炭化珪素半導体装置のオン動作時の状態を示す断面図である。図１２は、従来の炭化珪素半導体装置のオフ動作時の状態を示す断面図である。 The reason why the reverse recovery withstand capacity of the pin diode 110 having the conventional anode epi structure is low is due to the fluctuation of the hole current flowing during the off operation (during the reverse recovery operation) of the pin diode 110 having the conventional anode epi structure. The states of the pin diode 110 having the conventional anode epistructure shown in FIG. 10 during on-operation and off-operation are shown in FIGS. 11 and 12, respectively. FIG. 11 is a cross-sectional view showing a state of a conventional silicon carbide semiconductor device during on-operation. FIG. 12 is a cross-sectional view showing a state of a conventional silicon carbide semiconductor device during off-operation.

図１１に示すように、従来のアノードエピ構造のｐｉｎダイオード１１０では、アノード電極１１２に正電圧が印加され、カソード電極１１３に負電圧が印加される順方向バイアス時、アノード電極１１２からｐ⁺⁺型アノードコンタクト領域１０５およびｐ型アノード領域１０４を経て活性領域１４１におけるｎ^-型ドリフト領域１０３へ至る第１経路１５１でｎ^-型ドリフト領域１０３に正孔１５０が注入される。この順方向バイアス時、ｐ型アノード領域１０４の端部からＪＴＥ領域１２１を経てｎ^-型ドリフト領域１０３へ至る第３経路１５２で、エッジ終端領域１４２におけるｎ^-型ドリフト領域１０３の、ＪＴＥ領域１２１の直下にも正孔１５０が注入され蓄積される。 As shown in FIG. 11, in the pin diode 110 having a conventional anode epi structure, when a positive voltage is applied to the anode electrode 112 and a negative voltage is applied to the cathode electrode 113 in a forward bias, the anode electrode 112 is a p ⁺⁺ type. The hole 150 is injected into the n ^- type drift region 103 in the first path 151 that reaches the n ^- type drift region 103 in the active region 141 via the anode contact region 105 and the p-type anode region 104. During this forward bias, via the JTE region 121 from the end portion of the p-type anode region 104 n ^- in the third path 152 leading to type drift region 103, n in the edge termination region 142 ^- type drift region 103, JTE region 121 Holes 150 are also injected and accumulated just below.

一方、図１２に示すように、アノード電極１１２に負電圧が印加され、カソード電極１１３に正電圧が印加される逆方向バイアス時、ｎ^-型ドリフト領域１０３からｐ型アノード領域１０４およびｐ⁺⁺型アノードコンタクト領域１０５を経てアノード電極１１２へ正孔１５０が排出１５３される。この正孔１５０の排出１５３時、ｎ^-型ドリフト領域１０３の、ＪＴＥ領域１２１の直下の部分に蓄積されている正孔１５０は、ｐ型アノード領域１０４とＪＴＥ領域１２１との境界に移動１５４して集中する。このため、従来のｐｉｎダイオード１１０は、オフ動作時に流れる正孔電流変動（ｄｉ／ｄｔ）に対する耐量（逆回復耐量）が低く、ｐ型アノード領域１０４の端部で破壊１５５する虞がある。 On the other hand, as shown in FIG. 12, when a negative voltage is applied to the anode electrode 112 and a positive voltage is applied to the cathode electrode 113 in the reverse direction, the n ^- type drift region 103 to the p-type anode region 104 and p ⁺⁺ Hole 150 is discharged 153 to the anode electrode 112 via the mold anode contact region 105. At the time of discharge of the holes 150, the holes 150 accumulated in the portion of the n ^- type drift region 103 immediately below the JTE region 121 move to the boundary between the p-type anode region 104 and the JTE region 121 154. And concentrate. Therefore, the conventional pin diode 110 has a low withstand capacity (reverse recovery withstand capacity) against hole current fluctuation (di / dt) flowing during off operation, and may be destroyed at the end of the p-type anode region 104.

この発明は、上述した従来技術による問題点を解消するため、逆回復耐量を向上させることができる炭化珪素半導体装置を提供することを目的とする。 An object of the present invention is to provide a silicon carbide semiconductor device capable of improving the reverse recovery resistance in order to solve the above-mentioned problems caused by the prior art.

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。第１主面および第２主面を有する第１導電型半導体層が設けられている。活性領域において、前記第１導電型半導体層の第１主面に、第２導電型の第１エピタキシャル層が設けられている。前記第１エピタキシャル層の、前記第１導電型半導体層側に対して反対側の表面に、前記第１エピタキシャル層よりも不純物濃度の高い第２導電型の第２エピタキシャル層が設けられている。第１電極は、前記第１エピタキシャル層および前記第２エピタキシャル層に接触する。 In order to solve the above-mentioned problems and achieve the object of the present invention, the silicon carbide semiconductor device according to the present invention has the following features. A first conductive semiconductor layer having a first main surface and a second main surface is provided. In the active region, a second conductive type first epitaxial layer is provided on the first main surface of the first conductive type semiconductor layer. A second conductive type second epitaxial layer having a higher impurity concentration than the first epitaxial layer is provided on the surface of the first epitaxial layer opposite to the first conductive semiconductor layer side. The first electrode comes into contact with the first epitaxial layer and the second epitaxial layer.

第２電極は、前記第１導電型半導体層の第２主面に設けられている。前記活性領域の周囲を囲む終端領域において、前記第１導電型半導体層の内部に、前記第１エピタキシャル層に接して、耐圧構造を構成する第２導電型半導体領域が選択的に設けられている。前記第１エピタキシャル層は、前記活性領域から、前記活性領域と前記終端領域との間の遷移領域まで延在し、前記遷移領域において前記第１電極に接触する。前記第２エピタキシャル層は、前記活性領域で終端し、前記活性領域において前記第１電極に接触する。 The second electrode is provided on the second main surface of the first conductive semiconductor layer. In the terminal region surrounding the active region, a second conductive semiconductor region that is in contact with the first epitaxial layer and constitutes a pressure-resistant structure is selectively provided inside the first conductive semiconductor layer. .. The first epitaxial layer extends from the active region to the transition region between the active region and the terminal region, and contacts the first electrode in the transition region. The second epitaxial layer terminates in the active region and contacts the first electrode in the active region.

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２エピタキシャル層は、前記活性領域の全体に設けられ、前記遷移領域に設けられていないことを特徴とする。 Further, the silicon carbide semiconductor device according to the present invention is characterized in that, in the above-described invention, the second epitaxial layer is provided in the entire active region and is not provided in the transition region.

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記遷移領域において、前記第１エピタキシャル層の、前記第１導電型半導体層側に対して反対側の表面に、前記第１エピタキシャル層よりも不純物濃度の高い第２導電型の第３エピタキシャル層が選択的に設けられていることを特徴とする。 Further, in the above-described invention, the silicon carbide semiconductor device according to the present invention has the first epitaxial layer on the surface of the first epitaxial layer opposite to the first conductive semiconductor layer side in the transition region. It is characterized in that a second conductive type third epitaxial layer having a higher impurity concentration than the layer is selectively provided.

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記活性領域の表面積に対する前記第２エピタキシャル層の表面積の比率は、前記遷移領域の表面積に対する前記第３エピタキシャル層の表面積の比率よりも大きいことを特徴とする。 Further, in the silicon carbide semiconductor device according to the present invention, in the above-described invention, the ratio of the surface area of the second epitaxial layer to the surface area of the active region is larger than the ratio of the surface area of the third epitaxial layer to the surface area of the transition region. Is also large.

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第３エピタキシャル層は、前記活性領域の周囲を囲む環状に複数設けられていることを特徴とする。 Further, the silicon carbide semiconductor device according to the present invention is characterized in that, in the above-described invention, a plurality of the third epitaxial layers are provided in an annular shape surrounding the periphery of the active region.

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第３エピタキシャル層は、前記活性領域から離れた位置ほど幅が狭いことを特徴とする。 Further, the silicon carbide semiconductor device according to the present invention is characterized in that, in the above-described invention, the width of the third epitaxial layer becomes narrower as the distance from the active region increases.

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１エピタキシャル層の、前記第２エピタキシャル層の端部よりも外側の部分は、コーナー部で当該コーナー部以外の部分よりも幅を広くした矩形状に前記活性領域の周囲を囲むことを特徴とする。 Further, in the silicon carbide semiconductor device according to the present invention, in the above-described invention, the portion of the first epitaxial layer outside the end of the second epitaxial layer is a corner portion and is larger than the portion other than the corner portion. It is characterized in that it surrounds the active region in a rectangular shape having a wide width.

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第３エピタキシャル層は、島状に複数配置されていること特徴とする。 Further, the silicon carbide semiconductor device according to the present invention is characterized in that, in the above-described invention, a plurality of the third epitaxial layers are arranged in an island shape.

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第３エピタキシャル層の個数は、前記活性領域から離れた位置ほど少ないことを特徴とする。 Further, in the above-described invention, the silicon carbide semiconductor device according to the present invention is characterized in that the number of the third epitaxial layers is smaller as the position is farther from the active region.

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第３エピタキシャル層の表面積は、前記活性領域から離れた位置ほど小さいことを特徴とする。 Further, in the above-described invention, the silicon carbide semiconductor device according to the present invention is characterized in that the surface area of the third epitaxial layer is smaller as the surface area is farther from the active region.

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１エピタキシャル層の、前記第２エピタキシャル層の端部よりも外側の部分は矩形状に前記活性領域の周囲を囲む。前記第１エピタキシャル層の、前記第２エピタキシャル層の端部よりも外側の部分のコーナー部に配置された前記第３エピタキシャル層の表面積は、前記第１エピタキシャル層の、前記第２エピタキシャル層の端部よりも外側の部分でかつ前記コーナー部以外の部分に配置された前記第３エピタキシャル層の表面積よりも小さいことを特徴とする。 Further, in the silicon carbide semiconductor device according to the present invention, in the above-described invention, a portion of the first epitaxial layer outside the end of the second epitaxial layer rectangularly surrounds the periphery of the active region. The surface area of the third epitaxial layer arranged at the corner of the portion outside the end of the second epitaxial layer of the first epitaxial layer is the edge of the second epitaxial layer of the first epitaxial layer. It is characterized in that it is smaller than the surface area of the third epitaxial layer arranged in a portion outside the portion and in a portion other than the corner portion.

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１エピタキシャル層の不純物濃度は、１×１０¹⁸／ｃｍ³以上１×１０²⁰／ｃｍ³以下であることを特徴とする。 Further, the silicon carbide semiconductor device according to the present invention is characterized in that, in the above-described invention, the impurity concentration of the first epitaxial layer is 1 × 10 ¹⁸ / cm ³ or more and 1 × 10 ²⁰ / cm ³ or less. ..

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２エピタキシャル層の不純物濃度は、１×１０¹⁹／ｃｍ³以上１×１０²¹／ｃｍ³以下であることを特徴とする。 Further, the silicon carbide semiconductor device according to the present invention is characterized in that, in the above-described invention, the impurity concentration of the second epitaxial layer is 1 × 10 ¹⁹ / cm ³ or more and 1 × 10 ²¹ / cm ³ or less. ..

上述した発明によれば、遷移領域を活性領域よりも高コンタクト抵抗とする（または活性領域の端部を活性領域の中央部よりも高コンタクト抵抗とする）ことで、順方向バイアス時、遷移領域におけるｐ型アノード領域（第１エピタキシャル層）からｎ^-型ドリフト領域（第１導電型半導体層）への正孔の注入が抑制され、ｎ^-型ドリフト領域の、ＪＴＥ領域（第２導電型半導体領域）直下の部分に蓄積される正孔が少なくなる。このため、逆方向バイアス時に、ｎ^-型ドリフト領域の、ＪＴＥ領域直下の部分から遷移領域におけるｐ型アノード領域を通ってアノード電極（第１電極）に排出される正孔が少なく、ｐ型アノード領域とＪＴＥ領域との境界に正孔電流が集中することを抑制することができる。 According to the above-mentioned invention, the transition region has a higher contact resistance than the active region (or the end of the active region has a higher contact resistance than the central part of the active region), so that the transition region is subjected to a forward bias. Hole injection from the p-type anode region (first epitaxial layer) to the n ^- type drift region (first conductive semiconductor layer) is suppressed, and the JTE region (second conductive semiconductor layer) of the n ^- type drift region is suppressed. Area) Less holes are accumulated in the area directly below. Therefore, at the time of reverse bias, there are few holes discharged to the anode electrode (first electrode) from the portion of the n ^- type drift region directly below the JTE region through the p-type anode region in the transition region, and the p-type anode It is possible to suppress the concentration of hole currents at the boundary between the region and the JTE region.

本発明にかかる炭化珪素半導体装置によれば、逆回復耐量を向上させることができるという効果を奏する。 According to the silicon carbide semiconductor device according to the present invention, there is an effect that the reverse recovery withstand capacity can be improved.

実施の形態１にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。FIG. 5 is a plan view showing a layout of the silicon carbide semiconductor device according to the first embodiment as viewed from the front surface side of the semiconductor substrate. 図１の切断線Ａ１−Ａ１’における断面構造を示す断面図である。It is sectional drawing which shows the cross-sectional structure in the cutting line A1-A1'in FIG. 実施の形態１にかかる炭化珪素半導体装置のオン動作時の状態を模式的に示す説明図である。It is explanatory drawing which shows typically the state at the time of on operation of the silicon carbide semiconductor device which concerns on Embodiment 1. FIG. 実施の形態１にかかる炭化珪素半導体装置のオフ動作時の状態を模式的に示す説明図である。It is explanatory drawing which shows typically the state at the time of off operation of the silicon carbide semiconductor device which concerns on Embodiment 1. FIG. 実施の形態２にかかる炭化珪素半導体装置の構造の一例を示す説明図である。It is explanatory drawing which shows an example of the structure of the silicon carbide semiconductor device which concerns on Embodiment 2. 実施の形態２にかかる炭化珪素半導体装置の構造の一例を示す説明図である。It is explanatory drawing which shows an example of the structure of the silicon carbide semiconductor device which concerns on Embodiment 2. 実施の形態３にかかる炭化珪素半導体装置の構造を示す断面図である。It is sectional drawing which shows the structure of the silicon carbide semiconductor device which concerns on Embodiment 3. FIG. 実施の形態４にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。FIG. 5 is a plan view showing a layout of the silicon carbide semiconductor device according to the fourth embodiment as viewed from the front surface side of the semiconductor substrate. 実施の形態４にかかる炭化珪素半導体装置の別の一例を半導体基板のおもて面側から見たレイアウトを示す平面図である。FIG. 5 is a plan view showing a layout of a semiconductor substrate as viewed from the front surface side as another example of the silicon carbide semiconductor device according to the fourth embodiment. 従来の炭化珪素半導体装置の構造を示す断面図である。It is sectional drawing which shows the structure of the conventional silicon carbide semiconductor device. 従来の炭化珪素半導体装置のオン動作時の状態を示す断面図である。It is sectional drawing which shows the state at the time of on operation of the conventional silicon carbide semiconductor device. 従来の炭化珪素半導体装置のオフ動作時の状態を示す断面図である。It is sectional drawing which shows the state at the time of off operation of the conventional silicon carbide semiconductor device.

以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。 A preferred embodiment of the silicon carbide semiconductor device according to the present invention will be described in detail below with reference to the accompanying drawings. In the present specification and the accompanying drawings, it means that electrons or holes are a large number of carriers in the layers and regions marked with n or p, respectively. Further, + and-attached to n and p mean that the impurity concentration is higher and the impurity concentration is lower than that of the layer or region to which it is not attached, respectively. In the following description of the embodiment and the accompanying drawings, the same reference numerals are given to the same configurations, and duplicate description will be omitted.

（実施の形態１）
実施の形態１にかかる炭化珪素（ＳｉＣ）半導体装置の構造について説明する。図１は、実施の形態１にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図１の破線は、層間絶縁膜１１（図２参照）の内側の端部である。図１に示す実施の形態１にかかる炭化珪素半導体装置１０は、半導体基板（半導体チップ）３０の活性領域４１にアノードエピ構造を備えたｐｉｎダイオードである。 (Embodiment 1)
The structure of the silicon carbide (SiC) semiconductor device according to the first embodiment will be described. FIG. 1 is a plan view showing a layout of the silicon carbide semiconductor device according to the first embodiment as viewed from the front surface side of the semiconductor substrate. The broken line in FIG. 1 is the inner end of the interlayer insulating film 11 (see FIG. 2). The silicon carbide semiconductor device 10 according to the first embodiment shown in FIG. 1 is a pin diode having an anode epi structure in the active region 41 of the semiconductor substrate (semiconductor chip) 30.

半導体基板（第１導電型半導体層）３０は、ｎ⁺型出発基板３１上にｎ型のエピタキシャル層３２，３３を積層した炭化珪素エピタキシャル基板である。半導体基板３０のおもて面は、後述するｎ^-型ドリフト領域３（ｉ層）となるｎ^-型エピタキシャル層３３である。半導体基板３０は、オン時に主電流が流れる活性領域４１と、活性領域４１の周囲を囲むエッジ終端領域４２と、活性領域４１とエッジ終端領域４２との間の遷移領域４３と、を有する。 The semiconductor substrate (first conductive type semiconductor layer) 30 is a silicon carbide epitaxial substrate in which n-type epitaxial layers 32 and 33 are laminated on an n ⁺ type starting substrate 31. The front surface of the semiconductor substrate 30 is an n ^- type epitaxial layer 33 which is an n ^- type drift region 3 (i layer) described later. The semiconductor substrate 30 has an active region 41 through which a main current flows when the main current is turned on, an edge termination region 42 surrounding the active region 41, and a transition region 43 between the active region 41 and the edge termination region 42.

アノードエピ構造とは、後述するｎ^-型ドリフト領域３（ｉ層）となるｎ^-型エピタキシャル層３３上に積層されたｐ型エピタキシャル層（第１エピタキシャル層）３４で後述するｐ型アノード領域（ｐ層）４が構成された構造である。ｎ⁺型出発基板３１は、ｎ⁺型カソード領域（ｎ層）１を構成する。ｎ型エピタキシャル層３２は、ｎ型フィールドストップ（ＦＳ）領域２を構成する。ｎ型ＦＳ領域２は設けられていなくてもよい。 The anode epi structure is a p-type epitaxial layer (first epitaxial layer) 34 laminated on an n ^- type epitaxial layer 33 which is an n ^- type drift region 3 (i layer) described later, and is a p-type anode region (p) described later. Layer) 4 is the structure. The n ⁺ type starting substrate 31 constitutes an n ⁺ type cathode region (n layer) 1. The n-type epitaxial layer 32 constitutes an n-type field stop (FS) region 2. The n-type FS region 2 may not be provided.

活性領域４１は、例えば半導体基板３０の略中央部に配置される。活性領域４１は、例えば略矩形状の平面形状を有する。活性領域４１には、半導体基板３０のおもて面（ｎ^-型エピタキシャル層３３の表面）上に、ｐ型エピタキシャル層３４およびｐ⁺⁺型エピタキシャル層（第２エピタキシャル層）３５が順に積層されている。活性領域４１において、ｎ⁺型出発基板３１上に積層されたエピタキシャル層の最表面は後述するｐ⁺⁺型エピタキシャル層３５である。 The active region 41 is arranged, for example, in a substantially central portion of the semiconductor substrate 30. The active region 41 has, for example, a substantially rectangular planar shape. In the active region 41, a p-type epitaxial layer 34 and a p ⁺⁺ type epitaxial layer (second epitaxial layer) 35 are laminated in this order on the front surface (the surface of the n ^- type epitaxial layer 33) of the semiconductor substrate 30. ing. In the active region 41, the outermost surface of the epitaxial layer laminated on the n ⁺ type starting substrate 31 is the p ⁺⁺ type epitaxial layer 35 described later.

エッジ終端領域４２は、遷移領域４３よりも外側（半導体基板３０の端部側）に配置されている。エッジ終端領域４２は、半導体基板３０のおもて面側の電界を緩和して耐圧を保持する領域である。耐圧とは、素子が誤動作や破壊を起こさない限界の電圧である。半導体基板３０のおもて面とは、半導体基板３０の、ｎ^-型エピタキシャル層３３側の主面である。エッジ終端領域４２において、ｎ⁺型出発基板３１上に積層されたエピタキシャル層の最表面はｎ^-型エピタキシャル層３３である。 The edge termination region 42 is arranged outside the transition region 43 (on the end side of the semiconductor substrate 30). The edge termination region 42 is a region that relaxes the electric field on the front surface side of the semiconductor substrate 30 and maintains the withstand voltage. The withstand voltage is the limit voltage at which the element does not malfunction or break. The front surface of the semiconductor substrate 30 is the main surface of the semiconductor substrate 30 on the n ^- type epitaxial layer 33 side. In the edge termination region 42, the outermost surface of the epitaxial layer laminated on the n ⁺ type starting substrate 31 is the n ⁻ type epitaxial layer 33.

エッジ終端領域４２には、耐圧構造として接合終端拡張（ＪＴＥ：ＪｕｎｃｔｉｏｎＴｅｒｍｉｎａｔｉｏｎＥｘｔｅｎｓｉｏｎ）が配置されている。図１には、耐圧構造の一例としてダブルゾーンＪＴＥ構造を示すが、ＪＴＥ構造に代えて、活性領域４１を囲む同心円状に互いに離れて配置された複数のｐ型領域で構成されたフィールドリミッティングリング（ＦＬＲ）が配置されてもよい。 In the edge termination region 42, a junction termination extension (JTE) is arranged as a pressure resistant structure. FIG. 1 shows a double zone JTE structure as an example of a pressure resistant structure, but instead of the JTE structure, field limiting composed of a plurality of p-type regions arranged concentrically apart from each other surrounding the active region 41. A ring (FLR) may be arranged.

ＪＴＥ構造は、不純物濃度の異なる複数のｐ型領域（以下、ＪＴＥ領域（第２導電型半導体領域）とする）を、活性領域４１側から半導体基板３０の端部側へ離れるにしたがって低不純物濃度のＪＴＥ領域が配置されるように、遷移領域４３の周囲を囲む同心円状に互いに隣接して配置した構造である。ダブルゾーンＪＴＥ構造は、ＪＴＥ領域（ｐ^-型領域）２１と、ＪＴＥ領域２１よりも低不純物濃度のＪＴＥ領域（ｐ^--型領域）２２と、で構成される。 In the JTE structure, a plurality of p-type regions having different impurity concentrations (hereinafter referred to as JTE regions (second conductive semiconductor regions)) have lower impurity concentrations as they are separated from the active region 41 side toward the end side of the semiconductor substrate 30. The structure is such that the JTE regions of the above are arranged concentrically adjacent to each other so as to surround the transition region 43. The double zone JTE structure is composed of a JTE region (p ^- type region) 21 and a JTE region (p ^- type region) 22 having a lower impurity concentration than the JTE region 21.

ＪＴＥ領域２１，２２は、ｎ^-型エピタキシャル層３３の内部において、半導体基板３０のおもて面の表面領域にそれぞれ選択的に設けられている。ＪＴＥ領域２１は、ｐ型アノード領域４に接する。ＪＴＥ領域２１は、遷移領域４３の周囲を囲む。ＪＴＥ領域２２は、ＪＴＥ領域２１の、半導体基板３０の端部側に隣接して配置され、ＪＴＥ領域２１の周囲を囲む。ＪＴＥ領域２１，２２の表面は、後述する層間絶縁膜１１で覆われている。 The JTE regions 21 and 22 are selectively provided in the surface region of the front surface of the semiconductor substrate 30 inside the n ^- type epitaxial layer 33. The JTE region 21 is in contact with the p-type anode region 4. The JTE region 21 surrounds the transition region 43. The JTE region 22 is arranged adjacent to the end side of the semiconductor substrate 30 in the JTE region 21 and surrounds the periphery of the JTE region 21. The surfaces of the JTE regions 21 and 22 are covered with the interlayer insulating film 11 described later.

遷移領域４３は、活性領域４１とエッジ終端領域４２との間に配置され、活性領域４１の周囲を囲む。遷移領域４３において、半導体基板３０のおもて面上には、活性領域４１からｐ型エピタキシャル層３４が延在している。遷移領域４３において、ｎ⁺型出発基板３１上に積層されたエピタキシャル層の最表面はｐ型エピタキシャル層３４である。遷移領域４３には、ｐ⁺⁺型エピタキシャル層３５は設けられていない。 The transition region 43 is arranged between the active region 41 and the edge termination region 42 and surrounds the active region 41. In the transition region 43, the p-type epitaxial layer 34 extends from the active region 41 on the front surface of the semiconductor substrate 30. In the transition region 43, the outermost surface of the epitaxial layer laminated on the n ⁺ type starting substrate 31 is the p-type epitaxial layer 34. The p ⁺⁺ type epitaxial layer 35 is not provided in the transition region 43.

次に、実施の形態１にかかる炭化珪素半導体装置１０の断面構造について説明する。図２は、図１の切断線Ａ１−Ａ１’における断面構造を示す断面図である。図２には、ｎ⁺型出発基板３１の導電型を「ｎ⁺ｓｕｂ」と示す（図３，４においても同様）。上述したように、半導体基板３０は、ｎ⁺型出発基板３１のおもて面上にｎ型エピタキシャル層３２およびｎ^-型エピタキシャル層３３を順にエピタキシャル成長させた炭化珪素エピタキシャル基板である。 Next, the cross-sectional structure of the silicon carbide semiconductor device 10 according to the first embodiment will be described. FIG. 2 is a cross-sectional view showing a cross-sectional structure at the cutting line A1-A1'of FIG. In FIG. 2, the conductive type of the n ⁺ type starting substrate 31 is shown as “n ⁺ sub” (the same applies to FIGS. 3 and 4). As described above, the semiconductor substrate 30 is a silicon carbide epitaxial substrate in which an n-type epitaxial layer 32 and an n ^- type epitaxial layer 33 are epitaxially grown on the front surface of the n ⁺ type starting substrate 31.

例えば、実施の形態１にかかる炭化珪素半導体装置１０が１０ｋＶ以上２０ｋＶ以下程度の耐圧クラスである場合、ｎ型エピタキシャル層３２の不純物濃度は、１×１０¹⁴／ｃｍ³以上１×１０¹⁵／ｃｍ³程度であり、ｎ型エピタキシャル層３２の厚さｔ０は１００μｍ以上２００μｍ以下程度である。半導体基板３０のおもて面（ｎ^-型エピタキシャル層３３の表面）上には、活性領域４１および遷移領域４３の全体に、ｐ型アノード領域４となるｐ型エピタキシャル層３４が設けられている。 For example, when the silicon carbide semiconductor device 10 according to the first embodiment has a withstand voltage class of about 10 kV or more and 20 kV or less, the impurity concentration of the n-type epitaxial layer 32 is 1 × 10 ¹⁴ / cm ³ or more and 1 × 10 ¹⁵ / cm. It is about ³ , and the thickness t0 of the n-type epitaxial layer 32 is about 100 μm or more and 200 μm or less. On the front surface (the surface of the n ^- type epitaxial layer 33) of the semiconductor substrate 30, a p-type epitaxial layer 34 serving as a p-type anode region 4 is provided in the entire active region 41 and transition region 43. ..

ｐ型エピタキシャル層３４は、遷移領域４３からエッジ終端領域４２へ延在し、ＪＴＥ領域２１上で終端している。ｐ型エピタキシャル層３４は、ＪＴＥ領域２１の内側（半導体基板３０の中央部側）の端部に深さ方向に対向して接する。ｐ型エピタキシャル層３４は、例えば、ｎ^-型エピタキシャル層３３の表面全体に積層されたｐ型エピタキシャル層をエッチングにより外側の部分を除去して内側に残した部分で構成される。 The p-type epitaxial layer 34 extends from the transition region 43 to the edge termination region 42 and terminates on the JTE region 21. The p-type epitaxial layer 34 is in contact with the end portion inside the JTE region 21 (on the central portion side of the semiconductor substrate 30) so as to face each other in the depth direction. The p-type epitaxial layer 34 is composed of, for example, a portion obtained by removing the outer portion by etching from the p-type epitaxial layer laminated on the entire surface of the n ^- type epitaxial layer 33 and leaving the inner portion.

ｐ型エピタキシャル層３４は、例えば半導体基板３０との界面を下底とし、半導体基板３０側に対して反対側の表面を上底とし、かつ上底の長さを下底の長さよりも短くした略台形（メサ）状の断面形状であってもよい（図２）。図示省略するが、ｐ型エピタキシャル層３４は、半導体基板３０との界面の長さと、半導体基板３０側に対して反対側の表面の長さと、を等しくした略矩形状の断面形状であってもよい。 In the p-type epitaxial layer 34, for example, the interface with the semiconductor substrate 30 is the lower base, the surface opposite to the semiconductor substrate 30 side is the upper base, and the length of the upper base is shorter than the length of the lower base. It may have a substantially trapezoidal (mesa) cross-sectional shape (FIG. 2). Although not shown, the p-type epitaxial layer 34 may have a substantially rectangular cross-sectional shape in which the length of the interface with the semiconductor substrate 30 and the length of the surface opposite to the semiconductor substrate 30 side are equalized. Good.

ｐ型エピタキシャル層３４は、オン動作時に、ｎ^-型ドリフト領域３へ注入される正孔５０（図３）の注入源となる。ｐ型エピタキシャル層３４の不純物濃度は、例えば１×１０¹⁸／ｃｍ³以上１×１０²⁰／ｃｍ³以下程度であることがよい。ｐ型エピタキシャル層３４の厚さｔ１は、例えば１μｍ以上１０μｍ以下程度であってもよい。オン動作時とは、アノード電極（第１電極）１２に正電圧が印加され、カソード電極（第２電極）１３に負電圧が印加される順方向バイアス時である。 The p-type epitaxial layer 34 serves as an injection source for the holes 50 (FIG. 3) injected into the n ^- type drift region 3 during the ON operation. The impurity concentration of the p-type epitaxial layer 34 is preferably, for example, about 1 × 10 ¹⁸ / cm ³ or more and 1 × 10 ²⁰ / cm ³ or less. The thickness t1 of the p-type epitaxial layer 34 may be, for example, about 1 μm or more and 10 μm or less. The on operation is a forward bias time in which a positive voltage is applied to the anode electrode (first electrode) 12 and a negative voltage is applied to the cathode electrode (second electrode) 13.

ｐ型エピタキシャル層３４の表面上には、活性領域４１にのみ、ｐ⁺⁺型アノードコンタクト領域５となるｐ⁺⁺型エピタキシャル層３５が設けられている。遷移領域４３およびエッジ終端領域４２には、ｐ⁺⁺型エピタキシャル層３５が設けられていない。ｐ⁺⁺型エピタキシャル層３５が遷移領域４３に設けられていないことで、遷移領域４３は、活性領域４１よりも、オン動作時にｎ^-型ドリフト領域３へ注入される正孔５０（図３）の注入量が低減された領域となる。 On the surface of the p-type epitaxial layer 34, a p ⁺⁺ type epitaxial layer 35 serving as a p ⁺⁺ type anode contact region 5 is provided only in the active region 41. The p ⁺⁺ type epitaxial layer 35 is not provided in the transition region 43 and the edge termination region 42. Since the p ⁺⁺ type epitaxial layer 35 is not provided in the transition region 43, the transition region 43 is injected into the n ^- type drift region 3 during the ON operation rather than the active region 41 (FIG. 3). This is the area where the injection amount of is reduced.

ｐ⁺⁺型エピタキシャル層３５は、例えば、ｐ型エピタキシャル層３４の表面全体に積層されたｐ⁺⁺型エピタキシャル層を、エッチングにより外側の部分を除去して内側に残した部分で構成される。ｐ⁺⁺型エピタキシャル層３５は、例えば、略矩形状の断面形状であってもよい。図示省略するが、ｐ⁺⁺型エピタキシャル層３５は、例えば、ｐ型エピタキシャル層３４よりも上底および下底の長さが短い略台形状の断面形状であってもよい。 The p ⁺⁺ type epitaxial layer 35 is composed of, for example, a portion obtained by removing an outer portion by etching and leaving an inner portion of a p ⁺⁺ type epitaxial layer laminated on the entire surface of the p-type epitaxial layer 34. The p ⁺⁺ type epitaxial layer 35 may have a substantially rectangular cross-sectional shape, for example. Although not shown, the p ⁺⁺ type epitaxial layer 35 may have a substantially trapezoidal cross-sectional shape in which the lengths of the upper base and the lower base are shorter than those of the p-type epitaxial layer 34, for example.

ｐ⁺⁺型エピタキシャル層３５は、オン動作時に、ｎ^-型ドリフト領域３へ注入される正孔５０（図３）の注入源となる。また、ｐ⁺⁺型エピタキシャル層３５は、アノード電極１２とのコンタクト（電気的接触）抵抗を低減させる機能を有する。このため、ｐ⁺⁺型エピタキシャル層３５の不純物濃度は、ｐ型エピタキシャル層３４の不純物濃度よりも高く、例えば１×１０¹⁹／ｃｍ³以上１×１０²¹／ｃｍ³以下程度であることがよい。 The p ⁺⁺ type epitaxial layer 35 serves as an injection source of holes 50 (FIG. 3) injected into the n ^- type drift region 3 during the ON operation. Further, the p ⁺⁺ type epitaxial layer 35 has a function of reducing the contact (electrical contact) resistance with the anode electrode 12. Therefore, the impurity concentration of the p ⁺⁺ type epitaxial layer 35 is higher than the impurity concentration of the p-type epitaxial layer 34, and is preferably about 1 × 10 ¹⁹ / cm ³ or more and 1 × 10 ²¹ / cm ³ or less, for example. ..

ｐ⁺⁺型エピタキシャル層３５の不純物濃度を上記上限値以下とすることで、オン動作時に、ｐ⁺⁺型アノードコンタクト領域５からｎ^-型ドリフト領域３へ注入される正孔５０（図２）の注入量を低減することができる。これにより、オフ動作時（逆回復動作時）の逆回復損失を低減させることができる。オフ動作時とは、アノード電極１２に負電圧が印加され、カソード電極１３に正電圧が印加される逆方向バイアス時である。 By setting the impurity concentration of the p ⁺⁺ type epitaxial layer 35 to the above upper limit value or less, the holes 50 injected from the p ⁺⁺ type anode contact region 5 to the n ^- type drift region 3 during the ON operation (FIG. 2). The injection amount of can be reduced. As a result, the reverse recovery loss during the off operation (during the reverse recovery operation) can be reduced. The off operation is a reverse bias in which a negative voltage is applied to the anode electrode 12 and a positive voltage is applied to the cathode electrode 13.

ｐ⁺⁺型エピタキシャル層３５の端部は、半導体基板３０のおもて面に平行な方向に、ｐ型エピタキシャル層３４の端部よりも内側に離れて位置する。ｐ型エピタキシャル層３４の、ｐ⁺⁺型エピタキシャル層３５側の表面の面内において、ｐ⁺⁺型エピタキシャル層３５の端部からｐ型エピタキシャル層３４の端部までの距離ｘ１は、例えば、１０μｍ以上２００μｍ以下であることがよい。 The end portion of the p ⁺⁺ type epitaxial layer 35 is located in the direction parallel to the front surface of the semiconductor substrate 30 and away from the end portion of the p-type epitaxial layer 34. In the plane of the surface of the p-type epitaxial layer 34 on the p ⁺⁺ type epitaxial layer 35 side, the distance x1 from the end of the p ^++- type epitaxial layer 35 to the end of the p-type epitaxial layer 34 is, for example, 10 μm. It is preferably 200 μm or more.

この距離ｘ１を１０μｍ以上とすることで、オン動作時（順方向バイアス時）にｐ⁺⁺型エピタキシャル層３５からエッジ終端領域４２へ注入される正孔５０の注入量を抑制することができ、オフ動作時（逆方向バイアス時）にｐ型アノード領域４とＪＴＥ領域２１との境界に正孔が集中することを抑制することができる。また、高耐圧（１０ｋＶ〜２０ｋＶ程度）のｐｉｎダイオードにおいて、順方向バイアス時における正孔の横方向（半導体基板３０のおもて面に平行な方向）の拡がりは、最大で２００μｍ程度である。 By setting this distance x1 to 10 μm or more, it is possible to suppress the injection amount of the holes 50 injected from the p ⁺⁺ type epitaxial layer 35 into the edge termination region 42 during the on-operation (forward bias). It is possible to suppress the concentration of holes at the boundary between the p-type anode region 4 and the JTE region 21 during the off operation (reverse bias). Further, in a pin diode having a high withstand voltage (about 10 kV to 20 kV), the lateral spread of holes (direction parallel to the front surface of the semiconductor substrate 30) at the time of forward bias is about 200 μm at the maximum.

この順方向バイアス時における正孔の横方向の拡がりの最大値は、例えば耐圧２０ｋＶクラスのｐｉｎダイオードのドリフト領域の厚さｔ０と同程度である。このため、耐圧２０ｋＶクラスのｐｉｎダイオードの場合、距離ｘ１を２００μｍ超としたとしても、ｐ⁺⁺型エピタキシャル層３５からエッジ終端領域４２へ注入される正孔５０を抑制する効果は、距離ｘ１を２００μｍとした場合と変わらない。このため、距離ｘ１は、２００μｍ以下で、かつ正孔の横方向の拡がりに応じて、チップサイズ内で許容されるだけ広くすることが好ましい。 The maximum value of the lateral spread of holes at the time of this forward bias is, for example, about the same as the thickness t0 of the drift region of a pin diode having a withstand voltage of 20 kV class. Therefore, in the case of a pin diode having a withstand voltage of 20 kV class, even if the distance x1 is more than 200 μm, the effect of suppressing the holes 50 injected from the p ⁺⁺ type epitaxial layer 35 into the edge termination region 42 is to reduce the distance x1. It is the same as the case of 200 μm. Therefore, it is preferable that the distance x1 is 200 μm or less and is widened as much as allowed within the chip size according to the lateral expansion of holes.

ｐ⁺⁺型エピタキシャル層３５の厚さｔ２は、例えば０．５μｍ以上５μｍ以下程度であってもよい。ｐ⁺⁺型エピタキシャル層３５の厚さｔ２は、ｐ型エピタキシャル層３４の厚さｔ１以下であってもよいし、ｐ型エピタキシャル層３４の厚さｔ１よりも厚くてもよい。図２には、ｐ⁺⁺型エピタキシャル層３５の厚さｔ２がｐ型エピタキシャル層３４の厚さｔ１よりも薄い場合を示している。 The thickness t2 of the p ⁺⁺ type epitaxial layer 35 may be, for example, about 0.5 μm or more and 5 μm or less. The thickness t2 of the p ⁺⁺ type epitaxial layer 35 may be less than or equal to the thickness t1 of the p-type epitaxial layer 34, or may be thicker than the thickness t1 of the p-type epitaxial layer 34. FIG. 2 shows a case where the thickness t2 of the p ⁺⁺ type epitaxial layer 35 is thinner than the thickness t1 of the p-type epitaxial layer 34.

上述したようにｎ^-型ドリフト領域３上に順に積層されたｐ型エピタキシャル層３４およびｐ⁺⁺型エピタキシャル層３５がオン動作時にｎ^-型ドリフト領域３へ注入される正孔５０の注入源（以下、正孔５０の注入源とする）となる。これらｐ型エピタキシャル層３４およびｐ⁺⁺型エピタキシャル層３５の２層をオン動作時にｎ^-型ドリフト領域３へ注入される正孔５０の注入源とする理由は、次の通りである。 N As mentioned above ^- -type drift region 3 on the p-type epitaxial layer 34 and the p ⁺⁺ -type epitaxial layer 35 which are stacked in this order is during on operation n ^- injection source of holes 50 to be injected into the mold drift region 3 ( Hereinafter, it will be used as an injection source for holes 50). The reason why these two layers of the p-type epitaxial layer 34 and the p ⁺⁺ type epitaxial layer 35 are used as the injection source of the holes 50 to be injected into the n ^- type drift region 3 during the on-operation is as follows.

正孔５０の注入源となるｐ型領域の不純物濃度はｐ型エピタキシャル層３４の不純物濃度程度であることがよい。正孔５０の注入源をｐ⁺⁺型エピタキシャル層３５のみで構成した場合、ｎ^-型ドリフト領域３への正孔５０の注入量が多くなりすぎる。一方、正孔５０の注入源となるｐ型領域の不純物濃度がｐ型エピタキシャル層３４の不純物濃度程度である場合、アノード電極１２とのコンタクト抵抗が高くなる。 The impurity concentration in the p-type region, which is the injection source of the holes 50, is preferably about the impurity concentration of the p-type epitaxial layer 34. When the injection source of the holes 50 is composed only of the p ⁺⁺ type epitaxial layer 35, the amount of the holes 50 injected into the n ^- type drift region 3 becomes too large. On the other hand, when the impurity concentration in the p-type region, which is the injection source of the holes 50, is about the impurity concentration of the p-type epitaxial layer 34, the contact resistance with the anode electrode 12 becomes high.

したがって、ｐ型エピタキシャル層３４とアノード電極１２との間に設けられたｐ⁺⁺型エピタキシャル層３５によって、正孔５０の注入源となるｐ型領域とアノード電極１２とのコンタクト抵抗を低減させる。そして、ｎ^-型ドリフト領域３に接するｐ型エピタキシャル層３４を正孔５０の主な注入源とすることで、オン動作時にｎ^-型ドリフト領域３へ注入される正孔５０の注入量が多くなりすぎることを抑制することができる。 Therefore, the p ⁺⁺ type epitaxial layer 35 provided between the p-type epitaxial layer 34 and the anode electrode 12 reduces the contact resistance between the p-type region serving as the injection source of the holes 50 and the anode electrode 12. By using the p-type epitaxial layer 34 in contact with the n ^- type drift region 3 as the main injection source of the holes 50, the injection amount of the holes 50 injected into the n ^- type drift region 3 during the ON operation is large. It is possible to prevent it from becoming too much.

エッジ終端領域４２には、ｐ型エピタキシャル層３４およびｐ⁺⁺型エピタキシャル層３５は設けられていない。このため、エッジ終端領域４２には、半導体基板３０のおもて面（ｎ^-型エピタキシャル層３３の表面）が露出されている。エッジ終端領域４２のエピタキシャル層の最表面（（ｎ^-型エピタキシャル層３３の表面））の高さは、活性領域４１および遷移領域４３のエピタキシャル層の最表面（ｐ⁺⁺型エピタキシャル層３５の表面）よりも低くなっている。 The p-type epitaxial layer 34 and the p ⁺⁺ type epitaxial layer 35 are not provided in the edge termination region 42. Therefore, the front surface (the surface of the n ^- type epitaxial layer 33) of the semiconductor substrate 30 is exposed in the edge termination region 42. The height of the outermost surface of the epitaxial layer in the edge termination region 42 ((the surface of the n ^- type epitaxial layer 33)) is the outermost surface of the epitaxial layer in the active region 41 and the transition region 43 (the surface of the p ⁺⁺ type epitaxial layer 35). ) Is lower than.

エッジ終端領域４２において、半導体基板３０のおもて面の表面領域には、ＪＴＥ領域２１，２２がそれぞれ選択的に設けられている。ＪＴＥ領域２１，２２は、ｐ型エピタキシャル層３４よりもｎ⁺型カソード領域１側に位置する。ＪＴＥ領域２１は、ｐ型エピタキシャル層３４よりも外側に配置されている。ＪＴＥ領域２１の内側の端部は、深さ方向に、ｐ型エピタキシャル層３４の端部に対向して接する。 In the edge termination region 42, JTE regions 21 and 22 are selectively provided on the surface region of the front surface of the semiconductor substrate 30, respectively. The JTE regions 21 and 22 are located closer to the n ⁺ type cathode region 1 than the p-type epitaxial layer 34. The JTE region 21 is arranged outside the p-type epitaxial layer 34. The inner end of the JTE region 21 faces the end of the p-type epitaxial layer 34 in the depth direction.

ＪＴＥ領域２２は、ＪＴＥ領域２１の外側に隣接する。ＪＴＥ領域２１は、半導体基板３０の端部よりも内側に位置する。ＪＴＥ領域２１よりも外側において半導体基板３０のおもて面にｎ^-型ドリフト領域３が露出されている。ＪＴＥ領域２１の不純物濃度は、ｐ型エピタキシャル層３４の不純物濃度よりも低く、例えば１×１０¹⁷／ｃｍ³以上２×１０¹⁷／ｃｍ³以下程度である。ＪＴＥ領域２２の不純物濃度は、ＪＴＥ領域２１の不純物濃度も低い。 The JTE region 22 is adjacent to the outside of the JTE region 21. The JTE region 21 is located inside the end of the semiconductor substrate 30. The n ^- type drift region 3 is exposed on the front surface of the semiconductor substrate 30 outside the JTE region 21. The impurity concentration in the JTE region 21 is lower than the impurity concentration in the p-type epitaxial layer 34, and is, for example, about 1 × 10 ¹⁷ / cm ³ or more and 2 × 10 ¹⁷ / cm ³ or less. The impurity concentration in the JTE region 22 is also low in the impurity concentration in the JTE region 21.

層間絶縁膜１１は、エッジ終端領域４２において、ｐ型エピタキシャル層３４の端部、ＪＴＥ領域２１，２２およびｎ^-型ドリフト領域３の表面を覆う。層間絶縁膜１１には、深さ方向に層間絶縁膜１１を貫通するコンタクトホールが設けられている。コンタクトホールには、半導体基板３０の中央部にｐ⁺⁺型エピタキシャル層３５が露出され、ｐ⁺⁺型エピタキシャル層３５の外側に、ｐ⁺⁺型エピタキシャル層３５の周囲を囲むｐ型エピタキシャル層３４が露出されている。 The interlayer insulating film 11 covers the end portion of the p-type epitaxial layer 34, the JTE regions 21 and 22, and the surface of the n ^- type drift region 3 in the edge termination region 42. The interlayer insulating film 11 is provided with a contact hole that penetrates the interlayer insulating film 11 in the depth direction. In the contact hole, the p ⁺⁺ type epitaxial layer 35 is exposed in the central portion of the semiconductor substrate 30, and the p-type epitaxial layer 34 surrounding the p ⁺⁺ type epitaxial layer 35 outside the p ⁺⁺ type epitaxial layer 35. Is exposed.

アノード電極１２は、層間絶縁膜１１のコンタクトホールに埋め込まれている。アノード電極１２は、活性領域４１においてｐ⁺⁺型エピタキシャル層３５に接触し、遷移領域４３においてｐ型エピタキシャル層３４に接触し、これらｐ⁺⁺型エピタキシャル層３５およびｐ型エピタキシャル層３４に電気的に接続されている。アノード電極１２は、ｐ⁺⁺型エピタキシャル層３５にオーミック接触している。 The anode electrode 12 is embedded in the contact hole of the interlayer insulating film 11. The anode electrode 12 contacts the p ⁺⁺ type epitaxial layer 35 in the active region 41, contacts the p-type epitaxial layer 34 in the transition region 43, and electrically touches the p ⁺⁺ type epitaxial layer 35 and the p-type epitaxial layer 34. It is connected to the. The anode electrode 12 is in ohmic contact with the p ⁺⁺ type epitaxial layer 35.

また、アノード電極１２が例えばアルミニウムニッケル（ＡｌＮｉ）やチタンアルミニウム（ＴｉＡｌ）等の材料で形成され、かつｐ型エピタキシャル層３４の不純物濃度が上記範囲内に設定されていれば、アノード電極１２とｐ型エピタキシャル層３４とは１ｍΩ・ｃｍ²程度と高コンタクト抵抗になるが、コンタクト可能である。アノード電極１２の端部は、層間絶縁膜１１の表面上に延在していてもよい。 Further, if the anode electrode 12 is made of a material such as aluminum nickel (AlNi) or titanium aluminum (TiAl) and the impurity concentration of the p-type epitaxial layer 34 is set within the above range, the anode electrode 12 and p. The mold epitaxial layer 34 has a high contact resistance of about 1 mΩ · cm ² , but can be contacted. The end portion of the anode electrode 12 may extend on the surface of the interlayer insulating film 11.

半導体基板３０の裏面（ｎ⁺型出発基板３１の裏面）には、カソード電極１３が設けられている。カソード電極１３は、ｎ⁺型カソード領域１（ｎ⁺型出発基板３１）に電気的に接続されている。 A cathode electrode 13 is provided on the back surface of the semiconductor substrate 30 (the back surface of the n ⁺ type starting substrate 31). The cathode electrode 13 is electrically connected to the n ⁺ type cathode region 1 (n ⁺ type starting substrate 31).

次に、実施の形態１にかかる炭化珪素半導体装置１０の動作について説明する。図３は、実施の形態１にかかる炭化珪素半導体装置のオン動作時の状態を模式的に示す説明図である。図４は、実施の形態１にかかる炭化珪素半導体装置のオフ動作時の状態を模式的に示す説明図である。 Next, the operation of the silicon carbide semiconductor device 10 according to the first embodiment will be described. FIG. 3 is an explanatory diagram schematically showing a state of the silicon carbide semiconductor device according to the first embodiment during on-operation. FIG. 4 is an explanatory diagram schematically showing a state of the silicon carbide semiconductor device according to the first embodiment during off-operation.

図３に示すように、アノード電極１２に正電圧が印加され、カソード電極１３に負電圧が印加される順方向バイアス時、ｐ⁺⁺型アノードコンタクト領域５およびｐ型アノード領域４からｎ^-型ドリフト領域３へ正孔（ホール）５０が注入５１，５２される。この順方向バイアス時、ｐ型アノード領域４からｎ^-型ドリフト領域３へ正孔５０の注入量は、活性領域４１、遷移領域４３およびエッジ終端領域４２ともに等しい。 As shown in FIG. 3, when a positive voltage is applied to the anode electrode 12 and a negative voltage is applied to the cathode electrode 13 in the forward bias, the p ⁺⁺ type anode contact region 5 and the p-type anode region 4 to n ^- type Holes 50 are injected 51 and 52 into the drift region 3. At the time of this forward bias, the injection amount of the holes 50 from the p-type anode region 4 to the n ^- type drift region 3 is equal in the active region 41, the transition region 43, and the edge termination region 42.

また、順方向バイアス時、ｐ⁺⁺型アノードコンタクト領域５からｎ^-型ドリフト領域３への正孔５０の注入は、活性領域４１での正孔５０の注入５１よりも、エッジ終端領域４２での正孔５０の注入５２が抑制される。その理由は、活性領域４１とエッジ終端領域４２との間の遷移領域４３にはｐ型アノード領域４のみが設けられ、ｐ⁺⁺型アノードコンタクト領域５が設けられていないからである。 Further, at the time of forward bias, the injection of the hole 50 from the p ⁺⁺ type anode contact region 5 to the n ^- type drift region 3 is performed in the edge termination region 42 rather than the injection 51 of the hole 50 in the active region 41. The injection 52 of the hole 50 is suppressed. The reason is that only the p-type anode region 4 is provided in the transition region 43 between the active region 41 and the edge termination region 42, and the p ⁺⁺ type anode contact region 5 is not provided.

このようにエッジ終端領域４２側への正孔５０の注入が抑制されることで、エッジ終端領域４２におけるｎ^-型ドリフト領域３への正孔５０の注入量を、活性領域４１におけるｎ^-型ドリフト領域３への正孔５０の注入量よりも低減させることができる。このため、エッジ終端領域４２におけるｎ^-型ドリフト領域３の正孔濃度を、活性領域４１におけるｎ^-型ドリフト領域３の正孔濃度よりも低くすることができる。 By thus injecting the holes 50 in the edge termination region 42 side is suppressed, n in the edge termination region 42 ^- the amount of injected holes 50 into type drift region 3, n in the active region 41 ^- -type It can be reduced more than the amount of holes 50 injected into the drift region 3. Therefore, the hole concentration in the n ^- type drift region 3 in the edge termination region 42 can be made lower than the hole concentration in the n ^- type drift region 3 in the active region 41.

図４に示すように、アノード電極１２に負電圧が印加され、カソード電極１３に正電圧が印加される逆方向バイアス時、ｎ^-型ドリフト領域３からｐ型アノード領域４およびｐ⁺⁺型アノードコンタクト領域５を通ってアノード電極１２へ正孔５０が排出（吐き出し）５３，５４される。このとき、エッジ終端領域４２で排出５４される正孔５０の排出量は、活性領域４１で排出５３される正孔５０の排出量よりも少ない。 As shown in FIG. 4, when a negative voltage is applied to the anode electrode 12 and a positive voltage is applied to the cathode electrode 13 in the reverse direction, the n ^- type drift region 3 to the p-type anode region 4 and the p ⁺⁺ type anode Holes 50 are discharged (exhausted) 53, 54 to the anode electrode 12 through the contact region 5. At this time, the discharge amount of the holes 50 discharged in the edge termination region 42 is smaller than the discharge amount of the holes 50 discharged in the active region 41.

その理由は、遷移領域４３では、アノード電極１２とのコンタクト抵抗が活性領域４１に比べて高く、正孔５０が流れにくいからである。このため、順方向バイアス時、エッジ終端領域４２におけるｎ^-型ドリフト領域３での正孔５０の正孔濃度（蓄積量）が活性領域４１におけるｎ^-型ドリフト領域３での正孔５０の正孔濃度よりも低くなる。このため、逆方向バイアス時にｎ^-型ドリフト領域３からアノード電極１２へ排出される正孔５０は、活性領域４１と比べてエッジ終端領域４２で低くなる。 The reason is that in the transition region 43, the contact resistance with the anode electrode 12 is higher than in the active region 41, and the holes 50 are difficult to flow. Therefore, at the time of forward bias, the hole concentration (accumulation amount) of the holes 50 in the n ^- type drift region 3 in the edge termination region 42 is positive for the holes 50 in the n ^- type drift region 3 in the active region 41. It will be lower than the hole concentration. Therefore, the holes 50 discharged from the n ^- type drift region 3 to the anode electrode 12 during the reverse bias are lower in the edge termination region 42 than in the active region 41.

さらに、逆方向バイアス時、正孔５０が流れる経路は、活性領域４１においてｐ⁺⁺型アノードコンタクト領域５およびｐ型アノード領域４を通ってアノード電極１２へ向かう第１経路と、遷移領域４３においてｐ型アノード領域４のみを通ってアノード電極１２へ向かう第２経路と、の２つである。第２経路は、第１経路と比べて、コンタクト抵抗が高く、正孔５０が流れにくいからである。これによって、正孔５０の排出５４時、ｐ型アノード領域４とＪＴＥ領域２１との境界への正孔５０の集中を抑制することができる。 Further, in the reverse bias, the paths through which the holes 50 flow are the first path in the active region 41 through the p ⁺⁺ type anode contact region 5 and the p-type anode region 4 toward the anode electrode 12, and in the transition region 43. There are two paths, a second path through only the p-type anode region 4 and toward the anode electrode 12. This is because the contact resistance of the second path is higher than that of the first path, and the holes 50 are less likely to flow. As a result, when the holes 50 are discharged 54, the concentration of the holes 50 at the boundary between the p-type anode region 4 and the JTE region 21 can be suppressed.

以上、説明したように、実施の形態１によれば、ｐ型アノード領域およびｐ⁺⁺型アノードコンタクト領域をそれぞれエピタキシャル層で形成したアノードエピ構造とする。活性領域とエッジ終端領域との間に、ｐ型アノード領域のみが配置され、ｐ⁺⁺型アノードコンタクト領域が配置されていない遷移領域が存在する。アノード電極にｐ型アノード領域が接触する遷移領域でのコンタクト抵抗は、アノード電極とｐ⁺⁺型アノードコンタクト領域とがオーミック接触する活性領域でのコンタクト抵抗よりも高い。 As described above, according to the first embodiment, the p-type anode region and the p ⁺⁺ type anode contact region are each formed by an epitaxial layer to form an anode epistructure. Between the active region and the edge termination region, there is a transition region in which only the p-type anode region is arranged and the p ⁺⁺ type anode contact region is not arranged. The contact resistance in the transition region where the p-type anode region contacts the anode electrode is higher than the contact resistance in the active region where the anode electrode and the p ⁺⁺ type anode contact region make ohmic contact.

このように遷移領域において高コンタクト抵抗とすることで、順方向バイアス時、遷移領域におけるｐ型アノード領域からｎ^-型ドリフト領域への正孔の注入が抑制され、ｎ^-型ドリフト領域の、ＪＴＥ領域直下の部分に蓄積される正孔が少なくなる。このため、逆方向バイアス時に、ｎ^-型ドリフト領域の、ＪＴＥ領域直下の部分から遷移領域におけるｐ型アノード領域を通ってアノード電極に排出される正孔が少なく、ｐ型アノード領域とＪＴＥ領域との境界に正孔電流が集中することを抑制することができる。したがって、逆回復耐量を向上させることができる。 By setting the contact resistance in the transition region in this way, the injection of holes from the p-type anode region to the n ^- type drift region in the transition region is suppressed during forward bias, and the JTE in the n ^- type drift region Less holes are accumulated in the area directly below the region. Therefore, at the time of reverse bias, there are few holes discharged to the anode electrode from the portion directly below the JTE region in the n ^- type drift region through the p-type anode region in the transition region, and the p-type anode region and the JTE region It is possible to suppress the concentration of hole currents at the boundary between the two. Therefore, the reverse recovery withstand capacity can be improved.

また、実施の形態１によれば、活性領域とエッジ終端領域との間に遷移領域を設けることで、逆方向バイアス時に電界が集中する位置（ｐ⁺⁺型アノードコンタクト領域の端部）を、逆方向バイアス時に正孔電流が集中する位置（ｐ型アノード領域とＪＴＥ領域との境界）から離れた位置にすることができる。これにより、さらに逆回復耐量を向上させることができる。 Further, according to the first embodiment, by providing a transition region between the active region and the edge termination region, the position where the electric field is concentrated at the time of reverse bias (the end of the p ⁺⁺ type anode contact region) is set. The position can be set away from the position where the hole current is concentrated during the reverse bias (the boundary between the p-type anode region and the JTE region). Thereby, the reverse recovery withstand capacity can be further improved.

（実施の形態２）
次に、実施の形態２にかかる炭化珪素半導体装置の構造について説明する。図５，６は、実施の形態２にかかる炭化珪素半導体装置の構造の一例を示す説明図である。図５，６の上図は、実施の形態２にかかる炭化珪素半導体装置６０を半導体基板３０のおもて面側から見たレイアウトである。図５，６の下図は、それぞれ図５，６の上図の切断線Ａ２−Ａ２’および切断線Ａ３−Ａ３’における断面構造である。実施の形態２にかかる炭化珪素半導体装置６０の全体の平面図は、図１の遷移領域４３を、活性端部６１ｂに代えたものである。 (Embodiment 2)
Next, the structure of the silicon carbide semiconductor device according to the second embodiment will be described. 5 and 6 are explanatory views showing an example of the structure of the silicon carbide semiconductor device according to the second embodiment. The upper view of FIGS. 5 and 6 is a layout in which the silicon carbide semiconductor device 60 according to the second embodiment is viewed from the front surface side of the semiconductor substrate 30. The lower figures of FIGS. 5 and 6 are the cross-sectional structures at the cutting lines A2-A2'and the cutting lines A3-A3'of the upper drawings of FIGS. In the overall plan view of the silicon carbide semiconductor device 60 according to the second embodiment, the transition region 43 in FIG. 1 is replaced with the active end portion 61b.

実施の形態２にかかる炭化珪素半導体装置６０が実施の形態１にかかる炭化珪素半導体装置１０（図１，２参照）と異なる点は、遷移領域にｐ⁺⁺型アノードコンタクト領域６５が選択的に配置されている点である。このため、遷移領域は、活性領域６１のとして機能する。ここでは、ｐ⁺⁺型アノードコンタクト領域６５が配置された部分を「活性領域６１の端部（以下、活性端部とする）６１ｂ」とし、ｐ⁺⁺型アノードコンタクト領域５が配置された部分を「活性領域６１の中央部（以下、活性中央部とする）６１ａ」として説明する。 The difference between the silicon carbide semiconductor device 60 according to the second embodiment and the silicon carbide semiconductor device 10 according to the first embodiment (see FIGS. 1 and 2) is that the p ⁺⁺ type anode contact region 65 is selectively provided in the transition region. It is a point that is arranged. Therefore, the transition region functions as the active region 61. Here, the portion where the p ⁺⁺ type anode contact region 65 is arranged is referred to as "the end portion of the active region 61 (hereinafter referred to as the active end portion) 61b", and the portion where the p ⁺⁺ type anode contact region 5 is arranged. Is described as "the central portion of the active region 61 (hereinafter referred to as the active central portion) 61a".

ｐ⁺⁺型アノードコンタクト領域６５は、例えば、活性端部６１ｂ全体に設けられたｐ⁺⁺型エピタキシャル層（第３エピタキシャル層）３５をエッチングにより選択的に除去して残した部分で構成される。ｐ⁺⁺型アノードコンタクト領域６５は、活性中央部６１ａのｐ⁺⁺型アノードコンタクト領域５と離れて配置されている。互いに隣り合うｐ⁺⁺型アノードコンタクト領域６５間には、ｐ型エピタキシャル層３４が露出されている。 The p ⁺⁺ type anode contact region 65 is composed of, for example, a portion left by selectively removing the p ⁺⁺ type epitaxial layer (third epitaxial layer) 35 provided on the entire active end portion 61b by etching. .. The p ⁺⁺ type anode contact region 65 is arranged apart from the p ⁺⁺ type anode contact region 5 of the active central portion 61a. The p-type epitaxial layer 34 is exposed between the p ⁺⁺ type anode contact regions 65 adjacent to each other.

ｐ型エピタキシャル層３４の表面積に対するｐ⁺⁺型アノードコンタクト領域６５の表面積の比率は、活性中央部６１ａから離れた位置ほど低くなっていてもよい。具体的には、ｐ⁺⁺型アノードコンタクト領域６５は、例えば、活性中央部６１ａを中心とし、活性中央部６１ａのｐ⁺⁺型アノードコンタクト領域５の周囲を囲む環状（同心円状）に複数配置されていてもよい（図５）。この場合、活性中央部６１ａから離れた位置に配置されるほど、ｐ⁺⁺型アノードコンタクト領域６５の幅が狭くなっていてもよい。 The ratio of the surface area of the p ⁺⁺ type anode contact region 65 to the surface area of the p-type epitaxial layer 34 may be lower as the distance from the active central portion 61a increases. Specifically, a plurality of p ⁺⁺ type anode contact regions 65 are arranged in an annular shape (concentric circle) centered on the active central portion 61a and surrounding the p ⁺⁺ type anode contact region 5 of the active central portion 61a, for example. It may be (Fig. 5). In this case, the width of the p ⁺⁺ type anode contact region 65 may be narrower as the position is farther from the active central portion 61a.

また、ｐ⁺⁺型アノードコンタクト領域６５’は、例えば、活性端部６１ｂに点在する島状（例えばマトリクス状）に配置されていてもよい（図６）。この場合、例えば、ｐ⁺⁺型アノードコンタクト領域６５’の個数は、活性中央部６１ａから離れた位置ほど少なくなっていてもよい。ｐ⁺⁺型アノードコンタクト領域６５’の平面形状は、例えば略矩形状の平面形状であってもよい。複数のｐ⁺⁺型アノードコンタクト領域６５’は、すべて同じ表面積であってもよい。活性中央部６１ａに最も近い位置に配置されたｐ⁺⁺型アノードコンタクト領域６５’は、活性中央部６１ａの周囲を囲む環状に配置されていてもよい。 Further, the p ⁺⁺ type anode contact region 65'may be arranged in an island shape (for example, a matrix shape) scattered on the active end portion 61b (FIG. 6). In this case, for example, the number of p ⁺⁺ type anode contact regions 65'may decrease as the distance from the active central portion 61a increases. The planar shape of the p ⁺⁺ type anode contact region 65'may be, for example, a substantially rectangular planar shape. The plurality of p ⁺⁺ type anode contact regions 65'may all have the same surface area. The p ⁺⁺ type anode contact region 65'located closest to the active central portion 61a may be arranged in an annular shape surrounding the active central portion 61a.

活性中央部６１ａの構成は、実施の形態１の活性領域４１（図１，２参照）と同様である。すなわち、活性中央部６１ａのｐ⁺⁺型アノードコンタクト領域５は活性中央部６１ａ全体に設けられている。したがって、活性中央部６１ａの表面積に対するｐ⁺⁺型アノードコンタクト領域５の表面積の比率は、活性端部６１ｂの表面積に対するｐ⁺⁺型アノードコンタクト領域６５，６５’の表面積の比率よりも高い。 The configuration of the active central portion 61a is the same as that of the active region 41 (see FIGS. 1 and 2) of the first embodiment. That is, the p ⁺⁺ type anode contact region 5 of the active central portion 61a is provided in the entire active central portion 61a. Therefore, the ratio of the surface area of the p ⁺⁺ type anode contact region 5 to the surface area of the active central portion 61a is higher than the ratio of the surface area of the p ⁺⁺ type anode contact regions 65, 65'to the surface area of the active end portion 61b.

ｐ型エピタキシャル層３４の、ｐ⁺⁺型エピタキシャル層３５側の表面の面内において、活性中央部６１ａのｐ⁺⁺型エピタキシャル層３５の端部からｐ型エピタキシャル層３４の端部までの距離ｘ１’は、実施の形態１の距離ｘ１（図２参照）と同様である。活性中央部６１ａのｐ⁺⁺型アノードコンタクト領域５の比抵抗を、活性端部６１ｂのｐ⁺⁺型アノードコンタクト領域６５，６５’の比抵抗よりも高くすることで、エッジ終端領域６２における順方向バイアス時の正孔の注入量および逆方向バイアス時の正孔の排出量を抑制してもよい。 Distance x1 from the end of the p ^++- type epitaxial layer 35 of the active central portion 61a to the end of the p-type epitaxial layer 34 in the plane of the surface of the p-type epitaxial layer 34 on the p ⁺⁺ type epitaxial layer 35 side. 'Is the same as the distance x1 (see FIG. 2) of the first embodiment. By making the specific resistance of the p ⁺⁺ type anode contact region 5 of the active central portion 61a higher than the specific resistance of the p ⁺⁺ type anode contact regions 65 and 65'of the active end portion 61b, the order in the edge termination region 62 The amount of holes injected during the directional bias and the amount of holes discharged during the reverse bias may be suppressed.

アノード電極１２は、活性中央部６１ａの全体において、ｐ⁺⁺型エピタキシャル層３５（ｐ⁺⁺型アノードコンタクト領域５）のみに接触し、ｐ⁺⁺型アノードコンタクト領域５に電気的に接続されている。アノード電極１２は、活性端部６１ｂにおいて、ｐ型エピタキシャル層３４（ｐ型アノード領域４）およびｐ⁺⁺型エピタキシャル層３５（ｐ⁺⁺型アノードコンタクト領域６５，６５’）に接触し、ｐ型アノード領域４およびｐ⁺⁺型アノードコンタクト領域６５，６５’に電気的に接続されている。 The anode electrode 12 contacts only the p ⁺⁺ type epitaxial layer 35 (p ⁺⁺ type anode contact region 5) and is electrically connected to the p ⁺⁺ type anode contact region 5 in the entire active central portion 61a. There is. The anode electrode 12 contacts the p-type epitaxial layer 34 (p-type anode region 4) and the p ⁺⁺ type epitaxial layer 35 (p ⁺⁺ type anode contact regions 65, 65') at the active end portion 61b, and is p-type. It is electrically connected to the anode region 4 and the p ⁺⁺ type anode contact regions 65, 65'.

エッジ終端領域６２は、活性領域６１に隣接して配置されている。エッジ終端領域６２の構成は、活性領域６１に隣接する以外は実施の形態１のエッジ終端領域４２と同様である。図５，６では、半導体基板３０の裏面側の構成を図示省略するが、実施の形態２においても、実施の形態１と同様に、ｎ⁺型カソード領域１およびｎ型ＦＳ領域２が設けられている。実施の形態２にかかる炭化珪素半導体装置６０の動作は、実施の形態１にかかる炭化珪素半導体装置１０と同様である。 The edge termination region 62 is arranged adjacent to the active region 61. The configuration of the edge termination region 62 is the same as that of the edge termination region 42 of the first embodiment except that it is adjacent to the active region 61. Although the configuration on the back surface side of the semiconductor substrate 30 is not shown in FIGS. 5 and 6, the n ⁺ type cathode region 1 and the n-type FS region 2 are provided in the second embodiment as in the first embodiment. ing. The operation of the silicon carbide semiconductor device 60 according to the second embodiment is the same as that of the silicon carbide semiconductor device 10 according to the first embodiment.

以上、説明したように、実施の形態２によれば、活性中央の全体にｐ⁺⁺型アノードコンタクト領域を配置し、活性端部に選択的にｐ⁺⁺型アノードコンタクト領域を配置した場合においても、実施の形態１と同様の効果を得ることができる。 As described above, according to the second embodiment, a p ⁺⁺ type anode contact region disposed on the entire active center, in the case of disposing the selective p ⁺⁺ type anode contact region into the active end The same effect as that of the first embodiment can be obtained.

（実施の形態３）
次に、実施の形態３にかかる炭化珪素半導体装置の構造について説明する。図７は、実施の形態３にかかる炭化珪素半導体装置の構造を示す断面図である。実施の形態３にかかる炭化珪素半導体装置７０の全体の平面図は、図１の遷移領域４３に代えて、エッジ終端領域７２を内側へ活性領域７１まで延在させて、活性領域７１とエッジ終端領域７２とを互いに隣接して配置したものである。 (Embodiment 3)
Next, the structure of the silicon carbide semiconductor device according to the third embodiment will be described. FIG. 7 is a cross-sectional view showing the structure of the silicon carbide semiconductor device according to the third embodiment. In the overall plan view of the silicon carbide semiconductor device 70 according to the third embodiment, instead of the transition region 43 of FIG. 1, the edge termination region 72 extends inward to the active region 71, and the active region 71 and the edge termination The regions 72 are arranged adjacent to each other.

実施の形態３にかかる炭化珪素半導体装置７０が実施の形態１にかかる炭化珪素半導体装置１０と異なる点は、ｐ型エピタキシャル層３４の、遷移領域に露出されている端部側の部分（以下、ｐ型エピタキシャル層３４の端部側の部分とする）３４ａが層間絶縁膜１１’で覆われている点である。遷移領域のｐ型エピタキシャル層３４にはアノード電極１２が接触しないため、遷移領域はエッジ終端領域７２として機能する。 The difference between the silicon carbide semiconductor device 70 according to the third embodiment and the silicon carbide semiconductor device 10 according to the first embodiment is that the portion of the p-type epitaxial layer 34 on the end side exposed to the transition region (hereinafter, hereinafter, The point is that 34a (which is a portion on the end side of the p-type epitaxial layer 34) is covered with the interlayer insulating film 11'. Since the anode electrode 12 does not contact the p-type epitaxial layer 34 in the transition region, the transition region functions as an edge termination region 72.

ここでは、半導体基板３０の端部から、ｐ型エピタキシャル層３４の端部側の部分３４ａを含む部分までをエッジ終端領域７２として説明する。この点以外のエッジ終端領域７２の構成は、実施の形態１のエッジ終端領域４２（図１，２参照）と同様である。活性領域７１の構成は、実施の形態１の活性領域４１（図１，２参照）と同様である。アノード電極１２は、ｐ⁺⁺型エピタキシャル層３５のみに接触する。 Here, the portion from the end portion of the semiconductor substrate 30 to the portion including the end portion side portion 34a of the p-type epitaxial layer 34 will be described as the edge termination region 72. The configuration of the edge termination region 72 other than this point is the same as that of the edge termination region 42 (see FIGS. 1 and 2) of the first embodiment. The configuration of the active region 71 is the same as that of the active region 41 (see FIGS. 1 and 2) of the first embodiment. The anode electrode 12 contacts only the p ⁺⁺ type epitaxial layer 35.

実施の形態３においては、ｐ型エピタキシャル層３４の端部側の部分３４ａにアノード電極１２が接触していないことで、順方向バイアス時、エッジ終端領域７２におけるｎ^-型ドリフト領域３へ注入される正孔は、ｐ型エピタキシャル層３４の端部側の部分３４ａを、半導体基板３０のおもて面に略平行な方向へ移動する。正孔の移動距離が長くなることで、正孔の移動経路が高抵抗となるため、順方向バイアス時にエッジ終端領域７２におけるｎ^-型ドリフト領域３への正孔の注入量を抑制することができる。 In the third embodiment, since the anode electrode 12 is not in contact with the end-side portion 34a of the p-type epitaxial layer 34, the anode electrode 12 is injected into the n ^- type drift region 3 in the edge termination region 72 at the time of forward bias. The holes move the portion 34a on the end side of the p-type epitaxial layer 34 in a direction substantially parallel to the front surface of the semiconductor substrate 30. Since the hole movement path becomes high resistance as the hole movement distance becomes long, it is possible to suppress the injection amount of holes into the n ^- type drift region 3 in the edge termination region 72 at the time of forward bias. it can.

以上、説明したように、実施の形態３によれば、順方向バイアス時にエッジ終端領域におけるｎ^-型ドリフト領域への正孔の注入量を抑制することができるため、実施の形態１，２と同様の効果を得ることができる。 As described above, according to the third embodiment, it is possible to suppress the injection amount of holes into the n ^- type drift region in the edge termination region at the time of forward bias. A similar effect can be obtained.

（実施の形態４）
次に、実施の形態４にかかる炭化珪素半導体装置の構造について説明する。図８は、実施の形態４にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図９は、実施の形態４にかかる炭化珪素半導体装置の別の一例を半導体基板のおもて面側から見たレイアウトを示す平面図である。図８，９には、半導体基板３０のコーナー部３０ａを示す。図８，９は、図１の対頂点Ｂ１，Ｂ１’を有する矩形枠内の部分に相当する。この矩形枠の頂点Ｂ１は半導体基板３０の中央部側であり、頂点Ｂ１’は半導体基板３０の端部側である。 (Embodiment 4)
Next, the structure of the silicon carbide semiconductor device according to the fourth embodiment will be described. FIG. 8 is a plan view showing a layout of the silicon carbide semiconductor device according to the fourth embodiment as viewed from the front surface side of the semiconductor substrate. FIG. 9 is a plan view showing a layout of another example of the silicon carbide semiconductor device according to the fourth embodiment as viewed from the front surface side of the semiconductor substrate. 8 and 9 show the corners 30a of the semiconductor substrate 30. 8 and 9 correspond to a portion in the rectangular frame having paired vertices B1 and B1'in FIG. The apex B1 of this rectangular frame is on the central side of the semiconductor substrate 30, and the apex B1'is on the end side of the semiconductor substrate 30.

図８に示すように、実施の形態４にかかる炭化珪素半導体装置１０’が実施の形態１にかかる炭化珪素半導体装置１０（図１参照）と異なる点は、ｐ型エピタキシャル層３４の、ｐ⁺⁺型エピタキシャル層３５に覆われていない端部側の部分３４ａの、半導体基板３０のコーナー部３０ａにおける幅ｗ１を、半導体基板３０の直線部３０ｂにおける幅ｗ２よりも広くした点である（ｗ１＞ｗ２）。半導体基板３０のコーナー部３０ａとは、略矩形状の平面形状を有する半導体基板３０の頂点である。半導体基板３０の直線部３０ｂとは、半導体基板３０のコーナー部３０ａ間の部分であり、略矩形状の平面形状を有する半導体基板３０の辺である。 As shown in FIG. 8, the difference between the silicon carbide semiconductor device 10'according to the fourth embodiment and the silicon carbide semiconductor device 10 (see FIG. 1) according to the first embodiment is that the p-type epitaxial layer 34 has p ^+. The width w1 at the corner portion 30a of the semiconductor substrate 30 of the end side portion 34a not covered by the ⁺ -type epitaxial layer 35 is wider than the width w2 at the straight portion 30b of the semiconductor substrate 30 (w1>. w2). The corner portion 30a of the semiconductor substrate 30 is the apex of the semiconductor substrate 30 having a substantially rectangular planar shape. The straight portion 30b of the semiconductor substrate 30 is a portion between the corner portions 30a of the semiconductor substrate 30, and is a side of the semiconductor substrate 30 having a substantially rectangular planar shape.

図９に示す実施の形態４にかかる炭化珪素半導体装置６０’は、図８に示す実施の形態４にかかる炭化珪素半導体装置１０’に図６に示す実施の形態２にかかる炭化珪素半導体装置６０を適用し、活性端部６１ｂに島状にｐ⁺⁺型アノードコンタクト領域６５を有する。この場合、活性端部６１ｂに配置されたｐ⁺⁺型アノードコンタクト領域６５の個数が、半導体基板３０の直線部３０ｂよりも半導体基板３０のコーナー部３０ａで少なくなっている。または、活性端部６１ｂにおいて、半導体基板３０の直線部３０ｂよりも半導体基板３０のコーナー部３０ａに、表面積の小さいｐ⁺⁺型アノードコンタクト領域６５が配置されている。 The silicon carbide semiconductor device 60 ′ according to the fourth embodiment shown in FIG. 9 is the silicon carbide semiconductor device 60 ′ according to the second embodiment shown in the silicon carbide semiconductor device 10 ′ according to the fourth embodiment shown in FIG. Has an island-shaped p ⁺⁺ type anode contact region 65 at the active end 61b. In this case, the number of p ⁺⁺ type anode contact regions 65 arranged in the active end portion 61b is smaller in the corner portion 30a of the semiconductor substrate 30 than in the straight portion 30b of the semiconductor substrate 30. Alternatively, in the active end portion 61b, the p ⁺⁺ type anode contact region 65 having a smaller surface area is arranged at the corner portion 30a of the semiconductor substrate 30 than the straight portion 30b of the semiconductor substrate 30.

図８に示す実施の形態４にかかる炭化珪素半導体装置１０’に図５に示す実施の形態２にかかる炭化珪素半導体装置６０を適用して、活性端部６１ｂに環状にｐ⁺⁺型アノードコンタクト領域６５が配置されていてもよい（不図示）。この場合、環状に配置されたｐ⁺⁺型アノードコンタクト領域６５の幅を、半導体基板３０の直線部３０ｂよりも半導体基板３０のコーナー部３０ａで狭くしてもよい。 Applying the silicon carbide semiconductor device 60 according to the second embodiment shown in FIG. 5 to the silicon carbide semiconductor device 10'according to the fourth embodiment shown in FIG. 8, the p ⁺⁺ type anode contact is cyclically attached to the active end portion 61b. Region 65 may be arranged (not shown). In this case, the width of the p ⁺⁺ type anode contact region 65 arranged in an annular shape may be narrower at the corner portion 30a of the semiconductor substrate 30 than at the straight portion 30b of the semiconductor substrate 30.

以上、説明したように、実施の形態４によれば、実施の形態１〜３と同様の効果を得ることができる。また、実施の形態４によれば、半導体基板の、逆方向バイアス時に正孔電流が集中しやすいコーナー部での耐圧を、半導体基板の直線部での耐圧よりも高くすることができる。 As described above, according to the fourth embodiment, the same effects as those of the first to third embodiments can be obtained. Further, according to the fourth embodiment, the withstand voltage at the corner portion of the semiconductor substrate where the hole current tends to concentrate at the time of reverse bias can be made higher than the withstand voltage at the straight portion of the semiconductor substrate.

以上において本発明は、上述した各実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。 In the above, the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the spirit of the present invention. For example, in each of the above-described embodiments, for example, the dimensions of each part, the impurity concentration, and the like are variously set according to the required specifications and the like.

以上のように、本発明にかかる炭化珪素半導体装置は、ｐ型アノード領域をアノードエピ構造とした炭化珪素ダイオードに有用である。 As described above, the silicon carbide semiconductor device according to the present invention is useful for a silicon carbide diode having a p-type anode region as an anode epi structure.

１ｎ⁺型カソード領域
２ｎ型ＦＳ領域
３ｎ^-型ドリフト領域
４ｐ型アノード領域
５，６５，６５’ ｐ⁺⁺型アノードコンタクト領域
１０，１０’，６０，６０’，７０炭化珪素半導体装置
１１，１１’ 層間絶縁膜
１２アノード電極
１３カソード電極
２１，２２ＪＴＥ領域
３０半導体基板
３０ａ半導体基板のコーナー部
３０ｂ半導体基板の直線部
３１ｎ⁺型出発基板
３２ｎ型エピタキシャル層
３３ｎ^-型エピタキシャル層
３４ｐ型エピタキシャル層
３４ａｐ型エピタキシャル層の端部側の部分
３５ｐ⁺⁺型エピタキシャル層
４１，６１，７１活性領域
４２，６２，７２エッジ終端領域
４３遷移領域
５０正孔
５１，５２順方向バイアス時の正孔の注入
５３，５４逆方向バイアス時の正孔の排出
６１ａ活性領域の中央部側の部分（活性中央）
６１ｂ活性領域の端部側の部分（活性端部）
ｗ１ｐ型エピタキシャル層の端部側の部分の、半導体基板のコーナー部における幅
ｗ２ｐ型エピタキシャル層の端部側の部分の、半導体基板の直線部における幅
ｘ１，ｘ１’ ｐ⁺⁺型エピタキシャル層の端部からｐ型エピタキシャル層の端部までの距離 1 n ⁺ type cathode region 2 n type FS region 3 n ^- type drift region 4 p type anode region 5,65,65'p ⁺⁺ type anode contact region 10, 10', 60, 60', 70 Silicon carbide semiconductor device 11, 11'Interlayer insulating film 12 Anode electrode 13 Cathode electrode 21, 22 JTE region 30 Semiconductor substrate 30a Corner part of semiconductor substrate 30b Straight part of semiconductor substrate 31 n ⁺ type starting substrate 32 n type epitaxial layer 33 n ^- type epitaxial layer 34 p-type epitaxial layer 34a The end side part of the p-type epitaxial layer 35 p ⁺⁺ type epitaxial layer 41,61,71 Active region 42,62,72 Edge termination region 43 Transition region 50 Holes 51,52 Forward bias Hole injection at time 53,54 Hole discharge during reverse bias 61a Central part of active region (active center)
61b End side part of active region (active end)
w1 Width of the end side of the p-type epitaxial layer at the corner of the semiconductor substrate w2 Width of the end side of the p-type epitaxial layer at the straight part of the semiconductor substrate x1, x1'p ⁺⁺ type epitaxial layer Distance from the end of the p-type epitaxial layer to the end of the p-type epitaxial layer

Claims

A first conductive semiconductor layer having a first main surface and a second main surface,
In the active region, the second conductive type first epitaxial layer provided on the first main surface of the first conductive type semiconductor layer and
A second conductive type second epitaxial layer having a higher impurity concentration than the first epitaxial layer provided on the surface of the first epitaxial layer opposite to the first conductive semiconductor layer side.
The first electrode in contact with the first epitaxial layer and the second epitaxial layer,
A second electrode provided on the second main surface of the first conductive semiconductor layer and
In the terminal region surrounding the active region, a second conductive semiconductor region which is selectively provided inside the first conductive semiconductor layer in contact with the first epitaxial layer to form a pressure-resistant structure,
With
The first epitaxial layer extends from the active region to the transition region between the active region and the terminal region, and contacts the first electrode in the transition region.
A silicon carbide semiconductor device characterized in that the second epitaxial layer is terminated in the active region and comes into contact with the first electrode in the active region.

The silicon carbide semiconductor device according to claim 1, wherein the second epitaxial layer is provided in the entire active region and is not provided in the transition region.

In the transition region, a second conductive type third epitaxial layer having a higher impurity concentration than the first epitaxial layer is formed on the surface of the first epitaxial layer opposite to the first conductive semiconductor layer side. The silicon carbide semiconductor device according to claim 2, wherein the silicon carbide semiconductor device is selectively provided.

The silicon carbide semiconductor device according to claim 3, wherein the ratio of the surface area of the second epitaxial layer to the surface area of the active region is larger than the ratio of the surface area of the third epitaxial layer to the surface area of the transition region. ..

The silicon carbide semiconductor device according to claim 3 or 4, wherein a plurality of the third epitaxial layers are provided in a ring shape surrounding the periphery of the active region.

The silicon carbide semiconductor device according to claim 5, wherein the third epitaxial layer has a narrower width as the distance from the active region increases.

A portion of the first epitaxial layer outside the end of the second epitaxial layer is characterized by surrounding the active region in a rectangular shape having a corner portion wider than a portion other than the corner portion. The silicon carbide semiconductor device according to any one of claims 1 to 6.

The silicon carbide semiconductor device according to claim 3 or 4, wherein a plurality of the third epitaxial layers are arranged in an island shape.

The silicon carbide semiconductor device according to claim 8, wherein the number of the third epitaxial layer is smaller as the position is farther from the active region.

The silicon carbide semiconductor device according to claim 8, wherein the surface area of the third epitaxial layer is smaller as the surface area is farther from the active region.

A portion of the first epitaxial layer outside the end of the second epitaxial layer rectangularly surrounds the active region.
The surface area of the third epitaxial layer arranged at the corner of the portion of the first epitaxial layer outside the end of the second epitaxial layer is the edge of the second epitaxial layer of the first epitaxial layer. The silicon carbide semiconductor device according to any one of claims 8 to 10, wherein the surface area of the third epitaxial layer is smaller than the surface area of the third epitaxial layer arranged in a portion outside the portion and in a portion other than the corner portion. ..

The silicon carbide semiconductor device according to any one of claims 1 to 11, wherein the impurity concentration of the first epitaxial layer is 1 × 10 ¹⁸ / cm ³ or more and 1 × 10 ²⁰ / cm ³ or less. ..

The silicon carbide semiconductor device according to any one of claims 1 to 12, wherein the impurity concentration of the second epitaxial layer is 1 × 10 ¹⁹ / cm ³ or more and 1 × 10 ²¹ / cm ³ or less. ..