JP2021002080A

JP2021002080A - バスシステムおよびその制御方法

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Publication number: JP2021002080A
Application number: JP2019113919A
Authority: JP
Inventors: 大介白石; Daisuke Shiraishi; 渉落合; Wataru Ochiai
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2019-06-19
Filing date: 2019-06-19
Publication date: 2021-01-07
Anticipated expiration: 2039-06-19
Also published as: US20200401545A1; US11354263B2

Abstract

【課題】バスシステムにおいて複数のリクエストに対するレスポンスの順序を保証可能とする。【解決手段】バスシステムは、マスタと、第１のスレーブと、第２のスレーブと、バスと、を含む。マスタは、第１のスレーブに対して第１のリクエストを発行した後、第１のリクエストに対するレスポンスを受信する前に、第２のスレーブに対して第２のリクエストを発行可能に構成されている。バスは、第２のリクエストを受信したとき第２のリクエストの第２のスレーブへの転送を許可するか否かを判定する判定手段と、判定手段により転送を許可しないと判定されている間、第２のリクエストの第２のスレーブへの転送を保留する保留手段と、を有する。判定手段は、第１のスレーブにおける第１のリクエストの処理に関する第１のスレーブからの通知に基づいて転送を許可するか否かを判定する。【選択図】図１

Description

本発明は、バス制御に関し、特に、マスタによる複数スレーブへの並列アクセスを許容したバスにおける各スレーブからのレスポンスを制御する技術に関するものである。

近年、バスシステムにおいては、データ転送を要求するリクエストと実際のデータ転送であるレスポンスを独立して制御するスプリットトランザクションが導入されている。スプリットトランザクションでは、マスタは複数のスレーブに対して並列にリクエストを発行することが可能になり、データの転送効率を向上させることができる。一方、リクエストを受け取った複数のスレーブは独立して動作しているため、各スレーブがマスタにレスポンスを返すタイミングは異なる。そのため、マスタがリクエストの発行順序と同じ順序（インオーダ）でレスポンスが返されることを想定する場合であっても、リクエストの発行順序とは異なる順序でレスポンスが返されるおそれがある。

そこで、レスポンスの順序保証を行うべく、マスタが先行して発行したリクエストに対するレスポンスがスレーブから返されるまで異なるスレーブへのリクエスト発行を保留するバスがある。ただし、先行するリクエストに対するレスポンスがスレーブから返されるまで次のリクエスト発行を保留するため、データの転送効率が低下してしまうことになる。また、特許文献１では、バッファを有し、スレーブから返されたレスポンスを期待する順序に並び替えるバスシステムが提案されている。

特開２０１２−７３８５１号公報

上述の特許文献１に記載の技術では、バッファを利用してスレーブからのレスポンスを期待する順序に並び替えることで順序保証をする。しかしながら、近年のマスタは一度のリクエストで大量のデータ転送を要求することが多いため、バッファによりバスの回路規模が大幅に増加してしまうことになる。

本発明は、このような問題に鑑みてなされたものであり、複数のリクエストに対するレスポンスの順序を保証可能とするバス制御技術を提供することを目的としている。

上述の問題点を解決するため、本発明に係るバスシステムは以下の構成を備える。すなわち、マスタと、第１のスレーブと、第２のスレーブと、前記マスタと前記第１のスレーブと前記第２のスレーブとを接続するバスと、を含むバスシステムであって、
前記マスタは、前記第１のスレーブに対して第１のリクエストを発行した後、前記第１のリクエストに対するレスポンスを受信する前に、前記第２のスレーブに対して第２のリクエストを発行可能に構成されており、
前記バスは、
前記第２のリクエストを受信したとき該第２のリクエストの前記第２のスレーブへの転送を許可するか否かを判定する判定手段と、
前記判定手段により前記転送を許可しないと判定されている間、前記第２のリクエストの前記第２のスレーブへの転送を保留する保留手段と、
を有し、
前記判定手段は、前記第１のリクエストの処理に関する前記第１のスレーブからの通知に基づいて前記転送を許可するか否かを判定する。

本発明によれば、複数のリクエストに対するレスポンスの順序を保証可能とするバス制御技術を提供することができる。

第１実施形態に係るバスシステムの全体構成を示す図である。保留判定部の構成を示す図である。リクエスト保留判定アルゴリズムのフローチャートである。スレーブの構成を示す図である。バスシステムの挙動を示す波形図である。第２実施形態におけるスレーブの構成を示す図である。第２実施形態における保留判定部の構成を示す図である。

以下、添付図面を参照して実施形態を詳しく説明する。尚、以下の実施形態は特許請求の範囲に係る発明を限定するものでするものではない。実施形態には複数の特徴が記載されているが、これらの複数の特徴の全てが発明に必須のものとは限らず、また、複数の特徴は任意に組み合わせられてもよい。さらに、添付図面においては、同一若しくは同様の構成に同一の参照番号を付し、重複した説明は省略する。

（第１実施形態）
本発明に係るバスシステムの第１実施形態として、ＤＲＡＭにアクセスするためのバスシステムを例に挙げて以下に説明する。

＜システム構成＞
図１は、第１実施形態に係るバスシステム１００の全体構成を示す図である。バスシステム１００では、マスタ１１０、スレーブ（Ａ）１２０、スレーブ（Ｂ）１３０がバス１４０を介して接続されている。

スレーブ（Ａ）１２０とスレーブ（Ｂ）１３０はＤＲＡＭコントローラであり、それぞれＤＲＡＭ（Ａ）１２１とＤＲＡＭ（Ｂ）１３１へのアクセスを制御する。なお、ここでは、スレーブ（Ａ）１２０とスレーブ（Ｂ）はＤＲＡＭコントローラとしているが、マスタ１１０からのリクエストを処理してレスポンスを返すスレーブであればＤＲＡＭコントローラに限らない。

マスタ１１０は、リクエストをバス１４０に発行する。バスシステム１００では、複数スレーブへの同時（並列）アクセスが許容されている。すなわち、マスタ１１０は、スレーブ（Ａ）１２０に対してリクエストを発行した後、当該リクエストに対するレスポンスを受信する前に、スレーブ（Ｂ）１３０に対してリクエストを発行可能に構成されている。リクエストには、「アドレス情報」「Ｄｉｒ」「転送識別子」が含まれる。ここで、Ｄｉｒは、リクエストがリードかライトかを示すアクセス種別情報である。マスタ１１０は、同じＤｉｒかつ同じ転送識別子を持つ複数のリクエストに対する複数のレスポンスについては、当該複数のリクエストを発行した順序で返されることを期待する。それ以外のリクエストに対するレスポンスは順不同で返されてもよい。

バス１４０は、マスタ１１０から受信したリクエストをリクエストに含まれるアドレス情報に基づいてスレーブ（Ａ）１２０またはスレーブ（Ｂ）１３０に転送する。スレーブ（Ａ）１２０とスレーブ（Ｂ）１３０は、バス１４０から受信したリクエストからＤＲＡＭコマンドを生成し、接続されたＤＲＡＭ（Ａ）１２１、ＤＲＡＭ（Ｂ）１３１にアクセスする。また、スレーブ（Ａ）１２０とスレーブ（Ｂ）１３０は、リクエストの処理が完了するとレスポンスをバス１４０に送信し、バス１４０は受信したレスポンスをマスタ１１０に転送する。

バス１４０は、アクセス管理部１４１、保留判定部１４２、保留制御部１４３を含んでいる。

アクセス管理部１４１は、マスタ１１０からリクエストを受信すると、受信したリクエストに含まれるアドレス情報から宛先スレーブをデコードし、リクエストを宛先スレーブ毎に振り分けて保留制御部１４３に転送する。また、アクセス管理部１４１は、リクエストに関する情報（リクエスト情報）を保留判定部１４２に通知する。ここで、リクエスト情報は、デコードした宛先スレーブ、転送識別子、Ｄｉｒを含む。

また、アクセス管理部１４１は、スレーブ（Ａ）１２０とスレーブ（Ｂ）１３０からレスポンスを受信すると、受信したレスポンスをマスタ１１０に転送する。レスポンスには対応するリクエストと同じ転送識別子が付与されており、アクセス管理部１４１はレスポンスに関する情報（レスポンス情報）を保留判定部１４２に通知する。ここで、リクエスト情報は、転送識別子、Ｄｉｒを含む。

保留判定部１４２は、リクエスト情報、レスポンス情報、スレーブから通知される確定情報に基づいて、アクセス管理部１４１が受信したリクエストのスレーブへの転送を保留するか否かを判定する。この結果は、保留判定結果として保留制御部１４３に通知される。保留判定部１４２の詳細については、図２及び図３を参照して後述する。

保留制御部１４３は、保留判定部１４２からリクエストの転送を保留することが通知されると、アクセス管理部１４１から受信したリクエストの宛先スレーブへの転送を保留する。保留判定部１４２から保留しないことが通知されると、アクセス管理部１４１から受信したリクエストを宛先スレーブへ転送する。

スレーブ（Ａ）１２０は、保留判定部１４２に通知されることになる確定情報を生成する確定情報生成部１２２を含む。確定情報生成部１２２は、スレーブ（Ａ）１２０が受信したリクエストに対するレスポンスを返すまでの時間が確定したタイミングで、確定情報を保留判定部１４２に送信する。確定情報の詳細については、図４を参照して後述する。

図２は、第１実施形態における保留判定部１４２の構成を示す図である。保留判定部１４２は、リクエスト情報テーブル１４３０、レスポンスタイミング確定時レイテンシテーブル１４３１、アクセス最短レイテンシテーブル１４３２を含む。また、レスポンスタイミング計測部１４３３、保留信号生成部１４３４を更に含む。

リクエスト情報テーブル１４３０は、スレーブに転送されたリクエスト、かつ、対応するレスポンスがスレーブから受信されていないアウトスタンディングリクエストのリクエスト情報を保持する。上述のように、各リクエスト情報は、リクエストのＤｉｒ、転送識別子、宛先スレーブを含む。

保留判定部１４２は、アクセス管理部１４１から通知されたリクエスト情報に対するリクエストが宛先スレーブへ転送されると、当該リクエスト情報をリクエスト情報テーブル１４３０に登録する。また、アクセス管理部１４１からレスポンス情報が通知されると、当該レスポンス情報に含まれる転送識別子およびＤｉｒと同じ転送識別子とＤｉｒを持つ最も古いエントリをリクエスト情報テーブル１４３０から削除する。

レスポンスタイミング確定時レイテンシテーブル１４３１は、バス１４０に接続される各スレーブについて、スレーブが確定情報を送信してからレスポンスを返すまでのレイテンシ（レスポンスタイミング確定時レイテンシ：第１の情報）を格納する。アクセス最短レイテンシテーブル１４３２は、バス１４０に接続される各スレーブについて、保留制御部１４３でリクエストの転送が許可されてからスレーブがレスポンスを返し始めるまでの最短レイテンシ（アクセス最短レイテンシ：第２の情報）を格納する。ここでは、レスポンスタイミング確定時レイテンシとアクセス最短レイテンシは、スレーブとＤｉｒの組み合わせ毎に保持することを想定するが、スレーブやＤｉｒにいてレイテンシに違いがない場合は保持する組み合わせを削減してもよい。レスポンスタイミング確定時レイテンシテーブル１４３１及びアクセス最短レイテンシテーブル１４３２は、それぞれ、保留判定部１４２に確保される記憶部に所与の情報として記憶される。

レスポンスタイミング計測部１４３３は、リクエスト情報テーブル１４３０の各エントリに対応する複数のカウンタと各カウンタのステータスを管理する。レスポンスタイミング計測部１４３３は、スレーブから確定情報が通知されるとリクエスト情報テーブル１４３０を検索する。そして、確定情報に含まれる転送識別子およびＤｉｒと同じ転送識別子とＤｉｒを持ち、かつ、対応するカウンタのステータスが「ＩＤＬＥ」である最も古いエントリを選択する。そして、選択したエントリに対応するカウンタに、対応するエントリの宛先スレーブ、Ｄｉｒに対応するレスポンスタイミング確定時レイテンシを設定し、カウンタを起動する。この際、起動したカウンタのステータスを「ＢＵＳＹ」に更新する。カウンタはカウントダウンを実行し、カウント値が「０」になると停止する。リクエスト情報テーブル１４３０からエントリが削除されると、そのエントリに対応するカウンタのステータスを「ＩＤＬＥ」に戻す。

＜保留判定部１４２の動作＞
図３は、保留判定部１４２が実行するリクエスト保留判定アルゴリズムのフローチャートである。保留信号生成部１４３４は、アクセス管理部１４１からリクエスト情報が通知されると、対応するリクエストの宛先スレーブへの転送について保留判定を行い、保留判定結果を保留制御部１４３へ通知する。

Ｓ３０１では、保留判定部１４２は、通知されたリクエスト情報と同じＤｉｒ、同じ転送識別子、異なる宛先スレーブを持つエントリがリクエスト情報テーブル１４３０にあるか判定する。同じＤｉｒであるとは、例えば、両方がＤＲＡＭからのデータのリードであるか、又は、両方がＤＲＡＭに対するデータのライトであることを意味する。該当するエントリがなければＳ３０２に進み、該当するエントリがあればＳ３０３に進む。

Ｓ３０２では、保留判定部１４２は、リクエストの転送を許可する。一方、Ｓ３０３では、保留判定部１４２は、該当するエントリの内で最も新しく登録されたエントリを選択する。

Ｓ３０４では、保留判定部１４２は、選択したエントリに対応するレスポンスタイミング計測部１４３３のカウンタのステータスが「ＢＵＳＹ」であるか否かを確認する。「ＢＵＳＹ」である場合はＳ３０５に進み、「ＢＵＳＹ」でない場合はＳ３０７に進む。

Ｓ３０５では、保留判定部１４２は、リクエスト情報のＤｉｒ、宛先スレーブに対応するアクセス最短レイテンシを入手する。Ｓ３０６では、保留判定部１４２は、選択したエントリに対応するカウンタ値がアクセス最短レイテンシ以下か否かを判定する。すなわち、新規（後続）のリクエストに対するレスポンスの返信タイミングと、選択したエントリに対するレスポンスの返信タイミングとを算出して比較する。そして、新規のリクエストに対するレスポンスの返信タイミングが、選択したエントリに対するレスポンスの返信タイミングの後になることが保証されるか否かを判定する。カウンタ値がアクセス最短レイテンシ以下である場合はＳ３０２に進み、カウンタ値がアクセス最短レイテンシ以下で無い場合はＳ３０７に進む。

Ｓ３０７では、保留判定部１４２は、リクエストの転送を保留する。

図４は、スレーブの構成を示す図である。ここでは、スレーブ（Ａ）１２０の構成を示している。

リクエスト受信バッファ１２００は、バス１４０から受信したリクエストを格納する。リオーダ部１２０１は、リクエスト受信バッファ１２００に格納されたリクエストをＤＲＡＭ転送効率が向上する順番で取り出し、リオーダ後リクエストＦＩＦＯ１２０２に格納する。このため、リクエストが処理される順番は、リオーダ後リクエストＦＩＦＯ１２０２に格納されるまで確定しない。

ＤＲＡＭコマンド生成部１２０３は、リオーダ後リクエストＦＩＦＯ１２０２の先頭リクエストからＤＲＡＭコマンドを生成してＤＲＡＭ（Ａ）１２１へ送信する。ＤＲＡＭコマンドには、ＤＲＡＭのページを制御するためのアクティブコマンドやプリチャージコマンドも含まれ、アクセスするＤＲＡＭバンクの状態に応じて生成される。生成し送信したＤＲＡＭコマンドがライトコマンドであった場合、ＤＲＡＭコマンド生成部１２０３は、レスポンス生成部１２０６にライトレスポンスの生成を要求する。

リフレッシュ要求生成部１２０４及びキャリブレーション要求生成部１２０５は、リフレッシュ要求およびキャリブレーション要求をＤＲＡＭ規格が満たされるように定期的に生成する。ＤＲＡＭコマンド生成部１２０３はそれらの要求が生成されると、リオーダ後リクエストＦＩＦＯ１２０２に格納されるリクエストの処理に優先して、ＤＲＡＭ（Ａ）１２１にリフレッシュコマンドやキャリブレーションコマンドを送信する。

レスポンス生成部１２０６は、ＤＲＡＭ（Ａ）１２１からＤＲＡＭリードデータを受信するとリードレスポンスを生成してバス１４０に送信する。また、ＤＲＡＭコマンド生成部１２０３からライトレスポンスの生成を要求されるとライトレスポンスを生成してバス１４０に送信する。

確定情報生成部１２２は、ＤＲＡＭコマンド生成部１２０３がＤＲＡＭリードコマンドまたはＤＲＡＭライトコマンドをＤＲＡＭ（Ａ）１２１に送信するタイミングで、確定情報をバス１４０に通知する。上述のように、確定情報は、リクエストに対するレスポンスを返すまでの時間が確定したタイミングで通知される。具体的には、リクエストが処理される順番が確定し、当該リクエストに対するコマンドが生成されたタイミングで通知される。確定情報は、対応するリクエストの転送識別子とＤｉｒを含む。

図５は、第１実施形態におけるバスシステム１００の挙動を示す波形図である。図５は、マスタ１１０がスレーブ（Ａ）１２０にリードリクエストを発行し対応するレスポンスを受信する前に、マスタ１１０がスレーブ（Ｂ）１３０に同じ転送識別子を持つリードリクエストを発行した状況を示している。

ここでは、スレーブ（Ａ）１２０が確定情報（Ａ）を通知してからバス１４０がレスポンス（Ａ）を受信するまでの「レスポンスタイミング確定時レイテンシ」が「２３サイクル」であるとしている。また、スレーブ（Ｂ）１３０にリードであるリクエスト（Ｂ）を発行して最短でバス１４０がレスポンス（Ｂ）を受信するまでの「アクセス最短レイテンシ」が「１５サイクル」であるとしている。

時刻Ｔ２において、バス１４０は、マスタ１１０からスレーブ（Ｂ）１３０へのリードリクエストを受信する。しかし、同じ転送識別子を持つリードリクエストが既にスレーブ（Ａ）１２０に発行されているため、バス１４０は保留判定結果をアサートしてスレーブ（Ｂ）１３０へのリードリクエスト転送を保留する。

時刻Ｔ３において、スレーブ（Ａ）は、先行するリードリクエストに対するＤＲＡＭコマンド（Ａ）をＤＲＡＭに送信し、確定情報（Ａ）をバス１４０に通知する。バス１４０は、確定情報（Ａ）を受信すると対応するカウンタのステータスを「ＢＵＳＹ」に変更する。そして、カウンタにレスポンスタイミング確定時レイテンシである「２３サイクル」を設定してカウントダウンを開始する。

時刻Ｔ１２において、保留判定部１４２は、カウンタ値がスレーブ（Ｂ）１３０のリード時のアクセス最短レイテンシ（＝１５サイクル）以下であると判定する。そのため、バス１４０は、保留判定結果をデアサートして、スレーブ（Ｂ）１３０へリードリクエストを転送する。

これにより、マスタ１１０は、時刻Ｔ２４〜Ｔ２７においてスレーブ（Ａ）からのレスポンスを受信し、時刻Ｔ２８〜Ｔ３１においてスレーブ（Ｂ）からのレスポンスを受信することになる。

なお、バス１４０が先行リクエストに対するレスポンスがスレーブから返されるまで次のリクエスト発行を保留する場合、スレーブ（Ｂ）１３０へのリードリクエストの発行タイミングはＴ２７となる。一方、本実施形態によれば、スレーブ（Ｂ）１３０へのリードリクエストをＴ１２で発行することが出来る。そのため、データ転送効率の低下を抑制することができる。

以上説明したとおり第１実施形態によれば、マスタからスレーブへのリクエストの転送をバスにおいて制御する。特に、先行するリクエストに対応するレスポンスタイミング確定時レイテンシ及び後続のリクエストに対応するアクセス最短レイテンシに基づいて、後続のリクエストの保留期間を決定する。これにより、データ転送効率の低下を抑制しつつ、マスタ１１０は、期待する順序でレスポンスを受信することができる。また、転送保留の対象となるのはリクエストであるため、バス１４０は大きなバッファを持つ必要はない。すなわち、複数スレーブへの同時（並列）アクセスを許容したバスシステムにおいて、異なるスレーブからのレスポンスの順序保証を、データ転送効率の低下を抑制しつつ少ない回路規模で実現することが可能になる。

なお、上述の説明では、マスタ１１０が発行するリクエストのバースト長が固定である前提で説明してきたが、バースト長はリクエスト毎に異なってもよい。その場合、レスポンスタイミング確定時レイテンシは、バス１４０が確定情報を受信してからレスポンスの先頭を受信するまでのレイテンシであるとする。また、リクエスト情報テーブル１４３０にリクエストのバースト長を保持するフィールドを追加する。レスポンスタイミング計測部１４３３はカウンタを起動する際、「レスポンスタイミング確定時レイテンシ＋バースト長−１」の値をカウンタに設定する。

また、保留判定部１４２が持っているレスポンスタイミング確定時レイテンシテーブルは、スレーブ（Ａ）１２０およびスレーブ（Ｂ）に分けて持ってもよい。その場合、確定情報にはレスポンスタイミング確定時レイテンシが含まれる。

（第２実施形態）
第２実施形態では、本発明に係る他の形態のバスシステムについて説明する。バスシステムの全体構成は第１実施形態（図１）とほぼ同様であるが、スレーブ（Ａ）１２０と保留判定部１４２の構成が第１実施形態と異なる。

＜装置構成＞
図６は、第２実施形態におけるスレーブの構成を示す図である。ここでは、スレーブ（Ａ）１２０の構成を示している。

リオーダ後リクエストＦＩＦＯ１２０２は、リクエストを処理される順番で保持する。また、各エントリのリクエストに対して確定情報を送信したかを示す確定情報送信フラグを持つ。リクエストがリオーダ後リクエストＦＩＦＯ１２０２に格納されるタイミングで、確定情報送信フラグは未送信であることを示す「ＮＯ」が設定される。

ＤＲＡＭコマンド発行時レイテンシテーブル１２０７は、ＤＲＡＭコマンドを発行してからバス１４０にレスポンスを返すまでのレイテンシ（ＤＲＡＭコマンド発行時レイテンシ）を格納する。ＤＲＡＭタイミング制約テーブル１２０８は、ＤＲＡＭコマンド間のタイミング制約に関する情報を格納する。

確定情報生成部１２２は、リオーダ後リクエストＦＩＦＯ１２０２から確定情報送信フラグが「ＮＯ」である最も古いエントリを選択する。そして、選択したエントリとそれ以前に格納されたエントリについて、それらに格納されているリクエストから生成されるＤＲＡＭコマンドを発行する順番に並べたＤＲＡＭコマンドシーケンスを生成する。ＤＲＡＭコマンドシーケンスは、リードコマンド、ライトコマンド、アクティブコマンド、プリチャージコマンドで構成される。

次に、確定情報生成部１２２は、生成したＤＲＡＭコマンドシーケンスが完了するまでの時間を示すＤＲＡＭコマンドシーケンス完了時間を生成する。具体的には、ＤＲＡＭタイミング制約テーブル１２０８とＤＲＡＭコマンド生成部１２０３におけるコマンド発行状況に基づいて、ＤＲＡＭコマンドシーケンス完了時間を生成する。最後に、確定情報生成部１２２は、リフレッシュ要求生成部１２０４とキャリブレーション要求生成部１２０５の状態に基づいて、ＤＲＡＭコマンドシーケンス完了時間内にリフレッシュ要求とキャリブレーション要求が生成されるか否かを判定する。

ＤＲＡＭコマンドシーケンス完了時間内にリフレッシュ要求とキャリブレーション要求が生成される場合、確定情報生成部１２２は、確定情報をバス１４０へ通知しない。リフレッシュ要求とキャリブレーション要求が生成されない場合、確定情報生成部１２２は、選択したエントリのリクエストに対する確定情報をバス１４０に通知する。確定情報は、対応するリクエストの転送識別子、Ｄｉｒ、レスポンスタイミング確定時レイテンシを含む。ここで、レスポンスタイミング確定時レイテンシは、ＤＲＡＭコマンドシーケンス完了時間とリクエストのＤｉｒに対応するＤＲＡＭコマンド発行時レイテンシの和である。また、確定情報生成部１２２は、確定情報をバス１４０へ通知する際に、選択したエントリの確定情報送信フラグを「ＹＥＳ」に更新する。

図７は、第２実施形態における保留判定部１４２の構成を示す図である。上述のように、第２実施形態における確定情報にはレスポンスタイミング確定時レイテンシが含まれる。そのため、保留判定部１４２にレスポンスタイミング確定時レイテンシテーブル１４３１は不要である。また、レスポンスタイミング計測部１４３３は、カウンタを起動する際に、スレーブから通知される確定情報に含まれるレスポンスタイミング確定時レイテンシをカウンタに設定する。上述した挙動以外は第１実施形態と同様であるため、説明を省略する。

以上説明したとおり第２実施形態によれば、マスタからスレーブへのリクエストの転送をバスにおいて制御する。特に、ＤＲＡＭコマンド発行時レイテンシ及びＤＲＡＭコマンド間のタイミング制約に基づいて、確定情報をバスに通知する。これにより、データ転送効率の低下を抑制しつつ、マスタ１１０は、期待する順序でレスポンスを受信することができる。また、転送保留の対象となるのはリクエストであるため、バス１４０は大きなバッファを持つ必要はない。すなわち、複数スレーブへの同時（並列）アクセスを許容したバスシステムにおいて、異なるスレーブからのレスポンスの順序保証を、データ転送効率の低下を抑制しつつ少ない回路規模で実現することが可能になる。

なお、上述の説明では、マスタ１１０が発行するリクエストのバースト長が固定である前提で説明してきたが、バースト長はリクエスト毎に異なってもよい。その場合、ＤＲＡＭコマンド発行時レイテンシは、スレーブ（Ａ）１２０がＤＲＡＭコマンドを発行してからレスポンスの先頭をバス１４０に送信するまでのレイテンシであるとする。また、確定情報生成部１２２は、レスポンスタイミング確定時レイテンシを「ＤＲＡＭコマンドシーケンス完了時間＋ＤＲＡＭコマンド発行時レイテンシ＋バースト長−１」として計算する。

（変形例）
第１及び第２実施形態では、リードとライトともに、異なるスレーブからのレスポンスの順序を保証するバスシステムについて説明した。しかしながら、ポステッドライト方式などのバスプロトコルの特性に応じて、リードとライトの何れか一方のみを保証するように一部の構成を削減してもよい。

また、各スレーブについて、自スレーブ以外の他スレーブのアクセス最短レイテンシが一意に決まる場合、レスポンスを返すまでの時間がそのアクセス最短レイテンシ以下になったタイミングで確定情報をバス１４０に通知してもよい。バス１４０は、順序保証が必要なアウトスタンディングリクエスト全てに確定情報が通知されたかを確認して、通知されていない場合はリクエストの転送を保留する。

（その他の実施例）
本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。

発明は上記実施形態に制限されるものではなく、発明の精神及び範囲から離脱することなく、様々な変更及び変形が可能である。従って、発明の範囲を公にするために請求項を添付する。

１００バスシステム；１１０マスタ；１２０スレーブ（Ａ）；１２１ＤＲＡＭ（Ａ）；１３０スレーブ（Ｂ）；１３１ＤＲＡＭ（Ｂ）；１４０バス；１４１アクセス管理部；１４２保留判定部；１４３保留制御部

Claims

マスタと、第１のスレーブと、第２のスレーブと、前記マスタと前記第１のスレーブと前記第２のスレーブとを接続するバスと、を含むバスシステムであって、
前記マスタは、前記第１のスレーブに対して第１のリクエストを発行した後、前記第１のリクエストに対するレスポンスを受信する前に、前記第２のスレーブに対して第２のリクエストを発行可能に構成されており、
前記バスは、
前記第２のリクエストを受信したとき該第２のリクエストの前記第２のスレーブへの転送を許可するか否かを判定する判定手段と、
前記判定手段により前記転送を許可しないと判定されている間、前記第２のリクエストの前記第２のスレーブへの転送を保留する保留手段と、
を有し、
前記判定手段は、前記第１のリクエストの処理に関する前記第１のスレーブからの通知に基づいて前記転送を許可するか否かを判定する
ことを特徴とするバスシステム。
前記第１のスレーブは、前記第１のリクエストに対する第１のレスポンスの返信タイミングが確定したとき、該確定した旨を示す確定情報を前記通知として前記判定手段に送信するよう構成されており、
前記判定手段は、前記第１のスレーブから前記確定情報を受信した場合、所与の情報に基づいて、前記第１のレスポンスの返信タイミングと前記第２のリクエストに対する第２のレスポンスの返信タイミングとを算出し、前記第２のレスポンスの返信タイミングが前記第１のレスポンスの返信タイミングの後になることが保証される場合、前記転送を許可する
ことを特徴とする請求項１に記載のバスシステム。
前記所与の情報は、
前記第１のスレーブが前記確定情報を送信してから前記第１のレスポンスを返信するまでのレイテンシに関する第１の情報と、
前記判定手段により前記転送が許可されてから前記第２のスレーブが前記第２のレスポンスを返信するまでのレイテンシに関する第２の情報と、
を含む
ことを特徴とする請求項２に記載のバスシステム。
前記バスは、
前記第１の情報を記憶する第１の記憶手段と、
前記第２の情報を記憶する第２の記憶手段と、
を有する
ことを特徴とする請求項３に記載のバスシステム。
前記第１のスレーブは、前記第１のスレーブが前記第１のリクエストに対する処理を開始してから前記第１のレスポンスを返信するまでのレイテンシに関する第３の情報と、前記処理に関するタイミング制約に関する第４の情報と、に基づいて前記第１の情報を決定し、該第１の情報を前記確定情報に含めて前記バスに送信するよう構成され、
前記バスは、前記第２の情報を記憶する記憶手段を有する、
ことを特徴とする請求項３に記載のバスシステム。
前記第１のスレーブは、前記第１のリクエストに対する第１のレスポンスの返信タイミングが前記第２のリクエストに対する第２のレスポンスの返信タイミングより前になることが確定したとき、該確定した旨を示す確定情報を前記通知として前記判定手段に送信するよう構成されており、
前記判定手段は、前記第１のスレーブから前記確定情報を受信した場合、前記転送を許可する
ことを特徴とする請求項１に記載のバスシステム。
前記判定手段は、前記第２のリクエストに対するレスポンスの返信タイミングが前記第１のリクエストに対するレスポンスの返信タイミングの後になることを保証する必要がない場合、転送を許可する
ことを特徴とする請求項１に記載のバスシステム。
前記第１のスレーブおよび前記第２のスレーブはＤＲＡＭコントローラであり、
前記第１のリクエスト及び前記第２のリクエストは、両方がＤＲＡＭからのデータのリードであるか、又は、両方がＤＲＡＭに対するデータのライトである
ことを特徴とする請求項１乃至３及び６の何れか１項に記載のバスシステム。
マスタと、第１のスレーブと、第２のスレーブと、前記マスタと前記第１のスレーブと前記第２のスレーブとを接続するバスと、を含むバスシステムの制御方法であって、
前記マスタは、前記第１のスレーブに対して第１のリクエストを発行した後、前記第１のリクエストに対するレスポンスを受信する前に、前記第２のスレーブに対して第２のリクエストを発行可能に構成されており、
前記バスが、前記第２のリクエストを受信したとき該第２のリクエストの前記第２のスレーブへの転送を許可するか否かを判定する判定工程と、
前記バスが、前記判定工程により前記転送を許可しないと判定されている間、前記第２のリクエストの前記第２のスレーブへの転送を保留する保留工程と、
を含み、
前記判定工程では、前記第１のリクエストの処理に関する前記第１のスレーブからの通知に基づいて前記転送を許可するか否かを判定する
ことを特徴とする制御方法。