JP2020198144A - 高性能3d nandの動的1階層スキャン - Google Patents
高性能3d nandの動的1階層スキャン Download PDFInfo
- Publication number
- JP2020198144A JP2020198144A JP2020043297A JP2020043297A JP2020198144A JP 2020198144 A JP2020198144 A JP 2020198144A JP 2020043297 A JP2020043297 A JP 2020043297A JP 2020043297 A JP2020043297 A JP 2020043297A JP 2020198144 A JP2020198144 A JP 2020198144A
- Authority
- JP
- Japan
- Prior art keywords
- subgroup
- memory cell
- program loop
- memory
- memory cells
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 claims abstract description 72
- 238000012795 verification Methods 0.000 claims description 131
- 238000010200 validation analysis Methods 0.000 claims description 35
- 230000005055 memory storage Effects 0.000 claims description 9
- 239000010410 layer Substances 0.000 description 117
- 238000003860 storage Methods 0.000 description 25
- 238000009826 distribution Methods 0.000 description 24
- 230000008569 process Effects 0.000 description 18
- 238000005516 engineering process Methods 0.000 description 10
- 238000004519 manufacturing process Methods 0.000 description 10
- 238000007792 addition Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 5
- 230000008859 change Effects 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000000354 decomposition reaction Methods 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- JWZQBEUBJXSDPP-UHFFFAOYSA-N 5-cyclohexyl-6-methylpyrimidine-2,4-diamine Chemical compound CC1=NC(N)=NC(N)=C1C1CCCCC1 JWZQBEUBJXSDPP-UHFFFAOYSA-N 0.000 description 1
- 101100072002 Arabidopsis thaliana ICME gene Proteins 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000001351 cycling effect Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 239000000835 fiber Substances 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- 229910021389 graphene Inorganic materials 0.000 description 1
- 239000002159 nanocrystal Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- -1 silicon oxide nitride Chemical class 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
- G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
- G11C16/3463—Circuits or methods to detect overprogrammed nonvolatile memory cells, usually during program verification
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5628—Programming or writing circuits; Data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
Abstract
Description
[項目1]
ワード線に結合されたメモリセルアレイであって、複数の別個のサブグループに編成された複数のメモリセルを含む、メモリセルアレイと、
プログラミング回路及び判定/カウント回路を備える動的1階層回路であって、プログラムループ及び追加プログラムループを実行するように構成されている、動的1階層回路と、を備え、
前記プログラムループは、
前記プログラミング回路が、前記ワード線に1つ以上のプログラミングパルスを印加し、前記ワード線に検証電圧を印加することと、
前記判定/カウント回路が、検証レベルに達した第1のメモリセルの数をカウントすることであって、前記第1のメモリセルは前記複数のサブグループの第1のサブグループ内にある、カウントすること、及び前記検証レベルに達した前記第1のメモリセルの前記数に基づいて、前記第1のサブグループが数値閾値を満たすかどうかを判定すること、を行うことと、
前記第1のサブグループが前記数値閾値を満たさない場合は、前記プログラミング回路が、前記プログラミングパルスの電圧を増大させ、前記プログラムループを繰り返すことと、
前記第1のサブグループが数値閾値を満たす場合は、前記動的1階層回路が、前記追加プログラムループを実行することと、を含み、
前記追加プログラムループは、
前記判定/カウント回路が、前記検証レベルに達した第2のメモリセルの数をカウントすることであって、前記第2のメモリセルは、前記複数のサブグループの第2のサブグループ内にある、カウントすること、及び前記検証レベルに達した前記第2のメモリセルの前記数に基づいて、前記第2のサブグループが前記数値閾値を満たすかどうかを判定すること、を行うことと、
前記第2のサブグループが前記数値閾値を満たさない場合は、前記プログラミング回路が前記プログラミングパルスの前記電圧を増大させ、前記ワード線に前記プログラミングパルスのうちの1つ以上を印加し、前記ワード線に前記検証電圧を印加し、前記動的1階層回路が前記追加プログラムループを繰り返すことと、を含む、不揮発性メモリ記憶システム。
[項目2]
前記第1のサブグループの前記第1のメモリセルが、それぞれ、トレンチに隣接しており、
前記第2のサブグループの前記第2のメモリセルが、前記第1のメモリセルが前記第2のメモリセルと前記トレンチとの間に配設されているように、前記トレンチから離間している、項目1に記載の不揮発性メモリ記憶システム。
[項目3]
前記追加プログラムループが、一次追加プログラムループであり、前記動的1階層回路が、二次追加プログラムループ及び三次追加プログラムループを実行するように更に構成されており、
前記第2のサブグループが前記数値閾値を満たす場合は、前記動的1階層回路が前記二次追加プログラムループを実行し、
前記二次追加プログラムループは、
前記判定/カウント回路が、前記検証レベルに達した第3のメモリセルの数をカウントすることであって、前記第3のメモリセルは、前記複数のサブグループの第3のサブグループ内にある、カウントすること、及び前記検証レベルに達した前記第3のメモリセルの前記数に基づいて、前記第3のサブグループが前記数値閾値を満たすかどうかを判定すること、を行うことと、
前記第3のサブグループが前記数値閾値を満たさない場合は、前記プログラミング回路が、前記プログラミングパルスの前記電圧を増大させ、前記ワード線に1つ以上のプログラミングパルスを印加し、前記ワード線に前記検証電圧を印加し、前記動的1階層回路が前記二次追加プログラムループを繰り返すことと、
前記第3のサブグループが前記数値閾値を満たす場合は、前記動的1階層回路が前記三次追加プログラムループを実行することと、を含み、
前記三次追加プログラムループは、
前記プログラミング回路が、前記ワード線に前記検証電圧を印加することと、
前記判定/カウント回路が、前記検証レベルに達した第4のメモリセルの数をカウントすることであって、前記第4のメモリセルは、前記複数のサブグループの第4のサブグループ内にある、カウントすること、及び前記検証レベルに達した前記第4のメモリセルの前記数に基づいて、前記第4のサブグループが前記数値閾値を満たすかどうかを判定すること、を行うことと、
前記第4のサブグループが前記数値閾値を満たさない場合は、前記プログラミング回路が前記プログラミングパルスの前記電圧を増大させ、前記ワード線に1つ以上のプログラミングパルスを印加し、前記ワード線に前記検証電圧を印加し、前記動的1階層回路が前記三次追加プログラムループを繰り返すことと、を含む、項目1に記載の不揮発性メモリ記憶システム。
[項目4]
前記第1のサブグループの前記第1のメモリセルが、それぞれ、トレンチに隣接しており、
前記第2のサブグループの前記第2のメモリセルが、前記第1のメモリセルが前記第2のメモリセルと前記トレンチとの間に配設されているように、前記トレンチから離間されており、
前記第3のサブグループの前記第3のメモリセルが、前記第1のメモリセルに隣接しており、前記第1のメモリセルと前記第2のメモリセルとの間に配設されており、
前記第4のサブグループの前記第4のメモリセルが、前記第2のメモリセルに隣接しており、前記第3のメモリセルと前記第2のメモリセルとの間に配設されている、項目3に記載の不揮発性メモリ記憶システム。
[項目5]
メモリプログラミングの方法であって、前記方法は、
プログラムループを実行することを含み、前記プログラムループを実行することは、
複数の別個のサブグループに編成された複数のメモリセルを含むメモリセルアレイに結合されたワード線に1つ以上のプログラミングパルスを印加することと、
前記ワード線に検証電圧を印加することと、
検証レベルに達した第1のメモリセルの数をカウントすることであって、前記第1のメモリセルは、前記複数のサブグループの第1のサブグループ内にある、カウントすることと、
前記検証レベルに達した前記第1のメモリセルの前記数に基づいて、前記第1のサブグループが数値閾値を満たすかどうかを判定することと、
前記第1のサブグループが前記数値閾値を満たさない場合は、前記プログラミングパルスの電圧を増大させ、前記プログラムループを繰り返すことと、
前記数値閾値が満たされた場合は、追加プログラムループを実行することと、を含み、
前記追加プログラムループは、
前記検証レベルに達した第2のメモリセルの数をカウントすることであって、前記第2のメモリセルは、前記複数のサブグループの第2のサブグループ内にある、カウントすることと、
前記検証レベルに達した前記第2のメモリセルの前記数に基づいて、前記第2のサブグループが前記数値閾値を満たすかどうかを判定することと、
前記第2のサブグループが前記数値閾値を満たさない場合は、前記プログラミングパルスの前記電圧を増大させ、前記ワード線に前記プログラミングパルスのうちの1つ以上を印加し、前記ワード線に前記検証電圧を印加し、前記追加プログラムループを繰り返すことと、を含む、方法。
[項目6]
前記第1のサブグループの前記第1のメモリセルが、それぞれ、トレンチに隣接しており、
前記第2のサブグループの前記第2のメモリセルが、前記第1のメモリセルが前記第2のメモリセルと前記トレンチとの間に配設されているように、前記トレンチから離間している、項目5に記載の方法。
[項目7]
前記追加プログラムループが、一次追加プログラムループであり、前記方法が、
前記第2のサブグループが前記数値閾値を満たす場合は、二次追加プログラムループを実行すること、を更に含み、
前記二次追加プログラムループは、
前記検証レベルに達した第3のメモリセルの数をカウントすることであって、前記第3のメモリセルは、前記複数のサブグループの第3のサブグループ内にある、カウントすることと、
前記検証レベルに達した前記第3のメモリセルの前記数に基づいて、前記第3のサブグループが前記数値閾値を満たすかどうかを判定することと、
前記第3のサブグループが前記数値閾値を満たさない場合は、前記プログラミングパルスの前記電圧を増大させ、前記ワード線に前記プログラミングパルスのうちの1つ以上を印加し、前記ワード線に前記検証電圧を印加し、前記二次追加プログラムループを繰り返すことと、
前記第2のサブグループが前記数値閾値を満たす場合は、三次追加プログラムループを実行することと、を含み、
前記三次追加プログラムループは、
前記検証レベルに達した第4のメモリセルの数をカウントすることであって、前記第4のメモリセルは、前記複数のサブグループの第4のサブグループ内にある、カウントすることと、
前記検証レベルに達した前記第4のメモリセルの前記数に基づいて、前記第4のサブグループが前記数値閾値を満たすかどうかを判定することと、
前記第4のサブグループが前記数値閾値を満たさない場合は、前記プログラミングパルスの前記電圧を増大させ、前記ワード線に前記プログラミングパルスのうちの1つ以上を印加し、前記ワード線に前記検証電圧を印加し、前記三次追加プログラムループを繰り返すことと、を含む、項目5に記載の方法。
[項目8]
前記第1のサブグループの前記第1のメモリセルが、それぞれ、トレンチに隣接しており、
前記第2のサブグループの前記第2のメモリセルが、前記第1のメモリセルが前記第2のメモリセルと前記トレンチとの間に配設されているように、前記トレンチから離間されており、
前記第3のサブグループの前記第3のメモリセルが、前記第1のメモリセルに隣接しており、かつ、前記第1のメモリセルと前記第2のメモリセルとの間に配設されており、
前記第4のサブグループの前記第4のメモリセルが、前記第2のメモリセルに隣接しており、かつ、前記第3のメモリセルと前記第2のメモリセルとの間に配設されている、項目7に記載の方法。
[項目9]
プログラムを記録している不揮発性コンピュータ可読媒体であって、前記プログラムは、プロセッサによって実行されたとき、前記プロセッサに、
プログラムループを実行することを含む方法を実行させ、前記プログラムループを実行することは、
複数の別個のサブグループに編成された複数のメモリセルを含むメモリセルアレイに結合されたワード線に1つ以上のプログラミングパルスを印加することと、
前記ワード線に検証電圧を印加することと、
検証レベルに達した第1のメモリセルの数をカウントすることであって、前記第1のメモリセルは、前記複数のサブグループの第1のサブグループ内にある、カウントすることと、
前記検証レベルに達した前記第1のメモリセルの前記数に基づいて、前記第1のサブグループが数値閾値を満たすかどうかを判定することと、
前記第1のサブグループが前記数値閾値を満たさない場合は、前記プログラミングパルスの電圧を増大させ、前記プログラムループを繰り返すことと、
前記数値閾値が満たされる場合は、追加プログラムループを実行することと、を含み、
前記追加プログラムループは、
前記ワード線に前記検証電圧を印加することと、
前記検証レベルに達した第2のメモリセルの数をカウントすることであって、前記第2のメモリセルは、前記複数のサブグループの第2のサブグループ内にある、カウントすることと、
前記検証レベルに達した前記第2のメモリセルの前記数に基づいて、前記第2のサブグループが前記数値閾値を満たすかどうかを判定することと、
前記第2のサブグループが前記数値閾値を満たさない場合は、前記プログラミングパルスの前記電圧を増大させ、前記ワード線に前記プログラミングパルスのうちの1つ以上を印加し、前記ワード線に前記検証電圧を印加し、前記追加プログラムループを繰り返すことと、を含む、不揮発性コンピュータ可読媒体。
[項目10]
前記第1のサブグループの前記第1のメモリセルが、それぞれ、トレンチに隣接しており、
前記第2のサブグループの前記第2のメモリセルが、前記第1のメモリセルが前記第2のメモリセルと前記トレンチとの間に配設されているように、前記トレンチから離間している、項目9に記載の不揮発性コンピュータ可読媒体。
[項目11]
前記追加プログラムループが、一次追加プログラムループであり、前記方法が、
前記第2のサブグループが前記数値閾値を満たす場合は、二次追加プログラムループを実行すること、を更に含み、
前記二次追加プログラムループは、
前記ワード線に前記検証電圧を印加することと、
前記検証レベルに達した第3のメモリセルの数をカウントすることであって、前記第3のメモリセルは、前記複数のサブグループの第3のサブグループ内にある、カウントすることと、
前記検証レベルに達した前記第3のメモリセルの前記数に基づいて、前記第3のサブグループが前記数値閾値を満たすかどうかを判定することと、
前記第3のサブグループが前記数値閾値を満たさない場合は、前記プログラミングパルスの前記電圧を増大させ、前記ワード線に前記プログラミングパルスのうちの1つ以上を印加し、前記ワード線に前記検証電圧を印加し、前記二次追加プログラムループを繰り返すことと、
前記第2のサブグループが前記数値閾値を満たす場合は、三次追加プログラムループを実行することと、を含み、
前記三次追加プログラムループは、
前記ワード線に前記検証電圧を印加することと、
前記検証レベルに達した第4のメモリセルの数をカウントすることであって、前記第4のメモリセルは、前記複数のサブグループの第4のサブグループ内にある、カウントすることと、
前記検証レベルに達した前記第4のメモリセルの前記数に基づいて、前記第4のサブグループが前記数値閾値を満たすかどうかを判定することと、
前記第4のサブグループが前記数値閾値を満たさない場合は、前記プログラミングパルスの前記電圧を増大させ、前記ワード線に前記プログラミングパルスのうちの1つ以上を印加し、前記ワード線に前記検証電圧を印加し、前記三次追加プログラムループを繰り返すことと、を含む、項目9に記載の不揮発性コンピュータ可読媒体。
[項目12]
前記第1のサブグループの前記第1のメモリセルが、それぞれ、トレンチに隣接しており、
前記第2のサブグループの前記第2のメモリセルが、前記第1のメモリセルが前記第2のメモリセルと前記トレンチとの間に配設されているように、前記トレンチから離間されており、
前記第3のサブグループの前記第3のメモリセルが、前記第1のメモリセルに隣接しており、かつ、前記第1のメモリセルと前記第2のメモリセルとの間に配設されており、
前記第4のサブグループの前記第4のメモリセルが、前記第2のメモリセルに隣接しており、かつ、前記第3のメモリセルと前記第2のメモリセルとの間に配設されている、項目11に記載の不揮発性コンピュータ可読媒体。
Claims (12)
- ワード線に結合されたメモリセルアレイであって、複数の別個のサブグループに編成された複数のメモリセルを含む、メモリセルアレイと、
プログラミング回路及び判定/カウント回路を備える動的1階層回路であって、プログラムループ及び追加プログラムループを実行するように構成されている、動的1階層回路と、を備え、
前記プログラムループは、
前記プログラミング回路が、前記ワード線に1つ以上のプログラミングパルスを印加し、前記ワード線に検証電圧を印加することと、
前記判定/カウント回路が、検証レベルに達した第1のメモリセルの数をカウントすることであって、前記第1のメモリセルは前記複数のサブグループの第1のサブグループ内にある、カウントすること、及び前記検証レベルに達した前記第1のメモリセルの前記数に基づいて、前記第1のサブグループが数値閾値を満たすかどうかを判定すること、を行うことと、
前記第1のサブグループが前記数値閾値を満たさない場合は、前記プログラミング回路が、前記プログラミングパルスの電圧を増大させ、前記プログラムループを繰り返すことと、
前記第1のサブグループが数値閾値を満たす場合は、前記動的1階層回路が、前記追加プログラムループを実行することと、を含み、
前記追加プログラムループは、
前記判定/カウント回路が、前記検証レベルに達した第2のメモリセルの数をカウントすることであって、前記第2のメモリセルは、前記複数のサブグループの第2のサブグループ内にある、カウントすること、及び前記検証レベルに達した前記第2のメモリセルの前記数に基づいて、前記第2のサブグループが前記数値閾値を満たすかどうかを判定すること、を行うことと、
前記第2のサブグループが前記数値閾値を満たさない場合は、前記プログラミング回路が前記プログラミングパルスの前記電圧を増大させ、前記ワード線に前記プログラミングパルスのうちの1つ以上を印加し、前記ワード線に前記検証電圧を印加し、前記動的1階層回路が前記追加プログラムループを繰り返すことと、を含む、不揮発性メモリ記憶システム。 - 前記第1のサブグループの前記第1のメモリセルが、それぞれ、トレンチに隣接しており、
前記第2のサブグループの前記第2のメモリセルが、前記第1のメモリセルが前記第2のメモリセルと前記トレンチとの間に配設されているように、前記トレンチから離間している、請求項1に記載の不揮発性メモリ記憶システム。 - 前記追加プログラムループが、一次追加プログラムループであり、前記動的1階層回路が、二次追加プログラムループ及び三次追加プログラムループを実行するように更に構成されており、
前記第2のサブグループが前記数値閾値を満たす場合は、前記動的1階層回路が前記二次追加プログラムループを実行し、
前記二次追加プログラムループは、
前記判定/カウント回路が、前記検証レベルに達した第3のメモリセルの数をカウントすることであって、前記第3のメモリセルは、前記複数のサブグループの第3のサブグループ内にある、カウントすること、及び前記検証レベルに達した前記第3のメモリセルの前記数に基づいて、前記第3のサブグループが前記数値閾値を満たすかどうかを判定すること、を行うことと、
前記第3のサブグループが前記数値閾値を満たさない場合は、前記プログラミング回路が、前記プログラミングパルスの前記電圧を増大させ、前記ワード線に1つ以上のプログラミングパルスを印加し、前記ワード線に前記検証電圧を印加し、前記動的1階層回路が前記二次追加プログラムループを繰り返すことと、
前記第3のサブグループが前記数値閾値を満たす場合は、前記動的1階層回路が前記三次追加プログラムループを実行することと、を含み、
前記三次追加プログラムループは、
前記プログラミング回路が、前記ワード線に前記検証電圧を印加することと、
前記判定/カウント回路が、前記検証レベルに達した第4のメモリセルの数をカウントすることであって、前記第4のメモリセルは、前記複数のサブグループの第4のサブグループ内にある、カウントすること、及び前記検証レベルに達した前記第4のメモリセルの前記数に基づいて、前記第4のサブグループが前記数値閾値を満たすかどうかを判定すること、を行うことと、
前記第4のサブグループが前記数値閾値を満たさない場合は、前記プログラミング回路が前記プログラミングパルスの前記電圧を増大させ、前記ワード線に1つ以上のプログラミングパルスを印加し、前記ワード線に前記検証電圧を印加し、前記動的1階層回路が前記三次追加プログラムループを繰り返すことと、を含む、請求項1に記載の不揮発性メモリ記憶システム。 - 前記第1のサブグループの前記第1のメモリセルが、それぞれ、トレンチに隣接しており、
前記第2のサブグループの前記第2のメモリセルが、前記第1のメモリセルが前記第2のメモリセルと前記トレンチとの間に配設されているように、前記トレンチから離間されており、
前記第3のサブグループの前記第3のメモリセルが、前記第1のメモリセルに隣接しており、前記第1のメモリセルと前記第2のメモリセルとの間に配設されており、
前記第4のサブグループの前記第4のメモリセルが、前記第2のメモリセルに隣接しており、前記第3のメモリセルと前記第2のメモリセルとの間に配設されている、請求項3に記載の不揮発性メモリ記憶システム。 - メモリプログラミングの方法であって、前記方法は、
プログラムループを実行することを含み、前記プログラムループを実行することは、
複数の別個のサブグループに編成された複数のメモリセルを含むメモリセルアレイに結合されたワード線に1つ以上のプログラミングパルスを印加することと、
前記ワード線に検証電圧を印加することと、
検証レベルに達した第1のメモリセルの数をカウントすることであって、前記第1のメモリセルは、前記複数のサブグループの第1のサブグループ内にある、カウントすることと、
前記検証レベルに達した前記第1のメモリセルの前記数に基づいて、前記第1のサブグループが数値閾値を満たすかどうかを判定することと、
前記第1のサブグループが前記数値閾値を満たさない場合は、前記プログラミングパルスの電圧を増大させ、前記プログラムループを繰り返すことと、
前記数値閾値が満たされた場合は、追加プログラムループを実行することと、を含み、
前記追加プログラムループは、
前記検証レベルに達した第2のメモリセルの数をカウントすることであって、前記第2のメモリセルは、前記複数のサブグループの第2のサブグループ内にある、カウントすることと、
前記検証レベルに達した前記第2のメモリセルの前記数に基づいて、前記第2のサブグループが前記数値閾値を満たすかどうかを判定することと、
前記第2のサブグループが前記数値閾値を満たさない場合は、前記プログラミングパルスの前記電圧を増大させ、前記ワード線に前記プログラミングパルスのうちの1つ以上を印加し、前記ワード線に前記検証電圧を印加し、前記追加プログラムループを繰り返すことと、を含む、方法。 - 前記第1のサブグループの前記第1のメモリセルが、それぞれ、トレンチに隣接しており、
前記第2のサブグループの前記第2のメモリセルが、前記第1のメモリセルが前記第2のメモリセルと前記トレンチとの間に配設されているように、前記トレンチから離間している、請求項5に記載の方法。 - 前記追加プログラムループが、一次追加プログラムループであり、前記方法が、
前記第2のサブグループが前記数値閾値を満たす場合は、二次追加プログラムループを実行すること、を更に含み、
前記二次追加プログラムループは、
前記検証レベルに達した第3のメモリセルの数をカウントすることであって、前記第3のメモリセルは、前記複数のサブグループの第3のサブグループ内にある、カウントすることと、
前記検証レベルに達した前記第3のメモリセルの前記数に基づいて、前記第3のサブグループが前記数値閾値を満たすかどうかを判定することと、
前記第3のサブグループが前記数値閾値を満たさない場合は、前記プログラミングパルスの前記電圧を増大させ、前記ワード線に前記プログラミングパルスのうちの1つ以上を印加し、前記ワード線に前記検証電圧を印加し、前記二次追加プログラムループを繰り返すことと、
前記第2のサブグループが前記数値閾値を満たす場合は、三次追加プログラムループを実行することと、を含み、
前記三次追加プログラムループは、
前記検証レベルに達した第4のメモリセルの数をカウントすることであって、前記第4のメモリセルは、前記複数のサブグループの第4のサブグループ内にある、カウントすることと、
前記検証レベルに達した前記第4のメモリセルの前記数に基づいて、前記第4のサブグループが前記数値閾値を満たすかどうかを判定することと、
前記第4のサブグループが前記数値閾値を満たさない場合は、前記プログラミングパルスの前記電圧を増大させ、前記ワード線に前記プログラミングパルスのうちの1つ以上を印加し、前記ワード線に前記検証電圧を印加し、前記三次追加プログラムループを繰り返すことと、を含む、請求項5に記載の方法。 - 前記第1のサブグループの前記第1のメモリセルが、それぞれ、トレンチに隣接しており、
前記第2のサブグループの前記第2のメモリセルが、前記第1のメモリセルが前記第2のメモリセルと前記トレンチとの間に配設されているように、前記トレンチから離間されており、
前記第3のサブグループの前記第3のメモリセルが、前記第1のメモリセルに隣接しており、かつ、前記第1のメモリセルと前記第2のメモリセルとの間に配設されており、
前記第4のサブグループの前記第4のメモリセルが、前記第2のメモリセルに隣接しており、かつ、前記第3のメモリセルと前記第2のメモリセルとの間に配設されている、請求項7に記載の方法。 - プログラムを記録している不揮発性コンピュータ可読媒体であって、前記プログラムは、プロセッサによって実行されたとき、前記プロセッサに、
プログラムループを実行することを含む方法を実行させ、前記プログラムループを実行することは、
複数の別個のサブグループに編成された複数のメモリセルを含むメモリセルアレイに結合されたワード線に1つ以上のプログラミングパルスを印加することと、
前記ワード線に検証電圧を印加することと、
検証レベルに達した第1のメモリセルの数をカウントすることであって、前記第1のメモリセルは、前記複数のサブグループの第1のサブグループ内にある、カウントすることと、
前記検証レベルに達した前記第1のメモリセルの前記数に基づいて、前記第1のサブグループが数値閾値を満たすかどうかを判定することと、
前記第1のサブグループが前記数値閾値を満たさない場合は、前記プログラミングパルスの電圧を増大させ、前記プログラムループを繰り返すことと、
前記数値閾値が満たされる場合は、追加プログラムループを実行することと、を含み、
前記追加プログラムループは、
前記ワード線に前記検証電圧を印加することと、
前記検証レベルに達した第2のメモリセルの数をカウントすることであって、前記第2のメモリセルは、前記複数のサブグループの第2のサブグループ内にある、カウントすることと、
前記検証レベルに達した前記第2のメモリセルの前記数に基づいて、前記第2のサブグループが前記数値閾値を満たすかどうかを判定することと、
前記第2のサブグループが前記数値閾値を満たさない場合は、前記プログラミングパルスの前記電圧を増大させ、前記ワード線に前記プログラミングパルスのうちの1つ以上を印加し、前記ワード線に前記検証電圧を印加し、前記追加プログラムループを繰り返すことと、を含む、不揮発性コンピュータ可読媒体。 - 前記第1のサブグループの前記第1のメモリセルが、それぞれ、トレンチに隣接しており、
前記第2のサブグループの前記第2のメモリセルが、前記第1のメモリセルが前記第2のメモリセルと前記トレンチとの間に配設されているように、前記トレンチから離間している、請求項9に記載の不揮発性コンピュータ可読媒体。 - 前記追加プログラムループが、一次追加プログラムループであり、前記方法が、
前記第2のサブグループが前記数値閾値を満たす場合は、二次追加プログラムループを実行すること、を更に含み、
前記二次追加プログラムループは、
前記ワード線に前記検証電圧を印加することと、
前記検証レベルに達した第3のメモリセルの数をカウントすることであって、前記第3のメモリセルは、前記複数のサブグループの第3のサブグループ内にある、カウントすることと、
前記検証レベルに達した前記第3のメモリセルの前記数に基づいて、前記第3のサブグループが前記数値閾値を満たすかどうかを判定することと、
前記第3のサブグループが前記数値閾値を満たさない場合は、前記プログラミングパルスの前記電圧を増大させ、前記ワード線に前記プログラミングパルスのうちの1つ以上を印加し、前記ワード線に前記検証電圧を印加し、前記二次追加プログラムループを繰り返すことと、
前記第2のサブグループが前記数値閾値を満たす場合は、三次追加プログラムループを実行することと、を含み、
前記三次追加プログラムループは、
前記ワード線に前記検証電圧を印加することと、
前記検証レベルに達した第4のメモリセルの数をカウントすることであって、前記第4のメモリセルは、前記複数のサブグループの第4のサブグループ内にある、カウントすることと、
前記検証レベルに達した前記第4のメモリセルの前記数に基づいて、前記第4のサブグループが前記数値閾値を満たすかどうかを判定することと、
前記第4のサブグループが前記数値閾値を満たさない場合は、前記プログラミングパルスの前記電圧を増大させ、前記ワード線に前記プログラミングパルスのうちの1つ以上を印加し、前記ワード線に前記検証電圧を印加し、前記三次追加プログラムループを繰り返すことと、を含む、請求項9に記載の不揮発性コンピュータ可読媒体。 - 前記第1のサブグループの前記第1のメモリセルが、それぞれ、トレンチに隣接しており、
前記第2のサブグループの前記第2のメモリセルが、前記第1のメモリセルが前記第2のメモリセルと前記トレンチとの間に配設されているように、前記トレンチから離間されており、
前記第3のサブグループの前記第3のメモリセルが、前記第1のメモリセルに隣接しており、かつ、前記第1のメモリセルと前記第2のメモリセルとの間に配設されており、
前記第4のサブグループの前記第4のメモリセルが、前記第2のメモリセルに隣接しており、かつ、前記第3のメモリセルと前記第2のメモリセルとの間に配設されている、請求項11に記載の不揮発性コンピュータ可読媒体。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US16/430,851 US10714198B1 (en) | 2019-06-04 | 2019-06-04 | Dynamic 1-tier scan for high performance 3D NAND |
US16/430,851 | 2019-06-04 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP6784860B1 JP6784860B1 (ja) | 2020-11-11 |
JP2020198144A true JP2020198144A (ja) | 2020-12-10 |
Family
ID=71519964
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2020043297A Active JP6784860B1 (ja) | 2019-06-04 | 2020-03-12 | 高性能3d nandの動的1階層スキャン |
Country Status (5)
Country | Link |
---|---|
US (2) | US10714198B1 (ja) |
JP (1) | JP6784860B1 (ja) |
KR (1) | KR102250456B1 (ja) |
CN (1) | CN112037840A (ja) |
DE (1) | DE102020107164A1 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2022050059A (ja) * | 2020-09-17 | 2022-03-30 | キオクシア株式会社 | 磁気記憶装置及びメモリシステム |
KR20230098664A (ko) * | 2021-06-30 | 2023-07-04 | 양쯔 메모리 테크놀로지스 씨오., 엘티디. | 3차원 nand 메모리를 위한 데이터 보호 |
US12057175B2 (en) | 2022-04-07 | 2024-08-06 | Sandisk Technologies Llc | Memory apparatus and method of operation using state dependent strobe tier scan to reduce peak ICC |
CN114882928A (zh) * | 2022-04-12 | 2022-08-09 | 长江存储科技有限责任公司 | 一种存储器装置、存储器系统及编程操作方法 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7342830B1 (en) * | 2006-01-17 | 2008-03-11 | Spansion Llc | Program and program verify operations for flash memory |
US8885407B1 (en) * | 2010-01-19 | 2014-11-11 | Perumal Ratnam | Vertical memory cells and methods, architectures and devices for the same |
KR101691088B1 (ko) * | 2010-02-17 | 2016-12-29 | 삼성전자주식회사 | 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템 |
US8982626B2 (en) * | 2013-06-05 | 2015-03-17 | Sandisk Technologies Inc. | Program and read operations for 3D non-volatile memory based on memory hole diameter |
US9218874B1 (en) * | 2014-08-11 | 2015-12-22 | Sandisk Technologies Inc. | Multi-pulse programming cycle of non-volatile memory for enhanced de-trapping |
KR102397394B1 (ko) * | 2015-11-05 | 2022-05-12 | 삼성전자주식회사 | 비휘발성 메모리 장치의 동작 방법 |
KR102473167B1 (ko) * | 2015-12-18 | 2022-12-02 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그것의 프로그램 방법 |
JP2017168156A (ja) * | 2016-03-14 | 2017-09-21 | 東芝メモリ株式会社 | 半導体記憶装置 |
US9721672B1 (en) * | 2016-04-15 | 2017-08-01 | Sandisk Technologies Llc | Multi-die programming with die-jumping induced periodic delays |
KR102497212B1 (ko) * | 2018-02-26 | 2023-02-07 | 삼성전자 주식회사 | 비휘발성 메모리 장치 및 이의 동작 방법 |
-
2019
- 2019-06-04 US US16/430,851 patent/US10714198B1/en active Active
-
2020
- 2020-03-12 JP JP2020043297A patent/JP6784860B1/ja active Active
- 2020-03-16 DE DE102020107164.7A patent/DE102020107164A1/de active Pending
- 2020-03-20 KR KR1020200034233A patent/KR102250456B1/ko active IP Right Grant
- 2020-03-27 CN CN202010227248.7A patent/CN112037840A/zh active Pending
- 2020-06-24 US US16/910,543 patent/US20200388343A1/en active Pending
Also Published As
Publication number | Publication date |
---|---|
US10714198B1 (en) | 2020-07-14 |
DE102020107164A1 (de) | 2020-12-10 |
KR102250456B1 (ko) | 2021-05-11 |
CN112037840A (zh) | 2020-12-04 |
KR20200139622A (ko) | 2020-12-14 |
US20200388343A1 (en) | 2020-12-10 |
JP6784860B1 (ja) | 2020-11-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN107492391B (zh) | 基于单元电流的位线电压 | |
US10566048B2 (en) | Managing refresh operations for a memory device | |
JP6784860B1 (ja) | 高性能3d nandの動的1階層スキャン | |
US9256530B2 (en) | Nonvolatile memory device and sub-block managing method thereof | |
US10304551B2 (en) | Erase speed based word line control | |
US9805809B1 (en) | State-dependent read compensation | |
CN111406290B (zh) | 用于校验的子组选择 | |
CN109727627B (zh) | 组读取刷新 | |
US9865352B2 (en) | Program sequencing | |
CN113196400B (zh) | 用于3d nand的源极侧编程、方法和装置 | |
KR102580527B1 (ko) | 3d nand를 위한 부분 페이지 감지 모드, 방법 및 장치 | |
US11250917B2 (en) | Dynamic bit line voltage and sensing time enhanced read for data recovery | |
US20220375524A1 (en) | Periodic write to improve data retention | |
US11355199B2 (en) | Method and apparatus to mitigate hot electron read disturbs in 3D NAND devices | |
US11854611B2 (en) | Aggressive quick-pass multiphase programming for voltage distribution state separation in non-volatile memory | |
US20240071430A1 (en) | Creating dynamic latches above a three-dimensional non-volatile memory array | |
US20240071505A1 (en) | Dynamic latches above a three-dimensional non-volatile memory array | |
CN118380029A (zh) | 用于改进读取干扰的下层级字线上的低通过电压 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20200903 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20200903 |
|
A871 | Explanation of circumstances concerning accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A871 Effective date: 20200903 |
|
A975 | Report on accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A971005 Effective date: 20200911 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20200923 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20201023 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6784860 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |