JP2020198144A - 高性能3d nandの動的1階層スキャン - Google Patents

高性能3d nandの動的1階層スキャン Download PDF

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Abstract

【課題】メモリセルアレイ上で動的1階層スキャンを実行するための方法及びシステムを提供する。【解決手段】メモリセルアレイは、複数のサブグループに編成された複数のメモリセルを含む。動的1階層スキャンは、数値閾値が満たされたかどうかを判定するために第1のサブグループのセルがカウントされるプログラムループを実行することを含む。数値閾値が第1のサブグループに関して満たされる場合は、第2のサブグループに関して数値閾値が満たされているかどうかを判定するために、第2のサブグループのセルがカウントされる少なくとも1つの追加プログラムループが実行される。【選択図】図8

Description

1.発明の分野
例示的実施形態と一致しているシステム、装置、及び方法は、3次元(3D)NANDフラッシュメモリのプログラミングに関し、より具体的には、3D NANDフラッシュメモリデバイスのための1階層プログラム検証動作に関する。
2.関連技術の説明
3D NANDフラッシュメモリは、メモリセルが複数の層に垂直に積み重ねられる不揮発性フラッシュメモリのタイプである。3D NANDは、2次元(2D)NAND技術をスケーリングする際に遭遇する課題に対処して、ビット当たり、より低いコストでより高い密度を達成するために開発された。
メモリセルは、電子情報を記憶することができる電子デバイス又は構成要素である。不揮発性メモリは、浮遊ゲートトランジスタ、電荷トラップトランジスタ、又は他のトランジスタをメモリセルとして利用することができる。浮遊ゲートトランジスタ又は電荷トラップトランジスタの閾値電圧を調整する能力により、トランジスタは、単一ビットのデータを記憶する単一レベルセル(SLC)などの不揮発性記憶素子(すなわち、メモリセル)として機能することが可能になる。いくつかの場合では、複数の閾値電圧又は閾値電圧範囲をプログラミング及び読み取りすることにより、メモリセル当たり2つ以上のデータビットを(例えば、マルチレベルセル内に)提供することができる。このようなセルには、セル当たり2ビットを記憶するマルチレベルセル(MLC)、セル当たり3ビットを記憶するトリプルレベルセル(TLC)、及びセル当たり4ビットを記憶するクアドレベルセル(QLC)が挙げられるが、これらに限定されない。
図1は、3D NANDワード線(WL)をプログラミングする関連技術の方法を示す。プログラムコマンドが受信されるとき(101)、プログラムループ120が開始され、プログラムループの複数回の繰り返し1、2、...nが実行される。「プログラムループ」は、プログラミングパルスを包含し、かつ、別のプログラミングパルスが発行されるまで、又は特定のプログラム手順が終了に達するまで延長する期間である。
全てのセルの初期閾値電圧(Vt)分布を図2Aに示す。第1のループでは、ワード線(102)を介してセルのそれぞれに第1のプログラミング電圧(VPGM)が印加される。次いで、検証電圧で検証パルスがワード線に印加され、検証レベルよりも大きいVtを有するセルが決定され、カウントされ得る(103)。これは、検証プロセス及び検証スキャンとも呼ばれる。本明細書では、検証レベルは、プログラミング中にセルによって到達されたVtであると記載されている。しかしながら、検証レベルは、メモリセルのプログラミング中又は消去中に到達され得る特定の状態に関連付けられた任意のレベルであってもよい。次いで、検証レベルに達していないセルの数(又は割合)が数値閾値未満であるかどうかが判定される(104)。数値閾値は、例えば、セルの所定の数、又はセルの所定の割合であってもよい。例えば、数値閾値は、16kB当たり64個未満のセルがまだ検証レベルに達していないときに到達されてもよい。
検証レベルに達していないセルの数(又は割合)が数値閾値未満である場合(104:はい)は、プロセスが終了する(106)。検証レベルに達しないセルの数(又は割合)が数値閾値よりも大きい場合(104:いいえ)は、プロセスは継続し、別のプログラムループ120が実行される。後続の各プログラムループ(1、2、3、...n)で、VPGMが、VPGMi+1=VPGM+ΔVPGMになるように増大し(105)、ワード線が、増大したVPGMi+1で再びプログラムされる(102)。
図2Bに示すように、プログラムループが実行されると、セルのVt分布は、より高い電圧に(図2Bに示すように、右に)シフトする。図示のように、1つ以上の第1のプログラムループの後、状態Aに到達する。図示のように、1つ以上の更なるプログラムループの後、状態Bに到達する。したがって、Vt分布は、十分な数(又は割合)のセルが検証レベルに達するまで(すなわち、数値閾値に到達するまで)、例えば、状態Eで示すように、より高い電圧(A〜E)にシフトする。このようにして、プログラミングの後続のステップは、セルの十分な数(又は割合)が検証レベルに達し、かつ、数値閾値に到達されるまで、遅延又は回避することができる。
1つのタイプの検証プロセス又は検証スキャンは、そのVtが検証レベルよりも高いかどうかを判定するために全てのセルがカウントされる「全階層スキャン」である。このような全階層スキャンは、極めて時間が掛かる、典型的には約15μsを要するものであり得る。
しかしながら、より良い性能を可能にするある利点が、全体のセルの分画のみがカウントされる「1階層スキャン」を使用して達成できることが判明している。
「1階層スキャン」によれば、ワード線のセルが「階層」と呼ばれるサブグループに分割され、単一の階層内のセルのみがカウントされる。典型的には、ワード線は16階層に分割することができる。ワード線内の全体のセルの分画のみがカウントされるので、1階層スキャンの使用は、プログラミング時間を大幅に低減させる(1階層スキャンは、典型的には約2μsを要するのみとなり得る)。しかしながら、1階層スキャンが有効になるためには、スキャンされる階層に属するセルは、適切に代表するものでなければならない。この問題は、スキャンされる階層内のセルが「速い」か「遅い」かどうかに関連する。あるメモリホール(MH)、したがってあるセルは、より速いプログラミング速度を有することができる。これは、より薄いトンネリング酸化膜を有するあるセルに起因する。
1階層スキャンが成功し、数値閾値に達したかどうかを判定するために、単一の階層のみをカウントすることによって、十分に予測するためには、スキャンされるように選択された階層内のセルは、適切に代表するものでなければならない。図3Aは、ワード線のセルの全てのVt分布の2つの代表する階層(階層0番及び階層1番)のVt分布への例示的な分解を示す。この例によれば、階層0番及び階層1番のVt分布は、全体として、階層1番のセルが階層0番のセルよりも速いことを示す。図3Bに示すように、より遅い階層0番がカウントされるように選択された場合は、検証レベルに達していない階層0番のカウントされたセルの数(又は割合)が数値閾値よりも小さい場合に(図3Bの影付き領域に示される)、より速い階層1番のセルもまた、検証レベルに達し、数値閾値を満たすことを理解することができる。したがって、1階層スキャンで、セルの全てを代表するものとして、遅い階層のみをカウントするのが統計的に安全である。
しかしながら、どのセル及び階層が速く、どのセル及び階層が遅いかの予測は、常に正しいわけではない。このような場合、階層0番が1階層スキャンのために選択されるが、実際には速い階層である場合は、カウントは十分に代表するものではない。図4A及び図4Bは、この問題を示す。図4Aは、ワード線内のセルの全てのVt分布の、階層0番及び階層1番のVt分布への例示的な分解を示す。この実施例では、階層0番のセルは、実際には、階層1番のセルよりも速い。図4Bに示されるように、より速いセルを含む階層0番が1階層スキャンのために選択される場合は、選択された階層0番のカウントされるセルは、図4Bの影付き領域に示されるように、より低いテールの結果であっても、依然として検証レベルに到達していないセルの数値閾値を満たし得ることを理解することができる。換言すれば、選択された階層が実際に速い場合、1階層スキャンは、数値閾値がセルの全てに対しては到達されていない場合でも、選択された階層に対して数値閾値に到達したことを示す。これは、しばしば、アンダープログラミング又はオーバープログラミングなどのデータエラーを引き起こす。例えば、階層が最速のサブグループであるとして選択されるが、最速のサブグループではない場合は、オーバープログラミングの結果をもたらし得る。代替的に、階層が最も遅いサブグループであるとして選択されるが、最も遅いサブグループではない場合は、アンダープログラミングの結果をもたらし得る。
例示的な実施形態は、少なくとも上記の問題及び/又は欠点、並びに上に記載されていない他の欠点に対処することができる。また、例示的な実施形態は、上に記載された欠点を克服する必要はなく、また、上に記載された問題のいずれも克服しない場合がある。
例示的な実施形態の一態様によれば、不揮発性メモリ記憶システムは、ワード線に結合されたメモリセルアレイと、プログラミング回路及び判定/カウント回路を備える動的1階層回路と、を備える。メモリセルアレイは、複数の別個のサブグループに編成された複数のメモリセルを備える。動的1階層回路は、プログラムループ及び追加プログラムループを実行するように構成される。プログラムループは、プログラミング回路が、ワード線に1つ以上のプログラミングパルスを印加し、かつ、ワード線に検証電圧を印加することと、判定/カウント回路が、検証レベルに達した第1のメモリセルの数をカウントすることであって、第1のメモリセルは、複数のサブグループの第1のサブグループ内にある、カウントすること、及び検証レベルに達した第1のメモリセルモリセルの数に基づいて、第1のサブグループが数値閾値を満たすかどうかを判定すること、を行うことと、を含む。第1のサブグループが数値閾値を満たさない場合は、プログラミング回路がプログラミングパルスの電圧を増大させ、プログラムループを繰り返し、かつ、第1のサブグループが数値閾値を満たす場合は、動的1階層回路が追加プログラムループを実行する。追加プログラムループは、判定/カウント回路が、検証レベルに達した第2メモリセルの数をカウントすることであって、第2メモリセルは、複数のサブグループの第2のサブグループ内にある、カウントすること、及び検証レベルに達した第2メモリセルの数に基づいて、第2のサブグループが数値閾値を満たすかどうかを判定すること、を行うことを含む。第2のサブグループが数値閾値を満たさない場合は、プログラミング回路がプログラミングパルスの電圧を増大させ、ワード線に1つ以上のプログラミングパルスを印加し、ワード線に検証電圧を印加し、かつ、動的1階層回路が追加プログラムループを繰り返す。第2のサブグループが数値閾値を満たす場合は、プログラミングプロセスが終了される。
第1のサブグループのメモリセルは、トレンチに隣接していてもよく、第2のサブグループの第2のメモリセルは、第1のメモリセルが第2のメモリセルとトレンチとの間に配設されるように、トレンチから離間されてもよい。
追加プログラムループは、一次追加プログラムループであってもよく、動的1階層回路は、二次追加プログラムループ及び三次追加プログラムループを実行するように更に構成されてもよい。第2のサブグループが数値閾値を満たす場合は、動的1階層回路は、二次追加プログラムループであってもよい。二次追加プログラムループは、判定/カウント回路が、検証レベルに達した第3のメモリセルの数をカウントすることであって、第3のメモリセルは、複数のサブグループの第3のサブグループ内にある、カウントすること、及び検証レベルに達した第3のメモリセルの数に基づいて、第3のサブグループが数値閾値を満たすかどうかを判定すること、を行うことを含む。第3のサブグループが数値閾値を満たさない場合は、プログラミング回路がプログラミングパルスの電圧を増大させ、ワード線に1つ以上のプログラミングパルスを印加し、ワード線に検証電圧を印加し、動的1階層回路が二次追加プログラムループを繰り返す。第3のサブグループが数値閾値を満たす場合は、動的1階層回路は、三次追加プログラムループを実行する。三次追加プログラムループは、プログラミング回路が、ワード線に検証電圧を印加することと、判定/カウント回路が、検証レベルに達した第4のメモリセルの数をカウントすることであって、第4のメモリセルは、複数のサブグループの第4のサブグループ内にある、カウントすること、及び検証レベルに達した第4のメモリセルモリセルの数に基づいて、第4のサブグループが数値閾値を満たすかどうかを判定すること、を行うことと、を含む。第4のサブグループが数値閾値を満たさない場合は、プログラミング回路がプログラミングパルスの電圧を増大させ、ワード線に1つ以上のプログラミングパルスを印加し、かつ、ワード線に検証電圧を印加し、動的1階層回路が三次追加プログラムループを繰り返す。第4のサブグループが数値閾値を満たす場合は、プログラミングプロセスが終了される。
第3のサブグループの第3のメモリセルは、第1のメモリセルに隣接してもよく、第1のメモリセルと第2のメモリセルとの間に配設されてもよい。第4のサブグループの第4のメモリセルは、第2のメモリセルに隣接してもよく、第3のメモリセルと第2のメモリセルとの間に配設されてもよい。
別の例示的な実施形態の一態様によれば、メモリプログラミングの方法は、複数の別個のサブグループに編成された複数のメモリセルを含むメモリセルアレイに結合されたワード線に、1つ以上のプログラミングパルスを印加することと、検証レベルに達した第1のメモリセルの数をカウントすることであって、第1のメモリセルは、複数のサブグループの第1のサブグループ内にある、カウントすることと、検証レベルに達した第1のメモリセルの数に基づいて、第1のサブグループが数値閾値を満たすかどうかを判定することと、を含むプログラムループを実行すること、を含む。第1のサブグループが数値閾値を満たさない場合は、この方法は、プログラミングパルスの電圧を増大させることと、プログラムループを繰り返すことと、を更に含む。数値閾値が満たされる場合は、この方法は、追加プログラムループを実行することを更に含む。追加プログラムループは、検証レベルに達した第2のメモリセルの数をカウントすることであって、第2のメモリセルは、複数のサブグループの第2のサブグループ内にある、カウントすることと、検証レベルに達した第2のメモリセルの数に基づいて、第2のサブグループが数値閾値を満たすかどうかを判定することと、を含む。第2のサブグループが数値閾値を満たさない場合は、この方法は、プログラミングパルスの電圧を増大させることと、ワード線に1つ以上のプログラミングパルスを印加することと、ワード線に検証電圧を印加することと、追加プログラムループを繰り返すことと、を更に含む。
追加プログラムループは、一次追加プログラムループであってもよく、この方法は、第2のサブグループが数値閾値を満たす場合は、二次追加プログラムループを実行すること、を更に含む。二次追加プログラムループは、検証レベルに到達した第3のメモリセルの数をカウントすることであって、第3のメモリセルは、複数のサブグループの第3のサブグループ内にある、カウントすることと、検証レベルに到達した第3のメモリセルの数に基づいて、第3のサブグループが数値閾値を満たすかどうかを判定することと、を含む。第3のサブグループが数値閾値を満たさない場合は、この方法は、プログラミングパルスの電圧を増大させることと、ワード線に1つ以上のプログラミングパルスを印加することと、ワード線に検証電圧を印加することと、二次追加プログラムループを繰り返すことと、を更に含む。第2のサブグループが数値閾値を満たす場合は、この方法は、三次追加プログラムループを実行することを更に含む。三次追加プログラムループは、検証レベルに達した第4のメモリセルの数をカウントすることであって、第4のメモリセルは、複数のサブグループの第4のサブグループ内にある、カウントすることと、検証レベルに達した第4のメモリセルの数に基づいて、第4のサブグループが数値閾値を満たすかどうかを判定することと、を含む。第4のサブグループが数値閾値を満たさない場合は、この方法は、プログラミングパルスの電圧を増大させることと、ワード線に1つ以上のプログラミングパルスを印加することと、ワード線に検証電圧を印加することと、三次追加プログラムループを繰り返すことと、を更に含む。
例示的な実施形態の一態様によれば、プロセッサによって実行されるとき、プロセッサに上述の方法の1つ以上の態様を実行させるプログラムを記憶している不揮発性コンピュータ可読媒体。
上記及び/又は他の態様は、添付の図面と併せて以下の例示的な実施形態の説明から明らかになり、より容易に理解されるであろう。
関連技術のプログラミング方法を示す。
例示的な初期Vt分布を示す。 任意の数の反復プログラムループ後に到達した状態A〜Eにおける例示的なVt分布を示す。
遅いセルを含む階層0番及び速いセルを含む階層1番に分割されたワード線のセルの例示的な初期Vt分布を示す。 任意の数のプログラムループの後の図3Aのワード線のセルを示す。
速いセルを含む階層0番及び遅いセルを含む階層1番に分割されたワード線のセルの例示的な初期Vt分布を示す。 任意の数のプログラムループの後の図4Aのワード線のセルを示す。
例示的な3D NANDメモリの図を示す。
例示的な実施形態による、階層0番、1番、2番、及び3番に分割された1本のワード線の断面図を示す。
1本のワード線の断面図を示す。
例示的な実施形態による、動的1階層スキャンの方法を含むプログラミング方法を示す。
1階層スキャンが、遅い階層である階層0番で実行される場合の例示的な結果を示す。 1階層スキャンが、速い階層である階層0番で実行される場合の例示的な結果を示す。
例示的な実施形態による、遅い階層である階層0番のスキャン及び速い階層である階層1番のスキャンを含む動的1階層スキャンが実行される場合の例示的な結果を示す。 例示的な実施形態による、速い階層である階層0番のスキャン及び遅い階層である階層1番のスキャンを含む動的1階層スキャンが実行される場合の例示的な結果を示す。
別の例示的な実施形態による、動的1階層スキャン方法を含むプログラミング方法を示す。
例示的な実施形態による、図8及び/又は11の方法(複数可)を実施するように構成されたシステム及びデバイスを示す概略ブロック図である。
例示的な実施形態による、動的1階層回路を示すブロック図である。
ここで、添付図面に示される例示的な実施形態を詳細に参照するが、同様の参照番号は、全体をとおして同様の要素を指す。この点に関して、例示的な実施形態は、異なる形態を有してもよく、本明細書に記載される説明に限定されるものとして解釈されなくてもよい。
用語「含む(include)」、「含む(including)」、「含む(comprise)」、及び/又は「含む(comprising)」という用語は、本明細書で使用されるとき、記載された特徴、整数、ステップ、動作、要素、及び/又は構成要素の存在を指定するが、1つ以上の他の特徴、整数、ステップ、動作、要素、構成要素、及び/又はそれらのグループの存在又は追加を除外しないことが理解されるであろう。
用語「第1の」、「第2の」、「第3の」など、及び「一次」、「二次」、「三次」などは、本明細書では、様々な動作、要素、構成要素、領域、層及び/又はセクションを説明するために使用され得るが、これらの動作、要素、構成要素、領域、層及び/又はセクションは、これらの用語によって限定されなくてもよいことが更に理解されるであろう。これらの用語は、1つの要素、構成要素、領域、層、又はセクションを別の要素、構成要素、領域、層、又はセクションと区別するためにのみ使用される。
本明細書で使用するとき、用語「及び/又は」は、関連する列挙された項目のうちの1つ以上の任意の組み合わせ及び全ての組み合わせを含む。「少なくとも1つの」などの表現は、要素のリストの前に置かれるとき、要素のリスト全体を修飾し、リストの個々の要素を修飾しない。加えて、本明細書に記載される「ユニット」、「−er」、「−or」、「モジュール」、及び「ユニット」などの用語は、少なくとも1つの機能又は動作を実行するための要素を指し、ハードウェア、ソフトウェア、又はハードウェアとソフトウェアとの組み合わせで実装されてもよい。
特定のシステム構成要素を指すために、様々な用語が使用される。異なる会社は、異なる名前によって構成要素を指す場合があり、この文書は、名前が異なるが機能では異ならない構成要素間を区別することを意図しない。
これらの例示的実施形態が関連する技術分野の当業者には明らかである、これらの例示的な実施形態の事柄の詳細な説明は、本明細書から省略することができる。
この説明は、3D NANDメモリデバイスに言及する。しかしながら、本明細書の説明は、他のメモリデバイスに同様に適用されてもよいことを理解されたい。
本明細書で使用するとき、用語「メモリ」は、半導体メモリを意味する。半導体メモリのタイプは、揮発性メモリ及び不揮発性メモリを含む。不揮発性メモリにより、不揮発性メモリが電源(例えば、電池)に接続されていないときでも、情報を記憶及び保持することが可能になる。不揮発性メモリの例としては、フラッシュメモリ(例えば、NAND型フラッシュメモリ及びNOR型フラッシュメモリ)、電気的消去可能プログラム可能読み出し専用メモリ(EEPROM)、強誘電性メモリ(例えば、FeRAM)、磁気抵抗メモリ(例えば、MRAM)、スピン転送トルク磁気ランダムアクセスメモリ(STT−RAM又はSTT−MRAM)、抵抗性ランダムアクセスメモリ(例えば、ReRAM又はRRAM(登録商標))及び相変化メモリ(例えば、PRAM又はPCM)が挙げられるが、これに限定されない。
上述したように、より速いプログラミングを提供するために、1階層スキャンを実行することができる。16階層に分割されたワード線が記載されているが、ワード線は、16階層よりも多いか又は少ない階層に分割されてもよい。しかしながら、全体としてワード線のセルを十分に表すものではない速い階層のスキャンをもたらす、関連技術の1階層スキャンの問題は、対処される必要がある。関連技術に関して上述された、結果として生じるより低いテールは、プログラムされたワード線を読み出すことができない場合がある。換言すれば、関連技術の1階層スキャンは、セル間の変動が関与する場合には失敗する。
図5は、例示的な3D NANDメモリ100の図を示す。メモリ100は、シリコン基板などの基板34の上方にモノリシックに形成された複数の物理層を含む。
記憶素子、例えばメモリセル301は、物理層内にアレイ状に配置される。メモリセル301は、ワード線300と導電チャネル42との間に電荷トラップ構造44を含む。電荷は、ワード線300に対する導電チャネル42のバイアスがけを介して、電荷トラップ構造44に注入されるか、又は電荷トラップ構造44から排出され得る。例えば、電荷トラップ構造44は、窒化ケイ素を含むことができ、酸化シリコンなどのゲート誘電体によってワード線300及び導電チャネル42から分離することができる。電荷トラップ構造44内の電荷量は、メモリセル301の読み出し動作中に導電チャネル42を通る電流の量に影響を及ぼし、メモリセル301に記憶される1つ以上のビット値を示す。
3Dメモリ100は、複数の消去ブロック80を含む。各ブロック80は、ワード線300の積み重ねを含む物理層の「垂直スライス」を含む。複数の導電性チャネル42(図5に示すように、ほぼ垂直な方位を有する)は、ワード線300の積み重ねを通って延在する。各導電チャネル42は、各ワード線300内の記憶素子に結合され、導電チャネル42に沿って延在する、記憶素子のNANDストリングを形成する。図5は、図を明確にするために、3つのブロック80、各ブロック80内の5本のワード線300及び各ブロック80内の3つの導電チャネル42を示す。しかしながら、3Dメモリ100は、3つを超えるブロック、1ブロック当たり5本を超えるワード線、及び1ブロック当たり3つを超える導電チャネルを有することができる。
読み出し/書き込み回路68は、複数の導電線、導電チャネルの第1の端部(例えば、基板34から最も遠い端部)で第1のビット線BL0、第2のビット線BL1、及び第3のビット線BL2として示されるビット線、及び導電チャネルの第2の端部(例えば、基板234により近い又は基板234内の端部)で第1のソース線SL0、第2のソース線SL1、及び第3のソース線SL2として示されるソース線、を介して導電チャネル420に結合される。読み出し/書き込み回路68は、「P」制御線を介してビット線BL0〜BL2に結合され、「M」制御線を介してソース線SL0〜SL2に結合され、「N」制御線を介してワード線300に結合される、として示されている。P、M、及びNのそれぞれは、3Dメモリ100の具体的な構成に基づいて正の整数値を有することができる。
導電チャネル42のそれぞれは、第1の端部でビット線BLに、第2の端部でソース線SLに結合される。したがって、導電チャネル42のグループは、特定のビット線BL及び異なるソース線SLに直列に結合され得る。
各導電チャネル42は単一の導電チャネルとして示されているが、導電チャネル42のそれぞれは、積み重ね構成にある複数の導電チャネルを含み得ることに留意されたい。積み重ねられた構成の複数の導電チャネルは、1つ以上のコネクタによって結合され得る。更に、当業者に理解されるように、追加の層及び/又はトランジスタ(図示せず)が含まれてもよい。
読み出し/書き込み回路68は、3Dメモリ100上で実行される読み出し及び書き込み動作を促進及び/又は実行する。例えば、データはワード線300に結合された記憶素子に記憶され得、読み出し/書き込み回路68は、1つ以上の感知ブロック36を使用してメモリセル301からビット値を読み出すことができる。別の例として、読み出し/書き込み回路68は、ワード線300、ビット線BL、及びソース線SLに結合された制御線に選択信号を印加して、選択されたワード線300の選択された記憶素子(複数可)44を横切って印加されるプログラミング電圧(例えば、電圧パルス又は一連の電圧パルス)を印加させることができる。
読み出し/書き込み回路68は、1つ以上の感知ブロック36を備える。感知ブロック36は、メモリセル301に記憶された1つ以上の値を読み取るか、又は感知するために利用される。一手法では、1つの感知ブロック36が、その各々が特定のビット線BLに結合されたNANDストリングのグループにつき提供される。各感知ブロック36は、メモリコントローラ(図5には示されず)を備えることができる。各センスブロック36はまた、各NANDストリングの感知モジュールも備える。代替的に、感知ブロック36は、偶数又は奇数のビット線などのビット線の間隔に結合され得る。
読み取り動作中、コントローラは、コンピュータ、スマートフォン、又はラップトップコンピュータなどのホストデバイスからの要求を受信することができる。コントローラは、適切な信号を制御線に印加して、選択されたワード線の記憶素子を感知させることによって、読み出し/書き込み回路68に3Dメモリ100の特定の記憶素子からビットを読み取らせることができる。したがって、積み重ねられた構成で複数の導電チャネルを有する3Dメモリ100は、1つ以上の記憶素子から読み出され、それにデータを書き込むように構成され得る。
図7は、セル301の例示的なワード線300の断面図を示す。セル301は、示されるようにストリング0番、1番、2番、及び3番に分割されてもよい。上述のように、セルのそれぞれは、導電チャネルの断面を含む。理想的な状況では、各セルは、互いに物理的に同一である。しかしながら、実際には、製造のばらつきに部分的に起因して、セルの物理的構造は、あるセルが他のセルよりも速くプログラムできるように、1つのセルから別のセルまでわずかに変化し得る。
図7に示すように、あるストリング(ストリング1番及びストリング2番)は、酸化物と窒化物との交互の層を通って形成されたトレンチ303によって分離され、外側ストリング(ストリング0番及びストリング3番)の外側に追加のトレンチ303が存在する。トレンチに隣接するセル(又はメモリホール)は、「外側」メモリホールと称され、一方、トレンチから更に遠いセルは、「内側」メモリホールと称される。
3Dメモリのいくつかの製造プロセスは、製造中に実行されるエッチングプロセスを支配する傾向があるフィルム堆積プロセスを含むことができる。これらのタイプの製造プロセスでは、外側メモリホールは、一般的に、内側メモリホールよりも遅くプログラムされる。しかしながら、3Dメモリの他の製造プロセスは、製造中にフィルム堆積プロセスを支配する傾向があるエッチングプロセスを含むことができる。これらのタイプの製造プロセスでは、内側メモリホールは、一般的に、外側メモリホールよりも遅くプログラムされる。しかしながら、3Dメモリ構造内のメモリセルのサブグループの物理的位置は、製造プロセス中に導入されるこの変動に起因して、又はデバイスの使用によって誘発される摩耗の結果として、常にその相対的なプログラミング速度を決定するわけではないことに留意されたい。また、サイクリング劣化は、異なるメモリセル、又はメモリセルのサブグループの相対的なプログラミング速度を経時的にシフトさせることもできる。
上述のように、ワード線のセルは、「階層」と呼ばれるサブグループに分割されてもよい。各階層は、特定のセンス増幅器グループと電気的に導通しているセルの別個のグループを含む。各ビット線は、感知増幅器グループに結合される。したがって、各階層は、ビット線を介して特定の感知増幅器グループと電気的に通信するメモリセルのグループを含む。
図6は、プログラムされ、かつスキャンされるセルの例示的なワード線300を示す。図示のように、セルは階層0番、1番、2番、及び3番を含む階層に分割されてもよい。この場合、階層0番は最も内側のセルを含み、階層1番は最も外側のセルを含み、階層2番は最も内側のセルに隣接するセルを含み、階層3番は最も外側のセルに隣接するセルを含む。しかしながら、これは単なる例示であり、ワード線300は、図6に示されるものとは異なる方法で階層に分割されてもよいことに留意されたい。
関連技術の1階層スキャン方法に戻って参照すると、内側セルを含む階層(階層0番)は、典型的には、1階層スキャンのために選択される。なぜなら、上述のように、この階層は、特定の製造プロセスに部分的に基づいて、遅い階層であると推定されるからである。しかしながら、論じられるように、速い階層である内側セルを含む階層0番をもたらす製造作業又は他の変形も存在する。このような状況では、関連技術の1階層スキャンは、図4A及び4Bに関して上述したように、実際には、ワード線のセルを代表するものではないときに、数値閾値が到達されたことを示す。
図8は、例示的な実施形態による、動的1階層スキャン方法を示す。本明細書に記載される方法は、本明細書に記載されるもの、並びに想定され得る任意の他の好適なメモリデバイス及びシステムを含む、様々な異なるメモリデバイス及びシステムのいずれかと共に使用することができる。
この例示的な実施形態によれば、プログラムコマンドが受信され(701)、プログラムループ720が開始され、多数回i(1≦i≦n)実行される。第1のプログラムループでは、ワード線(702)を介して各セルに第1のプログラミング電圧VPGMが印加される。次いで、検証電圧がワード線に印加され、階層0番のセルがカウントされて、階層0番のセルのどれが検証レベルよりも大きいVtを有するかが判定される(703)。階層0番は遅いセルであると推定される最も内側のセルを含むので選択される。階層0番のセルのカウントに基づいて、検証レベルに到達していないカウントされたセルの数(又は割合)#が数値閾値未満であるかどうかが判定される(704)。検証レベルに達しないカウントされたセルの数(又は割合)#が数値閾値よりも大きい場合(704:いいえ)は、プロセスは継続し、別のプログラムループ720が実行される。各後続のプログラムループ1〜nでは、VPGMがVPGMi+1=VPGM+ΔVPGMであるように増大され(705)、増大されたVPGMi+1がワード線に印加される(702)。しかしながら、検証レベルに達しないカウントされたセルの数(又は割合)が数値閾値未満である場合(704:はい)は、追加のループ730が開始される。
追加プログラムループ730の最初のループで、ワード線に検証電圧が印加され、追加の選択された階層1番のどのセルが検証レベルよりも大きいVtを有するかを判定するために追加の選択された階層1番のセルがカウントされる(706)。階層1番は、速いセルであると推定される最外部セルを含むので、追加の階層として選択される。階層1番のセルのカウントに基づいて、検証レベルに到達していないカウントされたセルの数(又は割合)が数値閾値未満であるかどうかが判定される(707)。検証レベルに達しないカウントされたセルの数(又は割合)が数値閾値よりも大きい場合(707:いいえ)は、プロセスは継続し、別の追加のループ730を進める。VPGMi+1=VPGM+ΔVPGMであるようにVPGMが増大され(709)、ワード線が増大したVPGMi+1で再度プログラムされ(710)、検証電圧が再度ワード線に印加され、階層1番のセルが再度カウントされる(706)。検証レベルに達しないセルの数(又は割合)が数値閾値未満である(707:はい)場合は、プロセスは終了される(708)。
図9A及び図9Bは、関連技術の1階層スキャンが、遅い階層である階層0番上で実行されるとき(図9A)の、及び、関連技術の1階層スキャンが、速い階層である階層0番上で実行されるとき(図9B)の、例示的な結果を示す。図1に関して論じたように、プログラミングが、各プログラムループ120で、関連技術の1階層スキャン方法を使用して実行されるとき、検証レベルよりも大きいVtを有する単一階層(最も内側のセルを含む階層0番)のセルがカウントされる。図9Aの実施例のVt分布チャートに示すように、カウントされた階層0番は、遅い階層であり、階層1番は、速い階層である。上で論じたように、内側セルを有する階層は、この階層が遅くなると予測されるので、カウントのために選択される。この実施例によれば、最後のプログラムループで、いくつかのプログラムループが実行された場合(図9Aの状態A〜Gが生じる)、階層0番のセルの数は、検証レベルに達した階層0番のセルの数(又は割合)が数値閾値未満であることを示し(810)、プログラムループが終了される。図9Aのこの実施例では、階層0番のセルが実際には遅いセルであり、階層1番のセルが実際には速いセルであるので、検証スキャンが階層0番のカウントされたセルが数値閾値を満たすことを示すとき、最終Vt分布Gが示すように、階層1番のセルも数値閾値を満たす820。したがって、更なるプログラムループが必要とされず、最終Vt分布が許容可能である。
図9Aの実施例とは対照的に、図9Bの実施例のVt分布チャートに示されるように、カウントされた階層0番は、最内層を含むことに起因して遅い階層であると予測されているが、実際には速い階層であり、階層1番は、遅い階層である。この実施例によれば、同じ数のプログラムループが実行されたとき(図8Gの状態A〜Gになる)は、最後のプログラムループでは、検証レベルよりも大きいVtを有する階層0番のセルのカウントは、検証レベルに達した階層0番のセルの数(又は割合)が数値閾値未満であることを示し(830)、プログラムループが終了される。しかしながら、実際には、カウントされた階層0番は最速の階層であるため、この最後のループの後の真のVt分布は、図9Bの影付き領域に示されるように、まだ検証レベルに到達していない多くのセルが存在することを示す下部テールを含む。したがって、更なるプログラムループは実行されないが、最終Vt分布840は許容できない。これは、図1の関連技術の方法に固有の問題を示す。
図9A及び図9Bとは対照的に、図10A及び図10Bは、例示的な実施形態に従って動的1階層スキャンが実行されるときの例示的な結果を示しており、1階層スキャンが最初に遅い階層である段階0番で実行されるとき(図10A)、及び1階層スキャンが最初に速い階層である階層0番で実行されるとき(図10B)の、例示的な結果を示す。
図9A及び図9Bの関連技術の実施例と同様に、図10A及び図10Bの例示的な実施形態に関連して、プログラムループ720が実行され、検証レベルよりも高いVtを有する階層0番のセルがカウントされる階層0番の1階層スキャンを含む。階層0番は、遅いと推定される最も内側のセルを含むので選択される。
Vt分布チャートに示すように、図10Aの実施例では、階層0番は、遅い階層であり、階層1番は、図9Aの関連技術の実施例のように、速い階層である。図9Aの関連技術の実施例と同様に、図10Aのこの例示的な実施形態によれば、いくつかのプログラムループ720が実行された(図10Aの状態A〜Gになる)とき、最後のプログラムループで、階層0番のセルのカウントは、検証レベルに達した階層0番のセルの数(又は割合)が数値閾値未満であることを示し(910)、プログラムループ720が終了される。図8の動的1階層スキャンに従って、追加プログラムループ730が開始され、階層1番は、最も外側のセルを含むので、検証スキャンのために選択され、したがって、速い階層であると予測される。第1の追加プログラムループでは、任意のVPGMを印加する前に、階層1番のセルのカウントが、検証レベルに達した階層1番のセルの数(又は割合)が数値閾値未満であることを示し(920)、追加プログラムループは終了される。図10Aのこの実施例では、階層0番のセルが実際には遅いセルであり、階層1番のセルは実際には速いセルであるので、初期プログラムループ内の階層0番セル上で実行された検証スキャンが、階層0番のカウントされたセルが数値閾値を満たすことを示すときは、追加プログラムループ内の階層1番のセル上で実行される検証スキャンも、最終Vt分布930が示すように、階層1番のカウントされたセルが数値閾値を満たすことを示す。したがって、更なるプログラムループが必要ではなく、最終Vt分布が許容可能である。
図10BのVt分布チャートに示されるような図10Aの実施例とは対照的に、初期プログラムループのために選択された階層0番は、最も内側のセルを含むことに起因して、遅い階層であると予測されているが、実際には、速い階層であり、階層1番は遅い階層である。この例示的な実施形態によれば、いくつかのプログラムループ720が実行された(図10Bの状態A〜Gになる、940)とき、最後のループで、検証レベルよりも高いVtを有する階層0番のセルのカウントは、検証レベルに達した階層0番のセルの数(又は割合)が数値閾値未満であることを示し、プログラムループが終了されることを示す。しかしながら、実際には、スキャンされた階層0番は速い階層であるため、最後のプログラムループの後の状態Gでの全てのセルの真のVt分布は、950の影付き領域として示されるように、まだ検証レベルに到達していない多くのセルが存在することを示す下部テールを含む。
図1の関連技術とは対照的に、動的1階層スキャンのこの例示的な実施形態によれば、プロセスは完了しておらず、別の追加ループ730が実行される。この場合、図8に示すように、追加プログラムループ730は、追加のループ(706)のために選択された階層1番のスキャニングによって開始される。この実施例における階層1番のスキャンは、階層1番の遅いセルのカウントを含むので、このスキャンは、数値閾値が満たされていないことを示す。したがって、第1の追加ループでは、VPGMは上昇され(709)、かつ、ワード線に再度印加される。検証レベルよりも高いVtを有する階層1番のセルのその後のカウントは、検証レベルに達した階層1番のセルの数(又は割合)が数値閾値満であること(960)を示し、追加プログラムループが終了されることを示す。したがって、図9B及び10Bの比較から明らかなように、追加プログラムループは、下部テールの問題を修正することができ、最終Vt分布は許容可能である(970)。したがって、図8及び10Bに関して説明されるように、例示的な追加プログラムループの使用は、関連技術の1階層スキャンに関連する問題を改善することができる。
出願人は、図10Bの例示的な実施形態によれば、1つの追加ループの後に、数値閾値に達することに留意する。しかしながら、当業者には理解されるように、それぞれが連続的により高いVPGMを印加する2つ以上の追加ループが必要とされ得る。
図11は、別の例示的な実施形態による、動的1階層スキャンの方法を示す。図8の動的1階層スキャンの方法とは対照的に、この実施形態によれば、単一の追加プログラムループ730ではなく、2つ以上の追加の階層がスキャンされるように、3つの追加プログラムループ1030、1040、及び1050が存在する。この例示的な実施形態によれば、プログラムコマンドが受信され1001、プログラムループ1020及び一次追加プログラムループ1030が数回実行される。プログラムループ1020及び一次追加プログラムループ1030は、図8に関して論じたようなプログラムループ720及び追加プログラムループ730と、それぞれ、同等であり、その詳細は繰り返さない。
ここで、図8に関して論じた例示的な実施形態とは異なり、一次追加ループ1030で、検証レベルに達しない階層1番のセルの数(又は割合)が、数値閾値未満である場合(1007:はい)は、プロセスは終了されない。そうではなく、プロセスは、二次追加プログラムループ1040に進む。
図11のこの例示的な実施形態では、ワード線は、図6に示すような4つの階層0番、1番、2番、及び3番に分割されている。階層0番は、最も内側のセルを含み、最も遅い階層と推定され、階層1番は、最も外側のセルを含み、最も速い階層と推定され、階層2番は、最も内側のセルに隣接するセルを含み、第2の最も遅い階層であると推定され、セル3番は、最も外側のセルに隣接するセルを含み、第2の最も速い階層であると推定される。
ここで、一次追加ループ1030で、検証レベルに達しないスキャンされたセルの数が数値閾値未満である場合(1007:はい)は、プロセスは、二次追加ループ1040に進む。二次追加ループでは、検証電圧がワード線に印加され、検証レベルよりも高いVtを有する階層2番のセルがカウントされ(1011)、検証レベルに達しない階層1番のセルの数が数値閾値よりも大きい場合(1012:いいえ)は、VPGMが増大され(1013)、ワード線に印加される(1014)。検証電圧がワード線に印加され、検証レベルよりも高いVtを有する階層2番のセルがカウントされる(1011)。検証レベルに達しない階層2番のセルの数が数値閾値未満である場合(1012:はい)は、プロセスは、三次追加ループ1050に進む。
三次追加のループでは、検証電圧がワード線に印加され、検証レベルよりも高いVtを有する階層3番のセルがカウントされ(1015)、検証レベルに達しない階層3番のセル数が数値閾値よりも大きい場合(1016:いいえ)は、VPGMが増大され(1017)、ワード線に印加される(1018)。次いで、検証電圧がワード線に印加され、検証レベルよりも高いVtを有する階層3番のセルがカウントされる。検証レベルに達しないカウントされたセルの数が数値閾値未満である場合(1016:はい)は、プロセスが終了される(1020)。
この例示的な実施形態によれば、この方法は、階層1番、2番、及び3番のセルがカウントされる3つの追加ループを含む。しかしながら、当業者には理解されるように、3つより多い又は少ない追加のループが存在してもよく、スキャンされる具体的な階層は変化し得る。
図12は、例示的な実施形態による図8及び11の方法を実施するように構成されたシステム200及びデバイス250を示す概略ブロック図である。コンピューティングデバイス250は、メモリデバイス220のメモリ媒体222のための1つ以上の動的1階層回路240を備える。
メモリデバイス220は、コンピューティングデバイス250のメモリシステム200上で少なくとも部分的に動作し、かつ/又はこれと通信してもよく、コンピューティングデバイス250は、プロセッサ211、揮発性メモリ212、及び通信インターフェース213を備え得る。プロセッサ211は、1つ以上の中央処理装置(CPU)、1つ以上の汎用プロセッサ、1つ以上の特定用途向けプロセッサ、1つ以上のプロセッサコアなどを備えることができる。
動的1階層回路240は、メモリ素子223の縁部及び/若しくは周辺部に、又はそこに向かって、メモリ媒体222のアレイに隣接して、及び/又はその隣に配設されてもよい。代替的に、動的1階層回路は、メモリ媒体222(例えば、アレイと平行であり、かつアレイからオフセットされた、アレイの下のCMOS又は他の回路等)のアレイとは異なる集積回路デバイスのレベル、層、及び/又はプレーン上に配設されてもよい。動的1階層回路は、限定はされないが、例えば、特定の階層のセルが検証レベルに到達したかどうかを自動的に判定すること、検証レベルに到達していないセルの数が数値閾値未満であるかどうかを自動的に判定すること、を含む、本明細書に記載された方法の動作を自動的に実行することができる。
図13は、例示的な実施形態による、動的1階層回路を示すブロック図である。動的1階層回路は、状態変化/プログラミング回路251、識別回路252、及び判定/カウント回路253を備える。状態変更/プログラミング回路は、記載されるような、1つ以上のプログラムループ及び/又は1つ以上の追加プログラムループを実行又は送達するように構成された任意の回路であってもよい。例えば、プログラミング回路251は、図8及び11を参照して本明細書で説明するように、ループ720、730、1020、1030、1040、及び1050に含まれる動作のうちの任意の1つ以上を実行することができる。
判定/カウント回路253は、検証レベルに達した任意の1つ以上の階層のメモリセルの総数をカウントし、数値閾値が満たされたかどうかを判定するように構成された任意の回路であってもよい。例えば、判定/カウント回路253は、図8及び11を参照して本明細書に記載されるように、動作704、707、1004、1007、1012、及び1016のうちの任意の1つ以上を実行することができる。
メモリデバイス220は、コンピューティングデバイス210に対して任意の1つ以上の様々な位置に配設されてもよく、1つ以上のプリント回路基板、ストレージハウジング、及び/又は他の機械的及び/若しくは電気的支持構造体上に配設された半導体チップ若しくはパッケージ、又は他の集積回路デバイスなどの1つ以上のメモリ素子223を備えてもよい。例えば、メモリデバイス1120は、1つ以上のダイレクトインラインメモリモジュール(DIMM)カード、1つ以上の拡張カード及び/若しくはドータカード、メモリカード、ユニバーサルシリアルバス(USB)ドライブ、ソリッドステートドライブ(SSD)若しくは他のハードドライブデバイスを備えてもよく、かつ/又は別のメモリ及び/若しくはストレージフォームファクタを有してもよい。メモリデバイス220は、コンピューティングデバイス210のマザーボードと一体化され、かつ/又はマザーボード上に実装されてもよいし、コンピューティングデバイス210のポート及び/又はスロットに搭載されてもよいし、異なるコンピューティングデバイス210上に及び/又は外部バスを介してコンピューティングデバイス210と通信しているネットワーク215上の専用のストレージ機器(例えば、外部ハードドライブ)上に実装される等してもよい。
メモリ媒体222の素子223は、ランダムアクセスメモリ(RAM)、ダイナミックRAM(DRAM)、シンクロナスDRAM(SDRAM)、ダブルデータレート(DDR)SDRAM、スタティックRAM(SRAM)、サイリスタRAM(T−RAM)、ゼロキャパシタRAM(Z−RAM)等の、揮発性メモリ媒体222を備えてもよい。代替的に、メモリ媒体222の素子223は、ReRAM、メモリスタメモリ、プログラマブルメタライゼーションセルメモリ、相変化メモリ(PCM、PCME、PRAM、PCRAM、Ovonic Unified Memory、Chalcogenide RAM、又はC−RAM)、NANDフラッシュメモリ(例えば、2D NANDフラッシュメモリ、3D NANDフラッシュメモリ)、NORフラッシュメモリ、ナノランダムアクセスメモリ(ナノRAM又はNRAM)、ナノクリスタルワイヤベースメモリ、シリコン酸化物系のサブ−10ナノメートルプロセスメモリ、グラフェンメモリ、シリコン酸化物窒化物酸化物シリコン(SONOS)メモリ、プログラマブルメタライゼーションセル(PMC)メモリ、導電性ブリッジングRAM(CBRAM)、磁気抵抗RAM(MRAM)、磁気ストレージ媒体(例えば、ハードディスク、テープ)、光ストレージ媒体等の、不揮発性メモリ媒体222を備えてもよい。したがって、メモリデバイス220は、例えば、記憶された電圧レベル又は記憶された抵抗レベルに依存し得る。メモリ媒体222の1つ以上の素子223は、ある実施形態では、ストレージクラスメモリ(SCM)を備える。
メモリデバイス220は、プロセッサ211のメモリバス上に(例えば、揮発性メモリ212と同じメモリバス上に、揮発性メモリ212とは異なるメモリバス上に、又は揮発性メモリ212と置き換えて、等で)配設されてもよい。代替的に、メモリデバイス220は、ペリフェラルコンポーネントインターコネクトエクスプレス(PCI Express又はPCIe)バス、シリアルアドバンスドテクノロジーアタッチメント(SATA)バス、パラレルアドバンスドテクノロジーアタッチメント(PATA)バス、スモールコンピュータシステムインターフェース(SCSI)バス、ファイヤワイヤバス、ファイバチャネル接続、ユニバーサルシリアルバス(USB)、PCIeアドバンスドスイッチング(PCIe−AS)バス等の、コンピューティングデバイス210の周辺バス上に配設されてもよい。代替的に、メモリデバイス1120は、イーサネットネットワーク、インフィニバンドネットワーク、ネットワーク215上のスモールコンピュータシステムインターフェース(SCSI)リモートダイレクトメモリアクセス(RDMA)、ストレージエリアネットワーク(SAN)、ローカルエリアネットワーク(LAN)、インターネット等のワイドエリアネットワーク(WAN)、別の有線及び/又は無線ネットワーク215等の、データネットワーク215上に配設されてもよい。
コンピューティングデバイス210は、非一時的なコンピュータ可読のストレージ媒体214を追加で備えてもよい。コンピュータ可読のストレージ媒体214は、コンピューティングデバイス210(例えば、プロセッサ211)に、本明細書に記載される方法のうちの1つ以上のステップを実行させるように構成された実行可能命令を記憶していてもよい。例えば、動的1階層回路240は、メモリ素子223のハードウェア、デバイスドライバのコンピュータ実行可能プログラムコード、メモリコントローラ226のファームウェア、及び/又はメモリ素子223のためのメモリ媒体コントローラ、別の電気構成要素などを備えることができる。動的1階層回路240は、メモリ素子223(例えば、オンダイサブグループ選択回路240及び/又は他の集積ハードウェア)上に一体化されてもよい。不揮発性メモリコントローラ226は、バス227を介して不揮発性メモリ媒体222に通信可能に結合されてもよい。
メモリデバイス220は、1つ以上のメモリデバイス220かつ/、又はオンダイ動的1階層回路240を含む一つ以上のメモリ素子223を管理するメモリコントローラ226含み得る。メモリデバイス(複数可)220は、アドレス指定可能な複数の媒体記憶位置に配置及び/又は区画化されたソリッドステート記憶デバイス(複数可)及び/又は半導体記憶デバイス(複数可)などの記録デバイス、メモリデバイス、及び/又は記憶デバイスを備えてもよい。本明細書で使用されるとき、媒体記憶位置は、メモリの任意の物理的単位(例えば、メモリデバイス220上の任意の量の物理的記憶媒体)を指す。メモリ単位及び/又は領域は、限定されないが、ページ、メモリ区画、ブロック、セクタ、物理的記憶位置のコレクション又はセット(例えば、論理ページ、論理ブロック)等を含んでもよい。
本明細書に記載される例示的な実施形態は、限定する目的ではなく、記述的な意味でのみ考慮され得ることが理解され得る。各例示的な実施形態における特徴又は態様の説明は、他の例示的な実施形態における他の類似の特徴又は態様に利用可能であると見なされ得る。
例示的な実施形態について図面を参照して説明してきたが、当業者であれば、以下の特許請求の範囲によって定義される趣旨及び範囲から逸脱することなく、形態及び詳細の様々な変更がなされ得ることが理解されるであろう。
以下の項目は、出願時の特許請求の範囲に記載の要素である。
[項目1]
ワード線に結合されたメモリセルアレイであって、複数の別個のサブグループに編成された複数のメモリセルを含む、メモリセルアレイと、
プログラミング回路及び判定/カウント回路を備える動的1階層回路であって、プログラムループ及び追加プログラムループを実行するように構成されている、動的1階層回路と、を備え、
前記プログラムループは、
前記プログラミング回路が、前記ワード線に1つ以上のプログラミングパルスを印加し、前記ワード線に検証電圧を印加することと、
前記判定/カウント回路が、検証レベルに達した第1のメモリセルの数をカウントすることであって、前記第1のメモリセルは前記複数のサブグループの第1のサブグループ内にある、カウントすること、及び前記検証レベルに達した前記第1のメモリセルの前記数に基づいて、前記第1のサブグループが数値閾値を満たすかどうかを判定すること、を行うことと、
前記第1のサブグループが前記数値閾値を満たさない場合は、前記プログラミング回路が、前記プログラミングパルスの電圧を増大させ、前記プログラムループを繰り返すことと、
前記第1のサブグループが数値閾値を満たす場合は、前記動的1階層回路が、前記追加プログラムループを実行することと、を含み、
前記追加プログラムループは、
前記判定/カウント回路が、前記検証レベルに達した第2のメモリセルの数をカウントすることであって、前記第2のメモリセルは、前記複数のサブグループの第2のサブグループ内にある、カウントすること、及び前記検証レベルに達した前記第2のメモリセルの前記数に基づいて、前記第2のサブグループが前記数値閾値を満たすかどうかを判定すること、を行うことと、
前記第2のサブグループが前記数値閾値を満たさない場合は、前記プログラミング回路が前記プログラミングパルスの前記電圧を増大させ、前記ワード線に前記プログラミングパルスのうちの1つ以上を印加し、前記ワード線に前記検証電圧を印加し、前記動的1階層回路が前記追加プログラムループを繰り返すことと、を含む、不揮発性メモリ記憶システム。
[項目2]
前記第1のサブグループの前記第1のメモリセルが、それぞれ、トレンチに隣接しており、
前記第2のサブグループの前記第2のメモリセルが、前記第1のメモリセルが前記第2のメモリセルと前記トレンチとの間に配設されているように、前記トレンチから離間している、項目1に記載の不揮発性メモリ記憶システム。
[項目3]
前記追加プログラムループが、一次追加プログラムループであり、前記動的1階層回路が、二次追加プログラムループ及び三次追加プログラムループを実行するように更に構成されており、
前記第2のサブグループが前記数値閾値を満たす場合は、前記動的1階層回路が前記二次追加プログラムループを実行し、
前記二次追加プログラムループは、
前記判定/カウント回路が、前記検証レベルに達した第3のメモリセルの数をカウントすることであって、前記第3のメモリセルは、前記複数のサブグループの第3のサブグループ内にある、カウントすること、及び前記検証レベルに達した前記第3のメモリセルの前記数に基づいて、前記第3のサブグループが前記数値閾値を満たすかどうかを判定すること、を行うことと、
前記第3のサブグループが前記数値閾値を満たさない場合は、前記プログラミング回路が、前記プログラミングパルスの前記電圧を増大させ、前記ワード線に1つ以上のプログラミングパルスを印加し、前記ワード線に前記検証電圧を印加し、前記動的1階層回路が前記二次追加プログラムループを繰り返すことと、
前記第3のサブグループが前記数値閾値を満たす場合は、前記動的1階層回路が前記三次追加プログラムループを実行することと、を含み、
前記三次追加プログラムループは、
前記プログラミング回路が、前記ワード線に前記検証電圧を印加することと、
前記判定/カウント回路が、前記検証レベルに達した第4のメモリセルの数をカウントすることであって、前記第4のメモリセルは、前記複数のサブグループの第4のサブグループ内にある、カウントすること、及び前記検証レベルに達した前記第4のメモリセルの前記数に基づいて、前記第4のサブグループが前記数値閾値を満たすかどうかを判定すること、を行うことと、
前記第4のサブグループが前記数値閾値を満たさない場合は、前記プログラミング回路が前記プログラミングパルスの前記電圧を増大させ、前記ワード線に1つ以上のプログラミングパルスを印加し、前記ワード線に前記検証電圧を印加し、前記動的1階層回路が前記三次追加プログラムループを繰り返すことと、を含む、項目1に記載の不揮発性メモリ記憶システム。
[項目4]
前記第1のサブグループの前記第1のメモリセルが、それぞれ、トレンチに隣接しており、
前記第2のサブグループの前記第2のメモリセルが、前記第1のメモリセルが前記第2のメモリセルと前記トレンチとの間に配設されているように、前記トレンチから離間されており、
前記第3のサブグループの前記第3のメモリセルが、前記第1のメモリセルに隣接しており、前記第1のメモリセルと前記第2のメモリセルとの間に配設されており、
前記第4のサブグループの前記第4のメモリセルが、前記第2のメモリセルに隣接しており、前記第3のメモリセルと前記第2のメモリセルとの間に配設されている、項目3に記載の不揮発性メモリ記憶システム。
[項目5]
メモリプログラミングの方法であって、前記方法は、
プログラムループを実行することを含み、前記プログラムループを実行することは、
複数の別個のサブグループに編成された複数のメモリセルを含むメモリセルアレイに結合されたワード線に1つ以上のプログラミングパルスを印加することと、
前記ワード線に検証電圧を印加することと、
検証レベルに達した第1のメモリセルの数をカウントすることであって、前記第1のメモリセルは、前記複数のサブグループの第1のサブグループ内にある、カウントすることと、
前記検証レベルに達した前記第1のメモリセルの前記数に基づいて、前記第1のサブグループが数値閾値を満たすかどうかを判定することと、
前記第1のサブグループが前記数値閾値を満たさない場合は、前記プログラミングパルスの電圧を増大させ、前記プログラムループを繰り返すことと、
前記数値閾値が満たされた場合は、追加プログラムループを実行することと、を含み、
前記追加プログラムループは、
前記検証レベルに達した第2のメモリセルの数をカウントすることであって、前記第2のメモリセルは、前記複数のサブグループの第2のサブグループ内にある、カウントすることと、
前記検証レベルに達した前記第2のメモリセルの前記数に基づいて、前記第2のサブグループが前記数値閾値を満たすかどうかを判定することと、
前記第2のサブグループが前記数値閾値を満たさない場合は、前記プログラミングパルスの前記電圧を増大させ、前記ワード線に前記プログラミングパルスのうちの1つ以上を印加し、前記ワード線に前記検証電圧を印加し、前記追加プログラムループを繰り返すことと、を含む、方法。
[項目6]
前記第1のサブグループの前記第1のメモリセルが、それぞれ、トレンチに隣接しており、
前記第2のサブグループの前記第2のメモリセルが、前記第1のメモリセルが前記第2のメモリセルと前記トレンチとの間に配設されているように、前記トレンチから離間している、項目5に記載の方法。
[項目7]
前記追加プログラムループが、一次追加プログラムループであり、前記方法が、
前記第2のサブグループが前記数値閾値を満たす場合は、二次追加プログラムループを実行すること、を更に含み、
前記二次追加プログラムループは、
前記検証レベルに達した第3のメモリセルの数をカウントすることであって、前記第3のメモリセルは、前記複数のサブグループの第3のサブグループ内にある、カウントすることと、
前記検証レベルに達した前記第3のメモリセルの前記数に基づいて、前記第3のサブグループが前記数値閾値を満たすかどうかを判定することと、
前記第3のサブグループが前記数値閾値を満たさない場合は、前記プログラミングパルスの前記電圧を増大させ、前記ワード線に前記プログラミングパルスのうちの1つ以上を印加し、前記ワード線に前記検証電圧を印加し、前記二次追加プログラムループを繰り返すことと、
前記第2のサブグループが前記数値閾値を満たす場合は、三次追加プログラムループを実行することと、を含み、
前記三次追加プログラムループは、
前記検証レベルに達した第4のメモリセルの数をカウントすることであって、前記第4のメモリセルは、前記複数のサブグループの第4のサブグループ内にある、カウントすることと、
前記検証レベルに達した前記第4のメモリセルの前記数に基づいて、前記第4のサブグループが前記数値閾値を満たすかどうかを判定することと、
前記第4のサブグループが前記数値閾値を満たさない場合は、前記プログラミングパルスの前記電圧を増大させ、前記ワード線に前記プログラミングパルスのうちの1つ以上を印加し、前記ワード線に前記検証電圧を印加し、前記三次追加プログラムループを繰り返すことと、を含む、項目5に記載の方法。
[項目8]
前記第1のサブグループの前記第1のメモリセルが、それぞれ、トレンチに隣接しており、
前記第2のサブグループの前記第2のメモリセルが、前記第1のメモリセルが前記第2のメモリセルと前記トレンチとの間に配設されているように、前記トレンチから離間されており、
前記第3のサブグループの前記第3のメモリセルが、前記第1のメモリセルに隣接しており、かつ、前記第1のメモリセルと前記第2のメモリセルとの間に配設されており、
前記第4のサブグループの前記第4のメモリセルが、前記第2のメモリセルに隣接しており、かつ、前記第3のメモリセルと前記第2のメモリセルとの間に配設されている、項目7に記載の方法。
[項目9]
プログラムを記録している不揮発性コンピュータ可読媒体であって、前記プログラムは、プロセッサによって実行されたとき、前記プロセッサに、
プログラムループを実行することを含む方法を実行させ、前記プログラムループを実行することは、
複数の別個のサブグループに編成された複数のメモリセルを含むメモリセルアレイに結合されたワード線に1つ以上のプログラミングパルスを印加することと、
前記ワード線に検証電圧を印加することと、
検証レベルに達した第1のメモリセルの数をカウントすることであって、前記第1のメモリセルは、前記複数のサブグループの第1のサブグループ内にある、カウントすることと、
前記検証レベルに達した前記第1のメモリセルの前記数に基づいて、前記第1のサブグループが数値閾値を満たすかどうかを判定することと、
前記第1のサブグループが前記数値閾値を満たさない場合は、前記プログラミングパルスの電圧を増大させ、前記プログラムループを繰り返すことと、
前記数値閾値が満たされる場合は、追加プログラムループを実行することと、を含み、
前記追加プログラムループは、
前記ワード線に前記検証電圧を印加することと、
前記検証レベルに達した第2のメモリセルの数をカウントすることであって、前記第2のメモリセルは、前記複数のサブグループの第2のサブグループ内にある、カウントすることと、
前記検証レベルに達した前記第2のメモリセルの前記数に基づいて、前記第2のサブグループが前記数値閾値を満たすかどうかを判定することと、
前記第2のサブグループが前記数値閾値を満たさない場合は、前記プログラミングパルスの前記電圧を増大させ、前記ワード線に前記プログラミングパルスのうちの1つ以上を印加し、前記ワード線に前記検証電圧を印加し、前記追加プログラムループを繰り返すことと、を含む、不揮発性コンピュータ可読媒体。
[項目10]
前記第1のサブグループの前記第1のメモリセルが、それぞれ、トレンチに隣接しており、
前記第2のサブグループの前記第2のメモリセルが、前記第1のメモリセルが前記第2のメモリセルと前記トレンチとの間に配設されているように、前記トレンチから離間している、項目9に記載の不揮発性コンピュータ可読媒体。
[項目11]
前記追加プログラムループが、一次追加プログラムループであり、前記方法が、
前記第2のサブグループが前記数値閾値を満たす場合は、二次追加プログラムループを実行すること、を更に含み、
前記二次追加プログラムループは、
前記ワード線に前記検証電圧を印加することと、
前記検証レベルに達した第3のメモリセルの数をカウントすることであって、前記第3のメモリセルは、前記複数のサブグループの第3のサブグループ内にある、カウントすることと、
前記検証レベルに達した前記第3のメモリセルの前記数に基づいて、前記第3のサブグループが前記数値閾値を満たすかどうかを判定することと、
前記第3のサブグループが前記数値閾値を満たさない場合は、前記プログラミングパルスの前記電圧を増大させ、前記ワード線に前記プログラミングパルスのうちの1つ以上を印加し、前記ワード線に前記検証電圧を印加し、前記二次追加プログラムループを繰り返すことと、
前記第2のサブグループが前記数値閾値を満たす場合は、三次追加プログラムループを実行することと、を含み、
前記三次追加プログラムループは、
前記ワード線に前記検証電圧を印加することと、
前記検証レベルに達した第4のメモリセルの数をカウントすることであって、前記第4のメモリセルは、前記複数のサブグループの第4のサブグループ内にある、カウントすることと、
前記検証レベルに達した前記第4のメモリセルの前記数に基づいて、前記第4のサブグループが前記数値閾値を満たすかどうかを判定することと、
前記第4のサブグループが前記数値閾値を満たさない場合は、前記プログラミングパルスの前記電圧を増大させ、前記ワード線に前記プログラミングパルスのうちの1つ以上を印加し、前記ワード線に前記検証電圧を印加し、前記三次追加プログラムループを繰り返すことと、を含む、項目9に記載の不揮発性コンピュータ可読媒体。
[項目12]
前記第1のサブグループの前記第1のメモリセルが、それぞれ、トレンチに隣接しており、
前記第2のサブグループの前記第2のメモリセルが、前記第1のメモリセルが前記第2のメモリセルと前記トレンチとの間に配設されているように、前記トレンチから離間されており、
前記第3のサブグループの前記第3のメモリセルが、前記第1のメモリセルに隣接しており、かつ、前記第1のメモリセルと前記第2のメモリセルとの間に配設されており、
前記第4のサブグループの前記第4のメモリセルが、前記第2のメモリセルに隣接しており、かつ、前記第3のメモリセルと前記第2のメモリセルとの間に配設されている、項目11に記載の不揮発性コンピュータ可読媒体。

Claims (12)

  1. ワード線に結合されたメモリセルアレイであって、複数の別個のサブグループに編成された複数のメモリセルを含む、メモリセルアレイと、
    プログラミング回路及び判定/カウント回路を備える動的1階層回路であって、プログラムループ及び追加プログラムループを実行するように構成されている、動的1階層回路と、を備え、
    前記プログラムループは、
    前記プログラミング回路が、前記ワード線に1つ以上のプログラミングパルスを印加し、前記ワード線に検証電圧を印加することと、
    前記判定/カウント回路が、検証レベルに達した第1のメモリセルの数をカウントすることであって、前記第1のメモリセルは前記複数のサブグループの第1のサブグループ内にある、カウントすること、及び前記検証レベルに達した前記第1のメモリセルの前記数に基づいて、前記第1のサブグループが数値閾値を満たすかどうかを判定すること、を行うことと、
    前記第1のサブグループが前記数値閾値を満たさない場合は、前記プログラミング回路が、前記プログラミングパルスの電圧を増大させ、前記プログラムループを繰り返すことと、
    前記第1のサブグループが数値閾値を満たす場合は、前記動的1階層回路が、前記追加プログラムループを実行することと、を含み、
    前記追加プログラムループは、
    前記判定/カウント回路が、前記検証レベルに達した第2のメモリセルの数をカウントすることであって、前記第2のメモリセルは、前記複数のサブグループの第2のサブグループ内にある、カウントすること、及び前記検証レベルに達した前記第2のメモリセルの前記数に基づいて、前記第2のサブグループが前記数値閾値を満たすかどうかを判定すること、を行うことと、
    前記第2のサブグループが前記数値閾値を満たさない場合は、前記プログラミング回路が前記プログラミングパルスの前記電圧を増大させ、前記ワード線に前記プログラミングパルスのうちの1つ以上を印加し、前記ワード線に前記検証電圧を印加し、前記動的1階層回路が前記追加プログラムループを繰り返すことと、を含む、不揮発性メモリ記憶システム。
  2. 前記第1のサブグループの前記第1のメモリセルが、それぞれ、トレンチに隣接しており、
    前記第2のサブグループの前記第2のメモリセルが、前記第1のメモリセルが前記第2のメモリセルと前記トレンチとの間に配設されているように、前記トレンチから離間している、請求項1に記載の不揮発性メモリ記憶システム。
  3. 前記追加プログラムループが、一次追加プログラムループであり、前記動的1階層回路が、二次追加プログラムループ及び三次追加プログラムループを実行するように更に構成されており、
    前記第2のサブグループが前記数値閾値を満たす場合は、前記動的1階層回路が前記二次追加プログラムループを実行し、
    前記二次追加プログラムループは、
    前記判定/カウント回路が、前記検証レベルに達した第3のメモリセルの数をカウントすることであって、前記第3のメモリセルは、前記複数のサブグループの第3のサブグループ内にある、カウントすること、及び前記検証レベルに達した前記第3のメモリセルの前記数に基づいて、前記第3のサブグループが前記数値閾値を満たすかどうかを判定すること、を行うことと、
    前記第3のサブグループが前記数値閾値を満たさない場合は、前記プログラミング回路が、前記プログラミングパルスの前記電圧を増大させ、前記ワード線に1つ以上のプログラミングパルスを印加し、前記ワード線に前記検証電圧を印加し、前記動的1階層回路が前記二次追加プログラムループを繰り返すことと、
    前記第3のサブグループが前記数値閾値を満たす場合は、前記動的1階層回路が前記三次追加プログラムループを実行することと、を含み、
    前記三次追加プログラムループは、
    前記プログラミング回路が、前記ワード線に前記検証電圧を印加することと、
    前記判定/カウント回路が、前記検証レベルに達した第4のメモリセルの数をカウントすることであって、前記第4のメモリセルは、前記複数のサブグループの第4のサブグループ内にある、カウントすること、及び前記検証レベルに達した前記第4のメモリセルの前記数に基づいて、前記第4のサブグループが前記数値閾値を満たすかどうかを判定すること、を行うことと、
    前記第4のサブグループが前記数値閾値を満たさない場合は、前記プログラミング回路が前記プログラミングパルスの前記電圧を増大させ、前記ワード線に1つ以上のプログラミングパルスを印加し、前記ワード線に前記検証電圧を印加し、前記動的1階層回路が前記三次追加プログラムループを繰り返すことと、を含む、請求項1に記載の不揮発性メモリ記憶システム。
  4. 前記第1のサブグループの前記第1のメモリセルが、それぞれ、トレンチに隣接しており、
    前記第2のサブグループの前記第2のメモリセルが、前記第1のメモリセルが前記第2のメモリセルと前記トレンチとの間に配設されているように、前記トレンチから離間されており、
    前記第3のサブグループの前記第3のメモリセルが、前記第1のメモリセルに隣接しており、前記第1のメモリセルと前記第2のメモリセルとの間に配設されており、
    前記第4のサブグループの前記第4のメモリセルが、前記第2のメモリセルに隣接しており、前記第3のメモリセルと前記第2のメモリセルとの間に配設されている、請求項3に記載の不揮発性メモリ記憶システム。
  5. メモリプログラミングの方法であって、前記方法は、
    プログラムループを実行することを含み、前記プログラムループを実行することは、
    複数の別個のサブグループに編成された複数のメモリセルを含むメモリセルアレイに結合されたワード線に1つ以上のプログラミングパルスを印加することと、
    前記ワード線に検証電圧を印加することと、
    検証レベルに達した第1のメモリセルの数をカウントすることであって、前記第1のメモリセルは、前記複数のサブグループの第1のサブグループ内にある、カウントすることと、
    前記検証レベルに達した前記第1のメモリセルの前記数に基づいて、前記第1のサブグループが数値閾値を満たすかどうかを判定することと、
    前記第1のサブグループが前記数値閾値を満たさない場合は、前記プログラミングパルスの電圧を増大させ、前記プログラムループを繰り返すことと、
    前記数値閾値が満たされた場合は、追加プログラムループを実行することと、を含み、
    前記追加プログラムループは、
    前記検証レベルに達した第2のメモリセルの数をカウントすることであって、前記第2のメモリセルは、前記複数のサブグループの第2のサブグループ内にある、カウントすることと、
    前記検証レベルに達した前記第2のメモリセルの前記数に基づいて、前記第2のサブグループが前記数値閾値を満たすかどうかを判定することと、
    前記第2のサブグループが前記数値閾値を満たさない場合は、前記プログラミングパルスの前記電圧を増大させ、前記ワード線に前記プログラミングパルスのうちの1つ以上を印加し、前記ワード線に前記検証電圧を印加し、前記追加プログラムループを繰り返すことと、を含む、方法。
  6. 前記第1のサブグループの前記第1のメモリセルが、それぞれ、トレンチに隣接しており、
    前記第2のサブグループの前記第2のメモリセルが、前記第1のメモリセルが前記第2のメモリセルと前記トレンチとの間に配設されているように、前記トレンチから離間している、請求項5に記載の方法。
  7. 前記追加プログラムループが、一次追加プログラムループであり、前記方法が、
    前記第2のサブグループが前記数値閾値を満たす場合は、二次追加プログラムループを実行すること、を更に含み、
    前記二次追加プログラムループは、
    前記検証レベルに達した第3のメモリセルの数をカウントすることであって、前記第3のメモリセルは、前記複数のサブグループの第3のサブグループ内にある、カウントすることと、
    前記検証レベルに達した前記第3のメモリセルの前記数に基づいて、前記第3のサブグループが前記数値閾値を満たすかどうかを判定することと、
    前記第3のサブグループが前記数値閾値を満たさない場合は、前記プログラミングパルスの前記電圧を増大させ、前記ワード線に前記プログラミングパルスのうちの1つ以上を印加し、前記ワード線に前記検証電圧を印加し、前記二次追加プログラムループを繰り返すことと、
    前記第2のサブグループが前記数値閾値を満たす場合は、三次追加プログラムループを実行することと、を含み、
    前記三次追加プログラムループは、
    前記検証レベルに達した第4のメモリセルの数をカウントすることであって、前記第4のメモリセルは、前記複数のサブグループの第4のサブグループ内にある、カウントすることと、
    前記検証レベルに達した前記第4のメモリセルの前記数に基づいて、前記第4のサブグループが前記数値閾値を満たすかどうかを判定することと、
    前記第4のサブグループが前記数値閾値を満たさない場合は、前記プログラミングパルスの前記電圧を増大させ、前記ワード線に前記プログラミングパルスのうちの1つ以上を印加し、前記ワード線に前記検証電圧を印加し、前記三次追加プログラムループを繰り返すことと、を含む、請求項5に記載の方法。
  8. 前記第1のサブグループの前記第1のメモリセルが、それぞれ、トレンチに隣接しており、
    前記第2のサブグループの前記第2のメモリセルが、前記第1のメモリセルが前記第2のメモリセルと前記トレンチとの間に配設されているように、前記トレンチから離間されており、
    前記第3のサブグループの前記第3のメモリセルが、前記第1のメモリセルに隣接しており、かつ、前記第1のメモリセルと前記第2のメモリセルとの間に配設されており、
    前記第4のサブグループの前記第4のメモリセルが、前記第2のメモリセルに隣接しており、かつ、前記第3のメモリセルと前記第2のメモリセルとの間に配設されている、請求項7に記載の方法。
  9. プログラムを記録している不揮発性コンピュータ可読媒体であって、前記プログラムは、プロセッサによって実行されたとき、前記プロセッサに、
    プログラムループを実行することを含む方法を実行させ、前記プログラムループを実行することは、
    複数の別個のサブグループに編成された複数のメモリセルを含むメモリセルアレイに結合されたワード線に1つ以上のプログラミングパルスを印加することと、
    前記ワード線に検証電圧を印加することと、
    検証レベルに達した第1のメモリセルの数をカウントすることであって、前記第1のメモリセルは、前記複数のサブグループの第1のサブグループ内にある、カウントすることと、
    前記検証レベルに達した前記第1のメモリセルの前記数に基づいて、前記第1のサブグループが数値閾値を満たすかどうかを判定することと、
    前記第1のサブグループが前記数値閾値を満たさない場合は、前記プログラミングパルスの電圧を増大させ、前記プログラムループを繰り返すことと、
    前記数値閾値が満たされる場合は、追加プログラムループを実行することと、を含み、
    前記追加プログラムループは、
    前記ワード線に前記検証電圧を印加することと、
    前記検証レベルに達した第2のメモリセルの数をカウントすることであって、前記第2のメモリセルは、前記複数のサブグループの第2のサブグループ内にある、カウントすることと、
    前記検証レベルに達した前記第2のメモリセルの前記数に基づいて、前記第2のサブグループが前記数値閾値を満たすかどうかを判定することと、
    前記第2のサブグループが前記数値閾値を満たさない場合は、前記プログラミングパルスの前記電圧を増大させ、前記ワード線に前記プログラミングパルスのうちの1つ以上を印加し、前記ワード線に前記検証電圧を印加し、前記追加プログラムループを繰り返すことと、を含む、不揮発性コンピュータ可読媒体。
  10. 前記第1のサブグループの前記第1のメモリセルが、それぞれ、トレンチに隣接しており、
    前記第2のサブグループの前記第2のメモリセルが、前記第1のメモリセルが前記第2のメモリセルと前記トレンチとの間に配設されているように、前記トレンチから離間している、請求項9に記載の不揮発性コンピュータ可読媒体。
  11. 前記追加プログラムループが、一次追加プログラムループであり、前記方法が、
    前記第2のサブグループが前記数値閾値を満たす場合は、二次追加プログラムループを実行すること、を更に含み、
    前記二次追加プログラムループは、
    前記ワード線に前記検証電圧を印加することと、
    前記検証レベルに達した第3のメモリセルの数をカウントすることであって、前記第3のメモリセルは、前記複数のサブグループの第3のサブグループ内にある、カウントすることと、
    前記検証レベルに達した前記第3のメモリセルの前記数に基づいて、前記第3のサブグループが前記数値閾値を満たすかどうかを判定することと、
    前記第3のサブグループが前記数値閾値を満たさない場合は、前記プログラミングパルスの前記電圧を増大させ、前記ワード線に前記プログラミングパルスのうちの1つ以上を印加し、前記ワード線に前記検証電圧を印加し、前記二次追加プログラムループを繰り返すことと、
    前記第2のサブグループが前記数値閾値を満たす場合は、三次追加プログラムループを実行することと、を含み、
    前記三次追加プログラムループは、
    前記ワード線に前記検証電圧を印加することと、
    前記検証レベルに達した第4のメモリセルの数をカウントすることであって、前記第4のメモリセルは、前記複数のサブグループの第4のサブグループ内にある、カウントすることと、
    前記検証レベルに達した前記第4のメモリセルの前記数に基づいて、前記第4のサブグループが前記数値閾値を満たすかどうかを判定することと、
    前記第4のサブグループが前記数値閾値を満たさない場合は、前記プログラミングパルスの前記電圧を増大させ、前記ワード線に前記プログラミングパルスのうちの1つ以上を印加し、前記ワード線に前記検証電圧を印加し、前記三次追加プログラムループを繰り返すことと、を含む、請求項9に記載の不揮発性コンピュータ可読媒体。
  12. 前記第1のサブグループの前記第1のメモリセルが、それぞれ、トレンチに隣接しており、
    前記第2のサブグループの前記第2のメモリセルが、前記第1のメモリセルが前記第2のメモリセルと前記トレンチとの間に配設されているように、前記トレンチから離間されており、
    前記第3のサブグループの前記第3のメモリセルが、前記第1のメモリセルに隣接しており、かつ、前記第1のメモリセルと前記第2のメモリセルとの間に配設されており、
    前記第4のサブグループの前記第4のメモリセルが、前記第2のメモリセルに隣接しており、かつ、前記第3のメモリセルと前記第2のメモリセルとの間に配設されている、請求項11に記載の不揮発性コンピュータ可読媒体。
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