JP2020198144A - 高性能３ｄ ｎａｎｄの動的１階層スキャン - Google Patents

高性能３ｄ ｎａｎｄの動的１階層スキャン Download PDF

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Abstract

【課題】メモリセルアレイ上で動的１階層スキャンを実行するための方法及びシステムを提供する。【解決手段】メモリセルアレイは、複数のサブグループに編成された複数のメモリセルを含む。動的１階層スキャンは、数値閾値が満たされたかどうかを判定するために第１のサブグループのセルがカウントされるプログラムループを実行することを含む。数値閾値が第１のサブグループに関して満たされる場合は、第２のサブグループに関して数値閾値が満たされているかどうかを判定するために、第２のサブグループのセルがカウントされる少なくとも１つの追加プログラムループが実行される。【選択図】図８

Description

１．発明の分野
例示的実施形態と一致しているシステム、装置、及び方法は、３次元（３Ｄ）ＮＡＮＤフラッシュメモリのプログラミングに関し、より具体的には、３Ｄ ＮＡＮＤフラッシュメモリデバイスのための１階層プログラム検証動作に関する。
２．関連技術の説明
３Ｄ ＮＡＮＤフラッシュメモリは、メモリセルが複数の層に垂直に積み重ねられる不揮発性フラッシュメモリのタイプである。３Ｄ ＮＡＮＤは、２次元（２Ｄ）ＮＡＮＤ技術をスケーリングする際に遭遇する課題に対処して、ビット当たり、より低いコストでより高い密度を達成するために開発された。
メモリセルは、電子情報を記憶することができる電子デバイス又は構成要素である。不揮発性メモリは、浮遊ゲートトランジスタ、電荷トラップトランジスタ、又は他のトランジスタをメモリセルとして利用することができる。浮遊ゲートトランジスタ又は電荷トラップトランジスタの閾値電圧を調整する能力により、トランジスタは、単一ビットのデータを記憶する単一レベルセル（ＳＬＣ）などの不揮発性記憶素子（すなわち、メモリセル）として機能することが可能になる。いくつかの場合では、複数の閾値電圧又は閾値電圧範囲をプログラミング及び読み取りすることにより、メモリセル当たり２つ以上のデータビットを（例えば、マルチレベルセル内に）提供することができる。このようなセルには、セル当たり２ビットを記憶するマルチレベルセル（ＭＬＣ）、セル当たり３ビットを記憶するトリプルレベルセル（ＴＬＣ）、及びセル当たり４ビットを記憶するクアドレベルセル（ＱＬＣ）が挙げられるが、これらに限定されない。
図１は、３Ｄ ＮＡＮＤワード線（ＷＬ）をプログラミングする関連技術の方法を示す。プログラムコマンドが受信されるとき（１０１）、プログラムループ１２０が開始され、プログラムループの複数回の繰り返し１、２、．．．ｎが実行される。「プログラムループ」は、プログラミングパルスを包含し、かつ、別のプログラミングパルスが発行されるまで、又は特定のプログラム手順が終了に達するまで延長する期間である。
全てのセルの初期閾値電圧（Ｖｔ）分布を図２Ａに示す。第１のループでは、ワード線（１０２）を介してセルのそれぞれに第１のプログラミング電圧（ＶＰＧＭ１）が印加される。次いで、検証電圧で検証パルスがワード線に印加され、検証レベルよりも大きいＶｔを有するセルが決定され、カウントされ得る（１０３）。これは、検証プロセス及び検証スキャンとも呼ばれる。本明細書では、検証レベルは、プログラミング中にセルによって到達されたＶｔであると記載されている。しかしながら、検証レベルは、メモリセルのプログラミング中又は消去中に到達され得る特定の状態に関連付けられた任意のレベルであってもよい。次いで、検証レベルに達していないセルの数（又は割合）が数値閾値未満であるかどうかが判定される（１０４）。数値閾値は、例えば、セルの所定の数、又はセルの所定の割合であってもよい。例えば、数値閾値は、１６ｋＢ当たり６４個未満のセルがまだ検証レベルに達していないときに到達されてもよい。
検証レベルに達していないセルの数（又は割合）が数値閾値未満である場合（１０４：はい）は、プロセスが終了する（１０６）。検証レベルに達しないセルの数（又は割合）が数値閾値よりも大きい場合（１０４：いいえ）は、プロセスは継続し、別のプログラムループ１２０が実行される。後続の各プログラムループ（１、２、３、．．．ｎ）で、ＶＰＧＭが、ＶＰＧＭｉ＋１＝ＶＰＧＭｉ＋ΔＶＰＧＭになるように増大し（１０５）、ワード線が、増大したＶＰＧＭｉ＋１で再びプログラムされる（１０２）。
図２Ｂに示すように、プログラムループが実行されると、セルのＶｔ分布は、より高い電圧に（図２Ｂに示すように、右に）シフトする。図示のように、１つ以上の第１のプログラムループの後、状態Ａに到達する。図示のように、１つ以上の更なるプログラムループの後、状態Ｂに到達する。したがって、Ｖｔ分布は、十分な数（又は割合）のセルが検証レベルに達するまで（すなわち、数値閾値に到達するまで）、例えば、状態Ｅで示すように、より高い電圧（Ａ〜Ｅ）にシフトする。このようにして、プログラミングの後続のステップは、セルの十分な数（又は割合）が検証レベルに達し、かつ、数値閾値に到達されるまで、遅延又は回避することができる。
１つのタイプの検証プロセス又は検証スキャンは、そのＶｔが検証レベルよりも高いかどうかを判定するために全てのセルがカウントされる「全階層スキャン」である。このような全階層スキャンは、極めて時間が掛かる、典型的には約１５μｓを要するものであり得る。
しかしながら、より良い性能を可能にするある利点が、全体のセルの分画のみがカウントされる「１階層スキャン」を使用して達成できることが判明している。
「１階層スキャン」によれば、ワード線のセルが「階層」と呼ばれるサブグループに分割され、単一の階層内のセルのみがカウントされる。典型的には、ワード線は１６階層に分割することができる。ワード線内の全体のセルの分画のみがカウントされるので、１階層スキャンの使用は、プログラミング時間を大幅に低減させる（１階層スキャンは、典型的には約２μｓを要するのみとなり得る）。しかしながら、１階層スキャンが有効になるためには、スキャンされる階層に属するセルは、適切に代表するものでなければならない。この問題は、スキャンされる階層内のセルが「速い」か「遅い」かどうかに関連する。あるメモリホール（ＭＨ）、したがってあるセルは、より速いプログラミング速度を有することができる。これは、より薄いトンネリング酸化膜を有するあるセルに起因する。
１階層スキャンが成功し、数値閾値に達したかどうかを判定するために、単一の階層のみをカウントすることによって、十分に予測するためには、スキャンされるように選択された階層内のセルは、適切に代表するものでなければならない。図３Ａは、ワード線のセルの全てのＶｔ分布の２つの代表する階層（階層０番及び階層１番）のＶｔ分布への例示的な分解を示す。この例によれば、階層０番及び階層１番のＶｔ分布は、全体として、階層１番のセルが階層０番のセルよりも速いことを示す。図３Ｂに示すように、より遅い階層０番がカウントされるように選択された場合は、検証レベルに達していない階層０番のカウントされたセルの数（又は割合）が数値閾値よりも小さい場合に（図３Ｂの影付き領域に示される）、より速い階層１番のセルもまた、検証レベルに達し、数値閾値を満たすことを理解することができる。したがって、１階層スキャンで、セルの全てを代表するものとして、遅い階層のみをカウントするのが統計的に安全である。
しかしながら、どのセル及び階層が速く、どのセル及び階層が遅いかの予測は、常に正しいわけではない。このような場合、階層０番が１階層スキャンのために選択されるが、実際には速い階層である場合は、カウントは十分に代表するものではない。図４Ａ及び図４Ｂは、この問題を示す。図４Ａは、ワード線内のセルの全てのＶｔ分布の、階層０番及び階層１番のＶｔ分布への例示的な分解を示す。この実施例では、階層０番のセルは、実際には、階層１番のセルよりも速い。図４Ｂに示されるように、より速いセルを含む階層０番が１階層スキャンのために選択される場合は、選択された階層０番のカウントされるセルは、図４Ｂの影付き領域に示されるように、より低いテールの結果であっても、依然として検証レベルに到達していないセルの数値閾値を満たし得ることを理解することができる。換言すれば、選択された階層が実際に速い場合、１階層スキャンは、数値閾値がセルの全てに対しては到達されていない場合でも、選択された階層に対して数値閾値に到達したことを示す。これは、しばしば、アンダープログラミング又はオーバープログラミングなどのデータエラーを引き起こす。例えば、階層が最速のサブグループであるとして選択されるが、最速のサブグループではない場合は、オーバープログラミングの結果をもたらし得る。代替的に、階層が最も遅いサブグループであるとして選択されるが、最も遅いサブグループではない場合は、アンダープログラミングの結果をもたらし得る。
例示的な実施形態は、少なくとも上記の問題及び／又は欠点、並びに上に記載されていない他の欠点に対処することができる。また、例示的な実施形態は、上に記載された欠点を克服する必要はなく、また、上に記載された問題のいずれも克服しない場合がある。
例示的な実施形態の一態様によれば、不揮発性メモリ記憶システムは、ワード線に結合されたメモリセルアレイと、プログラミング回路及び判定／カウント回路を備える動的１階層回路と、を備える。メモリセルアレイは、複数の別個のサブグループに編成された複数のメモリセルを備える。動的１階層回路は、プログラムループ及び追加プログラムループを実行するように構成される。プログラムループは、プログラミング回路が、ワード線に１つ以上のプログラミングパルスを印加し、かつ、ワード線に検証電圧を印加することと、判定／カウント回路が、検証レベルに達した第１のメモリセルの数をカウントすることであって、第１のメモリセルは、複数のサブグループの第１のサブグループ内にある、カウントすること、及び検証レベルに達した第１のメモリセルモリセルの数に基づいて、第１のサブグループが数値閾値を満たすかどうかを判定すること、を行うことと、を含む。第１のサブグループが数値閾値を満たさない場合は、プログラミング回路がプログラミングパルスの電圧を増大させ、プログラムループを繰り返し、かつ、第１のサブグループが数値閾値を満たす場合は、動的１階層回路が追加プログラムループを実行する。追加プログラムループは、判定／カウント回路が、検証レベルに達した第２メモリセルの数をカウントすることであって、第２メモリセルは、複数のサブグループの第２のサブグループ内にある、カウントすること、及び検証レベルに達した第２メモリセルの数に基づいて、第２のサブグループが数値閾値を満たすかどうかを判定すること、を行うことを含む。第２のサブグループが数値閾値を満たさない場合は、プログラミング回路がプログラミングパルスの電圧を増大させ、ワード線に１つ以上のプログラミングパルスを印加し、ワード線に検証電圧を印加し、かつ、動的１階層回路が追加プログラムループを繰り返す。第２のサブグループが数値閾値を満たす場合は、プログラミングプロセスが終了される。
第１のサブグループのメモリセルは、トレンチに隣接していてもよく、第２のサブグループの第２のメモリセルは、第１のメモリセルが第２のメモリセルとトレンチとの間に配設されるように、トレンチから離間されてもよい。
追加プログラムループは、一次追加プログラムループであってもよく、動的１階層回路は、二次追加プログラムループ及び三次追加プログラムループを実行するように更に構成されてもよい。第２のサブグループが数値閾値を満たす場合は、動的１階層回路は、二次追加プログラムループであってもよい。二次追加プログラムループは、判定／カウント回路が、検証レベルに達した第３のメモリセルの数をカウントすることであって、第３のメモリセルは、複数のサブグループの第３のサブグループ内にある、カウントすること、及び検証レベルに達した第３のメモリセルの数に基づいて、第３のサブグループが数値閾値を満たすかどうかを判定すること、を行うことを含む。第３のサブグループが数値閾値を満たさない場合は、プログラミング回路がプログラミングパルスの電圧を増大させ、ワード線に１つ以上のプログラミングパルスを印加し、ワード線に検証電圧を印加し、動的１階層回路が二次追加プログラムループを繰り返す。第３のサブグループが数値閾値を満たす場合は、動的１階層回路は、三次追加プログラムループを実行する。三次追加プログラムループは、プログラミング回路が、ワード線に検証電圧を印加することと、判定／カウント回路が、検証レベルに達した第４のメモリセルの数をカウントすることであって、第４のメモリセルは、複数のサブグループの第４のサブグループ内にある、カウントすること、及び検証レベルに達した第４のメモリセルモリセルの数に基づいて、第４のサブグループが数値閾値を満たすかどうかを判定すること、を行うことと、を含む。第４のサブグループが数値閾値を満たさない場合は、プログラミング回路がプログラミングパルスの電圧を増大させ、ワード線に１つ以上のプログラミングパルスを印加し、かつ、ワード線に検証電圧を印加し、動的１階層回路が三次追加プログラムループを繰り返す。第４のサブグループが数値閾値を満たす場合は、プログラミングプロセスが終了される。
第３のサブグループの第３のメモリセルは、第１のメモリセルに隣接してもよく、第１のメモリセルと第２のメモリセルとの間に配設されてもよい。第４のサブグループの第４のメモリセルは、第２のメモリセルに隣接してもよく、第３のメモリセルと第２のメモリセルとの間に配設されてもよい。
別の例示的な実施形態の一態様によれば、メモリプログラミングの方法は、複数の別個のサブグループに編成された複数のメモリセルを含むメモリセルアレイに結合されたワード線に、１つ以上のプログラミングパルスを印加することと、検証レベルに達した第１のメモリセルの数をカウントすることであって、第１のメモリセルは、複数のサブグループの第１のサブグループ内にある、カウントすることと、検証レベルに達した第１のメモリセルの数に基づいて、第１のサブグループが数値閾値を満たすかどうかを判定することと、を含むプログラムループを実行すること、を含む。第１のサブグループが数値閾値を満たさない場合は、この方法は、プログラミングパルスの電圧を増大させることと、プログラムループを繰り返すことと、を更に含む。数値閾値が満たされる場合は、この方法は、追加プログラムループを実行することを更に含む。追加プログラムループは、検証レベルに達した第２のメモリセルの数をカウントすることであって、第２のメモリセルは、複数のサブグループの第２のサブグループ内にある、カウントすることと、検証レベルに達した第２のメモリセルの数に基づいて、第２のサブグループが数値閾値を満たすかどうかを判定することと、を含む。第２のサブグループが数値閾値を満たさない場合は、この方法は、プログラミングパルスの電圧を増大させることと、ワード線に１つ以上のプログラミングパルスを印加することと、ワード線に検証電圧を印加することと、追加プログラムループを繰り返すことと、を更に含む。
追加プログラムループは、一次追加プログラムループであってもよく、この方法は、第２のサブグループが数値閾値を満たす場合は、二次追加プログラムループを実行すること、を更に含む。二次追加プログラムループは、検証レベルに到達した第３のメモリセルの数をカウントすることであって、第３のメモリセルは、複数のサブグループの第３のサブグループ内にある、カウントすることと、検証レベルに到達した第３のメモリセルの数に基づいて、第３のサブグループが数値閾値を満たすかどうかを判定することと、を含む。第３のサブグループが数値閾値を満たさない場合は、この方法は、プログラミングパルスの電圧を増大させることと、ワード線に１つ以上のプログラミングパルスを印加することと、ワード線に検証電圧を印加することと、二次追加プログラムループを繰り返すことと、を更に含む。第２のサブグループが数値閾値を満たす場合は、この方法は、三次追加プログラムループを実行することを更に含む。三次追加プログラムループは、検証レベルに達した第４のメモリセルの数をカウントすることであって、第４のメモリセルは、複数のサブグループの第４のサブグループ内にある、カウントすることと、検証レベルに達した第４のメモリセルの数に基づいて、第４のサブグループが数値閾値を満たすかどうかを判定することと、を含む。第４のサブグループが数値閾値を満たさない場合は、この方法は、プログラミングパルスの電圧を増大させることと、ワード線に１つ以上のプログラミングパルスを印加することと、ワード線に検証電圧を印加することと、三次追加プログラムループを繰り返すことと、を更に含む。
例示的な実施形態の一態様によれば、プロセッサによって実行されるとき、プロセッサに上述の方法の１つ以上の態様を実行させるプログラムを記憶している不揮発性コンピュータ可読媒体。
上記及び／又は他の態様は、添付の図面と併せて以下の例示的な実施形態の説明から明らかになり、より容易に理解されるであろう。
関連技術のプログラミング方法を示す。
例示的な初期Ｖｔ分布を示す。 任意の数の反復プログラムループ後に到達した状態Ａ〜Ｅにおける例示的なＶｔ分布を示す。
遅いセルを含む階層０番及び速いセルを含む階層１番に分割されたワード線のセルの例示的な初期Ｖｔ分布を示す。 任意の数のプログラムループの後の図３Ａのワード線のセルを示す。
速いセルを含む階層０番及び遅いセルを含む階層１番に分割されたワード線のセルの例示的な初期Ｖｔ分布を示す。 任意の数のプログラムループの後の図４Ａのワード線のセルを示す。
例示的な３Ｄ ＮＡＮＤメモリの図を示す。
例示的な実施形態による、階層０番、１番、２番、及び３番に分割された１本のワード線の断面図を示す。
１本のワード線の断面図を示す。
例示的な実施形態による、動的１階層スキャンの方法を含むプログラミング方法を示す。
１階層スキャンが、遅い階層である階層０番で実行される場合の例示的な結果を示す。 １階層スキャンが、速い階層である階層０番で実行される場合の例示的な結果を示す。
例示的な実施形態による、遅い階層である階層０番のスキャン及び速い階層である階層１番のスキャンを含む動的１階層スキャンが実行される場合の例示的な結果を示す。 例示的な実施形態による、速い階層である階層０番のスキャン及び遅い階層である階層１番のスキャンを含む動的１階層スキャンが実行される場合の例示的な結果を示す。
別の例示的な実施形態による、動的１階層スキャン方法を含むプログラミング方法を示す。
例示的な実施形態による、図８及び／又は１１の方法（複数可）を実施するように構成されたシステム及びデバイスを示す概略ブロック図である。
例示的な実施形態による、動的１階層回路を示すブロック図である。
ここで、添付図面に示される例示的な実施形態を詳細に参照するが、同様の参照番号は、全体をとおして同様の要素を指す。この点に関して、例示的な実施形態は、異なる形態を有してもよく、本明細書に記載される説明に限定されるものとして解釈されなくてもよい。
用語「含む（include）」、「含む（including）」、「含む（comprise）」、及び／又は「含む（comprising）」という用語は、本明細書で使用されるとき、記載された特徴、整数、ステップ、動作、要素、及び／又は構成要素の存在を指定するが、１つ以上の他の特徴、整数、ステップ、動作、要素、構成要素、及び／又はそれらのグループの存在又は追加を除外しないことが理解されるであろう。
用語「第１の」、「第２の」、「第３の」など、及び「一次」、「二次」、「三次」などは、本明細書では、様々な動作、要素、構成要素、領域、層及び／又はセクションを説明するために使用され得るが、これらの動作、要素、構成要素、領域、層及び／又はセクションは、これらの用語によって限定されなくてもよいことが更に理解されるであろう。これらの用語は、１つの要素、構成要素、領域、層、又はセクションを別の要素、構成要素、領域、層、又はセクションと区別するためにのみ使用される。
本明細書で使用するとき、用語「及び／又は」は、関連する列挙された項目のうちの１つ以上の任意の組み合わせ及び全ての組み合わせを含む。「少なくとも１つの」などの表現は、要素のリストの前に置かれるとき、要素のリスト全体を修飾し、リストの個々の要素を修飾しない。加えて、本明細書に記載される「ユニット」、「−ｅｒ」、「−ｏｒ」、「モジュール」、及び「ユニット」などの用語は、少なくとも１つの機能又は動作を実行するための要素を指し、ハードウェア、ソフトウェア、又はハードウェアとソフトウェアとの組み合わせで実装されてもよい。
特定のシステム構成要素を指すために、様々な用語が使用される。異なる会社は、異なる名前によって構成要素を指す場合があり、この文書は、名前が異なるが機能では異ならない構成要素間を区別することを意図しない。
これらの例示的実施形態が関連する技術分野の当業者には明らかである、これらの例示的な実施形態の事柄の詳細な説明は、本明細書から省略することができる。
この説明は、３Ｄ ＮＡＮＤメモリデバイスに言及する。しかしながら、本明細書の説明は、他のメモリデバイスに同様に適用されてもよいことを理解されたい。
本明細書で使用するとき、用語「メモリ」は、半導体メモリを意味する。半導体メモリのタイプは、揮発性メモリ及び不揮発性メモリを含む。不揮発性メモリにより、不揮発性メモリが電源（例えば、電池）に接続されていないときでも、情報を記憶及び保持することが可能になる。不揮発性メモリの例としては、フラッシュメモリ（例えば、ＮＡＮＤ型フラッシュメモリ及びＮＯＲ型フラッシュメモリ）、電気的消去可能プログラム可能読み出し専用メモリ（ＥＥＰＲＯＭ）、強誘電性メモリ（例えば、ＦｅＲＡＭ）、磁気抵抗メモリ（例えば、ＭＲＡＭ）、スピン転送トルク磁気ランダムアクセスメモリ（ＳＴＴ−ＲＡＭ又はＳＴＴ−ＭＲＡＭ）、抵抗性ランダムアクセスメモリ（例えば、ＲｅＲＡＭ又はＲＲＡＭ（登録商標））及び相変化メモリ（例えば、ＰＲＡＭ又はＰＣＭ）が挙げられるが、これに限定されない。
上述したように、より速いプログラミングを提供するために、１階層スキャンを実行することができる。１６階層に分割されたワード線が記載されているが、ワード線は、１６階層よりも多いか又は少ない階層に分割されてもよい。しかしながら、全体としてワード線のセルを十分に表すものではない速い階層のスキャンをもたらす、関連技術の１階層スキャンの問題は、対処される必要がある。関連技術に関して上述された、結果として生じるより低いテールは、プログラムされたワード線を読み出すことができない場合がある。換言すれば、関連技術の１階層スキャンは、セル間の変動が関与する場合には失敗する。
図５は、例示的な３Ｄ ＮＡＮＤメモリ１００の図を示す。メモリ１００は、シリコン基板などの基板３４の上方にモノリシックに形成された複数の物理層を含む。
記憶素子、例えばメモリセル３０１は、物理層内にアレイ状に配置される。メモリセル３０１は、ワード線３００と導電チャネル４２との間に電荷トラップ構造４４を含む。電荷は、ワード線３００に対する導電チャネル４２のバイアスがけを介して、電荷トラップ構造４４に注入されるか、又は電荷トラップ構造４４から排出され得る。例えば、電荷トラップ構造４４は、窒化ケイ素を含むことができ、酸化シリコンなどのゲート誘電体によってワード線３００及び導電チャネル４２から分離することができる。電荷トラップ構造４４内の電荷量は、メモリセル３０１の読み出し動作中に導電チャネル４２を通る電流の量に影響を及ぼし、メモリセル３０１に記憶される１つ以上のビット値を示す。
３Ｄメモリ１００は、複数の消去ブロック８０を含む。各ブロック８０は、ワード線３００の積み重ねを含む物理層の「垂直スライス」を含む。複数の導電性チャネル４２（図５に示すように、ほぼ垂直な方位を有する）は、ワード線３００の積み重ねを通って延在する。各導電チャネル４２は、各ワード線３００内の記憶素子に結合され、導電チャネル４２に沿って延在する、記憶素子のＮＡＮＤストリングを形成する。図５は、図を明確にするために、３つのブロック８０、各ブロック８０内の５本のワード線３００及び各ブロック８０内の３つの導電チャネル４２を示す。しかしながら、３Ｄメモリ１００は、３つを超えるブロック、１ブロック当たり５本を超えるワード線、及び１ブロック当たり３つを超える導電チャネルを有することができる。
読み出し／書き込み回路６８は、複数の導電線、導電チャネルの第１の端部（例えば、基板３４から最も遠い端部）で第１のビット線ＢＬ０、第２のビット線ＢＬ１、及び第３のビット線ＢＬ２として示されるビット線、及び導電チャネルの第２の端部（例えば、基板２３４により近い又は基板２３４内の端部）で第１のソース線ＳＬ０、第２のソース線ＳＬ１、及び第３のソース線ＳＬ２として示されるソース線、を介して導電チャネル４２０に結合される。読み出し／書き込み回路６８は、「Ｐ」制御線を介してビット線ＢＬ０〜ＢＬ２に結合され、「Ｍ」制御線を介してソース線ＳＬ０〜ＳＬ２に結合され、「Ｎ」制御線を介してワード線３００に結合される、として示されている。Ｐ、Ｍ、及びＮのそれぞれは、３Ｄメモリ１００の具体的な構成に基づいて正の整数値を有することができる。
導電チャネル４２のそれぞれは、第１の端部でビット線ＢＬに、第２の端部でソース線ＳＬに結合される。したがって、導電チャネル４２のグループは、特定のビット線ＢＬ及び異なるソース線ＳＬに直列に結合され得る。
各導電チャネル４２は単一の導電チャネルとして示されているが、導電チャネル４２のそれぞれは、積み重ね構成にある複数の導電チャネルを含み得ることに留意されたい。積み重ねられた構成の複数の導電チャネルは、１つ以上のコネクタによって結合され得る。更に、当業者に理解されるように、追加の層及び／又はトランジスタ（図示せず）が含まれてもよい。
読み出し／書き込み回路６８は、３Ｄメモリ１００上で実行される読み出し及び書き込み動作を促進及び／又は実行する。例えば、データはワード線３００に結合された記憶素子に記憶され得、読み出し／書き込み回路６８は、１つ以上の感知ブロック３６を使用してメモリセル３０１からビット値を読み出すことができる。別の例として、読み出し／書き込み回路６８は、ワード線３００、ビット線ＢＬ、及びソース線ＳＬに結合された制御線に選択信号を印加して、選択されたワード線３００の選択された記憶素子（複数可）４４を横切って印加されるプログラミング電圧（例えば、電圧パルス又は一連の電圧パルス）を印加させることができる。
読み出し／書き込み回路６８は、１つ以上の感知ブロック３６を備える。感知ブロック３６は、メモリセル３０１に記憶された１つ以上の値を読み取るか、又は感知するために利用される。一手法では、１つの感知ブロック３６が、その各々が特定のビット線ＢＬに結合されたＮＡＮＤストリングのグループにつき提供される。各感知ブロック３６は、メモリコントローラ（図５には示されず）を備えることができる。各センスブロック３６はまた、各ＮＡＮＤストリングの感知モジュールも備える。代替的に、感知ブロック３６は、偶数又は奇数のビット線などのビット線の間隔に結合され得る。
読み取り動作中、コントローラは、コンピュータ、スマートフォン、又はラップトップコンピュータなどのホストデバイスからの要求を受信することができる。コントローラは、適切な信号を制御線に印加して、選択されたワード線の記憶素子を感知させることによって、読み出し／書き込み回路６８に３Ｄメモリ１００の特定の記憶素子からビットを読み取らせることができる。したがって、積み重ねられた構成で複数の導電チャネルを有する３Ｄメモリ１００は、１つ以上の記憶素子から読み出され、それにデータを書き込むように構成され得る。
図７は、セル３０１の例示的なワード線３００の断面図を示す。セル３０１は、示されるようにストリング０番、１番、２番、及び３番に分割されてもよい。上述のように、セルのそれぞれは、導電チャネルの断面を含む。理想的な状況では、各セルは、互いに物理的に同一である。しかしながら、実際には、製造のばらつきに部分的に起因して、セルの物理的構造は、あるセルが他のセルよりも速くプログラムできるように、１つのセルから別のセルまでわずかに変化し得る。
図７に示すように、あるストリング（ストリング１番及びストリング２番）は、酸化物と窒化物との交互の層を通って形成されたトレンチ３０３によって分離され、外側ストリング（ストリング０番及びストリング３番）の外側に追加のトレンチ３０３が存在する。トレンチに隣接するセル（又はメモリホール）は、「外側」メモリホールと称され、一方、トレンチから更に遠いセルは、「内側」メモリホールと称される。
３Ｄメモリのいくつかの製造プロセスは、製造中に実行されるエッチングプロセスを支配する傾向があるフィルム堆積プロセスを含むことができる。これらのタイプの製造プロセスでは、外側メモリホールは、一般的に、内側メモリホールよりも遅くプログラムされる。しかしながら、３Ｄメモリの他の製造プロセスは、製造中にフィルム堆積プロセスを支配する傾向があるエッチングプロセスを含むことができる。これらのタイプの製造プロセスでは、内側メモリホールは、一般的に、外側メモリホールよりも遅くプログラムされる。しかしながら、３Ｄメモリ構造内のメモリセルのサブグループの物理的位置は、製造プロセス中に導入されるこの変動に起因して、又はデバイスの使用によって誘発される摩耗の結果として、常にその相対的なプログラミング速度を決定するわけではないことに留意されたい。また、サイクリング劣化は、異なるメモリセル、又はメモリセルのサブグループの相対的なプログラミング速度を経時的にシフトさせることもできる。
上述のように、ワード線のセルは、「階層」と呼ばれるサブグループに分割されてもよい。各階層は、特定のセンス増幅器グループと電気的に導通しているセルの別個のグループを含む。各ビット線は、感知増幅器グループに結合される。したがって、各階層は、ビット線を介して特定の感知増幅器グループと電気的に通信するメモリセルのグループを含む。
図６は、プログラムされ、かつスキャンされるセルの例示的なワード線３００を示す。図示のように、セルは階層０番、１番、２番、及び３番を含む階層に分割されてもよい。この場合、階層０番は最も内側のセルを含み、階層１番は最も外側のセルを含み、階層２番は最も内側のセルに隣接するセルを含み、階層３番は最も外側のセルに隣接するセルを含む。しかしながら、これは単なる例示であり、ワード線３００は、図６に示されるものとは異なる方法で階層に分割されてもよいことに留意されたい。
関連技術の１階層スキャン方法に戻って参照すると、内側セルを含む階層（階層０番）は、典型的には、１階層スキャンのために選択される。なぜなら、上述のように、この階層は、特定の製造プロセスに部分的に基づいて、遅い階層であると推定されるからである。しかしながら、論じられるように、速い階層である内側セルを含む階層０番をもたらす製造作業又は他の変形も存在する。このような状況では、関連技術の１階層スキャンは、図４Ａ及び４Ｂに関して上述したように、実際には、ワード線のセルを代表するものではないときに、数値閾値が到達されたことを示す。
図８は、例示的な実施形態による、動的１階層スキャン方法を示す。本明細書に記載される方法は、本明細書に記載されるもの、並びに想定され得る任意の他の好適なメモリデバイス及びシステムを含む、様々な異なるメモリデバイス及びシステムのいずれかと共に使用することができる。
この例示的な実施形態によれば、プログラムコマンドが受信され（７０１）、プログラムループ７２０が開始され、多数回ｉ（１≦ｉ≦ｎ）実行される。第１のプログラムループでは、ワード線（７０２）を介して各セルに第１のプログラミング電圧ＶＰＧＭ１が印加される。次いで、検証電圧がワード線に印加され、階層０番のセルがカウントされて、階層０番のセルのどれが検証レベルよりも大きいＶｔを有するかが判定される（７０３）。階層０番は遅いセルであると推定される最も内側のセルを含むので選択される。階層０番のセルのカウントに基づいて、検証レベルに到達していないカウントされたセルの数（又は割合）＃が数値閾値未満であるかどうかが判定される（７０４）。検証レベルに達しないカウントされたセルの数（又は割合）＃が数値閾値よりも大きい場合（７０４：いいえ）は、プロセスは継続し、別のプログラムループ７２０が実行される。各後続のプログラムループ１〜ｎでは、ＶＰＧＭがＶＰＧＭｉ＋１＝ＶＰＧＭｉ＋ΔＶＰＧＭであるように増大され（７０５）、増大されたＶＰＧＭｉ＋１がワード線に印加される（７０２）。しかしながら、検証レベルに達しないカウントされたセルの数（又は割合）が数値閾値未満である場合（７０４：はい）は、追加のループ７３０が開始される。
追加プログラムループ７３０の最初のループで、ワード線に検証電圧が印加され、追加の選択された階層１番のどのセルが検証レベルよりも大きいＶｔを有するかを判定するために追加の選択された階層１番のセルがカウントされる（７０６）。階層１番は、速いセルであると推定される最外部セルを含むので、追加の階層として選択される。階層１番のセルのカウントに基づいて、検証レベルに到達していないカウントされたセルの数（又は割合）が数値閾値未満であるかどうかが判定される（７０７）。検証レベルに達しないカウントされたセルの数（又は割合）が数値閾値よりも大きい場合（７０７：いいえ）は、プロセスは継続し、別の追加のループ７３０を進める。ＶＰＧＭｉ＋１＝ＶＰＧＭｉ＋ΔＶＰＧＭであるようにＶＰＧＭが増大され（７０９）、ワード線が増大したＶＰＧＭｉ＋１で再度プログラムされ（７１０）、検証電圧が再度ワード線に印加され、階層１番のセルが再度カウントされる（７０６）。検証レベルに達しないセルの数（又は割合）が数値閾値未満である（７０７：はい）場合は、プロセスは終了される（７０８）。
図９Ａ及び図９Ｂは、関連技術の１階層スキャンが、遅い階層である階層０番上で実行されるとき（図９Ａ）の、及び、関連技術の１階層スキャンが、速い階層である階層０番上で実行されるとき（図９Ｂ）の、例示的な結果を示す。図１に関して論じたように、プログラミングが、各プログラムループ１２０で、関連技術の１階層スキャン方法を使用して実行されるとき、検証レベルよりも大きいＶｔを有する単一階層（最も内側のセルを含む階層０番）のセルがカウントされる。図９Ａの実施例のＶｔ分布チャートに示すように、カウントされた階層０番は、遅い階層であり、階層１番は、速い階層である。上で論じたように、内側セルを有する階層は、この階層が遅くなると予測されるので、カウントのために選択される。この実施例によれば、最後のプログラムループで、いくつかのプログラムループが実行された場合（図９Ａの状態Ａ〜Ｇが生じる）、階層０番のセルの数は、検証レベルに達した階層０番のセルの数（又は割合）が数値閾値未満であることを示し（８１０）、プログラムループが終了される。図９Ａのこの実施例では、階層０番のセルが実際には遅いセルであり、階層１番のセルが実際には速いセルであるので、検証スキャンが階層０番のカウントされたセルが数値閾値を満たすことを示すとき、最終Ｖｔ分布Ｇが示すように、階層１番のセルも数値閾値を満たす８２０。したがって、更なるプログラムループが必要とされず、最終Ｖｔ分布が許容可能である。
図９Ａの実施例とは対照的に、図９Ｂの実施例のＶｔ分布チャートに示されるように、カウントされた階層０番は、最内層を含むことに起因して遅い階層であると予測されているが、実際には速い階層であり、階層１番は、遅い階層である。この実施例によれば、同じ数のプログラムループが実行されたとき（図８Ｇの状態Ａ〜Ｇになる）は、最後のプログラムループでは、検証レベルよりも大きいＶｔを有する階層０番のセルのカウントは、検証レベルに達した階層０番のセルの数（又は割合）が数値閾値未満であることを示し（８３０）、プログラムループが終了される。しかしながら、実際には、カウントされた階層０番は最速の階層であるため、この最後のループの後の真のＶｔ分布は、図９Ｂの影付き領域に示されるように、まだ検証レベルに到達していない多くのセルが存在することを示す下部テールを含む。したがって、更なるプログラムループは実行されないが、最終Ｖｔ分布８４０は許容できない。これは、図１の関連技術の方法に固有の問題を示す。
図９Ａ及び図９Ｂとは対照的に、図１０Ａ及び図１０Ｂは、例示的な実施形態に従って動的１階層スキャンが実行されるときの例示的な結果を示しており、１階層スキャンが最初に遅い階層である段階０番で実行されるとき（図１０Ａ）、及び１階層スキャンが最初に速い階層である階層０番で実行されるとき（図１０Ｂ）の、例示的な結果を示す。
図９Ａ及び図９Ｂの関連技術の実施例と同様に、図１０Ａ及び図１０Ｂの例示的な実施形態に関連して、プログラムループ７２０が実行され、検証レベルよりも高いＶｔを有する階層０番のセルがカウントされる階層０番の１階層スキャンを含む。階層０番は、遅いと推定される最も内側のセルを含むので選択される。
Ｖｔ分布チャートに示すように、図１０Ａの実施例では、階層０番は、遅い階層であり、階層１番は、図９Ａの関連技術の実施例のように、速い階層である。図９Ａの関連技術の実施例と同様に、図１０Ａのこの例示的な実施形態によれば、いくつかのプログラムループ７２０が実行された（図１０Ａの状態Ａ〜Ｇになる）とき、最後のプログラムループで、階層０番のセルのカウントは、検証レベルに達した階層０番のセルの数（又は割合）が数値閾値未満であることを示し（９１０）、プログラムループ７２０が終了される。図８の動的１階層スキャンに従って、追加プログラムループ７３０が開始され、階層１番は、最も外側のセルを含むので、検証スキャンのために選択され、したがって、速い階層であると予測される。第１の追加プログラムループでは、任意のＶＰＧＭを印加する前に、階層１番のセルのカウントが、検証レベルに達した階層１番のセルの数（又は割合）が数値閾値未満であることを示し（９２０）、追加プログラムループは終了される。図１０Ａのこの実施例では、階層０番のセルが実際には遅いセルであり、階層１番のセルは実際には速いセルであるので、初期プログラムループ内の階層０番セル上で実行された検証スキャンが、階層０番のカウントされたセルが数値閾値を満たすことを示すときは、追加プログラムループ内の階層１番のセル上で実行される検証スキャンも、最終Ｖｔ分布９３０が示すように、階層１番のカウントされたセルが数値閾値を満たすことを示す。したがって、更なるプログラムループが必要ではなく、最終Ｖｔ分布が許容可能である。
図１０ＢのＶｔ分布チャートに示されるような図１０Ａの実施例とは対照的に、初期プログラムループのために選択された階層０番は、最も内側のセルを含むことに起因して、遅い階層であると予測されているが、実際には、速い階層であり、階層１番は遅い階層である。この例示的な実施形態によれば、いくつかのプログラムループ７２０が実行された（図１０Ｂの状態Ａ〜Ｇになる、９４０）とき、最後のループで、検証レベルよりも高いＶｔを有する階層０番のセルのカウントは、検証レベルに達した階層０番のセルの数（又は割合）が数値閾値未満であることを示し、プログラムループが終了されることを示す。しかしながら、実際には、スキャンされた階層０番は速い階層であるため、最後のプログラムループの後の状態Ｇでの全てのセルの真のＶｔ分布は、９５０の影付き領域として示されるように、まだ検証レベルに到達していない多くのセルが存在することを示す下部テールを含む。
図１の関連技術とは対照的に、動的１階層スキャンのこの例示的な実施形態によれば、プロセスは完了しておらず、別の追加ループ７３０が実行される。この場合、図８に示すように、追加プログラムループ７３０は、追加のループ（７０６）のために選択された階層１番のスキャニングによって開始される。この実施例における階層１番のスキャンは、階層１番の遅いセルのカウントを含むので、このスキャンは、数値閾値が満たされていないことを示す。したがって、第１の追加ループでは、ＶＰＧＭは上昇され（７０９）、かつ、ワード線に再度印加される。検証レベルよりも高いＶｔを有する階層１番のセルのその後のカウントは、検証レベルに達した階層１番のセルの数（又は割合）が数値閾値満であること（９６０）を示し、追加プログラムループが終了されることを示す。したがって、図９Ｂ及び１０Ｂの比較から明らかなように、追加プログラムループは、下部テールの問題を修正することができ、最終Ｖｔ分布は許容可能である（９７０）。したがって、図８及び１０Ｂに関して説明されるように、例示的な追加プログラムループの使用は、関連技術の１階層スキャンに関連する問題を改善することができる。
出願人は、図１０Ｂの例示的な実施形態によれば、１つの追加ループの後に、数値閾値に達することに留意する。しかしながら、当業者には理解されるように、それぞれが連続的により高いＶＰＧＭを印加する２つ以上の追加ループが必要とされ得る。
図１１は、別の例示的な実施形態による、動的１階層スキャンの方法を示す。図８の動的１階層スキャンの方法とは対照的に、この実施形態によれば、単一の追加プログラムループ７３０ではなく、２つ以上の追加の階層がスキャンされるように、３つの追加プログラムループ１０３０、１０４０、及び１０５０が存在する。この例示的な実施形態によれば、プログラムコマンドが受信され１００１、プログラムループ１０２０及び一次追加プログラムループ１０３０が数回実行される。プログラムループ１０２０及び一次追加プログラムループ１０３０は、図８に関して論じたようなプログラムループ７２０及び追加プログラムループ７３０と、それぞれ、同等であり、その詳細は繰り返さない。
ここで、図８に関して論じた例示的な実施形態とは異なり、一次追加ループ１０３０で、検証レベルに達しない階層１番のセルの数（又は割合）が、数値閾値未満である場合（１００７：はい）は、プロセスは終了されない。そうではなく、プロセスは、二次追加プログラムループ１０４０に進む。
図１１のこの例示的な実施形態では、ワード線は、図６に示すような４つの階層０番、１番、２番、及び３番に分割されている。階層０番は、最も内側のセルを含み、最も遅い階層と推定され、階層１番は、最も外側のセルを含み、最も速い階層と推定され、階層２番は、最も内側のセルに隣接するセルを含み、第２の最も遅い階層であると推定され、セル３番は、最も外側のセルに隣接するセルを含み、第２の最も速い階層であると推定される。
ここで、一次追加ループ１０３０で、検証レベルに達しないスキャンされたセルの数が数値閾値未満である場合（１００７：はい）は、プロセスは、二次追加ループ１０４０に進む。二次追加ループでは、検証電圧がワード線に印加され、検証レベルよりも高いＶｔを有する階層２番のセルがカウントされ（１０１１）、検証レベルに達しない階層１番のセルの数が数値閾値よりも大きい場合（１０１２：いいえ）は、ＶＰＧＭが増大され（１０１３）、ワード線に印加される（１０１４）。検証電圧がワード線に印加され、検証レベルよりも高いＶｔを有する階層２番のセルがカウントされる（１０１１）。検証レベルに達しない階層２番のセルの数が数値閾値未満である場合（１０１２：はい）は、プロセスは、三次追加ループ１０５０に進む。
三次追加のループでは、検証電圧がワード線に印加され、検証レベルよりも高いＶｔを有する階層３番のセルがカウントされ（１０１５）、検証レベルに達しない階層３番のセル数が数値閾値よりも大きい場合（１０１６：いいえ）は、ＶＰＧＭが増大され（１０１７）、ワード線に印加される（１０１８）。次いで、検証電圧がワード線に印加され、検証レベルよりも高いＶｔを有する階層３番のセルがカウントされる。検証レベルに達しないカウントされたセルの数が数値閾値未満である場合（１０１６：はい）は、プロセスが終了される（１０２０）。
この例示的な実施形態によれば、この方法は、階層１番、２番、及び３番のセルがカウントされる３つの追加ループを含む。しかしながら、当業者には理解されるように、３つより多い又は少ない追加のループが存在してもよく、スキャンされる具体的な階層は変化し得る。
図１２は、例示的な実施形態による図８及び１１の方法を実施するように構成されたシステム２００及びデバイス２５０を示す概略ブロック図である。コンピューティングデバイス２５０は、メモリデバイス２２０のメモリ媒体２２２のための１つ以上の動的１階層回路２４０を備える。
メモリデバイス２２０は、コンピューティングデバイス２５０のメモリシステム２００上で少なくとも部分的に動作し、かつ／又はこれと通信してもよく、コンピューティングデバイス２５０は、プロセッサ２１１、揮発性メモリ２１２、及び通信インターフェース２１３を備え得る。プロセッサ２１１は、１つ以上の中央処理装置（ＣＰＵ）、１つ以上の汎用プロセッサ、１つ以上の特定用途向けプロセッサ、１つ以上のプロセッサコアなどを備えることができる。
動的１階層回路２４０は、メモリ素子２２３の縁部及び／若しくは周辺部に、又はそこに向かって、メモリ媒体２２２のアレイに隣接して、及び／又はその隣に配設されてもよい。代替的に、動的１階層回路は、メモリ媒体２２２（例えば、アレイと平行であり、かつアレイからオフセットされた、アレイの下のＣＭＯＳ又は他の回路等）のアレイとは異なる集積回路デバイスのレベル、層、及び／又はプレーン上に配設されてもよい。動的１階層回路は、限定はされないが、例えば、特定の階層のセルが検証レベルに到達したかどうかを自動的に判定すること、検証レベルに到達していないセルの数が数値閾値未満であるかどうかを自動的に判定すること、を含む、本明細書に記載された方法の動作を自動的に実行することができる。
図１３は、例示的な実施形態による、動的１階層回路を示すブロック図である。動的１階層回路は、状態変化／プログラミング回路２５１、識別回路２５２、及び判定／カウント回路２５３を備える。状態変更／プログラミング回路は、記載されるような、１つ以上のプログラムループ及び／又は１つ以上の追加プログラムループを実行又は送達するように構成された任意の回路であってもよい。例えば、プログラミング回路２５１は、図８及び１１を参照して本明細書で説明するように、ループ７２０、７３０、１０２０、１０３０、１０４０、及び１０５０に含まれる動作のうちの任意の１つ以上を実行することができる。
判定／カウント回路２５３は、検証レベルに達した任意の１つ以上の階層のメモリセルの総数をカウントし、数値閾値が満たされたかどうかを判定するように構成された任意の回路であってもよい。例えば、判定／カウント回路２５３は、図８及び１１を参照して本明細書に記載されるように、動作７０４、７０７、１００４、１００７、１０１２、及び１０１６のうちの任意の１つ以上を実行することができる。
メモリデバイス２２０は、コンピューティングデバイス２１０に対して任意の１つ以上の様々な位置に配設されてもよく、１つ以上のプリント回路基板、ストレージハウジング、及び／又は他の機械的及び／若しくは電気的支持構造体上に配設された半導体チップ若しくはパッケージ、又は他の集積回路デバイスなどの１つ以上のメモリ素子２２３を備えてもよい。例えば、メモリデバイス１１２０は、１つ以上のダイレクトインラインメモリモジュール（ＤＩＭＭ）カード、１つ以上の拡張カード及び／若しくはドータカード、メモリカード、ユニバーサルシリアルバス（ＵＳＢ）ドライブ、ソリッドステートドライブ（ＳＳＤ）若しくは他のハードドライブデバイスを備えてもよく、かつ／又は別のメモリ及び／若しくはストレージフォームファクタを有してもよい。メモリデバイス２２０は、コンピューティングデバイス２１０のマザーボードと一体化され、かつ／又はマザーボード上に実装されてもよいし、コンピューティングデバイス２１０のポート及び／又はスロットに搭載されてもよいし、異なるコンピューティングデバイス２１０上に及び／又は外部バスを介してコンピューティングデバイス２１０と通信しているネットワーク２１５上の専用のストレージ機器（例えば、外部ハードドライブ）上に実装される等してもよい。
メモリ媒体２２２の素子２２３は、ランダムアクセスメモリ（ＲＡＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）、ダブルデータレート（ＤＤＲ）ＳＤＲＡＭ、スタティックＲＡＭ（ＳＲＡＭ）、サイリスタＲＡＭ（Ｔ−ＲＡＭ）、ゼロキャパシタＲＡＭ（Ｚ−ＲＡＭ）等の、揮発性メモリ媒体２２２を備えてもよい。代替的に、メモリ媒体２２２の素子２２３は、ＲｅＲＡＭ、メモリスタメモリ、プログラマブルメタライゼーションセルメモリ、相変化メモリ（ＰＣＭ、ＰＣＭＥ、ＰＲＡＭ、ＰＣＲＡＭ、Ｏｖｏｎｉｃ Ｕｎｉｆｉｅｄ Ｍｅｍｏｒｙ、Ｃｈａｌｃｏｇｅｎｉｄｅ ＲＡＭ、又はＣ−ＲＡＭ）、ＮＡＮＤフラッシュメモリ（例えば、２Ｄ ＮＡＮＤフラッシュメモリ、３Ｄ ＮＡＮＤフラッシュメモリ）、ＮＯＲフラッシュメモリ、ナノランダムアクセスメモリ（ナノＲＡＭ又はＮＲＡＭ）、ナノクリスタルワイヤベースメモリ、シリコン酸化物系のサブ−１０ナノメートルプロセスメモリ、グラフェンメモリ、シリコン酸化物窒化物酸化物シリコン（ＳＯＮＯＳ）メモリ、プログラマブルメタライゼーションセル（ＰＭＣ）メモリ、導電性ブリッジングＲＡＭ（ＣＢＲＡＭ）、磁気抵抗ＲＡＭ（ＭＲＡＭ）、磁気ストレージ媒体（例えば、ハードディスク、テープ）、光ストレージ媒体等の、不揮発性メモリ媒体２２２を備えてもよい。したがって、メモリデバイス２２０は、例えば、記憶された電圧レベル又は記憶された抵抗レベルに依存し得る。メモリ媒体２２２の１つ以上の素子２２３は、ある実施形態では、ストレージクラスメモリ（ＳＣＭ）を備える。
メモリデバイス２２０は、プロセッサ２１１のメモリバス上に（例えば、揮発性メモリ２１２と同じメモリバス上に、揮発性メモリ２１２とは異なるメモリバス上に、又は揮発性メモリ２１２と置き換えて、等で）配設されてもよい。代替的に、メモリデバイス２２０は、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩ Ｅｘｐｒｅｓｓ又はＰＣＩｅ）バス、シリアルアドバンスドテクノロジーアタッチメント（ＳＡＴＡ）バス、パラレルアドバンスドテクノロジーアタッチメント（ＰＡＴＡ）バス、スモールコンピュータシステムインターフェース（ＳＣＳＩ）バス、ファイヤワイヤバス、ファイバチャネル接続、ユニバーサルシリアルバス（ＵＳＢ）、ＰＣＩｅアドバンスドスイッチング（ＰＣＩｅ−ＡＳ）バス等の、コンピューティングデバイス２１０の周辺バス上に配設されてもよい。代替的に、メモリデバイス１１２０は、イーサネットネットワーク、インフィニバンドネットワーク、ネットワーク２１５上のスモールコンピュータシステムインターフェース（ＳＣＳＩ）リモートダイレクトメモリアクセス（ＲＤＭＡ）、ストレージエリアネットワーク（ＳＡＮ）、ローカルエリアネットワーク（ＬＡＮ）、インターネット等のワイドエリアネットワーク（ＷＡＮ）、別の有線及び／又は無線ネットワーク２１５等の、データネットワーク２１５上に配設されてもよい。
コンピューティングデバイス２１０は、非一時的なコンピュータ可読のストレージ媒体２１４を追加で備えてもよい。コンピュータ可読のストレージ媒体２１４は、コンピューティングデバイス２１０（例えば、プロセッサ２１１）に、本明細書に記載される方法のうちの１つ以上のステップを実行させるように構成された実行可能命令を記憶していてもよい。例えば、動的１階層回路２４０は、メモリ素子２２３のハードウェア、デバイスドライバのコンピュータ実行可能プログラムコード、メモリコントローラ２２６のファームウェア、及び／又はメモリ素子２２３のためのメモリ媒体コントローラ、別の電気構成要素などを備えることができる。動的１階層回路２４０は、メモリ素子２２３（例えば、オンダイサブグループ選択回路２４０及び／又は他の集積ハードウェア）上に一体化されてもよい。不揮発性メモリコントローラ２２６は、バス２２７を介して不揮発性メモリ媒体２２２に通信可能に結合されてもよい。
メモリデバイス２２０は、１つ以上のメモリデバイス２２０かつ／、又はオンダイ動的１階層回路２４０を含む一つ以上のメモリ素子２２３を管理するメモリコントローラ２２６含み得る。メモリデバイス（複数可）２２０は、アドレス指定可能な複数の媒体記憶位置に配置及び／又は区画化されたソリッドステート記憶デバイス（複数可）及び／又は半導体記憶デバイス（複数可）などの記録デバイス、メモリデバイス、及び／又は記憶デバイスを備えてもよい。本明細書で使用されるとき、媒体記憶位置は、メモリの任意の物理的単位（例えば、メモリデバイス２２０上の任意の量の物理的記憶媒体）を指す。メモリ単位及び／又は領域は、限定されないが、ページ、メモリ区画、ブロック、セクタ、物理的記憶位置のコレクション又はセット（例えば、論理ページ、論理ブロック）等を含んでもよい。
本明細書に記載される例示的な実施形態は、限定する目的ではなく、記述的な意味でのみ考慮され得ることが理解され得る。各例示的な実施形態における特徴又は態様の説明は、他の例示的な実施形態における他の類似の特徴又は態様に利用可能であると見なされ得る。
例示的な実施形態について図面を参照して説明してきたが、当業者であれば、以下の特許請求の範囲によって定義される趣旨及び範囲から逸脱することなく、形態及び詳細の様々な変更がなされ得ることが理解されるであろう。
以下の項目は、出願時の特許請求の範囲に記載の要素である。
［項目１］
ワード線に結合されたメモリセルアレイであって、複数の別個のサブグループに編成された複数のメモリセルを含む、メモリセルアレイと、
プログラミング回路及び判定／カウント回路を備える動的１階層回路であって、プログラムループ及び追加プログラムループを実行するように構成されている、動的１階層回路と、を備え、
前記プログラムループは、
前記プログラミング回路が、前記ワード線に１つ以上のプログラミングパルスを印加し、前記ワード線に検証電圧を印加することと、
前記判定／カウント回路が、検証レベルに達した第１のメモリセルの数をカウントすることであって、前記第１のメモリセルは前記複数のサブグループの第１のサブグループ内にある、カウントすること、及び前記検証レベルに達した前記第１のメモリセルの前記数に基づいて、前記第１のサブグループが数値閾値を満たすかどうかを判定すること、を行うことと、
前記第１のサブグループが前記数値閾値を満たさない場合は、前記プログラミング回路が、前記プログラミングパルスの電圧を増大させ、前記プログラムループを繰り返すことと、
前記第１のサブグループが数値閾値を満たす場合は、前記動的１階層回路が、前記追加プログラムループを実行することと、を含み、
前記追加プログラムループは、
前記判定／カウント回路が、前記検証レベルに達した第２のメモリセルの数をカウントすることであって、前記第２のメモリセルは、前記複数のサブグループの第２のサブグループ内にある、カウントすること、及び前記検証レベルに達した前記第２のメモリセルの前記数に基づいて、前記第２のサブグループが前記数値閾値を満たすかどうかを判定すること、を行うことと、
前記第２のサブグループが前記数値閾値を満たさない場合は、前記プログラミング回路が前記プログラミングパルスの前記電圧を増大させ、前記ワード線に前記プログラミングパルスのうちの１つ以上を印加し、前記ワード線に前記検証電圧を印加し、前記動的１階層回路が前記追加プログラムループを繰り返すことと、を含む、不揮発性メモリ記憶システム。
［項目２］
前記第１のサブグループの前記第１のメモリセルが、それぞれ、トレンチに隣接しており、
前記第２のサブグループの前記第２のメモリセルが、前記第１のメモリセルが前記第２のメモリセルと前記トレンチとの間に配設されているように、前記トレンチから離間している、項目１に記載の不揮発性メモリ記憶システム。
［項目３］
前記追加プログラムループが、一次追加プログラムループであり、前記動的１階層回路が、二次追加プログラムループ及び三次追加プログラムループを実行するように更に構成されており、
前記第２のサブグループが前記数値閾値を満たす場合は、前記動的１階層回路が前記二次追加プログラムループを実行し、
前記二次追加プログラムループは、
前記判定／カウント回路が、前記検証レベルに達した第３のメモリセルの数をカウントすることであって、前記第３のメモリセルは、前記複数のサブグループの第３のサブグループ内にある、カウントすること、及び前記検証レベルに達した前記第３のメモリセルの前記数に基づいて、前記第３のサブグループが前記数値閾値を満たすかどうかを判定すること、を行うことと、
前記第３のサブグループが前記数値閾値を満たさない場合は、前記プログラミング回路が、前記プログラミングパルスの前記電圧を増大させ、前記ワード線に１つ以上のプログラミングパルスを印加し、前記ワード線に前記検証電圧を印加し、前記動的１階層回路が前記二次追加プログラムループを繰り返すことと、
前記第３のサブグループが前記数値閾値を満たす場合は、前記動的１階層回路が前記三次追加プログラムループを実行することと、を含み、
前記三次追加プログラムループは、
前記プログラミング回路が、前記ワード線に前記検証電圧を印加することと、
前記判定／カウント回路が、前記検証レベルに達した第４のメモリセルの数をカウントすることであって、前記第４のメモリセルは、前記複数のサブグループの第４のサブグループ内にある、カウントすること、及び前記検証レベルに達した前記第４のメモリセルの前記数に基づいて、前記第４のサブグループが前記数値閾値を満たすかどうかを判定すること、を行うことと、
前記第４のサブグループが前記数値閾値を満たさない場合は、前記プログラミング回路が前記プログラミングパルスの前記電圧を増大させ、前記ワード線に１つ以上のプログラミングパルスを印加し、前記ワード線に前記検証電圧を印加し、前記動的１階層回路が前記三次追加プログラムループを繰り返すことと、を含む、項目１に記載の不揮発性メモリ記憶システム。
［項目４］
前記第１のサブグループの前記第１のメモリセルが、それぞれ、トレンチに隣接しており、
前記第２のサブグループの前記第２のメモリセルが、前記第１のメモリセルが前記第２のメモリセルと前記トレンチとの間に配設されているように、前記トレンチから離間されており、
前記第３のサブグループの前記第３のメモリセルが、前記第１のメモリセルに隣接しており、前記第１のメモリセルと前記第２のメモリセルとの間に配設されており、
前記第４のサブグループの前記第４のメモリセルが、前記第２のメモリセルに隣接しており、前記第３のメモリセルと前記第２のメモリセルとの間に配設されている、項目３に記載の不揮発性メモリ記憶システム。
［項目５］
メモリプログラミングの方法であって、前記方法は、
プログラムループを実行することを含み、前記プログラムループを実行することは、
複数の別個のサブグループに編成された複数のメモリセルを含むメモリセルアレイに結合されたワード線に１つ以上のプログラミングパルスを印加することと、
前記ワード線に検証電圧を印加することと、
検証レベルに達した第１のメモリセルの数をカウントすることであって、前記第１のメモリセルは、前記複数のサブグループの第１のサブグループ内にある、カウントすることと、
前記検証レベルに達した前記第１のメモリセルの前記数に基づいて、前記第１のサブグループが数値閾値を満たすかどうかを判定することと、
前記第１のサブグループが前記数値閾値を満たさない場合は、前記プログラミングパルスの電圧を増大させ、前記プログラムループを繰り返すことと、
前記数値閾値が満たされた場合は、追加プログラムループを実行することと、を含み、
前記追加プログラムループは、
前記検証レベルに達した第２のメモリセルの数をカウントすることであって、前記第２のメモリセルは、前記複数のサブグループの第２のサブグループ内にある、カウントすることと、
前記検証レベルに達した前記第２のメモリセルの前記数に基づいて、前記第２のサブグループが前記数値閾値を満たすかどうかを判定することと、
前記第２のサブグループが前記数値閾値を満たさない場合は、前記プログラミングパルスの前記電圧を増大させ、前記ワード線に前記プログラミングパルスのうちの１つ以上を印加し、前記ワード線に前記検証電圧を印加し、前記追加プログラムループを繰り返すことと、を含む、方法。
［項目６］
前記第１のサブグループの前記第１のメモリセルが、それぞれ、トレンチに隣接しており、
前記第２のサブグループの前記第２のメモリセルが、前記第１のメモリセルが前記第２のメモリセルと前記トレンチとの間に配設されているように、前記トレンチから離間している、項目５に記載の方法。
［項目７］
前記追加プログラムループが、一次追加プログラムループであり、前記方法が、
前記第２のサブグループが前記数値閾値を満たす場合は、二次追加プログラムループを実行すること、を更に含み、
前記二次追加プログラムループは、
前記検証レベルに達した第３のメモリセルの数をカウントすることであって、前記第３のメモリセルは、前記複数のサブグループの第３のサブグループ内にある、カウントすることと、
前記検証レベルに達した前記第３のメモリセルの前記数に基づいて、前記第３のサブグループが前記数値閾値を満たすかどうかを判定することと、
前記第３のサブグループが前記数値閾値を満たさない場合は、前記プログラミングパルスの前記電圧を増大させ、前記ワード線に前記プログラミングパルスのうちの１つ以上を印加し、前記ワード線に前記検証電圧を印加し、前記二次追加プログラムループを繰り返すことと、
前記第２のサブグループが前記数値閾値を満たす場合は、三次追加プログラムループを実行することと、を含み、
前記三次追加プログラムループは、
前記検証レベルに達した第４のメモリセルの数をカウントすることであって、前記第４のメモリセルは、前記複数のサブグループの第４のサブグループ内にある、カウントすることと、
前記検証レベルに達した前記第４のメモリセルの前記数に基づいて、前記第４のサブグループが前記数値閾値を満たすかどうかを判定することと、
前記第４のサブグループが前記数値閾値を満たさない場合は、前記プログラミングパルスの前記電圧を増大させ、前記ワード線に前記プログラミングパルスのうちの１つ以上を印加し、前記ワード線に前記検証電圧を印加し、前記三次追加プログラムループを繰り返すことと、を含む、項目５に記載の方法。
［項目８］
前記第１のサブグループの前記第１のメモリセルが、それぞれ、トレンチに隣接しており、
前記第２のサブグループの前記第２のメモリセルが、前記第１のメモリセルが前記第２のメモリセルと前記トレンチとの間に配設されているように、前記トレンチから離間されており、
前記第３のサブグループの前記第３のメモリセルが、前記第１のメモリセルに隣接しており、かつ、前記第１のメモリセルと前記第２のメモリセルとの間に配設されており、
前記第４のサブグループの前記第４のメモリセルが、前記第２のメモリセルに隣接しており、かつ、前記第３のメモリセルと前記第２のメモリセルとの間に配設されている、項目７に記載の方法。
［項目９］
プログラムを記録している不揮発性コンピュータ可読媒体であって、前記プログラムは、プロセッサによって実行されたとき、前記プロセッサに、
プログラムループを実行することを含む方法を実行させ、前記プログラムループを実行することは、
複数の別個のサブグループに編成された複数のメモリセルを含むメモリセルアレイに結合されたワード線に１つ以上のプログラミングパルスを印加することと、
前記ワード線に検証電圧を印加することと、
検証レベルに達した第１のメモリセルの数をカウントすることであって、前記第１のメモリセルは、前記複数のサブグループの第１のサブグループ内にある、カウントすることと、
前記検証レベルに達した前記第１のメモリセルの前記数に基づいて、前記第１のサブグループが数値閾値を満たすかどうかを判定することと、
前記第１のサブグループが前記数値閾値を満たさない場合は、前記プログラミングパルスの電圧を増大させ、前記プログラムループを繰り返すことと、
前記数値閾値が満たされる場合は、追加プログラムループを実行することと、を含み、
前記追加プログラムループは、
前記ワード線に前記検証電圧を印加することと、
前記検証レベルに達した第２のメモリセルの数をカウントすることであって、前記第２のメモリセルは、前記複数のサブグループの第２のサブグループ内にある、カウントすることと、
前記検証レベルに達した前記第２のメモリセルの前記数に基づいて、前記第２のサブグループが前記数値閾値を満たすかどうかを判定することと、
前記第２のサブグループが前記数値閾値を満たさない場合は、前記プログラミングパルスの前記電圧を増大させ、前記ワード線に前記プログラミングパルスのうちの１つ以上を印加し、前記ワード線に前記検証電圧を印加し、前記追加プログラムループを繰り返すことと、を含む、不揮発性コンピュータ可読媒体。
［項目１０］
前記第１のサブグループの前記第１のメモリセルが、それぞれ、トレンチに隣接しており、
前記第２のサブグループの前記第２のメモリセルが、前記第１のメモリセルが前記第２のメモリセルと前記トレンチとの間に配設されているように、前記トレンチから離間している、項目９に記載の不揮発性コンピュータ可読媒体。
［項目１１］
前記追加プログラムループが、一次追加プログラムループであり、前記方法が、
前記第２のサブグループが前記数値閾値を満たす場合は、二次追加プログラムループを実行すること、を更に含み、
前記二次追加プログラムループは、
前記ワード線に前記検証電圧を印加することと、
前記検証レベルに達した第３のメモリセルの数をカウントすることであって、前記第３のメモリセルは、前記複数のサブグループの第３のサブグループ内にある、カウントすることと、
前記検証レベルに達した前記第３のメモリセルの前記数に基づいて、前記第３のサブグループが前記数値閾値を満たすかどうかを判定することと、
前記第３のサブグループが前記数値閾値を満たさない場合は、前記プログラミングパルスの前記電圧を増大させ、前記ワード線に前記プログラミングパルスのうちの１つ以上を印加し、前記ワード線に前記検証電圧を印加し、前記二次追加プログラムループを繰り返すことと、
前記第２のサブグループが前記数値閾値を満たす場合は、三次追加プログラムループを実行することと、を含み、
前記三次追加プログラムループは、
前記ワード線に前記検証電圧を印加することと、
前記検証レベルに達した第４のメモリセルの数をカウントすることであって、前記第４のメモリセルは、前記複数のサブグループの第４のサブグループ内にある、カウントすることと、
前記検証レベルに達した前記第４のメモリセルの前記数に基づいて、前記第４のサブグループが前記数値閾値を満たすかどうかを判定することと、
前記第４のサブグループが前記数値閾値を満たさない場合は、前記プログラミングパルスの前記電圧を増大させ、前記ワード線に前記プログラミングパルスのうちの１つ以上を印加し、前記ワード線に前記検証電圧を印加し、前記三次追加プログラムループを繰り返すことと、を含む、項目９に記載の不揮発性コンピュータ可読媒体。
［項目１２］
前記第１のサブグループの前記第１のメモリセルが、それぞれ、トレンチに隣接しており、
前記第２のサブグループの前記第２のメモリセルが、前記第１のメモリセルが前記第２のメモリセルと前記トレンチとの間に配設されているように、前記トレンチから離間されており、
前記第３のサブグループの前記第３のメモリセルが、前記第１のメモリセルに隣接しており、かつ、前記第１のメモリセルと前記第２のメモリセルとの間に配設されており、
前記第４のサブグループの前記第４のメモリセルが、前記第２のメモリセルに隣接しており、かつ、前記第３のメモリセルと前記第２のメモリセルとの間に配設されている、項目１１に記載の不揮発性コンピュータ可読媒体。

Claims (12)

  1. ワード線に結合されたメモリセルアレイであって、複数の別個のサブグループに編成された複数のメモリセルを含む、メモリセルアレイと、
    プログラミング回路及び判定／カウント回路を備える動的１階層回路であって、プログラムループ及び追加プログラムループを実行するように構成されている、動的１階層回路と、を備え、
    前記プログラムループは、
    前記プログラミング回路が、前記ワード線に１つ以上のプログラミングパルスを印加し、前記ワード線に検証電圧を印加することと、
    前記判定／カウント回路が、検証レベルに達した第１のメモリセルの数をカウントすることであって、前記第１のメモリセルは前記複数のサブグループの第１のサブグループ内にある、カウントすること、及び前記検証レベルに達した前記第１のメモリセルの前記数に基づいて、前記第１のサブグループが数値閾値を満たすかどうかを判定すること、を行うことと、
    前記第１のサブグループが前記数値閾値を満たさない場合は、前記プログラミング回路が、前記プログラミングパルスの電圧を増大させ、前記プログラムループを繰り返すことと、
    前記第１のサブグループが数値閾値を満たす場合は、前記動的１階層回路が、前記追加プログラムループを実行することと、を含み、
    前記追加プログラムループは、
    前記判定／カウント回路が、前記検証レベルに達した第２のメモリセルの数をカウントすることであって、前記第２のメモリセルは、前記複数のサブグループの第２のサブグループ内にある、カウントすること、及び前記検証レベルに達した前記第２のメモリセルの前記数に基づいて、前記第２のサブグループが前記数値閾値を満たすかどうかを判定すること、を行うことと、
    前記第２のサブグループが前記数値閾値を満たさない場合は、前記プログラミング回路が前記プログラミングパルスの前記電圧を増大させ、前記ワード線に前記プログラミングパルスのうちの１つ以上を印加し、前記ワード線に前記検証電圧を印加し、前記動的１階層回路が前記追加プログラムループを繰り返すことと、を含む、不揮発性メモリ記憶システム。
  2. 前記第１のサブグループの前記第１のメモリセルが、それぞれ、トレンチに隣接しており、
    前記第２のサブグループの前記第２のメモリセルが、前記第１のメモリセルが前記第２のメモリセルと前記トレンチとの間に配設されているように、前記トレンチから離間している、請求項１に記載の不揮発性メモリ記憶システム。
  3. 前記追加プログラムループが、一次追加プログラムループであり、前記動的１階層回路が、二次追加プログラムループ及び三次追加プログラムループを実行するように更に構成されており、
    前記第２のサブグループが前記数値閾値を満たす場合は、前記動的１階層回路が前記二次追加プログラムループを実行し、
    前記二次追加プログラムループは、
    前記判定／カウント回路が、前記検証レベルに達した第３のメモリセルの数をカウントすることであって、前記第３のメモリセルは、前記複数のサブグループの第３のサブグループ内にある、カウントすること、及び前記検証レベルに達した前記第３のメモリセルの前記数に基づいて、前記第３のサブグループが前記数値閾値を満たすかどうかを判定すること、を行うことと、
    前記第３のサブグループが前記数値閾値を満たさない場合は、前記プログラミング回路が、前記プログラミングパルスの前記電圧を増大させ、前記ワード線に１つ以上のプログラミングパルスを印加し、前記ワード線に前記検証電圧を印加し、前記動的１階層回路が前記二次追加プログラムループを繰り返すことと、
    前記第３のサブグループが前記数値閾値を満たす場合は、前記動的１階層回路が前記三次追加プログラムループを実行することと、を含み、
    前記三次追加プログラムループは、
    前記プログラミング回路が、前記ワード線に前記検証電圧を印加することと、
    前記判定／カウント回路が、前記検証レベルに達した第４のメモリセルの数をカウントすることであって、前記第４のメモリセルは、前記複数のサブグループの第４のサブグループ内にある、カウントすること、及び前記検証レベルに達した前記第４のメモリセルの前記数に基づいて、前記第４のサブグループが前記数値閾値を満たすかどうかを判定すること、を行うことと、
    前記第４のサブグループが前記数値閾値を満たさない場合は、前記プログラミング回路が前記プログラミングパルスの前記電圧を増大させ、前記ワード線に１つ以上のプログラミングパルスを印加し、前記ワード線に前記検証電圧を印加し、前記動的１階層回路が前記三次追加プログラムループを繰り返すことと、を含む、請求項１に記載の不揮発性メモリ記憶システム。
  4. 前記第１のサブグループの前記第１のメモリセルが、それぞれ、トレンチに隣接しており、
    前記第２のサブグループの前記第２のメモリセルが、前記第１のメモリセルが前記第２のメモリセルと前記トレンチとの間に配設されているように、前記トレンチから離間されており、
    前記第３のサブグループの前記第３のメモリセルが、前記第１のメモリセルに隣接しており、前記第１のメモリセルと前記第２のメモリセルとの間に配設されており、
    前記第４のサブグループの前記第４のメモリセルが、前記第２のメモリセルに隣接しており、前記第３のメモリセルと前記第２のメモリセルとの間に配設されている、請求項３に記載の不揮発性メモリ記憶システム。
  5. メモリプログラミングの方法であって、前記方法は、
    プログラムループを実行することを含み、前記プログラムループを実行することは、
    複数の別個のサブグループに編成された複数のメモリセルを含むメモリセルアレイに結合されたワード線に１つ以上のプログラミングパルスを印加することと、
    前記ワード線に検証電圧を印加することと、
    検証レベルに達した第１のメモリセルの数をカウントすることであって、前記第１のメモリセルは、前記複数のサブグループの第１のサブグループ内にある、カウントすることと、
    前記検証レベルに達した前記第１のメモリセルの前記数に基づいて、前記第１のサブグループが数値閾値を満たすかどうかを判定することと、
    前記第１のサブグループが前記数値閾値を満たさない場合は、前記プログラミングパルスの電圧を増大させ、前記プログラムループを繰り返すことと、
    前記数値閾値が満たされた場合は、追加プログラムループを実行することと、を含み、
    前記追加プログラムループは、
    前記検証レベルに達した第２のメモリセルの数をカウントすることであって、前記第２のメモリセルは、前記複数のサブグループの第２のサブグループ内にある、カウントすることと、
    前記検証レベルに達した前記第２のメモリセルの前記数に基づいて、前記第２のサブグループが前記数値閾値を満たすかどうかを判定することと、
    前記第２のサブグループが前記数値閾値を満たさない場合は、前記プログラミングパルスの前記電圧を増大させ、前記ワード線に前記プログラミングパルスのうちの１つ以上を印加し、前記ワード線に前記検証電圧を印加し、前記追加プログラムループを繰り返すことと、を含む、方法。
  6. 前記第１のサブグループの前記第１のメモリセルが、それぞれ、トレンチに隣接しており、
    前記第２のサブグループの前記第２のメモリセルが、前記第１のメモリセルが前記第２のメモリセルと前記トレンチとの間に配設されているように、前記トレンチから離間している、請求項５に記載の方法。
  7. 前記追加プログラムループが、一次追加プログラムループであり、前記方法が、
    前記第２のサブグループが前記数値閾値を満たす場合は、二次追加プログラムループを実行すること、を更に含み、
    前記二次追加プログラムループは、
    前記検証レベルに達した第３のメモリセルの数をカウントすることであって、前記第３のメモリセルは、前記複数のサブグループの第３のサブグループ内にある、カウントすることと、
    前記検証レベルに達した前記第３のメモリセルの前記数に基づいて、前記第３のサブグループが前記数値閾値を満たすかどうかを判定することと、
    前記第３のサブグループが前記数値閾値を満たさない場合は、前記プログラミングパルスの前記電圧を増大させ、前記ワード線に前記プログラミングパルスのうちの１つ以上を印加し、前記ワード線に前記検証電圧を印加し、前記二次追加プログラムループを繰り返すことと、
    前記第２のサブグループが前記数値閾値を満たす場合は、三次追加プログラムループを実行することと、を含み、
    前記三次追加プログラムループは、
    前記検証レベルに達した第４のメモリセルの数をカウントすることであって、前記第４のメモリセルは、前記複数のサブグループの第４のサブグループ内にある、カウントすることと、
    前記検証レベルに達した前記第４のメモリセルの前記数に基づいて、前記第４のサブグループが前記数値閾値を満たすかどうかを判定することと、
    前記第４のサブグループが前記数値閾値を満たさない場合は、前記プログラミングパルスの前記電圧を増大させ、前記ワード線に前記プログラミングパルスのうちの１つ以上を印加し、前記ワード線に前記検証電圧を印加し、前記三次追加プログラムループを繰り返すことと、を含む、請求項５に記載の方法。
  8. 前記第１のサブグループの前記第１のメモリセルが、それぞれ、トレンチに隣接しており、
    前記第２のサブグループの前記第２のメモリセルが、前記第１のメモリセルが前記第２のメモリセルと前記トレンチとの間に配設されているように、前記トレンチから離間されており、
    前記第３のサブグループの前記第３のメモリセルが、前記第１のメモリセルに隣接しており、かつ、前記第１のメモリセルと前記第２のメモリセルとの間に配設されており、
    前記第４のサブグループの前記第４のメモリセルが、前記第２のメモリセルに隣接しており、かつ、前記第３のメモリセルと前記第２のメモリセルとの間に配設されている、請求項７に記載の方法。
  9. プログラムを記録している不揮発性コンピュータ可読媒体であって、前記プログラムは、プロセッサによって実行されたとき、前記プロセッサに、
    プログラムループを実行することを含む方法を実行させ、前記プログラムループを実行することは、
    複数の別個のサブグループに編成された複数のメモリセルを含むメモリセルアレイに結合されたワード線に１つ以上のプログラミングパルスを印加することと、
    前記ワード線に検証電圧を印加することと、
    検証レベルに達した第１のメモリセルの数をカウントすることであって、前記第１のメモリセルは、前記複数のサブグループの第１のサブグループ内にある、カウントすることと、
    前記検証レベルに達した前記第１のメモリセルの前記数に基づいて、前記第１のサブグループが数値閾値を満たすかどうかを判定することと、
    前記第１のサブグループが前記数値閾値を満たさない場合は、前記プログラミングパルスの電圧を増大させ、前記プログラムループを繰り返すことと、
    前記数値閾値が満たされる場合は、追加プログラムループを実行することと、を含み、
    前記追加プログラムループは、
    前記ワード線に前記検証電圧を印加することと、
    前記検証レベルに達した第２のメモリセルの数をカウントすることであって、前記第２のメモリセルは、前記複数のサブグループの第２のサブグループ内にある、カウントすることと、
    前記検証レベルに達した前記第２のメモリセルの前記数に基づいて、前記第２のサブグループが前記数値閾値を満たすかどうかを判定することと、
    前記第２のサブグループが前記数値閾値を満たさない場合は、前記プログラミングパルスの前記電圧を増大させ、前記ワード線に前記プログラミングパルスのうちの１つ以上を印加し、前記ワード線に前記検証電圧を印加し、前記追加プログラムループを繰り返すことと、を含む、不揮発性コンピュータ可読媒体。
  10. 前記第１のサブグループの前記第１のメモリセルが、それぞれ、トレンチに隣接しており、
    前記第２のサブグループの前記第２のメモリセルが、前記第１のメモリセルが前記第２のメモリセルと前記トレンチとの間に配設されているように、前記トレンチから離間している、請求項９に記載の不揮発性コンピュータ可読媒体。
  11. 前記追加プログラムループが、一次追加プログラムループであり、前記方法が、
    前記第２のサブグループが前記数値閾値を満たす場合は、二次追加プログラムループを実行すること、を更に含み、
    前記二次追加プログラムループは、
    前記ワード線に前記検証電圧を印加することと、
    前記検証レベルに達した第３のメモリセルの数をカウントすることであって、前記第３のメモリセルは、前記複数のサブグループの第３のサブグループ内にある、カウントすることと、
    前記検証レベルに達した前記第３のメモリセルの前記数に基づいて、前記第３のサブグループが前記数値閾値を満たすかどうかを判定することと、
    前記第３のサブグループが前記数値閾値を満たさない場合は、前記プログラミングパルスの前記電圧を増大させ、前記ワード線に前記プログラミングパルスのうちの１つ以上を印加し、前記ワード線に前記検証電圧を印加し、前記二次追加プログラムループを繰り返すことと、
    前記第２のサブグループが前記数値閾値を満たす場合は、三次追加プログラムループを実行することと、を含み、
    前記三次追加プログラムループは、
    前記ワード線に前記検証電圧を印加することと、
    前記検証レベルに達した第４のメモリセルの数をカウントすることであって、前記第４のメモリセルは、前記複数のサブグループの第４のサブグループ内にある、カウントすることと、
    前記検証レベルに達した前記第４のメモリセルの前記数に基づいて、前記第４のサブグループが前記数値閾値を満たすかどうかを判定することと、
    前記第４のサブグループが前記数値閾値を満たさない場合は、前記プログラミングパルスの前記電圧を増大させ、前記ワード線に前記プログラミングパルスのうちの１つ以上を印加し、前記ワード線に前記検証電圧を印加し、前記三次追加プログラムループを繰り返すことと、を含む、請求項９に記載の不揮発性コンピュータ可読媒体。
  12. 前記第１のサブグループの前記第１のメモリセルが、それぞれ、トレンチに隣接しており、
    前記第２のサブグループの前記第２のメモリセルが、前記第１のメモリセルが前記第２のメモリセルと前記トレンチとの間に配設されているように、前記トレンチから離間されており、
    前記第３のサブグループの前記第３のメモリセルが、前記第１のメモリセルに隣接しており、かつ、前記第１のメモリセルと前記第２のメモリセルとの間に配設されており、
    前記第４のサブグループの前記第４のメモリセルが、前記第２のメモリセルに隣接しており、かつ、前記第３のメモリセルと前記第２のメモリセルとの間に配設されている、請求項１１に記載の不揮発性コンピュータ可読媒体。
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