CN112037840A - 高性能3d nand的动态单层扫描 - Google Patents

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CN112037840A CN202010227248.7A CN202010227248A CN112037840A CN 112037840 A CN112037840 A CN 112037840A CN 202010227248 A CN202010227248 A CN 202010227248A CN 112037840 A CN112037840 A CN 112037840A
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Abstract

本发明提供了一种用于在存储器阵列上执行动态单层扫描的方法和系统。存储器阵列包括被组织成多个子组的多个存储器单元。动态单层扫描包括执行编程循环，其中对第一子组的单元进行计数以确定是否满足数字阈值，并且如果相对于第一子组满足数字阈值，则执行至少一个附加编程循环，其中对第二子组的单元进行计数，以确定相对于第二子组是否满足数字阈值。

Description

高性能3D NAND的动态单层扫描
技术领域
符合示例性实施方案的系统、装置和方法涉及三维(3D)NAND闪存 存储器的编程，并且更具体地涉及3D NAND闪存存储器设备的单层编程 验证操作。
背景技术
3D NAND闪存存储器是一种类型的非易失性闪存存储器，其中存储器 单元竖直堆叠在多个层中。开发3D NAND以解决在缩放二维(2D) NAND技术中遇到的挑战，从而以较低的每位成本实现较高的密度。
存储器单元是能够存储电子信息的电子设备或部件。非易失性存储器 可利用浮栅晶体管、电荷俘获晶体管或其他晶体管作为存储器单元。调整 浮栅晶体管或电荷俘获晶体管的阈值电压的能力允许晶体管充当非易失性 存储元件(即，存储器单元)，诸如存储单个数据位的单级单元 (SLC)。在一些情况下，可通过编程和读取多个阈值电压或阈值电压范 围来提供每个存储器单元多于一个数据位(例如，在多级单元中)。此类 单元包括但不限于每单元存储两位的多级单元(MLC)；每单元存储三位 的三级单元(TLC)；以及每单元存储四位的四级单元(QLC)。
图1示出了对3D NAND字线(WL)进行编程的相关技术方法。当接 收到编程命令(101)时，启动编程循环120，并且执行编程循环的多个迭 代1、2、…n。“编程循环”是涵盖编程脉冲并且延伸直到发出另一个编程脉 冲或直到特定编程过程结束的时间段。
所有单元的初始阈值电压(Vt)分布在图2A中示出。在第一循环 中，经由字线(102)将第一编程电压(VPGM1)施加到单元中的每个单 元。然后将验证电压下的验证脉冲施加到字线，并且可以确定具有大于验 证电平的Vt的单元并对其进行计数(103)。这也称为验证过程和验证扫 描。本文描述了验证电平是在编程期间单元达到的Vt。然而，验证电平可 以是与在存储器单元的编程或擦除期间可能达到的特定状态相关联的任何 电平。然后确定尚未达到验证电平的单元的数量(或百分比)是否小于数 字阈值(104)。数字阈值可以是例如单元的预定数量或单元的预定百分 比。例如，当每16kB少于64个单元尚未达到验证电平时，可达到数字阈 值。
如果未达到验证电平的单元的数量(或百分比)小于数字阈值(104： 是)，则过程结束(106)。如果未达到验证电平的单元的数量(或百分 比)大于数字阈值(104：否)，则过程继续并且执行另一个编程循环 120。在每个后续编程循环(1、2、3、…n)中，增大VPGM，使得 VPGMi+1＝VPGMi+ΔVPGM(105)，并且用增大的VPGMi+1对字线再次 编程(102)。
如图2B所示，当执行编程循环时，单元的Vt分布偏移到较高电压 (向右，如图2B所示)。在第一一个或多个编程循环之后，达到状态A， 如图所示。在另外的一个或多个编程循环之后，达到状态B，如图所示。 因此，Vt分布偏移到较高电压(A-E)，直到单元的令人满意的数量(或 百分比)达到验证电平(即，直到达到数字阈值)，如图所示，例如处于 状态E。以这种方式，可以延迟或避免后续编程步骤，直到单元的令人满 意的数量(或百分比)达到验证电平并且达到数字阈值。
一种类型的验证过程或验证扫描是“全层扫描”，其中对每个单元进行 计数以确定其Vt是否高于验证电平。此类全层扫描可能相当耗时，通常需 要约15μs。
然而，已确定的是，使用“单层扫描”(其中仅对总单元的一部分进行 计数)可实现使性能更好的某些优点。
根据“单层扫描”，字线的单元被分成称为“层”的子组，并且仅对单个 层中的那些单元进行计数。通常，字线可以被分成16层。由于字线中的总 单元的仅一部分被计数，因此使用单层扫描大大减少了编程时间—单层扫 描通常可能仅需要约2μs。然而，为了使单层扫描有效，属于所扫描的层的 单元必须具有适当的代表性。该问题与所扫描的层内的单元是“快速”还是 “慢速”有关。某些存储器孔(MH)以及因此某些单元可具有更快的编程速度。这是由于某些单元具有较薄的隧穿氧化物。
为了使单层扫描成功并且进行充分预测，通过仅对单个层进行计数以 便确定是否已达到数字阈值，层中被选择进行扫描的单元必须具有适当的 代表性。图3A示出了将字线的所有单元的Vt分布示例性分解为两个代表 性层(层#0和层#1)的Vt分布。根据该示例，层#0和层#1的Vt分布表 明，总体上，层#1的单元快于层#0的单元。如图3B所示，可以看出，如 果选择要对较慢的层#0进行计数，如果层#0的尚未达到验证电平的计数单 元(在图3B的阴影区域中示出)的数量(或百分比)小于数字阈值，则较 快的层#1的单元也将已经达到验证电平并满足数字阈值。因此，在单层扫 描中仅将慢速层作为所有单元的代表进行计数是统计上安全的。
然而，对哪些单元和层是快速或者慢速的预测并不总是正确的。在这 种情况下，当选择层#0用于单层扫描，但实际上是快速层时，计数不够有 代表性。图4A和图4B示出了该问题。图4A示出了将字线中的所有单元 的Vt分布示例性分解为层#0和层#1的Vt分布。在该示例中，层#0的单元 实际上快于层#1的单元。如图4B所示，可以看出，如果选择包括较快单 元的层#0用于单层扫描，则所选层#0的计数单元可以满足仍然未达到验证 电平的单元的数字阈值，即使是下尾结果，如图4B的阴影区域所示。换句 话讲，在所选择的层实际上更快的情况下，单层扫描指示已相对于所选择 的层达到了数字阈值，即使其未相对于所有单元达到。这通常导致数据错 误，诸如编程不足或过度编程。如果例如层被选择为最快的子组，但其不 是最快的子组，则可导致过度编程。另选地，如果层被选择为最慢的子 组，但其不是最慢的子组，则可导致编程不足。
发明内容
示例性实施方案可解决至少上述问题和/或缺点以及上文未描述的其他 缺点。另外，不需要示例性实施方案来克服上述缺点，并且可能不克服上 述任何问题。
根据示例性实施方案的一个方面，非易失性存储器存储系统包括：耦 接到字线的存储器单元阵列；包括编程电路和确定/计数电路的动态单层电 路。存储器单元阵列包括被组织成多个不同子组的多个存储器单元。动态 单层电路被配置为执行编程循环和附加编程循环。所述编程循环包括：所 述编程电路将一个或多个编程脉冲施加到所述字线，并且将验证电压施加 到所述字线；所述确定/计数电路对已达到验证电平的第一存储器单元的数 量进行计数，所述第一存储器单元在所述多个子组的第一子组内；以及基 于已达到所述验证电平的所述第一存储器单元的数量，确定所述第一子组 是否满足数字阈值。如果第一子组不满足数字阈值，则编程电路增大编程 脉冲的电压并重复编程循环，并且如果第一子组满足数字阈值，则动态单 层电路执行附加编程循环。所述附加编程循环包括：所述确定/计数电路对 已达到所述验证电平的第二存储器单元的数量进行计数，所述第二存储器 单元在所述多个子组的第二子组内，并且基于已达到所述验证电平的所述 第二存储器单元的数量，确定所述第二子组是否满足所述数字阈值。如果 所述第二子组不满足所述数字阈值，则所述编程电路增大所述编程脉冲的 所述电压，将所述编程脉冲中的一个或多个施加到所述字线，并且将所述 验证电压施加到所述字线，并且所述动态单层电路重复所述附加编程循 环。如果第二子组满足数字阈值，则编程过程结束。
第一子组的存储器单元可以与沟槽相邻，并且第二子组的第二存储器 单元可以与沟槽间隔开，使得第一存储器单元设置在第二存储器单元和沟 槽之间。
所述附加编程循环可以是主要附加编程循环，并且所述动态单层电路 可被进一步配置为执行辅助附加编程循环和第三附加编程循环。如果所述 第二子组满足所述数字阈值，则所述动态单层电路可执行所述辅助附加编 程循环。所述辅助附加编程循环包括：所述确定/计数电路对已达到所述验 证电平的第三存储器单元的数量进行计数，所述第三存储器单元在所述多 个子组的第三子组内，并且基于已达到所述验证电平的所述第三存储器单 元的数量，确定所述第三子组是否满足所述数字阈值。如果所述第三子组 不满足所述数字阈值，则所述编程电路增大所述编程脉冲的所述电压，将 一个或多个编程脉冲施加到所述字线，并且将所述验证电压施加到所述字 线，并且所述动态单层电路重复所述辅助附加编程循环。如果所述第三子 组满足所述数字阈值，则所述动态单层电路执行所述第三附加编程循环。 所述第三附加编程循环包括：所述编程电路将所述验证电压施加到所述字 线；所述确定/计数电路对已达到所述验证电平的第四存储器单元的数量进 行计数，所述第四存储器单元在所述多个子组的第四子组内，并且基于已 达到所述验证电平的所述第四存储器单元的数量，确定所述第四子组是否 满足所述数字阈值。如果所述第四子组不满足所述数字阈值，则所述编程 电路增大所述编程脉冲的所述电压，将一个或多个编程脉冲施加到所述字 线，并且将所述验证电压施加到所述字线，并且所述动态单层电路重复所述第三附加编程循环。如果第四子组满足数字阈值，则编程过程结束。
所述第三子组的所述第三存储器单元可与所述第一存储器单元相邻并 设置在所述第一存储器单元与所述第二存储器单元之间。所述第四子组的 所述第四存储器单元可与所述第二存储器单元相邻并设置在所述第三存储 器单元与所述第二存储器单元之间。
根据另一个示例性实施方案的一个方面，一种存储器编程方法包括： 执行编程循环，其包括：将一个或多个编程脉冲施加到耦接到存储器单元 阵列的字线，该存储器单元阵列包括被组织成多个不同子组的多个存储器 单元；将验证电压施加到字线；对已达到验证电平的第一存储器单元的数 量进行计数，所述第一存储器单元在所述多个子组的第一子组内；基于已 达到所述验证电平的所述第一存储器单元的数量，确定所述第一子组是否满足数字阈值。如果第一子组不满足数字阈值，则该方法还包括增大编程 脉冲的电压，并且重复编程循环。如果满足数值阈值，则该方法还包括执 行附加编程循环。所述附加编程循环包括：对已达到所述验证电平的第二 存储器单元的数量进行计数，所述第二存储器单元在所述多个子组的第二 子组内，基于已达到所述验证电平的所述第二存储器单元的数量来确定所 述第二子组是否满足所述数字阈值。如果所述第二子组不满足所述数字阈值，则所述方法还包括增大所述编程脉冲的所述电压，将所述编程脉冲中 的一个或多个施加到所述字线，将所述验证电压施加到所述字线，并且重 复所述附加编程循环。
附加编程循环可以是主要附加编程循环，并且该方法还可包括：如果 第二子组满足数字阈值，则执行辅助附加编程循环。所述辅助附加编程循 环包括：对已达到所述验证电平的第三存储器单元的数量进行计数，所述 第三存储器单元在所述多个子组的第三子组内，并且基于已达到所述验证 电平的所述第三存储器单元的数量，确定所述第三子组是否满足所述数字 阈值。如果所述第三子组不满足所述数字阈值，则所述方法还包括增大所述编程脉冲的所述电压，将所述编程脉冲中的一个或多个施加到所述字 线，将所述验证电压施加到所述字线，并且重复所述辅助附加编程循环。 如果所述第二子组满足所述数字阈值，则所述方法还包括执行第三附加编 程循环。所述第三附加编程循环包括：对已达到所述验证电平的第四存储 器单元的数量进行计数，所述第四存储器单元在所述多个子组的第四子组 内，以及基于已达到所述验证电平的所述第四存储器单元的数量，确定所 述第四子组是否满足所述数字阈值。如果所述第四子组不满足所述数字阈 值，则所述方法还包括增大所述编程脉冲的所述电压，将所述编程脉冲中 的一个或多个施加到所述字线，将所述验证电压施加到所述字线，并且重 复所述第三附加编程循环。
根据示例性实施方案的一个方面，公开了一种具有记录在其上的程序 的非易失性计算机可读介质，该程序当由处理器执行时，使得处理器执行 上述方法的一个或多个方面。
附图说明
通过以下结合附图对示例性实施方案的描述，上述和/或其他方面将变 得显而易见且更易于理解，其中：
图1示出了相关技术的编程方法；
图2A示出了示例性初始Vt分布；并且图2B示出了在任意数量的重 复编程循环之后达到的状态A-E中的示例性Vt分布；
图3A示出了字线的单元的示例性初始Vt分布，该字线被划分为包括 慢速单元的层#0，以及包括快速单元的层#1；并且图3B示出了任意数量的 编程循环之后的图3A的字线的单元；
图4A示出了字线的单元的示例性初始Vt分布，该字线被划分为包括 快速单元的层#0，以及包括慢速单元的层#1；并且图4B示出了任意数量的 编程循环之后的图4A的字线的单元；
图5示出了示例性3D NAND存储器的示意图；
图6示出了根据示例性实施方案的被分成层#0、#1、#2和#3的一个字 线的剖视图；
图7示出了一个字线的剖视图；
图8示出了根据示例性实施方案的包括动态单层扫描方法的编程方 法；
图9A示出了当对作为慢速层的层#0执行单层扫描时的示例性结果； 并且图9B示出了当对作为快速层的层#0执行单层扫描时的示例性结果；
图10A示出了根据示例性实施方案的当执行动态单层扫描时的示例性 结果，该动态单层扫描包括作为慢速层的层#0的扫描和作为快速层的层#1 的扫描；并且图10B示出了根据示例性实施方案的当执行动态单层扫描时 的示例性结果，该动态单层扫描包括作为快速层的层#0的扫描和作为慢速 层的层#1的扫描；
图11示出了根据另一示例性实施方案的包括动态单层扫描方法的编程 方法；
图12是示出根据一个示例性实施方案的被配置为实现图8和/或图11 的方法的系统和设备的示意性框图；以及
图13是示出根据一个示例性实施方案的动态单层电路的框图。
具体实施方式
现在将详细参考在附图中示出的示例性实施方案，其中类似的附图标 号始终表示类似的元件。就这一点而言，示例性实施方案可具有不同的形 式，并且不可理解为限于本文所阐述的描述。
应当理解，当用于本说明书中时，术语“包括(“including”、 “comprise”和/或“comprising”)”指定所述特征、整数、步骤、操作、元件和 /或部件的存在，但不排除其存在或添加一个或多个其他特征、整数、步 骤、操作、元件、部件和/或其组。
还应当理解，虽然术语“第一”、“第二”、“第三(third)”等和“主要”、 “辅助”、“第三(tertiary)”等在本文中可用于描述各种操作、元件、部件、 区域、层和/或区段，但这些操作、元件、部件、区域、层和/或区段可不受 这些术语的限制。这些术语仅用于将一个元件、部件、区域、层或区段与 另一个元件、部件、区域、层或区段区分开。
如本文所用，术语“和/或”包括相关联的列出项目中的一个或多个的 任何和所有组合。当在元素列表之前时，诸如“…中的至少一者”的表达修 饰整个元素列表并且不修饰列表中的各个元素。此外，说明书中所述的术 语诸如“单元”、“-er”、“-or”、“模块”和“单元”是指用于执行至少一个功能或 操作的元件，并且可在硬件、软件或硬件和软件的组合中实现。
各种术语用于指代特定的系统部件。不同的公司可能以不同的名称指 代部件–该文档并不旨在区分名称不同而不是功能不同的部件。
对于这些示例性实施方案所属技术领域的普通技术人员显而易见的这 些示例性实施方案的问题的详细描述可从此省略。
该描述参考3D NAND存储器设备。然而，应当理解，本文的描述同 样可应用于其他存储器设备。
如本文所用，术语“存储器”表示半导体存储器。半导体存储器的类型 包括易失性存储器和非易失性存储器。即使当非易失性存储器未连接到电 源(例如，电池)时，非易失性存储器也允许存储和保留信息。非易失性 存储器的示例包括但不限于闪存存储器(例如，NAND型和NOR型闪存存 储器)、电可擦除可编程只读存储器(EEPROM)、铁电存储器(例如， FeRAM)、磁阻存储器(例如，MRAM)、自旋传递扭矩磁随机存取存储 器(STT-RAM或STT-MRAM)、电阻式随机存取存储器(例如，ReRAM 或RRAM)和相变存储器(例如，PRAM或PCM)。
如上所述，为了提供更快的编程，可执行单层扫描。虽然描述了被划 分成16个层的字线，但是字线可以被划分成大于或小于16个层。然而， 需要解决相关技术的单层扫描导致快速层扫描的问题，该快速层不能充分 代表字线整体的单元。上文相对于相关技术所述的所得下尾可导致读取编 程字线失败。换句话讲，当涉及单元之间的变化时，相关技术的单层扫描 失败。
图5示出了示例性3D NAND存储器100的示意图。存储器100包括 在基板34(诸如硅基板)上方单片形成的多个物理层。
存储元件，例如存储器单元301，在物理层中被布置成阵列。存储器 单元301包括位于字线300与导电沟道42之间的电荷俘获结构44。可经由 导电沟道42相对于字线300的偏置将电荷注入电荷俘获结构44中或从电 荷俘获结构44中排出。例如，电荷俘获结构44可以包括氮化硅，并且可 以通过栅极电介质(诸如氧化硅)与字线300和导电沟道42分开。电荷俘 获结构44中的电荷量影响在存储器单元301的读取操作期间通过导电沟道 42的电流量，并且指示存储在存储器单元301中的一个或多个位值。
3D存储器100包括多个擦除块80。每个块80包括包括字线300的堆 叠的物理层的“竖直切片”。多个导电沟道42(具有基本上竖直的取向，如 图5所示)延伸穿过字线300的堆叠。每个导电沟道42耦接到每个字线 300中的存储元件，从而形成沿着导电沟道42延伸的存储元件的NAND 串。为清楚说明起见，图5示出了三个块80、每个块80中的五个字线300 以及每个块80中的三个导电沟道42。然而，3D存储器100可具有多于三 个块，每个块多于五个字线，并且每个块多于三个导电沟道。
读/写电路68通过多条导电线耦接到导电沟道420：位线，示出为导电 沟道的第一端部处的第一位线BL0、第二位线BL1和第三位线BL2(例 如，最远离基板34的端部)和源极线，示出为导电沟道的第二端部处的第 一源极线SL0、第二源极线SL1和第三源极线SL2(例如，更靠近基板234 或在基板234内的端部)。读/写电路68被示出为经由“P”控制线耦接到位 线BL0-BL2，经由“M”控制线耦接到源极线SL0-SL2，并且经由“N”控制线 耦接到字线300。P、M和N中的每一者可具有基于3D存储器100的特定 配置的正整数值。
导电沟道42中的每个导电沟道在第一端部处耦接到位线BL，并且在 第二端部处耦接到源极线SL。因此，一组导电沟道42可以串联耦接到特 定位线BL和不同源极线SL。
应当注意，虽然每个导电沟道42被示出为单个导电沟道，但导电沟道 42中的每个可包括呈堆叠构型的多个导电沟道。堆叠构型中的多个导电沟 道可由一个或多个连接器耦接。此外，如本领域技术人员将理解的，可包 括附加层和/或晶体管(未示出)。
读/写电路68促进和/或实现在3D存储器100上执行的读和写操作。例 如，数据可以存储到耦接到字线300的存储元件，并且读/写电路68可以使 用一个或多个感测块36从存储器单元301读取位值。又如，读/写电路68 可以将选择信号施加到耦接到字线300、位线BL和源极线SL的控制线， 以使编程电压(例如，电压脉冲或一系列电压脉冲)施加在选定字线300 的选定存储元件44上。
读/写电路68包括一个或多个感测块36。感测块36用于读取或感测存 储在存储器单元301中的一个或多个值。在一种方法中，为一组NAND串 提供一个感测块36，该组NAND串中的每个NAND串耦接到特定位线 BL。每个感测块36可包括存储器控制器(图5中未示出)。每个感测块36还包括用于每个NAND串的感测模块。另选地，感测块36可以耦接到 位线的间隔，诸如偶数或奇数位线。
在读取操作期间，控制器可以从主机设备诸如计算机、智能电话或膝 上型计算机接收请求。控制器可以通过向控制线施加适当的信号以使所选 字线的存储元件被感测来使读/写电路68从3D存储器100的特定存储元件 读取位。因此，具有呈堆叠构型的多个导电沟道的3D存储器100可被配置 为从一个或多个存储元件读取数据并将数据写入一个或多个存储元件。
图7示出了单元301的示例性字线300的剖视图。单元301可被分成 串#0、#1、#2和#3如图所示。如上所述，单元中的每个单元包括导电沟道 的横截面。在理想的情况下，每个单元将在物理上彼此相同。然而，实际 上，部分地由于制造的变化，单元的物理结构从一个单元到另一个单元可 略有不同，使得某些单元可比其他单元编程得更快。
如图7所示，某些串(串#1和串#2)被沟槽303隔开，该沟槽通过氧 化物和氮化物的交替层形成，并且在外串(串#0和串#3)外部存在附加沟 槽303。与沟槽相邻的单元(或存储器孔)被称为“外”存储器孔，而远离沟 槽的单元(或存储器孔)被称为“内”存储器孔。
用于3D存储器的一些制造工艺可包括趋于优于在制造期间执行的蚀 刻工艺的膜沉积工艺。对于这些类型的制造工艺，外存储器孔通常将比内 存储器孔更慢地编程。然而，用于3D存储器的其他制造工艺可包括趋于优 于制造期间的膜沉积工艺的蚀刻工艺。对于这些类型的制造工艺，内存储 器孔通常将比外存储器孔更慢地编程。然而，应当指出的是，由于在制造 过程期间引入的这种变化或者由于设备的使用引起的磨损，3D存储器结构 内的存储器单元子组的物理位置并不总是决定其相对编程速度。此外，循 环劣化还可导致不同存储器单元或存储器单元子组的相对编程速度随时间 推移而变化。
如上所述，字线的单元可以被分成称为“层”的子组。每个层包括与特 定读出放大器组电连通的不同单元组。每条位线耦接到读出放大器组。因 此，每个层包括经由位线与特定读出放大器组电连通的一组存储器单元。
图6示出了待编程和扫描的单元的示例性字线300。如图所示，单元 可被分成包括层#0、#1、#2和#3的层。在这种情况下，层#0包括最内单 元，层#1包括最外单元，层#2包括与最内单元相邻的单元，并且层#3包括 与最外单元相邻的单元。然而，应当注意，这仅仅是示例性的，并且字线 300可以与图6所示不同的方式划分成层。
重新参考相关技术的单层扫描方法，包括内单元的层(层#0)通常被 选择用于单层扫描，因为部分地基于特定制造过程，该层被假定为慢速 层，如上所述。然而，如所讨论的，还存在导致层#0(包括内单元)为快 速层的制造操作或其他变型。在这种情况下，相关技术的单层扫描指示已 经达到数字阈值，实际上，这不表示字线的单元，如上面关于图4A和图 4B所讨论的。
图8示出了根据示例性实施方案的动态单层扫描方法。本文所述的方 法可与各种不同的存储器设备和系统中的任一种一起使用，包括本文所述 的那些存储器设备和系统以及可设想的任何其他合适的存储器设备和系 统。
根据该示例性实施方案，接收编程命令(701)，并且启动编程循环 720并执行次数i(1≤i≤n)。在所述第一编程循环中，经由所述字线 (702)将第一编程电压(VPGM1)施加到所述单元中的每个单元。然后将 验证电压施加到字线并且对层#0的单元进行计数以确定层#0的单元中的哪 个具有大于验证电平的Vt(703)。选择层#0是因为其包括最内单元，假定其为慢速单元。基于层#0的单元计数，确定尚未达到验证电平的计数单 元的数量(或百分比)#是否小于数字阈值(704)。如果未达到验证电平 的计数单元的数量(或百分比)#大于数字阈值(704：否)，则过程继续 并且执行另一个编程循环720。在每个后续编程循环1-n中，VPGM增大， 使得VPGMi+1＝VPGMi+ΔVPGM(705)，且将增大的VPGMi+1施加到字 线(702)。然而，如果未达到验证电平的计数单元的数量(或百分比)小 于数字阈值(704：是)，则启动附加循环730。
在附加编程循环730的第一循环中，验证电压被施加到字线，并且对 附加所选层#1的单元进行计数，以便确定附加所选层#1的哪些单元具有大 于验证电平的Vt(706)。选择层#1作为附加层，因为其包括最外单元， 假定为快速单元。基于层#1的单元计数，确定尚未达到验证电平的计数单 元的数量(或百分比)是否小于数字阈值(707)。如果未达到验证电平的 计数单元的数量(或百分比)大于数字阈值(707：否)，则该过程继续并 继续进行另一个附加循环730。增大VPGM，使得VPGMi+1＝VPGMi+ ΔVPGM(709)；用增大的VPGMi+1再次编程字线(710)；再次将验证电 压施加到字线，并且再次对层#1的单元进行计数(706)。如果未达到验证 电平的单元的数量(或百分比)小于数字阈值(707：是)，则过程结束 (708)。
图9A和图9B示出了当在作为慢速层的层#0上执行相关技术的单层扫 描时(图9A)以及当在作为快速层的层#0上执行相关技术的单层扫描时 (图9B)的示例性结果。如相对于图1所讨论的，当使用相关技术的单层 扫描方法执行编程时，在每个编程循环120中，对具有大于验证电平的Vt 的单个层(包括最内单元的层#0)的单元进行计数。如图9A的示例中的 Vt分布图所示，计数层#0是慢速层，并且层#1是快速层。如上所述，具有 内单元的层被选择用于计数，因为预测该层将是慢速的。根据该示例，当 已执行多个编程循环(导致图9A的状态A-G)时，在最后一个编程循环 中，层#0的单元的计数指示已达到验证电平的层#0的单元的数量(或百分 比)小于数字阈值(810)，并且编程循环结束。在图9A的示例中，由于层#0的单元实际上是慢速单元，并且层#1的单元实际上是快速单元，因此 当验证扫描指示层#0的计数单元满足数字阈值时，层#1的单元也将满足数 字阈值，如最终Vt分布G所示820。因此，不需要另外的编程循环，并且 最终Vt分布是可接受的。
与图9A的示例相反，如图9B的示例中的Vt分布图所示，计数层#0 (尽管由于包含最内单元而预测为慢速层)实际上是快速层，并且层#1是 慢速层。根据该示例，当已执行相同数量的编程循环(导致图9B的状态 A-G)时，在最后的编程循环中，具有大于验证电平的Vt的层#0的单元的 计数指示已达到验证电平的层#0的单元的数量(或百分比)小于数字阈值 (830)，并且编程循环结束。然而，实际上，因为计数层#0是最快的层， 所以该最后循环之后的真实Vt分布包括指示存在许多尚未达到验证电平的 单元的下尾，如图9B的阴影区域所示。因此，尽管不执行另外的编程循 环，但最终Vt分布840是不可接受的。这示出了图1的相关技术方法固有 的问题。
与图9A和图9B相比，图10A和图10B示出了当根据示例性实施方案 执行动态单层扫描时的示例性结果，包括当首先对作为慢速层的层#0执行 单层扫描时(图10A)以及当首先对作为快速层的层#0执行单层扫描时 (图10B)。
与图9A和图9B的相关技术示例一样，关于图10A和图10B的示例性 实施方案，执行编程循环720并且其包括对层#0的单层扫描，其中对具有 高于验证电平的Vt的层#0的单元进行计数。选择层#0是因为其包括最内 单元，假定其为慢速的。
如Vt分布图所示，在图10A的示例中，层#0是慢速层，并且层#1是 快速层，如图9A的相关技术示例所示。与图9A的相关技术示例一样，根 据图10A的该示例性实施方案，当已执行多个编程循环720(导致图10A 的状态A-G)时，在最后一个编程循环中，层#0的单元的计数指示已达到 验证电平的层#0的单元的数量(或百分比)小于数字阈值(910)，并且编程循环720结束。根据图8的动态单层扫描，然后启动附加编程循环730， 并且选择层#1用于验证扫描，因为其包含最外单元，并且因此被预测为快 速层。在第一附加编程循环中，在施加任何VPGM之前，层#1的单元的计 数指示已达到验证电平的层#1的单元的数量(或百分比)小于数字阈值 (920)，并且附加编程循环结束。在图10A的该示例中，由于层#0的单 元实际上是慢速单元，并且层#1的单元实际上是快速单元，因此当在初始 编程循环中对层#0单元执行的验证扫描指示层#0的计数单元满足数字阈值 时，在附加编程循环中对层#1单元执行的验证扫描还指示层#1的计数单元 满足数字阈值，如最终Vt分布930所示。因此，不需要另外的编程循环， 并且最终Vt分布是可接受的。
与图10A的示例相反，如图10B的Vt分布图所示，为初始编程循环 选择的层#0尽管由于包含最内单元而被预测为慢速层，但实际上是快速 层，并且层#1是慢速层。根据该示例性实施方案，当已在最后一个循环中 执行多个编程循环720(产生图10B的状态A-G，940)时，具有高于验证 电平的Vt的层#0的单元的计数指示已达到验证电平的层#0的单元的数量 (或百分比)小于数字阈值，并且编程循环结束。然而，实际上，因为扫 描的层#0是快速层，所以在最后编程循环之后的状态G下的所有单元的真 实Vt分布包括下尾，该下尾指示存在许多尚未达到验证电平的单元，如 950的阴影区域所示。
与图1的相关技术相比，根据动态单层扫描的该示例性实施方案，该 过程未完成，并且执行另一个附加循环730。在这种情况下，如图8所示， 通过扫描为附加循环选择的层#1来启动附加编程循环730(706)。由于在 该示例中层#1的扫描包括层#1的慢速单元的计数，因此该扫描指示尚未满 足数字阈值。因此，在第一附加循环中，将VPGM升高(709)并再次施 加到字线。具有高于验证电平的Vt的层#1的单元的后续计数指示已达到验 证电平的层#1的单元的数量(或百分比)小于数字阈值(960)，并且附加 编程循环结束。因此，从图9B至图10B的比较可以明显看出，附加编程循 环可以纠正下尾的问题，并且最终Vt分布是可接受的(970)。因此，使 用示例性附加编程循环，如相对于图8和图10B所示，可纠正与相关技术 单层扫描相关联的问题。
申请人注意到，根据图10B的示例性实施方案，数字阈值在一个附加 循环之后实现。然而，如本领域的技术人员将会理解的那样，可能需要两 个或更多个附加循环，每个均施加连续更高的VPGM。
图11示出了根据另一个示例性实施方案的动态单层扫描方法。与图8 的动态单层方法相比，根据该实施方案，存在三个附加编程循环1030、 1040和1050，而不是单个附加编程循环730，使得扫描多于一个附加层。 根据该示例性实施方案，接收编程命令1001，并且多次执行编程循环1020 和主要附加编程循环1030。编程循环1020和主要附加编程循环1030分别 与编程循环720和附加编程循环730相当，如相对于图8所讨论的，并且 其细节将不被重复。
此处，与相对于图8所讨论的示例性实施方案不同，如果在主要附加 循环1030中，未达到验证电平的层#1的单元的数量(或百分比)小于数字 阈值(1007：是)，则该过程未结束。相反，该过程前进到辅助附加编程 循环1040。
在图11的该示例性实施方案中，字线已经被分成四个层#0、#1、#2和 #3，如图6所示。层#0包括最内单元，并且被假定为最慢的层；层#1包括 最外单元，并且被假定为最快的层；层#2包括与最内单元相邻的单元，并 且被假定为第二慢的层；并且单元#3包括与最外单元相邻的单元，并且被 假定为第二快的层。
这里，如果在主要附加循环1030中，未达到验证电平的扫描单元的数 量小于数字阈值(1007：是)，则该过程前进至辅助附加循环1040。在辅 助附加循环中，将验证电压施加到字线并且对具有高于验证电平的Vt的层 #2的单元进行计数(1011)，并且如果层#1的未达到验证电平的单元的数 量大于数字阈值(1012：否)，则增大VPGM(1013)并将其施加到字线 (1014)。将验证电压施加到字线，并且对具有高于验证电平的Vt的层#2 的单元进行计数(1011)。如果层#2的未达到验证电平的单元的数量小于 数字阈值(1012：是)，则该过程前进到第三附加循环1050。
在第三附加循环中，将验证电压施加到字线并且对具有高于验证电平 的Vt的层#3的单元进行计数(1015)，并且如果层#3的未达到验证电平 的单元的数量大于数字阈值(1016：否)，则增大VPGM(1017)并将其 施加到字线(1018)。然后将验证电压施加到字线，并且对具有高于验证 电平的Vt的层#3的单元进行计数。如果未达到验证电平的计数单元的数量 小于数字阈值(1016：是)，则过程结束(1020)。
根据该示例性实施方案，该方法包括三个附加循环，其中对层#1、#2 和#3的单元进行计数。然而，如本领域的技术人员将会理解的那样，可存 在多于或少于三个附加循环，并且被扫描的具体层可有变化。
图12是示出根据一个示例性实施方案的被配置为实现图8和图11的 方法的系统200和设备250的示意性框图。计算设备250包括用于存储器 设备220的存储器介质222的一个或多个动态单层电路240。
存储器设备220可至少部分地在计算设备250的存储器系统200上操 作和/或与之通信，该计算设备可包括处理器211、易失性存储器212和通 信接口213。处理器211可包括一个或多个中央处理单元(CPU)、一个或 多个通用处理器、一个或多个专用处理器、一个或多个处理器内核等。
动态单层电路240可设置在存储器元件223的边缘和/或周边处或朝向 该边缘和/或周边设置，邻近和/或靠近存储器介质222阵列。另选地，动态 单层电路可设置在集成电路设备的与存储器介质222阵列不同的级、层和/ 或平面上(例如，处于该阵列下方、与该阵列平行且从该阵列偏移等的 CMOS或其他电路)。动态单层电路可自动执行本文所述的方法的操作， 包括但不限于例如自动确定特定层的单元是否已达到验证电平，自动确定 未达到验证电平的单元的数量是否小于数字阈值。
图13是示出根据一个示例性实施方案的动态单层电路的框图。动态单 层电路包括状态改变/编程电路251、识别电路252和确定/计数电路253。 状态改变/编程电路可为被配置为执行或递送一个或多个编程循环和/或一个 或多个附加编程循环的任何电路，如所描述的。例如，编程电路251可执 行包括在循环720、730、1020、1030、1040和1050中的任何一个或多个 操作，如本文参考图8和图11所示。
确定/计数电路253可以是被配置为对已达到验证电平的任何一个或多 个层的存储器单元的总数进行计数并且确定是否已满足数字阈值的任何电 路。例如，确定/计数电路253可以执行操作704、707、1004、1007、1012 和1016中的任何一个或多个，如本文参考图8和图11所示。
存储器设备220可相对于计算设备210设置在任何一个或多个各种位 置，并且可包括一个或多个存储器元件223，诸如半导体芯片或封装件或设 置在一个或多个印刷电路板、存储外壳和/或其他机械和/或电支撑结构上的 其他集成电路设备。例如，存储器设备1120可包括一个或多个直插式存储 器模块(DIMM)卡、一个或多个扩展卡和/或子卡、存储器卡、通用串行总线 (USB)驱动器、固态驱动器(SSD)或其他硬盘驱动器装置，并且/或者可具有 另一个存储器和/或存储形状因数。存储器设备220可与计算设备210的主 板集成和/或安装在该主板上，安装在计算设备210的端口和/或插槽中，安 装在不同计算设备210上，和/或网络215上的专用存储设备上，通过外部 总线(例如，外部硬盘驱动器)与计算设备210通信等。
存储器介质222的元件223可包括易失性存储器介质222，诸如随机存 取存储器(RAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、双倍数据 速率(DDR)SDRAM、静态RAM(SRAM)、晶闸管RAM(T-RAM)、零电容 RAM(Z-RAM)等。另选地，存储器介质222的元件223可包括非易失性存 储器介质222，诸如ReRAM、忆阻器存储器、可编程金属化单元存储器、 相变存储器(PCM、PCME、PRAM、PCRAM、双向统一存储器、硫属化 物RAM或C-RAM)、NAND闪存存储器(例如，2D NAND闪存存储 器、3D NAND闪存存储器)、NOR闪存存储器、纳米随机存取存储器 (纳米RAM或NRAM)、基于纳米晶体线的存储器、基于硅氧化物的亚 10纳米工艺存储器、石墨烯存储器、硅-氧化物-氮化物-氧化物-硅(SONOS) 存储器、可编程金属化单元(PMC)存储器、导电桥接RAM(CBRAM)、磁 阻RAM(MRAM)、磁存储介质(例如，硬盘、磁带)、光存储介质等。因此，存储器设备220可依赖于例如存储的电压电平或存储的电阻电平。在 某些实施方案中，存储器介质222的该一个或多个元件223包括存储级存 储器(SCM)。
存储器设备220可设置在处理器211的存储器总线上(例如，在与易 失性存储器212相同的存储器总线上，在与易失性存储器212不同的存储 器总线上，代替易失性存储器212等)。另选地，存储器设备220可设置 在计算设备210的外围总线上，诸如外围部件高速互连(PCI Express或 PCIe)总线、串行高级技术附件(SATA)总线、并行高级技术附件(PATA)总 线、小型计算机系统接口(SCSI)总线、FireWire总线、光纤通道连接、通用 串行总线(USB)、PCIe高级交换(PCIe-AS)总线等。另选地，存储器设备 1120可设置在数据网络215上，诸如以太网、Infiniband网络、通过网络 215的小型计算机系统接口(SCSI)远程直接内存访问(RDMA)、存储区域网 络(SAN)、局域网(LAN)、广域网(WAN)诸如互联网、另一个有线和/或无线 网络215等。
计算设备210还可包括非暂态计算机可读存储介质214。计算机可读 存储介质214可具有存储在其上的可执行指令，这些可执行指令被配置为 导致计算设备210(例如，处理器211)执行本文所述的一个或多个方法的 步骤。例如，动态单层电路240可包括存储器元件223的硬件、设备驱动 程序的计算机可执行程序代码、存储器控制器226的固件和/或用于存储器 元件223的存储器介质控制器、另一电子部件等。动态单层电路240可集 成在存储器元件223(例如，芯上子组选择电路240和/或其他集成硬件) 上。非易失性存储器控制器226可以通过总线227通信地耦接到非易失性 存储器介质222。
存储器设备220可包括管理一个或多个存储器设备220和/或存储器元 件223的存储器控制器226，其中一个或多个存储器设备220和/或存储器 元件223可包括芯上动态单层电路240。一个或多个存储器设备220可包括 记录、存储器和/或存储设备，诸如一个或多个固态存储设备和/或一个或多 个半导体存储设备，其被布置和/或划分为多个可寻址的介质存储位置。如 本文所用，介质存储位置是指存储器的任何物理单元(例如，存储器设备220上的任何数量的物理存储介质)。存储器单元和/或区域可包括但不限 于：物理存储位置的页面、存储器分区、块、扇区、集合或集(例如逻辑 页面、逻辑块)等。
应当理解，本文所述的示例性实施方案可仅在描述性意义上考虑，而 不是出于限制的目的。每个示例性实施方案内的特征或方面的描述可被认 为可用于其他示例性实施方案中的其他类似特征或方面。
尽管已结合附图描述了示例性实施方案，但本领域的普通技术人员应 当理解，在不脱离以下权利要求书所限定的精神和范围的情况下，可对本 发明进行形式和细节上的各种改变。

Claims (12)

1.一种非易失性存储器存储系统，包括：
存储器单元阵列，所述存储器单元阵列耦接到字线，所述存储器单元阵列包括被组织成多个不同子组的多个存储器单元；
动态单层电路，所述动态单层电路包括编程电路和确定/计数电路，其中所述动态单层电路被配置为执行编程循环和附加编程循环；
其中所述编程循环包括：
所述编程电路将一个或多个编程脉冲施加到所述字线，并且将验证电压施加到所述字线，
所述确定/计数电路对已达到验证电平的第一存储器单元的数量进行计数，所述第一存储器单元在所述多个子组的第一子组内，并且基于已达到所述验证电平的所述第一存储器单元的数量，确定所述第一子组是否满足数字阈值，
如果所述第一子组不满足所述数字阈值，则所述编程电路增大所述编程脉冲的电压并重复所述编程循环，并且
如果所述第一子组满足数字阈值，则所述动态单层电路执行所述附加编程循环；
其中所述附加编程循环包括：
所述确定/计数电路对已达到所述验证电平的第二存储器单元的数量进行计数，所述第二存储器单元在所述多个子组的第二子组内，并且基于已达到所述验证电平的所述第二存储器单元的数量，确定所述第二子组是否满足所述数字阈值，并且
如果所述第二子组不满足所述数字阈值，则所述编程电路增大所述编程脉冲的所述电压，将所述编程脉冲中的一个或多个施加到所述字线，并且将所述验证电压施加到所述字线，并且所述动态单层电路重复所述附加编程循环。
2.根据权利要求1所述的非易失性存储器存储系统，其中：
所述第一子组的所述第一存储器单元各自与沟槽相邻，并且
所述第二子组的所述第二存储器单元与所述沟槽间隔开，使得所述第一存储器单元设置在所述第二存储器单元与所述沟槽之间。
3.根据权利要求1所述的非易失性存储器存储系统，其中：
所述附加编程循环是主要附加编程循环，并且所述动态单层电路被进一步配置为执行辅助附加编程循环和第三附加编程循环；
如果所述第二子组满足所述数字阈值，则所述动态单层电路执行所述辅助附加编程循环；
所述辅助附加编程循环包括：
所述确定/计数电路对已达到所述验证电平的第三存储器单元的数量进行计数，所述第三存储器单元在所述多个子组的第三子组内，并且基于已达到所述验证电平的所述第三存储器单元的数量，确定所述第三子组是否满足所述数字阈值；并且
如果所述第三子组不满足所述数字阈值，则所述编程电路增大所述编程脉冲的所述电压，将一个或多个编程脉冲施加到所述字线，并且将所述验证电压施加到所述字线，并且所述动态单层电路重复所述辅助附加编程循环，并且
如果所述第三子组满足所述数字阈值，则所述动态单层电路执行所述第三附加编程循环；
所述第三附加编程循环包括：
所述编程电路将所述验证电压施加到所述字线；
所述确定/计数电路对已达到所述验证电平的第四存储器单元的数量进行计数，所述第四存储器单元在所述多个子组的第四子组内，并且基于已达到所述验证电平的所述第四存储器单元的数量，确定所述第四子组是否满足所述数字阈值；并且
如果所述第四子组不满足所述数字阈值，则所述编程电路增大所述编程脉冲的所述电压，将一个或多个编程脉冲施加到所述字线，并且将所述验证电压施加到所述字线，并且所述动态单层电路重复所述第三附加编程循环。
4.根据权利要求3所述的非易失性存储器存储系统，其中：
所述第一子组的所述第一存储器单元各自与沟槽相邻，
所述第二子组的所述第二存储器单元与所述沟槽间隔开，使得所述第一存储器单元设置在所述第二存储器单元与所述沟槽之间，
所述第三子组的所述第三存储器单元与所述第一存储器单元相邻并设置在所述第一存储器单元与所述第二存储器单元之间，并且
所述第四子组的所述第四存储器单元与所述第二存储器单元相邻并设置在所述第三存储器单元与所述第二存储器单元之间。
5.一种存储器编程方法，包括：
执行编程循环，包括：
向耦接到存储器单元阵列的字线施加一个或多个编程脉冲，所述存储器单元阵列包括被组织成多个不同子组的多个存储器单元，
将验证电压施加到所述字线，
对已达到验证电平的第一存储器单元的数量进行计数，所述第一存储器单元在所述多个子组的第一子组内，
基于已达到所述验证电平的所述第一存储器单元的数量，确定所述第一子组是否满足数字阈值，
如果所述第一子组不满足所述数字阈值，则增大所述编程脉冲的电压，并且重复所述编程循环，以及
如果满足所述数字阈值，则执行附加编程循环；
其中，所述附加编程循环包括：
对已达到所述验证电平的第二存储器单元的数量进行计数，所述第二存储器单元在所述多个子组的第二子组内，
基于已达到所述验证电平的所述第二存储器单元的数量，确定所述第二子组是否满足所述数字阈值；以及
如果所述第二子组不满足所述数字阈值，则增大所述编程脉冲的所述电压，将所述编程脉冲中的一个或多个施加到所述字线，将所述验证电压施加到所述字线，并且重复所述附加编程循环。
6.根据权利要求5所述的方法，其中：
所述第一子组的所述第一存储器单元各自与沟槽相邻，并且
所述第二子组的所述第二存储器单元与所述沟槽间隔开，使得所述第一存储器单元设置在所述第二存储器单元与所述沟槽之间。
7.根据权利要求5所述的方法，其中：所述附加编程循环是主要附加编程循环，并且所述方法还包括：
如果所述第二子组满足所述数字阈值，则执行辅助附加编程循环；
其中所述辅助附加编程循环包括：
对已达到所述验证电平的第三存储器单元的数量进行计数，所述第三存储器单元在所述多个子组的第三子组内，
基于已达到所述验证电平的所述第三存储器单元的数量，确定所述第三子组是否满足所述数字阈值，
如果所述第三子组不满足所述数字阈值，则增大所述编程脉冲的所述电压，将所述编程脉冲中的一个或多个施加到所述字线，将所述验证电压施加到所述字线，并且重复所述辅助附加编程循环，以及
如果所述第二子组满足所述数字阈值，则执行第三附加编程循环；
其中所述第三附加编程循环包括：
对已达到所述验证电平的第四存储器单元的数量进行计数，所述第四存储器单元在所述多个子组的第四子组内，
基于已达到所述验证电平的所述第四存储器单元的数量，确定所述第四子组是否满足所述数字阈值，以及
如果所述第四子组不满足所述数字阈值，则增大所述编程脉冲的所述电压，将所述编程脉冲中的一个或多个施加到所述字线，将所述验证电压施加到所述字线，并且重复所述第三附加编程循环。
8.根据权利要求7所述的方法，其中：
所述第一子组的所述第一存储器单元各自与沟槽相邻，
所述第二子组的所述第二存储器单元与所述沟槽间隔开，使得所述第一存储器单元设置在所述第二存储器单元与所述沟槽之间，
所述第三子组的所述第三存储器单元与所述第一存储器单元相邻并设置在所述第一存储器单元与所述第二存储器单元之间，并且
所述第四子组的所述第四存储器单元与所述第二存储器单元相邻并设置在所述第三存储器单元与所述第二存储器单元之间。
9.一种具有记录在其上的程序的非易失性计算机可读介质，所述程序在由处理器执行时使得所述处理器执行包括以下的方法：
执行编程循环，包括：
向耦接到存储器单元阵列的字线施加一个或多个编程脉冲，所述存储器单元阵列包括被组织成多个不同子组的多个存储器单元，
将验证电压施加到所述字线，
对已达到验证电平的第一存储器单元的数量进行计数，所述第一存储器单元在所述多个子组的第一子组内，
基于已达到所述验证电平的所述第一存储器单元的数量，确定所述第一子组是否满足数字阈值，
如果所述第一子组不满足所述数字阈值，则增大所述编程脉冲的电压，并且重复所述编程循环，以及
如果满足所述数字阈值，则执行附加编程循环；
其中，所述附加编程循环包括：
将所述验证电压施加到所述字线，
对已达到所述验证电平的第二存储器单元的数量进行计数，所述第二存储器单元在所述多个子组的第二子组内，
基于已达到所述验证电平的所述第二存储器单元的数量，确定所述第二子组是否满足所述数字阈值，以及
如果所述第二子组不满足所述数字阈值，则增大所述编程脉冲的所述电压，将所述编程脉冲中的一个或多个施加到所述字线，将所述验证电压施加到所述字线，并且重复所述附加编程循环。
10.根据权利要求9所述的非易失性计算机可读介质，其中：
所述第一子组的所述第一存储器单元各自与沟槽相邻，并且
所述第二子组的所述第二存储器单元与所述沟槽间隔开，使得所述第一存储器单元设置在所述第二存储器单元与所述沟槽之间。
11.根据权利要求9所述的非易失性计算机可读介质，其中所述附加编程循环是主要附加编程循环，并且所述方法还包括：
如果所述第二子组满足所述数字阈值，则执行辅助附加编程循环；
其中所述辅助附加编程循环包括：
将所述验证电压施加到所述字线，
对已达到所述验证电平的第三存储器单元的数量进行计数，所述第三存储器单元在所述多个子组的第三子组内，
基于已达到所述验证电平的所述第三存储器单元的数量，确定所述第三子组是否满足所述数字阈值，
如果所述第三子组不满足所述数字阈值，则增大所述编程脉冲的所述电压，将所述编程脉冲中的一个或多个施加到所述字线，将所述验证电压施加到所述字线，并且重复所述辅助附加编程循环，以及
如果所述第二子组满足所述数字阈值，则执行第三附加编程循环；
其中所述第三附加编程循环包括：
将所述验证电压施加到所述字线，
对已达到所述验证电平的第四存储器单元的数量进行计数，所述第四存储器单元在所述多个子组的第四子组内，
基于已达到所述验证电平的所述第四存储器单元的数量，确定所述第四子组是否满足所述数字阈值，以及
如果所述第四子组不满足所述数字阈值，则增大所述编程脉冲的所述电压，将所述编程脉冲中的一个或多个施加到所述字线，将所述验证电压施加到所述字线，并且重复所述第三附加编程循环。
12.根据权利要求11所述的非易失性计算机可读介质，其中：
所述第一子组的所述第一存储器单元各自与沟槽相邻，
所述第二子组的所述第二存储器单元与所述沟槽间隔开，使得所述第一存储器单元设置在所述第二存储器单元与所述沟槽之间，
所述第三子组的所述第三存储器单元与所述第一存储器单元相邻并设置在所述第一存储器单元与所述第二存储器单元之间，并且
所述第四子组的所述第四存储器单元与所述第二存储器单元相邻并设置在所述第三存储器单元与所述第二存储器单元之间。
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