JP2020195075A - 差動増幅回路、電源装置及び車両 - Google Patents
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Abstract
【課題】差動増幅回路において高温領域でのゲイン低下を抑制する。【解決手段】差動増幅回路(10)は、差動入力信号を受ける入力差動素子対(11)と、入力差動素子対に対して負荷として設けられた負荷用カレントミラー回路(12)と、入力差動素子対にバイアス電流(IBIAS)を供給するバイアス電流源(13)と、を備える。バイアス電流源は、所定の第1温度よりも高い所定の第2温度において、第1温度に比べバイアス電流を増加させる。【選択図】図4
Description
本発明は、差動増幅回路、電源装置及び車両に関する。
図9に一般的な差動増幅回路910の構成を示す。差動増幅回路910は、入力信号vi1及びvi2から成る差動入力信号を受ける一対のMOSFETから成る入力差動素子対911と、入力差動素子対911に対して負荷として設けられたカレントミラー回路912と、入力差動素子対911にバイアス電流を供給する定電流源913と、を備え、入力信号vi1及びvi2間の差分を差動増幅した信号(例えば図9に示される信号vo)を生成する。
図9のカレントミラー回路912を構成するMOSFETでは、素子の特性上、高領領域にてリーク電流が発生する。このようなリーク電流の発生はバイアス電流の一部を奪うことに相当し、結果として、カレントミラー回路912としての負荷のインピーダンスを低下させる作用をもたらす。負荷のインピーダンスが低下すると差動増幅回路910のゲインが低下する。つまり、差動増幅回路910では、高温領域においてリーク電流の発生に起因してゲインが低下し、所望の増幅特性が損なわれる。
本発明は、高温領域でのゲイン低下を抑制可能な差動増幅回路、並びに、それを利用した電源装置及び車両を提供することを目的とする。
本発明に係る差動増幅回路は、差動入力信号を受ける入力差動素子対と、前記入力差動素子対に対して負荷として設けられた負荷用カレントミラー回路と、前記入力差動素子対にバイアス電流を供給するバイアス電流源と、を備えた差動増幅回路において、前記バイアス電流源は、所定の第1温度よりも高い所定の第2温度において、前記第1温度に比べ前記バイアス電流を増加させる構成(第1の構成)である。
上記第1の構成に係る差動増幅回路において、前記バイアス電流源は、前記第1温度及び前記第2温度において前記入力差動素子対に定電流を供給する定電流源と、前記定電流源に並列接続され、前記第2温度において前記入力差動素子対に追加電流を供給する追加電流源と、を有し、前記第1温度では、前記定電流にて前記バイアス電流が構成される一方、前記第2温度では、前記定電流と前記追加電流とで前記バイアス電流が構成される構成(第2の構成)であっても良い。
上記第2の構成に係る差動増幅回路において、前記追加電流源は、前記第1温度及び前記第2温度の内、前記第2温度においてのみリーク電流を前記追加電流として発生させるリーク用素子を有する構成(第3の構成)であっても良い。
上記第3の構成に係る差動増幅回路において、前記定電流源は定電流用トランジスタを有し、前記定電流用トランジスタの制御電極の電圧が制御されることで前記定電流用トランジスタを介し前記定電流が前記入力差動素子対に供給され、前記追加電流源は、前記リーク用素子に直列接続された挿入トランジスタを有し、前記挿入トランジスタの制御電極は前記定電流源用FETの制御電極と共通接続される構成(第4の構成)であっても良い。
上記第3又は第4の構成に係る差動増幅回路において、前記リーク用素子は、オフ状態に設定されたリーク用トランジスタである構成(第5の構成)であっても良い。
上記第5の構成に係る差動増幅回路において、前記リーク用トランジスタは、ゲート及びソース間が短絡された電界効果トランジスタ、又は、ベース及びエミッタ間が短絡されたバイポーラトランジスタである構成(第6の構成)であっても良い。
上記第5又は第6の構成に係る差動増幅回路において、前記負荷用カレントミラー回路を構成する2つのトランジスタと、前記リーク用トランジスタとは、互いに同一の構造を有し且つ互いに同じサイズを有する構成(第7の構成)であっても良い。
上記第1〜第7の構成の何れかに係る差動増幅回路において、前記バイアス電流源は、前記第2温度で生じる前記負荷のインピーダンス低下に伴った当該差動増幅回路のゲイン低下を、前記第2温度における前記バイアス電流の増加で補償する構成(第8の構成)であっても良い。
本発明に係る電源装置は、入力電圧から出力電圧を生成する電源装置において、前記入力電圧が加わる端子と前記出力電圧が加わる端子との間に直列に介在する出力トランジスタと、前記出力電圧に基づくフィードバック電圧と所定の基準電圧とに基づいて、前記出力トランジスタを制御する制御回路と、を備え、前記制御回路は、上記第1〜第8の構成の何れかに係る差動増幅回路を有し、前記フィードバック電圧を示す信号及び前記基準電圧を示す信号が前記差動入力信号として、前記差動増幅回路の前記入力差動素子対に入力される構成(第9の構成)である。
本発明に係る車両は、上記第9の構成に係る電源装置と、前記電源装置の出力電圧に基づき駆動する負荷装置と、を備える構成(第10の構成)である。
本発明によれば、高温領域でのゲイン低下を抑制可能な差動増幅回路、並びに、それを利用した電源装置及び車両を提供することが可能となる。
以下、本発明の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、素子又は部位等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、素子又は部位等の名称を省略又は略記することがある。例えば、後述の“Vfb”によって参照されるフィードバック電圧は(図7参照)、フィードバック電圧Vfbと表記されることもあるし、電圧Vfbと略記されることもあり得るが、それらは全て同じものを指す。
まず、本発明の実施形態の記述にて用いられる幾つかの用語について説明を設ける。
本発明の実施形態において、ICとは集積回路(Integrated Circuit)の略称である。グランドとは、基準となる0V(ゼロボルト)の電位を有する導電部を指す又は0Vの電位そのものを指す。0Vの電位をグラント電位と称することもある。本発明の実施形態において、特に基準を設けずに示される電圧は、グランドから見た電位を表す。
本発明の実施形態において、ICとは集積回路(Integrated Circuit)の略称である。グランドとは、基準となる0V(ゼロボルト)の電位を有する導電部を指す又は0Vの電位そのものを指す。0Vの電位をグラント電位と称することもある。本発明の実施形態において、特に基準を設けずに示される電圧は、グランドから見た電位を表す。
FET(電界効果トランジスタ)として構成された任意のトランジスタについて、オン状態とは、当該トランジスタのドレイン及びソース間が導通状態となっていることを指し、オフ状態とは、当該トランジスタのドレイン及びソース間が非導通状態(遮断状態)となっていることを指す。FETに分類されないトランジスタについても同様である。以下、オン状態、オフ状態を、単に、オン、オフと表現することもある。
以下に示される任意のMOSFETについて、特に記述無き限り、バッグゲートはソースに接続されているものとする。MOSFETは“metal-oxide-semiconductor field-effect transistor”の略称である。MOSFETは、特に記述無き限り、エンハンスメント型のMOSFETであると解して良い。MOSFETを含む任意の電界効果トランジスタにおいて、ゲート−ソース間電圧とは、ソースの電位から見たゲートの電位を指す。バイポーラトランジスタにおいて、ベース−エミッタ間電圧とは、エミッタの電位から見たベースの電位を指す。
<<第1実施形態>>
本発明の第1実施形態を説明する。図1は本発明の第1実施形態に係る差動増幅回路10の回路図である。尚、第1実施形態において、温度とは、特に記述無き限り、差動増幅回路10の温度を指す。差動増幅回路10を構成する各素子の温度は一様であると考えて良い。ここでは、差動増幅回路10が半導体集積回路として形成されていることを考える。そうすると、温度、又は、差動増幅回路10の温度とは、特に記述無き限り、差動増幅回路10を含む半導体集積回路の温度を指すと解される。
本発明の第1実施形態を説明する。図1は本発明の第1実施形態に係る差動増幅回路10の回路図である。尚、第1実施形態において、温度とは、特に記述無き限り、差動増幅回路10の温度を指す。差動増幅回路10を構成する各素子の温度は一様であると考えて良い。ここでは、差動増幅回路10が半導体集積回路として形成されていることを考える。そうすると、温度、又は、差動増幅回路10の温度とは、特に記述無き限り、差動増幅回路10を含む半導体集積回路の温度を指すと解される。
差動増幅回路10は、一対の差動入力端子in1及びin2と、差動入力素子対11と、カレントミラー回路12と、バイアス電流源13と、を備える。差動入力端子in1に対して電圧信号である入力信号vi1が入力され、差動入力端子in2に対して電圧信号である入力信号vi2が入力される。
入力信号vi1及びvi2が差動入力信号として差動入力素子対11に入力される。入力信号vi1と入力信号vi2とで1つの差動入力信号が形成されると考えても良いし、入力信号vi1、vi2が、夫々、第1、第2差動入力信号であると考えることもできる。何れにせよ、差動増幅回路10は入力信号vi1及びvi2間の差分を増幅して出力する。
差動入力素子対11はトランジスタM1及びM2により構成される。差動増幅回路10において、トランジスタM1及びM2はNチャネル型のMOSFETとして構成されている。トランジスタM1のゲートが差動入力端子in1に接続されて当該ゲートに入力信号vi1が入力され、トランジスタM2のゲートが差動入力端子in2に接続されて当該ゲートに入力信号vi2が入力される。
カレントミラー回路12は、差動入力素子対11に対する負荷(能動負荷)として設けられた負荷用カレントミラー回路である。カレントミラー回路12はトランジスタM3及びM4により構成される。差動増幅回路10において、トランジスタM3及びM4はPチャネル型のMOSFETとして構成されている。
バイアス電流源13は、差動入力素子対11に対してバイアス電流IBIASを供給する。
各素子の接続関係をより具体的に説明する。トランジスタM3及びM4のソースは、正の直流電圧である電源電圧Vregが加わる端子に接続される。以下、電源電圧Vregが加わる端子を電源電圧端子と称する。トランジスタM3のゲートと、トランジスタM4のゲート及びドレインと、トランジスタM2のドレインは、互いに共通接続される。トランジスタM3のドレインとトランジスタM1のドレインはノードND2にて接続される。トランジスタM1及びM2の各ソースはノードND1にて接続される。バイアス電流源13はノードND1とグランドとの間に設けられる。
バイアス電流源13はノードND1からグランドに向けてバイアス電流IBIASを流す。バイアス電流IBIASは、入力信号vi1及びvi2に応じてトランジスタM1及びM2に分流されることになり、その結果、入力信号vi1及びvi2に応じた信号がトランジスタM1又はM2のドレインに生じる。図1では、ゲートがノードND2に接続されたトランジスタM0が設けられることが想定されており、トランジスタM0のドレインに出力信号voが生じる。図1において、トランジスタM0はPチャネル型のMOSFETであり、トランジスタM0のソースは電源電圧端子に接続され、トランジスタM0のドレインは抵抗R0を介してグランドに接続されている。トランジスタM0及び抵抗R0も差動増幅回路10の構成要素に含まれると解することも可能である。
差動増幅回路10における差動増幅のゲインを“A10”で表した場合、入力信号vi1及びvi2間の差分信号をA10倍した信号成分が出力信号voに含まれることになる。
バイアス電流源13は基本的には定電流源として振る舞うが、高温領域においてはバイアス電流IBIASを積極的に増大させるよう動作する。つまり、バイアス電流源13は、所定の第1温度よりも高い所定の第2温度において、第1温度と比べバイアス電流IBIASを増大させる。換言すれば、差動増幅回路10の温度が第1温度であるときのバイアス電流IBIASと比べて、差動増幅回路10の温度が第2温度であるときのバイアス電流IBIASの方が大きい。
第1温度は第2温度と比べて相対的に低い温度であれば任意であり、第2温度は第1温度と比べて相対的に高い温度であれば任意である。但し、第1及び第2温度間の差が小さすぎると、又は、第2温度が低すぎると、第1及び第2温度間でバイアス電流IBIASに有意な差が生じ難くなる。故に、第1及び第2温度間でバイアス電流IBIASに有意な差が生じる程度に、第1及び第2温度間の差があり、且つ、第2温度が高いものとする。具体的には、第1温度は、常温又は常温近辺の温度であって良く、例えば、10℃〜40℃の範囲内の温度である。これに対し、第2温度は、例えば100℃〜150℃の範囲内の温度である。
実際には例えば、第1温度を含む所定の第1温度領域(第1温度範囲)においてバイアス電流IBIASは実質的に一定値を有し、第1温度領域よりも高い温度領域であって且つ第2温度を含む所定の第2温度領域(第2温度範囲)において、バイアス電流IBIASは第1温度領域においてよりも大きく且つ差動増幅回路10の温度の増大につれて増大してゆく。但し、後述されるように、バイアス電流IBIASの増大に上限が設定されることもある。尚、以下では、第1温度領域、第2温度領域を、夫々、低温領域、高温領域と称する。低温領域は、一般的に常温領域と考えられる温度領域を含む概念である。
図2をも参照しつつ、バイアス電流源13の機能の意義を説明する。図2には、一般的なソース接地による増幅回路が示されている。図2において、Nチャネル型のMOSFETとして構成されたトランジスタMMのドレインは負荷抵抗RLを介し電源電圧端子に接続され、トランジスタMMのソースはグランドに接続されている。そうすると、トランジスタMMのゲートに加わる信号の増幅信号(反転増幅信号)がトランジスタMMのドレインから得られる。図2の増幅回路のゲインは、トランジスタMMの相互コンダクタンスと負荷抵抗RLの抵抗値に比例する。故に、図2の増幅回路において、負荷抵抗RLの抵抗値が低下したならばゲインは低下する。
図1の差動増幅回路10では、差動入力素子対11に対する負荷がカレントミラー回路12にて構成されており、図1のトランジスタM1を図2のトランジスタMMに対応付けて考えれば、図1のトランジスタM3が図3の負荷抵抗RLの代わりを成すと考えることができる。
ところで、MOSFETでは、その特性上、高温領域においてドレイン−ソース間にリーク電流(漏れ電流)と称される電流が流れる。Nチャネル型のMOSFETで考えた場合、MOSFETは、ゲートソース間電圧が所定のスレッショルド電圧(例えば0.7V)未満であるときにおいてオフ状態となるが、ゲートソース間電圧が所定のスレッショルド電圧未満(例えば0V)であっても高温領域ではドレイン−ソース間に無視できない程度の電流が流れることがある。この電流がリーク電流である。
ここでは、高温領域において、カレントミラー回路12を構成するトランジスタM3及びM4にリーク電流が発生することを想定している。このようなリーク電流の発生はバイアス電流IBIASの一部を奪うことに相当し、結果として、カレントミラー回路12としての負荷のインピーダンスを低下させる作用をもたらす。インピーダンス低下の単純な概念例を挙げたならば、トランジスタM3及びM4は、低温領域において“10”のチャネル長を有する素子として動作するに対し、高温領域では、あたかも“5”のチャネル長しか持たない素子として動作するようになる。
図1の差動増幅回路10において負荷(トランジスタM3及びM4)のインピーダンスが低下することは、図2の増幅回路において負荷抵抗RLの抵抗値が低下することに等しい。負荷(トランジスタM3及びM4)のインピーダンスの低下は、差動増幅回路10のゲインA10の低下をもたらす。
但し、図1の差動増幅回路10では、第2温度を含む高温領域において負荷(トランジスタM3及びM4)のインピーダンス低下が生じるものの、そのインピーダンス低下に伴うゲインA10の低下がバイアス電流IBIASの増大で補償されることになる。ゲインA10は負荷に流れる電流に比例するので、負荷(トランジスタM3及びM4)のインピーダンスが低下しても、代わりにバイアス電流IBIASが増大したならば、ゲインA10の低下は軽減される又は打ち消される。
このように、第1実施形態によれば、高温領域におけるゲイン低下が抑制され、広い温度領域おいて安定した増幅特性を有する差動増幅回路を形成することが可能となる。
図3に、バイアス電流源13の概略構成を示す。バイアス電流源13は、定電流源14と、リーク電流源15と、から成る。
定電流源14は、第1温度を含む低温領域においても第2温度を含む高温領域においても、一定の電流値を持つ定電流ICCをノードND1からグランドに向けて流す(換言すれば差動入力素子対11に定電流ICCを供給する)。
リーク電流源15は定電流源14に並列接続された追加電流源である。リーク電流源15は、後述されるように高温領域においてリーク電流源15内のMOSFETに生じるリーク電流をノードND1及びグランド間に流す回路であり、リーク電流源15を通じてノードND1からグランドに流れる電流をリーク電流ILEAKと称する。第1温度を含む低温領域において、リーク電流ILEAKはゼロである又は無視できる程度小さい。故に、以下では、第1温度を含む低温領域でのリーク電流ILEAKはゼロであるとする。一方、第2温度を含む高温領域では、ゼロより大きい有意なリーク電流ILEAKが生じる。このように、リーク電流源15は、第1温度を含む低温領域及び第2温度を含む高温領域の内、第2温度を含む高温領域においてのみ有意なリーク電流ILEAKを生じさせる(換言すれば差動入力素子対11にリーク電流ILEAKを供給する)。リーク電流ILEAKは、高温領域において定電流ICCに対し追加される電流(追加電流)として機能する。
上述の説明から明らかなように、第1温度を含む低温領域においては、定電流ICCのみにてバイアス電流IBIASが形成される、即ち“IBIAS=ICC”である。一方、第2温度を含む高温領域においては、定電流ICCとリーク電流ILEAKとでバイアス電流IBIASが形成される、即ち“IBIAS=ICC+ILEAK”である。このため、低温領域における消費電力の増大は無く、必要なときだけバイアス電流IBIASが増大されることになる。
図4に、定電流源14及びリーク電流源15の具体的構成例を含んだ差動増幅回路10の回路例を示す。図4の差動増幅回路10において、トランジスタM0〜M4、ノードND1及びND2、抵抗R0並びに電源電圧端子の接続関係は上述した通りである。図4の差動増幅回路10において、定電流源14はトランジスタM5及びM6と抵抗R1とを有して構成され、リーク電流源15はトランジスタM7及びM8を有して構成される。トランジスタM5、M6及びM8は、Nチャネル型のMOSFETであり、トランジスタM7はPチャネル型のMOSFETである。図4の構成において、ノードND1からトランジスタM7及びM8を介してグランドに流れる電流がリーク電流ILEAKである。
トランジスタM5のドレインとトランジスタM7のソース及びゲートはノードND1に接続される。トランジスタM7及びM8のドレイン同士は互いに共通接続される。トランジスタM5、M6及びM8のゲート同士は互いに共通接続される。トランジスタM5、M6及びM8の各ソースはグランドに接続される。トランジスタM6のドレインは抵抗R1を介して電源電圧端子に接続される。
トランジスタM5及びM6により定電流源用のカレントミラー回路が形成されており、電源電圧Vregと抵抗R1の各値に依存した電流値を有する定電流ICCがトランジスタM5のドレイン電流として、ノードND1からトランジスタM5を介しグランドへと流れる。即ち、定電流源14において、トランジスタM5は定電流用トランジスタとして機能し、定電流源用のカレントミラー回路によりトランジスタM5のゲート(制御電極)の電圧が制御されることでトランジスタM5を介し定電流ICCが差動入力素子対11に供給される。
一方、リーク電流源15におけるトランジスタM7はリーク用トランジスタであって、リーク用素子の一種である。リーク用素子は、第1温度を含む低温領域及び第2温度を含む高温領域の内、高温領域においてのみリーク電流ILEAKを発生させる素子である。
トランジスタM7においてゲート及びソース間は短絡されている。故に、トランジスタM7のゲート−ソース間電圧はトランジスタM7のスレッショルド電圧の絶対値よりも小さく、トランジスタM7はオフ状態に固定される。但し、トランジスタM7において、ドレインから見てソースに高電位が加わるため、ソースからドレインに向けてリーク電流が流れ得る。しかしながら、第1温度を含む低温領域では、トランジスタM7にリーク電流は発生しないため、リーク電流ILEAKはゼロである。これに対し、第2温度を含む高温領域では、トランジスタM7にリーク電流が発生してトランジスタM7のリーク電流がリーク電流ILEAKとなる。
このため、高温領域では定電流ICCにリーク電流ILEAKを加えたものがバイアス電流IBIASとなる。結果、トランジスタM3及びM4でのリーク電流の発生に抗して、高温領域におけるゲイン低下が抑制される。また、高温領域では、温度の増大につれてトランジスタM3及びM4のリーク電流も増大することが想定されるが、これに連動してリーク電流源15のリーク電流ILEAKも増大するため、広い温度領域に亘ってゲイン低下の抑制効果が得られる。
尚、トランジスタM7がオフ状態とされるのであれば、トランジスタM7のゲート及びソース間の短絡は必須では無く、トランジスタM7のゲート及びソースに対し、互いに異なる電位が与えられていても良い。
カレントミラー回路12を構成するトランジスタM3及びM4は、カレントミラー機能を実現すべく、互いに同じ構造及び同じサイズを有する同一素子である。トランジスタM7も、トランジスタM3及びM4と同じ素子であると良い。即ち、トランジスタM3、M4及びM7は、互いに同じ構造及び同じサイズを有する同一素子であると良い。
これにより、高温領域において、トランジスタM3、M4のリーク電流量に対応したリーク電流ILEAKが得られ、広い温度領域に亘ってゲインが安定すると期待される。
また、図4のリーク電流源15では、トランジスタM7に対して直列にトランジスタM8(挿入トランジスタ)が設けられており、トランジスタM8のゲートはトランジスタM5(定電流用トランジスタ)のゲートと共通接続されている。つまり、トランジスタM6、M5及びM8にてカレントミラー回路が構成されている。
このため トランジスタM5とトランジスタM8とのサイズ比を設定することで、定電流ICCとの関係においてリーク電流ILEAKの最大値を設定することが可能となる(即ち、定電流ICCの値とリーク電流ILEAKの最大値との比を設定することが可能となる)。例えば、トランジスタM5とトランジスタM8とのサイズ比を“1:1”としておけば、定電流ICCの値とリーク電流ILEAKの最大値との比も“1:1”となり、結果、高温領域のバイアス電流IBIASは、低温領域のバイアス電流IBIASの2倍までに制限されることになる。
また、特に図示しないが、トランジスタM5、M6及びM8のゲートを必要に応じグランドに短絡する回路等を設けておけば、定電流源14とリーク電流源15の動作を同期してオン/オフするといったことも可能となる。
但し、トランジスタM8のゲートとトランジスタM5のゲートを共通接続することは必須ではなく、それらは非接続とされても良い。この場合、トランジスタM8のゲートには、例えば、トランジスタM5のゲート電位とは異なる、他の電位が加えられる。
上述の内容を基礎として、以下、第1実施形態に属する実施例EX1_1〜EX1_6を説明する。実施例EX1_1〜EX1_6の中で、上述の各回路に対する変形例等を説明する。第1実施形態にて上述した事項は、特に記述無き限り且つ矛盾無き限り、以下の実施例EX1_1〜EX1_6に適用され、各実施例において、第1実施形態での上述事項と矛盾する事項については各実施例での記載が優先されて良い。また矛盾無き限り、実施例EX1_1〜EX1_6の内、任意の実施例に記載した事項を、他の任意の実施例に適用することもできる(即ち複数の実施例の内の任意の2以上の実施例を組み合わせることも可能である)。
[実施例EX1_1]
実施例EX1_1を説明する。図4において、トランジスタM8を削除し、トランジスタM7のドレインをグランドに直接接続するようにしても良い。但し、この場合、上述したような、リーク電流ILEAKに最大値を設けるといった機能は働かなくなる。
実施例EX1_1を説明する。図4において、トランジスタM8を削除し、トランジスタM7のドレインをグランドに直接接続するようにしても良い。但し、この場合、上述したような、リーク電流ILEAKに最大値を設けるといった機能は働かなくなる。
[実施例EX1_2]
実施例EX1_2を説明する。リーク電流源15に設けられるリーク用素子は、第1温度を含む低温領域及び第2温度を含む高温領域の内、高温領域においてのみリーク電流ILEAKを発生させる素子であれば任意である。即ち例えば、図4において、リーク用素子(リーク用トランジスタ)としてのトランジスタM7は、オフ状態となるようにゲート−ソース間電圧が設定された任意の電界効果トランジスタであっても良いし、オフ状態となるようにベース−エミッタ間電圧が設定された任意のバイポーラトランジスタであっても良い。
実施例EX1_2を説明する。リーク電流源15に設けられるリーク用素子は、第1温度を含む低温領域及び第2温度を含む高温領域の内、高温領域においてのみリーク電流ILEAKを発生させる素子であれば任意である。即ち例えば、図4において、リーク用素子(リーク用トランジスタ)としてのトランジスタM7は、オフ状態となるようにゲート−ソース間電圧が設定された任意の電界効果トランジスタであっても良いし、オフ状態となるようにベース−エミッタ間電圧が設定された任意のバイポーラトランジスタであっても良い。
より具体的には例えば、トランジスタM7として、オフ状態に設定されたNチャネル型のMOSFETであるトランジスタM7_1を用いても良い(図5(a)参照)。この場合、トランジスタM7_1がオフ状態となるようにトランジスタM7_1のゲート−ソース間電圧が設定される(例えばトランジスタM7_1のゲート及びソース間が短絡される)。そして、トランジスタM7_1において、ドレインをノードND1に接続し、ソースをトランジスタM8のドレインに接続又はグランドに接続すれば良い。
また例えば、トランジスタM7として、オフ状態に設定されたPNP型のバイポーラトランジスタであるトランジスタM7_2を用いても良い(図5(b)参照)。この場合、トランジスタM7_2がオフ状態となるようにトランジスタM7_2のベース−エミッタ間電圧が設定される(例えばトランジスタM7_2のベース及びエミッタ間が短絡される)。そして、トランジスタM7_2において、エミッタをノードND1に接続し、コレクタをトランジスタM8のドレインに接続又はグランドに接続すれば良い。
また例えば、トランジスタM7として、オフ状態に設定されたNPN型のバイポーラトランジスタであるトランジスタM7_3を用いても良い(図5(c)参照)。この場合、トランジスタM7_3がオフ状態となるようにトランジスタM7_3のベース−エミッタ間電圧が設定される(例えばトランジスタM7_3のベース及びエミッタ間が短絡される)。そして、トランジスタM7_3において、コレクタをノードND1に接続し、エミッタをトランジスタM8のドレインに接続又はグランドに接続すれば良い。
[実施例EX1_3]
実施例EX1_3を説明する。高温領域において十分に大きなリーク電流ILEAKを生じさせる素子をリーク用素子として用いるようにすれば、高温領域でのゲインA10を低温領域でのゲインA10よりも高めるといったことも可能である。これは例えば、高温領域においてゲインA10を高めて信号の検出感度を高めたい用途(サーマルシャットダウン用途等)に好適である。
実施例EX1_3を説明する。高温領域において十分に大きなリーク電流ILEAKを生じさせる素子をリーク用素子として用いるようにすれば、高温領域でのゲインA10を低温領域でのゲインA10よりも高めるといったことも可能である。これは例えば、高温領域においてゲインA10を高めて信号の検出感度を高めたい用途(サーマルシャットダウン用途等)に好適である。
また例えば、差動増幅回路10を含む第1増幅回路と第2増幅回路とで信号増幅を行う場合において、第2増幅回路のゲインが高温領域にて低温領域よりも20%低下するのであれば、高温領域での第1増幅回路のゲインを低温領域より20%増大させ、回路全体としてのゲインを一定に保つ、といった応用例も考えられる。
[実施例EX1_4]
実施例EX1_4を説明する。差動増幅回路10を利用してアンプを構成することができる。差動増幅回路10単体でアンプを構成しても良いが、差動増幅回路10を入力段として用い、差動増幅回路10の後段に増幅段及び出力段を設けてアンプを構成するようにしても良い。
実施例EX1_4を説明する。差動増幅回路10を利用してアンプを構成することができる。差動増幅回路10単体でアンプを構成しても良いが、差動増幅回路10を入力段として用い、差動増幅回路10の後段に増幅段及び出力段を設けてアンプを構成するようにしても良い。
[実施例EX1_5]
実施例EX1_5を説明する。図6に、実施例EX1_5に係る差動増幅回路20の回路図を示す。差動増幅回路20は差動増幅回路10の変形回路である。差動増幅回路20は、図4の差動増幅回路10を構成する各MOSFETの型をNチャネル型とPチャネル型との間で逆転させ(但しトランジスタM7については逆転させず)、天地を反転させたものに過ぎないが、以下に差動増幅回路20の構成等の説明を設けておく。
実施例EX1_5を説明する。図6に、実施例EX1_5に係る差動増幅回路20の回路図を示す。差動増幅回路20は差動増幅回路10の変形回路である。差動増幅回路20は、図4の差動増幅回路10を構成する各MOSFETの型をNチャネル型とPチャネル型との間で逆転させ(但しトランジスタM7については逆転させず)、天地を反転させたものに過ぎないが、以下に差動増幅回路20の構成等の説明を設けておく。
差動増幅回路20は、一対の差動入力端子in1及びin2と、差動入力素子対21と、カレントミラー回路22と、定電流源24及びリーク電流源25から成るバイアス電流源23と、を備える。差動入力端子in1に対して電圧信号である入力信号vi1が入力され、差動入力端子in2に対して電圧信号である入力信号vi2が入力される。入力信号vi1及びvi2が差動入力信号として差動入力素子対21に入力される。差動増幅回路20は入力信号vi1及びvi2間の差分を増幅して出力する。
差動入力素子対21はトランジスタM21及びM22により構成される。差動増幅回路20において、トランジスタM21及びM22はPチャネル型のMOSFETとして構成されている。トランジスタM21のゲートが差動入力端子in1に接続されて当該ゲートに入力信号vi1が入力され、トランジスタM22のゲートが差動入力端子in2に接続されて当該ゲートに入力信号vi2が入力される。
カレントミラー回路22は、差動入力素子対21に対する負荷(能動負荷)として設けられた負荷用カレントミラー回路である。カレントミラー回路22はトランジスタM23及びM24により構成される。差動増幅回路20において、トランジスタM23及びM24はNチャネル型のMOSFETとして構成されている。
定電流源24とリーク電流源25とで構成されるバイアス電流源23は、差動入力素子対21に対してバイアス電流IBIASを供給する。バイアス電流IBIASは低温領域において定電流ICCのみから構成されるが、高温領域においては定電流ICCとリーク電流ILEAKとで構成される。
図6の差動増幅回路20において、定電流源24はトランジスタM25及びM26と抵抗R21とを有して構成され、リーク電流源25はトランジスタM27及びM28を有して構成される。トランジスタM25〜M28はPチャネル型のMOSFETである。図6の構成において、電源電圧端子からトランジスタM28及びM27を介してノードND21に流れる電流がリーク電流ILEAKであり、電源電圧端子からトランジスタM25を介してノードND21に流れる電流が定電流ICCである。
各素子の接続関係をより具体的に説明する。トランジスタM25、M26及びM28の各ソースは電源電圧端子に接続され、トランジスタM25、M26及びM28の各ゲートは互いに共通接続される。トランジスタM28のドレインとトランジスタM27のソース及びゲートは互いに共通接続される。トランジスタM25及びM27の各ドレインはノードND21に接続される。トランジスタM26のドレインは抵抗R21を介してグランドに接続される。トランジスタM21及びM22の各ソースはノードND21に接続される。トランジスタM21のドレインと、トランジスタM23のドレイン及びゲートと、トランジスタM24のゲートは、互いに共通接続される。トランジスタM21及びM23の各ドレインが互いに接続されるノードをノードND22と称する。トランジスタM22及びM24の各ドレインは互いに共通接続される。トランジスタM23及びM24の各ソースはグランドに接続される。
トランジスタM25及びM26により定電流源用のカレントミラー回路が形成されており、電源電圧Vregと抵抗R21の各値に依存した電流値を有する定電流ICCがトランジスタM25のドレイン電流として、電源電圧端子からトランジスタM25を介しノードND21へと流れる。即ち、定電流源24において、トランジスタM25は定電流用トランジスタとして機能し、定電流源用のカレントミラー回路によりトランジスタM25のゲート(制御電極)の電圧が制御されることでトランジスタM25を介し定電流ICCが差動入力素子対21に供給される。
一方、リーク電流源25におけるトランジスタM27はリーク用トランジスタであって、リーク用素子の一種である。トランジスタM27においてゲート及びソース間は短絡されている。故に、トランジスタM27のゲート−ソース間電圧はトランジスタM27のスレッショルド電圧の絶対値よりも小さく、トランジスタM27はオフ状態に固定される。但し、トランジスタM27において、ドレインから見てソースに高電位が加わるため、ソースからドレインに向けてリーク電流が流れ得る。しかしながら、第1温度を含む低温領域では、トランジスタM27にリーク電流は発生しないため、リーク電流ILEAKはゼロである。これに対し、第2温度を含む高温領域では、トランジスタM27にリーク電流が発生してトランジスタM27のリーク電流がリーク電流ILEAKとなる。
このため、高温領域では定電流ICCにリーク電流ILEAKを加えたものがバイアス電流IBIASとなる。低温領域では、リーク電流ILEAKがゼロであるので、定電流ICCそのものがバイアス電流IBIASとなる。
尚、トランジスタM27がオフ状態とされるのであれば、トランジスタM27のゲート及びソース間の短絡は必須では無く、トランジスタM27のゲート及びソースに対し、互いに異なる電位が与えられていても良い。
バイアス電流IBIASは、入力信号vi1及びvi2に応じてトランジスタM21及びM22に分流されることになり、その結果、入力信号vi1及びvi2に応じた信号がトランジスタM21又はM22のドレインに生じる。図6では、ゲートがノードND22に接続されたトランジスタM20が設けられることが想定されており、トランジスタM20のドレインに出力信号voが生じる。差動増幅回路20における差動増幅のゲインを“A20”で表した場合、入力信号vi1及びvi2間の差分信号をA20倍した信号成分が出力信号voに含まれることになる。図6において、トランジスタM20はPチャネル型のMOSFETであり、トランジスタM20のソースは電源電圧端子に接続され、トランジスタM20のドレインは抵抗R20を介してグランドに接続されている。トランジスタM20及び抵抗R20も差動増幅回路20の構成要素に含まれると解することも可能である。
また、図6のリーク電流源25では、トランジスタM27に対して直列にトランジスタM28(挿入トランジスタ)が設けられており、トランジスタM28のゲートはトランジスタM25(定電流用トランジスタ)のゲートと共通接続されている。つまり、トランジスタM26、M25及びM28にてカレントミラー回路が構成されている。これによる効果は上述した通りである。但し、トランジスタM28のゲートとトランジスタM25のゲートを共通接続することは必須ではなく、それらは非接続とされても良い。この場合、トランジスタM28のゲートには、例えば、トランジスタM25のゲート電位とは異なる、他の電位が加えられる。トランジスタM28を削除して、トランジスタM27のソースを電源電圧端子に直接接続することも可能である。
実施例EX1_1〜EX1_4を含む第1実施形態における上記記述は、実施例EX1_5にも適用可能である(この適用の際には、差動増幅回路10は差動増幅回路20に読み替えられる)。故に例えば、図6のトランジスタM27は、Nチャネル型のMOSFETとして構成されていても良いし、PNP型又はNPN型のバイポーラトランジスタとして構成されていても良い。トランジスタM27をNチャネル型のMOSFETとして構成する場合、トランジスタM23、M24及びM27は、互いに同じ構造及び同じサイズを有する同一素子であって良い。
[実施例EX1_6]
実施例EX1_6を説明する。差動増幅回路10又は20を、MOSFETを用いて構成することを説明したが、MOSFETの代わりに接合型FET又はバイポーラトランジスタを用いて差動増幅回路10又は20を構成しても良い。MOSFETの代わりにバイポーラトランジスタを用いる場合、差動増幅回路10又は20において、Pチャネル型のMOSFETはPNP型のバイポーラトランジスタに置換され、Nチャネル型のMOSFETはNPN型のバイポーラトランジスタに置換される。
実施例EX1_6を説明する。差動増幅回路10又は20を、MOSFETを用いて構成することを説明したが、MOSFETの代わりに接合型FET又はバイポーラトランジスタを用いて差動増幅回路10又は20を構成しても良い。MOSFETの代わりにバイポーラトランジスタを用いる場合、差動増幅回路10又は20において、Pチャネル型のMOSFETはPNP型のバイポーラトランジスタに置換され、Nチャネル型のMOSFETはNPN型のバイポーラトランジスタに置換される。
任意のトランジスタは第1電極、第2電極及び制御電極を有する。FETにおいては、第1及び第2電極の内の一方がドレインで他方がソースであり且つ制御電極がゲートである。バイポーラトランジスタにおいては、第1及び第2電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がベースである。
<<第2実施形態>>
本発明の第2実施形態を説明する。第2実施形態は第1実施形態を基礎とする実施形態であり、第2実施形態において特に述べない事項に関しては、矛盾の無い限り、第1実施形態の記載が第2実施形態にも適用される。第2実施形態の記載を解釈するにあたり、第1及び第2実施形態間で矛盾する事項については第2実施形態の記載が優先されて良い。
本発明の第2実施形態を説明する。第2実施形態は第1実施形態を基礎とする実施形態であり、第2実施形態において特に述べない事項に関しては、矛盾の無い限り、第1実施形態の記載が第2実施形態にも適用される。第2実施形態の記載を解釈するにあたり、第1及び第2実施形態間で矛盾する事項については第2実施形態の記載が優先されて良い。
第2実施形態は以下の実施例EX2_1〜EX2_5を含む。矛盾無き限り、実施例EX2_1〜EX2_5の内、任意の実施例に記載した事項を、他の任意の実施例に適用することもできる(即ち複数の実施例の内の任意の2以上の実施例を組み合わせることも可能である)。
[実施例EX2_1]
実施例EX2_1を説明する。第1実施形態に示した差動増幅回路10又は20を用いて電源装置を構成しても良い。図7に実施例EX2_1に係る電源装置100の構成を示す。電源装置100は、入力端子TM1及び出力端子TM2と、Pチャネル型のMOSFETとして構成された出力トランジスタ110と、制御回路120と、内部電源回路130と、帰還回路140と、を備える。
実施例EX2_1を説明する。第1実施形態に示した差動増幅回路10又は20を用いて電源装置を構成しても良い。図7に実施例EX2_1に係る電源装置100の構成を示す。電源装置100は、入力端子TM1及び出力端子TM2と、Pチャネル型のMOSFETとして構成された出力トランジスタ110と、制御回路120と、内部電源回路130と、帰還回路140と、を備える。
電源装置100は、正の入力電圧Vin(例えば5V〜45V)を受け、入力電圧Vinを降圧することで所望の正の直流電圧である出力電圧Vout(例えば3.3V又は5V)を生成するリニアレギュレータである。入力電圧Vinは入力端子TM1に加わり、出力電圧Voutは出力端子TM2に加わる。電源装置100はLDO(Low Drop Out)レギュレータに分類される電源装置であって良い。内部電源回路130は入力端子TM1に加わる入力電圧Vinに基づき電源電圧Vregを生成する。
入力端子TM1は出力トランジスタ110のソースに接続され、出力端子TM2は出力トランジスタ110のドレインに接続される。帰還抵抗141及び142から成る帰還回路140は、出力端子TM2とグランドとの間に設けられ、出力電圧Voutに応じたフィードバック電圧Vfbを生成する。具体的には、帰還抵抗141の一端は出力端子TM2に接続され、帰還抵抗141の他端は帰還抵抗142を介してグランドに接続される。帰還抵抗141及び142間の接続ノードに出力電圧Voutに比例する電圧としてフィードバック電圧Vfbが生じる。フィードバック電圧Vfbは制御回路120に伝達される。
制御回路120は、内部電源回路130にて生成された電源電圧Vregに基づいて駆動し、フィードバック電圧Vfbが所定の基準電圧Vrefと一致するように出力トランジスタ110のゲート電圧を制御する。結果、帰還抵抗14及び142の抵抗値の比と基準電圧Vrefとで定まる電圧が目標電圧Vtgとして設定され、制御回路120は、出力電圧Voutが目標電圧Vtgと一致するように出力トランジスタ110のオン抵抗値を連続的に制御することになる。尚、出力電圧Voutそのものがフィードバック電圧Vfbであっても良い。何れにせよ、フィードバック電圧Vfbは出力電圧Voutに応じた電圧である。
制御回路120は、基準電圧Vrefを生成する基準電圧源122と、演算増幅器であるアンプ121と、で構成される。アンプ121の反転入力端子に基準電圧Vrefが入力され、アンプ121の非反転入力端子にフィードバック電圧Vfbが入力され、アンプ121の出力端子に出力トランジスタ110のゲートが接続される。このため、アンプ121は、フィードバック電圧Vfbが所定の基準電圧Vrefと一致するように出力トランジスタ110のゲート電圧を制御することになる。
アンプ121は、第1実施形態に示した差動増幅回路10又は20を含む。この際、上述の差動入力端子in1及びin2の内、一方がアンプ121の非反転入力端子として機能し、他方がアンプ121の反転入力端子として機能する。つまり、フィードバック電圧Vfbを示す信号及び基準電圧Vrefを示す信号が差動入力信号として、図4の差動入力素子対11又は図6の差動入力素子対21に入力されることになる。そして、電圧Vfb及びVref間の差分を差動増幅回路10又は20により差動増幅した信号が出力トランジスタ110のゲートに供給される。
尚、アンプ121は、差動増幅回路10又は20のみを含むものであっても良いし、差動増幅回路10又は20の後段に増幅段や出力段を含む構成を有していても良いが、何れにせよ、図7の電源装置100では、出力電圧Voutの上昇、低下に伴って出力トランジスタ110のゲート電圧が上昇、低下するよう、アンプ121を含む制御回路120が構成されているものとする。
[実施例EX2_2]
実施例EX2_2を説明する。上述の電源装置100の出力電圧Voutを任意の負荷装置に供給することができ、電源装置100及び負荷装置を含む任意の電気機器を構成して良い。負荷装置は電源装置100の出力電圧Voutに基づいて駆動する。電源装置100及び負荷装置を含む電気機器は、自動車等の車両に搭載される機器(即ち車載機器)であっても良いし、産業機器、事務機器、家電機器、情報端末を含むポータブル機器などであっても良い。
実施例EX2_2を説明する。上述の電源装置100の出力電圧Voutを任意の負荷装置に供給することができ、電源装置100及び負荷装置を含む任意の電気機器を構成して良い。負荷装置は電源装置100の出力電圧Voutに基づいて駆動する。電源装置100及び負荷装置を含む電気機器は、自動車等の車両に搭載される機器(即ち車載機器)であっても良いし、産業機器、事務機器、家電機器、情報端末を含むポータブル機器などであっても良い。
図8に、電源装置100及び負荷装置LDを含む電気機器が搭載された自動車である車両200の概略構成を示す。車両200において、車両200に設けられたバッテリBATから電源装置100に対し入力電圧Vinが供給される。負荷装置LDは電源装置100の出力電圧Voutに基づいて駆動する。負荷装置LDは車両200に設けられた任意の負荷であって良い。例えば、負荷装置LDはECU(Electronic Control Unit)であって良い。当該ECUは、車両200の走行制御、車両200に設けられた空調機、ランプ、パワーウィンドウ、エアバッグの駆動制御などを行う。或いは例えば、それらの空調機、ランプ、パワーウィンドウ又はエアバッグが負荷装置LDであっても良い。
[実施例EX2_3]
実施例EX2_3を説明する。電源装置100の一部又は全部を電源ICの形態で形成しても良い。電源ICは、電源装置100の一部又は全部を構成する半導体集積回路が形成された半導体チップと、半導体チップを収容する筐体(パッケージ)と、筐体に取り付けられ且つ筐体から露出した複数の外部端子と、を備えた電子部品(半導体装置)であり、半導体チップを樹脂にて構成された筐体内に封入することで形成される。
実施例EX2_3を説明する。電源装置100の一部又は全部を電源ICの形態で形成しても良い。電源ICは、電源装置100の一部又は全部を構成する半導体集積回路が形成された半導体チップと、半導体チップを収容する筐体(パッケージ)と、筐体に取り付けられ且つ筐体から露出した複数の外部端子と、を備えた電子部品(半導体装置)であり、半導体チップを樹脂にて構成された筐体内に封入することで形成される。
[実施例EX2_4]
実施例EX2_4を説明する。電源装置100がリニアレギュレータとして機能することを想定して電源装置100の構成を説明したが、電源装置100は、スイッチングレギュレータとして構成されていても良い。電源装置100がスイッチングレギュレータとして構成される場合、入力電圧Vinが出力トランジスタ110にてスイッチングされて出力電圧Voutが生成されることになる。この際、制御回路120は、アンプ121による電圧Vref及びVfb間の差分の増幅信号に基づき、出力トランジスタ110をスイッチング駆動すれば良い。
実施例EX2_4を説明する。電源装置100がリニアレギュレータとして機能することを想定して電源装置100の構成を説明したが、電源装置100は、スイッチングレギュレータとして構成されていても良い。電源装置100がスイッチングレギュレータとして構成される場合、入力電圧Vinが出力トランジスタ110にてスイッチングされて出力電圧Voutが生成されることになる。この際、制御回路120は、アンプ121による電圧Vref及びVfb間の差分の増幅信号に基づき、出力トランジスタ110をスイッチング駆動すれば良い。
[実施例EX2_5]
実施例EX2_5を説明する。第1実施形態に示した差動増幅回路10及び20は、電源装置に限らず、信号増幅を必要とする任意の装置に適用可能である。
実施例EX2_5を説明する。第1実施形態に示した差動増幅回路10及び20は、電源装置に限らず、信号増幅を必要とする任意の装置に適用可能である。
本発明の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本発明の実施形態の例であって、本発明ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。
10、20 差動増幅回路
11、21 差動入力素子対
12、22 カレントミラー回路
13、23 バイアス電流源
14、24 定電流源
15、25 リーク電流源
M7、M7_1、M7_2、M7_3 トランジスタ(リーク用トランジスタ)
IBIAS バイアス電流
ICC 定電流
ILEAK リーク電流
100 電源装置
200 車両
11、21 差動入力素子対
12、22 カレントミラー回路
13、23 バイアス電流源
14、24 定電流源
15、25 リーク電流源
M7、M7_1、M7_2、M7_3 トランジスタ(リーク用トランジスタ)
IBIAS バイアス電流
ICC 定電流
ILEAK リーク電流
100 電源装置
200 車両
Claims (10)
- 差動入力信号を受ける入力差動素子対と、
前記入力差動素子対に対して負荷として設けられた負荷用カレントミラー回路と、
前記入力差動素子対にバイアス電流を供給するバイアス電流源と、を備えた差動増幅回路において、
前記バイアス電流源は、所定の第1温度よりも高い所定の第2温度において、前記第1温度に比べ前記バイアス電流を増加させる
ことを特徴とする差動増幅回路。 - 前記バイアス電流源は、
前記第1温度及び前記第2温度において前記入力差動素子対に定電流を供給する定電流源と、
前記定電流源に並列接続され、前記第2温度において前記入力差動素子対に追加電流を供給する追加電流源と、を有し、
前記第1温度では、前記定電流にて前記バイアス電流が構成される一方、
前記第2温度では、前記定電流と前記追加電流とで前記バイアス電流が構成される
ことを特徴とする請求項1に記載の差動増幅回路。 - 前記追加電流源は、前記第1温度及び前記第2温度の内、前記第2温度においてのみリーク電流を前記追加電流として発生させるリーク用素子を有する
ことを特徴とする請求項2に記載の差動増幅回路。 - 前記定電流源は定電流用トランジスタを有し、
前記定電流用トランジスタの制御電極の電圧が制御されることで前記定電流用トランジスタを介し前記定電流が前記入力差動素子対に供給され、
前記追加電流源は、前記リーク用素子に直列接続された挿入トランジスタを有し、
前記挿入トランジスタの制御電極は前記定電流源用FETの制御電極と共通接続される
ことを特徴とする請求項3に記載の差動増幅回路。 - 前記リーク用素子は、オフ状態に設定されたリーク用トランジスタである
ことを特徴とする請求項3又は4に記載の差動増幅回路。 - 前記リーク用トランジスタは、ゲート及びソース間が短絡された電界効果トランジスタ、又は、ベース及びエミッタ間が短絡されたバイポーラトランジスタである
ことを特徴とする請求項5に記載の差動増幅回路。 - 前記負荷用カレントミラー回路を構成する2つのトランジスタと、前記リーク用トランジスタとは、互いに同一の構造を有し且つ互いに同じサイズを有する
ことを特徴とする請求項5又は6に記載の差動増幅回路。 - 前記バイアス電流源は、前記第2温度で生じる前記負荷のインピーダンス低下に伴った当該差動増幅回路のゲイン低下を、前記第2温度における前記バイアス電流の増加で補償する
ことを特徴とする請求項1〜7の何れかに記載の差動増幅回路。 - 入力電圧から出力電圧を生成する電源装置において、
前記入力電圧が加わる端子と前記出力電圧が加わる端子との間に直列に介在する出力トランジスタと、
前記出力電圧に基づくフィードバック電圧と所定の基準電圧とに基づいて、前記出力トランジスタを制御する制御回路と、を備え、
前記制御回路は、請求項1〜8の何れかに記載の差動増幅回路を有し、
前記フィードバック電圧を示す信号及び前記基準電圧を示す信号が前記差動入力信号として、前記差動増幅回路の前記入力差動素子対に入力される
ことを特徴とする電源装置。 - 請求項9に記載の電源装置と、
前記電源装置の出力電圧に基づき駆動する負荷装置と、を備える
ことを特徴とする車両。
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