CN108388299B - 低压差线性稳压器 - Google Patents

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CN108388299B CN201810144435.1A CN201810144435A CN108388299B CN 108388299 B CN108388299 B CN 108388299B CN 201810144435 A CN201810144435 A CN 201810144435A CN 108388299 B CN108388299 B CN 108388299B
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Abstract

本发明提供一种低压差线性稳压器，包括：误差放大器单元，误差放大器单元用于实现参考电压与反馈电压的误差放大；高频控制信号调制单元，连接至误差放大器单元的正向输出端及负向输出端，高频控制信号调制单元利用一高于系统带宽的时钟信号调制产生高频控制信号，高频控制信号用于控制低压差线性稳压器的输出；输出驱动单元，连接至高频控制信号调制单元，并响应高频控制信号提供低压差线性稳压器的输出电压；以及反馈控制单元，分别连接至输出驱动单元及误差放大器单元，反馈控制单元用于实时监测输出电压的变化，并根据输出电压生成反馈电压。本发明提供的低压差线性稳压器具有快速瞬态响应、高可靠的特点。

Description

低压差线性稳压器
技术领域
本发明涉及集成电路领域，尤其涉及一种低压差线性稳压器。
背景技术
低压差线性稳压器由于结构简单、低功耗，低噪声等诸多优点，在现代便携式电子设备中应用广泛。另外由于其面积小，易集成的特点在各种SoC 芯片(System-on-a-Chip，一种集成电路的芯片，可以有效地降低电子/信息系统产品的开发成本，缩短开发周期，提高产品的竞争力，是未来工业界将采用的最主要的产品开发方式)中被普遍采用。
传统低压差线性稳压器由于受系统环路带宽的限制，瞬态响应能力普遍不高，若要提高带宽，必然导致功耗和芯片面积的增加。
发明内容
本发明为了克服上述现有技术存在的缺陷，提供一种低压差线性稳压器，其具有快速瞬态响应、高可靠的特点，适用于负载高速变化的应用环境，尤其适用于目前各类射频通讯SoC芯片。
根据本发明的一个方面，提供一种低压差线性稳压器，包括：
误差放大器单元，所述误差放大器单元包括一连接至参考电压的第一输入端、一连接至反馈电压的第二输入端、一正向输出端及一负向输出端，所述误差放大器单元用于实现所述参考电压与所述反馈电压的误差放大；
高频控制信号调制单元，连接至所述误差放大器单元的正向输出端及负向输出端，所述高频控制信号调制单元利用一高于系统带宽的时钟信号调制产生高频控制信号，所述高频控制信号用于控制所述低压差线性稳压器的输出；
输出驱动单元，连接至所述高频控制信号调制单元，并响应所述高频控制信号提供所述低压差线性稳压器的输出电压；以及
反馈控制单元，分别连接至所述输出驱动单元及所述误差放大器单元，所述反馈控制单元用于实时监测所述输出电压的变化，并根据所述输出电压生成所述反馈电压。
可选地，所述高频控制信号调制单元包括第十二晶体管M12、第十三晶体管M13、第十四晶体管M14、第十五晶体管M15、第一反相器INV1、第二反相器INV2、第一数字缓冲器BUF1、第二数字缓冲器BUF2、第一或门 OR1、第二或门OR2、第一与非门NAND1及第一与门AND1，其中，
所述第十二晶体管M12的栅极连接至所述第一反相器INV1的输出端，所述第十二晶体管M12的漏极连接至所述误差放大器单元的正向输出端，所述第十二晶体管M12的源极连接至所述电源负极；
所述第十三晶体管M13的栅极连接至第一偏置电压，所述第十三晶体管 M13的漏极连接至所述误差放大器单元的正向输出端，所述第十三晶体管 M13的源极连接至所述电源正极；
所述第十四晶体管M14的栅极连接至第二偏置电压，所述第十四晶体管 M14的漏极连接至所述误差放大器单元的负向输出端，所述第十四晶体管 M14的源极连接至电源负极；
所述第十五晶体管M15的栅极连接至所述第一与非门NAND1的输出端，所述第十五晶体管M15的漏极连接至所述误差放大器单元的负向输出端，所述第十五晶体管M15的源极连接至所述电源正极；
所述第一反相器INV1的输入端连接至所述第一与非门NAND1的输出端，所述第一反相器INV1的输出端连接至所述第十二晶体管M12的栅极；
所述第二反相器INV2的输入端连接至第四节点N4，所述第二反相器 INV2的输出端连接至所述第一或门OR1的第二输入端；
所述第一数字缓冲器BUF1的输入端连接至所述误差放大器单元的正向输出端，所述第一数字缓冲器BUF1的输出端连接至第三节点N3；
所述第二数字缓冲器BUF2的输入端连接至所述误差放大器单元的负向输出端，所述第二数字缓冲器BUF2的输出端连接至所述第四节点N4；
所述第一或门OR1的第一输入端连接至所述第三节点N3，所述第一或门OR1的第二输入端连接至所述第二反相器INV2的输出端，所述第一或门 OR1的输出端连接至所述第一与非门NAND1的第二输入端；
所述第二或门OR2的第一输入端连接至所述第三节点N3，所述第二或门OR2的第二输入端连接至所述第四节点N4，所述第二或门OR2的输出端连接至第五节点N5；
所述第一与非门NAND1的第一输入端连接至时钟信号CLK，所述第一与非门NAND1的第二输入端连接至所述第一或门OR1的输出端，所述第一与非门NAND1的输出端连接至所述第十五晶体管M15的栅极及所述第一反相器INV1的输入端；
所述第一与门AND1的第一输入端连接至所述第三节点N3，所述第一与门AND1的第二输入端连接至所述第四节点N4，所述第一与门AND1的输出端连接至第六节点N6。
可选地，所述时钟信号CLK为频率高于所述低压差线性稳压器的系统带宽的时钟信号。
可选地，所述误差放大器单元包括第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11。
可选地，所述第一晶体管M1的栅极连接至第一偏置电压，所述第一晶体管M1的漏极连接至所述第二晶体管M2的源极及所述第三晶体管M3的源极，所述第一晶体管M1的源极连接至电源正极；
所述第二晶体管M2的栅极连接至所述参考电压，所述第二晶体管M2 的漏极连接至所述第四晶体管M4的漏极、所述第四晶体管M4的栅极及所述第五晶体管M5的栅极；
所述第三晶体管M3的栅极连接至所述反馈电压，所述第三晶体管M3 的漏极连接至所述第六晶体管M6的漏极、所述第六晶体管M6的栅极、所述第七晶体管M7的栅极及所述第十一晶体管M11的栅极；
所述第四晶体管M4的源极连接至电源负极；
所述第五晶体管M5的漏极连接至所述第八晶体管M8的漏极，所述第五晶体管M5的源极连接至所述电源负极；
所述第六晶体管M6的源极连接至所述电源负极；
所述第七晶体管M7的漏极连接至第一节点N1，所述第一节点N1为所述误差放大器单元的负向输出端，所述第七晶体管M7的源极连接至所述电源负极；
所述第八晶体管M8的栅极连接至所述第八晶体管M8的漏极，所述第八晶体管M8的栅极连接至所述第九晶体管M9的栅极及所述第十晶体管 M10的栅极，所述第八晶体管M8的源极连接至所述电源正极；
所述第九晶体管M9的漏极连接至所述第一节点N1，所述第九晶体管 M9的源极连接至所述电源正极；
所述第十晶体管M10的漏极连接至第二节点N2，所述第二节点N2为所述误差放大器单元的正向输出端，所述第十晶体管M10的源极连接至所述电源正极；
所述第十一晶体管M11的漏极连接至所述第二节点N2，所述第十一晶体管M11的源极连接至所述电源负极，其中，第一晶体管M1、第二晶体管 M2、第三晶体管M3、第八晶体管M8、第九晶体管M9及第十晶体管M10 为NMOS管，第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7及第十一晶体管M11为PMOS管。
可选地，所述第一晶体管M1的栅极连接至第一偏置电压，所述第一晶体管M1的漏极连接至所述第二晶体管M2的源极及所述第三晶体管M3的源极，所述第一晶体管M1的源极连接至电源负极；
所述第二晶体管M2的栅极连接至所述参考电压，所述第二晶体管M2 的漏极连接至所述第五晶体管M5的漏极、所述第五晶体管M5的栅极及所述第四晶体管M4的栅极；
所述第三晶体管M3的栅极连接至所述反馈电压，所述第三晶体管M3 的漏极连接至所述第六晶体管M6的漏极、所述第六晶体管M6的栅极、所述第七晶体管M7的栅极及所述第十一晶体管M11的栅极；
所述第四晶体管M4的源极连接至电源正极，所述第四晶体管M4的漏极连接至所述第八晶体管M8的栅极及所述第八晶体管M8的漏极；
所述第五晶体管M5的源极连接至所述电源正极；
所述第六晶体管M6的源极连接至所述电源正极；
所述第七晶体管M7的漏极连接至第一节点N1，所述第一节点N1为所述误差放大器单元的负向输出端，所述第七晶体管M7的源极连接至所述电源正极；
所述第八晶体管M8的栅极连接至所述第八晶体管M8的漏极，所述第八晶体管M8的栅极连接至所述第九晶体管M9的栅极及所述第十晶体管 M10的栅极，所述第八晶体管M8的源极连接至所述电源负极；
所述第九晶体管M9的漏极连接至所述第一节点N1，所述第九晶体管 M9的源极连接至所述电源负极；
所述第十晶体管M10的漏极连接至第二节点N2，所述第二节点N2为所述误差放大器单元的正向输出端，所述第十晶体管M10的源极连接至所述电源负极；
所述第十一晶体管M11的漏极连接至所述第二节点N2，所述第十一晶体管M11的源极连接至所述电源正极，
其中，第一晶体管M1、第二晶体管M2、第三晶体管M3、第八晶体管 M8、第九晶体管M9及第十晶体管M10为PMOS管，第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7及第十一晶体管M11为NMOS 管。
可选地，所述高频控制信号调制单元包括两个输出端，所述输出驱动单元包括第十六晶体管M16、第十七晶体管M17、第十八晶体管M18、第十九晶体管M19、第二十晶体管M20、第一元件及第一电容C1，其中，
所述第十六晶体管M16的栅极连接至所述高频控制信号调制单元的一输出端，所述第十六晶体管M16的漏极连接至所述第十七晶体管M17的漏极及所述第一元件的一端，所述第十六晶体管M16的源极连接至所述电源正极；
所述第十七晶体管M17的栅极连接至所述高频控制信号调制单元的另一输出端，所述第十七晶体管M17的源极连接至所述电源负极；
所述第十八晶体管M18的栅极连接至所述第一元件的另一端，所述第十八晶体管M18的漏极连接至所述第十九晶体管M19的栅极、所述第十九晶体管M19的漏极及所述第二十晶体管M20的栅极，所述第十八晶体管M18 的源极连接至所述电源负极；
所述第十九晶体管M19的源极连接至所述电源正极；
所述第二十晶体管M20的漏极为所述低压差线性稳压器的输出端，所述第二十晶体管M20的源极连接至所述电源正极；
所述第一电容C1的一端连接至所述第十八晶体管M18的栅极，所述第一电容C1的另一端连接至所述电源负极。
可选地，所述第一元件为第一电阻R1；或者第二十一晶体管M21，所述第一元件的一端为所述第二十一晶体管M21的源极，所述第一元件的另一端为所述第二十一晶体管M21的漏极，所述第二十一晶体管M21的栅极连接至所述电源负极。
可选地，所述反馈控制单元包括第二电阻R2及第三电阻R3，其中，
所述第二电阻R2的一端连接至所述低压差线性稳压器的输出端，所述第二电阻R2的另一端连接至所述第三电阻R3的一端，所述第二电阻R2的另一端提供所述反馈电压；
所述第三电阻R3的另一端连接至所述电源负极相连。
可选地，所述第二电阻R2的阻值为R2，所述第三电阻R3的阻值为R3，所述参考电压为Vref，则所述输出电压VOUT根据如下公式计算：
Figure GDA0002232180260000061
可选地，所述第二电阻R2和/或所述第三电阻R3为可变电阻。
与现有技术相比，本发明通过使用高于环路带宽的时钟信号调制产生输出级调整管的控制信号，从而获得超高速的瞬态响应能力，另外也可以降低对环路带宽的要求，节省芯片面积和功耗。
附图说明
通过参照附图详细描述其示例实施方式，本发明的上述和其它特征及优点将变得更加明显。
图1示出了根据本发明实施例的低压差线性稳压器的结构框图。
图2示出了根据本发明实施例的低压差线性稳压器的电路图。
图3示出了根据本发明实施例的工作原理示意图。
图4示出了根据本发明第二个实施例的低压差线性稳压器的电路图。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。
此外，附图仅为本公开的示意性图解，并非一定是按比例绘制。图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。附图中所示的一些方框图是功能实体，不一定必须与物理或逻辑上独立的实体相对应。可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。
为使本发明的目的、技术方案和优点更加清楚，下面进一步结合图1和图2对本发明作详细描述。图1示出了根据本发明实施例的低压差线性稳压器的结构框图。图2示出了根据本发明实施例的低压差线性稳压器的电路图。
低压差线性稳压器包括误差放大器单元1、高频控制信号调制单元2、输出驱动单元3以及反馈控制单元4。
误差放大器单元1包括一连接至参考电压Vref的第一输入端、一连接至反馈电压的第二输入端、一正向输出端N2及一负向输出端N1。所述误差放大器单元1用于实现所述参考电压Vref与所述反馈电压的误差放大。
具体而言，所述误差放大器单元1包括第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11。
所述第一晶体管M1的栅极连接至第一偏置电压VB1，所述第一晶体管 M1的漏极连接至所述第二晶体管M2的源极及所述第三晶体管M3的源极，所述第一晶体管M1的源极连接至电源正极。
所述第二晶体管M2的栅极连接至所述参考电压Vref，所述第二晶体管M2的漏极连接至所述第四晶体管M4的漏极、所述第四晶体管M4的栅极及所述第五晶体管M5的栅极。
所述第三晶体管M3的栅极连接至所述反馈电压，所述第三晶体管M3 的漏极连接至所述第六晶体管M6的漏极、所述第六晶体管M6的栅极、所述第七晶体管M7的栅极及所述第十一晶体管M11的栅极。
所述第四晶体管M4的源极连接至电源负极。
所述第五晶体管M5的漏极连接至所述第八晶体管M8的漏极，所述第五晶体管M5的源极连接至所述电源负极。
所述第六晶体管M6的源极连接至所述电源负极。
所述第七晶体管M7的漏极连接至第一节点N1，所述第一节点N1为所述误差放大器单元的负向输出端，所述第七晶体管M7的源极连接至所述电源负极。
所述第八晶体管M8的栅极连接至所述第八晶体管M8的漏极，所述第八晶体管M8的栅极连接至所述第九晶体管M9的栅极及所述第十晶体管 M10的栅极，所述第八晶体管M8的源极连接至所述电源正极。
所述第九晶体管M9的漏极连接至所述第一节点N1，所述第九晶体管 M9的源极连接至所述电源正极。
所述第十晶体管M10的漏极连接至第二节点N2，所述第一节点N1为所述误差放大器单元的正向输出端，所述第十晶体管M10的源极连接至所述电源正极。
所述第十一晶体管M11的漏极连接至所述第二节点N2，所述第十一晶体管M11的源极连接至所述电源负极。
在图2的实施例中，第一晶体管M1、第二晶体管M2、第三晶体管M3、第八晶体管M8、第九晶体管M9及第十晶体管M10为NMOS管，第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7及第十一晶体管 M11为PMOS管。
高频控制信号调制单元2连接至所述误差放大器单元的正向输出端N2 及负向输出端N1。所述高频控制信号2调制单元利用一高于系统带宽的时钟信号调制产生高频控制信号，所述高频控制信号用于控制所述低压差线性稳压器的输出。
具体而言，所述高频控制信号调制单元2包括第十二晶体管M12、第十三晶体管M13、第十四晶体管M14、第十五晶体管M15、第一反相器INV1、第二反相器INV2、第一数字缓冲器BUF1、第二数字缓冲器BUF2、第一或门OR1、第二或门OR2、第一与非门NAND1及第一与门AND1。
所述第十二晶体管M12的栅极连接至所述第一反相器INV1的输出端，所述第十二晶体管M12的漏极连接至所述第二节点N2，所述第十二晶体管 M12的源极连接至所述电源负极。
所述第十三晶体管M13的栅极连接至所述第一偏置电压，所述第十三晶体管M13的漏极连接至所述第二节点N2，所述第十三晶体管M13的源极连接至所述电源正极。
所述第十四晶体管M14的栅极连接至第二偏置电压，所述第十四晶体管 M14的漏极连接至所述第一节点N1，所述第十四晶体管M14的源极连接至所述电源负极。
所述第十五晶体管M15的栅极连接至所述第一与非门NAND1的输出端，所述第十五晶体管M15的漏极连接至所述第一节点N1，所述第十五晶体管 M15的源极连接至所述电源正极。
所述第一反相器INV1的输入端连接至所述第一与非门NAND1的输出端，所述第一反相器INV1的输出端连接至所述第十二晶体管M12的栅极。
所述第二反相器INV2的输入端连接至第四节点N4，所述第二反相器 INV2的输出端连接至所述第一或门OR1的第二输入端。
所述第一数字缓冲器BUF1的输入端连接至所述第一节点N2，所述第一数字缓冲器BUF1的输出端连接至第三节点N3。
所述第二数字缓冲器BUF2的输入端连接至所述第二节点N1，所述第二数字缓冲器BUF2的输出端连接至所述第四节点N4。
所述第一或门OR1的第一输入端连接至所述第三节点N3，所述第一或门OR1的第二输入端连接至所述第二反相器INV2的输出端，所述第一或门 OR1的输出端连接至所述第一与非门NAND1的第二输入端。
所述第二或门OR2的第一输入端连接至所述第三节点N3，所述第二或门OR2的第二输入端连接至所述第四节点N4，所述第二或门OR2的输出端连接至第五节点N5。
所述第一与非门NAND1的第一输入端连接至时钟信号CLK，所述第一与非门NAND1的第二输入端连接至所述第一或门OR1的输出端，所述第一与非门NAND1的输出端连接至所述第十五晶体管M15的栅极及所述第一反相器INV1的输入端。其中，所述时钟信号CLK可以频率高于所述低压差线性稳压器的系统带宽的时钟信号。
所述第一与门AND1的第一输入端连接至所述第三节点N3，所述第一与门AND1的第二输入端连接至所述第四节点N4，所述第一与门AND1的输出端连接至第六节点N6。
输出驱动单元3连接至所述高频控制信号调制单元2。输出驱动单元3 响应所述高频控制信号提供所述低压差线性稳压器的输出电压。
具体而言，所述输出驱动单元3包括第十六晶体管M16、第十七晶体管 M17、第十八晶体管M18、第十九晶体管M19、第二十晶体管M20、第一电阻R1及第一电容C1。
所述第十六晶体管M16的栅极连接至所述第五节点N5，所述第十六晶体管M16的漏极连接至所述第十七晶体管M17的漏极及所述第一电阻R1 的一端，所述第十六晶体管M16的源极连接至所述电源正极。
所述第十七晶体管M17的栅极连接至所述第六节点N6，所述第十七晶体管M17的源极连接至所述电源负极。
所述第十八晶体管M18的栅极连接至所述第一电阻R1的另一端，所述第十八晶体管M18的漏极连接至所述第十九晶体管M19的栅极、所述第十九晶体管M19的漏极及所述第二十晶体管M20的栅极，所述第十八晶体管 M18的源极连接至所述电源负极。
所述第十九晶体管M19的源极连接至所述电源正极。
所述第二十晶体管M20的漏极为所述低压差线性稳压器的输出端，所述第二十晶体管M20的源极连接至所述电源正极。第二十晶体管M20为输出调整管。
所述第一电容C1的一端连接至所述第十八晶体管M18的栅极，所述第一电容C1的另一端连接至所述电源负极。
反馈控制单元4分别连接至所述输出驱动单元3及所述误差放大器单元 1。所述反馈控制单元4用于实时监测所述输出电压VOUT的变化，并根据所述输出电压VOUT生成所述反馈电压以反馈至所述误差放大器单元1。
具体而言，所述反馈控制单元4包括第二电阻R2及第三电阻R3。
所述第二电阻R2的一端连接至所述低压差线性稳压器的输出端，所述第二电阻R2的另一端连接至所述第三电阻R3的一端，所述第二电阻R2的另一端提供所述反馈电压。所述第三电阻R3的另一端连接至所述电源负极相连。
具体而言，当低压差线性稳压器所接的负载(参考电压)突然变化时，系统可以高速响应，反馈控制调整管M20(第二十晶体管)的工作状态以调整适应负载的变化。本发明提供的低压差线性稳压器利用高频控制信号调制单元2使低压差线性稳压器获得超高速的瞬态响应能力，另外也可以降低对环路带宽的要求，节省电路面积和功耗。
所述第二电阻R2的阻值为R2，所述第三电阻R3的阻值为R3，所述参考电压为Vref，则所述输出电压VOUT根据如下公式计算：
Figure GDA0002232180260000111
通过调整电阻R2，R3的阻值，即可调整低压差线性稳压器的最终输出电压VOUT。在一些实施例中，所述第二电阻R2和/或所述第三电阻R3可以是可变电阻。
如图3所示，CLK为高频时钟信号，当负载电流由低变高时，反馈节点 VFB电压降低，相应的使得节点N6保持低电平，N5不变，导致图2中M16 漏极电压迅速变高，最终导致M20栅极电压降低，相应的输出电压VOUT 升高；相反的，当负载电流由高变低后，反馈节点VFB电压升高，相应的使得节点N5保持高电平，N6不变，导致图2中M16漏极电压迅速变低，最终导致M20栅极电压升高，相应的输出电压VOUT降低，以达到电压恒定。
图4示出了根据本发明第二个实施例的低压差线性稳压器的电路图，图中误差放大器单元1中的NMOS管和PMOS互换可以实现相同功能。
具体而言，在图4的实施例中，所述第一晶体管M1的栅极连接至第一偏置电压，所述第一晶体管M1的漏极连接至所述第二晶体管M2的源极及所述第三晶体管M3的源极，所述第一晶体管M1的源极连接至电源负极。
所述第二晶体管M2的栅极连接至所述参考电压，所述第二晶体管M2 的漏极连接至所述第五晶体管M5的漏极、所述第五晶体管M5的栅极及所述第四晶体管M4的栅极。
所述第三晶体管M3的栅极连接至所述反馈电压，所述第三晶体管M3 的漏极连接至所述第六晶体管M6的漏极、所述第六晶体管M6的栅极、所述第七晶体管M7的栅极及所述第十一晶体管M11的栅极。
所述第四晶体管M4的源极连接至电源正极，所述第四晶体管M4的漏极连接至所述第八晶体管M8的栅极及所述第八晶体管M8的漏极。
所述第五晶体管M5的源极连接至所述电源正极。
所述第六晶体管M6的源极连接至所述电源正极。
所述第七晶体管M7的漏极连接至第一节点N1，所述第一节点N1为所述误差放大器单元的负向输出端，所述第七晶体管M7的源极连接至所述电源正极。
所述第八晶体管M8的栅极连接至所述第八晶体管M8的漏极，所述第八晶体管M8的栅极连接至所述第九晶体管M9的栅极及所述第十晶体管 M10的栅极，所述第八晶体管M8的源极连接至所述电源负极。
所述第九晶体管M9的漏极连接至所述第一节点N1，所述第九晶体管 M9的源极连接至所述电源负极。
所述第十晶体管M10的漏极连接至第二节点N2，所述第二节点N2为所述误差放大器单元的正向输出端，所述第十晶体管M10的源极连接至所述电源负极。
所述第十一晶体管M11的漏极连接至所述第二节点N2，所述第十一晶体管M11的源极连接至所述电源正极。
第一晶体管M1、第二晶体管M2、第三晶体管M3、第八晶体管M8、第九晶体管M9及第十晶体管M10为PMOS管，第四晶体管M4、第五晶体管 M5、第六晶体管M6、第七晶体管M7及第十一晶体管M11为NMOS管。
进一步地，在图4所示的实施例中，输出驱动单元3的R1(参见图2) 换为NMOS管M21，所述第二十一晶体管M21的栅极连接至所述电源负极。
与现有技术相比，本发明通过使用高于环路带宽的时钟信号调制产生输出级调整管的控制信号，从而获得超高速的瞬态响应能力，另外也可以降低对环路带宽的要求，节省芯片面积和功耗。本发明提出的低压差线性稳压器，具有面积小、高速瞬态响应能力，易于广泛推广使用。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。

Claims (9)

1.一种低压差线性稳压器，其特征在于，包括：
误差放大器单元，所述误差放大器单元包括一连接至参考电压的第一输入端、一连接至反馈电压的第二输入端、一正向输出端及一负向输出端，所述误差放大器单元用于实现所述参考电压与所述反馈电压的误差放大；
高频控制信号调制单元，连接至所述误差放大器单元的正向输出端及负向输出端，所述高频控制信号调制单元利用一高于系统带宽的时钟信号调制产生高频控制信号，所述高频控制信号用于控制所述低压差线性稳压器的输出；
输出驱动单元，连接至所述高频控制信号调制单元，并响应所述高频控制信号提供所述低压差线性稳压器的输出电压；以及
反馈控制单元，分别连接至所述输出驱动单元及所述误差放大器单元，所述反馈控制单元用于实时监测所述输出电压的变化，并根据所述输出电压生成所述反馈电压；
所述高频控制信号调制单元包括第十二晶体管M12、第十三晶体管M13、第十四晶体管M14、第十五晶体管M15、第一反相器INV1、第二反相器INV2、第一数字缓冲器BUF1、第二数字缓冲器BUF2、第一或门OR1、第二或门OR2、第一与非门NAND1及第一与门AND1，其中，
所述第十二晶体管M12的栅极连接至所述第一反相器INV1的输出端，所述第十二晶体管M12的漏极连接至所述误差放大器单元的正向输出端，所述第十二晶体管M12的源极连接至电源负极；
所述第十三晶体管M13的栅极连接至第一偏置电压，所述第十三晶体管M13的漏极连接至所述误差放大器单元的正向输出端，所述第十三晶体管M13的源极连接至所述电源正极；
所述第十四晶体管M14的栅极连接至第二偏置电压，所述第十四晶体管M14的漏极连接至所述误差放大器单元的负向输出端，所述第十四晶体管M14的源极连接至所述电源负极；
所述第十五晶体管M15的栅极连接至所述第一与非门NAND1的输出端，所述第十五晶体管M15的漏极连接至所述误差放大器单元的负向输出端，所述第十五晶体管M15的源极连接至所述电源正极；
所述第一反相器INV1的输入端连接至所述第一与非门NAND1的输出端，所述第一反相器INV1的输出端连接至所述第十二晶体管M12的栅极；
所述第二反相器INV2的输入端连接至第四节点N4，所述第二反相器INV2的输出端连接至所述第一或门OR1的第二输入端；
所述第一数字缓冲器BUF1的输入端连接至所述误差放大器单元的正向输出端，所述第一数字缓冲器BUF1的输出端连接至第三节点N3；
所述第二数字缓冲器BUF2的输入端连接至所述误差放大器单元的负向输出端，所述第二数字缓冲器BUF2的输出端连接至所述第四节点N4；
所述第一或门OR1的第一输入端连接至所述第三节点N3，所述第一或门OR1的第二输入端连接至所述第二反相器INV2的输出端，所述第一或门OR1的输出端连接至所述第一与非门NAND1的第二输入端；
所述第二或门OR2的第一输入端连接至所述第三节点N3，所述第二或门OR2的第二输入端连接至所述第四节点N4，所述第二或门OR2的输出端连接至第五节点N5；
所述第一与非门NAND1的第一输入端连接至时钟信号CLK，所述第一与非门NAND1的第二输入端连接至所述第一或门OR1的输出端，所述第一与非门NAND1的输出端连接至所述第十五晶体管M15的栅极及所述第一反相器INV1的输入端；
所述第一与门AND1的第一输入端连接至所述第三节点N3，所述第一与门AND1的第二输入端连接至所述第四节点N4，所述第一与门AND1的输出端连接至第六节点N6。
2.根据权利要求1所述的低压差线性稳压器，其特征在于，所述时钟信号CLK为频率高于所述低压差线性稳压器的系统带宽的时钟信号。
3.根据权利要求1所述的低压差线性稳压器，其特征在于，所述误差放大器单元包括第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11，
所述第一晶体管M1的栅极连接至第一偏置电压，所述第一晶体管M1的漏极连接至所述第二晶体管M2的源极及所述第三晶体管M3的源极，所述第一晶体管M1的源极连接至电源正极；
所述第二晶体管M2的栅极连接至所述参考电压，所述第二晶体管M2的漏极连接至所述第四晶体管M4的漏极、所述第四晶体管M4的栅极及所述第五晶体管M5的栅极；
所述第三晶体管M3的栅极连接至所述反馈电压，所述第三晶体管M3的漏极连接至所述第六晶体管M6的漏极、所述第六晶体管M6的栅极、所述第七晶体管M7的栅极及所述第十一晶体管M11的栅极；
所述第四晶体管M4的源极连接至电源负极；
所述第五晶体管M5的漏极连接至所述第八晶体管M8的漏极，所述第五晶体管M5的源极连接至所述电源负极；
所述第六晶体管M6的源极连接至所述电源负极；
所述第七晶体管M7的漏极连接至第一节点N1，所述第一节点N1为所述误差放大器单元的负向输出端，所述第七晶体管M7的源极连接至所述电源负极；
所述第八晶体管M8的栅极连接至所述第八晶体管M8的漏极，所述第八晶体管M8的栅极连接至所述第九晶体管M9的栅极及所述第十晶体管M10的栅极，所述第八晶体管M8的源极连接至所述电源正极；
所述第九晶体管M9的漏极连接至所述第一节点N1，所述第九晶体管M9的源极连接至所述电源正极；
所述第十晶体管M10的漏极连接至第二节点N2，所述第二节点N2为所述误差放大器单元的正向输出端，所述第十晶体管M10的源极连接至所述电源正极；
所述第十一晶体管M11的漏极连接至所述第二节点N2，所述第十一晶体管M11的源极连接至所述电源负极，
其中，第一晶体管M1、第二晶体管M2、第三晶体管M3、第八晶体管M8、第九晶体管M9及第十晶体管M10为NMOS管，第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7及第十一晶体管M11为PMOS管。
4.根据权利要求1所述的低压差线性稳压器，其特征在于，所述误差放大器单元包括第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11，
所述第一晶体管M1的栅极连接至第一偏置电压，所述第一晶体管M1的漏极连接至所述第二晶体管M2的源极及所述第三晶体管M3的源极，所述第一晶体管M1的源极连接至电源负极；
所述第二晶体管M2的栅极连接至所述参考电压，所述第二晶体管M2的漏极连接至所述第五晶体管M5的漏极、所述第五晶体管M5的栅极及所述第四晶体管M4的栅极；
所述第三晶体管M3的栅极连接至所述反馈电压，所述第三晶体管M3的漏极连接至所述第六晶体管M6的漏极、所述第六晶体管M6的栅极、所述第七晶体管M7的栅极及所述第十一晶体管M11的栅极；
所述第四晶体管M4的源极连接至电源正极，所述第四晶体管M4的漏极连接至所述第八晶体管M8的栅极及所述第八晶体管M8的漏极；
所述第五晶体管M5的源极连接至所述电源正极；
所述第六晶体管M6的源极连接至所述电源正极；
所述第七晶体管M7的漏极连接至第一节点N1，所述第一节点N1为所述误差放大器单元的负向输出端，所述第七晶体管M7的源极连接至所述电源正极；
所述第八晶体管M8的栅极连接至所述第八晶体管M8的漏极，所述第八晶体管M8的栅极连接至所述第九晶体管M9的栅极及所述第十晶体管M10的栅极，所述第八晶体管M8的源极连接至所述电源负极；
所述第九晶体管M9的漏极连接至所述第一节点N1，所述第九晶体管M9的源极连接至所述电源负极；
所述第十晶体管M10的漏极连接至第二节点N2，所述第二节点N2为所述误差放大器单元的正向输出端，所述第十晶体管M10的源极连接至所述电源负极；
所述第十一晶体管M11的漏极连接至所述第二节点N2，所述第十一晶体管M11的源极连接至所述电源正极，
其中，第一晶体管M1、第二晶体管M2、第三晶体管M3、第八晶体管M8、第九晶体管M9及第十晶体管M10为PMOS管，第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7及第十一晶体管M11为NMOS管。
5.根据权利要求1所述的低压差线性稳压器，其特征在于，所述高频控制信号调制单元包括两个输出端，所述输出驱动单元包括第十六晶体管M16、第十七晶体管M17、第十八晶体管M18、第十九晶体管M19、第二十晶体管M20、第一元件及第一电容C1，其中，
所述第十六晶体管M16的栅极连接至所述高频控制信号调制单元的一输出端，所述第十六晶体管M16的漏极连接至所述第十七晶体管M17的漏极及所述第一元件的一端，所述第十六晶体管M16的源极连接至所述电源正极；
所述第十七晶体管M17的栅极连接至所述高频控制信号调制单元的另一输出端，所述第十七晶体管M17的源极连接至所述电源负极；
所述第十八晶体管M18的栅极连接至所述第一元件的另一端，所述第十八晶体管M18的漏极连接至所述第十九晶体管M19的栅极、所述第十九晶体管M19的漏极及所述第二十晶体管M20的栅极，所述第十八晶体管M18的源极连接至所述电源负极；
所述第十九晶体管M19的源极连接至所述电源正极；
所述第二十晶体管M20的漏极为所述低压差线性稳压器的输出端，所述第二十晶体管M20的源极连接至所述电源正极；
所述第一电容C1的一端连接至所述第十八晶体管M18的栅极，所述第一电容C1的另一端连接至所述电源负极。
6.根据权利要求5所述的低压差线性稳压器，其特征在于，所述第一元件为：
第一电阻R1；或者
第二十一晶体管M21，所述第一元件的一端为所述第二十一晶体管M21的源极，所述第一元件的另一端为所述第二十一晶体管M21的漏极，所述第二十一晶体管M21的栅极连接至所述电源负极。
7.根据权利要求1所述的低压差线性稳压器，其特征在于，所述反馈控制单元包括第二电阻R2及第三电阻R3，其中，
所述第二电阻R2的一端连接至所述低压差线性稳压器的输出端，所述第二电阻R2的另一端连接至所述第三电阻R3的一端，所述第二电阻R2的另一端提供所述反馈电压；
所述第三电阻R3的另一端连接至所述电源负极相连。
8.根据权利要求7所述的低压差线性稳压器，其特征在于，所述第二电阻R2的阻值为R2，所述第三电阻R3的阻值为R3，所述参考电压为Vref，则所述输出电压VOUT根据如下公式计算：
9.根据权利要求8所述的低压差线性稳压器，其特征在于，所述第二电阻R2和/或所述第三电阻R3为可变电阻。
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