JP2020191413A - Semiconductor device - Google Patents
Semiconductor device Download PDFInfo
- Publication number
- JP2020191413A JP2020191413A JP2019096935A JP2019096935A JP2020191413A JP 2020191413 A JP2020191413 A JP 2020191413A JP 2019096935 A JP2019096935 A JP 2019096935A JP 2019096935 A JP2019096935 A JP 2019096935A JP 2020191413 A JP2020191413 A JP 2020191413A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- semiconductor region
- region
- semiconductor device
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 199
- 239000012212 insulator Substances 0.000 claims description 22
- 239000000758 substrate Substances 0.000 claims description 22
- 239000010410 layer Substances 0.000 description 50
- 238000000034 method Methods 0.000 description 16
- 238000004519 manufacturing process Methods 0.000 description 9
- 229910004298 SiO 2 Inorganic materials 0.000 description 8
- 239000012535 impurity Substances 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 239000002344 surface layer Substances 0.000 description 6
- 239000000463 material Substances 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000000052 comparative effect Effects 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 229910021478 group 5 element Inorganic materials 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/868—PIN diodes
Abstract
Description
本発明は、半導体装置に関する。 The present invention relates to a semiconductor device.
アノード及びカソードが、半導体基板の主面と平行な方向に並置された横型のダイオードに関する技術として、以下の技術が知られている。例えば、特許文献１には、基板内に第１のドーパントでドープされた第１のドープ領域と、前記基板内に、前記第１のドーパントとは反対の極性を有する第２のドーパントでドープされた第２のドープ領域と、前記第１のドープ領域上に形成され、前記第１のドープ領域と前記第２のドープ領域の間に位置決めされたサリサイドブロックマスクによって画定された第１のサリサイド部分と、前記第２のドープ領域上に形成され、前記サリサイドブロックマスクによって画定された第２のサリサイド部分とを含むダイオードが記載されている。 The following techniques are known as techniques for horizontal diodes in which the anode and cathode are juxtaposed in the direction parallel to the main surface of the semiconductor substrate. For example, Patent Document 1 describes a first doped region doped with a first dopant in a substrate and a second dopant in the substrate having a polarity opposite to that of the first dopant. A second doping region and a first saliside moiety formed on the first doping region and defined by a saliside block mask positioned between the first doping region and the second doping region. And a diode formed on the second doped region and including a second saliside portion defined by the saliside block mask.
半導体基板の主面と平行な方向に電流が流れる横型のダイオードは、半導体層の表層部に並置されたｎ型半導体からなるカソード領域と、ｐ型半導体からなるアノード領域とを有する。横型のダイオードにおいては、カソード領域とアノード領域との配置構成によっては、順バイアス時にアノード領域からカソード領域に向けて流れる電流の経路を制御することが困難となり、その結果、半導体チップ内に形成された複数のダイオード間においてＶ−Ｉ特性にばらつきが生じる場合がある。半導体チップ内に形成された複数のダイオード間においてＶ−Ｉ特性にばらつきが生じると、例えば、バンドギャップリファレンス回路のような、接合面積が互いに異なる複数のダイオードの電流特性を利用する回路において、所望の性能を発揮させることが困難となる。 The horizontal diode in which the current flows in the direction parallel to the main surface of the semiconductor substrate has a cathode region made of an n-type semiconductor juxtaposed on the surface layer portion of the semiconductor layer and an anode region made of a p-type semiconductor. In a horizontal diode, it is difficult to control the path of the current flowing from the anode region to the cathode region at the time of forward bias depending on the arrangement configuration of the cathode region and the anode region, and as a result, it is formed in the semiconductor chip. The VI characteristics may vary among the plurality of diodes. If the VI characteristics vary among a plurality of diodes formed in a semiconductor chip, it is desirable in a circuit that utilizes the current characteristics of a plurality of diodes having different junction areas, such as a bandgap reference circuit. It becomes difficult to demonstrate the performance of.
本発明は、上記の点に鑑みてなされたものであり、順バイアス時におけるＶ−Ｉ特性のばらつきを抑制することができる半導体装置を提供することを目的とする。 The present invention has been made in view of the above points, and an object of the present invention is to provide a semiconductor device capable of suppressing variations in VI characteristics at the time of forward bias.
本発明に係る半導体装置は、第１の導電型を有する第１の半導体領域と、前記第１の半導体領域の外周を囲み、且つ前記第１の導電型とは異なる第２の導電型を有する第２の半導体領域と、を有する。 The semiconductor device according to the present invention has a first semiconductor region having a first conductive type and a second conductive type that surrounds the outer periphery of the first semiconductor region and is different from the first conductive type. It has a second semiconductor region.
本発明に係る半導体装置によれば、順バイアス時において湾曲または屈曲した電流経路が形成され難いので、ダイオード個体間でのＶ−Ｉ特性ばらつきを抑制することが可能となる。 According to the semiconductor device according to the present invention, since it is difficult to form a curved or bent current path at the time of forward bias, it is possible to suppress variation in VI characteristics among individual diodes.
前記第２の半導体領域は、環状の形状を有していてもよい。前記第２の半導体領域は、矩形環状であってもよく、円環状であってもよい。 The second semiconductor region may have an annular shape. The second semiconductor region may be rectangular or annular.
また、前記第２の半導体領域は、前記第１の半導体領域を囲むように設けられた、互いに分離した複数の半導体領域を含んでいてもよい。 Further, the second semiconductor region may include a plurality of semiconductor regions separated from each other and provided so as to surround the first semiconductor region.
前記第１の半導体領域及び前記第２の半導体領域は、基板層、絶縁体層、半導体層が積層されたＳＯＩ基板の前記半導体層にそれぞれ設けられていてもよい。この場合において、半導体装置は、前記第２の半導体領域の外周を囲み、且つ前記半導体層を貫通して前記絶縁体層に達する絶縁体からなる絶縁部を更に含んでいてもよい。これにより、半導体素子を含む素子領域が、基板層及び絶縁部によって囲まれるので、素子領域の外部で発生したノイズが、半導体素子に及ぼす影響を抑制することができる。 The first semiconductor region and the second semiconductor region may be provided on the semiconductor layer of the SOI substrate on which the substrate layer, the insulator layer, and the semiconductor layer are laminated. In this case, the semiconductor device may further include an insulating portion made of an insulator that surrounds the outer periphery of the second semiconductor region and penetrates the semiconductor layer to reach the insulator layer. As a result, the element region including the semiconductor element is surrounded by the substrate layer and the insulating portion, so that the influence of noise generated outside the element region on the semiconductor element can be suppressed.
前記第１の半導体領域が、アノード及びカソードのいずれか一方として機能し、前記第２の半導体領域が、アノード及びカソードのいずれか他方として機能してもよい。すなわち、半導体装置は、ダイオードを構成するものであってもよい。 The first semiconductor region may function as either the anode or the cathode, and the second semiconductor region may function as the other of the anode and the cathode. That is, the semiconductor device may constitute a diode.
本発明によれば、順バイアス時におけるＶ−Ｉ特性のばらつきを抑制することが可能となる。 According to the present invention, it is possible to suppress variations in VI characteristics at the time of forward bias.
以下、本発明の実施形態の一例を、図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与し、重複する説明は適宜省略する。 Hereinafter, an example of the embodiment of the present invention will be described with reference to the drawings. The same or equivalent components and parts are assigned the same reference numerals in the drawings, and duplicate description will be omitted as appropriate.
［第１の実施形態］
図１Ａは、本発明の第１の実施形態に係る半導体装置１の構成の一例を示す平面図である。図１Ｂは、図１Ａにおける１Ａ−１Ａ線に沿った断面図である。
[First Embodiment]
FIG. 1A is a plan view showing an example of the configuration of the semiconductor device 1 according to the first embodiment of the present invention. FIG. 1B is a cross-sectional view taken along the line 1A-1A in FIG. 1A.
半導体装置１は、基板層１１、絶縁体層１２及び半導体層１３が積層されたＳＯＩ（silicon-on-insulator）基板１０を含んで構成されている。基板層１１は、例えば単結晶シリコン等の半導体材料により構成され得るが、これに限定されるものではなく、導電体材料などによって構成されていてもよい。本実施形態において、基板層１１はＰ型半導体で構成されているものとする。 The semiconductor device 1 is configured to include an SOI (silicon-on-insulator) substrate 10 on which a substrate layer 11, an insulator layer 12, and a semiconductor layer 13 are laminated. The substrate layer 11 may be made of a semiconductor material such as single crystal silicon, but is not limited to this, and may be made of a conductor material or the like. In the present embodiment, it is assumed that the substrate layer 11 is composed of a P-type semiconductor.
絶縁体層１２は、例えばＳｉＯ２等の絶縁体によって構成され得るが、ＳｉＯ２以外の他の絶縁体によって構成されていてもよい。半導体層１３は、例えば単結晶シリコン等の半導体材料により構成され得るが、ＳｉＣ、ＧａＮ等のシリコン以外の他の半導体材料により構成されていてもよい。本実施形態において、半導体層１３はＰ型半導体で構成されているものとする。 Insulator layer 12 is, for example, may be constituted by an insulator such as SiO 2, it may be constituted by other insulators other than SiO 2. The semiconductor layer 13 may be made of a semiconductor material such as single crystal silicon, but may be made of a semiconductor material other than silicon such as SiC and GaN. In this embodiment, it is assumed that the semiconductor layer 13 is composed of a P-type semiconductor.
ＳＯＩ基板１０は、貼り合せ法若しくはＳＩＭＯＸ（Silicon Implanted Oxide）法等どのような方法で作成されたものでもよい。因みに、ＳＩＭＯＸ法では、プライムウエハ表面から高エネルギー且つ高濃度の酸素をイオン注入し、その後熱処理で注入酸素とシリコンを反応させ、ウエハ表面近傍の内部にＳｉＯ２膜からなる埋め込み酸化膜層を形成することによりＳＯＩ基板を作成する。 The SOI substrate 10 may be made by any method such as a bonding method or a SIMOX (Silicon Implanted Oxide) method. Incidentally, in the SIMOX method, high-energy and high-concentration oxygen is ion-implanted from the surface of the prime wafer, and then the injected oxygen is reacted with silicon by heat treatment to form an embedded oxide film layer composed of a SiO 2 film inside the vicinity of the wafer surface. By doing so, an SOI substrate is created.
一方、貼り合せ法では、表面にＳｉＯ２膜を形成したシリコンウエハと、もう１枚のシリコンウエハを熱と圧力で接着し、片側のシリコンウエハを所定厚さだけ残すように研削除去することによってＳＯＩ基板を作成する。 On the other hand, in the bonding method, a silicon wafer having a SiO 2 film formed on its surface and another silicon wafer are bonded by heat and pressure, and the silicon wafer on one side is ground and removed so as to leave a predetermined thickness. Create an SOI substrate.
半導体装置１は、半導体層１３において、半導体素子としてのダイオード２０を含む素子領域１５を有する。素子領域１５内において、半導体層１３の表層部には、Ｎ型のウェル２１が設けられている。Ｎ型のウェル２１の表層部には、Ｐ型の半導体領域２２及びＮ型の半導体領域２３が設けられている。 The semiconductor device 1 has an element region 15 including a diode 20 as a semiconductor element in the semiconductor layer 13. In the element region 15, an N-shaped well 21 is provided on the surface layer portion of the semiconductor layer 13. A P-type semiconductor region 22 and an N-type semiconductor region 23 are provided on the surface layer of the N-type well 21.
Ｐ型の半導体領域２２は、ダイオード２０のアノードとして機能する。本実施形態において、Ｐ型の半導体領域２２は、四角形の島状の形態を有する。Ｐ型の半導体領域２２の不純物濃度は、半導体層１３における不純物濃度よりも高い。 The P-type semiconductor region 22 functions as an anode of the diode 20. In the present embodiment, the P-type semiconductor region 22 has a quadrangular island shape. The impurity concentration in the P-type semiconductor region 22 is higher than the impurity concentration in the semiconductor layer 13.
Ｎ型の半導体領域２３は、ダイオード２０のカソードとして機能する。本実施形態において、Ｎ型の半導体領域２３は、Ｐ型の半導体領域２２の外周を囲む矩形環状の形態を有する。すなわち、Ｐ型の半導体領域２２は、矩形環状のＮ型の半導体領域２３の内側中央部に配置されている。Ｎ型の半導体領域２３における不純物濃度は、ウェル２１における不純物濃度よりも高い。 The N-type semiconductor region 23 functions as a cathode of the diode 20. In the present embodiment, the N-type semiconductor region 23 has a rectangular annular shape surrounding the outer circumference of the P-type semiconductor region 22. That is, the P-type semiconductor region 22 is arranged in the inner central portion of the rectangular annular N-type semiconductor region 23. The impurity concentration in the N-type semiconductor region 23 is higher than the impurity concentration in the well 21.
ダイオード２０の外周は、ＳｉＯ２等の絶縁体によって構成された環状の絶縁部３０に囲まれている。絶縁部３０は、所謂トレンチ構造を有し、半導体層１３を貫通して絶縁体層１２にまで達している。すなわち、ダイオード２０は、絶縁体層１２及び絶縁部３０によって素子領域１５の外側の領域から完全に絶縁されている。 The outer circumference of the diode 20 is surrounded by an annular insulating portion 30 made of an insulator such as SiO 2 . The insulating portion 30 has a so-called trench structure, penetrates the semiconductor layer 13 and reaches the insulating layer 12. That is, the diode 20 is completely insulated from the outer region of the element region 15 by the insulator layer 12 and the insulating portion 30.
半導体層１３の表面は、ＳｉＯ２等の絶縁体からなる絶縁膜４０によって覆われている。絶縁膜４０は、アノードとして機能するＰ型の半導体領域２２の表面を露出させる開口部４１と、カソードとして機能するＮ型の半導体領域２３の表面を露出させる開口部４２とを有する。Ｎ型の半導体領域２３の表面を露出させる開口部４２は、Ｎ型の半導体領域２３の矩形環状の形状に沿って複数箇所に設けられている。なお、図１Ａにおいては、図面の煩雑さを回避する観点から絶縁膜４０の図示を省略する一方、開口部４２を図示している。 The surface of the semiconductor layer 13 is covered with an insulating film 40 made of an insulator such as SiO 2 . The insulating film 40 has an opening 41 that exposes the surface of the P-type semiconductor region 22 that functions as an anode, and an opening 42 that exposes the surface of the N-type semiconductor region 23 that functions as a cathode. The openings 42 that expose the surface of the N-type semiconductor region 23 are provided at a plurality of locations along the rectangular annular shape of the N-type semiconductor region 23. In FIG. 1A, the insulating film 40 is not shown from the viewpoint of avoiding the complexity of the drawings, while the opening 42 is shown.
以下に、半導体装置１の製造方法について説明する。図２Ａ〜図２Ｇは、半導体装置１の製造方法の一例を示す断面図である。 The manufacturing method of the semiconductor device 1 will be described below. 2A to 2G are cross-sectional views showing an example of a manufacturing method of the semiconductor device 1.
はじめに、基板層１１、絶縁体層１２および半導体層１３が積層されて構成されたＳＯＩ基板１０を用意する（図２Ａ）。 First, an SOI substrate 10 in which a substrate layer 11, an insulator layer 12, and a semiconductor layer 13 are laminated is prepared (FIG. 2A).
次に、公知のドライエッチング技術またはウェットエッチング技術を用いて半導体層１３の素子領域１５を囲む環状の溝（トレンチ）３１を形成する。溝３１は、半導体層１３を貫通し、絶縁体層１２に達する深さで形成される（図２Ｂ）。 Next, an annular groove (trench) 31 surrounding the element region 15 of the semiconductor layer 13 is formed by using a known dry etching technique or wet etching technique. The groove 31 penetrates the semiconductor layer 13 and is formed at a depth reaching the insulator layer 12 (FIG. 2B).
次に、例えば、公知のＣＶＤ（Chemical Vapor Deposition）法により、ＳｉＯ２等の絶縁体を溝３１の内部に充填することにより、素子領域１５の外周を囲み、且つ半導体層１３を貫通して絶縁体層１２に達する絶縁部３０を形成する（図２Ｃ）。半導体層１３の表面に堆積した絶縁体は、例えばＣＭＰ（Chemical Mechanical Polishing）法により除去される。 Next, for example, by filling the inside of the groove 31 with an insulator such as SiO 2 by a known CVD (Chemical Vapor Deposition) method, the outer periphery of the element region 15 is surrounded and the semiconductor layer 13 is penetrated for insulation. An insulating portion 30 that reaches the body layer 12 is formed (FIG. 2C). The insulator deposited on the surface of the semiconductor layer 13 is removed by, for example, a CMP (Chemical Mechanical Polishing) method.
次に、素子領域１５（環状の絶縁部３０の内側）を露出させる開口部を有するレジストマスク５０を、半導体層１３の表面に形成する。次に、公知のイオン注入技術を用いて、半導体層１３の表面に、レジストマスク５０を介してヒ素またはリン等の第Ｖ族元素を含む不純物を注入することにより、半導体層１３の表層部にＮ型のウェル２１を形成する（図２Ｄ）。 Next, a resist mask 50 having an opening for exposing the element region 15 (inside the annular insulating portion 30) is formed on the surface of the semiconductor layer 13. Next, using a known ion implantation technique, an impurity containing a Group V element such as arsenic or phosphorus is implanted into the surface of the semiconductor layer 13 via a resist mask 50, thereby forming an impurity into the surface layer of the semiconductor layer 13. An N-shaped well 21 is formed (Fig. 2D).
次に、アノードの配置領域を露出させる開口部を有するレジストマスク５１を、半導体層１３の表面に形成する。次に、公知のイオン注入技術を用いて、半導体層１３の表面に、レジストマスク５１を介してボロン等の第III族元素を含む不純物を注入することにより、ウェル２１の表層部に、アノードとして機能するＰ型の半導体領域２２を形成する（図２Ｅ）。 Next, a resist mask 51 having an opening for exposing the arrangement region of the anode is formed on the surface of the semiconductor layer 13. Next, using a known ion implantation technique, an impurity containing a Group III element such as boron is injected into the surface of the semiconductor layer 13 via a resist mask 51 to form an anode in the surface layer of the well 21. A functional P-type semiconductor region 22 is formed (FIG. 2E).
次に、カソードの配置領域を露出させる開口部を有するレジストマスク５２を、半導体層１３の表面に形成する。次に、公知のイオン注入技術を用いて、半導体層１３の表面に、レジストマスク５２を介してヒ素またはリン等の第Ｖ族元素を含む不純物を注入することにより、ウェル２１の表層部に、カソードとして機能するＮ型の半導体領域２３を形成する。Ｎ型の半導体領域２３は、Ｐ型の半導体領域２２の外周を囲む矩形環状となるように形成される。これにより、半導体層１３の素子領域１５にダイオード２０が形成される（図２Ｆ）。 Next, a resist mask 52 having an opening for exposing the arrangement region of the cathode is formed on the surface of the semiconductor layer 13. Next, using a known ion implantation technique, an impurity containing a Group V element such as arsenic or phosphorus is injected into the surface of the semiconductor layer 13 via a resist mask 52 to form a surface layer of the well 21. It forms an N-type semiconductor region 23 that functions as a cathode. The N-type semiconductor region 23 is formed so as to form a rectangular ring that surrounds the outer circumference of the P-type semiconductor region 22. As a result, the diode 20 is formed in the element region 15 of the semiconductor layer 13 (FIG. 2F).
次に、例えば、公知のＣＶＤ法を用いて、半導体層１３の表面にＳｉＯ２等の絶縁体からなる絶縁膜４０を形成する。次に、公知のフォトリソグラフィ技術及びエッチング技術を用いて、絶縁膜４０に開口部４１、４２を形成する。アノードとして機能するＰ型の半導体領域２２が開口部４１において露出し、カソードとして機能するＮ型の半導体領域２３が開口部４２において露出する（図２Ｇ）。 Next, for example, a known CVD method is used to form an insulating film 40 made of an insulator such as SiO 2 on the surface of the semiconductor layer 13. Next, the openings 41 and 42 are formed in the insulating film 40 by using a known photolithography technique and etching technique. The P-type semiconductor region 22 that functions as an anode is exposed in the opening 41, and the N-type semiconductor region 23 that functions as a cathode is exposed in the opening 42 (FIG. 2G).
ここで、図３は、比較例に係る半導体装置１Ｘの構成の一例を示す平面図である。半導体装置１Ｘは、カソードとして機能するＮ型の半導体領域が、アノードとして機能するＰ型の半導体領域２２を挟む位置に設けられた２つの半導体領域２３ａ、２３ｂによって構成されている。２つの半導体領域２３ａ、２３ｂは、図示しない配線によって互いに電気的に接続されており、単一のカソードとして機能する。 Here, FIG. 3 is a plan view showing an example of the configuration of the semiconductor device 1X according to the comparative example. The semiconductor device 1X is composed of two semiconductor regions 23a and 23b provided at positions where an N-type semiconductor region that functions as a cathode sandwiches a P-type semiconductor region 22 that functions as an anode. The two semiconductor regions 23a and 23b are electrically connected to each other by wiring (not shown) and function as a single cathode.
比較例に係る半導体装置１Ｘによれば、Ｐ型の半導体領域２２及びＮ型の半導体領域２３ａ、２３ｂによって構成されるダイオードの順バイアス時に、Ｐ型の半導体領域２２の、Ｎ型の半導体領域２３ａ、２３ｂと対向する辺から流出する電流Ｉ１は、図３に示すように、対向するＮ型の半導体領域２３ａ、２３ｂに向けて一直線に流れる。 According to the semiconductor device 1X according to the comparative example, when the diode composed of the P-type semiconductor region 22 and the N-type semiconductor regions 23a and 23b is forward-biased, the N-type semiconductor region 23a of the P-type semiconductor region 22 , The current I1 flowing out from the side facing the 23b flows in a straight line toward the N-type semiconductor regions 23a and 23b facing each other, as shown in FIG.
一方、順バイアス時に、Ｐ型の半導体領域２２の、Ｎ型の半導体領域２３ａ、２３ｂと対向しない辺から流出する電流Ｉ２は、図３において矢印で示すように、湾曲または屈曲してＮ型の半導体領域２３ａ、２３ｂに向かう。しかしながら、このような湾曲または屈曲した電流経路は、制御することが困難であり、電流経路の再現性が低い。その結果、同一構造のダイオードであっても、個体間でＶ−Ｉ特性にばらつきが生じる場合がある。半導体チップ内に形成された複数のダイオード間においてＶ−Ｉ特性にばらつきが生じると、例えば、バンドギャップリファレンス回路のような、接合面積が互いに異なる複数のダイオードの電流特性を利用する回路において、所望の性能を発揮させることが困難となる。 On the other hand, at the time of forward bias, the current I2 flowing out from the side of the P-type semiconductor region 22 that does not face the N-type semiconductor regions 23a and 23b is curved or bent as shown by an arrow in FIG. It goes to the semiconductor regions 23a and 23b. However, such a curved or bent current path is difficult to control and the reproducibility of the current path is low. As a result, even if the diodes have the same structure, the VI characteristics may vary among individuals. If the VI characteristics vary among a plurality of diodes formed in a semiconductor chip, it is desirable in a circuit that utilizes the current characteristics of a plurality of diodes having different junction areas, such as a bandgap reference circuit. It becomes difficult to demonstrate the performance of.
一方、本発明の実施形態に係る半導体装置１によれば、カソードとして機能するＮ型の半導体領域２３は、アノードとして機能するＰ型の半導体領域２２の外周を囲むように構成されている。すなわち、四角形の形状を有するＰ型の半導体領域２２の全ての辺が、Ｎ型の半導体領域２３と対向している。これにより、図４に示すように、順バイアス時に、Ｐ型の半導体領域２２の各辺から流出する電流Ｉは、Ｎ型の半導体領域２３の対向する辺に向けて一直線に流れる。 On the other hand, according to the semiconductor device 1 according to the embodiment of the present invention, the N-type semiconductor region 23 that functions as a cathode is configured to surround the outer periphery of the P-type semiconductor region 22 that functions as an anode. That is, all sides of the P-type semiconductor region 22 having a quadrangular shape face the N-type semiconductor region 23. As a result, as shown in FIG. 4, the current I flowing out from each side of the P-type semiconductor region 22 at the time of forward bias flows in a straight line toward the opposite sides of the N-type semiconductor region 23.
すなわち、本発明の実施形態に係る半導体装置１によれば、Ｎ型の半導体領域２３が、Ｐ型の半導体領域２２の外周を囲んでいるので、順バイアス時において湾曲または屈曲した電流経路が形成され難い。従って、ダイオード個体間でのＶ−Ｉ特性ばらつきを抑制することが可能となる。これにより、バンドギャップリファレンス回路のような、接合面積が互いに異なる２つのダイオードの電流特性を利用する回路において、安定して所望の性能を発揮させることができる。 That is, according to the semiconductor device 1 according to the embodiment of the present invention, since the N-type semiconductor region 23 surrounds the outer circumference of the P-type semiconductor region 22, a curved or bent current path is formed at the time of forward bias. It is hard to be done. Therefore, it is possible to suppress variations in VI characteristics among individual diodes. As a result, in a circuit that utilizes the current characteristics of two diodes having different junction areas, such as a bandgap reference circuit, it is possible to stably exhibit desired performance.
また、半導体装置１によれば、半導体層１３を貫通して絶縁体層１２に達する絶縁部３０によって素子領域１５の外周が囲まれている。従って、素子領域１５に設けられたダイオード２０は、絶縁体層１２及び絶縁部３０によって他の領域から完全に絶縁される。これにより、ＳＯＩ基板１０上に設けられた他の半導体素子において発生したノイズ電流が、基板層１１または半導体層１３を介してダイオード２０に流入することを防止することができる。 Further, according to the semiconductor device 1, the outer periphery of the element region 15 is surrounded by an insulating portion 30 that penetrates the semiconductor layer 13 and reaches the insulator layer 12. Therefore, the diode 20 provided in the element region 15 is completely insulated from other regions by the insulator layer 12 and the insulating portion 30. As a result, it is possible to prevent the noise current generated in the other semiconductor element provided on the SOI substrate 10 from flowing into the diode 20 via the substrate layer 11 or the semiconductor layer 13.
すなわち、本発明の実施形態に係る半導体装置１によれば、素子領域１５の外部で発生したノイズがダイオード２０に及ぼす影響を抑制することが可能となる。例えば、ダイオード２０を、バンドギャップリファレンス回路を構成する半導体素子として用いた場合には、ノイズによる出力電圧のレベル変動を抑制することが可能となる。 That is, according to the semiconductor device 1 according to the embodiment of the present invention, it is possible to suppress the influence of noise generated outside the element region 15 on the diode 20. For example, when the diode 20 is used as a semiconductor element constituting the bandgap reference circuit, it is possible to suppress the level fluctuation of the output voltage due to noise.
［第２の実施形態］
図５は、本発明の第２の実施形態に係る半導体装置１Ａの構成の一例を示す平面図である。半導体装置１Ａは、カソードとして機能するＮ型の半導体領域が、アノードとして機能するＰ型の半導体領域２２を囲むように設けられた、互いに分離した４つの半導体領域２３ａ、２３ｂ、２３ｃ、２３ｄを含んでいる。４つの半導体領域２３ａ、２３ｂ、２３ｃ、２３ｄは、それぞれ、四角形の形状を有するＰ型の半導体領域２２の各辺に対向するように配置されている。４つの半導体領域２３ａ、２３ｂ、２３ｃ、２３ｄは、図示しない配線によって互いに電気的に接続されており、単一のカソードとして機能する。
[Second Embodiment]
FIG. 5 is a plan view showing an example of the configuration of the semiconductor device 1A according to the second embodiment of the present invention. The semiconductor device 1A includes four semiconductor regions 23a, 23b, 23c, and 23d separated from each other, in which an N-type semiconductor region functioning as a cathode surrounds a P-type semiconductor region 22 functioning as an anode. I'm out. The four semiconductor regions 23a, 23b, 23c, and 23d are arranged so as to face each side of the P-type semiconductor region 22 having a quadrangular shape, respectively. The four semiconductor regions 23a, 23b, 23c, 23d are electrically connected to each other by wiring (not shown) and function as a single cathode.
本発明の第２の実施形態に係る半導体装置１Ａによれば、四角形の形状を有するＰ型の半導体領域２２の全ての辺が、Ｎ型の半導体領域２３ａ、２３ｂ、２３ｃ、２３ｄのいずれかと対向している。これにより、順バイアス時に、Ｐ型の半導体領域２２の各辺から流出する電流Ｉは、対向するＮ型の半導体領域２３ａ、２３ｂ、２３ｃ、２３ｄに向けて一直線に流れる。すなわち、半導体装置１Ａによれば、順バイアス時において湾曲または屈曲した電流経路が形成され難いので、ダイオード個体間でのＶ−Ｉ特性ばらつきを抑制することが可能となる。 According to the semiconductor device 1A according to the second embodiment of the present invention, all sides of the P-type semiconductor region 22 having a quadrangular shape face any of the N-type semiconductor regions 23a, 23b, 23c, and 23d. doing. As a result, the current I flowing out from each side of the P-type semiconductor region 22 at the time of forward bias flows in a straight line toward the opposite N-type semiconductor regions 23a, 23b, 23c, and 23d. That is, according to the semiconductor device 1A, since it is difficult to form a curved or bent current path at the time of forward bias, it is possible to suppress variations in VI characteristics among individual diodes.
［第３の実施形態］
図６は、本発明の第３の実施形態に係る半導体装置１Ｂの構成の一例を示す平面図である。半導体装置１Ｂにおいて、アノードとして機能するＰ型の半導体領域２２は、円形の島状の形態を有し、カソードとして機能するＮ型の半導体領域２３は、Ｐ型の半導体領域２２の外周を囲む円環状の形態を有する。
[Third Embodiment]
FIG. 6 is a plan view showing an example of the configuration of the semiconductor device 1B according to the third embodiment of the present invention. In the semiconductor device 1B, the P-type semiconductor region 22 that functions as an anode has a circular island-like shape, and the N-type semiconductor region 23 that functions as a cathode is a circle that surrounds the outer periphery of the P-type semiconductor region 22. It has an annular shape.
発明の第３の実施形態に係る半導体装置１Ｂによれば、円形のＰ型の半導体領域２２の全周が、円環状のＮ型の半導体領域２３と対向している。これにより、順バイアス時に、Ｐ型の半導体領域２２から流出する電流は、Ｎ型の半導体領域２３の対向する部分に向けて一直線に流れる。すなわち、半導体装置１Ｂによれば、順バイアス時において湾曲または屈曲した電流経路が形成され難いので、ダイオード個体間でのＶ−Ｉ特性ばらつきを抑制することが可能となる。 According to the semiconductor device 1B according to the third embodiment of the present invention, the entire circumference of the circular P-type semiconductor region 22 faces the annular N-type semiconductor region 23. As a result, the current flowing out of the P-type semiconductor region 22 at the time of forward bias flows in a straight line toward the opposite portion of the N-type semiconductor region 23. That is, according to the semiconductor device 1B, since it is difficult to form a curved or bent current path at the time of forward bias, it is possible to suppress variation in VI characteristics among individual diodes.
なお、上記した第１乃至第３の実施形態に係る半導体装置１、１Ａ、１Ｂにおいては、アノードとして機能する島状のＰ型の半導体領域２２の外周を、カソードとして機能するＮ型の半導体領域２３によって囲む形態を例示したが、この態様に限定されるものではない。カソードとして機能する島状のＮ型の半導体領域の外周を、アノードとして機能するＰ型の半導体領域によって囲む形態とすることも可能である。 In the semiconductor devices 1, 1A, and 1B according to the first to third embodiments described above, the outer circumference of the island-shaped P-type semiconductor region 22 that functions as an anode is an N-type semiconductor region that functions as a cathode. Although the form surrounded by 23 is illustrated, the present invention is not limited to this mode. It is also possible to surround the outer circumference of the island-shaped N-type semiconductor region that functions as a cathode with a P-type semiconductor region that functions as an anode.
１、１Ａ、１Ｂ・・・半導体装置、１０・・・ＳＯＩ基板、１１・・・基板層、１２・・・絶縁体層、１３・・・半導体層、２０・・・ダイオード、２２・・・Ｐ型の半導体領域、２３・・・Ｎ型の半導体領域、３０・・・絶縁部 1, 1A, 1B ... Semiconductor device, 10 ... SOI substrate, 11 ... Substrate layer, 12 ... Insulator layer, 13 ... Semiconductor layer, 20 ... Diode, 22 ... P-type semiconductor region, 23 ... N-type semiconductor region, 30 ... insulation
Claims (8)
前記第１の半導体領域の外周を囲み、且つ前記第１の導電型とは異なる第２の導電型を有する第２の半導体領域と、
を有する半導体装置。 A first semiconductor region having a first conductive type,
A second semiconductor region that surrounds the outer periphery of the first semiconductor region and has a second conductive type different from the first conductive type.
Semiconductor device with.
請求項１に記載の半導体装置。 The semiconductor device according to claim 1, wherein the second semiconductor region has an annular shape.
請求項２に記載の半導体装置。 The semiconductor device according to claim 2, wherein the second semiconductor region is a rectangular ring.
請求項２に記載の半導体装置。 The semiconductor device according to claim 2, wherein the second semiconductor region is an annular shape.
請求項１に記載の半導体装置。 The semiconductor device according to claim 1, wherein the second semiconductor region includes a plurality of semiconductor regions separated from each other and is provided so as to surround the first semiconductor region.
請求項１から請求項５のいずれか１項に記載の半導体装置。 The first semiconductor region and the second semiconductor region are any of claims 1 to 5, respectively, provided in the semiconductor layer of the SOI substrate on which the substrate layer, the insulator layer, and the semiconductor layer are laminated. The semiconductor device according to item 1.
請求項６に記載の半導体装置。 The semiconductor device according to claim 6, further comprising an insulating portion made of an insulator that surrounds the outer periphery of the second semiconductor region and that penetrates the semiconductor layer and reaches the insulator layer.
前記第２の半導体領域が、アノード及びカソードのいずれか他方として機能する
請求項１から請求項７のいずれか１項に記載の半導体装置。 The first semiconductor region functions as either an anode or a cathode, and the first semiconductor region functions as either an anode or a cathode.
The semiconductor device according to any one of claims 1 to 7, wherein the second semiconductor region functions as either an anode or a cathode.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2019096935A JP2020191413A (en) | 2019-05-23 | 2019-05-23 | Semiconductor device |
| PCT/JP2020/020152 WO2020235640A1 (en) | 2019-05-23 | 2020-05-21 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2019096935A JP2020191413A (en) | 2019-05-23 | 2019-05-23 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2020191413A true JP2020191413A (en) | 2020-11-26 |
Family
ID=73455159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2019096935A Pending JP2020191413A (en) | 2019-05-23 | 2019-05-23 | Semiconductor device |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2020191413A (en) |
| WO (1) | WO2020235640A1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2022137767A1 (en) * | 2020-12-24 | 2022-06-30 | ローム株式会社 | Semiconductor device |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05136436A (en) * | 1991-01-31 | 1993-06-01 | Toshiba Corp | High breakdown-strength semiconductor element |
| JPH06188438A (en) * | 1992-10-21 | 1994-07-08 | Mitsubishi Electric Corp | Dielectric isolation semiconductor device and manufacture thereof |
| JP2003045988A (en) * | 2001-08-02 | 2003-02-14 | Denso Corp | Semiconductor device |
| JP2006041476A (en) * | 2004-06-22 | 2006-02-09 | Renesas Technology Corp | Semiconductor apparatus and its manufacturing method |
-
2019
- 2019-05-23 JP JP2019096935A patent/JP2020191413A/en active Pending
-
2020
- 2020-05-21 WO PCT/JP2020/020152 patent/WO2020235640A1/en active Application Filing
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05136436A (en) * | 1991-01-31 | 1993-06-01 | Toshiba Corp | High breakdown-strength semiconductor element |
| JPH06188438A (en) * | 1992-10-21 | 1994-07-08 | Mitsubishi Electric Corp | Dielectric isolation semiconductor device and manufacture thereof |
| JP2003045988A (en) * | 2001-08-02 | 2003-02-14 | Denso Corp | Semiconductor device |
| JP2006041476A (en) * | 2004-06-22 | 2006-02-09 | Renesas Technology Corp | Semiconductor apparatus and its manufacturing method |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2022137767A1 (en) * | 2020-12-24 | 2022-06-30 | ローム株式会社 | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2020235640A1 (en) | 2020-11-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9576841B2 (en) | Semiconductor device and manufacturing method | |
| US10840238B2 (en) | Semiconductor device | |
| US9496333B2 (en) | Resurf high voltage diode | |
| JP2019012762A (en) | Semiconductor device and manufacturing method thereof | |
| JPH06349849A (en) | High-breakdown-strength thin- film semiconductor device | |
| JP5558901B2 (en) | Diode and manufacturing method thereof | |
| US20210351304A1 (en) | Semiconductor vertical schottky diode and method of manufacturing thereof | |
| US9450074B1 (en) | LDMOS with field plate connected to gate | |
| EP2827373B1 (en) | Protection device and related fabrication methods | |
| WO2020235640A1 (en) | Semiconductor device | |
| JP7368121B2 (en) | Semiconductor device and semiconductor device manufacturing method | |
| US20150255629A1 (en) | Semiconductor device | |
| JP2012238741A (en) | Semiconductor device and manufacturing method for the same | |
| US10297662B2 (en) | Dielectrically isolated semiconductor device and method for manufacturing the same | |
| KR101779588B1 (en) | Transient voltage suppressor and manufacturing method thereof | |
| US8704270B2 (en) | Shockley diode having a low turn-on voltage | |
| KR101893673B1 (en) | Transient voltage suppressor and manufacturing method thereof | |
| US20050077631A1 (en) | Semiconductor device | |
| US20230060885A1 (en) | Semiconductor device | |
| CN216563122U (en) | Semiconductor device with a plurality of transistors | |
| JPH07112005B2 (en) | Semiconductor device | |
| JPH11121768A (en) | Semiconductor integrated circuit | |
| CN114005817A (en) | Semiconductor device and method for manufacturing the same | |
| JP2002299465A (en) | Semiconductor device | |
| CN117855259A (en) | Semiconductor device and method for manufacturing the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20211126 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20221108 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20230425 |