JP2020181968A

JP2020181968A - Silicon carbide semiconductor module and manufacturing method thereof

Info

Publication number: JP2020181968A
Application number: JP2019086377A
Authority: JP
Inventors: 勉堀; Tsutomu Hori; 俊策上田; Shunsaku Ueta
Original assignee: Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Industries Ltd
Priority date: 2019-04-26
Filing date: 2019-04-26
Publication date: 2020-11-05
Anticipated expiration: 2039-04-26
Also published as: JP7255343B2

Abstract

To improve the predictability of changes in the characteristics of a silicon carbide semiconductor module as a whole.SOLUTION: A silicon carbide semiconductor module includes a circuit board and a plurality of silicon carbide semiconductor chips. The circuit board has a first main surface. The plurality of silicon carbide semiconductor chips are mounted on the circuit board and have a second main surface facing the first main surface. In each of the plurality of silicon carbide semiconductor chips, a distance between the center of the second main surface and the first main surface is smaller than a distance between the first main surface and the inner peripheral portion which is 0.5 mm away from the outer peripheral edge of the second main surface toward the center in the direction parallel to the first main surface.SELECTED DRAWING: Figure 1

Description

本開示は、炭化珪素半導体モジュールおよび炭化珪素半導体モジュールの製造方法に関する。 The present disclosure relates to a silicon carbide semiconductor module and a method for manufacturing a silicon carbide semiconductor module.

国際公開２０１７／２０３６２３号（特許文献１）には、基板上に複数の炭化珪素スイッチング素子が搭載されたパワーモジュールが記載されている。 International Publication No. 2017/203623 (Patent Document 1) describes a power module in which a plurality of silicon carbide switching elements are mounted on a substrate.

国際公開２０１７／２０３６２３号International Publication No. 2017/203623

本開示の目的は、炭化珪素半導体モジュール全体としての特性変化の予測可能性を向上することである。 An object of the present disclosure is to improve the predictability of characteristic changes of the silicon carbide semiconductor module as a whole.

本開示に係る炭化珪素半導体モジュールは、回路基板と、複数の炭化珪素半導体チップとを備えている。回路基板は、第１主面を有する。複数の炭化珪素半導体チップは、回路基板に実装され、かつ第１主面に対向する第２主面を有する。複数の炭化珪素半導体チップの各々において、第２主面の中心と第１主面との距離は、第２主面の外周端から中心に向かって第１主面に平行な方向に０．５ｍｍ離れた内周部と第１主面との距離よりも小さい。 The silicon carbide semiconductor module according to the present disclosure includes a circuit board and a plurality of silicon carbide semiconductor chips. The circuit board has a first main surface. The plurality of silicon carbide semiconductor chips are mounted on a circuit board and have a second main surface facing the first main surface. In each of the plurality of silicon carbide semiconductor chips, the distance between the center of the second main surface and the first main surface is 0.5 mm in the direction parallel to the first main surface from the outer peripheral edge of the second main surface toward the center. It is smaller than the distance between the separated inner peripheral part and the first main surface.

本開示に係る炭化珪素半導体モジュールの製造方法は、第１主面を有する回路基板と、第２主面を有する複数の炭化珪素半導体チップとを準備する第１ステップと、第２主面が第１主面に対向するように、複数の炭化珪素半導体チップの各々を回路基板に実装する第２ステップとを備えている。第２主面は、第２主面の外周端から第２主面の中心に向かって第１主面に平行な方向に０．５ｍｍ離れた第１位置と、中心に対して第１位置と反対側に位置する第２位置とを有している。第１ステップにおいては、第２主面を上に向けた状態で、第２主面の第１位置から第２位置まで第２主面の高さを測定した場合に、第２主面の中心は、第１位置および第２位置を通る直線よりも高い位置にある複数の炭化珪素半導体チップが準備される。 The method for manufacturing a silicon carbide semiconductor module according to the present disclosure includes a first step of preparing a circuit board having a first main surface and a plurality of silicon carbide semiconductor chips having a second main surface, and the second main surface is a second. It includes a second step of mounting each of the plurality of silicon carbide semiconductor chips on a circuit board so as to face one main surface. The second main surface has a first position separated from the outer peripheral edge of the second main surface by 0.5 mm in a direction parallel to the first main surface toward the center of the second main surface, and a first position with respect to the center. It has a second position located on the opposite side. In the first step, when the height of the second main surface is measured from the first position to the second position of the second main surface with the second main surface facing upward, the center of the second main surface is measured. Is prepared with a plurality of silicon carbide semiconductor chips located at positions higher than a straight line passing through the first position and the second position.

本開示によれば、炭化珪素半導体モジュール全体としての特性変化の予測可能性を向上することができる。 According to the present disclosure, it is possible to improve the predictability of the characteristic change of the silicon carbide semiconductor module as a whole.

図１は、第１実施形態に係る炭化珪素半導体モジュールの構成を示す平面模式図である。FIG. 1 is a schematic plan view showing the configuration of the silicon carbide semiconductor module according to the first embodiment. 図２は、図１および図７のＩＩ−ＩＩ線に沿った断面模式図である。FIG. 2 is a schematic cross-sectional view taken along the line II-II of FIGS. 1 and 7. 図３は、図１および図７のＩＩＩ−ＩＩＩ線に沿った断面模式図である。FIG. 3 is a schematic cross-sectional view taken along the lines III-III of FIGS. 1 and 7. 図４は、第２実施形態に係る炭化珪素半導体モジュールの構成を示す平面模式図である。FIG. 4 is a schematic plan view showing the configuration of the silicon carbide semiconductor module according to the second embodiment. 図５は、図４および図７のＶ−Ｖ線に沿った断面模式図である。FIG. 5 is a schematic cross-sectional view taken along the line VV of FIGS. 4 and 7. 図６は、図４および図７のＶＩ−ＶＩ線に沿った断面模式図である。FIG. 6 is a schematic cross-sectional view taken along the VI-VI line of FIGS. 4 and 7. 図７は、第３実施形態に係る炭化珪素半導体モジュールの構成を示す平面模式図である。FIG. 7 is a schematic plan view showing the configuration of the silicon carbide semiconductor module according to the third embodiment. 図８は、炭化珪素半導体素子の構成を示す断面模式図である。FIG. 8 is a schematic cross-sectional view showing the configuration of a silicon carbide semiconductor element. 図９は、炭化珪素半導体モジュールの製造方法を概略的に示すフローチャートである。FIG. 9 is a flowchart schematically showing a method for manufacturing a silicon carbide semiconductor module. 図１０は、炭化珪素半導体モジュールの製造方法の第１工程を示す平面模式図である。FIG. 10 is a schematic plan view showing a first step of a method for manufacturing a silicon carbide semiconductor module. 図１１は、図１０のＸＩ−ＸＩ線に沿った断面模式図である。FIG. 11 is a schematic cross-sectional view taken along the line XI-XI of FIG. 図１２は、炭化珪素半導体モジュールの製造方法の第２工程を示す断面模式図である。FIG. 12 is a schematic cross-sectional view showing the second step of the method for manufacturing a silicon carbide semiconductor module. 図１３は、炭化珪素半導体モジュールの製造方法の第３工程を示す断面模式図である。FIG. 13 is a schematic cross-sectional view showing a third step of a method for manufacturing a silicon carbide semiconductor module. 図１４は、炭化珪素半導体モジュールの製造方法の第４工程を示す断面模式図である。FIG. 14 is a schematic cross-sectional view showing a fourth step of a method for manufacturing a silicon carbide semiconductor module. 図１５は、炭化珪素半導体モジュールの製造方法の第５工程を示す断面模式図である。FIG. 15 is a schematic cross-sectional view showing a fifth step of a method for manufacturing a silicon carbide semiconductor module. 図１６は、炭化珪素半導体チップの構成を示す斜視模式図である。FIG. 16 is a schematic perspective view showing the configuration of a silicon carbide semiconductor chip. 図１７は、炭化珪素半導体チップがステージ上に配置された状態を示す断面模式図である。FIG. 17 is a schematic cross-sectional view showing a state in which the silicon carbide semiconductor chip is arranged on the stage. 図１８は、第１直線に沿って第２主面の高さを測定した場合における高さプロファイルである。FIG. 18 is a height profile when the height of the second main surface is measured along the first straight line. 図１９は、第２直線に沿って第２主面の高さを測定した場合における高さプロファイルである。FIG. 19 is a height profile when the height of the second main surface is measured along the second straight line. 図２０は、炭化珪素半導体チップの第２主面の高さプロファイルの変形例である。FIG. 20 is a modified example of the height profile of the second main surface of the silicon carbide semiconductor chip. 図２１は、炭化珪素半導体チップの左辺から中心に向かって０．５ｍｍ離れた直線上に沿って、上辺側の第１位置から下辺側の第２位置まで測定された第２主面の高さプロファイルである。FIG. 21 shows the height of the second main surface measured from the first position on the upper side to the second position on the lower side along a straight line 0.5 mm away from the left side of the silicon carbide semiconductor chip toward the center. It is a profile. 図２２は、炭化珪素半導体チップの右辺から中心に向かって３ｍｍ離れた直線に沿って、上辺側の第１位置から下辺側の第２位置まで測定された第２主面の高さプロファイルである。FIG. 22 is a height profile of the second main surface measured from the first position on the upper side to the second position on the lower side along a straight line 3 mm away from the right side of the silicon carbide semiconductor chip toward the center. .. 図２３は、炭化珪素半導体チップの右辺から中心に向かって０．５ｍｍ離れた直線に沿って、上辺側の第１位置から下辺側の第２位置まで測定された第２主面の高さプロファイルである。FIG. 23 shows the height profile of the second main surface measured from the first position on the upper side to the second position on the lower side along a straight line 0.5 mm away from the right side of the silicon carbide semiconductor chip toward the center. Is. 図２４は、炭化珪素半導体チップの上辺から中心に向かって０．５ｍｍ離れた直線に沿って、左辺側の第１位置から右辺側の第２位置まで測定された第２主面の高さプロファイルである。FIG. 24 shows the height profile of the second main surface measured from the first position on the left side to the second position on the right side along a straight line 0.5 mm away from the upper side of the silicon carbide semiconductor chip toward the center. Is. 図２５は、炭化珪素半導体チップの上辺から中心に向かって３ｍｍ離れた直線に沿って、左辺側の第１位置から右辺側の第２位置まで測定された第２主面の高さプロファイルである。FIG. 25 is a height profile of the second main surface measured from the first position on the left side to the second position on the right side along a straight line 3 mm away from the upper side of the silicon carbide semiconductor chip toward the center. .. 図２６は、炭化珪素半導体チップの下辺から中心に向かって０．５ｍｍ離れた直線に沿って、左辺側の第１位置から右辺側の第２位置まで測定された第２主面の高さプロファイルである。FIG. 26 shows the height profile of the second main surface measured from the first position on the left side to the second position on the right side along a straight line 0.5 mm away from the lower side toward the center of the silicon carbide semiconductor chip. Is.

［本開示の実施形態の説明］
最初に本開示の実施形態を列挙して説明する。本明細書の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示す。結晶学上の指数が負であることは、通常、数字の上に”−”（バー）を付すことによって表現されるが、本明細書では数字の前に負の符号を付すことによって結晶学上の負の指数を表現する。 [Explanation of Embodiments of the present disclosure]
First, the embodiments of the present disclosure will be listed and described. In the crystallographic description of the present specification, the individual orientation is indicated by [], the aggregation orientation is indicated by <>, the individual plane is indicated by (), and the aggregation plane is indicated by {}. Negative crystallographic exponents are usually expressed by adding a "-" (bar) above the number, but here the number is preceded by a negative sign for crystallography. Represent the above negative index.

（１）本開示に係る炭化珪素半導体モジュール４００は、回路基板２０と、複数の炭化珪素半導体チップ２００とを備えている。回路基板２０は、第１主面２１を有する。複数の炭化珪素半導体チップ２００は、回路基板２０に実装され、かつ第１主面２１に対向する第２主面２０２を有する。複数の炭化珪素半導体チップ２００の各々において、第２主面２０２の中心８２と第１主面２１との距離は、第２主面２０２の外周端２０４から中心８２に向かって第１主面２１に平行な方向に０．５ｍｍ離れた内周部８０と第１主面２１との距離よりも小さい。 (1) The silicon carbide semiconductor module 400 according to the present disclosure includes a circuit board 20 and a plurality of silicon carbide semiconductor chips 200. The circuit board 20 has a first main surface 21. The plurality of silicon carbide semiconductor chips 200 are mounted on the circuit board 20 and have a second main surface 202 facing the first main surface 21. In each of the plurality of silicon carbide semiconductor chips 200, the distance between the center 82 of the second main surface 202 and the first main surface 21 is the first main surface 21 from the outer peripheral end 204 of the second main surface 202 toward the center 82. It is smaller than the distance between the inner peripheral portion 80 and the first main surface 21 separated by 0.5 mm in the direction parallel to the above.

（２）上記（１）に係る炭化珪素半導体モジュール４００によれば、複数の炭化珪素半導体チップ２００の各々は、第１辺２１１と、第１辺２１１よりも短い第２辺２１２とを有する長方形状であってもよい。内周部８０と第１主面２１との距離を第１距離Ｄ１とし、かつ中心８２と第１主面２１との距離を第２距離Ｄ２とした場合、第１辺２１１に平行な方向における第１距離Ｄ１と第２距離Ｄ２との差の絶対値は、第２辺２１２に平行な方向における第１距離Ｄ１と第２距離Ｄ２との差の絶対値よりも大きくてもよい。 (2) According to the silicon carbide semiconductor module 400 according to (1) above, each of the plurality of silicon carbide semiconductor chips 200 is a rectangle having a first side 211 and a second side 212 shorter than the first side 211. It may be in the form. When the distance between the inner peripheral portion 80 and the first main surface 21 is the first distance D1 and the distance between the center 82 and the first main surface 21 is the second distance D2, the distance is parallel to the first side 211. The absolute value of the difference between the first distance D1 and the second distance D2 may be larger than the absolute value of the difference between the first distance D1 and the second distance D2 in the direction parallel to the second side 212.

（３）上記（１）に係る炭化珪素半導体モジュール４００によれば、複数の炭化珪素半導体チップ２００の各々は、正方形状であってもよい。 (3) According to the silicon carbide semiconductor module 400 according to (1) above, each of the plurality of silicon carbide semiconductor chips 200 may have a square shape.

（４）本開示に係る炭化珪素半導体モジュール４００の製造方法は、第１主面２１を有する回路基板２０と、第２主面２０２を有する複数の炭化珪素半導体チップ２００とを準備する第１ステップと、第２主面２０２が第１主面２１に対向するように、複数の炭化珪素半導体チップ２００の各々を回路基板２０に実装する第２ステップとを備えている。第２主面２０２は、第２主面２０２の外周端２０４から第２主面２０２の中心８２に向かって第１主面２１に平行な方向に０．５ｍｍ離れた第１位置８１と、中心８２に対して第１位置８１と反対側に位置する第２位置８４とを有している。第１ステップにおいては、第２主面２０２を上に向けた状態で、第１位置８１から第２位置８４まで第２主面の高さを測定した場合に、中心８２は、第１位置８１および第２位置８４を通る直線よりも高い位置にある複数の炭化珪素半導体チップ２００が準備される。 (4) The method for manufacturing the silicon carbide semiconductor module 400 according to the present disclosure is a first step of preparing a circuit board 20 having a first main surface 21 and a plurality of silicon carbide semiconductor chips 200 having a second main surface 202. And a second step of mounting each of the plurality of silicon carbide semiconductor chips 200 on the circuit board 20 so that the second main surface 202 faces the first main surface 21. The second main surface 202 is centered on the first position 81, which is 0.5 mm away from the outer peripheral end 204 of the second main surface 202 toward the center 82 of the second main surface 202 in the direction parallel to the first main surface 21. It has a first position 81 and a second position 84 located on the opposite side of the 82. In the first step, when the height of the second main surface is measured from the first position 81 to the second position 84 with the second main surface 202 facing upward, the center 82 is the first position 81. And a plurality of silicon carbide semiconductor chips 200 located at a position higher than the straight line passing through the second position 84 are prepared.

（５）上記（４）に係る炭化珪素半導体モジュール４００の製造方法によれば、複数の炭化珪素半導体チップ２００の各々は、第１辺２１１と、第１辺２１１よりも短い第２辺２１２とを有する長方形状であってもよい。第１ステップにおいては、第２主面２０２を上に向けた状態で、第１辺２１１に平行な方向に沿って第２主面２０２の高さを測定した場合における中心８２と直線との距離は、第２辺２１２に平行な方向に沿って第２主面２０２の高さを測定した場合における中心８２と直線との距離よりも大きい複数の炭化珪素半導体チップ２００が準備されてもよい。 (5) According to the method for manufacturing the silicon carbide semiconductor module 400 according to (4) above, each of the plurality of silicon carbide semiconductor chips 200 has a first side 211 and a second side 212 shorter than the first side 211. It may be rectangular with. In the first step, the distance between the center 82 and the straight line when the height of the second main surface 202 is measured along the direction parallel to the first side 211 with the second main surface 202 facing upward. May prepare a plurality of silicon carbide semiconductor chips 200 that are larger than the distance between the center 82 and the straight line when the height of the second main surface 202 is measured along the direction parallel to the second side 212.

（６）上記（４）に係る炭化珪素半導体モジュール４００の製造方法によれば、複数の炭化珪素半導体チップ２００の各々は、正方形状であってもよい。
［本開示の実施形態の詳細］
以下、本開示の実施形態の詳細について説明する。以下の説明では、同一または対応する要素には同一の符号を付し、それらについて同じ説明は繰り返さない。 (6) According to the method for manufacturing the silicon carbide semiconductor module 400 according to (4) above, each of the plurality of silicon carbide semiconductor chips 200 may have a square shape.
[Details of Embodiments of the present disclosure]
The details of the embodiments of the present disclosure will be described below. In the following description, the same or corresponding elements are designated by the same reference numerals, and the same description is not repeated for them.

（第１実施形態）
まず、第１実施形態に係る炭化珪素半導体モジュール４００の構成について説明する。図１は、第１実施形態に係る炭化珪素半導体モジュール４００の構成を示す平面模式図である。 (First Embodiment)
First, the configuration of the silicon carbide semiconductor module 400 according to the first embodiment will be described. FIG. 1 is a schematic plan view showing the configuration of the silicon carbide semiconductor module 400 according to the first embodiment.

図１に示されるように、第１実施形態に係る炭化珪素半導体モジュール４００は、回路基板２０と、複数の炭化珪素半導体チップ２００とを有している。複数の炭化珪素半導体チップ２００の各々は、回路基板２０上に設けられている。平面視において、回路基板２０は、たとえば長方形状である。回路基板２０の長手方向および短手方向の各々の方向に沿って、複数の炭化珪素半導体チップ２００が配置されている。炭化珪素半導体チップ２００の数は、特に限定されないが、たとえば８個である。図１に示されるように、回路基板２０の長手方向に沿って４個の炭化珪素半導体チップ２００が配置され、かつ回路基板２０の短手方向に沿って２個の炭化珪素半導体チップ２００が配置されていてもよい。 As shown in FIG. 1, the silicon carbide semiconductor module 400 according to the first embodiment includes a circuit board 20 and a plurality of silicon carbide semiconductor chips 200. Each of the plurality of silicon carbide semiconductor chips 200 is provided on the circuit board 20. In a plan view, the circuit board 20 has, for example, a rectangular shape. A plurality of silicon carbide semiconductor chips 200 are arranged along the longitudinal direction and the lateral direction of the circuit board 20. The number of silicon carbide semiconductor chips 200 is not particularly limited, but is, for example, eight. As shown in FIG. 1, four silicon carbide semiconductor chips 200 are arranged along the longitudinal direction of the circuit board 20, and two silicon carbide semiconductor chips 200 are arranged along the lateral direction of the circuit board 20. It may have been.

図２は、図１のＩＩ−ＩＩ線に沿った断面模式図である。図１に示されるように、ＩＩ−ＩＩ線は、一対の第２辺２１２を２等分する線である。図２に示されるように、回路基板２０は、基材２４と、回路パターン２３とを有している。回路パターン２３は、基材２４上に設けられている。基材２４は、たとえば絶縁性材料により構成されている。回路パターン２３は、たとえば導電性材料により構成されている。回路基板２０は、第１主面２１と、第３主面２２とを有している。第３主面２２は、第１主面２１と反対側の面である。第１主面２１は、回路パターン２３により構成されている。第３主面２２は、基材２４により構成されている。 FIG. 2 is a schematic cross-sectional view taken along the line II-II of FIG. As shown in FIG. 1, the II-II line is a line that bisects a pair of second sides 212. As shown in FIG. 2, the circuit board 20 has a base material 24 and a circuit pattern 23. The circuit pattern 23 is provided on the base material 24. The base material 24 is made of, for example, an insulating material. The circuit pattern 23 is made of, for example, a conductive material. The circuit board 20 has a first main surface 21 and a third main surface 22. The third main surface 22 is a surface opposite to the first main surface 21. The first main surface 21 is composed of a circuit pattern 23. The third main surface 22 is made of a base material 24.

図２に示されるように、複数の炭化珪素半導体チップ２００の各々は、第２主面２０２と、第４主面２０１と、外周面２０３とを有している。第４主面２０１は、表面である。第２主面２０２は、裏面である。第４主面２０１は、第２主面２０２の反対側にある。外周面２０３は、第２主面２０２および第４主面２０１の各々に連なっている。図１に示されるように、第１主面２１に対して垂直な方向から見て、複数の炭化珪素半導体チップ２００の各々は、たとえば長方形状である。なお、炭化珪素半導体チップ２００が長方形状であるとは、炭化珪素半導体チップ２００の第４主面２０１が水平面に接するように炭化珪素半導体チップ２００を水平面上に配置して炭化珪素半導体チップ２００を水平面に対して垂直な方向から見た際、炭化珪素半導体チップ２００の外形が長方形に沿っていることである。 As shown in FIG. 2, each of the plurality of silicon carbide semiconductor chips 200 has a second main surface 202, a fourth main surface 201, and an outer peripheral surface 203. The fourth main surface 201 is a surface. The second main surface 202 is the back surface. The fourth main surface 201 is on the opposite side of the second main surface 202. The outer peripheral surface 203 is connected to each of the second main surface 202 and the fourth main surface 201. As shown in FIG. 1, each of the plurality of silicon carbide semiconductor chips 200 is, for example, rectangular when viewed from a direction perpendicular to the first main surface 21. Note that the silicon carbide semiconductor chip 200 is rectangular means that the silicon carbide semiconductor chip 200 is arranged on the horizontal plane so that the fourth main surface 201 of the silicon carbide semiconductor chip 200 is in contact with the horizontal plane. When viewed from a direction perpendicular to the horizontal plane, the outer shape of the silicon carbide semiconductor chip 200 is along a rectangle.

図１に示されるように、複数の炭化珪素半導体チップ２００の各々は、第１辺２１１と、第２辺２１２とを有する。第２辺２１２は、第１辺２１１よりも短い。第１辺２１１は、長辺である。第２辺２１２は、短辺である。図１に示されるように、一対の第２辺２１２を２等分する線を第１直線Ｃ１とし、一対の第１辺２１１を２等分する線を第２直線Ｃ２とする。第３直線Ｃ３は、第１直線Ｃ１および第２直線Ｃ２の各々に垂直な直線である。第３直線Ｃ３は、たとえば第１主面２１に対して垂直である。 As shown in FIG. 1, each of the plurality of silicon carbide semiconductor chips 200 has a first side 211 and a second side 212. The second side 212 is shorter than the first side 211. The first side 211 is a long side. The second side 212 is a short side. As shown in FIG. 1, the line that bisects the pair of second sides 212 is defined as the first straight line C1, and the line that bisects the pair of first sides 211 is defined as the second straight line C2. The third straight line C3 is a straight line perpendicular to each of the first straight line C1 and the second straight line C2. The third straight line C3 is perpendicular to, for example, the first main surface 21.

図２に示されるように、複数の炭化珪素半導体チップ２００の各々は、回路基板２０に実装されている。複数の炭化珪素半導体チップ２００の各々が回路基板２０に実装された際、第２主面２０２は、第１主面２１に対向する。第２主面２０２は、中心８２と、外周端２０４と、内周部８０とを含んでいる。中心８２は、第２主面２０２と第３直線Ｃ３とが交差する点である。内周部８０は、環状であり、外周端２０４に取り囲まれている。内周部８０は、第２主面２０２の外周端２０４から中心８２に向かって第１主面２１に平行な方向に０．５ｍｍ離れた位置にある。別の観点から言えば、内周部８０は、第３直線Ｃ３に対して垂直な方向において、外周面２０３から中心８２に向かって第１幅Ｗ離れた位置である。第１幅Ｗは、０．５ｍｍである。 As shown in FIG. 2, each of the plurality of silicon carbide semiconductor chips 200 is mounted on the circuit board 20. When each of the plurality of silicon carbide semiconductor chips 200 is mounted on the circuit board 20, the second main surface 202 faces the first main surface 21. The second main surface 202 includes a center 82, an outer peripheral end 204, and an inner peripheral portion 80. The center 82 is a point where the second main surface 202 and the third straight line C3 intersect. The inner peripheral portion 80 has an annular shape and is surrounded by the outer peripheral end 204. The inner peripheral portion 80 is located at a position 0.5 mm away from the outer peripheral end 204 of the second main surface 202 toward the center 82 in a direction parallel to the first main surface 21. From another point of view, the inner peripheral portion 80 is a position separated by a first width W from the outer peripheral surface 203 toward the center 82 in the direction perpendicular to the third straight line C3. The first width W is 0.5 mm.

図２に示されるように、中心８２と第１主面２１との距離を第２距離Ｄ２とし、内周部８０と第１主面２１との距離を第１距離Ｄ１とする。複数の炭化珪素半導体チップ２００の各々において、第２距離Ｄ２は、第１距離Ｄ１よりも小さい。なお、第２距離Ｄ２（つまり中心８２と第１主面２１との距離）は、第１距離Ｄ１（つまり内周部８０と第１主面２１との距離）よりも小さいとは、内周部８０の全周囲において、第２距離Ｄ２が第１距離Ｄ１よりも小さいことを意味する。第１距離Ｄ１および第２距離Ｄ２の各々は、第１主面２１に対して垂直な方向の距離である。第１距離Ｄ１は、たとえば０．０１ｍｍ以上であってもよいし、０．０２ｍｍ以上であってもよい。第１距離Ｄ１は、たとえば０．０５ｍｍ以下であってもよいし、０．０３ｍｍ以下であってもよい。第２距離Ｄ２は、たとえば０．０１ｍｍ以上であってもよいし、０．０２ｍｍ以上であってもよい。第２距離Ｄ２は、たとえば０．０５ｍｍ以下であってもよいし、０．０３ｍｍ以下であってもよい。第１距離Ｄ１と第２距離Ｄ２との差の絶対値は、たとえば０．０００１ｍｍ以上０．００２ｍｍ以下であってもよい。 As shown in FIG. 2, the distance between the center 82 and the first main surface 21 is defined as the second distance D2, and the distance between the inner peripheral portion 80 and the first main surface 21 is defined as the first distance D1. In each of the plurality of silicon carbide semiconductor chips 200, the second distance D2 is smaller than the first distance D1. It should be noted that the second distance D2 (that is, the distance between the center 82 and the first main surface 21) is smaller than the first distance D1 (that is, the distance between the inner peripheral portion 80 and the first main surface 21). It means that the second distance D2 is smaller than the first distance D1 in the entire circumference of the portion 80. Each of the first distance D1 and the second distance D2 is a distance in the direction perpendicular to the first main surface 21. The first distance D1 may be, for example, 0.01 mm or more, or 0.02 mm or more. The first distance D1 may be, for example, 0.05 mm or less, or 0.03 mm or less. The second distance D2 may be, for example, 0.01 mm or more, or 0.02 mm or more. The second distance D2 may be, for example, 0.05 mm or less, or 0.03 mm or less. The absolute value of the difference between the first distance D1 and the second distance D2 may be, for example, 0.0001 mm or more and 0.002 mm or less.

図３は、図１のＩＩＩ−ＩＩＩ線に沿った断面模式図である。図１に示されるように、ＩＩＩ−ＩＩＩ線は、一対の第１辺２１１を２等分する線である。図３に示されるように、内周部８０と第１主面２１との距離を第３距離Ｄ３とする。第３距離Ｄ３は、第１主面２１に対して垂直な方向の距離である。第３距離Ｄ３は、たとえば０．０１ｍｍ以上であってもよいし、０．０２ｍｍ以上であってもよい。第３距離Ｄ３は、たとえば０．０５ｍｍ以下であってもよいし、０．０３ｍｍ以下であってもよい。複数の炭化珪素半導体チップ２００の各々において、第２距離Ｄ２は、第３距離Ｄ３よりも小さい。第３距離Ｄ３は、第１距離Ｄ１（図２参照）よりも小さくてもよい。別の観点から言えば、第１辺２１１に平行な方向における第１距離Ｄ１と第２距離Ｄ２との差の絶対値は、第２辺２１２に平行な方向における第３距離Ｄ３と第２距離Ｄ２との差の絶対値よりも大きくてもよい。第３距離Ｄ３と第２距離Ｄ２との差の絶対値は、たとえば０．０００１ｍｍ以上０．００１５ｍｍ以下であってもよい。 FIG. 3 is a schematic cross-sectional view taken along the line III-III of FIG. As shown in FIG. 1, the line III-III is a line that bisects a pair of first sides 211. As shown in FIG. 3, the distance between the inner peripheral portion 80 and the first main surface 21 is defined as the third distance D3. The third distance D3 is a distance in the direction perpendicular to the first main surface 21. The third distance D3 may be, for example, 0.01 mm or more, or 0.02 mm or more. The third distance D3 may be, for example, 0.05 mm or less, or 0.03 mm or less. In each of the plurality of silicon carbide semiconductor chips 200, the second distance D2 is smaller than the third distance D3. The third distance D3 may be smaller than the first distance D1 (see FIG. 2). From another point of view, the absolute value of the difference between the first distance D1 and the second distance D2 in the direction parallel to the first side 211 is the third distance D3 and the second distance in the direction parallel to the second side 212. It may be larger than the absolute value of the difference from D2. The absolute value of the difference between the third distance D3 and the second distance D2 may be, for example, 0.0001 mm or more and 0.0015 mm or less.

図２および図３に示されるように、炭化珪素半導体モジュール４００は、接合部材５０を有している。接合部材５０を用いて炭化珪素半導体チップ２００が回路基板２０に実装されている。接合部材５０は、炭化珪素半導体チップ２００と回路基板２０との間に位置している。接合部材５０は、たとえば半田である。接合部材５０は、導電性材料であればよく、半田に限定されない。接合部材５０は、たとえば銀ペースト等であってもよい。図２および図３に示されるように、接合部材５０は、第１主面２１において回路パターン２３と電気的に接続されている。接合部材５０は、第２主面２０２において炭化珪素半導体チップ２００と電気的に接続されている。接合部材５０を介して、炭化珪素半導体チップ２００が回路パターン２３と電気的に接続されている。 As shown in FIGS. 2 and 3, the silicon carbide semiconductor module 400 has a bonding member 50. A silicon carbide semiconductor chip 200 is mounted on a circuit board 20 using a bonding member 50. The joining member 50 is located between the silicon carbide semiconductor chip 200 and the circuit board 20. The joining member 50 is, for example, solder. The joining member 50 may be any conductive material and is not limited to solder. The joining member 50 may be, for example, a silver paste or the like. As shown in FIGS. 2 and 3, the joining member 50 is electrically connected to the circuit pattern 23 on the first main surface 21. The joining member 50 is electrically connected to the silicon carbide semiconductor chip 200 on the second main surface 202. The silicon carbide semiconductor chip 200 is electrically connected to the circuit pattern 23 via the bonding member 50.

（第２実施形態）
次に、第２実施形態に係る炭化珪素半導体モジュール４００の構成について説明する。第２実施形態に係る炭化珪素半導体モジュール４００は、主に炭化珪素半導体チップ２００が正方形状である構成において、第１実施形態に係る炭化珪素半導体モジュール４００と異なっており、その他の構成については、第１実施形態に係る炭化珪素半導体モジュール４００と同様である。以下、第１実施形態に係る炭化珪素半導体モジュール４００と異なる構成を中心に説明する。 (Second Embodiment)
Next, the configuration of the silicon carbide semiconductor module 400 according to the second embodiment will be described. The silicon carbide semiconductor module 400 according to the second embodiment is different from the silicon carbide semiconductor module 400 according to the first embodiment in a configuration in which the silicon carbide semiconductor chip 200 is mainly in a square shape. This is the same as the silicon carbide semiconductor module 400 according to the first embodiment. Hereinafter, a configuration different from that of the silicon carbide semiconductor module 400 according to the first embodiment will be mainly described.

図４は、第２実施形態に係る炭化珪素半導体モジュール４００の構成を示す平面模式図である。図４に示されるように、第２実施形態に係る炭化珪素半導体モジュール４００が有する複数の炭化珪素半導体チップ２００の各々は、正方形状である。なお、炭化珪素半導体チップ２００が正方形状であるとは、炭化珪素半導体チップ２００の第４主面２０１が水平面に接するように炭化珪素半導体チップ２００を水平面上に配置して炭化珪素半導体チップ２００を水平面に対して垂直な方向から見た際、炭化珪素半導体チップ２００の外形が正方形に沿っていることである。 FIG. 4 is a schematic plan view showing the configuration of the silicon carbide semiconductor module 400 according to the second embodiment. As shown in FIG. 4, each of the plurality of silicon carbide semiconductor chips 200 included in the silicon carbide semiconductor module 400 according to the second embodiment has a square shape. Note that the silicon carbide semiconductor chip 200 is square in that the silicon carbide semiconductor chip 200 is arranged on the horizontal plane so that the fourth main surface 201 of the silicon carbide semiconductor chip 200 is in contact with the horizontal plane. When viewed from a direction perpendicular to the horizontal plane, the outer shape of the silicon carbide semiconductor chip 200 is along a square.

炭化珪素半導体チップ２００の数は、特に限定されないが、たとえば１２個である。平面視において、回路基板２０は、たとえば長方形状である。回路基板２０の長手方向および短手方向の各々の方向に沿って、複数の炭化珪素半導体チップ２００が配置されている。図４に示されるように、回路基板２０の長手方向に沿って４個の炭化珪素半導体チップ２００が配置され、かつ回路基板２０の短手方向に沿って３個の炭化珪素半導体チップ２００が配置されていてもよい。 The number of silicon carbide semiconductor chips 200 is not particularly limited, but is, for example, twelve. In a plan view, the circuit board 20 has, for example, a rectangular shape. A plurality of silicon carbide semiconductor chips 200 are arranged along the longitudinal direction and the lateral direction of the circuit board 20. As shown in FIG. 4, four silicon carbide semiconductor chips 200 are arranged along the longitudinal direction of the circuit board 20, and three silicon carbide semiconductor chips 200 are arranged along the lateral direction of the circuit board 20. It may have been.

図４に示されるように、複数の炭化珪素半導体チップ２００の各々は、第１辺２１１と、第２辺２１２とを有する。第２辺２１２の長さは、第１辺２１１の長さと同じである。図４に示されるように、一対の第２辺２１２を２等分する線を第１直線Ｃ１とし、一対の第１辺２１１を２等分する線を第２直線Ｃ２とする。第３直線Ｃ３は、第１直線Ｃ１および第２直線Ｃ２の各々に垂直な直線である。第３直線Ｃ３は、たとえば第１主面２１に対して垂直である。 As shown in FIG. 4, each of the plurality of silicon carbide semiconductor chips 200 has a first side 211 and a second side 212. The length of the second side 212 is the same as the length of the first side 211. As shown in FIG. 4, the line that bisects the pair of second sides 212 is defined as the first straight line C1, and the line that bisects the pair of first sides 211 is defined as the second straight line C2. The third straight line C3 is a straight line perpendicular to each of the first straight line C1 and the second straight line C2. The third straight line C3 is perpendicular to, for example, the first main surface 21.

図５は、図４のＶ−Ｖ線に沿った断面模式図である。図４に示されるように、Ｖ−Ｖ線は、一対の第２辺２１２を２等分する線である。図５に示されるように、複数の炭化珪素半導体チップ２００の各々は、回路基板２０に実装されている。複数の炭化珪素半導体チップ２００の各々が回路基板２０に実装された際、第２主面２０２は、第１主面２１に対向する。第２主面２０２は、中心８２と、内周部８０とを含んでいる。中心８２は、第２主面２０２と第３直線Ｃ３とが交差する点である。内周部８０は、第２主面２０２の外周端２０４から中心８２に向かって第１主面２１に平行な方向に０．５ｍｍ離れた位置にある。別の観点から言えば、内周部８０は、第３直線Ｃ３に対して垂直な方向において、外周面２０３から中心８２に向かって第１幅Ｗ離れた位置である。第１幅Ｗは、０．５ｍｍである。 FIG. 5 is a schematic cross-sectional view taken along the line VV of FIG. As shown in FIG. 4, the VV line is a line that bisects a pair of second sides 212. As shown in FIG. 5, each of the plurality of silicon carbide semiconductor chips 200 is mounted on the circuit board 20. When each of the plurality of silicon carbide semiconductor chips 200 is mounted on the circuit board 20, the second main surface 202 faces the first main surface 21. The second main surface 202 includes a center 82 and an inner peripheral portion 80. The center 82 is a point where the second main surface 202 and the third straight line C3 intersect. The inner peripheral portion 80 is located at a position 0.5 mm away from the outer peripheral end 204 of the second main surface 202 toward the center 82 in a direction parallel to the first main surface 21. From another point of view, the inner peripheral portion 80 is a position separated by a first width W from the outer peripheral surface 203 toward the center 82 in the direction perpendicular to the third straight line C3. The first width W is 0.5 mm.

図５に示されるように、中心８２と第１主面２１との距離を第２距離Ｄ２とし、内周部８０と第１主面２１との距離を第１距離Ｄ１とする。複数の炭化珪素半導体チップ２００の各々において、第２距離Ｄ２は、第１距離Ｄ１よりも小さい。具体的には、炭化珪素半導体チップ２００の全周囲において、第２距離Ｄ２は、第１距離Ｄ１よりも小さい。 As shown in FIG. 5, the distance between the center 82 and the first main surface 21 is defined as the second distance D2, and the distance between the inner peripheral portion 80 and the first main surface 21 is defined as the first distance D1. In each of the plurality of silicon carbide semiconductor chips 200, the second distance D2 is smaller than the first distance D1. Specifically, the second distance D2 is smaller than the first distance D1 on the entire circumference of the silicon carbide semiconductor chip 200.

図６は、図４のＶＩ−ＶＩ線に沿った断面模式図である。図４に示されるように、ＶＩ−ＶＩ線は、一対の第１辺２１１を２等分する線である。図６に示されるように、内周部８０と第１主面２１との距離を第３距離Ｄ３とする。複数の炭化珪素半導体チップ２００の各々において、第３距離Ｄ３は、第２距離Ｄ２よりも大きい。第３距離Ｄ３は、第１距離Ｄ１と同じであってもよいし、異なっていてもよい。別の観点から言えば、第１辺２１１に平行な方向における第１距離Ｄ１と第２距離Ｄ２との差の絶対値は、第２辺２１２に平行な方向における第３距離Ｄ３と第２距離Ｄ２との差の絶対値と同じであってもよいし、異なっていてもよい。 FIG. 6 is a schematic cross-sectional view taken along the VI-VI line of FIG. As shown in FIG. 4, the VI-VI line is a line that bisects a pair of first side 211. As shown in FIG. 6, the distance between the inner peripheral portion 80 and the first main surface 21 is defined as the third distance D3. In each of the plurality of silicon carbide semiconductor chips 200, the third distance D3 is larger than the second distance D2. The third distance D3 may be the same as or different from the first distance D1. From another point of view, the absolute value of the difference between the first distance D1 and the second distance D2 in the direction parallel to the first side 211 is the third distance D3 and the second distance in the direction parallel to the second side 212. It may be the same as the absolute value of the difference from D2, or it may be different.

（第３実施形態）
次に、第３実施形態に係る炭化珪素半導体モジュール４００の構成について説明する。第３実施形態に係る炭化珪素半導体モジュール４００は、第１実施形態に係る炭化珪素半導体モジュール４００が有する炭化珪素半導体チップ２００と、第２実施形態に係る炭化珪素半導体モジュール４００が有する炭化珪素半導体チップ２００とが、単一の回路基板２０上に実装されたものである。以下、第１実施形態に係る炭化珪素半導体モジュール４００および第２実施形態に係る炭化珪素半導体モジュール４００の各々と異なる構成を中心に説明する。 (Third Embodiment)
Next, the configuration of the silicon carbide semiconductor module 400 according to the third embodiment will be described. The silicon carbide semiconductor module 400 according to the third embodiment is the silicon carbide semiconductor chip 200 included in the silicon carbide semiconductor module 400 according to the first embodiment and the silicon carbide semiconductor chip 200 included in the silicon carbide semiconductor module 400 according to the second embodiment. 200 is mounted on a single circuit board 20. Hereinafter, configurations different from those of the silicon carbide semiconductor module 400 according to the first embodiment and the silicon carbide semiconductor module 400 according to the second embodiment will be mainly described.

図７は、第３実施形態に係る炭化珪素半導体モジュール４００の構成を示す平面模式図である。図７に示されるように、第３実施形態に係る炭化珪素半導体モジュール４００は、複数の第１炭化珪素半導体チップ２１０と、複数の第２炭化珪素半導体チップ２２０とを有していてもよい。複数の第１炭化珪素半導体チップ２１０と、複数の第２炭化珪素半導体チップ２２０とは、単一の回路基板２０上に実装されている。 FIG. 7 is a schematic plan view showing the configuration of the silicon carbide semiconductor module 400 according to the third embodiment. As shown in FIG. 7, the silicon carbide semiconductor module 400 according to the third embodiment may have a plurality of first silicon carbide semiconductor chips 210 and a plurality of second silicon carbide semiconductor chips 220. The plurality of first silicon carbide semiconductor chips 210 and the plurality of second silicon carbide semiconductor chips 220 are mounted on a single circuit board 20.

平面視（第１主面２１に対して垂直な方向から見た視野）において、回路基板２０は、たとえば長方形状である。回路基板２０は、第１基板領域２５と、第２基板領域２６とを有している。第２基板領域２６は、第１基板領域２５に連なっている。第１基板領域２５は、回路基板２０の長手方向の一方側にある。第２基板領域２６は、回路基板２０の長手方向の他方側にある。複数の第１炭化珪素半導体チップ２１０は、第１基板領域２５に実装されている。複数の第２炭化珪素半導体チップ２２０は、第２基板領域２６に実装されている。 In a plan view (a field of view viewed from a direction perpendicular to the first main surface 21), the circuit board 20 has, for example, a rectangular shape. The circuit board 20 has a first board area 25 and a second board area 26. The second substrate region 26 is connected to the first substrate region 25. The first substrate region 25 is on one side of the circuit board 20 in the longitudinal direction. The second substrate region 26 is on the other side of the circuit board 20 in the longitudinal direction. The plurality of first silicon carbide semiconductor chips 210 are mounted in the first substrate region 25. The plurality of second silicon carbide semiconductor chips 220 are mounted in the second substrate region 26.

第１炭化珪素半導体チップ２１０は、トランジスタなどの炭化珪素半導体素子を含む。具体的には、トランジスタは、たとえばＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）またはＩＧＢＴ（ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ）などである。第２炭化珪素半導体チップ２２０は、ダイオードなどの炭化珪素半導体素子を含む。具体的には、ダイオードは、たとえばショットキーバリアダイオードまたはＰｉＮダイオードなどである。第１炭化珪素半導体チップ２１０が含む炭化珪素半導体素子は、第２炭化珪素半導体チップ２２０が含む炭化珪素半導体素子と異なった機能を有する。 The first silicon carbide semiconductor chip 210 includes a silicon carbide semiconductor element such as a transistor. Specifically, the transistor is, for example, a MOSFET (Metal Oxide Semiconductor Field Effect Transistor) or an IGBT (Insulated Gate Bipolar Transistor). The second silicon carbide semiconductor chip 220 includes a silicon carbide semiconductor element such as a diode. Specifically, the diode is, for example, a Schottky barrier diode or a PiN diode. The silicon carbide semiconductor element included in the first silicon carbide semiconductor chip 210 has a function different from that of the silicon carbide semiconductor element included in the second silicon carbide semiconductor chip 220.

第１炭化珪素半導体チップ２１０の数は、特に限定されないが、たとえば８個である。図７に示されるように、回路基板２０の長手方向に沿って４個の第１炭化珪素半導体チップ２１０が配置され、かつ回路基板２０の短手方向に沿って２個の第１炭化珪素半導体チップ２１０が配置されていてもよい。第２炭化珪素半導体チップ２２０の数は、特に限定されないが、たとえば１２個である。図７に示されるように、回路基板２０の長手方向に沿って４個の第２炭化珪素半導体チップ２２０が配置され、かつ回路基板２０の短手方向に沿って３個の第２炭化珪素半導体チップ２２０が配置されていてもよい。 The number of the first silicon carbide semiconductor chips 210 is not particularly limited, but is, for example, eight. As shown in FIG. 7, four first silicon carbide semiconductor chips 210 are arranged along the longitudinal direction of the circuit board 20, and two first silicon carbide semiconductors are arranged along the lateral direction of the circuit board 20. The chip 210 may be arranged. The number of the second silicon carbide semiconductor chips 220 is not particularly limited, but is, for example, twelve. As shown in FIG. 7, four second silicon carbide semiconductor chips 220 are arranged along the longitudinal direction of the circuit board 20, and three second silicon carbide semiconductors are arranged along the lateral direction of the circuit board 20. The chip 220 may be arranged.

次に、炭化珪素半導体チップ２００が含む炭化珪素半導体素子の構成について説明する。図８は、炭化珪素半導体素子の構成を示す断面模式図である。 Next, the configuration of the silicon carbide semiconductor element included in the silicon carbide semiconductor chip 200 will be described. FIG. 8 is a schematic cross-sectional view showing the configuration of a silicon carbide semiconductor element.

図８に示されるように、炭化珪素半導体素子１５０は、たとえばＭＯＳＦＥＴである。ＭＯＳＦＥＴ１５０は、炭化珪素エピタキシャル基板１００と、ゲート電極６４と、ゲート絶縁膜７１と、分離絶縁膜７２（層間絶縁膜）と、ソース電極６０と、ドレイン電極６３とを主に有している。炭化珪素エピタキシャル基板１００は、第５主面１と、第５主面１と反対側の第６主面２とを有している。炭化珪素エピタキシャル基板１００は、炭化珪素単結晶基板４と、炭化珪素単結晶基板４上に設けられた炭化珪素エピタキシャル層３とを含んでいる。炭化珪素単結晶基板４は、第６主面２を構成している。炭化珪素エピタキシャル層３は、第５主面１を構成している。 As shown in FIG. 8, the silicon carbide semiconductor element 150 is, for example, a MOSFET. The MOSFET 150 mainly includes a silicon carbide epitaxial substrate 100, a gate electrode 64, a gate insulating film 71, a separating insulating film 72 (interlayer insulating film), a source electrode 60, and a drain electrode 63. The silicon carbide epitaxial substrate 100 has a fifth main surface 1 and a sixth main surface 2 opposite to the fifth main surface 1. The silicon carbide epitaxial substrate 100 includes a silicon carbide single crystal substrate 4 and a silicon carbide epitaxial layer 3 provided on the silicon carbide single crystal substrate 4. The silicon carbide single crystal substrate 4 constitutes the sixth main surface 2. The silicon carbide epitaxial layer 3 constitutes the fifth main surface 1.

第５主面１は、たとえば｛０００１｝面または｛０００１｝面に対して８°以下オフした面である。具体的には、第５主面１は、たとえば（０００−１）面または（０００−１）面に対して８°以下オフした面である。第５主面１は、たとえば（０００１）面または（０００１）面に対して８°以下オフした面であってもよい。炭化珪素単結晶基板４は、たとえばポリタイプ４Ｈの六方晶炭化珪素から構成されている。炭化珪素単結晶基板４の厚みは、たとえば３５０μｍ以上５００μｍ以下である。 The fifth main surface 1 is, for example, a surface that is 8 ° or less off from the {0001} surface or the {0001} surface. Specifically, the fifth main surface 1 is, for example, a surface that is 8 ° or less off from the (000-1) surface or the (000-1) surface. The fifth main surface 1 may be, for example, a surface that is 8 ° or less off from the (0001) surface or the (0001) surface. The silicon carbide single crystal substrate 4 is composed of, for example, polytype 4H hexagonal silicon carbide. The thickness of the silicon carbide single crystal substrate 4 is, for example, 350 μm or more and 500 μm or less.

炭化珪素エピタキシャル層３は、ドリフト領域１０と、ボディ領域３０と、ソース領域４０と、コンタクト領域８とを主に有している。ドリフト領域１０は、炭化珪素単結晶基板４上に設けられている。ドリフト領域１０は、たとえば窒素（Ｎ）などのｎ型不純物を含み、ｎ型の導電型（第１導電型）を有している。ドリフト領域１０のｎ型不純物の濃度は、炭化珪素単結晶基板４のｎ型不純物の濃度よりも低くてもよい。 The silicon carbide epitaxial layer 3 mainly has a drift region 10, a body region 30, a source region 40, and a contact region 8. The drift region 10 is provided on the silicon carbide single crystal substrate 4. The drift region 10 contains an n-type impurity such as nitrogen (N) and has an n-type conductive type (first conductive type). The concentration of n-type impurities in the drift region 10 may be lower than the concentration of n-type impurities in the silicon carbide single crystal substrate 4.

ボディ領域３０はドリフト領域１０上に設けられている。ボディ領域３０は、たとえばアルミニウム（Ａｌ）などのｐ型不純物を含み、ｎ型とは異なるｐ型の導電型（第２導電型）を有する。ボディ領域３０のｐ型不純物の濃度は、ドリフト領域１０のｎ型不純物の濃度よりも高くてもよい。ボディ領域３０は、第５主面１および第６主面２の各々から離間している。 The body region 30 is provided on the drift region 10. The body region 30 contains a p-type impurity such as aluminum (Al) and has a p-type conductive type (second conductive type) different from the n-type. The concentration of p-type impurities in the body region 30 may be higher than the concentration of n-type impurities in the drift region 10. The body region 30 is separated from each of the fifth main surface 1 and the sixth main surface 2.

ソース領域４０は、ボディ領域３０によってドリフト領域１０から隔てられるようにボディ領域３０上に設けられている。ソース領域４０は、たとえば窒素またはリン（Ｐ）などのｎ型不純物を含んでおり、ｎ型の導電型を有する。ソース領域４０は、第５主面１の一部を構成している。ソース領域４０のｎ型不純物の濃度は、ボディ領域３０のｐ型不純物の濃度よりも高くてもよい。ソース領域４０のｎ型不純物の濃度は、たとえば１×１０¹⁹ｃｍ^-3程度である。 The source region 40 is provided on the body region 30 so as to be separated from the drift region 10 by the body region 30. The source region 40 contains an n-type impurity such as nitrogen or phosphorus (P) and has an n-type conductive type. The source region 40 constitutes a part of the fifth main surface 1. The concentration of n-type impurities in the source region 40 may be higher than the concentration of p-type impurities in the body region 30. The concentration of n-type impurities in the source region 40 is, for example, about 1 × 10 ¹⁹ cm ^-3 .

コンタクト領域８は、たとえばアルミニウムなどのｐ型不純物を含んでおり、ｐ型の導電型を有する。コンタクト領域８のｐ型不純物の濃度は、ボディ領域３０のｐ型不純物の濃度よりも高くてもよい。コンタクト領域８は、ソース領域４０を貫通し、ボディ領域３０に接していてもよい。コンタクト領域８は、第５主面１の一部を構成する。コンタクト領域８のｐ型不純物の濃度は、たとえば１×１０¹⁸ｃｍ^-3以上１×１０²⁰ｃｍ^-3以下である。 The contact region 8 contains a p-type impurity such as aluminum and has a p-type conductive type. The concentration of the p-type impurity in the contact region 8 may be higher than the concentration of the p-type impurity in the body region 30. The contact region 8 may penetrate the source region 40 and be in contact with the body region 30. The contact area 8 constitutes a part of the fifth main surface 1. The concentration of p-type impurities in the contact region 8 is, for example, 1 × 10 ¹⁸ cm ^-3 or more and 1 × 10 ²⁰ cm ^-3 or less.

図８に示されるように、第５主面１には、ゲートトレンチ７が設けられている。ゲートトレンチ７は、側面５と、底面６とを有している。底面６は、側面５に連なっている。側面５は、第５主面１に連なっている。側面５は、ドリフト領域１０と、ボディ領域３０と、ソース領域４０とにより構成されている。底面６は、ドリフト領域により構成されている。 As shown in FIG. 8, a gate trench 7 is provided on the fifth main surface 1. The gate trench 7 has a side surface 5 and a bottom surface 6. The bottom surface 6 is connected to the side surface 5. The side surface 5 is connected to the fifth main surface 1. The side surface 5 is composed of a drift region 10, a body region 30, and a source region 40. The bottom surface 6 is composed of a drift region.

ゲート絶縁膜７１は、たとえば二酸化珪素（ＳｉＯ_２）を含んでいる。ゲート絶縁膜７１は、側面５および底面６の各々に接している。ゲート絶縁膜７１は、側面５において、ドリフト領域１０、ボディ領域３０およびソース領域４０の各々に接している。ゲート絶縁膜７１は、底面６において、ドリフト領域１０に接している。ゲート絶縁膜７１に接するボディ領域３０には、チャネルが形成可能に構成されている。ゲート絶縁膜７１の厚みは、たとえば４０ｎｍ以上１５０ｎｍ以下である。 The gate insulating film 71 contains, for example, silicon dioxide (SiO ₂ ). The gate insulating film 71 is in contact with each of the side surface 5 and the bottom surface 6. The gate insulating film 71 is in contact with each of the drift region 10, the body region 30, and the source region 40 on the side surface 5. The gate insulating film 71 is in contact with the drift region 10 on the bottom surface 6. A channel can be formed in the body region 30 in contact with the gate insulating film 71. The thickness of the gate insulating film 71 is, for example, 40 nm or more and 150 nm or less.

ゲート電極６４は、ゲート絶縁膜７１上に設けられている。ゲート電極６４は、ゲート絶縁膜７１に接して配置されている。ゲート電極６４は、ゲート絶縁膜７１により形成される溝を埋めるように設けられている。ゲート電極６４は、たとえば不純物がドーピングされたポリシリコンなどの導電体から構成されている。 The gate electrode 64 is provided on the gate insulating film 71. The gate electrode 64 is arranged in contact with the gate insulating film 71. The gate electrode 64 is provided so as to fill the groove formed by the gate insulating film 71. The gate electrode 64 is composed of a conductor such as polysilicon doped with impurities, for example.

分離絶縁膜７２は、ゲート電極６４上に設けられている。分離絶縁膜７２は、ソース電極６０とゲート電極６４とを電気的に分離している。分離絶縁膜７２は、ソース電極６０とゲート電極６４との間に配置されている。分離絶縁膜７２は、ゲート電極６４を覆うように設けられている。分離絶縁膜７２は、ゲート電極６４およびゲート絶縁膜７１の各々に接している。分離絶縁膜７２は、たとえば窒化珪素（ＳｉＮ）または酸窒化珪素（ＳｉＯＮ）を含んでいる。 The separation insulating film 72 is provided on the gate electrode 64. The separation insulating film 72 electrically separates the source electrode 60 and the gate electrode 64. The separation insulating film 72 is arranged between the source electrode 60 and the gate electrode 64. The separation insulating film 72 is provided so as to cover the gate electrode 64. The separation insulating film 72 is in contact with each of the gate electrode 64 and the gate insulating film 71. The separation insulating film 72 contains, for example, silicon nitride (SiN) or silicon oxynitride (SiON).

ソース電極６０は、第５主面１上に設けられている。ソース電極６０は、第５主面１において、ソース領域４０と接している。ソース電極６０は、第５主面１において、コンタクト領域８と接していてもよい。ソース電極６０は、分離絶縁膜７２上に設けられている。 The source electrode 60 is provided on the fifth main surface 1. The source electrode 60 is in contact with the source region 40 on the fifth main surface 1. The source electrode 60 may be in contact with the contact region 8 on the fifth main surface 1. The source electrode 60 is provided on the separating insulating film 72.

ソース電極６０は、電極膜６１と、金属膜６２とを有している。金属膜６２は、電極膜６１上に設けられている。電極膜６１は、たとえばニッケルシリサイド（ＮｉＳｉ）またはチタンアルミニウムシリサイド（ＴｉＡｌＳｉ）を含む。電極膜６１は、第５主面１において、ソース領域４０に接している。電極膜６１は、第５主面１において、コンタクト領域８に接していてもよい。金属膜６２は、ソース配線である。金属膜６２は、たとえばアルミニウム（Ａｌ）を含む。 The source electrode 60 has an electrode film 61 and a metal film 62. The metal film 62 is provided on the electrode film 61. The electrode film 61 contains, for example, nickel silicide (NiSi) or titanium aluminum silicide (TiAlSi). The electrode film 61 is in contact with the source region 40 on the fifth main surface 1. The electrode film 61 may be in contact with the contact region 8 on the fifth main surface 1. The metal film 62 is the source wiring. The metal film 62 contains, for example, aluminum (Al).

ドレイン電極６３は、第６主面２上に設けられている。ドレイン電極６３は、第６主面２において、炭化珪素単結晶基板４に接している。ドレイン電極６３は、第６主面２側において、ドリフト領域１０と電気的に接続されている。ドレイン電極６３は、たとえばＮｉＳｉ（ニッケルシリサイド）など、ｎ型の炭化珪素単結晶基板４とオーミック接合可能な材料から構成されている。ドレイン電極６３は、炭化珪素単結晶基板４と電気的に接続されている。 The drain electrode 63 is provided on the sixth main surface 2. The drain electrode 63 is in contact with the silicon carbide single crystal substrate 4 on the sixth main surface 2. The drain electrode 63 is electrically connected to the drift region 10 on the sixth main surface 2 side. The drain electrode 63 is made of a material that can be ohmic-bonded to the n-type silicon carbide single crystal substrate 4, such as NiSi (nickel silicide). The drain electrode 63 is electrically connected to the silicon carbide single crystal substrate 4.

次に、本実施形態に係るＭＯＳＦＥＴ１５０の動作について説明する。ゲート電極６４に印加された電圧が閾値電圧未満の状態、すなわちオフ状態では、ソース電極６０とドレイン電極６３との間に電圧が印加されても、ボディ領域３０とドリフト領域１０との間のｐｎ接合が逆バイアスとなり、非導通状態となる。一方、ゲート電極６４に閾値電圧以上の電圧が印加されると、ボディ領域３０のゲート絶縁膜７１と接触する付近であるチャネル領域において反転層が形成される。その結果、ボディ領域３０とドリフト領域１０とが電気的に接続され、ソース電極６０とドレイン電極６３との間に電流が流れる。以上のようにして、ＭＯＳＦＥＴ１５０は動作する。 Next, the operation of the MOSFET 150 according to the present embodiment will be described. When the voltage applied to the gate electrode 64 is less than the threshold voltage, that is, in the off state, even if a voltage is applied between the source electrode 60 and the drain electrode 63, the pn between the body region 30 and the drift region 10 The junction becomes reverse bias and becomes non-conducting. On the other hand, when a voltage equal to or higher than the threshold voltage is applied to the gate electrode 64, an inversion layer is formed in the channel region near the contact with the gate insulating film 71 in the body region 30. As a result, the body region 30 and the drift region 10 are electrically connected, and a current flows between the source electrode 60 and the drain electrode 63. As described above, the MOSFET 150 operates.

次に、炭化珪素半導体モジュール４００の製造方法について説明する。
図９に示されるように、炭化珪素半導体モジュール４００の製造方法は、準備工程Ｓ１と、実装工程Ｓ２とを主に有している。まず、準備工程Ｓ１においては、炭化珪素エピタキシャル基板を準備する工程が実施される。たとえば昇華法によって製造された炭化珪素インゴット（図示せず）がスライスされることにより、炭化珪素単結晶基板４が準備される。炭化珪素単結晶基板４の最大径は、たとえば１００ｍｍ以上であり、好ましくは１５０ｍｍ以上である。 Next, a method for manufacturing the silicon carbide semiconductor module 400 will be described.
As shown in FIG. 9, the method for manufacturing the silicon carbide semiconductor module 400 mainly includes a preparation step S1 and a mounting step S2. First, in the preparation step S1, a step of preparing a silicon carbide epitaxial substrate is carried out. For example, a silicon carbide single crystal substrate 4 is prepared by slicing a silicon carbide ingot (not shown) produced by a sublimation method. The maximum diameter of the silicon carbide single crystal substrate 4 is, for example, 100 mm or more, preferably 150 mm or more.

次に、炭化珪素エピタキシャル層３を形成する工程が実施される。たとえば原料ガスとしてシラン（ＳｉＨ₄）とプロパン（Ｃ₃Ｈ₈）との混合ガスを用い、キャリアガスとしてたとえば水素（Ｈ₂）を用いたＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法により、炭化珪素単結晶基板４上に炭化珪素エピタキシャル層３がエピタキシャル成長により形成される。エピタキシャル成長の際、たとえば窒素などのｎ型不純物が炭化珪素エピタキシャル層３に導入される。以上のように、炭化珪素エピタキシャル基板１００が形成される。 Next, a step of forming the silicon carbide epitaxial layer 3 is carried out. For example, a silicon carbide single crystal substrate by the CVD (Chemical Vapor Deposition) method using a mixed gas of silane (SiH ₄ ) and propane (C ₃ H ₈ ) as a raw material gas and hydrogen (H ₂ ) as a carrier gas, for example. A silicon carbide epitaxial layer 3 is formed on the 4 by epitaxial growth. During epitaxial growth, n-type impurities such as nitrogen are introduced into the silicon carbide epitaxial layer 3. As described above, the silicon carbide epitaxial substrate 100 is formed.

図１０および図１１に示されるように、炭化珪素エピタキシャル基板１００は、炭化珪素単結晶基板４と、炭化珪素エピタキシャル層３とを有している。炭化珪素エピタキシャル層３は、第５主面１を構成している。炭化珪素エピタキシャル層３は、第６主面２を構成している。第５主面１は、第１方向１０１および第２方向１０２の各々の方向に沿って２次元的に広がっている。第５主面１に対して垂直な方向から見て、炭化珪素エピタキシャル基板１００の外縁部１３は、第５主面１を取り囲んでいる。外縁部１３は、たとえばオリエンテーションフラット１１と、円弧状部１２とを有している。オリエンテーションフラット１１は、第１方向１０１に沿って延在している。円弧状部１２は、オリエンテーションフラット１１に連なっている。 As shown in FIGS. 10 and 11, the silicon carbide epitaxial substrate 100 has a silicon carbide single crystal substrate 4 and a silicon carbide epitaxial layer 3. The silicon carbide epitaxial layer 3 constitutes the fifth main surface 1. The silicon carbide epitaxial layer 3 constitutes the sixth main surface 2. The fifth main surface 1 extends two-dimensionally along each direction of the first direction 101 and the second direction 102. The outer edge portion 13 of the silicon carbide epitaxial substrate 100 surrounds the fifth main surface 1 when viewed from a direction perpendicular to the fifth main surface 1. The outer edge portion 13 has, for example, an orientation flat 11 and an arc-shaped portion 12. The orientation flat 11 extends along the first direction 101. The arcuate portion 12 is connected to the orientation flat 11.

第２方向１０２は、たとえば＜１−１００＞方向である。第２方向は、たとえば［１−１００]方向であってもよい。第１方向１０１は、第５主面１に対して平行であり、かつ第２方向１０２に対して垂直な方向である。第１方向１０１は、たとえば＜１１−２０＞方向成分を含む方向である。別の観点から言えば、第１方向は、＜１１−２０＞方向を第５主面１に平行な平面に投影した方向である。第１方向１０１は、たとえば[１１−２０]方向成分を含む方向であってもよい。 The second direction 102 is, for example, the <1-100> direction. The second direction may be, for example, the [1-100] direction. The first direction 101 is a direction parallel to the fifth main surface 1 and perpendicular to the second direction 102. The first direction 101 is, for example, a direction including a <11-20> direction component. From another point of view, the first direction is the direction in which the <11-20> direction is projected onto a plane parallel to the fifth main surface 1. The first direction 101 may be a direction including, for example, a [11-20] direction component.

第５主面１は、｛０００１｝面または｛０００１｝面に対して８°以下の角度で傾斜した面である。具体的には、第５主面１は、たとえば（０００−１）面または（０００−１）面に対して８°以下の角度で傾斜した面である。第５主面１が｛０００１｝面に対して傾斜している場合、傾斜方向（オフ方向）は、たとえば＜１１−２０＞方向である。｛０００１｝面に対する傾斜角（オフ角）は、１°以上であってもよいし、２°以上であってもよい。オフ角は、７°以下であってもよいし、６°以下であってもよいし、４°以下であってもよい。第５主面１は、（０００１）面または（０００１）面に対して８°以下の角度で傾斜した面であってもよい。 The fifth main surface 1 is a surface inclined at an angle of 8 ° or less with respect to the {0001} surface or the {0001} surface. Specifically, the fifth main surface 1 is, for example, a surface inclined at an angle of 8 ° or less with respect to the (000-1) surface or the (000-1) surface. When the fifth main surface 1 is inclined with respect to the {0001} surface, the inclination direction (off direction) is, for example, the <11-20> direction. The inclination angle (off angle) with respect to the {0001} plane may be 1 ° or more, or 2 ° or more. The off angle may be 7 ° or less, 6 ° or less, or 4 ° or less. The fifth main surface 1 may be a (0001) surface or a surface inclined at an angle of 8 ° or less with respect to the (0001) surface.

次に、イオン注入工程が実施される。たとえばアルミニウムなどのｐ型不純物が炭化珪素エピタキシャル層３に対してイオン注入される。これにより、ボディ領域３０が形成される。次に、たとえばリンなどのｎ型不純物がボディ領域３０に対してイオン注入される。これにより、ソース領域４０が形成される。次に、コンタクト領域８が形成される領域上に開口部を有するマスク層（図示せず）が形成される。次に、たとえばアルミニウムなどのｐ型不純物がソース領域４０に注入される。これによりソース領域４０およびボディ領域３０の各々と接するコンタクト領域８が形成される（図１２参照）。 Next, an ion implantation step is performed. For example, p-type impurities such as aluminum are ion-implanted into the silicon carbide epitaxial layer 3. As a result, the body region 30 is formed. Next, n-type impurities such as phosphorus are ion-implanted into the body region 30. As a result, the source region 40 is formed. Next, a mask layer (not shown) having an opening is formed on the region where the contact region 8 is formed. Next, p-type impurities such as aluminum are injected into the source region 40. As a result, a contact region 8 in contact with each of the source region 40 and the body region 30 is formed (see FIG. 12).

次に、炭化珪素エピタキシャル基板１００に注入された不純物イオンを活性化するために活性化アニールが実施される。活性化アニールの温度は、好ましくは１５００℃以上１９００℃以下であり、たとえば１７００℃程度である。活性化アニールの時間は、たとえば３０分程度である。活性化アニールの雰囲気は、好ましくは不活性ガス雰囲気であり、たとえばＡｒ雰囲気である。ソース領域４０およびコンタクト領域８は、第５主面１を構成している。 Next, activation annealing is performed to activate the impurity ions injected into the silicon carbide epitaxial substrate 100. The temperature of activation annealing is preferably 1500 ° C. or higher and 1900 ° C. or lower, for example, about 1700 ° C. The activation annealing time is, for example, about 30 minutes. The atmosphere of the activated annealing is preferably an inert gas atmosphere, for example, an Ar atmosphere. The source region 40 and the contact region 8 constitute the fifth main surface 1.

次に、ゲートトレンチ７を形成する工程が実施される。まず、マスク層３１が第５主面１上に形成された状態で、炭化珪素エピタキシャル基板１００がエッチングされる。具体的には、たとえばソース領域４０の一部と、ボディ領域３０の一部とがエッチングにより除去される。エッチングの方法としては、たとえば反応性イオンエッチング、特に誘導結合プラズマ反応性イオンエッチングを用いることができる。たとえば反応ガスとして六フッ化硫黄（ＳＦ₆）またはＳＦ₆と酸素（Ｏ₂）との混合ガスを用いた誘導結合プラズマ反応性イオンエッチングを用いることができる。エッチングにより、ゲートトレンチ７が形成されるべき領域に、第５主面１に対してほぼ垂直な側部と、側部と連続的に設けられ、かつ第５主面１とほぼ平行な底とを有する凹部が形成される。 Next, a step of forming the gate trench 7 is carried out. First, the silicon carbide epitaxial substrate 100 is etched with the mask layer 31 formed on the fifth main surface 1. Specifically, for example, a part of the source region 40 and a part of the body region 30 are removed by etching. As the etching method, for example, reactive ion etching, particularly inductively coupled plasma reactive ion etching can be used. For example, inductively coupled plasma reactive ion etching using sulfur hexafluoride (SF ₆ ) or a mixed gas of SF ₆ and oxygen (O ₂ ) can be used as the reaction gas. A side portion substantially perpendicular to the fifth main surface 1 and a bottom portion continuous with the side portion and substantially parallel to the fifth main surface 1 in the region where the gate trench 7 should be formed by etching. A recess is formed.

次に、凹部において熱エッチングが行われる。熱エッチングは、第５主面１上にマスク層３１が形成された状態で、少なくとも１種類以上のハロゲン原子を有する反応性ガスを含む雰囲気中での加熱によって行い得る。少なくとも１種類以上のハロゲン原子は、塩素（Ｃｌ）原子およびフッ素（Ｆ）原子の少なくともいずれかを含む。当該雰囲気は、たとえば、塩素（Ｃｌ₂）、三塩化ホウ素（ＢＣｌ₃）、ＳＦ₆または四フッ化炭素（ＣＦ₄）を含む。たとえば、塩素ガスと酸素ガスとの混合ガスを反応ガスとして用い、熱処理温度を、たとえば８００℃以上９００℃以下として、熱エッチングが行われる。なお、反応ガスは、上述した塩素ガスと酸素ガスとに加えて、キャリアガスを含んでいてもよい。キャリアガスとしては、たとえば窒素ガス、アルゴンガスまたはヘリウムガスなどを用いることができる。熱エッチングにより、第５主面１にゲートトレンチ７が形成される（図１３参照）。 Next, thermal etching is performed in the recess. Thermal etching can be performed by heating in an atmosphere containing a reactive gas having at least one kind of halogen atom with the mask layer 31 formed on the fifth main surface 1. At least one or more halogen atoms include at least one of chlorine (Cl) and fluorine (F) atoms. The atmosphere contains, for example, chlorine (Cl ₂ ), boron trichloride (BCl ₃ ), SF ₆ or carbon tetrafluoride (CF ₄ ). For example, heat etching is performed using a mixed gas of chlorine gas and oxygen gas as a reaction gas and setting the heat treatment temperature to, for example, 800 ° C. or higher and 900 ° C. or lower. The reaction gas may contain a carrier gas in addition to the chlorine gas and oxygen gas described above. As the carrier gas, for example, nitrogen gas, argon gas, helium gas and the like can be used. A gate trench 7 is formed on the fifth main surface 1 by thermal etching (see FIG. 13).

側面５は、ソース領域４０およびボディ領域３０を貫通してドリフト領域１０に至っている。別の観点から言えば、側面５は、ソース領域４０と、ボディ領域３０と、ドリフト領域１０とによって構成されている。底面６は、ドリフト領域１０に位置している。別の観点から言えば、底面６は、ドリフト領域１０によって構成されている。底面６は、たとえば第６主面２と平行な平面である。図１３に示されるように、ゲートトレンチ７の長手方向に対して垂直な断面において、ゲートトレンチ７の幅は、底面６から第５主面１に向かうにつれて拡がっている。 The side surface 5 penetrates the source region 40 and the body region 30 to reach the drift region 10. From another point of view, the side surface 5 is composed of a source region 40, a body region 30, and a drift region 10. The bottom surface 6 is located in the drift region 10. From another point of view, the bottom surface 6 is composed of the drift region 10. The bottom surface 6 is, for example, a plane parallel to the sixth main surface 2. As shown in FIG. 13, in the cross section perpendicular to the longitudinal direction of the gate trench 7, the width of the gate trench 7 increases from the bottom surface 6 toward the fifth main surface 1.

次に、ゲート絶縁膜７１を形成する工程が実施される。たとえば炭化珪素エピタキシャル基板１００を熱酸化することにより、ソース領域４０と、ボディ領域３０と、ドリフト領域１０と、コンタクト領域８と、第５主面１とに接するゲート絶縁膜７１が形成される。具体的には、炭化珪素エピタキシャル基板１００が、酸素を含む雰囲気中において、たとえば１３００℃以上１４００℃以下の温度で加熱される。これにより、ゲートトレンチ７に接するゲート絶縁膜７１が形成される。 Next, a step of forming the gate insulating film 71 is carried out. For example, by thermally oxidizing the silicon carbide epitaxial substrate 100, a gate insulating film 71 in contact with the source region 40, the body region 30, the drift region 10, the contact region 8, and the fifth main surface 1 is formed. Specifically, the silicon carbide epitaxial substrate 100 is heated at a temperature of, for example, 1300 ° C. or higher and 1400 ° C. or lower in an atmosphere containing oxygen. As a result, the gate insulating film 71 in contact with the gate trench 7 is formed.

次に、一酸化窒素（ＮＯ）ガス雰囲気中において炭化珪素エピタキシャル基板１００に対して熱処理（ＮＯアニール）が行われてもよい。ＮＯアニールにおいて、炭化珪素エピタキシャル基板１００が、たとえば１１００℃以上１４００℃以下の条件下で１時間程度保持される。これにより、ゲート絶縁膜７１とボディ領域３０との界面領域に窒素原子が導入される。その結果、界面領域における界面準位の形成が抑制されることで、チャネル移動度を向上させることができる。 Next, heat treatment (NO annealing) may be performed on the silicon carbide epitaxial substrate 100 in a nitric oxide (NO) gas atmosphere. In NO annealing, the silicon carbide epitaxial substrate 100 is held for about 1 hour under the conditions of, for example, 1100 ° C. or higher and 1400 ° C. or lower. As a result, nitrogen atoms are introduced into the interface region between the gate insulating film 71 and the body region 30. As a result, the formation of the interface state in the interface region is suppressed, so that the channel mobility can be improved.

ＮＯアニール後、雰囲気ガスとしてアルゴン（Ａｒ）を用いるＡｒアニールが行われてもよい。Ａｒアニールの加熱温度は、たとえば上記ＮＯアニールの加熱温度以上である。Ａｒアニールの時間は、たとえば１時間程度である。これにより、ゲート絶縁膜７１とボディ領域３０との界面領域における界面準位の形成がさらに抑制される。なお、雰囲気ガスとして、Ａｒガスに代えて窒素ガスなどの他の不活性ガスが用いられてもよい。 After NO annealing, Ar annealing using argon (Ar) as an atmospheric gas may be performed. The heating temperature of Ar annealing is, for example, higher than the heating temperature of NO annealing. The Ar annealing time is, for example, about 1 hour. As a result, the formation of an interface state in the interface region between the gate insulating film 71 and the body region 30 is further suppressed. As the atmospheric gas, another inert gas such as nitrogen gas may be used instead of Ar gas.

次に、ゲート電極６４を形成する工程が実施される。ゲート電極６４は、ゲート絶縁膜７１上に形成される。ゲート電極６４は、たとえばＬＰ−ＣＶＤ（ＬｏｗＰｒｅｓｓｕｒｅＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法により形成される。ゲート電極６４は、ゲート絶縁膜７１により形成された溝を埋めるように形成される。ゲート電極６４は、ソース領域４０と、ボディ領域３０と、ドリフト領域１０との各々に対面するように形成される（図１４参照）。 Next, a step of forming the gate electrode 64 is carried out. The gate electrode 64 is formed on the gate insulating film 71. The gate electrode 64 is formed by, for example, an LP-CVD (Low Pressure Chemical Vapor Deposition) method. The gate electrode 64 is formed so as to fill the groove formed by the gate insulating film 71. The gate electrode 64 is formed so as to face each of the source region 40, the body region 30, and the drift region 10 (see FIG. 14).

次に、分離絶縁膜７２を形成する工程が実施される。具体的には、ゲートトレンチ７内において、ゲート電極６４を覆うように分離絶縁膜７２が形成される。分離絶縁膜７２は、たとえば、ＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法により形成される。分離絶縁膜７２は、常圧ＣＶＤ法により形成されてもよいし、プラズマＣＶＤ法により形成されてもよいし、低圧ＣＶＤ法により形成されてもよい。分離絶縁膜７２は、たとえば二酸化珪素を含む材料である。分離絶縁膜７２は、ゲート電極６４およびゲート絶縁膜７１の各々に接している。 Next, a step of forming the separation insulating film 72 is carried out. Specifically, the separating insulating film 72 is formed in the gate trench 7 so as to cover the gate electrode 64. The separation insulating film 72 is formed by, for example, a CVD (Chemical Vapor Deposition) method. The separation insulating film 72 may be formed by a normal pressure CVD method, a plasma CVD method, or a low pressure CVD method. The separation insulating film 72 is a material containing, for example, silicon dioxide. The separation insulating film 72 is in contact with each of the gate electrode 64 and the gate insulating film 71.

次に、ソース電極６０を形成する工程が実施される。たとえばゲート絶縁膜７１および分離絶縁膜７２の各々の一部がドライエッチングにより除去される。これにより、第５主面１の一部が、ゲート絶縁膜７１から露出する。第５主面１においてソース領域４０およびコンタクト領域８の各々に接する電極膜６１が形成される。電極膜６１は、たとえばスパッタリング法により形成される。電極膜６１は、たとえばＴｉ、ＡｌおよびＳｉを含む材料から構成される。 Next, a step of forming the source electrode 60 is carried out. For example, a part of each of the gate insulating film 71 and the separation insulating film 72 is removed by dry etching. As a result, a part of the fifth main surface 1 is exposed from the gate insulating film 71. An electrode film 61 in contact with each of the source region 40 and the contact region 8 is formed on the fifth main surface 1. The electrode film 61 is formed by, for example, a sputtering method. The electrode film 61 is made of a material containing, for example, Ti, Al and Si.

次に、電極膜６１が、たとえば９００℃以上１１００℃以下の温度で５分程度保持される。これにより、電極膜６１の少なくとも一部が、炭化珪素エピタキシャル基板１００が含む珪素と反応してシリサイド化する。これにより、ソース領域４０とオーミック接合する電極膜６１が形成される。電極膜６１は、コンタクト領域８とオーミック接合してもよい。次に、金属膜６２が形成される。金属膜６２は、電極膜６１および分離絶縁膜７２の各々の上に形成される。金属膜６２は、たとえばアルミニウムを含む。以上により、電極膜６１と金属膜６２とを含むソース電極６０が形成される（図１５参照）。 Next, the electrode film 61 is held at a temperature of, for example, 900 ° C. or higher and 1100 ° C. or lower for about 5 minutes. As a result, at least a part of the electrode film 61 reacts with the silicon contained in the silicon carbide epitaxial substrate 100 to silicide. As a result, the electrode film 61 that ohmic-bonds with the source region 40 is formed. The electrode film 61 may be ohmic-bonded to the contact region 8. Next, the metal film 62 is formed. The metal film 62 is formed on each of the electrode film 61 and the separation insulating film 72. The metal film 62 contains, for example, aluminum. As a result, the source electrode 60 including the electrode film 61 and the metal film 62 is formed (see FIG. 15).

次に、炭化珪素エピタキシャル基板１００の第６主面２において、裏面研磨が行われる。これにより、炭化珪素単結晶基板４の厚みが低減される。次に、ドレイン電極６３を形成する工程が実施される。たとえばスパッタリング法により、第６主面２と接するドレイン電極６３が形成される。ドレイン電極６３は、たとえばＮｉＳｉまたはＴｉＡｌＳｉを含む材料から構成されている。次に、炭化珪素エピタキシャル基板１００が、たとえば砥石（図示せず）によってダイシングされる。これにより、炭化珪素エピタキシャル基板１００が複数の炭化珪素半導体チップ２００に分割される（図１６参照）。複数の炭化珪素半導体チップ２００の各々は、ＭＯＳＦＥＴなどの炭化珪素半導体素子１５０を含んでいる。 Next, the back surface polishing is performed on the sixth main surface 2 of the silicon carbide epitaxial substrate 100. As a result, the thickness of the silicon carbide single crystal substrate 4 is reduced. Next, a step of forming the drain electrode 63 is carried out. For example, a drain electrode 63 in contact with the sixth main surface 2 is formed by a sputtering method. The drain electrode 63 is made of a material containing, for example, NiSi or TiAlSi. Next, the silicon carbide epitaxial substrate 100 is diced by, for example, a grindstone (not shown). As a result, the silicon carbide epitaxial substrate 100 is divided into a plurality of silicon carbide semiconductor chips 200 (see FIG. 16). Each of the plurality of silicon carbide semiconductor chips 200 includes a silicon carbide semiconductor element 150 such as a MOSFET.

図１６に示されるように、複数の炭化珪素半導体チップ２００の各々は、第２主面２０２と、第４主面２０１とを有している。第４主面２０１は、第２主面２０２の反対側にある。第４主面２０１は、表面である。第４主面２０１には、ソース電極６０が露出している。第２主面２０２は、裏面である。第２主面２０２には、ドレイン電極６３が露出している。第２主面２０２の内周部８０は、第１位置８１と、第２位置８４と、第３位置８３と、第４位置８５とを有している。 As shown in FIG. 16, each of the plurality of silicon carbide semiconductor chips 200 has a second main surface 202 and a fourth main surface 201. The fourth main surface 201 is on the opposite side of the second main surface 202. The fourth main surface 201 is a surface. The source electrode 60 is exposed on the fourth main surface 201. The second main surface 202 is the back surface. The drain electrode 63 is exposed on the second main surface 202. The inner peripheral portion 80 of the second main surface 202 has a first position 81, a second position 84, a third position 83, and a fourth position 85.

図１６に示されるように、複数の炭化珪素半導体チップ２００の各々は、第１辺２１１と、第２辺２１２とを有する。第２辺２１２は、第１辺２１１よりも短い。第１辺２１１は、長辺である。第２辺２１２は、短辺である。図１６に示されるように、一対の第２辺２１２を２等分する線を第１直線Ｃ１とし、一対の第１辺２１１を２等分する線を第２直線Ｃ２とする。第３直線Ｃ３は、第１直線Ｃ１および第２直線Ｃ２の各々に垂直な直線である。第２主面２０２は、中心８２を有している。中心８２は、第２主面２０２と第３直線Ｃ３とが交差する点である。第１位置８１および第２位置８４は、それぞれ第１直線Ｃ１における一方側および他方側にある。第３位置８３および第４位置８５は、それぞれ第２直線Ｃ２における一方側および他方側にある。 As shown in FIG. 16, each of the plurality of silicon carbide semiconductor chips 200 has a first side 211 and a second side 212. The second side 212 is shorter than the first side 211. The first side 211 is a long side. The second side 212 is a short side. As shown in FIG. 16, the line that bisects the pair of second sides 212 is defined as the first straight line C1, and the line that bisects the pair of first sides 211 is defined as the second straight line C2. The third straight line C3 is a straight line perpendicular to each of the first straight line C1 and the second straight line C2. The second main surface 202 has a center 82. The center 82 is a point where the second main surface 202 and the third straight line C3 intersect. The first position 81 and the second position 84 are on one side and the other side of the first straight line C1, respectively. The third position 83 and the fourth position 85 are on one side and the other side of the second straight line C2, respectively.

次に、炭化珪素半導体チップ２００の第２主面２０２の表面形状が測定される。具体的には、神津精機株式会社製の表面形状測定システム（型番：ＤＹ−３０００−００８）を用いて、第２主面２０２の形状が測定される。図１７は、炭化珪素半導体チップ２００が表面形状測定システムのステージ３１０上に配置された状態を示す断面模式図である。図１７に示されるように、炭化珪素半導体チップ２００が、表面形状測定システムのステージ３１０上に配置される。ステージ３１０は、平坦面３１１を有している。表面形状測定システムは、レーザ変位計を用いる非接触形状測定システムである。 Next, the surface shape of the second main surface 202 of the silicon carbide semiconductor chip 200 is measured. Specifically, the shape of the second main surface 202 is measured using a surface shape measuring system (model number: DY-3000-008) manufactured by Kozu Seiki Co., Ltd. FIG. 17 is a schematic cross-sectional view showing a state in which the silicon carbide semiconductor chip 200 is arranged on the stage 310 of the surface shape measuring system. As shown in FIG. 17, the silicon carbide semiconductor chip 200 is arranged on the stage 310 of the surface shape measuring system. The stage 310 has a flat surface 311. The surface shape measuring system is a non-contact shape measuring system using a laser displacement meter.

図１７に示されるように、第４主面２０１が平坦面３１１に対向するように、炭化珪素半導体チップ２００が平坦面３１１上に配置される。炭化珪素半導体チップ２００は反っている。具体的には、第４主面２０１が凹み、かつ第２主面２０２が突出するように、炭化珪素半導体チップ２００は反っている。この状態で、第２主面２０２に対してレーザ光が照射される。表面形状測定システムによって、第１位置８１から第２位置８４まで第２主面２０２の高さが測定される。第１位置８１は、平坦面３１１に平行な方向において、外周面２０３から中心８２に向かって第１幅Ｗ離れた位置である。第２位置８４は、中心８２に対して第１位置８１と反対側に位置する。第２位置８４は、平坦面３１１に平行な方向において、外周面２０３から中心８２に向かって第１幅Ｗ離れた位置である。中心８２は、第１位置８１と第２位置８４との中間位置にある。第１幅Ｗは、０．５ｍｍである。 As shown in FIG. 17, the silicon carbide semiconductor chip 200 is arranged on the flat surface 311 so that the fourth main surface 201 faces the flat surface 311. The silicon carbide semiconductor chip 200 is warped. Specifically, the silicon carbide semiconductor chip 200 is warped so that the fourth main surface 201 is recessed and the second main surface 202 is projected. In this state, the second main surface 202 is irradiated with the laser beam. The height of the second main surface 202 is measured from the first position 81 to the second position 84 by the surface shape measuring system. The first position 81 is a position separated by a first width W from the outer peripheral surface 203 toward the center 82 in the direction parallel to the flat surface 311. The second position 84 is located on the opposite side of the center 82 from the first position 81. The second position 84 is a position separated from the outer peripheral surface 203 toward the center 82 by the first width W in the direction parallel to the flat surface 311. The center 82 is at an intermediate position between the first position 81 and the second position 84. The first width W is 0.5 mm.

図１８は、炭化珪素半導体チップ２００の第２主面２０２の高さプロファイルである。図１８に示されるように、第２主面２０２の高さプロファイル３０２は、上向きに凸である。別の観点から言えば、第２主面２０２は、ステージの平坦面３１１に対して反対側に突出するように湾曲している。第１位置８１における第２主面２０２の高さは、第１高さＨ１である。第２位置８４における第２主面２０２の高さは、第２高さＨ２である。中心８２における第２主面２０２の高さは、第３高さＨ３である。図１８に示されるように、第１位置８１および第２位置８４を通る直線は、第４直線Ｃ４である。 FIG. 18 is a height profile of the second main surface 202 of the silicon carbide semiconductor chip 200. As shown in FIG. 18, the height profile 302 of the second main surface 202 is convex upward. From another point of view, the second main surface 202 is curved so as to project opposite to the flat surface 311 of the stage. The height of the second main surface 202 at the first position 81 is the first height H1. The height of the second main surface 202 at the second position 84 is the second height H2. The height of the second main surface 202 at the center 82 is the third height H3. As shown in FIG. 18, the straight line passing through the first position 81 and the second position 84 is the fourth straight line C4.

複数の炭化珪素半導体チップ２００の各々において、第２主面２０２を上に向けた状態で、第１位置８１から第２位置８４まで第２主面２０２の高さを測定した場合に、第２主面２０２の中心８２は、第１位置８１および第２位置８４を通る直線（第４直線Ｃ４）よりも高い位置にある。具体的には、中心８２における第２主面２０２の高さ（第３高さＨ３）は、中心８２における第４直線Ｃ４の高さ（第４高さＨ４）よりも高い位置にある。図１８に示されるように、第２主面２０２の高さプロファイル３０２は、第１位置８１から中心８２に向かって単調に増加する部分と、中心８２から第２位置８４に向かって単調に減少する部分とを有していてもよい。 When the height of the second main surface 202 is measured from the first position 81 to the second position 84 in each of the plurality of silicon carbide semiconductor chips 200 with the second main surface 202 facing upward, the second main surface 202 is measured. The center 82 of the main surface 202 is located higher than the straight line (fourth straight line C4) passing through the first position 81 and the second position 84. Specifically, the height of the second main surface 202 at the center 82 (third height H3) is higher than the height of the fourth straight line C4 at the center 82 (fourth height H4). As shown in FIG. 18, the height profile 302 of the second main surface 202 monotonically increases from the first position 81 toward the center 82 and decreases monotonically from the center 82 toward the second position 84. It may have a portion to be used.

以上のように、たとえば表面形状測定システムを利用して、第１位置８１から第２位置８４まで第２主面２０２の高さを測定した場合に、第２主面２０２の中心８２が第１位置８１および第２位置８４を通る直線（第４直線Ｃ４）よりも高い位置にあるような炭化珪素半導体チップ２００が選別される。選別された複数の炭化珪素半導体チップ２００の各々において、第１位置８１から第２位置８４まで第２主面２０２の高さを測定した場合に、第２主面２０２の中心８２は、第１位置８１および第２位置８４を通る直線（第４直線Ｃ４）よりも高い位置にある。 As described above, when the height of the second main surface 202 is measured from the first position 81 to the second position 84 by using, for example, a surface shape measurement system, the center 82 of the second main surface 202 is the first. The silicon carbide semiconductor chip 200 that is higher than the straight line (fourth straight line C4) passing through the position 81 and the second position 84 is selected. When the height of the second main surface 202 is measured from the first position 81 to the second position 84 in each of the plurality of selected silicon carbide semiconductor chips 200, the center 82 of the second main surface 202 is the first. It is located higher than the straight line passing through the position 81 and the second position 84 (fourth straight line C4).

また回路基板２０が準備される。回路基板２０は、基材２４と、回路パターン２３とを有している。回路パターン２３は、基材２４上に設けられている。回路基板２０は、第１主面２１と、第３主面２２とを有している。第３主面２２は、第１主面２１と反対側の面である。第１主面２１は、回路パターン２３により構成されている。第３主面２２は、基材２４により構成されている。 Further, the circuit board 20 is prepared. The circuit board 20 has a base material 24 and a circuit pattern 23. The circuit pattern 23 is provided on the base material 24. The circuit board 20 has a first main surface 21 and a third main surface 22. The third main surface 22 is a surface opposite to the first main surface 21. The first main surface 21 is composed of a circuit pattern 23. The third main surface 22 is made of a base material 24.

次に、実装工程Ｓ２が実施される。実装工程においては、第２主面２０２が第１主面２１に対向するように、複数の炭化珪素半導体チップ２００の各々が回路基板２０に実装される。具体的には、図２および図３に示されるように、接合部材５０を介して炭化珪素半導体チップ２００が回路基板２０に実装される。接合部材５０は、たとえば半田である。接合部材５０は、導電性材料であればよく、半田に限定されない。接合部材５０は、たとえば銀ペースト等であってもよい。図２および図３に示されるように、接合部材５０は、第１主面２１において回路パターン２３と電気的に接続されている。接合部材５０は、第２主面２０２において炭化珪素半導体チップ２００のドレイン電極６３と電気的に接続されている。接合部材５０を介して、炭化珪素半導体チップ２００のドレイン電極６３が回路パターン２３と電気的に接続される。 Next, the mounting step S2 is carried out. In the mounting process, each of the plurality of silicon carbide semiconductor chips 200 is mounted on the circuit board 20 so that the second main surface 202 faces the first main surface 21. Specifically, as shown in FIGS. 2 and 3, the silicon carbide semiconductor chip 200 is mounted on the circuit board 20 via the bonding member 50. The joining member 50 is, for example, solder. The joining member 50 may be any conductive material and is not limited to solder. The joining member 50 may be, for example, a silver paste or the like. As shown in FIGS. 2 and 3, the joining member 50 is electrically connected to the circuit pattern 23 on the first main surface 21. The joining member 50 is electrically connected to the drain electrode 63 of the silicon carbide semiconductor chip 200 on the second main surface 202. The drain electrode 63 of the silicon carbide semiconductor chip 200 is electrically connected to the circuit pattern 23 via the bonding member 50.

図１に示されるように、複数の炭化珪素半導体チップ２００の各々は、長方形状であってもよい。複数の炭化珪素半導体チップ２００の各々は、第１辺２１１と、第２辺２１２とを有する。複数の炭化珪素半導体チップ２００の各々が長方形状である場合、第２辺２１２は、第１辺２１１よりも短い。第１辺２１１は、長辺である。第２辺２１２は、短辺である。 As shown in FIG. 1, each of the plurality of silicon carbide semiconductor chips 200 may have a rectangular shape. Each of the plurality of silicon carbide semiconductor chips 200 has a first side 211 and a second side 212. When each of the plurality of silicon carbide semiconductor chips 200 has a rectangular shape, the second side 212 is shorter than the first side 211. The first side 211 is a long side. The second side 212 is a short side.

図１８は、第１直線Ｃ１に沿って第２主面２０２の高さを測定した場合における高さプロファイル３０２である。図１６および図１８に示されるように、第４直線Ｃ４は、第１位置８１と、第２位置８４とを通る直線である。第１位置８１は、第１直線Ｃ１に沿った方向において、外周面２０３から中心８２に向かって第１幅Ｗ離れた位置である。第２位置８４は、第１直線Ｃ１に沿った方向において、外周面２０３から中心８２に向かって第１幅Ｗ離れた位置である。中心８２は、第１位置８１と第２位置８４との中間位置にある。第１幅Ｗは、０．５ｍｍである。 FIG. 18 is a height profile 302 when the height of the second main surface 202 is measured along the first straight line C1. As shown in FIGS. 16 and 18, the fourth straight line C4 is a straight line passing through the first position 81 and the second position 84. The first position 81 is a position separated by a first width W from the outer peripheral surface 203 toward the center 82 in the direction along the first straight line C1. The second position 84 is a position separated by a first width W from the outer peripheral surface 203 toward the center 82 in the direction along the first straight line C1. The center 82 is at an intermediate position between the first position 81 and the second position 84. The first width W is 0.5 mm.

図１９は、第２直線Ｃ２に沿って第２主面２０２の高さを測定した場合における高さプロファイル３０２である。図１６および図１９に示されるように、第５直線Ｃ５は、第３位置８３と、第４位置８５とを通る直線である。第３位置８３は、第２直線Ｃ２に沿った方向において、外周面２０３から中心８２に向かって第１幅Ｗ離れた位置である。第４位置８５は、中心８２に対して第３位置８３と反対側に位置する。第４位置８５は、第２直線Ｃ２に沿った方向において、外周面２０３から中心８２に向かって第１幅Ｗ離れた位置である。中心８２は、第３位置８３と第４位置８５との中間位置にある。第１幅Ｗは、０．５ｍｍである。 FIG. 19 is a height profile 302 when the height of the second main surface 202 is measured along the second straight line C2. As shown in FIGS. 16 and 19, the fifth straight line C5 is a straight line passing through the third position 83 and the fourth position 85. The third position 83 is a position separated by a first width W from the outer peripheral surface 203 toward the center 82 in the direction along the second straight line C2. The fourth position 85 is located on the opposite side of the center 82 from the third position 83. The fourth position 85 is a position separated by a first width W from the outer peripheral surface 203 toward the center 82 in the direction along the second straight line C2. The center 82 is at an intermediate position between the third position 83 and the fourth position 85. The first width W is 0.5 mm.

図１８および図１９に示されるように、準備工程Ｓ１においては、第２主面２０２を上に向けた状態で、第１辺２１１と平行な方向（第１直線Ｃ１）に沿って第２主面２０２の高さを測定した場合における中心８２と第４直線Ｃ４との距離（第４距離Ｄ４）は、第２辺２１２と平行な方向（第２直線Ｃ２）に沿って第２主面２０２の高さを測定した場合における中心８２と第５直線Ｃ５との距離（第５距離Ｄ５）よりも大きい複数の炭化珪素半導体チップ２００が準備されてもよい。第４距離Ｄ４は、たとえば０．０００１ｍｍ以上であってもよいし、０．０００２ｍｍ以上であってもよい。第４距離Ｄ４は、たとえば０．００２ｍｍ以下であってもよいし、０．００１ｍｍ以下であってもよい。第５距離Ｄ５は、たとえば０．０００１ｍｍ以上であってもよいし、０．０００２ｍｍ以上であってもよい。第５距離Ｄ５は、たとえば０．００２ｍｍ以下であってもよいし、０．００１ｍｍ以下であってもよい。第４距離Ｄ４と第５距離Ｄ５との差の絶対値は、たとえば０．０００１ｍｍ以上０．００１ｍｍ以下であってもよい。 As shown in FIGS. 18 and 19, in the preparation step S1, the second main surface 202 is facing upward along the direction parallel to the first side 211 (first straight line C1). The distance between the center 82 and the fourth straight line C4 (fourth distance D4) when the height of the surface 202 is measured is the second main surface 202 along the direction parallel to the second side 212 (second straight line C2). A plurality of silicon carbide semiconductor chips 200 may be prepared, which is larger than the distance between the center 82 and the fifth straight line C5 (fifth distance D5) when the height is measured. The fourth distance D4 may be, for example, 0.0001 mm or more, or 0.0002 mm or more. The fourth distance D4 may be, for example, 0.002 mm or less, or 0.001 mm or less. The fifth distance D5 may be, for example, 0.0001 mm or more, or 0.0002 mm or more. The fifth distance D5 may be, for example, 0.002 mm or less, or 0.001 mm or less. The absolute value of the difference between the fourth distance D4 and the fifth distance D5 may be, for example, 0.0001 mm or more and 0.001 mm or less.

図４に示されるように、複数の炭化珪素半導体チップ２００の各々は、正方形状であってもよい。複数の炭化珪素半導体チップ２００の各々が正方形状である場合、第２辺２１２の長さは、第１辺２１１と同じである。複数の炭化珪素半導体チップ２００の各々が正方形状である場合、第４距離Ｄ４は、第５距離Ｄ５と同じであってもよいし、異なっていてもよい。 As shown in FIG. 4, each of the plurality of silicon carbide semiconductor chips 200 may have a square shape. When each of the plurality of silicon carbide semiconductor chips 200 has a square shape, the length of the second side 212 is the same as that of the first side 211. When each of the plurality of silicon carbide semiconductor chips 200 has a square shape, the fourth distance D4 may be the same as or different from the fifth distance D5.

図２０は、炭化珪素半導体チップ２００の第２主面２０２の高さプロファイル３０２の変形例である。図２０に示されるように、第２主面２０２の高さプロファイル３０２は、上向きに凸の部分と、下向きに凸の部分とを有していてもよい。別の観点から言えば、第２主面２０２は、ステージの平坦面３１１に対して反対側に突出するように湾曲している部分と、平坦面３１１に対して突出するように湾曲している部分とを有していてもよい。 FIG. 20 is a modified example of the height profile 302 of the second main surface 202 of the silicon carbide semiconductor chip 200. As shown in FIG. 20, the height profile 302 of the second main surface 202 may have an upwardly convex portion and a downwardly convex portion. From another point of view, the second main surface 202 is curved so as to project to the opposite side of the flat surface 311 of the stage and to project to the flat surface 311. May have a portion.

図２０に示す高さプロファイル３０２においても、中心８２における第２主面２０２の高さ（第３高さＨ３）は、中心８２における第４直線Ｃ４の高さ（第４高さＨ４）よりも高い位置にある。図２０に示されるように、第２主面２０２の高さプロファイル３０２は、第１位置８１と中心８２との間において極大値を示し、中心８２と第２位置８４との間において極小値を示していてもよい。 Also in the height profile 302 shown in FIG. 20, the height of the second main surface 202 at the center 82 (third height H3) is higher than the height of the fourth straight line C4 at the center 82 (fourth height H4). It is in a high position. As shown in FIG. 20, the height profile 302 of the second main surface 202 shows a maximum value between the first position 81 and the center 82, and a minimum value between the center 82 and the second position 84. It may be shown.

次に、上記実施形態に係る炭化珪素半導体モジュール４００およびその製造方法の作用効果について説明する。 Next, the effects of the silicon carbide semiconductor module 400 and the manufacturing method thereof according to the above embodiment will be described.

通常、炭化珪素半導体モジュール４００には、複数の炭化珪素半導体チップ２００が回路基板２０に実装されている。珪素半導体チップと比較して、炭化珪素半導体チップ２００は、反りやすい性質を有している。炭化珪素半導体チップ２００の裏面（第２主面２０２）の中心８２と回路基板２０の表面（第１主面２１）との距離が、炭化珪素半導体チップ２００の裏面の内周部８０と回路基板２０の表面との距離よりも小さくなるように炭化珪素半導体チップ２００が反っている場合（言い換えれば、裏面が凸状の場合）、裏面の中心８２における接合部材５０の厚みは、裏面の内周部８０における接合部材５０の厚みよりも小さくなる（図２参照）。炭化珪素半導体チップ２００には、中心部に炭化珪素半導体素子１５０が設けられている。そのため、炭化珪素半導体チップ２００は、外周部よりも中心部の方が発熱しやすい。 Usually, in the silicon carbide semiconductor module 400, a plurality of silicon carbide semiconductor chips 200 are mounted on the circuit board 20. Compared with the silicon semiconductor chip, the silicon carbide semiconductor chip 200 has a property of being easily warped. The distance between the center 82 of the back surface (second main surface 202) of the silicon carbide semiconductor chip 200 and the front surface (first main surface 21) of the circuit board 20 is the inner peripheral portion 80 of the back surface of the silicon carbide semiconductor chip 200 and the circuit board. When the silicon carbide semiconductor chip 200 is warped so as to be smaller than the distance from the front surface of 20, (in other words, when the back surface is convex), the thickness of the joining member 50 at the center 82 of the back surface is the inner circumference of the back surface. It is smaller than the thickness of the joining member 50 in the portion 80 (see FIG. 2). The silicon carbide semiconductor chip 200 is provided with a silicon carbide semiconductor element 150 at the center. Therefore, the silicon carbide semiconductor chip 200 is more likely to generate heat in the central portion than in the outer peripheral portion.

裏面の中心８２における接合部材５０の厚みが裏面の内周部８０における接合部材５０の厚みよりも小さい場合（言い換えれば、裏面が凸状の場合）には、裏面の中心８２における接合部材５０の厚みが裏面の内周部８０における接合部材５０の厚みよりも大きい場合（言い換えれば、裏面が凹状の場合）と比較して、抜熱が促進される。そのため、裏面が凸状の場合には、炭化珪素半導体チップ２００の温度上昇を低減することができると考えられる。 When the thickness of the joining member 50 at the center 82 of the back surface is smaller than the thickness of the joining member 50 at the inner peripheral portion 80 of the back surface (in other words, when the back surface is convex), the joining member 50 at the center 82 of the back surface Heat removal is promoted as compared with the case where the thickness is larger than the thickness of the joining member 50 on the inner peripheral portion 80 of the back surface (in other words, when the back surface is concave). Therefore, when the back surface is convex, it is considered that the temperature rise of the silicon carbide semiconductor chip 200 can be reduced.

炭化珪素半導体チップ２００は環境変化（たとえば温度変化、経時変化など）に伴って特性（たとえばオン抵抗、閾値電圧など）が劣化する。具体的には、裏面が凹状の炭化珪素半導体チップ２００は、裏面が凸状の炭化珪素半導体チップ２００よりも特性が劣化しやすい場合が多い。そのため、炭化珪素半導体モジュール４００において、裏面が凸状の炭化珪素半導体チップ２００と、裏面が凹状の炭化珪素半導体チップ２００とが混在している場合には、各々の炭化珪素半導体チップ２００の特性の劣化速度が異なるため、炭化珪素半導体モジュール４００全体としての特性の変化を予測することが困難となる。 The characteristics (for example, on-resistance, threshold voltage, etc.) of the silicon carbide semiconductor chip 200 deteriorate with environmental changes (for example, temperature change, aging, etc.). Specifically, the silicon carbide semiconductor chip 200 having a concave back surface often has more deteriorated characteristics than the silicon carbide semiconductor chip 200 having a convex back surface. Therefore, in the silicon carbide semiconductor module 400, when the silicon carbide semiconductor chip 200 having a convex back surface and the silicon carbide semiconductor chip 200 having a concave back surface are mixed, the characteristics of each silicon carbide semiconductor chip 200 Since the deterioration rate is different, it is difficult to predict the change in the characteristics of the silicon carbide semiconductor module 400 as a whole.

そこで、本実施形態の炭化珪素半導体モジュール４００においては、炭化珪素半導体モジュール４００に搭載される全ての炭化珪素半導体チップ２００の裏面の形状を凸状に揃えている。具体的には、本実施形態の炭化珪素半導体モジュール４００によれば、複数の炭化珪素半導体チップ２００の各々において、第２主面２０２の中心８２と第１主面２１との距離は、第２主面２０２の内周部８０と第１主面２１との距離よりも小さい。また本実施形態の炭化珪素半導体モジュール４００の製造方法によれば、炭化珪素半導体チップ２００の各々において、第２主面２０２の第１位置８１から第２位置８４まで第２主面２０２の高さを測定した場合に、第２主面２０２の中心８２は、第１位置８１および第２位置８４を通る直線よりも高い位置にある。これにより、全ての炭化珪素半導体チップ２００の第２主面２０２（裏面）の形状が凸状となる。従って、全ての炭化珪素半導体チップ２００の特性の劣化速度を同じ程度に揃えることができる。結果として、炭化珪素半導体モジュール４００全体としての特性変化の予測可能性を向上することができる。 Therefore, in the silicon carbide semiconductor module 400 of the present embodiment, the shapes of the back surfaces of all the silicon carbide semiconductor chips 200 mounted on the silicon carbide semiconductor module 400 are arranged in a convex shape. Specifically, according to the silicon carbide semiconductor module 400 of the present embodiment, in each of the plurality of silicon carbide semiconductor chips 200, the distance between the center 82 of the second main surface 202 and the first main surface 21 is the second. It is smaller than the distance between the inner peripheral portion 80 of the main surface 202 and the first main surface 21. Further, according to the manufacturing method of the silicon carbide semiconductor module 400 of the present embodiment, in each of the silicon carbide semiconductor chips 200, the height of the second main surface 202 from the first position 81 to the second position 84 of the second main surface 202. The center 82 of the second main surface 202 is located higher than the straight line passing through the first position 81 and the second position 84. As a result, the shape of the second main surface 202 (back surface) of all the silicon carbide semiconductor chips 200 becomes convex. Therefore, the deterioration rates of the characteristics of all the silicon carbide semiconductor chips 200 can be made to be the same. As a result, the predictability of the characteristic change of the silicon carbide semiconductor module 400 as a whole can be improved.

なお、回路基板２０から取り外した炭化珪素半導体チップ２００において、第２主面２０２の第１位置８１から第２位置８４まで第２主面２０２の高さを測定した際、第２主面２０２の中心８２が第１位置８１および第２位置８４を通る直線よりも高い位置にある場合には、炭化珪素半導体モジュール４００の状態において、炭化珪素半導体チップ２００の第２主面２０２の中心８２と回路基板２０の第１主面２１との距離は、第２主面２０２の内周部８０と第１主面２１との距離よりも小さかったと推定することができる。 In the silicon carbide semiconductor chip 200 removed from the circuit board 20, when the height of the second main surface 202 is measured from the first position 81 to the second position 84 of the second main surface 202, the second main surface 202 When the center 82 is located higher than the straight line passing through the first position 81 and the second position 84, the circuit with the center 82 of the second main surface 202 of the silicon carbide semiconductor chip 200 in the state of the silicon carbide semiconductor module 400. It can be estimated that the distance of the substrate 20 from the first main surface 21 was smaller than the distance between the inner peripheral portion 80 of the second main surface 202 and the first main surface 21.

次に、炭化珪素半導体チップ２００の第２主面２０２の高さプロファイル３０２の実施例について説明する。炭化珪素半導体チップ２００は、正方形状である。炭化珪素半導体チップ２００のサイズは、６ｍｍ×６ｍｍである。神津精機株式会社製の表面形状測定システム（型番：ＤＹ−３０００−００８）を用いて、第２主面２０２の高さプロファイル３０２を測定した。 Next, an example of the height profile 302 of the second main surface 202 of the silicon carbide semiconductor chip 200 will be described. The silicon carbide semiconductor chip 200 has a square shape. The size of the silicon carbide semiconductor chip 200 is 6 mm × 6 mm. The height profile 302 of the second main surface 202 was measured using a surface shape measuring system (model number: DY-3000-008) manufactured by Kozu Seiki Co., Ltd.

図２１は、炭化珪素半導体チップ２００の左辺から中心８２に向かって０．５ｍｍ離れた直線上に沿って、上辺側の第１位置８１から下辺側の第２位置８４まで測定された第２主面２０２の高さプロファイル３０２である。第２主面２０２の高さプロファイル３０２の測定開始位置である第１位置８１は、上辺から下辺に向かって０．５ｍｍ離れた位置である。図２１に示されるように、第１位置８１から第２位置８４まで第２主面２０２の高さを測定した場合、第２主面２０２の中心８２が第１位置８１および第２位置８４を通る直線（第４直線Ｃ４）よりも高い位置にあった。高さプロファイル３０２は、１つの極大値と、１つの極小値を有していた。 FIG. 21 shows the second main measured from the first position 81 on the upper side to the second position 84 on the lower side along a straight line 0.5 mm away from the left side of the silicon carbide semiconductor chip 200 toward the center 82. The height profile 302 of the surface 202. The first position 81, which is the measurement start position of the height profile 302 of the second main surface 202, is a position separated from the upper side toward the lower side by 0.5 mm. As shown in FIG. 21, when the height of the second main surface 202 is measured from the first position 81 to the second position 84, the center 82 of the second main surface 202 determines the first position 81 and the second position 84. It was higher than the straight line (4th straight line C4). The height profile 302 had one local maximum and one local minimum.

図２２は、炭化珪素半導体チップ２００の右辺から中心８２に向かって３ｍｍ離れた直線に沿って、上辺側の第１位置８１から下辺側の第２位置８４まで測定された第２主面２０２の高さプロファイル３０２である。第２主面２０２の高さプロファイル３０２の測定開始位置である第１位置８１は、上辺から下辺に向かって０．５ｍｍ離れた位置である。図２２に示されるように、第１位置８１から第２位置８４まで第２主面２０２の高さを測定した場合、第２主面２０２の中心８２が第１位置８１および第２位置８４を通る直線（第４直線Ｃ４）よりも高い位置にあった。高さプロファイル３０２は、１つの極大値と、１つの極小値を有していた。 FIG. 22 shows the second main surface 202 measured from the first position 81 on the upper side to the second position 84 on the lower side along a straight line 3 mm away from the right side of the silicon carbide semiconductor chip 200 toward the center 82. The height profile 302. The first position 81, which is the measurement start position of the height profile 302 of the second main surface 202, is a position separated from the upper side toward the lower side by 0.5 mm. As shown in FIG. 22, when the height of the second main surface 202 is measured from the first position 81 to the second position 84, the center 82 of the second main surface 202 determines the first position 81 and the second position 84. It was higher than the straight line (4th straight line C4). The height profile 302 had one local maximum and one local minimum.

図２３は、炭化珪素半導体チップ２００の右辺から中心８２に向かって０．５ｍｍ離れた直線に沿って、上辺側の第１位置８１から下辺側の第２位置８４まで測定された第２主面２０２の高さプロファイル３０２である。第２主面２０２の高さプロファイル３０２の測定開始位置である第１位置８１は、上辺から下辺に向かって０．５ｍｍ離れた位置である。図２３に示されるように、第１位置８１から第２位置８４まで第２主面２０２の高さを測定した場合、第２主面２０２の中心８２が第１位置８１および第２位置８４を通る直線（第４直線Ｃ４）よりも高い位置にあった。高さプロファイル３０２は、２つの極大値と、２つの極小値を有していた。 FIG. 23 shows the second main surface measured from the first position 81 on the upper side to the second position 84 on the lower side along a straight line 0.5 mm away from the right side of the silicon carbide semiconductor chip 200 toward the center 82. The height profile 302 of 202. The first position 81, which is the measurement start position of the height profile 302 of the second main surface 202, is a position separated from the upper side toward the lower side by 0.5 mm. As shown in FIG. 23, when the height of the second main surface 202 is measured from the first position 81 to the second position 84, the center 82 of the second main surface 202 determines the first position 81 and the second position 84. It was higher than the straight line (4th straight line C4). The height profile 302 had two local maximums and two local minimums.

図２４は、炭化珪素半導体チップ２００の上辺から中心８２に向かって０．５ｍｍ離れた直線に沿って、左辺側の第１位置８１から右辺側の第２位置８４まで測定された第２主面２０２の高さプロファイル３０２である。第２主面２０２の高さプロファイル３０２の測定開始位置である第１位置８１は、左辺から右辺に向かって０．５ｍｍ離れた位置である。図２４に示されるように、第１位置８１から第２位置８４まで第２主面２０２の高さを測定した場合、第２主面２０２の中心８２が第１位置８１および第２位置８４を通る直線（第４直線Ｃ４）よりも高い位置にあった。高さプロファイル３０２は、２つの極大値と、１つの極小値を有していた。 FIG. 24 shows the second main surface measured from the first position 81 on the left side to the second position 84 on the right side along a straight line 0.5 mm away from the upper side of the silicon carbide semiconductor chip 200 toward the center 82. The height profile 302 of 202. The first position 81, which is the measurement start position of the height profile 302 of the second main surface 202, is a position 0.5 mm away from the left side toward the right side. As shown in FIG. 24, when the height of the second main surface 202 is measured from the first position 81 to the second position 84, the center 82 of the second main surface 202 determines the first position 81 and the second position 84. It was higher than the straight line (4th straight line C4). The height profile 302 had two local maximums and one local minimum.

図２５は、炭化珪素半導体チップ２００の上辺から中心８２に向かって３ｍｍ離れた直線に沿って、左辺側の第１位置８１から右辺側の第２位置８４まで測定された第２主面２０２の高さプロファイル３０２である。第２主面２０２の高さプロファイル３０２の測定開始位置である第１位置８１は、左辺から右辺に向かって０．５ｍｍ離れた位置である。図２５に示されるように、第１位置８１から第２位置８４まで第２主面２０２の高さを測定した場合、第２主面２０２の中心８２が第１位置８１および第２位置８４を通る直線（第４直線Ｃ４）よりも高い位置にあった。高さプロファイル３０２は、２つの極大値と、１つの極小値を有していた。 FIG. 25 shows the second main surface 202 measured from the first position 81 on the left side to the second position 84 on the right side along a straight line 3 mm away from the upper side of the silicon carbide semiconductor chip 200 toward the center 82. The height profile 302. The first position 81, which is the measurement start position of the height profile 302 of the second main surface 202, is a position 0.5 mm away from the left side toward the right side. As shown in FIG. 25, when the height of the second main surface 202 is measured from the first position 81 to the second position 84, the center 82 of the second main surface 202 determines the first position 81 and the second position 84. It was higher than the straight line (4th straight line C4). The height profile 302 had two local maximums and one local minimum.

図２６は、炭化珪素半導体チップ２００の下辺から中心８２に向かって０．５ｍｍ離れた直線に沿って、左辺側の第１位置８１から右辺側の第２位置８４まで測定された第２主面２０２の高さプロファイル３０２である。第２主面２０２の高さプロファイル３０２の測定開始位置である第１位置８１は、左辺から右辺に向かって０．５ｍｍ離れた位置である。図２５に示されるように、第１位置８１から第２位置８４まで第２主面２０２の高さを測定した場合、第２主面２０２の中心８２が第１位置８１および第２位置８４を通る直線（第４直線Ｃ４）よりも高い位置にあった。高さプロファイル３０２は、１つの極大値と、２つの極小値を有していた。 FIG. 26 shows a second main surface measured from the first position 81 on the left side to the second position 84 on the right side along a straight line 0.5 mm away from the lower side of the silicon carbide semiconductor chip 200 toward the center 82. The height profile 302 of 202. The first position 81, which is the measurement start position of the height profile 302 of the second main surface 202, is a position 0.5 mm away from the left side toward the right side. As shown in FIG. 25, when the height of the second main surface 202 is measured from the first position 81 to the second position 84, the center 82 of the second main surface 202 determines the first position 81 and the second position 84. It was higher than the straight line (4th straight line C4). The height profile 302 had one local maximum and two local minimums.

今回開示された実施形態および実施例はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。 The embodiments and examples disclosed this time should be considered as exemplary in all respects and not restrictive. The scope of the present invention is shown by the scope of claims rather than the above description, and is intended to include meaning equivalent to the scope of claims and all modifications within the scope.

１第５主面
２第６主面
３炭化珪素エピタキシャル層
４炭化珪素単結晶基板
５側面
６底面
７ゲートトレンチ
８コンタクト領域
１０ドリフト領域
１１オリエンテーションフラット
１２円弧状部
１３外縁部
２０回路基板
２１第１主面
２２第３主面
２３回路パターン
２４基材
２５第１基板領域
２６第２基板領域
３０ボディ領域
３１マスク層
４０ソース領域
５０接合部材
６０ソース電極
６１電極膜
６２金属膜
６３ドレイン電極
６４ゲート電極
７１ゲート絶縁膜
７２分離絶縁膜
８０内周部
８１第１位置
８２中心
８３第３位置
８４第２位置
８５第４位置
１００炭化珪素エピタキシャル基板
１０１第１方向
１０２第２方向
１５０炭化珪素半導体素子（ＭＯＳＦＥＴ）
２００炭化珪素半導体チップ
２０１第４主面
２０２第２主面
２０３外周面
２０４外周端
２１０第１炭化珪素半導体チップ
２１１第１辺
２１２第２辺
２２０第２炭化珪素半導体チップ
３０２高さプロファイル
３１０ステージ
３１１平坦面
４００炭化珪素半導体モジュール
Ｃ１第１直線
Ｃ２第２直線
Ｃ３第３直線
Ｃ４第４直線
Ｃ５第５直線
Ｄ１第１距離
Ｄ２第２距離
Ｄ３第３距離
Ｄ４第４距離
Ｄ５第５距離
Ｈ１第１高さ
Ｈ２第２高さ
Ｈ３第３高さ
Ｈ４第４高さ
Ｓ１準備工程
Ｓ２実装工程
Ｗ第１幅 1 5th main surface 2 6th main surface 3 Silicon carbide epitaxial layer 4 Silicon carbide single crystal substrate 5 Side surface 6 Bottom surface 7 Gate trench 8 Contact area 10 Drift area 11 Orientation flat 12 Arc-shaped part 13 Outer edge part 20 Circuit board 21 1st Main surface 22 Third main surface 23 Circuit pattern 24 Base material 25 First substrate region 26 Second substrate region 30 Body region 31 Mask layer 40 Source region 50 Joining member 60 Source electrode 61 Electrode film 62 Metal film 63 Drain electrode 64 Gate electrode 71 Gate insulating film 72 Separation insulating film 80 Inner peripheral portion 81 First position 82 Center 83 Third position 84 Second position 85 Fourth position 100 Silicon carbide epitaxial substrate 101 First direction 102 Second direction 150 Silicon carbide semiconductor element (MOSFET) )
200 Silicon carbide semiconductor chip 201 4th main surface 202 2nd main surface 203 outer peripheral surface 204 outer peripheral end 210 1st silicon carbide semiconductor chip 211 1st side 212 2nd side 220 2nd silicon carbide semiconductor chip 302 Height profile 310 Stage 311 Flat surface 400 Silicon carbide semiconductor module C1 1st straight line C2 2nd straight line C3 3rd straight line C4 4th straight line C5 5th straight line D1 1st distance D2 2nd distance D3 3rd distance D4 4th distance D5 5th distance H1 1st Height H2 2nd height H3 3rd height H4 4th height S1 Preparation process S2 Mounting process W 1st width

Claims

A circuit board having a first main surface and
A plurality of silicon carbide semiconductor chips mounted on the circuit board and having a second main surface facing the first main surface are provided.
In each of the plurality of silicon carbide semiconductor chips, the distance between the center of the second main surface and the first main surface is parallel to the first main surface from the outer peripheral end of the second main surface toward the center. A silicon carbide semiconductor module that is smaller than the distance between the inner peripheral portion separated by 0.5 mm in the above direction and the first main surface.

Each of the plurality of silicon carbide semiconductor chips has a rectangular shape having a first side and a second side shorter than the first side.
When the distance between the inner peripheral portion and the first main surface is the first distance, and the distance between the center and the first main surface is the second distance,
The absolute value of the difference between the first distance and the second distance in the direction parallel to the first side is the absolute value of the difference between the first distance and the second distance in the direction parallel to the second side. The silicon carbide semiconductor module according to claim 1, which is larger than the above.

The silicon carbide semiconductor module according to claim 1, wherein each of the plurality of silicon carbide semiconductor chips has a square shape.

A first step of preparing a circuit board having a first main surface and a plurality of silicon carbide semiconductor chips having a second main surface,
A second step of mounting each of the plurality of silicon carbide semiconductor chips on the circuit board is provided so that the second main surface faces the first main surface.
The second main surface is a first position separated from the outer peripheral end of the second main surface by 0.5 mm in a direction parallel to the first main surface toward the center of the second main surface, and the center. It has a second position located on the opposite side of the first position.
In the first step, when the height of the second main surface is measured from the first position to the second position with the second main surface facing upward, the center is the first. A method for manufacturing a silicon carbide semiconductor module, wherein a plurality of silicon carbide semiconductor chips located at positions higher than a straight line passing through one position and the second position are prepared.

Each of the plurality of silicon carbide semiconductor chips has a rectangular shape having a first side and a second side shorter than the first side.
In the first step, the center and the straight line when the height of the second main surface is measured along a direction parallel to the first side with the second main surface facing upward. A plurality of silicon carbide semiconductor chips are prepared, wherein the distance is larger than the distance between the center and the straight line when the height of the second main surface is measured along a direction parallel to the second side. The method for manufacturing a silicon carbide semiconductor module according to claim 4.

The method for manufacturing a silicon carbide semiconductor module according to claim 4, wherein each of the plurality of silicon carbide semiconductor chips has a square shape.