JP2020177963A - Method for manufacturing semiconductor chip - Google Patents

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拓矢 西出
侑佑 山下
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侑佑 山下
泰 浦上
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泰 浦上
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Abstract

To provide a technique capable of securing a holding power of a dicing tape for holding a semiconductor wafer and eliminating a peeling failure of the dicing tape.SOLUTION: A method for manufacturing a semiconductor chip comprises a processing step, a sticking step, a dividing step, and a picking-up step. The processing step processes a semiconductor wafer. The sticking step sticks one principal surface of the semiconductor wafer to one principal surface of the dicing tape. The dividing step divides the semiconductor wafer into a plurality of semiconductor chips by dicing the semiconductor wafer along a dicing line. The picking-up step picks up the semiconductor chips from the dicing tape. When the semiconductor chips are partitioned into a center region and a peripheral region around the center region and adjacent to the dicing line, adhesive force of the semiconductor chip and the dicing tape is adjusted lower than the center region in at least a part of the peripheral region.SELECTED DRAWING: Figure 3

Description

本明細書が開示する技術は、半導体チップの製造方法に関する。 The techniques disclosed herein relate to methods of manufacturing semiconductor chips.

半導体チップの製造方法は、半導体ウェハを加工する加工工程と、半導体ウェハの一方の主面をダイシングテープの一方の主面に貼り付ける貼付工程と、半導体ウェハをダイシングラインに沿ってダイシングし、半導体ウェハを複数の半導体チップに分割する分割工程と、半導体チップをダイシングテープからピックアップするピックアップ工程と、を備えている。このような半導体チップの製造方法の一例が特許文献１に開示されている。 The semiconductor chip manufacturing method consists of a processing process for processing a semiconductor wafer, a sticking process for attaching one main surface of the semiconductor wafer to one main surface of a dicing tape, and a dicing process of the semiconductor wafer along a dicing line to form a semiconductor. It includes a division step of dividing the wafer into a plurality of semiconductor chips and a pickup step of picking up the semiconductor chip from the dicing tape. An example of such a method for manufacturing a semiconductor chip is disclosed in Patent Document 1.

特開２０１３−２１４６８３号公報Japanese Unexamined Patent Publication No. 2013-214683

図１１に、ダイシングテープから半導体チップをピックアップするピックアップ工程の概略を示す。図１１に示されるように、複数に分割された半導体チップ１０２がダイシングテープ１０４に貼り付けられている。複数の半導体チップ１０２は、ダイシングテープ１０４を介してダイシングテープ吸着台１１２に載置されている。ダイシングテープ吸着台１１２の内部には、ニードルホルダ１１４が設置されている。ニードルホルダ１１４は、ピックアップ対象の半導体チップ１０２に向けてニードル１１６を突出させ、ダイシングテープ１０４を介してピックアップ対象の半導体チップ１０２にニードル１１６の先端を接触させる。これにより、ピックアップ対象の半導体チップ１０２がダイシングテープ吸着台１１２の載置面から突き上げられる。ダイシングテープ吸着台１１２の内部が減圧されていることから、突き上げられた半導体チップ１０２に貼り付けられていたダイシングテープ１０４は、半導体チップ１０２の周縁部から剥離される。ダイシングテープ１０４が剥離された半導体チップ１０２は、コレット１１８によって吸着され、ダイシングテープ１０４からピックアップされる。 FIG. 11 shows an outline of a pickup process for picking up a semiconductor chip from a dicing tape. As shown in FIG. 11, a plurality of divided semiconductor chips 102 are attached to the dicing tape 104. The plurality of semiconductor chips 102 are placed on the dicing tape suction table 112 via the dicing tape 104. A needle holder 114 is installed inside the dicing tape suction table 112. The needle holder 114 projects the needle 116 toward the semiconductor chip 102 to be picked up, and brings the tip of the needle 116 into contact with the semiconductor chip 102 to be picked up via the dicing tape 104. As a result, the semiconductor chip 102 to be picked up is pushed up from the mounting surface of the dicing tape suction base 112. Since the inside of the dicing tape suction table 112 is depressurized, the dicing tape 104 attached to the pushed-up semiconductor chip 102 is peeled off from the peripheral edge of the semiconductor chip 102. The semiconductor chip 102 from which the dicing tape 104 has been peeled off is attracted by the collet 118 and picked up from the dicing tape 104.

図１２に、ピックアップ不良が生じたときのピックアップ工程の概略を示す。図１２に示されるように、半導体チップ１０２が突き上げられたときに、ダイシングテープ１０４が半導体チップ１０２から剥離されない剥離不良が生じることがある。この場合、半導体チップ１０２が湾曲し、半導体チップ１０２が破損する虞がある。 FIG. 12 shows an outline of the pickup process when a pickup failure occurs. As shown in FIG. 12, when the semiconductor chip 102 is pushed up, the dicing tape 104 may not be peeled off from the semiconductor chip 102, resulting in peeling failure. In this case, the semiconductor chip 102 may be curved and the semiconductor chip 102 may be damaged.

半導体チップとダイシングテープの接着力を低下させれば、このような剥離不良は改善され得る。しかしながら、半導体チップとダイシングテープの接着力を低下させると、ダイシングテープが半導体ウェハを保持する保持力が低下し、半導体ウェハをダイシングするときに半導体ウェハの位置を安定させることができなくなる。本明細書は、ダイシングテープが半導体ウェハを保持する保持力を確保しつつ、ダイシングテープの剥離不良を改善することができる技術を提供する。 By reducing the adhesive force between the semiconductor chip and the dicing tape, such peeling defects can be improved. However, if the adhesive force between the semiconductor chip and the dicing tape is reduced, the holding force of the dicing tape for holding the semiconductor wafer is reduced, and the position of the semiconductor wafer cannot be stabilized when the semiconductor wafer is diced. The present specification provides a technique capable of improving peeling defects of a dicing tape while ensuring a holding force for the dicing tape to hold a semiconductor wafer.

本明細書が開示する半導体チップの製造方法は、半導体ウェハを加工する加工工程と、前記半導体ウェハの一方の主面をダイシングテープの一方の主面に貼り付ける貼付工程と、前記半導体ウェハをダイシングラインに沿ってダイシングし、前記半導体ウェハを複数の半導体チップに分割する分割工程と、前記半導体チップを前記ダイシングテープからピックアップするピックアップ工程と、を備えることができる。前記半導体チップを、中心領域と、前記中心領域の周囲であって前記ダイシングラインに隣接した周縁領域と、に区画したときに、前記半導体チップと前記ダイシングテープの接着力が、前記中心領域よりも前記周縁領域の少なくとも一部において低く調整されている。このように、前記半導体チップの前記中心領域と前記ダイシングテープの接着力が相対的に高く調整されているので、前記ダイシングテープが前記半導体ウェハを保持する保持力を確保することができる。一方、前記半導体チップの前記周縁領域の少なくとも一部と前記ダイシングテープの接着力が相対的に低く調整されているので、前記ダイシングテープが前記半導体チップから剥離され易い。このように、上記半導体チップの製造方法によると、前記ダイシングテープが前記半導体ウェハを保持する保持力を確保しつつ、前記ダイシングテープの剥離不良を改善することができる。 The method for manufacturing a semiconductor chip disclosed in the present specification includes a processing step of processing a semiconductor wafer, a sticking step of attaching one main surface of the semiconductor wafer to one main surface of a dicing tape, and dicing the semiconductor wafer. It is possible to include a division step of dicing along the line and dividing the semiconductor wafer into a plurality of semiconductor chips, and a pickup step of picking up the semiconductor chip from the dicing tape. When the semiconductor chip is divided into a central region and a peripheral region around the central region and adjacent to the dicing line, the adhesive force between the semiconductor chip and the dicing tape is higher than that of the central region. It is adjusted low in at least a part of the peripheral region. As described above, since the adhesive force between the central region of the semiconductor chip and the dicing tape is adjusted to be relatively high, it is possible to secure the holding force for the dicing tape to hold the semiconductor wafer. On the other hand, since the adhesive force between at least a part of the peripheral region of the semiconductor chip and the dicing tape is adjusted to be relatively low, the dicing tape is easily peeled off from the semiconductor chip. As described above, according to the method for manufacturing a semiconductor chip, it is possible to improve the peeling defect of the dicing tape while ensuring the holding force for the dicing tape to hold the semiconductor wafer.

上記半導体チップの製造方法の一実施態様は、前記貼付工程の後であって前記ピックアップ工程の前に、前記半導体チップの前記中心領域に対応する位置の前記ダイシングテープを遮蔽するとともに前記半導体チップの前記周縁領域の少なくとも一部に対応する位置の前記ダイシングテープを露出させる遮蔽マスク越しに、前記ダイシングテープに光を照射する照射工程、をさらに有していてもよい。この場合、前記ダイシングテープが、光硬化型粘着シートである。この製造方法によると、前記半導体チップの前記周縁領域の少なくとも一部に貼り付けられた前記ダイシングテープが硬化し、その部分の接着力を選択的に低下させることができる。 One embodiment of the method for manufacturing a semiconductor chip is to shield the dicing tape at a position corresponding to the central region of the semiconductor chip after the pasting step and before the pick-up step, and to shield the semiconductor chip. An irradiation step of irradiating the dicing tape with light may be further provided through a shielding mask that exposes the dicing tape at a position corresponding to at least a part of the peripheral region. In this case, the dicing tape is a photocurable adhesive sheet. According to this manufacturing method, the dicing tape attached to at least a part of the peripheral region of the semiconductor chip is cured, and the adhesive force of that portion can be selectively reduced.

上記半導体チップの製造方法の他の一実施態様では、前記貼付工程が、前記半導体チップの前記中心領域に対応する位置の前記ダイシングテープに接触するとともに前記半導体チップの前記周縁領域の少なくとも一部に対応する位置の前記ダイシングテープには接触しない加圧調整板を用いて前記ダイシングテープを前記半導体ウェハに向けて押圧させる押圧工程、を有していてもよい。この製造方法によると、前記半導体チップの前記中心領域に貼り付けられた前記ダイシングテープの接着力を選択的に向上させることができる。換言すると、前記半導体チップの前記周縁領域の少なくとも一部に貼り付けられた前記ダイシングテープの接着力を選択的に低下させることができる。 In another embodiment of the method for manufacturing a semiconductor chip, the sticking step comes into contact with the dicing tape at a position corresponding to the central region of the semiconductor chip and at least a part of the peripheral region of the semiconductor chip. It may have a pressing step of pressing the dicing tape toward the semiconductor wafer by using a pressure adjusting plate that does not come into contact with the dicing tape at a corresponding position. According to this manufacturing method, the adhesive force of the dicing tape attached to the central region of the semiconductor chip can be selectively improved. In other words, the adhesive force of the dicing tape attached to at least a part of the peripheral region of the semiconductor chip can be selectively reduced.

上記半導体チップの製造方法の他の一実施態様では、前記加工工程が、前記半導体ウェハの前記一方の主面側であって前記半導体チップの前記周縁領域の少なくとも一部に溝を形成する溝形成工程、を有していてもよい。この製造方法によると、前記半導体チップの前記周縁領域の少なくとも一部に形成された前記溝が前記ダイシングテープと接着することが防止されるので、前記半導体チップの前記周縁領域の少なくとも一部と前記ダイシングテープの接着面積が低下する。これにより、前記半導体チップの前記周縁領域の少なくとも一部に貼り付けられた前記ダイシングテープの接着力を選択的に低下させることができる。 In another embodiment of the method for manufacturing a semiconductor chip, the processing step forms a groove on the one main surface side of the semiconductor wafer and forms a groove in at least a part of the peripheral region of the semiconductor chip. It may have a process. According to this manufacturing method, the groove formed in at least a part of the peripheral region of the semiconductor chip is prevented from adhering to the dicing tape, so that at least a part of the peripheral region of the semiconductor chip and the peripheral region are prevented. The adhesive area of the dicing tape is reduced. As a result, the adhesive force of the dicing tape attached to at least a part of the peripheral region of the semiconductor chip can be selectively reduced.

前記半導体チップの前記周縁領域の少なくとも一部に前記溝を形成する実施態様では、前記溝が、前記半導体チップの前記中心領域の周囲を一巡するように前記周縁領域内に形成されていてもよい。あるいは、前記溝の複数個が、前記半導体チップの前記周縁領域に分散して形成されていてもよい。 In an embodiment in which the groove is formed in at least a part of the peripheral region of the semiconductor chip, the groove may be formed in the peripheral region so as to go around the central region of the semiconductor chip. .. Alternatively, a plurality of the grooves may be dispersedly formed in the peripheral region of the semiconductor chip.

本実施形態の半導体ウェハの平面図を模式的に示す。The plan view of the semiconductor wafer of this embodiment is schematically shown. 本実施形態の半導体ウェハの要部拡大平面図を模式的に示す。The enlarged plan view of the main part of the semiconductor wafer of this embodiment is schematically shown. 本実施形態の半導体チップを製造する方法のフローを示す。The flow of the method of manufacturing the semiconductor chip of this embodiment is shown. 本実施形態の半導体ウェハの要部拡大平面図であって、ＵＶ硬化型粘着シートを利用した製造方法における要部拡大平面図を模式的に示す。FIG. 6 is an enlarged plan view of a main part of the semiconductor wafer of the present embodiment, and schematically shows an enlarged plan view of the main part in a manufacturing method using a UV curable pressure-sensitive adhesive sheet. 図４のＶ−Ｖ線に対応した断面図であって、半導体ウェハの裏面に貼り付けられたダイシングテープの一部を遮蔽する遮蔽マスクが設置されている様子を模式的に示す。FIG. 6 is a cross-sectional view corresponding to the VV line of FIG. 4, and schematically shows a state in which a shielding mask for shielding a part of the dicing tape attached to the back surface of the semiconductor wafer is installed. 図４のＶ−Ｖ線に対応した断面図であって、遮蔽マスク越しにダイシングテープに向けて紫外線を照射する様子を模式的に示す。It is sectional drawing corresponding to VV line of FIG. 4, and shows the state of irradiating ultraviolet rays toward a dicing tape through a shielding mask schematically. 本実施形態の半導体ウェハの要部拡大平面図であって、加圧調整板を利用した製造方法における要部拡大平面図を模式的に示す。FIG. 5 is an enlarged plan view of a main part of the semiconductor wafer of the present embodiment, and schematically shows an enlarged plan view of a main part in a manufacturing method using a pressure adjusting plate. 図７のＶＩＩＩ−ＶＩＩＩ線に対応した断面図であって、半導体ウェハの裏面に貼り付けられたダイシングテープの一部を押圧するための加圧調整板が設置されている様子を模式的に示す。FIG. 7 is a cross-sectional view corresponding to the line VIII-VIII of FIG. 7, and schematically shows a state in which a pressure adjusting plate for pressing a part of the dicing tape attached to the back surface of the semiconductor wafer is installed. .. 本実施形態の半導体ウェハの裏面構造の一例の要部拡大斜視図を模式的に示す。An enlarged perspective view of a main part of an example of the back surface structure of the semiconductor wafer of the present embodiment is schematically shown. 本実施形態の半導体ウェハの裏面構造の他の一例の要部拡大斜視図を模式的に示す。An enlarged perspective view of a main part of another example of the back surface structure of the semiconductor wafer of the present embodiment is schematically shown. 半導体チップをダイシングテープからピックアップするピックアップ工程の概略図であり、正常にピックアップできるときの状態を模式的に示す。It is the schematic of the pickup process of picking up a semiconductor chip from a dicing tape, and shows typically the state when it can be picked up normally. 半導体チップをダイシングテープからピックアップするピックアップ工程の概略図であり、ダイシングテープの剥離不良が生じたときの状態を模式的に示す。It is the schematic of the pickup process which picks up a semiconductor chip from a dicing tape, and shows typically the state when the peeling failure of a dicing tape occurs.

図１に、半導体ウェハ１０の平面図を示す。半導体ウェハ１０は、ダイシングライン３０によって区画された複数の半導体チップ２０を含んでいる。半導体チップ２０の各々には、特定機能を発揮することができる半導体素子、例えばＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）又はＩＧＢＴ（Insulated Gate Bipolar Transistor）と称されるスイッチング機能を発揮することができる半導体素子が形成されている。半導体ウェハ１０に用いられる半導体基板の材料は、特に限定されるものではないが、例えば炭化珪素又はシリコンが例示される。 FIG. 1 shows a plan view of the semiconductor wafer 10. The semiconductor wafer 10 includes a plurality of semiconductor chips 20 partitioned by a dicing line 30. Each of the semiconductor chips 20 has a semiconductor element capable of exhibiting a specific function, for example, a semiconductor capable of exhibiting a switching function called a MOSFET (Metal Oxide Semiconductor Field Effect Transistor) or an IGBT (Insulated Gate Bipolar Transistor). The element is formed. The material of the semiconductor substrate used for the semiconductor wafer 10 is not particularly limited, and examples thereof include silicon carbide and silicon.

図２に、図１の２点破線で囲まれた領域の要部拡大平面図を示す。図２に示される領域は、半導体ウェハ１０を分割する前の半導体チップ２０の領域に対応している。図２に示されるように、分割前の半導体チップ２０は、ダイシングライン３０で囲まれており、中心領域２０Ａと、中心領域２０Ａの周囲であってダイシングライン３０に隣接した周縁領域２０Ｂと、に区画されている。後述するように、半導体チップ２０の周縁領域２０Ｂには、ダイシングテープとの接着力が選択的に低下した部分が形成される。半導体チップ２０の周縁領域２０Ｂの幅Ｗ、換言すると、ダイシングライン３０と半導体チップ２０の中心領域２０Ａの間の最小幅は、一例ではあるが、８０μｍ以上に設定されている。なお、この例では、半導体チップ２０の中心領域２０Ａの平面形状が矩形状であるが、この例に限らず、例えば円形状又は多角形状であってもよい。 FIG. 2 shows an enlarged plan view of a main part of the area surrounded by the two-dot dashed line in FIG. The region shown in FIG. 2 corresponds to the region of the semiconductor chip 20 before the semiconductor wafer 10 is divided. As shown in FIG. 2, the semiconductor chip 20 before division is surrounded by the dicing line 30, and has a central region 20A and a peripheral region 20B around the central region 20A and adjacent to the dicing line 30. It is partitioned. As will be described later, a portion in which the adhesive force with the dicing tape is selectively reduced is formed in the peripheral region 20B of the semiconductor chip 20. The width W of the peripheral region 20B of the semiconductor chip 20, in other words, the minimum width between the dicing line 30 and the central region 20A of the semiconductor chip 20 is set to 80 μm or more, although it is an example. In this example, the planar shape of the central region 20A of the semiconductor chip 20 is rectangular, but the present invention is not limited to this example, and may be circular or polygonal, for example.

図３に、半導体チップ２０を製造するフローを示す。まず、半導体ウェハ１０を加工する加工工程（Ｓ１）が実施される。この半導体ウェハ１０の加工工程では、半導体ウェハ１０の半導体基板内に複数種類の半導体領域が形成されるとともに、半導体基板の表面及び裏面に電極等が形成される。これにより、半導体ウェハ１０の半導体チップ２０に対応した領域に、特定機能を発揮することができる半導体素子が形成される。 FIG. 3 shows a flow for manufacturing the semiconductor chip 20. First, a processing step (S1) for processing the semiconductor wafer 10 is performed. In the processing process of the semiconductor wafer 10, a plurality of types of semiconductor regions are formed in the semiconductor substrate of the semiconductor wafer 10, and electrodes and the like are formed on the front surface and the back surface of the semiconductor substrate. As a result, a semiconductor element capable of exhibiting a specific function is formed in a region of the semiconductor wafer 10 corresponding to the semiconductor chip 20.

次に、半導体ウェハ１０の一方の主面をダイシングテープの一方の主面に貼り付ける貼付工程（Ｓ２）が実施される。例えば、半導体ウェハ１０の半導体チップ２０に対応した領域にＭＯＳＦＥＴが形成されている場合、半導体ウェハ１０の裏面（ＭＯＳＦＥＴのドレイン電極が形成されている側の面）にダイシングテープが貼り付けられる。 Next, a sticking step (S2) of sticking one main surface of the semiconductor wafer 10 to one main surface of the dicing tape is carried out. For example, when the MOSFET is formed in the region corresponding to the semiconductor chip 20 of the semiconductor wafer 10, the dicing tape is attached to the back surface of the semiconductor wafer 10 (the surface on the side where the drain electrode of the MOSFET is formed).

次に、半導体ウェハ１０をダイシングライン３０に沿ってダイシングし、半導体ウェハ１０を複数の半導体チップ２０に分割する分割工程（Ｓ３）が実施される。この分割工程では、半導体ウェハ１０の表面からダイシングライン３０に沿って半導体ウェハ１０がダイシングされる。このため、分割された複数の半導体チップ２０は、ダイシングテープに貼り付けられた状態で並んでいる。 Next, a division step (S3) of dicing the semiconductor wafer 10 along the dicing line 30 and dividing the semiconductor wafer 10 into a plurality of semiconductor chips 20 is performed. In this dividing step, the semiconductor wafer 10 is diced from the surface of the semiconductor wafer 10 along the dicing line 30. Therefore, the plurality of divided semiconductor chips 20 are lined up in a state of being attached to the dicing tape.

次に、半導体チップ２０をダイシングテープからピックアップするピックアップ工程（Ｓ４）が実施される。背景技術でも説明したように、このピックアップ工程では、ダイシングテープ吸着台に載置された複数の半導体チップ２０のうちのピックアップ対象の半導体チップ２０をニードルで突き上げることでダイシングテープを剥離し、ダイシングテープが剥離された半導体チップ２０をコレットによって吸着してダイシングテープからピックアップする。 Next, a pickup step (S4) of picking up the semiconductor chip 20 from the dicing tape is performed. As explained in the background technology, in this pick-up process, the dicing tape is peeled off by pushing up the semiconductor chip 20 to be picked up out of the plurality of semiconductor chips 20 mounted on the dicing tape suction table with a needle, and the dicing tape is peeled off. The semiconductor chip 20 from which the material has been peeled off is attracted by a collet and picked up from the dicing tape.

背景技術でも説明したように、このピックアップ工程では、半導体チップ２０の周縁部からダイシングテープが剥離されない剥離不良が生じることがある。以下では、このような剥離不良が改善されるいくつかの技術について説明する。 As described in the background art, in this pick-up process, peeling failure may occur in which the dicing tape is not peeled from the peripheral edge of the semiconductor chip 20. In the following, some techniques for improving such peeling defects will be described.

（ＵＶ硬化型粘着シートを利用した製造方法）
図４に半導体ウェハ１０の要部拡大平面図、図５に図４のＶ−Ｖ線に対応した断面図を示す。これらの図に示されるように、半導体ウェハ１０の裏面にはダイシングテープ４０が貼り付けられており、さらに、ダイシングテープ４０の一部を遮蔽する遮蔽マスク５２が設置されている。遮蔽マスク５２は、半導体チップ２０の中心領域２０Ａに対応する位置のダイシングテープ４０を遮蔽するとともに、半導体チップ２０の周縁領域２０Ｂに対応する位置のダイシングテープ４０を露出させるように設置されている。 (Manufacturing method using UV curable adhesive sheet)
FIG. 4 shows an enlarged plan view of a main part of the semiconductor wafer 10, and FIG. 5 shows a cross-sectional view corresponding to the VV line of FIG. As shown in these figures, a dicing tape 40 is attached to the back surface of the semiconductor wafer 10, and a shielding mask 52 that shields a part of the dicing tape 40 is installed. The shielding mask 52 is installed so as to shield the dicing tape 40 at a position corresponding to the central region 20A of the semiconductor chip 20 and expose the dicing tape 40 at a position corresponding to the peripheral region 20B of the semiconductor chip 20.

次に、図６に示されるように、遮蔽マスク５２越しにダイシングテープ４０に向けて紫外線（ＵＶ）を照射する。なお、この紫外線の照射は、半導体ウェハ１０をダイシングテープ４０に貼り付ける貼付工程（図３のＳ２）の後であって、半導体チップ２０をダイシングテープ４０からピックアップするピックアップ工程（図３のＳ４）の間に実施される。また、この紫外線の照射は、半導体ウェハ１０を複数の半導体チップ２０に分割する分割工程（図３のＳ３）の前に実施してもよく、後に実施してもよい。この例では、ダイシングテープ４０の材料にＵＶ硬化型粘着シートが用いられている。ＵＶ硬化型粘着シートは、紫外線が照射されると硬化し、接着力が低下する材料である。このため、遮蔽マスク５２越しに紫外線（ＵＶ）を照射すると、半導体チップ２０の周縁領域２０Ｂに対応する位置のダイシングテープ４０が硬化し、その位置のダイシングテープ４０の接着力が選択的に低下する。 Next, as shown in FIG. 6, ultraviolet rays (UV) are irradiated toward the dicing tape 40 through the shielding mask 52. The ultraviolet irradiation is performed after the sticking step (S2 in FIG. 3) of sticking the semiconductor wafer 10 to the dicing tape 40, and the pickup step of picking up the semiconductor chip 20 from the dicing tape 40 (S4 in FIG. 3). It is carried out during. Further, the irradiation of the ultraviolet rays may be performed before or after the division step (S3 in FIG. 3) of dividing the semiconductor wafer 10 into a plurality of semiconductor chips 20. In this example, a UV curable pressure-sensitive adhesive sheet is used as the material of the dicing tape 40. The UV curable adhesive sheet is a material that cures when irradiated with ultraviolet rays and has a reduced adhesive strength. Therefore, when ultraviolet rays (UV) are irradiated through the shielding mask 52, the dicing tape 40 at the position corresponding to the peripheral region 20B of the semiconductor chip 20 is cured, and the adhesive strength of the dicing tape 40 at that position is selectively reduced. ..

このように、半導体ウェハ１０の裏面に貼り付けられたダイシングテープ４０の接着力は、半導体チップ２０の中心領域２０Ａに対応する位置において相対的に高く調整され、半導体チップ２０の周縁領域２０Ｂに対応する位置において相対的に低く調整される。これにより、半導体ウェハ１０をダイシングして半導体ウェハ１０を複数の半導体チップ２０に分割する分割工程（図３のＳ３）では、半導体チップ２０の中心領域２０Ａとダイシングテープ４０の接着力が相対的に高く調整されているので、ダイシングテープ４０が半導体ウェハ１０を保持する保持力が確保されている。一方、半導体チップ２０をダイシングテープ４０からピックアップするピックアップ工程（図３のＳ４）では、半導体チップ２０の周縁領域２０Ｂとダイシングテープ４０の接着力が相対的に低く調整されているので、ダイシングテープ４０が半導体チップ２０の周縁部から剥離され易い。このように、上記の製造方法によると、ダイシングテープ４０が半導体ウェハ１０を保持する保持力を確保しつつ、ダイシングテープ４０の剥離不良を改善することができる。 In this way, the adhesive force of the dicing tape 40 attached to the back surface of the semiconductor wafer 10 is adjusted to be relatively high at the position corresponding to the central region 20A of the semiconductor chip 20, and corresponds to the peripheral region 20B of the semiconductor chip 20. It is adjusted relatively low at the position where it is used. As a result, in the division step of dicing the semiconductor wafer 10 and dividing the semiconductor wafer 10 into a plurality of semiconductor chips 20 (S3 in FIG. 3), the adhesive force between the central region 20A of the semiconductor chip 20 and the dicing tape 40 is relatively strong. Since the dicing tape 40 is adjusted to be high, the holding force for holding the semiconductor wafer 10 by the dicing tape 40 is secured. On the other hand, in the pick-up process of picking up the semiconductor chip 20 from the dicing tape 40 (S4 in FIG. 3), the adhesive strength between the peripheral region 20B of the semiconductor chip 20 and the dicing tape 40 is adjusted to be relatively low, so that the dicing tape 40 Is easily peeled off from the peripheral edge of the semiconductor chip 20. As described above, according to the above manufacturing method, it is possible to improve the peeling defect of the dicing tape 40 while ensuring the holding force of the dicing tape 40 for holding the semiconductor wafer 10.

（加圧調整板を利用した製造方法）
図７に半導体ウェハ１０の要部拡大平面図、図８に図７のＶＩＩＩ−ＶＩＩＩ線に対応した断面図を示す。これらの図に示されるように、半導体ウェハ１０の裏面にはダイシングテープ４０が貼り付けられており、さらに、ダイシングテープ４０の一部に接触する加圧調整板５４が設置されている。加圧調整板５４は、半導体チップ２０の中心領域２０Ａに対応する位置のダイシングテープ４０に接触するとともに、半導体チップ２０の周縁領域２０Ｂに対応する位置のダイシングテープ４０に接触しないように設置されている。この加圧調整板５４は、半導体ウェハ１０をダイシングテープ４０に貼り付ける貼付工程（図３のＳ２）において設置される。 (Manufacturing method using pressure adjustment plate)
FIG. 7 shows an enlarged plan view of a main part of the semiconductor wafer 10, and FIG. 8 shows a cross-sectional view corresponding to the line VIII-VIII of FIG. As shown in these figures, a dicing tape 40 is attached to the back surface of the semiconductor wafer 10, and a pressure adjusting plate 54 that comes into contact with a part of the dicing tape 40 is installed. The pressure adjusting plate 54 is installed so as to come into contact with the dicing tape 40 at a position corresponding to the central region 20A of the semiconductor chip 20 and not to come into contact with the dicing tape 40 at a position corresponding to the peripheral region 20B of the semiconductor chip 20. There is. The pressure adjusting plate 54 is installed in a sticking step (S2 in FIG. 3) of sticking the semiconductor wafer 10 to the dicing tape 40.

図７及び図８に示されるように、半導体ウェハ１０をダイシングテープ４０に貼り付ける貼付工程（図３のＳ２）では、加圧用ローラ５６が加圧調整板５４を介してダイシングテープ４０を半導体ウェハ１０に向けて押圧させる押圧工程が実施される。この押圧工程により、半導体ウェハ１０の裏面に貼り付けられたダイシングテープ４０の接着力は、半導体チップ２０の中心領域２０Ａに対応する位置において相対的に高く調整され、半導体チップ２０の周縁領域２０Ｂに対応する位置において相対的に低く調整される。これにより、半導体ウェハ１０をダイシングして半導体ウェハ１０を複数の半導体チップ２０に分割する分割工程（図３のＳ３）では、半導体チップ２０の中心領域２０Ａとダイシングテープ４０の接着力が相対的に高く調整されているので、ダイシングテープ４０が半導体ウェハ１０を保持する保持力が確保されている。一方、半導体チップ２０をダイシングテープ４０からピックアップするピックアップ工程（図３のＳ４）では、半導体チップ２０の周縁領域２０Ｂとダイシングテープ４０の接着力が相対的に低く調整されているので、ダイシングテープ４０が半導体チップ２０の周縁部から剥離され易い。このように、上記の製造方法によると、ダイシングテープ４０が半導体ウェハ１０を保持する保持力を確保しつつ、ダイシングテープ４０の剥離不良を改善することができる。 As shown in FIGS. 7 and 8, in the sticking step (S2 of FIG. 3) in which the semiconductor wafer 10 is attached to the dicing tape 40, the pressurizing roller 56 attaches the dicing tape 40 to the semiconductor wafer via the pressurizing adjustment plate 54. A pressing step of pressing toward 10 is performed. By this pressing step, the adhesive force of the dicing tape 40 attached to the back surface of the semiconductor wafer 10 is adjusted to be relatively high at the position corresponding to the central region 20A of the semiconductor chip 20, and the peripheral region 20B of the semiconductor chip 20 is adjusted. Adjusted relatively low at the corresponding position. As a result, in the division step of dicing the semiconductor wafer 10 and dividing the semiconductor wafer 10 into a plurality of semiconductor chips 20 (S3 in FIG. 3), the adhesive force between the central region 20A of the semiconductor chip 20 and the dicing tape 40 is relatively strong. Since the dicing tape 40 is adjusted to be high, the holding force for holding the semiconductor wafer 10 by the dicing tape 40 is secured. On the other hand, in the pick-up process of picking up the semiconductor chip 20 from the dicing tape 40 (S4 in FIG. 3), the adhesive strength between the peripheral region 20B of the semiconductor chip 20 and the dicing tape 40 is adjusted to be relatively low, so that the dicing tape 40 Is easily peeled off from the peripheral edge of the semiconductor chip 20. As described above, according to the above manufacturing method, it is possible to improve the peeling defect of the dicing tape 40 while ensuring the holding force of the dicing tape 40 for holding the semiconductor wafer 10.

（半導体ウェハの加工を利用した製造方法）
図９に、半導体ウェハ１０の裏面、すなわち、ダイシングテープが貼り付けられる側の面の要部拡大斜視図を示す。この要部拡大斜視図は、半導体ウェハ１０のうちの半導体チップ２０の周縁領域２０Ｂとダイシングライン３０の境界近傍に対応している。 (Manufacturing method using processing of semiconductor wafers)
FIG. 9 shows an enlarged perspective view of a main part of the back surface of the semiconductor wafer 10, that is, the surface on the side to which the dicing tape is attached. This enlarged perspective view of the main part corresponds to the vicinity of the boundary between the peripheral region 20B of the semiconductor chip 20 and the dicing line 30 in the semiconductor wafer 10.

図９に示されるように、半導体ウェハ１０は、半導体基板１２と、ニッケルシリサイド膜１４と、金属膜１６と、を有している。ニッケルシリサイド膜１４は、半導体基板１２の裏面を被膜しており、半導体基板１２とのオーミック性を改善するために形成されている。金属膜１６は、ニッケルシリサイド膜１４上に被膜しており、例えばアルミニウム（Ａｌ）にシリコンを含有させたアルミニウム合金で構成されている。なお、ニッケルシリサイド膜１４と金属膜１６の間に、例えばチタン（Ｔｉ）又は窒化チタン（ＴｉＮ）で構成されたバリアメタル層が介在していてもよい。また、金属膜１６上には、はんだとの濡れ性を改善するためのニッケル膜、酸化防止用のＡｕ膜が形成されていてもよい。図９に示す構造は一例であり、半導体ウェハ１０の裏面構造には様々な構造を採用し得る。 As shown in FIG. 9, the semiconductor wafer 10 has a semiconductor substrate 12, a nickel silicide film 14, and a metal film 16. The nickel silicide film 14 coats the back surface of the semiconductor substrate 12 and is formed to improve the ohmic property with the semiconductor substrate 12. The metal film 16 is coated on a nickel silicide film 14, and is made of, for example, an aluminum alloy in which silicon is contained in aluminum (Al). A barrier metal layer made of, for example, titanium (Ti) or titanium nitride (TiN) may be interposed between the nickel silicide film 14 and the metal film 16. Further, a nickel film for improving the wettability with the solder and an Au film for preventing oxidation may be formed on the metal film 16. The structure shown in FIG. 9 is an example, and various structures can be adopted for the back surface structure of the semiconductor wafer 10.

図９に示されるように、半導体チップ２０の周縁領域２０Ｂに対応する位置に金属膜１６が形成されておらず、半導体ウェハ１０の裏面に溝１０Ａが形成されている。溝１０Ａは、半導体チップ２０の中心領域２０Ａの周囲を一巡するように、半導体チップ２０の周縁領域２０Ｂ内に形成されている。溝１０Ａは、半導体チップ２０の周縁領域２０Ｂとダイシングライン３０の境界を越えてダイシングライン３０に対応する位置にも形成されている。換言すると、ダイシングライン３０に対応する位置に金属膜１６が形成されていない。なお、図１０に示されるように、溝１０Ａは、半導体チップ２０の中心領域２０Ａの周囲を一巡する方向に沿って分散して配置されていてもよい。また、溝１０Ａが分散して形成されている場合、溝１０Ａの各々の位置及び形状は適宜に調整可能である。 As shown in FIG. 9, the metal film 16 is not formed at a position corresponding to the peripheral region 20B of the semiconductor chip 20, and the groove 10A is formed on the back surface of the semiconductor wafer 10. The groove 10A is formed in the peripheral region 20B of the semiconductor chip 20 so as to go around the central region 20A of the semiconductor chip 20. The groove 10A is also formed at a position corresponding to the dicing line 30 beyond the boundary between the peripheral region 20B of the semiconductor chip 20 and the dicing line 30. In other words, the metal film 16 is not formed at a position corresponding to the dicing line 30. As shown in FIG. 10, the grooves 10A may be dispersedly arranged along a direction that makes a round around the central region 20A of the semiconductor chip 20. Further, when the grooves 10A are formed in a dispersed manner, the positions and shapes of the grooves 10A can be appropriately adjusted.

図９及び図１０に示されるように、半導体チップ２０の周縁領域２０Ｂに溝１０Ａが形成されていると、ダイシングテープを貼り付けたときに、溝１０Ａに対応する位置のダイシングテープが半導体ウェハ１０の裏面から離れた状態となるので、半導体チップ２０の周縁領域２０Ｂとダイシングテープの接着面積が低下する。このように、半導体ウェハ１０の裏面に貼り付けられたダイシングテープの接着力は、半導体チップ２０の中心領域２０Ａに対応する位置において相対的に高く調整され、半導体チップ２０の周縁領域２０Ｂに対応する位置において相対的に低く調整される。これにより、半導体ウェハ１０をダイシングして半導体ウェハ１０を複数の半導体チップ２０に分割する分割工程（図３のＳ３）では、半導体チップ２０の中心領域２０Ａとダイシングテープの接着力が相対的に高く調整されているので、ダイシングテープが半導体ウェハ１０を保持する保持力が確保されている。一方、半導体チップ２０をダイシングテープからピックアップするピックアップ工程（図３のＳ４）では、半導体チップ２０の周縁領域２０Ｂとダイシングテープの接着力が相対的に低く調整されているので、ダイシングテープが半導体チップ２０の周縁部から剥離され易い。このように、上記の製造方法によると、ダイシングテープが半導体ウェハ１０を保持する保持力を確保しつつ、ダイシングテープの剥離不良を改善することができる。 As shown in FIGS. 9 and 10, when the groove 10A is formed in the peripheral region 20B of the semiconductor chip 20, when the dicing tape is attached, the dicing tape at the position corresponding to the groove 10A is the semiconductor wafer 10. Since the state is separated from the back surface of the semiconductor chip 20, the adhesion area between the peripheral region 20B of the semiconductor chip 20 and the dicing tape is reduced. As described above, the adhesive force of the dicing tape attached to the back surface of the semiconductor wafer 10 is adjusted to be relatively high at the position corresponding to the central region 20A of the semiconductor chip 20, and corresponds to the peripheral region 20B of the semiconductor chip 20. Adjusted relatively low in position. As a result, in the division step of dicing the semiconductor wafer 10 and dividing the semiconductor wafer 10 into a plurality of semiconductor chips 20 (S3 in FIG. 3), the adhesive force between the central region 20A of the semiconductor chip 20 and the dicing tape is relatively high. Since the adjustment is made, the holding force for the dicing tape to hold the semiconductor wafer 10 is secured. On the other hand, in the pick-up process of picking up the semiconductor chip 20 from the dicing tape (S4 in FIG. 3), the adhesive force between the peripheral region 20B of the semiconductor chip 20 and the dicing tape is adjusted to be relatively low, so that the dicing tape is the semiconductor chip. It is easily peeled off from the peripheral edge of 20. As described above, according to the above-mentioned manufacturing method, it is possible to improve the peeling defect of the dicing tape while ensuring the holding force for the dicing tape to hold the semiconductor wafer 10.

溝１０Ａを形成する工程は、半導体ウェハ１０を加工する加工工程（図３のＳ１）において実施される。例えば、蒸着技術を利用して金属膜１６を成膜するときに、半導体チップ２０の周縁領域２０Ｂに対応する位置を遮蔽する遮蔽マスクを設置し、半導体チップ２０の周縁領域２０Ｂに対応する位置に金属膜１６が形成されないようにしてもよい。このように、半導体ウェハ１０を加工する加工工程（図３のＳ１）において、溝１０Ａを容易に形成することができる。 The step of forming the groove 10A is carried out in a processing step (S1 of FIG. 3) for processing the semiconductor wafer 10. For example, when a metal film 16 is formed by using a thin film deposition technique, a shielding mask that shields a position corresponding to the peripheral region 20B of the semiconductor chip 20 is installed at a position corresponding to the peripheral region 20B of the semiconductor chip 20. The metal film 16 may not be formed. As described above, the groove 10A can be easily formed in the processing step (S1 in FIG. 3) for processing the semiconductor wafer 10.

なお、図９及び図１０の例では、半導体ウェハ１０の裏面構造のうちの金属膜１６の有無によって溝１０Ａが形成されていた。しかしながら、ダイシングテープとの接着面積を低下させるためには、半導体ウェハ１０の裏面に溝が形成されていればよく、そのような溝は様々な構成によって実現し得る。以下、半導体ウェハ１０の裏面に溝を形成する形成方法を例示する。 In the examples of FIGS. 9 and 10, the groove 10A was formed depending on the presence or absence of the metal film 16 in the back surface structure of the semiconductor wafer 10. However, in order to reduce the adhesive area with the dicing tape, it is sufficient that a groove is formed on the back surface of the semiconductor wafer 10, and such a groove can be realized by various configurations. Hereinafter, a method for forming a groove on the back surface of the semiconductor wafer 10 will be illustrated.

半導体基板１２の裏面を被膜するニッケルシリサイド膜１４は、半導体基板１２の裏面にニッケル膜を成膜した後に、レーザーアニール処理を利用したシリサイド化によって形成される。このレーザーアニール処理において、半導体チップ２０の周縁領域２０Ｂに対応する位置に成膜されたニッケル膜に対して追加でレーザーを照射してもよい。追加でレーザー照射を実施すると、中心領域２０Ａよりも周縁領域２０Ｂに対応する位置に形成されたニッケルシリサイド膜１４の表面粗さが増大し、周縁領域２０Ｂに対応する位置に形成されたニッケルシリサイド膜１４の表面に凹凸が形成される。このため、金属膜１６を成膜したときに、ニッケルシリサイド膜１４の凹凸を反映して周縁領域２０Ｂに対応した位置に成膜される金属膜１６の表面にも凹凸が形成される。これにより、半導体ウェハ１０の裏面のうちの半導体チップ２０の周縁領域２０Ｂに対応する位置に溝が形成される。 The nickel silicide film 14 that coats the back surface of the semiconductor substrate 12 is formed by forming a nickel film on the back surface of the semiconductor substrate 12 and then silicidizing it using a laser annealing treatment. In this laser annealing treatment, the nickel film formed at a position corresponding to the peripheral region 20B of the semiconductor chip 20 may be additionally irradiated with a laser. When additional laser irradiation is performed, the surface roughness of the nickel silicide film 14 formed at a position corresponding to the peripheral region 20B is increased from that of the central region 20A, and the nickel silicide film formed at a position corresponding to the peripheral region 20B. Unevenness is formed on the surface of 14. Therefore, when the metal film 16 is formed, the unevenness is also formed on the surface of the metal film 16 formed at a position corresponding to the peripheral region 20B, reflecting the unevenness of the nickel silicide film 14. As a result, a groove is formed at a position corresponding to the peripheral region 20B of the semiconductor chip 20 on the back surface of the semiconductor wafer 10.

また、半導体基板１２の裏面のうちの半導体チップ２０の周縁領域２０Ｂに対応する位置に、ドライエッチング技術を利用して溝を形成してもよい。半導体基板１２の裏面に溝が形成されていると、その溝を反映してニッケルシリサイド膜１４及び金属膜１６にも溝が形成される。これにより、半導体ウェハ１０の裏面のうちの半導体チップ２０の周縁領域２０Ｂに対応する位置に溝が形成される。 Further, a groove may be formed on the back surface of the semiconductor substrate 12 at a position corresponding to the peripheral region 20B of the semiconductor chip 20 by using a dry etching technique. When a groove is formed on the back surface of the semiconductor substrate 12, the groove is also formed on the nickel silicide film 14 and the metal film 16 reflecting the groove. As a result, a groove is formed at a position corresponding to the peripheral region 20B of the semiconductor chip 20 on the back surface of the semiconductor wafer 10.

上記したように、本明細書が開示する製造方法によれば、ダイシングテープが半導体ウェハを保持する保持力を確保しつつ、ダイシングテープの剥離不良を改善することができる。背景技術でも説明したように、ダイシングテープの剥離不良が生じると、半導体チップの破損が懸念される。このような破損は、半導体チップが薄い場合に特に問題となり得る。通常、半導体基板の材料に炭化珪素が用いられている場合、その破壊電界強度の高さから半導体基板が薄層化される。このため、半導体基板の材料に炭化珪素が用いられている場合、半導体チップが薄く構成されていることが多く、ダイシングテープの剥離不良による半導体チップの破損という問題が顕在化する。本明細書が開示する技術は、このような場合に対処することができる。すなわち、本明細書が開示する技術は、半導体基板の材料が炭化珪素の場合に特に有用である。 As described above, according to the manufacturing method disclosed in the present specification, it is possible to improve the peeling defect of the dicing tape while ensuring the holding force of the dicing tape to hold the semiconductor wafer. As explained in the background technology, if the dicing tape is poorly peeled off, there is a concern that the semiconductor chip may be damaged. Such damage can be particularly problematic when the semiconductor chip is thin. Usually, when silicon carbide is used as the material of the semiconductor substrate, the semiconductor substrate is thinned due to its high breaking electric field strength. For this reason, when silicon carbide is used as the material of the semiconductor substrate, the semiconductor chip is often formed thin, and the problem of damage to the semiconductor chip due to poor peeling of the dicing tape becomes apparent. The techniques disclosed herein can address such cases. That is, the technique disclosed herein is particularly useful when the material of the semiconductor substrate is silicon carbide.

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 Although specific examples of the present invention have been described in detail above, these are merely examples and do not limit the scope of claims. The techniques described in the claims include various modifications and modifications of the specific examples illustrated above. The technical elements described herein or in the drawings exhibit their technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the techniques illustrated in the present specification or drawings achieve a plurality of objectives at the same time, and achieving one of the objectives itself has technical usefulness.

１０ ：半導体ウェハ
２０ ：半導体チップ
２０Ａ ：中心領域
２０Ｂ ：周縁領域
３０ ：ダイシングライン
４０ ：ダイシングテープ 10: Semiconductor wafer 20: Semiconductor chip 20A: Central area 20B: Peripheral area 30: Dicing line 40: Dicing tape

Claims (6)

半導体チップの製造方法であって、
半導体ウェハを加工する加工工程と、
前記半導体ウェハの一方の主面をダイシングテープの一方の主面に貼り付ける貼付工程と、
前記半導体ウェハをダイシングラインに沿ってダイシングし、前記半導体ウェハを複数の半導体チップに分割する分割工程と、
前記半導体チップを前記ダイシングテープからピックアップするピックアップ工程と、を備えており、
前記半導体チップを、中心領域と、前記中心領域の周囲であって前記ダイシングラインに隣接した周縁領域と、に区画したときに、前記半導体チップと前記ダイシングテープの接着力が、前記中心領域よりも前記周縁領域の少なくとも一部において低く調整されている、半導体チップの製造方法。 A method for manufacturing semiconductor chips
The processing process for processing semiconductor wafers and
A sticking step of sticking one main surface of the semiconductor wafer to one main surface of the dicing tape,
A division step of dicing the semiconductor wafer along a dicing line and dividing the semiconductor wafer into a plurality of semiconductor chips.
It includes a pickup process for picking up the semiconductor chip from the dicing tape.
When the semiconductor chip is divided into a central region and a peripheral region around the central region and adjacent to the dicing line, the adhesive force between the semiconductor chip and the dicing tape is higher than that of the central region. A method for manufacturing a semiconductor chip, which is adjusted to be low in at least a part of the peripheral region. 前記貼付工程の後であって前記ピックアップ工程の前に、前記半導体チップの前記中心領域に対応する位置の前記ダイシングテープを遮蔽するとともに前記半導体チップの前記周縁領域の少なくとも一部に対応する位置の前記ダイシングテープを露出させる遮蔽マスク越しに、前記ダイシングテープに光を照射する照射工程、をさらに有しており、
前記ダイシングテープが、光硬化型粘着シートである、請求項１に記載の半導体チップの製造方法。 After the sticking step and before the pick-up step, the dicing tape at a position corresponding to the central region of the semiconductor chip is shielded and at a position corresponding to at least a part of the peripheral region of the semiconductor chip. It further includes an irradiation step of irradiating the dicing tape with light through a shielding mask that exposes the dicing tape.
The method for manufacturing a semiconductor chip according to claim 1, wherein the dicing tape is a photocurable pressure-sensitive adhesive sheet. 前記貼付工程は、
前記半導体チップの前記中心領域に対応する位置の前記ダイシングテープに接触するとともに前記半導体チップの前記周縁領域の少なくとも一部に対応する位置の前記ダイシングテープには接触しない加圧調整板を用いて前記ダイシングテープを前記半導体ウェハに向けて押圧させる押圧工程、を有する、請求項１に記載の半導体チップの製造方法。 The pasting process is
The pressure adjusting plate is used so as to contact the dicing tape at a position corresponding to the central region of the semiconductor chip and not to contact the dicing tape at a position corresponding to at least a part of the peripheral region of the semiconductor chip. The method for manufacturing a semiconductor chip according to claim 1, further comprising a pressing step of pressing the dicing tape toward the semiconductor wafer. 前記加工工程は、
前記半導体ウェハの前記一方の主面側であって前記半導体チップの前記周縁領域の少なくとも一部に溝を形成する溝形成工程、を有する、請求項１に記載の半導体装置の製造方法。 The processing process is
The method for manufacturing a semiconductor device according to claim 1, further comprising a groove forming step of forming a groove on at least a part of the peripheral region of the semiconductor chip on the one main surface side of the semiconductor wafer. 前記溝は、前記半導体チップの前記中心領域の周囲を一巡するように前記周縁領域内に形成されている、請求項４に記載の半導体チップの製造方法。 The method for manufacturing a semiconductor chip according to claim 4, wherein the groove is formed in the peripheral region so as to go around the central region of the semiconductor chip. 前記溝の複数個が、前記半導体チップの前記周縁領域に分散して形成されている、請求項４に記載の半導体チップの製造方法。 The method for manufacturing a semiconductor chip according to claim 4, wherein a plurality of the grooves are dispersedly formed in the peripheral region of the semiconductor chip.
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