JP2020174165A - Manufacturing method of semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置の製造方法に関し、例えばフィールドプレートを備えた半導体装置に好適に利用できるものである。 The present invention relates to a method for manufacturing a semiconductor device, and can be suitably used for, for example, a semiconductor device provided with a field plate.
高耐圧製品の半導体チップにおいて、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のような複数の半導体素子が形成されている素子形成領域を囲むように、半導体チップの外周領域であるターミネーション領域にガードリングが形成されている場合がある。そして、ターミネーション領域における耐圧向上を目的として、複数の半導体素子とガードリングとの間に、多重のフィールドプレートが形成されている場合がある。このようなフィールドプレートが設けられていることで、半導体素子からガードリングへ向かう方向に空乏層を延ばせるので、複数の半導体素子に印加される高電圧に伴う高電界を緩和することができる。 In semiconductor chips of high withstand voltage products, a guard ring is provided in the termination region, which is the outer peripheral region of the semiconductor chip, so as to surround the element forming region in which a plurality of semiconductor elements such as MOSFETs (Metal Oxide Semiconductor Field Effect Transistor) are formed. It may be formed. Then, for the purpose of improving the withstand voltage in the termination region, a plurality of field plates may be formed between the plurality of semiconductor elements and the guard ring. By providing such a field plate, the depletion layer can be extended in the direction from the semiconductor element toward the guard ring, so that the high electric field associated with the high voltage applied to the plurality of semiconductor elements can be relaxed.
特許文献１には、ターミネーション領域に設けられた複数のフィールドリミッティングリングのうちの一つにフィールドプレートを電気的に接続させる技術が開示されている。ここで、フィールドプレートとなる配線は、窒化タングステンからなるバリアメタル膜と、アルミニウムからなる導電性膜とからなる。
また、特許文献２には、ターミネーション領域に複数のフィールドリミッティングリングおよび複数のフィールドプレートを設ける技術が開示されている。
Further,
ターミネーション領域におけるフィールドプレートには、例えば１０００Ｖ以上のサージ電圧が加えられる場合もある。導電性膜をパターニングすることで複数のフィールドプレートを形成する際に、各フィールドプレート間に導電性膜の残渣が存在していると、フィールドプレートと残渣との間において、サージ電流が発生し易くなる。その結果、各フィールドプレート間における絶縁耐性が劣化し、半導体装置の信頼性が低下するという問題が生じる。 For example, a surge voltage of 1000 V or more may be applied to the field plate in the termination region. When forming a plurality of field plates by patterning the conductive film, if a residue of the conductive film is present between the field plates, a surge current is likely to occur between the field plate and the residue. Become. As a result, there arises a problem that the dielectric strength between the field plates deteriorates and the reliability of the semiconductor device decreases.
その他の課題および新規な特徴は、本明細書の記述および添付図面から明らかになる。 Other issues and novel features will become apparent from the description and accompanying drawings herein.
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。 A brief overview of typical embodiments disclosed in the present application is as follows.
一実施の形態である半導体装置の製造方法は、複数の半導体素子が形成される素子形成領域、および、平面視において前記素子形成領域を囲むターミネーション領域を備え、（ａ）半導体基板上に層間絶縁膜を形成する工程、（ｂ）層間絶縁膜上にバリアメタル膜を形成する工程、（ｃ）バリアメタル膜上に導電性膜を形成する工程、を有する。また、半導体装置の製造方法は、（ｄ）異方性エッチング処理によって導電性膜およびバリアメタル膜を選択的にパターニングすることで、ターミネーション領域における層間絶縁膜上に、複数のフィールドプレートを形成する工程、（ｅ）複数のフィールドプレート間において、導電性膜よりもバリアメタル膜の方がエッチングされ易い条件を備えた等方性エッチング処理を行う工程、を有する。 The method for manufacturing a semiconductor device according to one embodiment includes an element forming region in which a plurality of semiconductor elements are formed and a termination region surrounding the element forming region in a plan view, and (a) interlayer insulation on a semiconductor substrate. It has a step of forming a film, (b) a step of forming a barrier metal film on an interlayer insulating film, and (c) a step of forming a conductive film on the barrier metal film. Further, in the method for manufacturing a semiconductor device, a plurality of field plates are formed on an interlayer insulating film in a termination region by (d) selectively patterning a conductive film and a barrier metal film by anisotropic etching treatment. The step (e) includes a step of performing an isotropic etching process between a plurality of field plates under a condition that the barrier metal film is more easily etched than the conductive film.
一実施の形態によれば、半導体装置の信頼性を向上させることができる。 According to one embodiment, the reliability of the semiconductor device can be improved.
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。 In the following embodiments, when necessary for convenience, the description will be divided into a plurality of sections or embodiments, but unless otherwise specified, they are not unrelated to each other, and one is the other. It is related to some or all of the modified examples, details, supplementary explanations, etc. In addition, in the following embodiments, when the number of elements (including the number, numerical value, quantity, range, etc.) is referred to, when it is specified in particular, or when it is clearly limited to a specific number in principle, etc. Except, the number is not limited to the specific number, and may be more than or less than the specific number. Furthermore, in the following embodiments, the components (including element steps, etc.) are not necessarily essential unless otherwise specified or clearly considered to be essential in principle. Needless to say. Similarly, in the following embodiments, when referring to the shape, positional relationship, etc. of a component or the like, the shape is substantially the same unless otherwise specified or when it is considered that it is not apparent in principle. Etc., etc. shall be included. This also applies to the above numerical values and ranges.
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。 Hereinafter, embodiments will be described in detail with reference to the drawings. In all the drawings for explaining the embodiment, members having the same function are designated by the same reference numerals, and the repeated description thereof will be omitted. Further, in the following embodiments, the description of the same or similar parts is not repeated in principle except when it is particularly necessary.
また、実施の形態で用いられる図面では、図面を見易くするために、断面図であってもハッチングが省略される場合もあるし、平面図であってもハッチングが付される場合もある。 Further, in the drawing used in the embodiment, in order to make the drawing easier to see, hatching may be omitted even in the cross-sectional view, or hatching may be added even in the plan view.
また、実施の形態において、例えば「ＡはＢと平面視において重なる」と説明した場合、それは「断面視において、Ａの少なくとも一部が、Ｂの直下または直上に位置している」ことを意味する。ここで、断面視におけるＡおよびＢの関係は、互いに直接接している場合も含むし、互いに離間している場合も含む。 Further, in the embodiment, for example, when it is explained that "A overlaps with B in a plan view", it means that "at least a part of A is located directly below or directly above B in a cross-sectional view". To do. Here, the relationship between A and B in the cross-sectional view includes a case where they are in direct contact with each other and a case where they are separated from each other.
（実施の形態１）
以下、図面を参照しながら実施の形態１における半導体装置について詳細に説明する。図１は、実施の形態１における半導体装置である半導体チップＣＨＰの平面レイアウトを示している。半導体チップＣＨＰは、複数の半導体素子が形成される素子形成領域ＥＦＡと、平面視において素子形成領域ＥＦＡを囲むターミネーション領域ＴＡとを有する。実施の形態１における素子形成領域ＥＦＡには、半導体素子の一例としてＥＧＥ型構造のＩＧＢＴ（Insulated Gate Bipolar Transistor）が形成されている。
(Embodiment 1)
Hereinafter, the semiconductor device according to the first embodiment will be described in detail with reference to the drawings. FIG. 1 shows a planar layout of a semiconductor chip CHP, which is a semiconductor device according to the first embodiment. The semiconductor chip CHP has an element forming region EFA in which a plurality of semiconductor elements are formed, and a termination region TA surrounding the element forming region EFA in a plan view. In the element forming region EFA in the first embodiment, an IGBT (Insulated Gate Bipolar Transistor) having an EGE type structure is formed as an example of a semiconductor element.
図１に示されるように、素子形成領域ＥＦＡの大部分はエミッタ電位電極ＥＥで覆われており、エミッタ電位電極ＥＥの外周には、ゲート電位電極ＧＥが形成されている。エミッタ電位電極ＥＥの中央部付近の破線で囲まれた領域は、エミッタパッドＥＰであり、ゲート電位電極ＧＥの破線で囲まれた領域は、ゲートパッドＧＰである。エミッタ電位電極ＥＥおよびゲート電位電極ＧＥなどの各配線は、後述する絶縁膜ＰＩＱによって覆われているが、エミッタパッドＥＰ上およびゲートパッドＧＰ上において、絶縁膜ＰＩＱは除去されている。エミッタパッドＥＰ上およびゲートパッドＧＰ上に、ワイヤボンディングまたはクリップ（銅板）などの外部接続用端子が接続されることで、半導体チップＣＨＰが、他チップまたは配線基板などと電気的に接続される。 As shown in FIG. 1, most of the element forming region EFA is covered with the emitter potential electrode EE, and the gate potential electrode GE is formed on the outer periphery of the emitter potential electrode EE. The region surrounded by the broken line near the central portion of the emitter potential electrode EE is the emitter pad EP, and the region surrounded by the broken line of the gate potential electrode GE is the gate pad GP. Each wiring such as the emitter potential electrode EE and the gate potential electrode GE is covered with the insulating film PIQ described later, but the insulating film PIQ is removed on the emitter pad EP and the gate pad GP. By connecting terminals for external connection such as wire bonding or clips (copper plates) on the emitter pad EP and the gate pad GP, the semiconductor chip CHP is electrically connected to other chips or wiring boards.
ターミネーション領域ＴＡには、エミッタ電位電極ＥＥおよびゲート電位電極ＧＥを囲むように複数のフィールドプレートＦＰが形成され、複数のフィールドプレートＦＰは、ガードリング電極ＧＲＥによって囲まれている。なお、図１では３つのフィールドプレートＲＰおよび１つのガードリング電極ＧＲＥが例示されているが、これらの個数は必要に応じて変更可能である。また、複数のフィールドプレートＦＰおよびガードリング電極ＧＲＥは、エミッタ電位電極ＥＥおよびゲート電位電極ＧＥと同層の配線からなり、複数のフィールドプレートＦＰおよびガードリング電極ＧＲＥの各々の平面形状は環状である。 A plurality of field plate FPs are formed in the termination region TA so as to surround the emitter potential electrode EE and the gate potential electrode GE, and the plurality of field plate FPs are surrounded by the guard ring electrode GRE. Although three field plate RPs and one guard ring electrode GRE are illustrated in FIG. 1, the number of these can be changed as needed. Further, the plurality of field plate FPs and the guard ring electrode GRE are composed of wirings in the same layer as the emitter potential electrode EE and the gate potential electrode GE, and the planar shapes of the plurality of field plate FPs and the guard ring electrode GRE are annular. ..
実施の形態１の主な特徴は、フィールドプレートＦＰを形成するための製造工程に関連するが、このような特徴を説明する前に、素子形成領域ＥＦＡおよびターミネーション領域ＴＡの詳細な構造と、これらの製造工程の概要とを説明する。 The main features of the first embodiment relate to the manufacturing process for forming the field plate FP, but before explaining such features, the detailed structures of the device forming region EFA and the termination region TA and these The outline of the manufacturing process of the above is explained.
＜半導体装置の構造＞
図２は、図１に示されるＡ−Ａ線およびＢ−Ｂ線に沿った断面図である。すなわち、Ａ−Ａ断面は、素子形成領域ＥＦＡに形成されたＩＧＢＴの主要部を示し、Ｂ−Ｂ断面は、ターミネーション領域ＴＡに形成されたフィールドプレートＦＰなどの構造を示している。
<Structure of semiconductor device>
FIG. 2 is a cross-sectional view taken along the lines AA and BB shown in FIG. That is, the AA cross section shows the main part of the IGBT formed in the device forming region EFA, and the BB cross section shows the structure such as the field plate FP formed in the termination region TA.
＜＜素子形成領域ＥＦＡの構造＞＞
半導体基板ＳＵＢは例えばシリコン（Ｓｉ）のような半導体からなる。半導体基板ＳＵＢには、低濃度のｎ型の不純物領域であるドリフト領域（不純物領域）ＮＤが形成されている。ドリフト領域ＮＤは、予めｎ型の不純物が導入された半導体基板ＳＵＢを用意し、そのｎ型の半導体基板ＳＵＢをドリフト領域ＮＤとして用いることで形成されてもよい。または、ドリフト領域ＮＤは、ｐ型の半導体基板ＳＵＢを用意し、そのｐ型の半導体基板ＳＵＢ上にエピタキシャル法によって形成されてもよい。なお、実施の形態１では、ｎ型の半導体基板ＳＵＢ自体が、ｎ型のドリフト領域ＮＤを構成している場合を説明する。
<< Structure of element formation region EFA >>
The semiconductor substrate SUB is made of a semiconductor such as silicon (Si). A drift region (impurity region) ND, which is a low-concentration n-type impurity region, is formed on the semiconductor substrate SUB. The drift region ND may be formed by preparing a semiconductor substrate SUB into which n-type impurities have been introduced in advance and using the n-type semiconductor substrate SUB as the drift region ND. Alternatively, the drift region ND may be formed by preparing a p-type semiconductor substrate SUB and forming it on the p-type semiconductor substrate SUB by an epitaxial method. In the first embodiment, the case where the n-type semiconductor substrate SUB itself constitutes the n-type drift region ND will be described.
半導体基板ＳＵＢの裏面側には、ドリフト領域ＮＤよりも高い不純物濃度を有するｎ型のフィールドストップ領域（不純物領域）ＮＳ、ｐ型のコレクタ領域（不純物領域）ＰＣ、および、金属膜からなるコレクタ電位電極ＣＥが形成されている。コレクタ領域ＰＣには、コレクタ電位電極ＣＥを介して、ＩＧＢＴの動作時にコレクタ電位が印加される。 On the back surface side of the semiconductor substrate SUB, a collector potential composed of an n-type field stop region (impurity region) NS having a higher impurity concentration than the drift region ND, a p-type collector region (impurity region) PC, and a metal film. The electrode CE is formed. A collector potential is applied to the collector region PC via the collector potential electrode CE during the operation of the IGBT.
半導体基板ＳＵＢの表面側には、トレンチＴ１およびトレンチＴ２が形成されている。トレンチＴ１およびトレンチＴ２の内部には、ゲート絶縁膜ＧＦを介して、それぞれゲート電極Ｇ１およびゲート電極Ｇ２が埋め込まれている。図示はしないが、ゲート電極Ｇ１には、ゲート電位電極ＧＥが接続され、ゲート電位が印加される。また、ゲート電極Ｇ２には、エミッタ電位電極ＥＥが接続され、エミッタ電位が印加される。また、ゲート絶縁膜ＧＦは、例えば酸化シリコン膜であり、ゲート電極Ｇ１およびゲート電極Ｇ２は、例えばｎ型の不純物が導入された多結晶シリコン膜である。 Trench T1 and trench T2 are formed on the surface side of the semiconductor substrate SUB. The gate electrode G1 and the gate electrode G2 are embedded in the trench T1 and the trench T2, respectively, via the gate insulating film GF. Although not shown, the gate potential electrode GE is connected to the gate electrode G1 and the gate potential is applied. Further, the emitter potential electrode EE is connected to the gate electrode G2, and the emitter potential is applied. Further, the gate insulating film GF is, for example, a silicon oxide film, and the gate electrode G1 and the gate electrode G2 are, for example, a polycrystalline silicon film into which an n-type impurity is introduced.
ゲート電極Ｇ１とゲート電極Ｇ２との間のドリフト領域ＮＤには、ドリフト領域ＮＤよりも高い不純物濃度を有するｎ型のホールバリア領域（不純物領域）ＮＨＢが形成され、ホールバリア領域ＮＨＢの表面には、ｐ型のベース領域（不純物領域）ＰＢが形成されている。ベース領域ＰＢの一部には、ｎ型のエミッタ領域（不純物領域）ＮＥが形成されている。エミッタ領域ＮＥは、ゲート電極Ｇ１とコンタクトホールＣＨとの間に設けられ、ゲート電極Ｇ２とコンタクトホールＣＨとの間には設けられていない。 An n-type hole barrier region (impurity region) NHB having a higher impurity concentration than the drift region ND is formed in the drift region ND between the gate electrode G1 and the gate electrode G2, and the surface of the hole barrier region NHB is formed. , P-type base region (impurity region) PB is formed. An n-type emitter region (impurity region) NE is formed in a part of the base region PB. The emitter region NE is provided between the gate electrode G1 and the contact hole CH, and is not provided between the gate electrode G2 and the contact hole CH.
エミッタ領域ＮＥ上およびベース領域ＰＢ上には、ゲート絶縁膜ＧＦの一部が形成されており、このゲート絶縁膜ＧＦの一部、ゲート電極Ｇ１およびゲート電極Ｇ２の各々の上面には、例えば酸化シリコン膜またはＰＳＧ（Phospho Silicate Glass）膜のような絶縁膜からなる層間絶縁膜ＩＬが形成されている。そして、コンタクトホールＣＨが、ドリフト領域ＮＤに達するように、層間絶縁膜ＩＬおよびゲート絶縁膜ＧＦを貫通している。なお、コンタクトホールＣＨは、エミッタ領域ＮＥおよびベース領域ＰＢに接するように形成されている。 A part of the gate insulating film GF is formed on the emitter region NE and the base region PB, and the upper surface of each of the part of the gate insulating film GF, the gate electrode G1 and the gate electrode G2 is oxidized, for example. An interlayer insulating film IL made of an insulating film such as a silicon film or a PSG (Phospho Silicate Glass) film is formed. Then, the contact hole CH penetrates the interlayer insulating film IL and the gate insulating film GF so as to reach the drift region ND. The contact hole CH is formed so as to be in contact with the emitter region NE and the base region PB.
コンタクトホールＣＨの底部は、ベース領域ＰＢ内に位置し、ホールバリア領域ＮＨＢまでは達していない。コンタクトホールＣＨの底部の周囲には、ベース領域ＰＢよりも高い不純物濃度を有するｐ型のボディ領域（不純物領域）ＰＲが形成されている。ボディ領域ＰＲは、ベース領域ＰＢおよびホールバリア領域ＮＨＢに跨るように形成され、エミッタ領域ＮＥとは接しないように形成されている。なお、ボディ領域ＰＲは、コンタクトホールＣＨ内に埋め込まれるエミッタ電位電極ＥＥとの接触抵抗を低くするため、および、ラッチアップを防止するために設けられている。 The bottom of the contact hole CH is located within the base region PB and does not reach the hole barrier region NHB. A p-type body region (impurity region) PR having a higher impurity concentration than the base region PB is formed around the bottom of the contact hole CH. The body region PR is formed so as to straddle the base region PB and the hole barrier region NHB, and is formed so as not to be in contact with the emitter region NE. The body region PR is provided to reduce the contact resistance with the emitter potential electrode EE embedded in the contact hole CH and to prevent latch-up.
層間絶縁膜ＩＬ上には、エミッタ電位電極ＥＥが形成されており、コンタクトホールＣＨ内にはエミッタ電位電極ＥＥが埋め込まれている。従って、エミッタ領域ＮＥ、ベース領域ＰＢおよびボディ領域ＰＲにはエミッタ電位が印加される。 An emitter potential electrode EE is formed on the interlayer insulating film IL, and the emitter potential electrode EE is embedded in the contact hole CH. Therefore, the emitter potential is applied to the emitter region NE, the base region PB, and the body region PR.
エミッタ電位電極ＥＥ上には、保護膜として、例えばポリイミドなどの樹脂からなる絶縁膜ＰＩＱが形成されている。ここでは図示されていないが、絶縁膜ＰＩＱには、エミッタ電位電極ＥＥの一部およびゲート電位電極ＧＥの一部を露出するように、開口部が設けられている。すなわち、これらの開口部が形成されている領域が、図１において破線で示されるゲートパッドＧＰおよびエミッタパッドＥＰである。 An insulating film PIQ made of a resin such as polyimide is formed as a protective film on the emitter potential electrode EE. Although not shown here, the insulating film PIQ is provided with an opening so as to expose a part of the emitter potential electrode EE and a part of the gate potential electrode GE. That is, the region where these openings are formed is the gate pad GP and the emitter pad EP shown by the broken line in FIG.
また、ドリフト領域ＮＤには、ベース領域ＰＢよりも低い不純物濃度を有するｐ型のフローティング領域（不純物領域）ＰＦが形成されている。フローティング領域ＰＦは、ゲート電極Ｇ２が埋め込まれているトレンチＴ２よりも深い位置まで形成され、フローティング領域ＰＦの表面にはベース領域ＰＢが形成されている。なお、フローティング領域ＰＦには、ゲート電位電極ＧＥ、エミッタ電位電極ＥＥおよびコレクタ電位電極ＣＥの何れも接続されていない。また、素子形成領域ＥＦＡにおいて、Ａ−Ａ断面のようなＩＧＢＴが折り返すように形成されている。従って、フローティング領域ＰＦは、互いに隣接するゲート電極Ｇ２の間に形成されている。 Further, a p-type floating region (impurity region) PF having an impurity concentration lower than that of the base region PB is formed in the drift region ND. The floating region PF is formed to a position deeper than the trench T2 in which the gate electrode G2 is embedded, and a base region PB is formed on the surface of the floating region PF. In addition, none of the gate potential electrode GE, the emitter potential electrode EE, and the collector potential electrode CE is connected to the floating region PF. Further, in the element forming region EFA, the IGBT such as the AA cross section is formed so as to be folded back. Therefore, the floating region PF is formed between the gate electrodes G2 adjacent to each other.
実施の形態１におけるＥＧＥ型構造のＩＧＢＴでは、ゲート電極Ｇ１とコンタクトホールＣＨとの間の領域が主回路を構成し、ゲート電極Ｇ２とコンタクトホールＣＨとの間の領域が、主に寄生ｐ型ＭＯＳＦＥＴを構成している。 In the IGBT having the EGE type structure in the first embodiment, the region between the gate electrode G1 and the contact hole CH constitutes the main circuit, and the region between the gate electrode G2 and the contact hole CH is mainly a parasitic p-type. It constitutes a MOSFET.
寄生ｐ型ＭＯＳＦＥＴは、ｎ型のドリフト領域ＮＤからｐ型のフローティング領域ＰＦを通り、さらに、ｐ型のフローティング領域ＰＦ、ｎ型のホールバリア領域ＮＨＢおよびｐ型のベース領域ＰＢのうち、トレンチＴ２の底部に近い部分を通る電流経路により、正孔電流が流れることで動作する。すなわち、寄生ｐ型ＭＯＳＦＥＴは、エミッタ電位電極ＥＥに接続されるゲート電極Ｇ２をゲートとし、ｐ型のフローティング領域ＰＦをソースとし、ｐ型のベース領域ＰＢをドレインとし、ｎ型のホールバリア領域ＮＨＢをチャネルとすることで構成されている。これにより、ＩＧＢＴのターンオン時に、トレンチＴ２の底部付近に存在するホールがキャリアとして排出される。よって、フローティング領域ＰＦの電位変動を抑制することができる。 The parasitic p-type MOSFET passes from the n-type drift region ND to the p-type floating region PF, and further, among the p-type floating region PF, the n-type hall barrier region NHB, and the p-type base region PB, the trench T2 It operates by the flow of hole current through the current path that passes through the part near the bottom of the. That is, the parasitic p-type MOSFET uses the gate electrode G2 connected to the emitter potential electrode EE as a gate, the p-type floating region PF as the source, the p-type base region PB as the drain, and the n-type hall barrier region NHB. Is configured as a channel. As a result, when the IGBT is turned on, the holes existing near the bottom of the trench T2 are discharged as carriers. Therefore, the potential fluctuation of the floating region PF can be suppressed.
＜＜ターミネーション領域ＴＡの構造＞＞
ターミネーション領域ＴＡにおいて、ドリフト領域ＮＤには、複数のｐ型のフィールドリミッティングリング（不純物領域）ＰＦＬおよびｎ型のガードリング（不純物領域）ＮＧＲが形成されている。フィールドリミッティングリングＰＦＬおよびガードリングＮＧＲは、それぞれ平面視においてフィールドプレートＦＰおよびガードリング電極ＧＲＥに重なっている。このため、フィールドリミッティングリングＰＦＬおよびガードリングＮＧの各々の平面形状は環状である。すなわち、図１に示されるフィールドプレートＦＰおよびガードリング電極ＧＲＥの直下に、それぞれフィールドリミッティングリングＰＦＬおよびガードリングＮＧが形成されている。
<< Structure of termination area TA >>
In the termination region TA, a plurality of p-type field limiting ring (impurity region) PFL and n-type guard ring (impurity region) NGR are formed in the drift region ND. The field limiting ring PFL and the guard ring NGR overlap the field plate FP and the guard ring electrode GRE in a plan view, respectively. Therefore, the planar shapes of the field limiting ring PFL and the guard ring NG are annular. That is, the field limiting ring PFL and the guard ring NG are formed directly below the field plate FP and the guard ring electrode GRE shown in FIG. 1, respectively.
フィールドリミッティングリングＰＦＬ、ガードリングＮＧＲおよびドリフト領域ＮＤの各々の上面には、フィールド絶縁膜ＦＩが形成されている。フィールド絶縁膜ＦＩは、例えば酸化シリコン膜であり、ゲート絶縁膜ＧＦよりも厚い厚さを有する。フィールド絶縁膜ＦＩ上には、層間絶縁膜ＩＬが形成されている。 A field insulating film FI is formed on the upper surfaces of the field limiting ring PFL, the guard ring NGR, and the drift region ND. The field insulating film FI is, for example, a silicon oxide film, and has a thickness thicker than that of the gate insulating film GF. An interlayer insulating film IL is formed on the field insulating film FI.
ターミネーション領域ＴＡにおいて、コンタクトホールＣＨは、フィールドリミッティングリングＰＦＬまたはドリフト領域ＮＤに達するように、層間絶縁膜ＩＬおよびフィールド絶縁膜ＦＩを貫通している。なお、コンタクトホールＣＨは、フィールドリミッティングリングＰＦＬおよびガードリングＮＧＲに接するように形成され、コンタクトホールＣＨの底部の周囲には、ボディ領域ＰＲが形成されている。 In the termination region TA, the contact hole CH penetrates the interlayer insulating film IL and the field insulating film FI so as to reach the field limiting ring PFL or the drift region ND. The contact hole CH is formed so as to be in contact with the field limiting ring PFL and the guard ring NGR, and a body region PR is formed around the bottom of the contact hole CH.
ターミネーション領域ＴＡにおいて、層間絶縁膜ＩＬ上には、フィールドプレートＦＰおよびガードリング電極ＧＲＥが形成されており、フィールドリミッティングリングＰＦＬに接続されるコンタクトホールＣＨ内にはフィールドプレートＦＰが埋め込まれ、ガードリングＮＧＲに接続されるコンタクトホールＣＨ内にはガードリング電極ＧＲＥが埋め込まれている。 In the termination region TA, a field plate FP and a guard ring electrode GRE are formed on the interlayer insulating film IL, and the field plate FP is embedded in the contact hole CH connected to the field limiting ring PFL to guard. A guard ring electrode GRE is embedded in the contact hole CH connected to the ring NGR.
また、絶縁膜ＰＩＱは、各フィールドプレートＦＰの間、および、フィールドプレートＦＰとガードリング電極ＧＲＥとの間を埋め込むように、複数のフィールドプレートＦＰ上およびガードリング電極ＧＲＥ上に形成されている。 Further, the insulating film PIQ is formed on a plurality of field plate FPs and on the guard ring electrode GRE so as to be embedded between each field plate FP and between the field plate FP and the guard ring electrode GRE.
フィールドリミッティングリングＰＦＬは、電位が固定されていないフローティング状態となっている。素子形成領域ＥＦＡにおいて、エミッタ電位電極ＥＥとコレクタ電位電極ＣＥとの間に逆バイアス電圧が印加された場合、まず、素子形成領域ＥＦＡに最も近いフィールドリミッティングリングＰＦＬの周りに空乏層が形成される。逆バイアス電圧の増加に伴って空乏層がガードリングＮＧＲ側へ向かって伸びるので、アバランシェ降伏が発生する前に、空乏層は素子形成領域ＥＦＡから２番目に近いフィールドリミッティングリングＰＦＬに達する。このように、複数のフィールドリミッティングリングＰＦＬによて段階的に電界が緩和されるので、ターミネーション領域ＴＡに発生する電界を緩和することができる。 The field limiting ring PFL is in a floating state in which the potential is not fixed. When a reverse bias voltage is applied between the emitter potential electrode EE and the collector potential electrode CE in the device formation region EFA, a depletion layer is first formed around the field limiting ring PFL closest to the device formation region EFA. To. Since the depletion layer extends toward the guard ring NGR side as the reverse bias voltage increases, the depletion layer reaches the field limiting ring PFL, which is the second closest to the device formation region EFA, before the avalanche breakdown occurs. In this way, since the electric field is gradually relaxed by the plurality of field limiting rings PFL, the electric field generated in the termination region TA can be relaxed.
また、複数のフィールドリミッティングリングＰＦＬの上方には、複数のフィールドリミッティングリングＰＦＬの各々に接続されている複数の配線が設けられている。このため、これらの配線をフィールドプレートＦＰとして機能させることで、電界を更に緩和させることができる。 Further, above the plurality of field limiting ring PFLs, a plurality of wirings connected to each of the plurality of field limiting ring PFLs are provided. Therefore, by making these wirings function as the field plate FP, the electric field can be further relaxed.
＜半導体装置の製造方法＞
以下に、図３〜図１６を用いて、実施の形態１における半導体装置の製造方法について説明する。図３〜図９は、全体的な製造工程を示し、図１０〜図１６は、実施の形態１の主な特徴であるフィールドプレートＦＰの詳細な製造工程を示している。
<Manufacturing method of semiconductor devices>
Hereinafter, the method for manufacturing the semiconductor device according to the first embodiment will be described with reference to FIGS. 3 to 16. 3 to 9 show an overall manufacturing process, and FIGS. 10 to 16 show a detailed manufacturing process of the field plate FP, which is a main feature of the first embodiment.
図３は、ドリフト領域ＮＤ、ホールバリア領域ＮＨＢ、フローティング領域ＰＦおよびフィールドリミッティングリングＰＦＬの形成工程を示している。 FIG. 3 shows a process of forming a drift region ND, a hole barrier region NHB, a floating region PF, and a field limiting ring PFL.
まず、半導体基板ＳＵＢにｎ型のドリフト領域ＮＤを形成する。実施の形態１では、ドリフト領域ＮＤは、予めｎ型の不純物が導入された半導体基板ＳＵＢを用意し、そのｎ型の半導体基板ＳＵＢをドリフト領域ＮＤとして用いることで形成される。変形例として、ｐ型の半導体基板ＳＵＢを用意し、その半導体基板ＳＵＢ上にエピタキシャル法によってｎ型の半導体層を形成することで、その半導体層をドリフト領域ＮＤとして用いてもよい。 First, an n-type drift region ND is formed on the semiconductor substrate SUB. In the first embodiment, the drift region ND is formed by preparing a semiconductor substrate SUB into which n-type impurities have been introduced in advance and using the n-type semiconductor substrate SUB as the drift region ND. As a modification, a p-type semiconductor substrate SUB may be prepared, and an n-type semiconductor layer may be formed on the semiconductor substrate SUB by an epitaxial method to use the semiconductor layer as a drift region ND.
次に、フォトリソグラフィ技術およびイオン注入法によって、素子形成領域ＥＦＡにおけるドリフト領域ＮＤの表面に、ｎ型のホールバリア領域ＮＨＢおよびｐ型のフローティング領域ＰＦを形成し、ターミネーション領域ＴＡにおけるドリフト領域ＮＤの表面に、ｐ型のフィールドリミッティングリングＰＦＬを形成する。 Next, the n-type hole barrier region NHB and the p-type floating region PF are formed on the surface of the drift region ND in the device formation region EFA by the photolithography technique and the ion implantation method, and the drift region ND in the termination region TA is formed. A p-type field limiting ring PFL is formed on the surface.
図４は、フィールド絶縁膜ＦＩ、トレンチＴ１およびトレンチＴ２の形成工程を示している。 FIG. 4 shows a process of forming the field insulating film FI, the trench T1 and the trench T2.
まず、ドリフト領域ＮＤ上に、例えばＣＶＤ（Chemical Vapor Deposition）法によって、例えば酸化シリコン膜のような絶縁膜からなるフィールド絶縁膜ＦＩを形成する。次に、フォトリソグラフィ技術およびドライエッチング処理によって素子形成領域ＥＦＡにおけるフィールド絶縁膜ＦＩを除去することで、ターミネーション領域ＴＡにフィールド絶縁膜ＦＩを残す。 First, a field insulating film FI made of an insulating film such as a silicon oxide film is formed on the drift region ND by, for example, a CVD (Chemical Vapor Deposition) method. Next, the field insulating film FI in the device forming region EFA is removed by photolithography technology and dry etching processing to leave the field insulating film FI in the termination region TA.
次に、フォトリソグラフィ技術およびドライエッチング処理によってドリフト領域ＮＤをエッチングすることで、素子形成領域ＥＦＡにおけるドリフト領域ＮＤにトレンチＴ１およびトレンチＴ２を形成する。 Next, the trench T1 and the trench T2 are formed in the drift region ND in the device formation region EFA by etching the drift region ND by a photolithography technique and a dry etching process.
図５は、ゲート絶縁膜ＧＦ、ゲート電極Ｇ１およびゲート電極Ｇ２の形成工程を示している。 FIG. 5 shows a process of forming the gate insulating film GF, the gate electrode G1 and the gate electrode G2.
まず、半導体基板ＳＵＢに対して熱処理を行うことで、ホールバリア領域ＮＨＢ、フローティング領域ＰＦおよびフィールドリミッティングリングＰＦＬに含まれる不純物を拡散させる。この熱処理により、ホールバリア領域ＮＨＢは、トレンチＴ１およびトレンチＴ２の各々の底部付近にまで拡散し、フローティング領域ＰＦは、トレンチＴ１およびトレンチＴ２の各々の底部を覆うように、トレンチＴ１およびトレンチＴ２の各々の底部よりも深い位置まで拡散する。また、フィールドリミッティングリングＰＦＬは、フローティング領域ＰＦと同じ程度の深さまで拡散する。 First, the semiconductor substrate SUB is heat-treated to diffuse impurities contained in the hole barrier region NHB, the floating region PF, and the field limiting ring PFL. By this heat treatment, the hole barrier region NHB diffuses to the vicinity of the bottom of each of the trench T1 and the trench T2, and the floating region PF of the trench T1 and the trench T2 covers the bottom of each of the trench T1 and the trench T2. It diffuses deeper than the bottom of each. Further, the field limiting ring PFL diffuses to a depth similar to that of the floating region PF.
次に、半導体基板ＳＵＢに対して熱酸化処理を行うことで、トレンチＴ１の内壁、トレンチＴ２の内壁、ホールバリア領域ＮＨＢの上面およびフローティング領域ＰＦの上面に、例えば酸化シリコンからなるゲート絶縁膜ＧＦを形成する。 Next, by performing thermal oxidation treatment on the semiconductor substrate SUB, the inner wall of the trench T1, the inner wall of the trench T2, the upper surface of the hole barrier region NHB, and the upper surface of the floating region PF are covered with a gate insulating film GF made of, for example, silicon oxide. To form.
次に、トレンチＴ１の内部およびトレンチＴ２の内部を埋め込むように、例えばＣＶＤ法によって、ゲート絶縁膜ＧＦ上およびフィールド絶縁膜ＦＩ上に、例えばｎ型の不純物が導入された多結晶シリコンからなる導電性膜を形成する。次に、上記導電性膜に対してドライエッチング処理を行うことで、トレンチＴ１の外部およびトレンチＴ２の外部に形成されていた上記導電性膜を除去する。これにより、トレンチＴ１の内部およびトレンチＴ２の内部に残された上記導電性膜が、それぞれゲート電極Ｇ１およびゲート電極Ｇ２となる。 Next, a conductor made of polycrystalline silicon in which, for example, an n-type impurity is introduced onto the gate insulating film GF and the field insulating film FI by, for example, a CVD method so as to embed the inside of the trench T1 and the inside of the trench T2. Form a sex film. Next, the conductive film is dry-etched to remove the conductive film formed on the outside of the trench T1 and the outside of the trench T2. As a result, the conductive films left inside the trench T1 and inside the trench T2 become the gate electrode G1 and the gate electrode G2, respectively.
図６は、ベース領域ＰＢ、エミッタ領域ＮＥおよびガードリングＮＧＲの形成工程を示している。 FIG. 6 shows a process of forming a base region PB, an emitter region NE, and a guard ring NGR.
フォトリソグラフィ技術およびイオン注入法によって、素子形成領域ＥＦＡにおいて、フローティング領域ＰＦおよびホールバリア領域ＮＨＢの各々の表面にｐ型のベース領域ＰＢを形成する。次に、フォトリソグラフィ技術およびイオン注入法によって、素子形成領域ＥＦＡにおいて、ベース領域ＰＢの表面にｎ型のエミッタ領域ＮＥを形成し、ターミネーション領域ＴＡにおいて、ドリフト領域ＮＤの表面にｎ型のガードリングＮＧＲを形成する。 A p-type base region PB is formed on each surface of the floating region PF and the hole barrier region NHB in the device forming region EFA by photolithography technology and ion implantation method. Next, an n-type emitter region NE is formed on the surface of the base region PB in the device formation region EFA by photolithography technology and an ion implantation method, and an n-type guard ring is formed on the surface of the drift region ND in the termination region TA. Form NGR.
図７は、層間絶縁膜ＩＬ、コンタクトホールＣＨおよびボディ領域ＰＲの形成工程を示している。 FIG. 7 shows a process of forming the interlayer insulating film IL, the contact hole CH, and the body region PR.
まず、ゲート電極Ｇ１上、ゲート電極Ｇ２上、ゲート絶縁膜ＧＦ上およびフィールド絶縁膜ＦＩ上に、例えばＣＶＤ法によって、例えば酸化シリコン膜またはＰＳＧ膜からなる層間絶縁膜ＩＬを形成する。層間絶縁膜ＩＬの厚さは、例えば４００〜５００ｎｍである。 First, an interlayer insulating film IL composed of, for example, a silicon oxide film or a PSG film is formed on the gate electrode G1, the gate electrode G2, the gate insulating film GF, and the field insulating film FI by, for example, a CVD method. The thickness of the interlayer insulating film IL is, for example, 400 to 500 nm.
次に、フォトリソグラフィ技術およびドライエッチング処理によって、素子形成領域ＥＦＡにおいて、エミッタ領域ＮＥおよびベース領域ＰＢに達するように、層間絶縁膜ＩＬおよびゲート絶縁膜ＧＦに、複数のコンタクトホールＣＨを形成する。このとき、ターミネーション領域ＴＡにおいては、フィールドリミッティングリングＰＦまたはガードリングＮＧＲに達するように、層間絶縁膜ＩＬおよびフィールド絶縁膜ＦＩに、複数のコンタクトホールＣＨが形成される。 Next, a plurality of contact hole CHs are formed in the interlayer insulating film IL and the gate insulating film GF so as to reach the emitter region NE and the base region PB in the device forming region EFA by the photolithography technique and the dry etching process. At this time, in the termination region TA, a plurality of contact hole CHs are formed in the interlayer insulating film IL and the field insulating film FI so as to reach the field limiting ring PF or the guard ring NGR.
次に、イオン注入法によって、複数のコンタクトホールＣＨの各々の底部に、ｐ型のボディ領域ＰＲを形成する。その後、各不純物領域を活性化させるための熱処理が行われる。 Next, a p-type body region PR is formed at the bottom of each of the plurality of contact hole CHs by the ion implantation method. After that, a heat treatment is performed to activate each impurity region.
図８は、エミッタ電位電極ＥＥ、フィールドプレートＦＰおよびガードリング電極ＧＲＥの形成工程を示している。 FIG. 8 shows a process of forming the emitter potential electrode EE, the field plate FP, and the guard ring electrode GRE.
まず、複数のコンタクトホールＣＨを埋め込むように、層間絶縁膜ＩＬ上に、例えばアルミニウム膜を主体とする導電性膜を形成する。その後、フォトリソグラフィ技術およびドライエッチング処理によって、上記導電性膜をパターニングすることで、素子形成領域ＥＦＡにおいてエミッタ電位電極ＥＥが形成され、ターミネーション領域ＴＡにおいてフィールドプレートＦＰおよびガードリング電極ＧＲＥが形成される。また、図１に示されるゲート電位電極ＧＥも、上記導電性膜をパターニングすることで形成される。 First, a conductive film mainly composed of, for example, an aluminum film is formed on the interlayer insulating film IL so as to embed a plurality of contact hole CHs. Then, by patterning the conductive film by photolithography technology and dry etching processing, the emitter potential electrode EE is formed in the device forming region EFA, and the field plate FP and the guard ring electrode GRE are formed in the termination region TA. .. The gate potential electrode GE shown in FIG. 1 is also formed by patterning the conductive film.
このようにして、素子形成領域ＥＦＡにおいて、エミッタ領域ＮＥおよびボディ領域ＰＢに電気的に接続されるエミッタ電位電極ＥＥが形成される。また、ターミネーション領域ＴＡにおいて、フィールドリミッティングリングＰＦに接続されるフィールドプレートＦＰが形成され、ガードリングＮＧＲに接続されるガードリング電極ＧＲＥが形成される。なお、図示はしていないが、エミッタ電位電極ＥＥはゲート電極Ｇ２にも電気的に接続されている。 In this way, the emitter potential electrode EE electrically connected to the emitter region NE and the body region PB is formed in the device forming region EFA. Further, in the termination region TA, a field plate FP connected to the field limiting ring PF is formed, and a guard ring electrode GRE connected to the guard ring NGR is formed. Although not shown, the emitter potential electrode EE is also electrically connected to the gate electrode G2.
また、図８のターミネーション領域ＴＡにおいて破線で囲まれた領域は、図１０〜図１５に示される断面図に対応した領域であり、フィールドプレートＦＰなどの配線の詳細な製造工程ついては、後で図１０〜図１６を用いて説明する。 Further, the region surrounded by the broken line in the termination region TA in FIG. 8 is a region corresponding to the cross-sectional view shown in FIGS. 10 to 15, and the detailed manufacturing process of wiring such as the field plate FP will be described later. 10 to FIG. 16 will be described.
図９は、絶縁膜ＰＩＱの形成工程を示している。 FIG. 9 shows a process of forming the insulating film PIQ.
エミッタ電位電極ＥＥ、ゲート電位電極ＧＥ、フィールドプレートＦＰおよびガードリング電極ＧＲＥを覆うように、例えば塗布法によって、例えばポリイミドなどの樹脂からなる絶縁膜ＰＩＱを形成する。また、絶縁膜ＰＩＱは、互いに隣接するフィールドプレートＦＰの間、および、フィールドプレートＦＰとガードリング電極ＧＲＥとの間に埋め込まれている。その後、フォトリソグラフィ技術およびドライエッチング処理によって絶縁膜ＰＩＱの一部に開口部を形成することで、開口部からエミッタ電位電極ＥＥの一部およびゲート電位電極ＧＥの一部が露出する。これらの露出した領域が、図１に示されるエミッタパッドＥＰおよびゲートパッドＧＰとなる。 An insulating film PIQ made of a resin such as polyimide is formed by, for example, a coating method so as to cover the emitter potential electrode EE, the gate potential electrode GE, the field plate FP, and the guard ring electrode GRE. Further, the insulating film PIQ is embedded between the field plates FP adjacent to each other and between the field plate FP and the guard ring electrode GRE. After that, by forming an opening in a part of the insulating film PIQ by a photolithography technique and a dry etching process, a part of the emitter potential electrode EE and a part of the gate potential electrode GE are exposed from the opening. These exposed areas become the emitter pad EP and the gate pad GP shown in FIG.
図９の工程後に、半導体基板ＳＵＢの裏面側に、フィールドストップ領域ＮＳ、コレクタ領域ＰＣおよびコレクタ電位電極ＣＥが形成される。まず、半導体基板ＳＵＢの裏面側からイオン注入を行う。これにより、ｎ型のフィールドストップ領域ＮＳおよびｐ型のコレクタ領域ＰＣが形成される。次に、半導体基板ＳＵＢの裏面側で露出しているコレクタ領域ＰＣの表面に、例えばスパッタリング法またはＣＶＤ法によって、例えば窒化チタン膜などの金属膜からなるコレクタ電位電極ＣＥを形成する。 After the step of FIG. 9, the field stop region NS, the collector region PC, and the collector potential electrode CE are formed on the back surface side of the semiconductor substrate SUB. First, ion implantation is performed from the back surface side of the semiconductor substrate SUB. As a result, an n-type field stop region NS and a p-type collector region PC are formed. Next, a collector potential electrode CE made of a metal film such as a titanium nitride film is formed on the surface of the collector region PC exposed on the back surface side of the semiconductor substrate SUB by, for example, a sputtering method or a CVD method.
以上により、図２に示される半導体装置が製造される。 As described above, the semiconductor device shown in FIG. 2 is manufactured.
＜実施の形態１の主な特徴（フィールドプレートＦＰの詳細な製造工程）＞
上述のように、図１０〜図１６は、図８において破線で囲まれた領域を拡大した断面図である。以下に、図１０〜図１６を用いて、フィールドプレートＦＰなどの配線の詳細な形成工程、および、それらの特徴について説明する。実施の形態１において、フィールドプレートＦＰなどの配線は、アルミニウムを主体とする導電性膜と、バリアメタル膜とからなる。そして、より具体的には、上記導電性膜は、導電性膜ＡＬ１および導電性膜ＡＬ２の積層構造からなる。
<Main features of Embodiment 1 (detailed manufacturing process of field plate FP)>
As described above, FIGS. 10 to 16 are enlarged cross-sectional views of the region surrounded by the broken line in FIG. Hereinafter, the detailed forming process of wiring such as the field plate FP and the features thereof will be described with reference to FIGS. 10 to 16. In the first embodiment, the wiring of the field plate FP or the like is composed of a conductive film mainly made of aluminum and a barrier metal film. More specifically, the conductive film has a laminated structure of the conductive film AL1 and the conductive film AL2.
図１０は、バリアメタル膜ＢＭ、導電性膜ＡＬ１および導電性膜ＡＬ２の形成工程を示している。 FIG. 10 shows the steps of forming the barrier metal film BM, the conductive film AL1 and the conductive film AL2.
まず、層間絶縁膜ＩＬ上に、スパッタリング法またはＣＶＤ法によって、例えばチタンタングステン（ＴｉＷ）からなるバリアメタル膜ＢＭを形成する。バリアメタル膜ＢＭの厚さは、例えば２００ｎｍである。 First, a barrier metal film BM made of, for example, titanium tungsten (TiW) is formed on the interlayer insulating film IL by a sputtering method or a CVD method. The thickness of the barrier metal film BM is, for example, 200 nm.
次に、バリアメタル膜ＢＭ上に、スパッタリング法によって、添加物が添加された導電性膜ＡＬ１を形成する。導電性膜ＡＬ１は、例えばアルミニウム（Ａｌ）を主体とし、上記添加物は、例えばシリコン（Ｓｉ）である。アルミニウム膜中に０．５〜２．０％程度のシリコンが添加されていることで、導電性膜ＡＬ１の強度が向上する、または、エレクトロマイグレーション耐性が向上するなどの効果を得ることができる。また、導電性膜ＡＬ１の厚さは、例えば２．５〜３．０μｍである。 Next, the conductive film AL1 to which the additive is added is formed on the barrier metal film BM by a sputtering method. The conductive film AL1 is mainly composed of, for example, aluminum (Al), and the additive is, for example, silicon (Si). By adding about 0.5 to 2.0% of silicon to the aluminum film, it is possible to obtain effects such as improvement in the strength of the conductive film AL1 or improvement in electromigration resistance. The thickness of the conductive film AL1 is, for example, 2.5 to 3.0 μm.
次に、半導体基板ＳＵＢ（ウェハ）をチャンバから取り出し、導電性膜ＡＬ１の表面を大気に晒す。これにより、導電性膜ＡＬ１の表面には非常に薄い酸化膜（酸化アルミニウム膜）が形成される。次に、半導体基板ＳＵＢを再びチャンバ内に搭載し、導電性膜ＡＬ１上に、スパッタリング法によって導電性膜ＡＬ２を形成する。導電性膜ＡＬ２を構成する材料および厚さは、導電性膜ＡＬ１を構成する材料および厚さと同じである。 Next, the semiconductor substrate SUB (wafer) is taken out of the chamber, and the surface of the conductive film AL1 is exposed to the atmosphere. As a result, a very thin oxide film (aluminum oxide film) is formed on the surface of the conductive film AL1. Next, the semiconductor substrate SUB is mounted in the chamber again, and the conductive film AL2 is formed on the conductive film AL1 by the sputtering method. The material and thickness constituting the conductive film AL2 are the same as the material and thickness constituting the conductive film AL1.
このようにして形成された導電性膜ＡＬ１および導電性膜ＡＬ２は、それぞれ結晶粒界ＧＢを有するが、導電性膜ＡＬ１の表面に非常に薄い酸化膜が形成されているので、導電性膜ＡＬ１および導電性膜ＡＬ２の各々の結晶粒界ＧＢは、連続しておらず、互いに分断されている。また、図１０に示されるように、導電性膜ＡＬ２の表面は完全な平坦ではなく、導電性膜ＡＬ２の表面の一部に、ヒロック（突起部）ＨＬが形成されている場合もある。 The conductive film AL1 and the conductive film AL2 formed in this manner each have a grain boundary GB, but since a very thin oxide film is formed on the surface of the conductive film AL1, the conductive film AL1 And each grain boundary GB of the conductive film AL2 is not continuous and is separated from each other. Further, as shown in FIG. 10, the surface of the conductive film AL2 is not completely flat, and a hillock (projection) HL may be formed on a part of the surface of the conductive film AL2.
図１１は、析出物Ｒ１の析出工程を示している。 FIG. 11 shows a precipitation step of the precipitate R1.
まず、図１０の工程後、導電性膜ＡＬ２の形成に用いたチャンバから半導体基板ＳＵＢを取り出し、別のクールダウン用チャンバ内に半導体基板ＳＵＢを搬送する。クールダウン用チャンバ内の圧力を、例えば１〜４Ｔｏｒｒ程度に設定することで、導電性膜ＡＬ１および導電性膜ＡＬ２は急速に冷却され、導電性膜ＡＬ１および導電性膜ＡＬ２の各々の結晶粒界ＧＢに、析出物Ｒ１が析出される。 First, after the step of FIG. 10, the semiconductor substrate SUB is taken out from the chamber used for forming the conductive film AL2, and the semiconductor substrate SUB is conveyed into another chamber for cooling down. By setting the pressure in the cooling down chamber to, for example, about 1 to 4 Torr, the conductive film AL1 and the conductive film AL2 are rapidly cooled, and the grain boundaries of the conductive film AL1 and the conductive film AL2 are respectively. The precipitate R1 is deposited on the GB.
図１２は、レジストパターンＲＰの形成工程を示している。 FIG. 12 shows a process of forming the resist pattern RP.
導電性膜ＡＬ２上に、フィールドプレートＦＰとなる導電性膜ＡＬ２の一部を覆い、他の箇所を露出するような開口部を有するレジストパターンＲＰを形成する。 A resist pattern RP having an opening that covers a part of the conductive film AL2 to be the field plate FP and exposes other parts is formed on the conductive film AL2.
図１３は、フィールドプレートＦＰの形成工程を示している。なお、図１３以降の図面では、フィールドプレートＦＰ内における結晶粒界ＧＢおよび析出物Ｒ１の図示を省略している。 FIG. 13 shows a step of forming the field plate FP. In the drawings after FIG. 13, the illustration of the grain boundary GB and the precipitate R1 in the field plate FP is omitted.
まず、レジストパターンＲＰをマスクとして異方性エッチング処理を行うことで、導電性膜ＡＬ２、導電性膜ＡＬ１およびバリアメタル膜ＢＭを選択的にパターニングする。これにより、導電性膜ＡＬ２、導電性膜ＡＬ１およびバリアメタル膜ＢＭを有する複数のフィールドプレートＦＰが形成される。また、フィールドプレートＦＰと同層の配線であるエミッタ電位電極ＥＥ、ゲート電位電極ＧＥおよびガードリング電極ＧＲＥも、上記パターニングによって形成される。 First, the conductive film AL2, the conductive film AL1 and the barrier metal film BM are selectively patterned by performing an anisotropic etching process using the resist pattern RP as a mask. As a result, a plurality of field plate FPs having the conductive film AL2, the conductive film AL1 and the barrier metal film BM are formed. Further, the emitter potential electrode EE, the gate potential electrode GE, and the guard ring electrode GRE, which are the wirings in the same layer as the field plate FP, are also formed by the above patterning.
なお、上記異方性エッチング処理は、ドライエッチング処理であり、塩素ガスおよびアルゴンガスを含む混合ガスを用いて行われる。なお。この混合ガスには、ＣＨＦ３のような炭素、水素およびフッ素を含む分子からなるガスが加えられていてもよい。異方性のドライエッチング処理によってパターニングを行うことで、ウェットエッチング処理のような等方性エッチング処理と比較して、フィールドプレートＦＰなどの配線の形状を、ほぼ設計値通りに加工することができる。 The anisotropic etching process is a dry etching process, and is performed using a mixed gas containing chlorine gas and argon gas. In addition. A gas composed of molecules containing carbon, hydrogen and fluorine such as CHF 3 may be added to this mixed gas. By performing patterning by anisotropic dry etching processing, the shape of wiring such as field plate FP can be processed almost according to the design value as compared with isotropic etching processing such as wet etching processing. ..
その後、アッシング処理によってレジストパターンＲＰを除去する。次に、フィールドプレートＦＰおよび層間絶縁膜ＩＬの表面に対して、パーティクルの除去などを目的として、酢酸、アンモニアおよび過酸化水素などを含む溶液を用いた洗浄を行う。なお、この洗浄は、上記溶液に限定されず、酸性またはアルカリ性を示す種々の溶液によって行われてもよい。また、この洗浄工程の後に、必要に応じて酸化処理（不動態化処理）を行って、フィールドプレートＦＰの表面に薄い酸化膜（酸化アルミニウム膜）を形成してもよい。 After that, the resist pattern RP is removed by an ashing process. Next, the surfaces of the field plate FP and the interlayer insulating film IL are washed with a solution containing acetic acid, ammonia, hydrogen peroxide and the like for the purpose of removing particles and the like. The washing is not limited to the above solution, and may be performed by various solutions showing acidity or alkalinity. Further, after this cleaning step, if necessary, an oxidation treatment (passivation treatment) may be performed to form a thin oxide film (aluminum oxide film) on the surface of the field plate FP.
上記の各工程後、図１３に示されるように、各フィールドプレートＦＰ間に、導電性膜ＡＬ１または導電性膜ＡＬ２を構成する材料、および、バリアメタル膜ＢＭを構成する材料を含む残渣が形成されている場合がある。このような残渣が発生する原因としては、析出物Ｒ１に起因する場合と、ヒロックＨＬに起因する場合とがある。 After each of the above steps, as shown in FIG. 13, a residue containing the material constituting the conductive film AL1 or the conductive film AL2 and the material constituting the barrier metal film BM is formed between the field plates FP. May have been. The cause of the generation of such a residue may be due to the precipitate R1 or due to Khilok HL.
析出物Ｒ１に起因する場合では、異方性のドライエッチング処理時に析出物Ｒ１がエッチングマスクとして機能するので、析出物Ｒ１の下方に存在している導電性膜ＡＬ１およびバリアメタル膜ＢＭが、それぞれ残渣Ｒ２および残渣Ｒ３として残される。すなわち、各フィールドプレートＦＰ間に残された残渣には、析出物Ｒ１からなる残渣Ｒ１、導電性膜ＡＬ１からなる残渣Ｒ２およびバリアメタル膜ＢＭからなる残渣Ｒ３が含まれる。 When it is caused by the precipitate R1, the precipitate R1 functions as an etching mask during the anisotropic dry etching process, so that the conductive film AL1 and the barrier metal film BM existing below the precipitate R1 are respectively. It is left as residue R2 and residue R3. That is, the residue left between the field plate FPs includes the residue R1 composed of the precipitate R1, the residue R2 composed of the conductive film AL1, and the residue R3 composed of the barrier metal film BM.
ヒロックＨＬに起因する場合では、異方性のドライエッチング処理時に、ヒロックＨＬの厚さの分に相当する導電性膜ＡＬ１がエッチングされずに、残渣Ｒ２として残される。従って、残渣Ｒ２の下方に存在しているバリアメタル膜ＢＭも、残渣Ｒ３として残される。すなわち、各フィールドプレートＦＰ間に残された残渣には、導電性膜ＡＬ１からなる残渣Ｒ２およびバリアメタル膜ＢＭからなる残渣Ｒ３が含まれる。 In the case of hillock HL, the conductive film AL1 corresponding to the thickness of hillock HL is not etched and remains as the residue R2 during the anisotropic dry etching process. Therefore, the barrier metal film BM existing below the residue R2 is also left as the residue R3. That is, the residue left between the field plates FP includes the residue R2 made of the conductive film AL1 and the residue R3 made of the barrier metal film BM.
上述のように、フィールドリミッティングリングＰＦと、フィールドリミッティングリングＰＦに接続されているフィールドプレートＦＰとには、例えば１０００Ｖ以上のサージ電圧が加えられる場合もある。各フィールドプレートＦＰ間における層間絶縁膜ＩＬ上に、残渣Ｒ１〜Ｒ３のような導電性を有する残渣が存在していると、フィールドプレートＦＰと残渣との間において、サージ電流が発生し易くなる。その結果、各フィールドプレートＦＰ間における絶縁耐性が劣化し、半導体装置（半導体チップＣＨＰ）の信頼性が低下するという問題がある。従って、このような残渣を出来る限り取り除く必要がある。 As described above, a surge voltage of 1000 V or more may be applied to the field limiting ring PF and the field plate FP connected to the field limiting ring PF, for example. If a conductive residue such as residues R1 to R3 is present on the interlayer insulating film IL between the field plate FPs, a surge current is likely to occur between the field plate FPs and the residue. As a result, there is a problem that the dielectric strength between the field plate FPs deteriorates and the reliability of the semiconductor device (semiconductor chip CHP) decreases. Therefore, it is necessary to remove such residues as much as possible.
また、実施の形態１では、フィールドプレートＦＰの幅は、例えば１０．０〜２０．０μｍであり、各フィールドプレートＦＰ間の距離は、例えば５．０〜１０．０μｍである。また、析出物（残渣）Ｒ１に起因する残渣の幅（残渣Ｒ３の幅）は、０．２５μｍ以上であり、０．２５〜３．０μｍ程度であり、ヒロックＨＬに起因する残渣の幅（残渣Ｒ３の幅）は、２．０〜４．５μｍ程度である。これらのうち、上記絶縁耐性に特に影響を与える残渣の幅（残渣Ｒ３の幅）は、２．５μｍ以上である。 Further, in the first embodiment, the width of the field plate FP is, for example, 10.0 to 20.0 μm, and the distance between the field plate FPs is, for example, 5.0 to 10.0 μm. The width of the residue caused by the precipitate (residue) R1 (width of the residue R3) is 0.25 μm or more and about 0.25 to 3.0 μm, and the width of the residue caused by Hillock HL (residue). The width of R3) is about 2.0 to 4.5 μm. Of these, the width of the residue (width of the residue R3) that particularly affects the dielectric strength is 2.5 μm or more.
図１４は、等方性エッチング処理による残渣Ｒ１〜Ｒ３の剥離工程を示している。 FIG. 14 shows a step of peeling the residues R1 to R3 by the isotropic etching process.
各フィールドプレートＦＰ間において、等方性エッチング処理を行う。ここでは、残渣Ｒ３を除去することで、残渣Ｒ３の上方に存在している残渣Ｒ２および残渣Ｒ１を剥離すること（リフトオフ）に着目している。残渣Ｒ３は残渣Ｒ２に覆われているので、異方性エッチング処理では、残渣Ｒ３を完全に除去することが難しい。そこで、実施の形態１では、残渣Ｒ３の除去に等方性エッチング処理を用いている。 An isotropic etching process is performed between the field plates FP. Here, attention is paid to peeling (lift-off) the residue R2 and the residue R1 existing above the residue R3 by removing the residue R3. Since the residue R3 is covered with the residue R2, it is difficult to completely remove the residue R3 by the anisotropic etching treatment. Therefore, in the first embodiment, an isotropic etching treatment is used to remove the residue R3.
等方性エッチング処理は、残渣Ｒ２よりも残渣Ｒ３がエッチングされ易い条件で行うことが好ましい。その理由は、残渣Ｒ２を構成する材料は、フィールドプレートＦＰの主体である導電性膜ＡＬ１および導電性膜ＡＬ２であるので、残渣Ｒ２がエッチングされ易いということは、フィールドプレートＦＰの形状が大きく変化してしまうからである。そして、上述のように、残渣Ｒ３さえ除去すれば、残渣Ｒ２および残渣Ｒ１を剥離できるからである。 The isotropic etching treatment is preferably performed under conditions in which the residue R3 is more easily etched than the residue R2. The reason is that the materials constituting the residue R2 are the conductive film AL1 and the conductive film AL2, which are the main components of the field plate FP. Therefore, the fact that the residue R2 is easily etched means that the shape of the field plate FP changes significantly. Because it will be done. Then, as described above, the residue R2 and the residue R1 can be peeled off as long as the residue R3 is removed.
また、残渣Ｒ３を除去する代わりに、残渣Ｒ３の下方に存在している層間絶縁膜ＩＬを、例えばフッ酸などの等方性エッチング処理によって後退させることで、残渣Ｒ１〜Ｒ３を剥離することも考えられる。しかし、上述のように残渣の幅（残渣Ｒ３の幅）は０．２５〜４．５μｍ程度であり、層間絶縁膜ＩＬの厚さは４００〜５００ｎｍ程度である。従って、例えば残渣の幅が１μｍ程度であった場合には、残渣を剥離するために５００ｎｍ程度の層間絶縁膜ＩＬをエッチングすることになる。このため、更に幅の大きな残渣が存在している場合、層間絶縁膜ＩＬが無くなる恐れがある。更に、等方性エッチング処理のため、フィールドプレートＦＰの下方の層間絶縁膜ＩＬまで除去されることになる。 Further, instead of removing the residue R3, the interlayer insulating film IL existing below the residue R3 may be retreated by an isotropic etching treatment such as hydrofluoric acid to peel off the residues R1 to R3. Conceivable. However, as described above, the width of the residue (width of the residue R3) is about 0.25 to 4.5 μm, and the thickness of the interlayer insulating film IL is about 400 to 500 nm. Therefore, for example, when the width of the residue is about 1 μm, the interlayer insulating film IL of about 500 nm is etched in order to peel off the residue. Therefore, if a residue having a wider width is present, the interlayer insulating film IL may be lost. Further, due to the isotropic etching process, the interlayer insulating film IL below the field plate FP is also removed.
また、フィールドプレートＦＰとゲート電位電極ＧＥとの間、および、ゲート電位電極ＧＥとエミッタ電位電極ＥＥとの間（図１を参照）において、層間絶縁膜ＩＬが除去されると、トレンチＴ１またはトレンチＴ２の内部に形成されているゲート電極Ｇ１およびゲート電極Ｇ２が露出する恐れがある。そうすると、ゲート電極Ｇ１およびゲート電極Ｇ２が等方性エッチング処理に晒される恐れがある。 Further, when the interlayer insulating film IL is removed between the field plate FP and the gate potential electrode GE and between the gate potential electrode GE and the emitter potential electrode EE (see FIG. 1), the trench T1 or the trench is formed. The gate electrode G1 and the gate electrode G2 formed inside the T2 may be exposed. Then, the gate electrode G1 and the gate electrode G2 may be exposed to the isotropic etching process.
従って、層間絶縁膜ＩＬを除去するよりも、残渣Ｒ３を除去する方が有効である。このため、等方性エッチング処理は、層間絶縁膜ＩＬよりも残渣Ｒ３がエッチングされ易い条件で行うことが好ましい。 Therefore, it is more effective to remove the residue R3 than to remove the interlayer insulating film IL. Therefore, the isotropic etching treatment is preferably performed under conditions in which the residue R3 is more easily etched than the interlayer insulating film IL.
また、等方性エッチング処理の前後に行われる各洗浄（上述のパーティクル除去を目的とした洗浄、および、後述のポリマー除去を目的とした洗浄）では、残渣Ｒ３を含む残渣を除去することができない。 Further, in each cleaning performed before and after the isotropic etching treatment (cleaning for the purpose of removing particles described above and cleaning for removing the polymer described later), the residue containing the residue R3 cannot be removed. ..
以上を考慮して、図１４において行われる等方性エッチング処理は、ドライエッチング処理であり、例えばフッ素を含有する分子からなるガスと、アルゴンガスとを含む混合ガスを用いて行われる。フッ素を含有する分子は、例えばＣＦ４のような炭素およびフッ素を含有する分子、または、ＳＦ６のような硫黄およびフッ素を含有する分子である。ここで、エッチング時間は２０秒程度である。これにより、導電性膜ＡＬ１、導電性膜ＡＬ２および層間絶縁膜ＩＬのエッチングを出来る限り抑制しながら、残渣Ｒ３を選択的に除去できる。 In consideration of the above, the isotropic etching process performed in FIG. 14 is a dry etching process, and is performed using, for example, a mixed gas containing a gas composed of fluorine-containing molecules and an argon gas. Fluorine-containing molecules are, for example, carbon- and fluorine-containing molecules such as CF 4 , or sulfur- and fluorine-containing molecules such as SF 6 . Here, the etching time is about 20 seconds. Thereby, the residue R3 can be selectively removed while suppressing the etching of the conductive film AL1, the conductive film AL2 and the interlayer insulating film IL as much as possible.
また、このような等方性のドライエッチング処理により、シリコンである残渣Ｒ１もエッチングされ、除去される場合もある。図１４では、残渣Ｒ１（破線）が全てエッチングされた場合を例示している。また、等方性のドライエッチング処理によって、層間絶縁膜ＩＬは若干削られているが、そのエッチング量は、５０〜６０ｎｍ程度であった。 Further, by such an isotropic dry etching process, the residue R1 which is silicon may also be etched and removed. FIG. 14 illustrates a case where the residue R1 (broken line) is completely etched. Further, the interlayer insulating film IL was slightly scraped by the isotropic dry etching process, but the etching amount was about 50 to 60 nm.
また、等方性エッチング処理であるので、導電性膜ＡＬ１と層間絶縁膜ＩＬとの間に存在しているバリアメタル膜ＢＭは、導電性膜ＡＬ１の端部から導電性膜ＡＬ１の内側へ向かって後退している。この後退量が大きいと、導電性膜ＡＬ１の端部における電界強度が強くなる恐れがある。実施の形態１において、上記後退量は、３４０〜３８０ｎｍ程度であり、電界強度の上昇を許容できる範囲内であった。 Further, since the isotropic etching process is performed, the barrier metal film BM existing between the conductive film AL1 and the interlayer insulating film IL is directed from the end of the conductive film AL1 to the inside of the conductive film AL1. Is retreating. If this amount of retreat is large, the electric field strength at the end of the conductive film AL1 may increase. In the first embodiment, the amount of retreat was about 340 to 380 nm, which was within an allowable range for an increase in the electric field strength.
図１５は、ポリマー除去を目的とした洗浄工程、および、２流体ジェット洗浄工程を行った後の様子を示している。 FIG. 15 shows a state after performing the cleaning step for the purpose of removing the polymer and the two-fluid jet cleaning step.
まず、図１４における等方性のドライエッチング処理によって、導電性膜ＡＬ１および導電性膜ＡＬ２の各々の側壁などに付着したポリマーを除去するために、アルカリ性の現像液を用いて洗浄を行う。この現像液は、例えば図１２においてレジストパターンＲＰを現像する場合などに用いられる薬液である。 First, in order to remove the polymer adhering to the side walls of the conductive film AL1 and the conductive film AL2 by the isotropic dry etching process in FIG. 14, cleaning is performed using an alkaline developer. This developer is, for example, a chemical used when developing the resist pattern RP in FIG.
次に、各フィールドプレートＦＰ間における層間絶縁膜ＩＬの表面に対して、２流体ジェット洗浄（ミスト洗浄）を行う。２流体ジェット洗浄は、例えば窒素ガスのような不活性ガス雰囲気中において、ミスト状にされた洗浄液（例えば純水）を吹き付けることで行われる。ここで、洗浄時間は１５秒程度である。層間絶縁膜ＩＬの表面上には、残渣Ｒ２のように剥離された残渣が残されている場合があるが、この２流体ジェット洗浄によって、剥離された残渣を吹き飛ばすことができる。 Next, two-fluid jet cleaning (mist cleaning) is performed on the surface of the interlayer insulating film IL between the field plates FP. The two-fluid jet cleaning is performed by spraying a mist-like cleaning liquid (for example, pure water) in an atmosphere of an inert gas such as nitrogen gas. Here, the cleaning time is about 15 seconds. A peeled residue such as the residue R2 may be left on the surface of the interlayer insulating film IL, but the peeled residue can be blown off by this two-fluid jet cleaning.
ところで、実施の形態１では、図１０および図１１で説明したように、導電性膜ＡＬ１および導電性膜ＡＬ２を別々に形成することで、互いの結晶粒界ＧＢを分断し、それぞれ析出物Ｒ１を析出していた。 By the way, in the first embodiment, as described with reference to FIGS. 10 and 11, by forming the conductive film AL1 and the conductive film AL2 separately, the grain boundaries GB of each other are separated, and the precipitate R1 is formed respectively. Was precipitated.
図２４は、本願発明者らが検討した検討例における半導体装置の製造方法を示している。検討例では、実施の形態１と異なり、一度のスパッタリングによって、厚さの厚い導電性膜ＡＬ３のみを形成し、析出物Ｒ４を析出している。この場合、結晶粒界ＧＢが大きくなり、結晶粒界ＧＢに析出される析出物Ｒ４の形状も大きくなり易い。そうすると、析出物Ｒ４に起因する残渣の形状も大きくなる。 FIG. 24 shows a method of manufacturing a semiconductor device in a study example examined by the inventors of the present application. In the study example, unlike the first embodiment, only the thick conductive film AL3 is formed by one sputtering, and the precipitate R4 is deposited. In this case, the grain boundary GB tends to be large, and the shape of the precipitate R4 precipitated at the grain boundary GB tends to be large. Then, the shape of the residue caused by the precipitate R4 also becomes large.
従って、実施の形態１のように、導電性膜ＡＬ１および導電性膜ＡＬ２からなる２層構造を形成することで、仮に残渣が発生した場合における残渣の形状を小さくすることができる。なお、フィールドプレートＦＰの主体となる導電性膜は、導電性膜ＡＬ１および導電性膜ＡＬ２からなる２層構造に限られず、３層以上の構造であってもよい。 Therefore, by forming the two-layer structure composed of the conductive film AL1 and the conductive film AL2 as in the first embodiment, the shape of the residue can be reduced if the residue is generated. The conductive film that is the main component of the field plate FP is not limited to the two-layer structure composed of the conductive film AL1 and the conductive film AL2, and may have a structure of three or more layers.
図１６は、絶縁膜ＰＩＱの形成工程を示している。 FIG. 16 shows a step of forming the insulating film PIQ.
図９においても説明したように、絶縁膜ＰＩＱは、塗布法によって形成された膜でありポリイミドのような樹脂膜であり、塗布時においては粘度が高い膜である。このため、絶縁膜ＰＩＱは、互いに隣接するフィールドプレートＦＰの間だけでなく、バリアメタル膜ＢＭが後退した領域にも形成される。上述のように、バリアメタル膜ＢＭの後退によって、導電性膜ＡＬ１の端部における電界強度が強くなる恐れがあるが、バリアメタル膜ＢＭが後退した領域に、空気よりも誘電率の高い絶縁膜ＰＩＱを埋め込むことで、電界強度が緩和される。 As described in FIG. 9, the insulating film PIQ is a film formed by a coating method, a resin film such as polyimide, and has a high viscosity at the time of coating. Therefore, the insulating film PIQ is formed not only between the field plates FPs adjacent to each other but also in the region where the barrier metal film BM recedes. As described above, the retreat of the barrier metal film BM may increase the electric field strength at the end of the conductive film AL1, but in the region where the barrier metal film BM recedes, an insulating film having a higher dielectric constant than air. By embedding PIQ, the electric field strength is relaxed.
以上のように、実施の形態１によれば、各フィールドプレートＦＰ間において発生した残渣Ｒ１〜Ｒ３を適切に除去できるので、各フィールドプレートＦＰ間における絶縁耐性の劣化が抑制され、半導体装置（半導体チップＣＨＰ）の信頼性が向上する。 As described above, according to the first embodiment, the residues R1 to R3 generated between the field plate FPs can be appropriately removed, so that the deterioration of the dielectric strength between the field plate FPs is suppressed, and the semiconductor device (semiconductor). The reliability of the chip CHP) is improved.
（変形例１）
以下に図１７を用いて、実施の形態１の変形例１を説明する。図１７は、本願発明者らが測定した実験データであり、２．５μｍ以上の幅を有する残渣数と、クールダウン用チャンバ内の圧力との関係を示している。
(Modification example 1)
A modified example 1 of the first embodiment will be described below with reference to FIG. FIG. 17 is experimental data measured by the inventors of the present application, and shows the relationship between the number of residues having a width of 2.5 μm or more and the pressure in the cool-down chamber.
図１１で説明した析出物Ｒ１の析出工程において、クールダウン用チャンバ内の圧力を変化させることで、２．５μｍ以上の幅を有する残渣数が変化することが分かった。図１７に示されるように、圧力を１Ｔｏｒｒから２Ｔｏｒｒへ変更すると、２．５μｍ以上の幅を有する残渣数が減少している。すなわち、析出物Ｒ１の数が減少したことで、析出物Ｒ１に起因する残渣の数が抑制されたことが分かる。 In the precipitation step of the precipitate R1 described with reference to FIG. 11, it was found that the number of residues having a width of 2.5 μm or more changes by changing the pressure in the cooling-down chamber. As shown in FIG. 17, when the pressure is changed from 1 Torr to 2 Torr, the number of residues having a width of 2.5 μm or more is reduced. That is, it can be seen that the decrease in the number of precipitates R1 suppressed the number of residues caused by the precipitate R1.
また、圧力が２Ｔｏｒｒ以上となっても、残渣数に大きな変化はなかった。従って、クールダウン用チャンバ内の圧力が２Ｔｏｒｒ以上であれば、残渣数を減少させることができると言える。 Moreover, even if the pressure was 2 Torr or more, the number of residues did not change significantly. Therefore, it can be said that the number of residues can be reduced if the pressure in the cool-down chamber is 2 Torr or more.
また、クールダウン用チャンバ内に半導体基板ＳＵＢを保持する時間が３０秒の場合および１００秒の場合で、それぞれ実験したが、残渣数はあまり減少していない。この結果から、残渣数（析出物Ｒ１の数）の変動には、保持時間は大きく影響していないと判断できる。 Further, the experiment was carried out when the time for holding the semiconductor substrate SUB in the cool-down chamber was 30 seconds and 100 seconds, respectively, but the number of residues did not decrease so much. From this result, it can be judged that the retention time does not significantly affect the fluctuation of the number of residues (the number of precipitates R1).
（変形例２）
以下に図１８および図１９を用いて、実施の形態１の変形例２を説明する。図１８は、図１４で説明した等方性エッチング処理による残渣Ｒ１〜Ｒ３の剥離工程に対応する断面図である。図１９は、本願発明者らが測定した実験データであり、２．５μｍ以上の幅を有する残渣数と、等方性エッチング処理の時間と、図１５で説明した２流体ジェット洗浄の時間との関係を示している。
(Modification 2)
A
例えば２．５μｍ以上の幅を有する残渣が多数存在している場合、各々の残渣において、残渣Ｒ２の下方に存在する残渣Ｒ３の幅が大きい。そのため、図１４で説明した等方性エッチング処理の時間を延長する必要がある。図１４に示されるように、等方性エッチング処理の時間を４０秒以上とすることで、残渣数をほぼゼロにすることができた。また、図１５で説明した２流体ジェット洗浄の時間を１０５秒以上とすることで、残渣数を抑制できることも分かった。 For example, when a large number of residues having a width of 2.5 μm or more are present, the width of the residue R3 existing below the residue R2 is large in each residue. Therefore, it is necessary to extend the time of the isotropic etching process described with reference to FIG. As shown in FIG. 14, by setting the time of the isotropic etching treatment to 40 seconds or more, the number of residues could be made almost zero. It was also found that the number of residues can be suppressed by setting the two-fluid jet cleaning time described in FIG. 15 to 105 seconds or longer.
なお、図１８に示されるように、等方性エッチング処理の時間を延長したことで、層間絶縁膜ＩＬは更に削られているが、そのエッチング量は、７０〜１２０ｎｍ程度であった。また、導電性膜ＡＬ１と層間絶縁膜ＩＬとの間に存在しているバリアメタル膜ＢＭも、導電性膜ＡＬ１の端部から導電性膜ＡＬ１の内側へ向かって更に後退しており、その後退量は、１．６〜１．７μｍ程度であった。 As shown in FIG. 18, by extending the time of the isotropic etching treatment, the interlayer insulating film IL was further scraped, but the etching amount was about 70 to 120 nm. Further, the barrier metal film BM existing between the conductive film AL1 and the interlayer insulating film IL also recedes further inward from the end of the conductive film AL1 toward the inside of the conductive film AL1, and the retreat thereof. The amount was about 1.6 to 1.7 μm.
また、変形例２において開示した技術を、変形例１に組み合わせて適用してもよい。
Further, the technique disclosed in the
（変形例３）
以下に図２０〜図２３を用いて、実施の形態１の変形例３を説明する。図２０は、導電性膜ＡＬ１の端部周辺の電界強度のシミュレーション結果を示し、複数の等電位線を示している。図２１〜２３は、変形例２における図１８のようにバリアメタル膜ＢＭを更に後退させた後に、絶縁膜ＰＩＱを形成した場合の断面図である。
(Modification 3)
A modified example 3 of the first embodiment will be described below with reference to FIGS. 20 to 23. FIG. 20 shows a simulation result of the electric field strength around the end portion of the conductive film AL1 and shows a plurality of equipotential lines. 21 to 23 are cross-sectional views when the insulating film PIQ is formed after the barrier metal film BM is further retracted as shown in FIG. 18 in the modified example 2.
図２０に示されるように、バリアメタル膜ＢＭが後退した領域に、等電位線の数が増えると、局所的な電界強度が高まる。また、バリアメタル膜ＢＭが後退した領域には、樹脂膜のような絶縁膜ＰＩＱが形成されているが、絶縁膜ＰＩＱの誘電率が層間絶縁膜ＩＬの誘電率よりも低いと、等電位線の数が増え易くなる。なお、層間絶縁膜ＩＬの誘電率は例えば３．５〜３．９であり、絶縁膜ＰＩＱの誘電率は例えば２．８〜３．２である。 As shown in FIG. 20, when the number of equipotential lines increases in the region where the barrier metal film BM recedes, the local electric field strength increases. Further, an insulating film PIQ such as a resin film is formed in the region where the barrier metal film BM recedes, but if the dielectric constant of the insulating film PIQ is lower than the dielectric constant of the interlayer insulating film IL, the isopotential line is formed. The number of is likely to increase. The dielectric constant of the interlayer insulating film IL is, for example, 3.5 to 3.9, and the dielectric constant of the insulating film PIQ is, for example, 2.8 to 3.2.
図２１に示されるように、バリアメタル膜ＢＭの一部を裾をひくように残すことで、等電位線を遮断することができる。具体的には、バリアメタル膜ＢＭは、相対的に厚い厚さを有する第１箇所ＢＭａと、第１箇所ＢＭａよりも薄い厚さを有する第２箇所ＢＭｂとを含む。第２箇所ＢＭｂは、第１箇所ＢＭａよりも、導電性膜ＡＬ１の端部の近くに位置している。言い換えれば、導電性膜ＡＬ１と層間絶縁膜ＩＬとの間には、第１箇所ＢＭａが形成されている領域と、第２箇所ＢＭｂおよび絶縁膜ＰＩＱが形成されている領域とが存在している。更に言い換えれば、導電性膜ＡＬ１と第２箇所ＢＭｂとの間には、絶縁膜ＰＩＱが形成されている。 As shown in FIG. 21, equipotential lines can be blocked by leaving a part of the barrier metal film BM so as to pull the hem. Specifically, the barrier metal film BM includes a first portion BMb having a relatively thick thickness and a second portion BMb having a thickness thinner than that of the first portion BMa. The second portion BMb is located closer to the end portion of the conductive film AL1 than the first portion BMa. In other words, between the conductive film AL1 and the interlayer insulating film IL, there is a region where the first portion BMa is formed and a region where the second portion BMb and the insulating film PIQ are formed. .. In other words, an insulating film PIQ is formed between the conductive film AL1 and the second portion BMb.
また、図２２に示されるように、第２箇所ＢＭｂは、導電性膜ＡＬ１の端部から導電性膜ＡＬ１の内側に向かって、その厚さが厚くなるような形状であってもよい。すなわち、第２箇所ＢＭｂの厚さは均一でなくともよい。 Further, as shown in FIG. 22, the second portion BMb may have a shape in which the thickness thereof increases from the end portion of the conductive film AL1 toward the inside of the conductive film AL1. That is, the thickness of the second location BMb does not have to be uniform.
図２１および図２２のような第２箇所ＢＭｂを形成するためには、バリアメタル膜ＢＭを後退させるための等方性のドライエッチング処理の時間を調整することで達成できる。 The formation of the second location BMb as shown in FIGS. 21 and 22 can be achieved by adjusting the time of the isotropic dry etching process for retracting the barrier metal film BM.
図２３は、バリアメタル膜ＢＭが後退した領域に絶縁膜ＰＩＱが完全に埋め込まれておらず、空気ＡＩＲが存在している場合を示している。すなわち、導電性膜ＡＬ１、バリアメタル膜ＢＭの第２箇所ＢＭｂおよび絶縁膜ＰＩＱに囲まれた領域に、空気ＡＩＲが存在している。 FIG. 23 shows a case where the insulating film PIQ is not completely embedded in the region where the barrier metal film BM is retracted and the air AIR is present. That is, the air AIR exists in the region surrounded by the conductive film AL1, the second portion BMb of the barrier metal film BM, and the insulating film PIQ.
上述のように、絶縁膜ＰＩＱよりも誘電率の低い空気ＡＩＲが存在していると、バリアメタル膜ＢＭが後退した領域において、等電位線の数が増えやすくなる。しかしながら、空気ＡＩＲと層間絶縁膜ＩＬとの間に第２箇所ＢＭｂが存在しているので、等電位線を遮断することができる。 As described above, when the air AIR having a dielectric constant lower than that of the insulating film PIQ is present, the number of equipotential lines tends to increase in the region where the barrier metal film BM recedes. However, since the second location BMb is present between the air AIR and the interlayer insulating film IL, the equipotential lines can be blocked.
また、変形例３において開示した技術を、実施の形態１で適用してもよいし、変形例１に組み合わせて適用してもよい。 Further, the technique disclosed in the modified example 3 may be applied in the first embodiment, or may be applied in combination with the modified example 1.
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 Although the invention made by the present inventor has been specifically described above based on the embodiment, the present invention is not limited to the above embodiment and can be variously modified without departing from the gist thereof. Needless to say.
例えば、上記実施の形態では、半導体素子としてＥＧＥ型構造のＩＧＢＴを説明したが、ＩＧＢＴは、ＧＧＥＥ型構造またはＧＥ型構造のような他の構造であってもよい。 For example, in the above embodiment, the IGBT having an EGE type structure has been described as the semiconductor element, but the IGBT may have another structure such as a GGEE type structure or a GE type structure.
また、半導体素子はＩＧＢＴに限られず、半導体チップＣＨＰの外周にフィールドプレートＦＰを備えた高耐圧製品であれば、既存のパワーＭＯＳＦＥＴに適用することもできる。その場合、パワーＭＯＳＦＥＴは、エミッタ領域ＮＥおよびエミッタ電位電極ＥＥをソースとし、ドリフト領域ＮＤおよびコレクタ電位電極ＣＥをドレインとし、ゲート電極Ｇ１およびゲート電位電極ＧＥをゲートとして構成されていてもよい。 Further, the semiconductor element is not limited to the IGBT, and any high withstand voltage product provided with a field plate FP on the outer circumference of the semiconductor chip CHP can be applied to an existing power MOSFET. In that case, the power MOSFET may be configured with the emitter region NE and the emitter potential electrode EE as sources, the drift region ND and the collector potential electrode CE as drains, and the gate electrode G1 and the gate potential electrode GE as gates.
また、上記実施の形態では、半導体基板ＳＵＢがシリコン（Ｓｉ）からなる場合を説明したが、半導体基板ＳＵＢの材料は、炭化珪素（ＳｉＣ）などのような化合物半導体であってもよい。 Further, in the above embodiment, the case where the semiconductor substrate SUB is made of silicon (Si) has been described, but the material of the semiconductor substrate SUB may be a compound semiconductor such as silicon carbide (SiC).
ＡＩＲ 空気
ＡＬ１〜ＡＬ３ 導電性膜
ＢＭ バリアメタル膜
ＢＭａ バリアメタル膜の第１箇所
ＢＭｂ バリアメタル膜の第２箇所
ＣＥ コレクタ電位電極
ＣＨＰ 半導体チップ
ＣＨ コンタクトホール
ＥＥ エミッタ電位電極
ＥＦＡ 素子形成領域
ＥＰ エミッタパッド
ＦＩ フィールド絶縁膜
ＦＰ フィールドプレート
ＨＬ ヒロック（突起部）
Ｇ１、Ｇ２ ゲート電極
ＧＥ ゲート電位電極
ＧＦ ゲート絶縁膜
ＧＰ ゲートパッド
ＧＲＥ ガードリング電極
ＩＬ 層間絶縁膜
ＮＤ ドリフト領域
ＮＧＲ ガードリング
ＮＥ エミッタ領域
ＮＨＢ ホールバリア領域
ＮＳ フィールドストップ領域
ＰＢ ベース領域
ＰＦ フローティング領域
ＰＦＬ フィールドリミッティングリング
ＰＩＱ 保護膜
ＰＲ ボディ領域
Ｒ１、Ｒ４ 析出物（残渣）
Ｒ２、Ｒ３ 残渣
ＲＰ レジストパターン
ＳＵＢ 半導体基板
Ｔ１、Ｔ２ トレンチ
ＴＡ ターミネーション領域
AIR Air AL1-AL3 Conductive film BM Barrier metal film BMa Barrier metal film 1st location BMb Barrier metal film 2nd location CE Collector potential electrode CHP Semiconductor chip CH Contact hole EE Emitter potential electrode EFA Element formation region EP Emitter pad FI Field Insulation Film FP Field Plate HL Hillock (Protrusion)
G1, G2 Gate electrode GE Gate potential electrode GF Gate insulating film GP Gate pad GRE Guard ring electrode IL Interlayer insulating film ND Drift region NGR Guard ring NE Emitter region NHB Hall barrier region NS Field stop region PB Base region PF Floating region PFL Field limit Tingling PIQ protective film PR body region R1, R4 precipitate (residue)
R2, R3 Residual RP Resist pattern SUB Semiconductor substrate T1, T2 Trench TA Termination region
Claims (18)
（ａ）半導体基板上に、層間絶縁膜を形成する工程、
（ｂ）前記層間絶縁膜上に、バリアメタル膜を形成する工程、
（ｃ）前記バリアメタル膜上に、導電性膜を形成する工程、
（ｄ）異方性エッチング処理によって前記導電性膜および前記バリアメタル膜を選択的にパターニングすることで、前記ターミネーション領域における前記層間絶縁膜上に、複数のフィールドプレートを形成する工程、
（ｅ）前記（ｄ）工程後に、前記複数のフィールドプレート間において、前記導電性膜よりも前記バリアメタル膜の方がエッチングされ易い条件を備えた等方性エッチング処理を行う工程、
を有する、半導体装置の製造方法。 A method for manufacturing a semiconductor device including an element forming region in which a plurality of semiconductor elements are formed and a termination region surrounding the element forming region in a plan view.
(A) A step of forming an interlayer insulating film on a semiconductor substrate,
(B) A step of forming a barrier metal film on the interlayer insulating film.
(C) A step of forming a conductive film on the barrier metal film,
(D) A step of forming a plurality of field plates on the interlayer insulating film in the termination region by selectively patterning the conductive film and the barrier metal film by anisotropic etching treatment.
(E) After the step (d), an isotropic etching process is performed between the plurality of field plates under the condition that the barrier metal film is more easily etched than the conductive film.
A method for manufacturing a semiconductor device.
前記（ｄ）工程後に、前記複数のフィールドプレート間における前記層間絶縁膜の表面上には、少なくとも前記導電性膜および前記バリアメタル膜を含む残渣が残され、
前記（ｅ）工程における前記等方性エッチング処理によって、前記残渣に含まれる前記バリアメタル膜は除去される、半導体装置の製造方法。 In the method for manufacturing a semiconductor device according to claim 1,
After the step (d), a residue containing at least the conductive film and the barrier metal film is left on the surface of the interlayer insulating film between the plurality of field plates.
A method for manufacturing a semiconductor device, wherein the barrier metal film contained in the residue is removed by the isotropic etching treatment in the step (e).
前記（ｃ）工程は、
（ｃ１）スパッタリング法によって、前記バリアメタル膜上に、第１添加物を含む第１導電性膜を形成する工程、
（ｃ２）前記（ｃ１）工程後に、前記第１導電性膜を大気に晒す工程、
（ｃ３）前記（ｃ２）工程後に、スパッタリング法によって、前記第１導電性膜上に、前記第１添加物を含む第２導電性膜を形成する工程、
を有する、半導体装置の製造方法。 In the method for manufacturing a semiconductor device according to claim 2,
The step (c) is
(C1) A step of forming a first conductive film containing a first additive on the barrier metal film by a sputtering method.
(C2) A step of exposing the first conductive film to the atmosphere after the step (c1).
(C3) A step of forming a second conductive film containing the first additive on the first conductive film by a sputtering method after the step (c2).
A method for manufacturing a semiconductor device.
前記（ｃ）工程は、
（ｃ４）前記第１導電性膜の結晶粒界および前記第２導電性膜の結晶粒界に、前記第１添加物を第１析出物として析出させる工程、
を更に有し、
前記（ｃ４）工程は、前記（ｃ３）工程が行われたチャンバとは別のチャンバ内で行われる、半導体装置の製造方法。 In the method for manufacturing a semiconductor device according to claim 3,
The step (c) is
(C4) A step of precipitating the first additive as a first precipitate at the crystal grain boundaries of the first conductive film and the crystal grain boundaries of the second conductive film.
With more
The method for manufacturing a semiconductor device, wherein the step (c4) is performed in a chamber different from the chamber in which the step (c3) is performed.
前記残渣には、前記（ｃ４）工程において析出された前記第１析出物も含まれ、
前記（ｅ）工程における前記等方性エッチング処理によって、前記残渣に含まれる前記第１析出物および前記バリアメタル膜は除去される、半導体装置の製造方法。 In the method for manufacturing a semiconductor device according to claim 4,
The residue also includes the first precipitate precipitated in the step (c4).
A method for manufacturing a semiconductor device, wherein the first precipitate and the barrier metal film contained in the residue are removed by the isotropic etching treatment in the step (e).
前記（ｃ４）工程が行われるチャンバ内の圧力は、２Ｔｏｒｒ以上である、半導体装置の製造方法。 In the method for manufacturing a semiconductor device according to claim 4,
A method for manufacturing a semiconductor device, wherein the pressure in the chamber in which the step (c4) is performed is 2 Torr or more.
前記（ｅ）工程後に、前記複数のフィールドプレート間における前記層間絶縁膜の表面に対して、不活性ガス雰囲気中においてミスト状にされた洗浄液を吹き付ける工程を更に有する、半導体装置の製造方法。 In the method for manufacturing a semiconductor device according to claim 2,
A method for manufacturing a semiconductor device, further comprising a step of spraying a mist-like cleaning liquid on the surface of the interlayer insulating film between the plurality of field plates after the step (e) in an inert gas atmosphere.
前記洗浄液を吹き付ける工程は、１０５秒以上行われる、半導体装置の製造方法。 In the method for manufacturing a semiconductor device according to claim 7,
The step of spraying the cleaning liquid is a method for manufacturing a semiconductor device, which is performed for 105 seconds or longer.
前記（ｅ）工程における前記等方性エッチング処理は、４０秒以上行われる、半導体装置の製造方法。 In the method for manufacturing a semiconductor device according to claim 2,
A method for manufacturing a semiconductor device, wherein the isotropic etching process in the step (e) is performed for 40 seconds or longer.
前記（ｅ）工程における前記等方性エッチング処理によって、前記層間絶縁膜と前記導電性膜との間に存在する前記バリアメタル膜は、前記導電性膜の端部から前記導電性膜の内側へ向かうように後退している、半導体装置の製造方法。 In the method for manufacturing a semiconductor device according to claim 2,
By the isotropic etching treatment in the step (e), the barrier metal film existing between the interlayer insulating film and the conductive film is moved from the end of the conductive film to the inside of the conductive film. A method of manufacturing semiconductor devices that is receding toward you.
前記（ｅ）工程後に、前記複数のフィールドプレート間を埋め込むように、前記複数のフィールドプレートを覆う第１絶縁膜を形成する工程を更に有し、
前記バリアメタル膜は、第１箇所と、前記第１箇所よりも薄い厚さを有し、且つ、前記第１箇所よりも前記導電性膜の端部の近くに位置する第２箇所とを有し、
前記第１絶縁膜は、前記導電性膜と前記第２箇所との間にも形成されている、半導体装置の製造方法。 In the method for manufacturing a semiconductor device according to claim 10,
After the step (e), there is further a step of forming a first insulating film covering the plurality of field plates so as to embed between the plurality of field plates.
The barrier metal film has a first location and a second location that is thinner than the first location and is located closer to the end of the conductive film than the first location. And
A method for manufacturing a semiconductor device, wherein the first insulating film is also formed between the conductive film and the second location.
前記導電性膜、前記第２箇所および前記第１絶縁膜に囲まれた領域に、空気が存在している、半導体装置の製造方法。 In the method for manufacturing a semiconductor device according to claim 11,
A method for manufacturing a semiconductor device, wherein air is present in a region surrounded by the conductive film, the second portion, and the first insulating film.
前記（ａ）工程前に、前記ターミネーション領域における第１導電型の前記半導体基板に、前記第１導電型とは反対の第２導電型の複数のフィールドリミッティングリングを形成する工程と、
前記（ａ）工程と前記（ｂ）工程との間に、前記複数のフィールドリミッティングリングにそれぞれ達するように、前記層間絶縁膜に、複数のコンタクトホールを形成する工程と、
を更に有し、
前記複数のフィールドプレートは、前記複数のコンタクトホールの内部において前記複数のフィールドリミッティングリングにそれぞれ接続される、半導体装置の製造方法。 In the method for manufacturing a semiconductor device according to claim 1,
Prior to the step (a), a step of forming a plurality of second conductive type field limiting rings opposite to the first conductive type on the first conductive type semiconductor substrate in the termination region.
A step of forming a plurality of contact holes in the interlayer insulating film so as to reach the plurality of field limiting rings between the step (a) and the step (b), respectively.
With more
A method for manufacturing a semiconductor device, wherein the plurality of field plates are each connected to the plurality of field limiting rings inside the plurality of contact holes.
前記複数のフィールドプレートおよび前記複数のフィールドリミッティングリングは、平面形状がそれぞれ環状である、半導体装置の製造方法。 In the method for manufacturing a semiconductor device according to claim 13,
A method for manufacturing a semiconductor device, wherein the plurality of field plates and the plurality of field limiting rings each have an annular planar shape.
前記複数の半導体素子は、それぞれＩＧＢＴである、半導体装置の製造方法。 In the method for manufacturing a semiconductor device according to claim 13,
A method for manufacturing a semiconductor device, wherein each of the plurality of semiconductor elements is an IGBT.
前記（ｄ）工程時に、前記バリアメタル膜および前記導電性膜が選択的にパターニングされることで、前記素子形成領域には、前記ＩＧＢＴのエミッタ領域に電気的に接続されるエミッタ電位電極が形成される、半導体装置の製造方法。 In the method for manufacturing a semiconductor device according to claim 15,
By selectively patterning the barrier metal film and the conductive film during the step (d), an emitter potential electrode electrically connected to the emitter region of the IGBT is formed in the device forming region. A method of manufacturing a semiconductor device.
前記（ｅ）工程における前記等方性エッチング処理は、ドライエッチング処理である、半導体装置の製造方法。 In the method for manufacturing a semiconductor device according to claim 1,
The isotropic etching process in the step (e) is a dry etching process, which is a method for manufacturing a semiconductor device.
前記バリアメタル膜は、チタンタングステンを含み、
前記導電性膜は、アルミニウムを含み、
前記（ｄ）工程における前記異方性エッチング処理は、塩素ガスおよびアルゴンガスを含む第１混合ガスを用いて行われ、
前記（ｅ）工程における前記等方性エッチング処理は、炭素およびフッ素を含有する分子からなるガスと、アルゴンガスとを含む第２混合ガス、または、硫黄およびフッ素を含有する分子からなるガスと、アルゴンガスとを含む第３混合ガスを用いて行われる、半導体装置の製造方法。 In the method for manufacturing a semiconductor device according to claim 17,
The barrier metal film contains titanium tungsten and contains
The conductive film contains aluminum and contains aluminum.
The anisotropic etching treatment in the step (d) is performed using a first mixed gas containing chlorine gas and argon gas.
The isotropic etching treatment in the step (e) involves a gas composed of carbon and fluorine-containing molecules, a second mixed gas containing argon gas, or a gas composed of sulfur and fluorine-containing molecules. A method for manufacturing a semiconductor device, which is performed using a third mixed gas containing an argon gas.
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