JP2020167478A - 分散処理装置、分散処理方法、及びプログラム - Google Patents
分散処理装置、分散処理方法、及びプログラム Download PDFInfo
- Publication number
- JP2020167478A JP2020167478A JP2019064751A JP2019064751A JP2020167478A JP 2020167478 A JP2020167478 A JP 2020167478A JP 2019064751 A JP2019064751 A JP 2019064751A JP 2019064751 A JP2019064751 A JP 2019064751A JP 2020167478 A JP2020167478 A JP 2020167478A
- Authority
- JP
- Japan
- Prior art keywords
- data processing
- circuit
- processing unit
- distributed
- reconfigurable
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000012545 processing Methods 0.000 title claims abstract description 381
- 238000003672 processing method Methods 0.000 title claims abstract description 17
- 238000000034 method Methods 0.000 claims description 62
- 238000001514 detection method Methods 0.000 claims description 39
- 238000012986 modification Methods 0.000 description 36
- 230000004048 modification Effects 0.000 description 36
- 238000004891 communication Methods 0.000 description 31
- 238000010586 diagram Methods 0.000 description 20
- 238000003745 diagnosis Methods 0.000 description 17
- 238000009826 distribution Methods 0.000 description 11
- 238000003860 storage Methods 0.000 description 7
- 230000006870 function Effects 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 238000010130 dispersion processing Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000013461 design Methods 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
Images
Landscapes
- Logic Circuits (AREA)
Abstract
Description
再構成可能回路を有する、データ処理部と、
分散させたデータ処理それぞれに対応する回路情報を用いて、複数の前記データ処理部それぞれに対して動的に回路を再構成させる制御をする、再構成制御部と、
を有することを特徴とする。
(a)分散させたデータ処理それぞれに対応する回路情報を、再構成可能回路を有するデータ処理部へ送信する、ステップと
(b)受信した前記回路情報を用いて、前記データ処理部それぞれに対して動的に回路を再構成する、ステップと、
を有することを特徴とする。
コンピュータに、
(a)分散させたデータ処理それぞれに対応する回路情報を、再構成可能回路を有するデータ処理部へ送信する、ステップと
(b)受信した前記回路情報を用いて、前記データ処理部それぞれに対して動的に回路を再構成する、ステップと、
を実行させることを特徴とする。
以下、本発明の実施の形態について、図1から図10を参照しながら説明する。
最初に、図1を用いて、本実施の形態における分散処理装置1の構成について説明する。図1は、分散処理装置の一例を示す図である。
マブルなデバイス(回路再構成装置)が設けられている。なお、回路再構成装置は、動的に回路を書き換えるパーシャル・リコンフィギュレーションが可能な動的再構成可能回路である。
続いて、図2を用いて、本実施の形態における分散処理装置1の構成をより具体的に説明する。図2は、具体的な分散処理装置の一例を示す図である。
信された回路情報5aを、通信部22aを用いて受信する。続いて、データ処理部2aは、通信部22aから回路情報5aを取得し、回路情報5aに基づいて、再構成可能回路4aに処理aを実行するための回路を再構成する。
変形例1の分散処理装置においては、データ処理部2のいずれかが故障した場合、故障したデータ処理部2の替わりに、予備データ処理部2dを用いる。
変形例2の分散処理装置においては、データ処理部2及び予備データ処理部2dの故障検出(診断)を行う場合について説明する。
変形例3の分散処理装置においては、分散処理装置に新たな処理を追加する場合について説明する。
変形例4においては、上述した実施形態、変形例1、2、3において説明した、再構成可能回路4として、再構成可能な領域の一部を、動的に書き換えるパーシャル・リコンフィギュレーションが可能な動的再構成可能回路を用いる。
について説明をする。
次に、本発明の実施の形態、変形例1から4における分散処理装置1の動作について図5、図6、図7、図8、図9を用いて説明する。図5は、分散処理装置の動作の一例を示す図である。図6は、変形例1における分散処理装置の動作の一例を示す図である。図7は、変形例2における分散処理装置の動作の一例を示す図である。図8は、変形例3における分散処理装置の動作の一例を示す図である。図9は、変形例4における分散処理装置の動作の一例を示す図である。
再構成制御部3は、データ処理部2が再構成制御部3から回路情報5を受信した後、データ処理部2の再構成可能回路4に、受信した回路情報5に対応する回路を再構成させる制御をする。
変形例1における分散処理装置1の動作について説明をする。変形例1においては、データ処理部2のいずれかが故障した場合、故障したデータ処理部2の替わりに、予備データ処理部2dを用いる。
制御部3は、データ処理部2のいずれかに、再構成可能回路4の故障を検出する故障検出回路を再構成する。なお、故障検出回路は、FPGAなどのプログラマブルなデバイスの故障が検出できる回路であればよい。
変形例2における分散処理装置1の動作について説明をする。変形例2においては、データ処理部2及び予備データ処理部2dの故障検出(診断)を行う場合について説明する。
変形例3における分散処理装置1の動作について説明をする。変形例3においては、分散処理装置1に新たな処理を追加する場合について説明する。
新たな処理に対応する回路情報5dを送信する。
変形例4における分散処理装置1の動作について説明をする。変形例4においては、上述した実施形態、変形例1、2、3において説明した、再構成可能回路4として、動的再構成可能回路を用いる。具体的には、再構成可能回路4として、再構成可能な領域の一部を、動的に書き換えるパーシャル・リコンフィギュレーションが可能な動的再構成可能回路を用いる。
以上のように本実施の形態によれば、分散させたデータ処理それぞれに対応する回路情報5を用いて、複数のデータ処理部2それぞれに対して動的に回路を再構成できるので、故障が生じた場合、従来よりも安価でロバスト性を確保することができる。
本発明の実施の形態におけるプログラムは、コンピュータに、図5に示すステップA1からA2、又は図6に示すステップB1からB4、又は図7に示すステップC1からC10、又は図8に示すステップD1からD2、又は図9に示すステップE1からE4、又はそれらを二つ以上組み合わせて実行させるプログラムであればよい。このプログラムをコンピュータにインストールし、実行することによって、本実施の形態における分散処理装置と分散処理方法とを実現することができる。この場合、コンピュータのプロセッサは、再構成制御部3として機能し、処理を行なう。
ここで、実施の形態、変形例1、2、3、4におけるプログラムを実行することによって、分散処理装置1の再構成制御部3を実現するコンピュータについて図10を用いて説明する。図10は、本発明の実施の形態における再構成制御部を実現するコンピュータの一例を示すブロック図である。
以上の実施の形態に関し、更に以下の付記を開示する。上述した実施の形態の一部又は全部は、以下に記載する(付記1)から(付記15)により表現することができるが、以下の記載に限定されるものではない。
再構成可能回路を有する、データ処理部と、
分散させたデータ処理それぞれに対応する回路情報を用いて、複数の前記データ処理部それぞれに対して動的に回路を再構成させる制御をする、再構成制御部と、
を有することを特徴とする分散処理装置。
付記1に記載の分散処理装置であって、
更に、再構成可能回路を有する、予備データ処理部を有し、
前記再構成制御部は、複数の前記データ処理部と別に設けた前記予備データ処理部に前記回路情報に対応する回路を再構成させる
ことを特徴とする分散処理装置。
付記2に記載の分散処理装置であって、
前記再構成制御部は、前記データ処理部、又は前記予備データ処理部に、前記再構成可能回路の故障を検出する故障検出回路を再構成させる
ことを特徴とする分散処理装置。
付記3に記載の分散処理装置であって、
前記再構成制御部は、あらかじめ設定した日時に、あらかじめ設定した順に、前記データ処理部及び前記予備データ処理部を選択して、前記故障検出回路を再構成させる
ことを特徴とする分散処理装置。
付記1から4のいずれか一つに記載の分散処理装置であって、
前記再構成可能回路は、動的再構成可能回路である
ことを特徴とする分散処理装置。
(a)分散させたデータ処理それぞれに対応する回路情報を、再構成可能回路を有するデータ処理部へ送信する、ステップと
(b)受信した前記回路情報を用いて、前記データ処理部それぞれに対して動的に回路を再構成する、ステップと、
を有することを特徴とする分散処理方法。
付記6に記載の分散処理方法であって、
(c)複数の前記データ処理部と別に設けた予備データ処理部に前記回路情報に対応する回路を再構成する、ステップを有する
ことを特徴とする分散処理方法。
付記7に記載の分散処理方法であって、
(d)前記データ処理部、又は前記予備データ処理部に、前記再構成可能回路の故障を検出する故障検出回路を再構成する、ステップを有する
ことを特徴とする分散処理方法。
付記8に記載の分散処理方法であって、
前記(d)のステップにおいて、あらかじめ設定した日時に、あらかじめ設定した順に、前記データ処理部及び前記予備データ処理部を選択して、前記故障検出回路を再構成する
ことを特徴とする分散処理方法。
付記6から9のいずれか一つに記載の分散処理方法であって、
前記再構成可能回路は、動的再構成可能回路である
ことを特徴とする分散処理方法。
コンピュータに、
(a)分散させたデータ処理それぞれに対応する回路情報を、再構成可能回路を有するデータ処理部へ送信する、ステップと
(b)受信した前記回路情報を用いて、前記データ処理部それぞれに対して動的に回路を再構成する、ステップと、
を実行させることを特徴とするプログラム。
付記11に記載のプログラムであって、
前記コンピュータに、
(c)複数の前記データ処理部と別に設けた予備データ処理部に前記回路情報に対応する回路を再構成する、ステップを実行させる
ことを特徴とするプログラム。
付記11又は12に記載のプログラムであって、
前記コンピュータに、
(d)前記データ処理部、又は前記予備データ処理部に、前記再構成可能回路の故障を検出する故障検出回路を再構成する、ステップを実行させる
ことを特徴とするプログラム。
付記13に記載のプログラムであって、
前記(d)のステップにおいて、あらかじめ設定した日時に、あらかじめ設定した順に、前記データ処理部及び前記予備データ処理部を選択して、前記故障検出回路を再構成する
ことを特徴とするプログラム。
付記11から14のいずれか一つに記載のプログラムであって、
前記再構成可能回路は、動的再構成可能回路である
ことを特徴とするプログラム。
2、2a、2b、2c データ処理部
2d 予備データ処理部
3 再構成制御部
4、4a、4b、4c、4d 再構成可能回路
5、5a、5b、5c、5d 回路情報
21 ネットワーク
22a、22b、22c、22d 通信部
23 通信部
41a、41b 領域
110 コンピュータ
111 CPU
112 メインメモリ
113 記憶装置
114 入力インターフェイス
115 表示コントローラ
116 データリーダ/ライタ
117 通信インターフェイス
118 入力機器
119 ディスプレイ装置
120 記録媒体
121 バス
Claims (7)
- 再構成可能回路を有する、データ処理部と、
分散させたデータ処理それぞれに対応する回路情報を用いて、複数の前記データ処理部それぞれに対して動的に回路を再構成させる制御をする、再構成制御部と、
を有することを特徴とする分散処理装置。 - 請求項1に記載の分散処理装置であって、
更に、再構成可能回路を有する、予備データ処理部を有し、
前記再構成制御部は、複数の前記データ処理部と別に設けた前記予備データ処理部に前記回路情報に対応する回路を再構成させる
ことを特徴とする分散処理装置。 - 請求項2に記載の分散処理装置であって、
前記再構成制御部は、前記データ処理部、又は前記予備データ処理部に、前記再構成可能回路の故障を検出する故障検出回路を再構成させる
ことを特徴とする分散処理装置。 - 請求項3に記載の分散処理装置であって、
前記再構成制御部は、あらかじめ設定した日時に、あらかじめ設定した順に、前記データ処理部及び前記予備データ処理部を選択して、前記故障検出回路を再構成させる
ことを特徴とする分散処理装置。 - 請求項1から4のいずれか一つに記載の分散処理装置であって、
前記再構成可能回路は、動的再構成可能回路である
ことを特徴とする分散処理装置。 - (a)分散させたデータ処理それぞれに対応する回路情報を、再構成可能回路を有するデータ処理部へ送信する、ステップと
(b)受信した前記回路情報を用いて、前記データ処理部それぞれに対して動的に回路を再構成する、ステップと、
を有することを特徴とする分散処理方法。 - コンピュータに、
(a)分散させたデータ処理それぞれに対応する回路情報を、再構成可能回路を有するデータ処理部へ送信する、ステップと
(b)受信した前記回路情報を用いて、前記データ処理部それぞれに対して動的に回路を再構成する、ステップと、
を実行させることを特徴とするプログラム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019064751A JP7287651B2 (ja) | 2019-03-28 | 2019-03-28 | 分散処理装置、分散処理方法、及びプログラム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019064751A JP7287651B2 (ja) | 2019-03-28 | 2019-03-28 | 分散処理装置、分散処理方法、及びプログラム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2020167478A true JP2020167478A (ja) | 2020-10-08 |
JP7287651B2 JP7287651B2 (ja) | 2023-06-06 |
Family
ID=72715290
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019064751A Active JP7287651B2 (ja) | 2019-03-28 | 2019-03-28 | 分散処理装置、分散処理方法、及びプログラム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP7287651B2 (ja) |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005136956A (ja) * | 2003-10-08 | 2005-05-26 | Toshiba Corp | 論理回路装置、動作電圧変更方法 |
JP2005328462A (ja) * | 2004-05-17 | 2005-11-24 | Toshiba Corp | プログラマブル論理回路を用いる汎用論理回路装置 |
JP2009140353A (ja) * | 2007-12-07 | 2009-06-25 | Toshiba Corp | 再構成可能な集積回路、及びこれを用いた自己修復システム |
JP2012204898A (ja) * | 2011-03-24 | 2012-10-22 | Nec Corp | Fpga、fpgaを用いた回路再構成システム、方法およびプログラム |
JP2017120966A (ja) * | 2015-12-28 | 2017-07-06 | 株式会社リコー | 情報処理装置、情報処理方法およびプログラム |
-
2019
- 2019-03-28 JP JP2019064751A patent/JP7287651B2/ja active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005136956A (ja) * | 2003-10-08 | 2005-05-26 | Toshiba Corp | 論理回路装置、動作電圧変更方法 |
JP2005328462A (ja) * | 2004-05-17 | 2005-11-24 | Toshiba Corp | プログラマブル論理回路を用いる汎用論理回路装置 |
JP2009140353A (ja) * | 2007-12-07 | 2009-06-25 | Toshiba Corp | 再構成可能な集積回路、及びこれを用いた自己修復システム |
JP2012204898A (ja) * | 2011-03-24 | 2012-10-22 | Nec Corp | Fpga、fpgaを用いた回路再構成システム、方法およびプログラム |
JP2017120966A (ja) * | 2015-12-28 | 2017-07-06 | 株式会社リコー | 情報処理装置、情報処理方法およびプログラム |
Also Published As
Publication number | Publication date |
---|---|
JP7287651B2 (ja) | 2023-06-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20180231605A1 (en) | Configurable Vertical Integration | |
CN105700901B (zh) | 一种启动方法、装置和计算机系统 | |
CN102834806B (zh) | 系统结构管理设备、系统结构管理方法和程序 | |
JP6282482B2 (ja) | プログラマブル回路装置、コンフィギュレーション情報修復方法 | |
US20140006767A1 (en) | Boot strap processor assignment for a multi-core processing unit | |
CN109725827B (zh) | 管理存储系统的方法、系统和计算机程序产品 | |
US10942826B2 (en) | Method and device for managing storage system | |
WO2018212870A1 (en) | High-volume, low-latency data processing in flexibly configured local heterogeneous computing environments | |
CN116266150A (zh) | 一种业务恢复方法、数据处理单元及相关设备 | |
JP7287651B2 (ja) | 分散処理装置、分散処理方法、及びプログラム | |
US9430338B2 (en) | Method and computing device for recording log entries | |
CN115657965A (zh) | 一种元数据的配置方法、装置及介质 | |
JP6256087B2 (ja) | ダンプシステムおよびダンプ処理方法 | |
WO2018179739A1 (ja) | 情報処理装置、情報処理方法及びプログラム | |
Akoglu et al. | FPGA based distributed self healing architecture for reusable systems | |
CN114168064A (zh) | 用于重建存储系统的方法、设备和计算机程序产品 | |
CN112732167B (zh) | 用于管理存储系统的方法、设备 | |
JP2021086564A (ja) | 動的再構成制御装置、動的再構成制御方法、及びプログラム | |
US20130166273A1 (en) | Circuit emulation apparatus and circuit emulation method | |
EP4206930A1 (en) | Electronic device with erasure coding acceleration for distributed file systems and operating method thereof | |
JP5686259B2 (ja) | 再構成可能デバイスの高信頼化装置、高信頼化方法及び高信頼化プログラム | |
WO2020208915A1 (ja) | 制御方法および制御装置 | |
JP2005092695A (ja) | 二重化コントローラ、その等値化モード決定方法 | |
US10452445B2 (en) | Dynamically configurable storage clusters | |
JP4853620B2 (ja) | マルチプロセッサシステムと初期立ち上げ方法およびプログラム |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20220209 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20221212 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20221220 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20230213 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20230425 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20230518 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 7287651 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |