JP2020161782A - Electronic component and electronic component mounting substrate with the same - Google Patents
Electronic component and electronic component mounting substrate with the same Download PDFInfo
- Publication number
- JP2020161782A JP2020161782A JP2019063104A JP2019063104A JP2020161782A JP 2020161782 A JP2020161782 A JP 2020161782A JP 2019063104 A JP2019063104 A JP 2019063104A JP 2019063104 A JP2019063104 A JP 2019063104A JP 2020161782 A JP2020161782 A JP 2020161782A
- Authority
- JP
- Japan
- Prior art keywords
- terminal electrode
- electronic component
- shape
- conductor material
- connecting conductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000000758 substrate Substances 0.000 title claims description 28
- 239000004020 conductor Substances 0.000 claims abstract description 44
- 238000013459 approach Methods 0.000 claims abstract description 9
- 239000000463 material Substances 0.000 claims description 40
- 230000007423 decrease Effects 0.000 claims description 8
- 238000002844 melting Methods 0.000 claims description 3
- 230000008018 melting Effects 0.000 claims description 3
- 229910000679 solder Inorganic materials 0.000 abstract description 15
- 229920002120 photoresistant polymer Polymers 0.000 description 25
- 238000012986 modification Methods 0.000 description 17
- 230000004048 modification Effects 0.000 description 17
- 238000000034 method Methods 0.000 description 9
- 238000011161 development Methods 0.000 description 8
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 239000010410 layer Substances 0.000 description 6
- 230000032798 delamination Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000009713 electroplating Methods 0.000 description 5
- 230000000052 comparative effect Effects 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 239000002346 layers by function Substances 0.000 description 4
- 230000001678 irradiating effect Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 238000010521 absorption reaction Methods 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 239000011342 resin composition Substances 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 229920001187 thermosetting polymer Polymers 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
- 230000009477 glass transition Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- JEIPFZHSYJVQDO-UHFFFAOYSA-N iron(III) oxide Inorganic materials O=[Fe]O[Fe]=O JEIPFZHSYJVQDO-UHFFFAOYSA-N 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 238000005303 weighing Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Wire Bonding (AREA)
Abstract
Description
本発明は電子部品に関し、特に、ハンダや導体ペーストを介して基板に搭載される電子部品に関する。また、本発明は、このような電子部品が搭載された電子部品搭載基板に関する。 The present invention relates to electronic components, and more particularly to electronic components mounted on a substrate via solder or conductor paste. The present invention also relates to an electronic component mounting substrate on which such electronic components are mounted.
近年、回路基板に搭載される電子部品のモジュール化が進んでいる。このため、ある電子部品は、例えばモジュール化する際の表面実装プロセスにおいてリフローが行われるだけでなく、モジュール化された後、回路基板に搭載する際の表面実装プロセスにおいてもリフローが行われる。このように、モジュール化が進むと、同じ電子部品に対して2回又はそれ以上のリフローが行われるため、ハンダなどを用いた接合部の接合強度が低下するおそれがあった。 In recent years, modularization of electronic components mounted on circuit boards has progressed. Therefore, a certain electronic component is not only reflowed in the surface mounting process when it is modularized, for example, but also reflowed in the surface mounting process when it is mounted on a circuit board after being modularized. As described above, as modularization progresses, the same electronic component is reflowed twice or more, so that the joint strength of the joint portion using solder or the like may decrease.
ハンダ接合の接合強度を高める方法としては、特許文献1に記載されているように、フラックスに熱硬化性樹脂組成物を添加する方法や、特許文献2に記載されているように、特殊組成のハンダを使う方法が挙げられる。
As a method for increasing the bonding strength of the solder bonding, as described in
しかしながら、特許文献1に記載された方法では、複数回のリフローを行うと熱硬化性樹脂組成物が変質し、接合強度が低下してしまう。また、特許文献2に記載された方法では、特殊組成のハンダを使用するため、製造コストが増加するという問題があった。
However, in the method described in
したがって、本発明は、製造コストの増大を抑制しつつ、複数回のリフローを行っても高い接合強度を確保することが可能な端子電極を備えた電子部品を提供することを目的とする。また、本発明は、このような電子部品が搭載された電子部品搭載基板を提供することを目的とする。 Therefore, an object of the present invention is to provide an electronic component provided with a terminal electrode capable of ensuring high bonding strength even when reflowing a plurality of times while suppressing an increase in manufacturing cost. Another object of the present invention is to provide an electronic component mounting substrate on which such electronic components are mounted.
本発明による電子部品は、実装面を有する本体部と、実装面から突出して設けられ、実装面と平行な主面と側面を有する平板状の端子電極とを備え、端子電極は、実装面に近づくにつれて径が縮小する部分を有しており、これにより、側面の少なくとも一部がオーバーハング形状を有することを特徴とする。 The electronic component according to the present invention includes a main body portion having a mounting surface and a flat plate-shaped terminal electrode provided so as to project from the mounting surface and having a main surface and a side surface parallel to the mounting surface, and the terminal electrode is provided on the mounting surface. It has a portion whose diameter decreases as it approaches, so that at least a part of the side surface has an overhang shape.
本発明によれば、端子電極の側面の少なくとも一部がオーバーハング形状を有していることから、この部分にハンダなどの接続導体材料を回り込ませることによって、複数回のリフローを行った場合であっても、高い接合強度を確保することが可能となる。 According to the present invention, since at least a part of the side surface of the terminal electrode has an overhang shape, when a connecting conductor material such as solder is wrapped around this part to perform reflow a plurality of times. Even if there is, it is possible to secure high bonding strength.
本発明による電子部品は、端子電極の主面上に設けられ、端子電極よりも融点の低い接続導体材料をさらに備えていても構わない。これによれば、電子部品を回路基板に搭載した後、リフローすることによって、接続導体材料を側面に回り込ませることが可能となる。つまり、リフロー前の状態では、接続導体材料が端子電極の主面にのみ存在し、リフロー後、オーバーハング形状を有する端子電極の側面を接続導体材料が覆うものであっても構わない。 The electronic component according to the present invention may further include a connecting conductor material that is provided on the main surface of the terminal electrode and has a melting point lower than that of the terminal electrode. According to this, it is possible to wrap the connecting conductor material around the side surface by reflowing after mounting the electronic component on the circuit board. That is, in the state before the reflow, the connecting conductor material may be present only on the main surface of the terminal electrode, and after the reflow, the connecting conductor material may cover the side surface of the terminal electrode having an overhang shape.
本発明による電子部品搭載基板は、ランドパターンを有する基板と、基板に搭載された上記の電子部品とを備え、ランドパターンと端子電極は、接続導体材料を介して接続されていることを特徴とする。本発明によれば、接続導体材料を介した基板と電子部品の接合強度を高めることが可能となる。 The electronic component mounting substrate according to the present invention includes a substrate having a land pattern and the above-mentioned electronic components mounted on the substrate, and the land pattern and the terminal electrode are connected via a connecting conductor material. To do. According to the present invention, it is possible to increase the bonding strength between the substrate and the electronic component via the connecting conductor material.
本発明において、ランドパターンと端子電極の間に位置する接続導体材料の厚さは、30μm以下であっても構わない。接続導体材料の厚さが30μm以下まで薄くなると、接続導体材料による応力吸収能力が低下し、接続導体材料にクラックやデラミネーションが生じやすくなるが、接続導体材料が端子電極のオーバーハング部分を覆っていれば、クラックやデラミネーションの発生を抑制することが可能となる。 In the present invention, the thickness of the connecting conductor material located between the land pattern and the terminal electrode may be 30 μm or less. When the thickness of the connecting conductor material is reduced to 30 μm or less, the stress absorption capacity of the connecting conductor material is reduced and cracks and delamination are likely to occur in the connecting conductor material, but the connecting conductor material covers the overhang portion of the terminal electrode. If so, it is possible to suppress the occurrence of cracks and delamination.
このように、本発明によれば、複数回のリフローを行った場合であっても、接続導体材料を介した基板と電子部品の接合強度を十分に確保することが可能となる。しかも、特殊組成のハンダを使用する必要もないため、製造コストの増加も抑制される。 As described above, according to the present invention, it is possible to sufficiently secure the bonding strength between the substrate and the electronic component via the connecting conductor material even when the reflow is performed a plurality of times. Moreover, since it is not necessary to use solder having a special composition, an increase in manufacturing cost is suppressed.
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。 Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
図1は、本発明の好ましい実施形態による電子部品1の構造を示す図であり、(a)は略平面図、(b)は(a)に示すA−A線に沿った略断面図である。
1A and 1B are views showing a structure of an
本実施形態による電子部品1は表面実装型のチップ部品であり、図1に示すように、本体部10と、本体部10の実装面10aに設けられた端子電極20とを備えている。電子部品1の種類については特に限定されず、キャパシタ、インダクタ、抵抗、フィルタなどの受動回路部品であっても構わないし、トランジスタや半導体ICなどの能動回路部品であっても構わない。さらには、複数の受動回路部品と複数の能動回路部品が集積されたモジュール部品であっても構わないし、配線層が形成された配線基板であっても構わない。
The
図1に示す例では、ニッケル(Ni)などからなる基板11と、基板11上に設けられたキャパシタなどからなる機能層12と、機能層を覆う絶縁層13によって本体部10が構成されている。そして、絶縁層13の表面が実装面10aを構成し、実装面10aに端子電極20が設けられている。端子電極20は、絶縁層13を貫通して設けられた接続部14を介して機能層12に接続されている。端子電極20は、実装面10aから突出して設けられた平板状の電極であり、実装面10aと平行な主面21と側面22を有している。
In the example shown in FIG. 1, the
図2は、図1(b)に示す領域Bの拡大図である。 FIG. 2 is an enlarged view of the region B shown in FIG. 1 (b).
図2に示すように、端子電極20の主面21は実装面10aと平行であるのに対し、端子電極20の側面22は実装面10aに対して垂直ではなく、実装面10aと側面22が成す角度θが90°未満である逆テーパー形状を有している。つまり、端子電極20の側面22がオーバーハング形状を有しており、実装面10aに近づくにつれて端子電極20の径が縮小する。角度θは、後述する効果を十分に得るためには80°未満であることが好ましく、60°未満であることがより好ましい。但し、角度θが小さすぎると、端子電極20の形状が不安定になるとともに、端子電極20の形成が困難となることから、30°以上であることが好ましく、45°以上であることがより好ましい。尚、側面22が完全な平坦面ではなく、ある曲率を持った曲面である場合、角度θは一義的には決まらず、所定の範囲を持った値となる。また、オーバーハング量W、つまり、側面22の実装面10a側における端部と、側面22の主面21側における端部の平面距離は、0.5μm以上、30μm以下であることが好ましく、1μm以上、15μm以下であることがより好ましい。また、端子電極20の厚みについては、0.5μm以上、32μm以下であることが好ましく、1μm以上、25μm以下であることがより好ましい。端子電極20の平面サイズについては、一辺の長さが0.01mm以上、4.5mm以下であることが好ましく、0.05mm以上、3.2mm以下であることがより好ましい。
As shown in FIG. 2, the
図3は、基板3に電子部品1が搭載されてなる電子部品搭載基板2の模式図な断面図である。
FIG. 3 is a schematic cross-sectional view of the electronic
図3に示すように、基板3はランドパターン4を有しており、電子部品1の端子電極20がランドパターン4と向かい合うよう、基板3に搭載される。端子電極20とランドパターン4の接続は、ハンダや導体ペーストなど、端子電極20やランドパターン4よりも融点の低い接続導体材料5を介して行われる。図3に示す例では、電子部品1の端子電極20よりも基板3のランドパターン4の方が平面サイズが大きい。このため、電子部品1の端子電極20についてはほぼ全表面が接続導体材料5で覆われるのに対し、基板3のランドパターン4については、その主面の一部が接続導体材料5で覆われることなく露出している。ランドパターン4の側面についても、接続導体材料5で覆われることなく露出している。
As shown in FIG. 3, the substrate 3 has a
図4は、図3に示す領域Cの拡大図である。 FIG. 4 is an enlarged view of the region C shown in FIG.
図4に示すように、基板3に電子部品1が搭載されると、ハンダや導体ペーストなどの接続導体材料5は、端子電極20の主面21のみならず、オーバーハング形状を有する側面22も覆う。これにより、例えば電子部品1に水平方向の外力が加わり、その結果、端子電極20の主面21と接続導体材料5の界面で剥離が生じたとしても、この剥離が主面21と側面22の境界となる鋭角な角部23によって止まり、それ以上剥離が進行しにくくなる。ここで、ランドパターン4と端子電極20の間に位置する接続導体材料5の厚さが十分に厚い場合には、電子部品1に水平方向の外力が加わったとしても、厚みの大きい接続導体材料5によってある程度応力を吸収することができる。しかしながら、ランドパターン4と端子電極20の間に位置する接続導体材料が薄く、特に30μm以下まで薄い場合には、接続導体材料5による応力吸収能力が低下し、接続導体材料5にクラックやデラミネーションが生じやすくなる。特に、接続導体材料5が鉛フリーハンダである場合、リフローを複数回繰り返すと、端子電極20又はランドパターン4を構成する銅(Cu)などの金属と鉛フリーハンダからなる合金が成長し、クラックやデラミネーションが生じやすくなる。また、接続導体材料5が導電ペーストである場合も、ガラス転移点を超える温度のリフローを複数回繰り返すと、接着力が低下する。しかしながら、本実施形態においては、接続導体材料5が端子電極20の主面21のみならず、オーバーハング形状を有する側面22をも覆っていることから、クラックやデラミネーションの発生を抑制することが可能となる。
As shown in FIG. 4, when the
基板3に電子部品1を搭載する際には、図5に示すように、電子部品1の端子電極20側に接続導体材料5をあらかじめ形成しておき、この状態で電子部品1を基板3に搭載した後、リフローを行えば良い。端子電極20に接続導体材料5を形成する方法としては、銅(Cu)などからなる端子電極20の表面に防錆用のプリフラックス処理を行った後、例えば、鉛フリーハンダからなるハンダボールを端子電極20に搭載し、リフローすることによって、接続導体材料5を端子電極20の主面21に広げればよい。端子電極20の表面には、あらかじめニッケル(Ni)メッキや金(Au)メッキを施しておいても構わない。また、この時点では、接続導体材料5が端子電極20の側面22に回り込んでいなくても構わない。
When the
上述した形状を有する端子電極20の形成方法については特に限定されないが、図6に示すように、電子部品1の本体部10にポジ型のフォトレジスト31Pを形成し、マスク32を介して光33を照射することによって、フォトレジスト31Pを図7に示す形状にパターニングする。露光時においては、光33の強度を弱めに設定することによって、深さ方向に露光幅が徐々に狭くなるよう調整すれば、図7に示すように、深さ方向に幅が狭くなる開口部31aを形成することができる。そして、電解メッキによって開口部31aに端子電極20を形成すれば、側面22がオーバーハング形状を有する端子電極20を形成することが可能となる。
The method for forming the
或いは、図8に示すように、電子部品1の本体部10にネガ型のフォトレジスト31Nを形成し、マスク32を介して光33を照射することによって、フォトレジスト31Nを図7に示す形状にパターニングする。露光時においては、光33の強度を強めに設定することによって、深さ方向に露光幅が徐々に広くなるよう調整すれば、図7に示すように、深さ方向に幅が狭くなる開口部31aを形成することができる。そして、電解メッキによって開口部31aに端子電極20を形成すれば、側面22がオーバーハング形状を有する端子電極20を形成することが可能となる。
Alternatively, as shown in FIG. 8, a
端子電極20の平面形状については特に限定されず、図1(a)に示すように矩形であっても構わないし、図9に示すように円形であっても構わない。また、端子電極20の側面22の全てがオーバーハング形状を有している必要はなく、少なくとも一部の側面がオーバーハング形状を有していれば足りる。例えば、図10に示す端子電極20は、対向する2つの側面22aがオーバーハング形状を有している一方、残りの側面22bについてはオーバーハング形状を有しておらず、ほぼ垂直面である。この場合であっても、接続導体材料5をオーバーハング部分に回り込ませれば、クラックやデラミネーションの発生を抑制することが可能となる。
The planar shape of the
図11は、第1の変形例による端子電極20の形状を説明するための断面図である。
FIG. 11 is a cross-sectional view for explaining the shape of the
図11に示すように、第1の変形例による端子電極20は、側面22が全て傾斜しているのではなく、実装面10a側に位置する傾斜面22Aと、主面21側に位置する垂直面22Bを有している点において、図2に示した端子電極20の形状と相違している。端子電極20がこのような形状を有している場合であっても、上記実施形態と同様の効果を得ることができる。
As shown in FIG. 11, in the
図11の形状を有する端子電極20の形成方法については特に限定されないが、図12に示すように、電子部品1の本体部10にポジ型のフォトレジスト31Pを形成し、マスク32を介して光33を照射することによって、フォトレジスト31Pを図13に示す形状にパターニングする。現像時においては、現像条件を弱めに設定することによって、開口部31aの底部にフォトレジスト31Pを残存させれば、深さ方向に途中から幅が狭くなる開口部31aを形成することができる。そして、電解メッキによって開口部31aに端子電極20を形成すれば、傾斜面22Aと垂直面22Bからなる側面22を有する端子電極20を形成することが可能となる。
The method for forming the
或いは、図14に示すように、電子部品1の本体部10にネガ型のフォトレジスト31Nを形成し、マスク32を介して光33を照射することによって、フォトレジスト31Nを図13に示す形状にパターニングしても構わない。この場合も、現像条件を弱めに設定することによって、深さ方向に途中から幅が狭くなる開口部31aを形成することができる。
Alternatively, as shown in FIG. 14, a
図15は、第2の変形例による端子電極20の形状を説明するための断面図である。
FIG. 15 is a cross-sectional view for explaining the shape of the
図15に示すように、第2の変形例による端子電極20は、実装面10aに近づくにつれて端子電極20の径が縮小する部分と、実装面10aに近づくにつれて端子電極20の径が拡大する部分を有している。つまり、側面22は、実装面10aに近づくにつれて端子電極20の径が縮小する部分に対応する傾斜面22Aと、実装面10aに近づくにつれて端子電極20の径が拡大する部分に対応する傾斜面22Cによって構成される。図15に示す例では、傾斜面22Aが主面21側に位置し、傾斜面22Cが実装面10a側に位置している。端子電極20がこのような形状を有している場合であっても、上記実施形態と同様の効果を得ることができる。
As shown in FIG. 15, the
図15に示す形状の端子電極20を形成するためには、図6を用いて説明したように、ポジ型のフォトレジスト31Pを形成した状態で光33の強度を強めに設定するか、或いは、図8を用いて説明したように、ネガ型のフォトレジスト31Nを形成した状態で光33の強度を弱めに設定した後、現像条件を弱めに調整することによって、開口部31aの形状を図16に示す形状とする。そして、電解メッキによって開口部31aに端子電極20を形成すれば、図15に示す形状の端子電極20を形成することが可能となる。
In order to form the
図17は、第3の変形例による端子電極20の形状を説明するための断面図である。
FIG. 17 is a cross-sectional view for explaining the shape of the
図17に示すように、第3の変形例による端子電極20は、傾斜面22Aと傾斜面22Cの位置が逆である点において、図15に示す第2の変形例と相違している。端子電極20がこのような形状を有している場合であっても、上記実施形態と同様の効果を得ることができる。
As shown in FIG. 17, the
図17に示す形状の端子電極20を形成するためには、図18に示すように、ネガ型のフォトレジスト31Nを形成した状態で光33の強度を弱めに設定した後、現像条件を弱めに調整することによって、開口部31aの形状を図19に示す形状とする。そして、電解メッキによって開口部31aに端子電極20を形成すれば、図17に示す形状の端子電極20を形成することが可能となる。
In order to form the
図20は、第4の変形例による端子電極20の形状を説明するための断面図である。
FIG. 20 is a cross-sectional view for explaining the shape of the
図20に示すように、第4の変形例による端子電極20は、ある厚さ位置で端子電極20の径が変化する形状を有している。側面22は、主面21側に位置し、径の大きい部分に対応する垂直面22B1と、実装面10a側に位置し、径の小さい部分に対応する垂直面22B2と、垂直面22B1と垂直面22B2を繋ぐ水平面22Dからなる。端子電極20がこのような形状を有している場合であっても、上記実施形態と同様の効果を得ることができる。このような形状を有する端子電極20は、フォトレジストを用いた露光を2段階で行うことによって得ることができる。
As shown in FIG. 20, the
図21は、第5の変形例による端子電極20の形状を説明するための断面図である。
FIG. 21 is a cross-sectional view for explaining the shape of the
図21に示すように、第5の変形例による端子電極20は、実装面10aからの距離にかかわらず径が一定である部分と、実装面10aに近づくにつれて端子電極20の径が縮小する部分を有している。側面22は、径が一定である部分に対応する垂直面22Bと、径が縮小する部分に対応する傾斜面22Aと、垂直面22Bと傾斜面22Aを繋ぐ水平面22Eからなる。端子電極20がこのような形状を有している場合であっても、上記実施形態と同様の効果を得ることができる。このような形状を有する端子電極20ついても、フォトレジストを用いた露光を2段階で行うことによって得ることができる。
As shown in FIG. 21, the
本実施形態において、電子部品1が搭載される基板が単なる回路基板である必要はなく、図22に示すように、別の電子部品1Aであっても構わない。別の電子部品1Aは、キャパシタ、インダクタ、抵抗、フィルタなどの受動回路部品であっても構わないし、トランジスタや半導体ICなどの能動回路部品であっても構わない。さらには、複数の受動回路部品と複数の能動回路部品が集積されたモジュール部品であっても構わないし、配線層が形成された配線基板であっても構わない。
In the present embodiment, the substrate on which the
別の電子部品1Aが備える端子電極20は、電子部品1の端子電極20と同様の形状を有していても構わない。これによれば、電子部品1の端子電極20のオーバーハング部分と電子部品1Aの端子電極20のオーバーハング部分の両方が接続導体材料5で覆われることから、電子部品1と電子部品1Aの接合強度をより高めることが可能となる。
The
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。 Although the preferred embodiment of the present invention has been described above, the present invention is not limited to the above embodiment, and various modifications can be made without departing from the gist of the present invention, and these are also the present invention. Needless to say, it is included in the range.
厚さ1mmの評価用有機基板に、図1及び図2に示す構造を有する薄膜キャパシタを実装することによって、実施例1のサンプルAを20個作製した。薄膜キャパシタの平面サイズは1.6mm×0.8mmであり、厚さは0.8mmである。薄膜キャパシタに設けられた端子電極の平面サイズは、0.4mm×0.7mmである。また、逆テーパー形状を有する端子電極の側面は、完全な平坦面ではなく湾曲しており、その角度θは30°〜70°の範囲である。実装後におけるハンダの高さは、20μmに制御した。 Twenty sample A of Example 1 were prepared by mounting thin film capacitors having the structures shown in FIGS. 1 and 2 on an evaluation organic substrate having a thickness of 1 mm. The plane size of the thin film capacitor is 1.6 mm × 0.8 mm, and the thickness is 0.8 mm. The plane size of the terminal electrode provided on the thin film capacitor is 0.4 mm × 0.7 mm. Further, the side surface of the terminal electrode having the reverse taper shape is curved rather than a completely flat surface, and the angle θ is in the range of 30 ° to 70 °. The height of the solder after mounting was controlled to 20 μm.
端子電極の側面が垂直である他は、上記のサンプルAと同じ構造を有する比較例1のサンプルB1を20個作製した。 Twenty samples B1 of Comparative Example 1 having the same structure as the above sample A were prepared except that the side surfaces of the terminal electrodes were vertical.
端子電極の側面の角度θが110°〜150°である順テーパー形状を有している他は、上記のサンプルAと同じ構造を有する比較例2のサンプルB2を20個作製した。 Twenty samples B2 of Comparative Example 2 having the same structure as that of the above sample A were prepared except that they had a forward taper shape in which the angle θ of the side surface of the terminal electrode was 110 ° to 150 °.
これらのサンプルA,B1,B2に対して250℃で8回リフローを行った後、重さ130gのアルミ筐体へボルトで固定し、170cmの高さから、x方向、−x方向、y方向、−y方向、z方向、−z方向へそれぞれ50回ずつ合計300回、コンクリート面へ自由落下させた。本試験の自由落下の衝撃荷重は、3000G相当と見積もられる。 After reflowing these samples A, B1 and B2 eight times at 250 ° C., they are fixed to an aluminum housing weighing 130 g with bolts, and from a height of 170 cm, in the x-direction, -x-direction, and y-direction. , -Y direction, z direction, and -z direction, 50 times each, for a total of 300 times, free-falling onto the concrete surface. The impact load of free fall in this test is estimated to be equivalent to 3000G.
その後、電気接続のオープン故障チェックを行ったところ、実施例1のサンプルAを20個とも故障がないことが確認された。これに対し、比較例1のサンプルB1では20個あたり1個の故障が認められ、比較例2のサンプルB2では20個あたり3個の故障が認められた。 After that, when an open failure check of the electrical connection was performed, it was confirmed that there was no failure in all 20 samples A of Example 1. On the other hand, sample B1 of Comparative Example 1 was found to have one failure per 20 pieces, and Sample B2 of Comparative Example 2 was found to have three failures per 20 pieces.
1,1A 電子部品
2 電子部品搭載基板
3 基板
4 ランドパターン
5 接続導体材料
10 本体部
10a 実装面
11 基板
12 機能層
13 絶縁層
14 接続部
20 端子電極
21 主面
22,22a,22b 側面
22A 傾斜面
22B 垂直面
22B1 垂直面
22B2 垂直面
22C 傾斜面
22D 水平面
22E 水平面
23 角部
31N フォトレジスト(ネガ型)
31P フォトレジスト(ポジ型)
31a 開口部
32 マスク
33 光
1,
31P photoresist (positive type)
31a opening 32
Claims (5)
前記実装面から突出して設けられ、前記実装面と平行な主面と側面を有する平板状の端子電極と、を備え、
前記端子電極は、前記実装面に近づくにつれて径が縮小する部分を有しており、これにより、前記側面の少なくとも一部がオーバーハング形状を有することを特徴とする電子部品。 The main body with the mounting surface and
It is provided with a flat terminal electrode that is provided so as to project from the mounting surface and has a main surface and a side surface parallel to the mounting surface.
An electronic component characterized in that the terminal electrode has a portion whose diameter decreases as it approaches the mounting surface, whereby at least a part of the side surface has an overhang shape.
前記基板に搭載された請求項3に記載の電子部品と、を備え、
前記ランドパターンと前記端子電極は、前記接続導体材料を介して接続されていることを特徴とする電子部品搭載基板。 A substrate with a land pattern and
The electronic component according to claim 3 mounted on the substrate is provided.
An electronic component mounting substrate, characterized in that the land pattern and the terminal electrode are connected via the connecting conductor material.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019063104A JP7322456B2 (en) | 2019-03-28 | 2019-03-28 | PCB with electronic components |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019063104A JP7322456B2 (en) | 2019-03-28 | 2019-03-28 | PCB with electronic components |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2020161782A true JP2020161782A (en) | 2020-10-01 |
JP7322456B2 JP7322456B2 (en) | 2023-08-08 |
Family
ID=72643698
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019063104A Active JP7322456B2 (en) | 2019-03-28 | 2019-03-28 | PCB with electronic components |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP7322456B2 (en) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07211722A (en) * | 1994-01-26 | 1995-08-11 | Toshiba Corp | Semiconductor device and its packaging structure |
JP2014179364A (en) * | 2013-03-13 | 2014-09-25 | Ps4 Luxco S A R L | Semiconductor chip and semiconductor device including the same |
JP2015149459A (en) * | 2014-02-10 | 2015-08-20 | 新光電気工業株式会社 | Semiconductor device and manufacturing method of the same |
-
2019
- 2019-03-28 JP JP2019063104A patent/JP7322456B2/en active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07211722A (en) * | 1994-01-26 | 1995-08-11 | Toshiba Corp | Semiconductor device and its packaging structure |
JP2014179364A (en) * | 2013-03-13 | 2014-09-25 | Ps4 Luxco S A R L | Semiconductor chip and semiconductor device including the same |
JP2015149459A (en) * | 2014-02-10 | 2015-08-20 | 新光電気工業株式会社 | Semiconductor device and manufacturing method of the same |
Also Published As
Publication number | Publication date |
---|---|
JP7322456B2 (en) | 2023-08-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6081044B2 (en) | Manufacturing method of package substrate unit | |
US5471368A (en) | Module having vertical peripheral edge connection | |
US8299368B2 (en) | Interconnection element for electric circuits | |
US7506437B2 (en) | Printed circuit board having chip package mounted thereon and method of fabricating same | |
US20060219567A1 (en) | Fabrication method of conductive bump structures of circuit board | |
US8338715B2 (en) | PCB with soldering pad projections forming fillet solder joints and method of production thereof | |
US20070114674A1 (en) | Hybrid solder pad | |
US20130329391A1 (en) | Printed wiring board, electronic device, and method for manufacturing electronic device | |
JP2005322915A (en) | Surface-mounting attachment of component | |
US20100022034A1 (en) | Manufacture of devices including solder bumps | |
TWI427720B (en) | Solder bump forming method | |
US20160225706A1 (en) | Printed circuit board, semiconductor package and method of manufacturing the same | |
EP1460888A1 (en) | Low-profile electronic circuit module and method for manufacturing the same | |
KR102380834B1 (en) | Printed circuit board, semiconductor package and method of manufacturing the same | |
CN104779236B (en) | Flip-chip pad geometry for IC package substrate | |
JP2020161782A (en) | Electronic component and electronic component mounting substrate with the same | |
JP2012164934A (en) | Circuit module, electronic component mounting board and circuit module manufacturing method | |
US8344265B2 (en) | Electronic component | |
JP2005159102A (en) | Wiring board and its manufacturing method | |
JP2003249746A (en) | Printed wiring board | |
US20070089901A1 (en) | Circuit board providing coplanarity of solders and high soldering reliability for semiconductor component | |
JP7187008B2 (en) | electronic component package | |
JP7416607B2 (en) | semiconductor equipment | |
JP2008171975A (en) | Mounting method and mounting structure of semiconductor component | |
US8604356B1 (en) | Electronic assembly having increased standoff height |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20220209 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20230123 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20230124 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20230324 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20230627 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20230710 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 7322456 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |