JP2020161559A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】スーパージャンクション構造を採用した縦型パワーＭＯＳＦＥＴにおいて、アバランシェ動作対策に起因する周辺領域での耐圧低下を防ぐ。【解決手段】縦型パワーＭＯＳＦＥＴが形成されたセル領域ＣＲを囲む周辺領域ＰＥＲのＰ型コラムＰＣ２を、セル領域ＣＲのＰ型コラムＰＣ１よりも小さい幅で形成する。これにより、周辺領域ＰＥＲにおいてＰ型不純物の量とＮ型不純物の量とのチャージバランスの均衡を保ち、セル領域ＣＲにおいてＰ型不純物の量をＮ型不純物の量よりも多い状態とする。【選択図】図３

Description

本発明は、半導体装置およびその製造方法に関し、特に、パワー半導体装置に適用して有効な技術に関するものである。

パワー半導体装置である縦型パワーＭＯＳＦＥＴにおいて、耐圧を維持し、且つオン抵抗を抑制するために、Ｎ型コラムとＰ型コラムが交互に配置されたスーパージャンクション構造を採用することが検討されている。このようなパワーＭＯＳＦＥＴでは、低コストで形成可能な外周部の構造として、外周部にセル部と同様にコラムを配置し、これにより電界緩和を行う場合がある。

例えば、特許文献１（特開２００８−１５９６０１号公報）には、スーパージャンクション構造を採用した半導体装置において、Ｐ型仕切り領域（Ｐ型コラム）の不純物濃度をＮ型ドリフト領域（Ｎ型コラム）の不純物濃度より高くすることで、アバランシェ耐量を向上させることが記載されている。

また、特許文献２（特開２０１１−１０８７０１号公報）には、Ｎ型エピタキシャル層の不純物濃度とＰコラムの不純物濃度とのチャージバランスによって、ドレイン−ソース間耐圧が変化すること、および、素子形成領域のＰ型コラムの径よりも幅が大きいＰ型領域を含むダイオードを形成することが記載されている。

また、特許文献３（特開２０１０−５６５１０号公報）には、セル領域内のＰコラムの幅および不純物濃度を調整することで、ドレイン−ソース間耐圧のばらつきを低減することが記載されている。

特開２００８−１５９６０１号公報 特開２０１１−１０８７０１号公報 特開２０１０−５６５１０号公報

ドレイン−ソース間の耐圧は、セル部と外周部とでＰ型コラムの幅（コラム幅）に対する依存性が異なる。このため、特許文献１のように、Ｐ型コラムの不純物量がＮ型コラムの不純物量に比べて大きい場合に、製造時の精度に起因してコラム幅がばらつき、コラム幅が設計より大きくなると、セル部に比べ外周部で耐圧が低下する問題がある。すなわち、コラム幅のばらつきに起因する耐圧変動が大きくなり、半導体装置の性能が低下する問題がある。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

一実施の形態である半導体装置は、互いに隣接するＰ型コラムと隣接するＮ型コラムとを交互に並べて配置したスーパージャンクション構造の縦型パワーＭＯＳＦＥＴにおいて、セル部のＰ型コラムの幅に比べ、外周部のＰ型コラムの幅が小さいものである。

本願において開示される一実施の形態によれば、半導体装置の性能を向上させることができる。

一実施の形態の半導体装置を示す平面図である。 一実施の形態の半導体装置を示す平面図である。 図２のＡ−Ａ線における断面図である。 一実施の形態のＰ型コラムの幅と耐圧との関係を示すグラフである。 一実施の形態の半導体装置の製造工程中の断面図である。 図５に続く半導体装置の製造工程中の断面図である。 図６に続く半導体装置の製造工程中の断面図である。 図７に続く半導体装置の製造工程中の断面図である。 図８に続く半導体装置の製造工程中の断面図である。 図９に続く半導体装置の製造工程中の断面図である。 図１０に続く半導体装置の製造工程中の断面図である。 図１１に続く半導体装置の製造工程中の断面図である。 図１２に続く半導体装置の製造工程中の断面図である。 図１３に続く半導体装置の製造工程中の断面図である。 一実施の形態の変形例１である半導体装置を示す平面図である。 一実施の形態の変形例２である半導体装置を示す平面図である。 比較例である半導体装置を示す断面図である。 比較例のＰ型コラムの幅と耐圧との関係を示すグラフである。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その言及した数に限定されるものではなく、言及した数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

また、「⁻」および「^＋」は、Ｎ型またはＰ型の導電型の相対的な不純物濃度を表記した符号であり、例えば「Ｎ⁻」、「Ｎ」、「Ｎ^＋」の順にｎ型不純物の不純物濃度は高くなる。ただし、濃度に関係なく「Ｎ型」または「Ｐ型」の語を用いる場合もある。

＜半導体装置の構造の説明＞
以下に、図１〜図３を用いて、本実施の形態の半導体装置の構造を説明する。図１および図２は、本実施の形態の半導体装置を示す平面図である。図２は、半導体チップの端部近傍であって、図１において破線で囲んだ領域を示すものである。図３は、本実施の形態の半導体装置を示す断面図である。図３に示す断面は、例えば、図２のＡ−Ａ線における断面である。図２では、層間絶縁膜およびソース電極などの、エピタキシャル層上の構造体の図示を省略している。本実施の形態の半導体装置（半導体素子）は、縦型のパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor、ＭＯＳ型の電界効果トランジスタ）である。ＭＯＳＦＥＴは、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の一種である。

図１に示すように、本実施の形態の半導体装置（半導体チップ）の平面視における形状は、矩形である。そして、本実施の形態の半導体装置は、セル領域ＣＲと、中間領域ＴＲ（図３参照）と、周辺領域ＰＥＲとを有している。セル領域ＣＲは、略矩形の半導体装置の中央部に配置され、中間領域ＴＲは、セル領域ＣＲの外側を囲むように配置され、周辺領域ＰＥＲは、セル領域ＣＲおよび中間領域ＴＲを囲んでいる。つまり、周辺領域ＰＥＲは、半導体装置の外周部である。セル領域ＣＲには、ソースパッドＳＰと、ソースパッドＳＰに囲まれたゲートパッドＧＰとが形成されている。以下、図２および図３を参照しながら、各領域における半導体装置の構成を説明する。

（１）セル領域ＣＲの構造
図３に示すように、セル領域ＣＲには、縦型のパワーＭＯＳＦＥＴが形成されている。このパワーＭＯＳＦＥＴの主な構成要素は、半導体基板ＳＢ上のエピタキシャル層（半導体層）ＥＰの主表面（上面）近傍に形成されている。半導体基板ＳＢは、Ｎ^＋型半導体基板であり、半導体基板ＳＢの比抵抗は、例えば１ｍΩ・ｃｍである。エピタキシャル層ＥＰは、Ｎ⁻型の半導体層であり、その比抵抗は、例えば０．１Ω・ｃｍである。半導体基板ＳＢと半導体基板上のエピタキシャル層ＥＰとは、積層半導体基板を構成している。

エピタキシャル層ＥＰの上面にはエピタキシャル層ＥＰの途中深さに達する溝ＧＴが複数形成されている。図２および図３に示すように、溝ＧＴはＹ方向に延在し、セル領域ＣＲ内においてＸ方向に複数並んでいる。本願でいうＸ方向およびＹ方向は、半導体基板ＳＢの上面およびエピタキシャル層ＥＰの上面に沿う方向であり、平面視で互いに直交する方向である。また、Ｚ方向は、Ｘ方向およびＹ方向、つまり、横方向（水平方向）に対して直交する方向である。つまり、Ｚ方向は半導体基板ＳＢの上面およびエピタキシャル層ＥＰの上面に対して垂直な方向（縦方向、垂直方向、高さ方向、深さ方向）である。

本実施の形態でいうＸ方向は、図１に示す半導体チップの中心部から端部に向かう方向と同義であり、本実施の形態でいうＹ方向は、図１に示す半導体チップの外周の１辺に沿う方向と同義である。ただし、図１の半導体チップの外周を構成する４辺のうち、破線で囲む領域と重なる１辺に対して直交する２辺のそれぞれの近傍における半導体チップの端部では、この限りではない。

図２および図３に示すように、溝ＧＴ内には、ゲート絶縁膜ＧＦを介してゲート電極ＧＥが埋め込まれている。つまり、溝ＧＴの側面および底面は、例えば酸化シリコン膜から成るゲート絶縁膜ＧＦに覆われており、エピタキシャル層ＥＰとゲート電極ＧＥとは、ゲート絶縁膜ＧＦにより絶縁されている。ゲート電極ＧＥは、例えば多結晶シリコン膜から成る。ゲート絶縁膜ＧＦおよびゲート電極ＧＥは、溝ＧＴに沿ってＹ方向に延在している。平面視における所定のゲート電極ＧＥのＸ方向の中心と、当該ゲート電極ＧＥとＸ方向で隣り合う他のゲート電極ＧＥのＸ方向の中心との間の距離（ゲート電極ＧＥの配置周期）は、例えば１．５μｍである。

Ｘ方向で隣り合う溝ＧＴ同士の間のエピタキシャル層ＥＰ内には、Ｐ型ベース領域（Ｐ型半導体領域）ＢＲと、Ｐ型ベース領域ＢＲ上で互いにＸ方向に並ぶＰ^＋型の拡散領域ＢＣおよびＮ^＋型の拡散領域であるソース領域ＳＲとが形成されている。言い換えれば、エピタキシャル層ＥＰの上面から所定の深さに亘ってＰ型ベース領域ＢＲが形成されており、Ｐ型ベース領域ＢＲの上面には拡散領域ＢＣおよびソース領域ＳＲが形成されている。ソース領域ＳＲの不純物濃度は、エピタキシャル層ＥＰの不純物濃度よりも高い。

Ｐ型ベース領域ＢＲは、互いに隣り合う溝ＧＴのそれぞれの側面同士の間に亘って形成されている。つまり、Ｐ型ベース領域ＢＲは溝ＧＴの側面に接している。図２のセル領域ＣＲには示していないが、Ｐ型ベース領域ＢＲは、溝ＧＴに沿ってＹ方向に延在している。Ｐ型ベース領域ＢＲの深さ、つまりＰ型ベース領域ＢＲの底面の位置は、溝ＧＴの深さよりも浅い。セル領域ＣＲにおいて、Ｐ型ベース領域ＢＲと溝ＧＴとは交互に複数配置されている。

拡散領域ＢＣおよびソース領域ＳＲのそれぞれは、エピタキシャル層ＥＰの上面に形成され、Ｙ方向に延在している。Ｘ方向おいて、互いに隣り合う溝ＧＴの間で、拡散領域ＢＣは２つのソース領域ＳＲに挟まれており、それらの２つのソース領域ＳＲは当該拡散領域ＢＣに接している。また、ソース領域ＳＲおよび拡散領域ＢＣは直下のＰ型ベース領域ＢＲに接しており、ソース領域ＳＲは溝ＧＴに接している。拡散領域ＢＣは、Ｐ型ベース領域ＢＲに電圧を供給するために設けられている。拡散領域ＢＣの不純物濃度は、Ｐ型ベース領域ＢＲの不純物濃度よりも高い。

Ｐ型ベース領域ＢＲの直下には、Ｐ⁻型の半導体領域であるＰ型コラム（Ｐ型ピラー）ＰＣ１が形成されている。図２では、Ｐ型コラムＰＣ１の輪郭を破線で示している。Ｐ型コラムＰＣ１は、Ｐ型ベース領域ＢＲの下面に接し、当該下面からＰ型ベース領域ＢＲの下のエピタキシャル層ＥＰの途中深さに亘って深く延びて形成されている。Ｐ型コラムＰＣ１は比較的高いアスペクト比を有し、円柱状の形状を有している。Ｐ型コラムＰＣ１の直径は、互いに隣り合う溝ＧＴ同士の間隔よりも小さい。つまり、平面視で溝ＧＴとＰ型コラムＰＣ１とは離間しており、溝ＧＴの直下にＰ型コラムＰＣ１は形成されていない。Ｘ方向において、互いに隣り合うＰ型コラムＰＣ１のそれぞれの対向する側面同士の間の距離（互いに隣り合うＰ型コラムＰＣ１の外縁同士の間の最短距離）は、例えば１．０μｍである。

Ｐ型コラムＰＣ１の深さ（底面の位置）は、溝ＧＴの深さよりも深い。Ｐ型コラムＰＣ１の底面は、半導体基板ＳＢの上面に達していてもよい。Ｐ型コラムＰＣ１のＸ方向の幅Ｌ１は、例えば０．５μｍである。図３では、Ｐ型コラムＰＣ１は一定の太さ（直径）を有しているが、実際には、上方から下方に向かって太い部分と細い部分とを交互に有し、断面視においてくびれを備えていることが考えられる。よって本願でいうＰ型コラムの幅は、横方向におけるＰ型コラムの最大幅（最大径）とする。

平面視において、Ｐ型コラムＰＣ１はＸ方向およびＹ方向に並んで複数配置されている。つまり、Ｐ型コラムＰＣ１はＹ方向に延在するＰ型ベース領域ＢＲの下において、Ｙ方向に複数並んで配置されており、Ｐ型ベース領域ＢＲはＸ方向に複数形成されているため、Ｐ型コラムＰＣ１は互いに離間してマトリクス状に配置されている。図３に示すように、Ｐ型コラムＰＣ１を含む断面では、横方向にＰ型コラムＰＣ１とエピタキシャル層ＥＰとが交互に並んでいる。互いに隣り合うＰ型コラムＰＣ１同士の間のＮ⁻型半導体層であるエピタキシャル層ＥＰは、Ｎ型コラム（Ｎ型ピラー）と呼ぶこともできる。このような、Ｐ型コラムとＮ型エピタキシャル層（Ｎ型コラム）とが周期的に配置された構造をスーパージャンクション（Superjunction）構造という。Ｐ型コラムＰＣ１のＰ型不純物の濃度は、例えば１×１０^１７／ｃｍ^３である。Ｐ型コラムＰＣ１の不純物濃度は、拡散領域ＢＣの不純物濃度よりも低い。

ゲート電極ＧＥと、ソース領域ＳＲと、Ｐ型ベース領域ＢＲと、エピタキシャル層ＥＰおよび半導体基板ＳＢから成るＮ型半導体領域とは、縦型のパワーＭＯＳＦＥＴを構成している。つまり、エピタキシャル層ＥＰおよび半導体基板ＳＢから成るＮ型半導体領域はドレイン領域として機能する。ただし、Ｎ^＋型半導体領域から成る半導体基板ＳＢのみをドレイン領域とみなしてもよい。エピタキシャル層ＥＰは、ドリフト領域（ドリフト層）として機能する。Ｐ型ベース領域ＢＲのうち、ゲート絶縁膜ＧＦを介してゲート電極ＧＥに対向する部分は、パワーＭＯＳＦＥＴがオン状態のときにチャネルが形成されるチャネル領域である。

ここで、Ｎ型のエピタキシャル層ＥＰの不純物量ＱｎとＰ型コラムＰＣ１の不純物量Ｑｐとのチャージバランスによってドレイン−ソース間耐圧（ＤＳ間耐圧：Ｖｄｓｓ）が変化するところ、本実施の形態のセル領域ＣＲのチャージバランスはＱｐ＞Ｑｎの関係にある。不純物量Ｑｐは、溝ＧＴより下の所定の高さの範囲内におけるＰ型不純物（例えばＢ（ホウ素））の量であって、所定のＰ型コラムＰＣ１のＸ方向の中心と、当該Ｐ型コラムＰＣ１とＸ方向で隣り合う他のＰ型コラムＰＣ１のＸ方向の中心との間の範囲内における不純物量である。同様に、不純物量Ｑｎは、溝ＧＴより下の所定の高さの範囲内におけるＮ型不純物（例えばＰ（リン）またはＡｓ（ヒ素））の量であって、所定のＰ型コラムＰＣ１のＸ方向の中心と、当該Ｐ型コラムＰＣ１とＸ方向で隣り合う他のＰ型コラムＰＣ１のＸ方向の中心との間の範囲内における不純物量である。すなわち、Ｘ方向で隣り合う２つのＰ型コラムＰＣ１のそれぞれの中心同士の間において、Ｐ型不純物の量は、Ｎ型不純物の量よりも大きい。

セル領域ＣＲのチャージバランスがＱｐ＞Ｑｎである状態、つまりＰリッチであり、チャージバランスが取れていない状態であることにより、アバランシェ動作時にＰ型コラムＰＣ１側でブレークダウンさせ、ソース領域ＳＲの直下のＰ型ベース領域ＢＲの電位上昇を抑えることを可能としている。これにより、縦型寄生トランジスタが動作し難くなるため、アバランシェ耐量を向上させることができる。当該縦型寄生トランジスタとは、Ｎ型のソース領域ＳＲをエミッタ領域とし、Ｐ型ベース領域ＢＲをベース領域とし、且つ、Ｎ型のエピタキシャル層ＥＰをコレクタ領域として有する寄生ＮＰＮバイポーラトランジスタである。

エピタキシャル層ＥＰ、ゲート絶縁膜ＧＦおよびゲート電極ＧＥのそれぞれの上には、層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬとしては、例えば、酸化シリコン膜を用いることができる。拡散領域ＢＣおよびその両隣のソース領域ＳＲのそれぞれの直上には、層間絶縁膜ＩＬを貫通する開口部（コンタクトホール）が形成されている。この開口部内および層間絶縁膜ＩＬ上には、ソース電極ＳＥが配置されている。ソース電極ＳＥとしては、例えば、ＴｉＷ（チタンタングステン）膜から成るバリア導体膜と、その上部のＡｌ（アルミニウム）膜から成る主導体膜とから成る積層膜を用いることができる。

ソース電極ＳＥは、当該開口部の底部において、ソース領域ＳＲと電気的に接続され、拡散領域ＢＣを介してＰ型ベース領域ＢＲとも電気的に接続されている。この拡散領域ＢＣは、ソース電極ＳＥとのオーミック接触を確保する機能を有し、この拡散領域ＢＣが存在することにより、ソース領域ＳＲとＰ型ベース領域ＢＲとは同電位で電気的に接続される。

したがって、上記寄生ＮＰＮバイポーラトランジスタのオン動作を抑制することができる。すなわち、ソース領域ＳＲとＰ型ベース領域ＢＲとが同電位で電気的に接続されているということは、寄生ＮＰＮバイポーラトランジスタのエミッタ領域とベース領域との間に電位差が生じていないことを意味し、これによって、寄生ＮＰＮバイポーラトランジスタのオン動作を抑制することができる。

ソース電極ＳＥ上には、ソース電極ＳＥの上面を部分的に覆うように、表面保護膜ＣＶが配置されている。表面保護膜ＣＶとしては、例えば、酸化シリコン膜を用いることができる。図３に示していない領域で表面保護膜ＣＶから露出しているソース電極ＳＥの上面は、図１に示すソースパッドＳＰを構成している。また、図３に示していない領域では、ゲート電極ＧＥと電気的に接続されたゲート引き出し電極がエピタキシャル層ＥＰ上に形成されている。ゲート引き出し電極の上面は、図１に示すゲートパッドＧＰを構成している。また、図示していないが、半導体基板ＳＢの裏面（エピタキシャル層ＥＰが形成された主面と反対側の面）を覆うように、金属膜から成るドレイン電極が形成されている。

（２）中間領域ＴＲの構造
図３に示すように、中間領域ＴＲにはセル領域ＣＲと同様に、半導体基板ＳＢ上のエピタキシャル層ＥＰ内において溝ＧＴに隣接するＰ型ベース領域ＢＲと、Ｐ型ベース領域ＢＲの上面の拡散領域ＢＣと、Ｐ型ベース領域ＢＲの下のＰ型コラムＰＣ１とが形成されている。Ｐ型コラムＰＣ１の直径は、セル領域ＣＲと同様に幅Ｌ１である。ただし、Ｐ型ベース領域ＢＲの上面にはソース領域ＳＲが形成されておらず、拡散領域ＢＣの両隣において、エピタキシャル層ＥＰの上面にはＰ型ベース領域ＢＲが形成されている。このようにソース領域ＳＲがないため、中間領域ＴＲにはパワーＭＯＳＦＥＴは形成されていない。

図２および図３では、中間領域ＴＲにおいて溝ＧＴ、Ｐ型ベース領域ＢＲ、拡散領域ＢＣおよびＰ型コラムＰＣ１をＸ方向に並べていないが、これらを中間領域ＴＲにおいてＸ方向に繰り返し複数配置してもよい。

エピタキシャル層ＥＰ上には、セル領域ＣＲと同様に層間絶縁膜ＩＬ、ソース電極ＳＥおよび表面保護膜ＣＶが形成されている。層間絶縁膜ＩＬの開口部の底部において、ソース電極ＳＥは、拡散領域ＢＣおよびＰ型ベース領域ＢＲのそれぞれの上面に接続されており、ソース電極ＳＥは拡散領域ＢＣを介してＰ型ベース領域ＢＲに電気的に接続されている。

（３）周辺領域ＰＥＲの構造
図３に示すように、周辺領域ＰＥＲには、溝ＧＴ、ゲート絶縁膜ＧＦ、ゲート電極ＧＥ、Ｐ型ベース領域ＢＲ、ソース領域ＳＲおよび拡散領域ＢＣがなく、パワーＭＯＳＦＥＴが形成されていないが、エピタキシャル層ＥＰ内にはＰ型コラム（Ｐ型ピラー）ＰＣ２が互いに離間して複数形成されている。すなわち、半導体基板ＳＢ上のエピタキシャル層ＥＰの上面からエピタキシャル層ＥＰの途中深さに亘って、Ｐ⁻型の半導体領域であるＰ型コラムＰＣ２が縦方向に延びて形成されている。図２および図３に示すように、Ｐ型コラムＰＣ２はＰ型コラムＰＣ１と同様に円柱形状を有しており、周辺領域ＰＥＲ内においてＹ方向およびＸ方向に並んでマトリクス状に配置されている。

Ｐ型コラムＰＣ２は、溝ＧＴよりも深く形成されており、Ｐ型コラムＰＣ１と同様の深さを有しているが、Ｐ型コラムＰＣ２の幅（直径）Ｌ２はＰ型コラムＰＣ１の幅Ｌ１よりも小さい。具体的には、幅Ｌ２は幅Ｌ１よりも０．０５μｍ程度小さい。したがって、Ｐ型コラムＰＣ２はＰ型コラムＰＣ１よりも高いアスペクト比を有している。Ｐ型コラムＰＣ２の幅Ｌ２がＰ型コラムＰＣ１の幅Ｌ１よりも小さい分、互いに隣り合うＰ型コラムＰＣ２の対向する側面同士の間隔は、互いに隣り合うＰ型コラムＰＣ１の対向する側面同士の間隔よりも大きい。Ｐ型コラムＰＣ２のＸ方向の幅Ｌ２は、例えば０．４５μｍである。Ｘ方向において、互いに隣り合うＰ型コラムＰＣ２の対向する側面同士の距離は、例えば１．０５μｍである。

Ｐ型コラムＰＣ２の底面は、半導体基板ＳＢの上面に達していてもよい。Ｐ型コラムＰＣ２は、上方から下方に向かって太い部分と細い部分とを交互に有し、断面視においてくびれを備えていることが考えられる。ここでいうＰ型コラムＰＣ２の幅Ｌ２は、横方向におけるＰ型コラムＰＣ２の最大幅（最大径）である。

図３に示すようにＰ型コラムＰＣ２を含む断面では、横方向にＰ型コラムＰＣ２とエピタキシャル層ＥＰとが交互に並んでいる。互いに隣り合うＰ型コラムＰＣ２同士の間のＮ⁻型半導体層であるエピタキシャル層ＥＰは、Ｎ型コラム（Ｎ型ピラー）と呼ぶこともできる。Ｐ型コラムＰＣ２のＰ型不純物の濃度は例えば１〜２×１０^１７／ｃｍ^３であり、Ｐ型コラムＰＣ１のＰ型不純物の濃度と同様である。ただし、Ｐ型コラムＰＣ２のＰ型不純物の濃度は、Ｐ型コラムＰＣ１のＰ型不純物の濃度より低くてもよい。エピタキシャル層ＥＰのＮ型不純物の濃度は、セル領域ＣＲ、中間領域ＴＲおよび周辺領域ＰＥＲのいずれにおいてもほぼ一定である。周辺領域ＰＥＲにはＰ型ベース領域ＢＲ、ソース領域ＳＲおよび拡散領域ＢＣが形成されていないため、互いに隣り合うＰ型コラムＰＣ２同士の間には、エピタキシャル層ＥＰのみが形成されている。

周辺領域ＰＥＲのエピタキシャル層ＥＰの上面のうち、セル領域ＣＲの反対側の端部、つまり半導体チップ（図１参照）の終端部のエピタキシャル層ＥＰの上面には、エピタキシャル層ＥＰの途中深さに亘ってＮ^＋型の拡散領域（チャネルストッパ領域）ＣＳが形成されている。拡散領域ＣＳは半導体チップの終端部の耐圧向上のために設けられており、拡散領域ＣＳの深さおよび不純物濃度は、ソース領域ＳＲと同様である。複数のＰ型コラムＰＣ２は、Ｘ方向において中間領域ＴＲと拡散領域ＣＳとの間のエピタキシャル層ＥＰ内に形成されている。

周辺領域ＰＥＲにおいてもＮ型のエピタキシャル層ＥＰの不純物量ＱｎとＰ型コラムＰＣ１の不純物量Ｑｐとのチャージバランスによってドレイン−ソース間耐圧（ＤＳ間耐圧：Ｖｄｓｓ）が変化するところ、本実施の形態の周辺領域ＰＥＲのチャージバランスはＱｐ＝Ｑｎの関係にある。不純物量Ｑｐは、所定のＰ型コラムＰＣ２のＸ方向の中心と、当該Ｐ型コラムＰＣ２とＸ方向で隣り合うに他のＰ型コラムＰＣ２のＸ方向の中心との間の範囲内におけるＰ型不純物（例えばＢ（ホウ素））の量である。同様に、不純物量Ｑｎは、所定のＰ型コラムＰＣ２のＸ方向の中心と、当該Ｐ型コラムＰＣ２とＸ方向で隣り合うに他のＰ型コラムＰＣ２のＸ方向の中心との間の範囲内におけＮ型不純物（例えばＰ（リン）またはＡｓ（ヒ素））の量である。

周辺領域ＰＥＲのチャージバランスがＱｐ＝Ｑｎである状態、つまりチャージバランスが取れている状態であることにより、Ｐ型コラムとＮ型コラムとを繰り返し並べる構造の周辺領域ＰＥＲにおいて、ドレイン−ソース間耐圧のばらつきを最も低減し、ドレイン−ソース間耐圧の低下を防ぐことができる。

上記のように、セル領域ＣＲのチャージバランスはＱｐ＞Ｑｎであるのに対し、周辺領域ＰＥＲでのチャージバランスはＱｐ＝Ｑｎである。言い換えれば、Ｘ方向で隣り合う２つのＰ型コラムＰＴ１のそれぞれの中心同士の間における、Ｎ型不純物の量に対するＰ型不純物の量の割合は、Ｘ方向で隣り合う２つのＰ型コラムＰＣ２のそれぞれの中心同士の間における、Ｎ型不純物の量に対するＰ型不純物の量の割合よりも大きい。

周辺領域ＰＥＲのエピタキシャル層ＥＰ上には、セル領域ＣＲと同様に層間絶縁膜ＩＬ、ソース電極ＳＥおよび表面保護膜ＣＶが順に形成されている。ただし、周辺領域ＰＥＲの層間絶縁膜ＩＬに開口部は形成されておらず、Ｐ型コラムＰＣ２はソース電極ＳＥに電気的に接続されていない。すなわち、Ｐ型コラムＰＣ２はソース電極ＳＥおよびドレイン領域のいずれからも絶縁されており、回路を構成していない。言い換えれば、Ｐ型コラムＰＣ２は電気的に浮遊状態にある。

（４）スーパージャンクション構造
セル領域ＣＲのように、Ｐ型コラムＰＣ１とＮ型コラム（Ｎ型のエピタキシャル層ＥＰ）とが周期的に配置された構造体（スーパージャンクション構造）の主表面に、縦型パワーＭＯＳＦＥＴを配置することにより、高耐圧を確保しながら、オン抵抗を低減することができる。

すなわち、Ｐ型コラムとＮ型コラムとが周期的に配置されたスーパージャンクション構造では、Ｐ型コラムとＮ型コラムとの境界領域、つまり、縦方向（Ｚ方向）に延びるｐｎ接合から、横方向に空乏層が伸びる。このため、スーパージャンクション構造の縦型パワーＭＯＳＦＥＴでは、オン抵抗の低減のため、電流通路となるＮ型コラムの不純物濃度を高くしても、当該ｐｎ接合から横方向に広がる空乏層により耐圧を確保することができる。よって、高耐圧を確保しながら、オン抵抗を低減することができる。このように、スーパージャンクション構造を採用し、Ｐ型コラムとＮ型コラムとが周期的に配置することでドレイン−ソース間の電界を緩和することができる。

また、セル領域ＣＲだけでなく、中間領域ＴＲおよび周辺領域ＰＥＲにおいても、Ｐ型コラムとＮ型コラムとを周期的に配置することで、セル領域ＣＲを囲むように空乏層が広がるため、さらに耐圧を向上させることができる。

＜半導体装置の製造方法の説明＞
次に、図５〜図１４を参照しながら、本実施の形態の半導体装置の製造方法を説明する。図５〜図１４は、本実施の形態の半導体装置の製造工程中の断面図である。

まず、図５に示すように、主面（上面）上にＮ⁻型半導体層から成るエピタキシャル層ＥＰを形成したＮ^＋型の半導体基板ＳＢ、つまり積層構造を有する半導体ウェハを用意する。つまり、エピタキシャル層ＥＰは、その底面にＮ^＋型半導体領域である半導体基板ＳＢを備えている。エピタキシャル層ＥＰおよび半導体基板ＳＢから成る積層半導体基板は、後にダイシングにより個片化されて半導体チップとなるチップ領域を複数有している。平面視において、各チップ領域の中心には素子が形成されるセル領域ＣＲがある。チップ領域内の外周部は周辺領域ＰＥＲであり、周辺領域ＰＥＲとセル領域ＣＲとの間には中間領域ＴＲがある。

半導体基板ＳＢは、例えばＰ（リン）またはＡｓ（ヒ素）などのＮ型不純物を単結晶シリコンに導入することにより形成されている。エピタキシャル層ＥＰは、半導体基板ＳＢ上にエピタキシャル成長法を用いて形成されている。半導体基板ＳＢの比抵抗は、例えば１ｍΩ・ｃｍである。エピタキシャル層ＥＰの比抵抗は、例えば０．１Ω・ｃｍである。

次に、図６に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、セル領域ＣＲのエピタキシャル層ＥＰの上面に溝ＧＴを複数形成する。セル領域ＣＲにおいて、溝ＧＴは半導体基板ＳＢの上面に沿うＹ方向に延在し、平面視でＹ方向に直交するＸ方向に複数並んでいる。溝ＧＴはエピタキシャル層ＥＰの途中深さまで達しており、エピタキシャル層ＥＰと半導体基板ＳＢとの界面には達していない。溝ＧＴは、中間領域ＴＲに形成されていてもよい。

次に、図７に示すように、例えば酸化法を用いて、溝ＧＴの側面、底面および溝ＧＴの外のエピタキシャル層ＥＰの上面を覆う酸化シリコン膜を形成する。続いて、例えばＣＶＤ（Chemical Vapor Deposition）法などを用いて、当該酸化シリコン膜上にシリコン膜を形成し、これにより溝ＧＴ内を完全に埋め込む。続いて、例えばエッチバックを行うことで、溝ＧＴ内を除くエピタキシャル層ＥＰの上面上の当該酸化シリコン膜および当該シリコン膜を除去する。これにより、溝ＧＴ内に、当該酸化シリコン膜から成るゲート絶縁膜ＧＦを介して、当該シリコン膜から成るゲート電極ＧＥを形成する。

次に、図８に示すように、フォトリソグラフィ技術およびイオン注入法を用いて、セル領域ＣＲおよび中間領域ＴＲのそれぞれのエピタキシャル層ＥＰの上面にＰ型不純物（例えばＢ（ホウ素））を打ち込む。このようにしてエピタキシャル層ＥＰにＰ型不純物を導入することで、Ｘ方向に隣り合う溝ＧＴ同士の間に、溝ＧＴよりも浅いＰ型ベース領域ＢＲを形成する。Ｐ型ベース領域ＢＲは、Ｙ方向に延在している。

次に、図９に示すように、フォトリソグラフィ技術およびイオン注入法を用いて、セル領域ＣＲおよび中間領域ＴＲのそれぞれのＰ型ベース領域ＢＲの上面にＰ型不純物（例えばＢ（ホウ素））を打ち込む。このようにしてエピタキシャル層ＥＰにＰ型不純物を導入することで、Ｐ型ベース領域ＢＲの上面から、Ｐ型ベース領域ＢＲの途中深さに亘って、溝ＧＴから離間する位置にＰ^＋型の拡散領域ＢＣを形成する。拡散領域ＢＣは、Ｙ方向に延在している。

次に、図１０に示すように、フォトリソグラフィ技術およびイオン注入法を用いて、セル領域ＣＲのＰ型ベース領域ＢＲの上面にＮ型不純物（例えばＡｓ（ヒ素）またはＰ（リン））を打ち込む。このようにしてエピタキシャル層ＥＰにＮ型不純物を導入することで、Ｐ型ベース領域ＢＲの上面から、Ｐ型ベース領域ＢＲの途中深さに亘ってＮ^＋型のソース領域ＳＲを形成する。ソース領域ＳＲはＸ方向において、拡散領域ＢＣの側面から溝ＧＴの側面に亘って形成される。つまり、ソース領域ＳＲは溝ＧＴの側面に接している。ソース領域ＳＲは、Ｙ方向に延在している。

また、このイオン注入工程では、チップ領域の周縁部、つまり、Ｘ方向における周辺領域ＰＥＲの端部であって、セル領域ＣＲ側とは反対側の端部のエピタキシャル層ＥＰの上面に、Ｎ型不純物が打ち込まれたＮ^＋型のチャネルストッパ領域である拡散領域ＣＳを形成する。

次に、図１１に示すように、フォトリソグラフィ技術およびイオン注入法を用いて、セル領域ＣＲ、中間領域ＴＲおよび周辺領域ＰＥＲのそれぞれのエピタキシャル層ＥＰの上面にＰ型不純物（例えばＢ（ホウ素））を打ち込む。このようにしてエピタキシャル層ＥＰにＰ型不純物を導入することで、セル領域ＣＲおよび中間領域ＴＲのそれぞれのＰ型ベース領域ＢＲの直下に、円柱状のＰ⁻型半導体領域であるＰ型コラムＰＣ１を複数形成し、周辺領域ＰＥＲのエピタキシャル層ＥＰの上面からエピタキシャル層ＥＰの途中深さに達する円柱状のＰ⁻型半導体領域であるＰ型コラムＰＣ２を複数形成する。複数のＰ型コラムＰＣ１、ＰＣ２のそれぞれは平面視でマトリクス状配置され、溝ＧＴよりも深く形成される。

ここでは、各Ｐ型コラムＰＣ１、ＰＣ２を複数回のイオン注入により形成する。つまり、不純物イオンの多段注入を行うことで、縦方向（Ｚ方向）に長いＰ型コラムＰＣ１、ＰＣ２を形成する。すなわち、例えばセル領域ＣＲでは、エピタキシャル層ＥＰの上面に近い所定の深さに１回目のイオン注入を行った後、当該深さよりも深い領域に、１回目よりも高いエネルギー条件で２回目のイオン注入を行うことで、互いに異なる深さを有し、縦方向に並ぶ２つの半導体領域を形成する。これにより、互いに接する当該２つの半導体領域から成るＰ型コラムＰＣ１を形成する。そして、周辺領域ＰＥＲにおいても、当該１回目のイオン注入および当該２回目のイオン注入により形成された２つの半導体領域から成るＰ型コラムＰＣ２を形成する。

このとき、Ｐ型コラムＰＣ１を、Ｘ方向で隣り合う溝ＧＴの側面同士の間隔よりも小さい幅で形成し、Ｐ型コラムＰＣ２を、Ｐ型コラムＰＣ１よりも小さい幅で形成する。平面視におけるＰ型コラムＰＣ１の配置周期と、平面視におけるＰ型コラムＰＣ２の配置周期とは、互いに同じである。すなわち、所定のＰ型コラムＰＣ１のＸ方向の中心と、当該Ｐ型コラムＰＣ１とＸ方向で隣り合う他のＰ型コラムＰＣ１のＸ方向の中心との間の距離は、所定のＰ型コラムＰＣ２のＸ方向の中心と、当該Ｐ型コラムＰＣ２とＸ方向で隣り合う他のＰ型コラムＰＣ２のＸ方向の中心との間の距離と同じである。Ｐ型コラムＰＣ１、ＰＣ２のそれぞれのＰ型不純物の濃度は、例えば１×１０^１７／ｃｍ^３である。

これにより、Ｐ型コラムＰＣ１またはＰＣ２と、Ｎ型のエピタキシャル層ＥＰとが横方向に交互に並ぶスーパージャンクション構造を形成する。ゲート電極ＧＥと、ソース領域ＳＲと、Ｐ型ベース領域ＢＲと、エピタキシャル層ＥＰおよび半導体基板ＳＢから成るＮ型半導体領域とは、縦型のパワーＭＯＳＦＥＴを構成している。

次に、図１２に示すように、エピタキシャル層ＥＰ上に、例えばＣＶＤ法を用いて、酸化シリコン膜などから成る層間絶縁膜ＩＬを形成する。続いて、フォトリソグラフィ技術およびドライエッチング法を用いて、層間絶縁膜ＩＬをパターニングする。これにより、層間絶縁膜ＩＬを貫通し、セル領域ＣＲにおいてソース領域ＳＲおよび拡散領域ＢＣを露出する開口部と、中間領域ＴＲにおいてＰ型ベース領域ＢＲおよび拡散領域ＢＣを露出する開口部とを形成する。

次に、図１３に示すように、層間絶縁膜ＩＬ上に金属膜を形成する。すなわち、例えば、ＴｉＷ（チタンタングステン）膜とその上部のＡｌ（アルミニウム）膜とから成る積層膜をスパッタリング法などにより形成する。続いて、当該金属膜をパターニングすることにより、当該金属膜から成るソース電極ＳＥおよびゲート引き出し電極（図示しない）を形成する。セル領域ＣＲのソース電極ＳＥは、ソース領域ＳＲと拡散領域ＢＣとに電気的に接続される。中間領域ＴＲのソース電極ＳＥは、拡散領域ＢＣに電気的に接続される。

次に、図１４に示すように、ソース電極ＳＥおよびゲート引き出し電極を覆うように、表面保護膜ＣＶを形成する。すなわち、ソース電極ＳＥおよびゲート引き出し電極のそれぞれの上に、例えばＣＶＤ法により、酸化シリコン膜を堆積する。そして、当該酸化シリコン膜をパターニングすることにより、ソース電極ＳＥの一部の上面と、ゲート引き出し電極の上面とを露出させる。この露出部が、外部接続領域（例えば、ゲートパッド、ソースパッド）となる。これにより、当該酸化シリコン膜から成る表面保護膜ＣＶを形成する。

続いて、半導体基板ＳＢの裏面に、ドレイン電極（図示しない）を形成する。例えば、半導体基板ＳＢの裏面側を上面とし、金属膜をスパッタリング法または蒸着法により形成する。これにより、金属膜よりなるドレイン電極を形成することができる。

その後、半導体ウェハをダイシング工程により切削することで、半導体ウェハの複数のチップ領域のそれぞれを個片化する。つまり、１つのチップ領域から、１つの半導体チップを得ることができ、半導体ウェハから複数の半導体チップを得ることができる。以上の工程により、本実施の形態の半導体装置を形成することができる。

本実施の形態では、エピタキシャル層を形成した後にイオン注入によりＰ型コラムを形成することについて説明したが、他の方向によりスーパージャンクション構造を形成してもよい。例えば、エピタキシャル層の上面に深い溝を形成し、当該溝内にＰ型コラムを形成するトレンチフィル法を用いてもよい。また、Ｎ型コラムとＰ型コラムを共に４、５回に分けてエピタキシャル成長法により成長させて形成するマルチエピタキシャル法を用いてもよい。

＜本実施の形態の効果の説明＞
以下に、図３、図４、図１７および図１８を用いて、本実施の形態の効果について説明する。図４は、本実施の形態のＰ型コラムの幅と耐圧との関係を示すグラフである。図１７は、比較例である半導体装置を示す断面図である。図１８は、比較例のＰ型コラムの幅と耐圧との関係を示すグラフである。

図１７に示す比較例の半導体装置は、スーパージャンクション構造を有しており、周辺領域ＰＥＲのチャージバランスおよび周辺領域ＰＥＲのＰ型コラムＰＣＡの幅（直径）以外の構成は、図１〜図３を用いて説明した半導体装置と同様である。

図１７に示すように、比較例では、アバランシェ動作対応のために、セル領域ＣＲのＰ型コラムＰＣ１の不純物量がＮ型のエピタキシャル層ＥＰの不純物量よりも多い。また、周辺領域ＰＥＲのＰ型コラムＰＣＡもＰ型コラムＰＣ１と同様の条件で形成している。すなわち、Ｐ型コラムＰＣＡの幅（直径）Ｌ１は、Ｐ型コラムＰＣ１の幅と同じ大きさであり、Ｐ型コラムＰＣＡおよびＰＣ１のそれぞれの不純物濃度は同じであり、Ｐ型コラムＰＣＡおよびＰＣ１のそれぞれの平面視における配置周期は同じである。これにより、周辺領域ＰＥＲでもＰ型コラムＰＣＡの不純物量はＮ型のエピタキシャル層ＥＰの不純物量よりも多くなっており、セル領域ＣＲおよび周辺領域ＰＥＲは共にチャージバランスがＱｐ＞Ｑｎとなっている。

このような比較例の半導体装置のセル領域ＣＲおよび周辺領域ＰＥＲのそれぞれのコラム幅と耐圧（ドレイン−ソース間耐圧）との関係を表したグラフを、図１８に示す。図１８のグラフにおいて、横軸はＰ型コラムの幅を示し、縦軸はドレイン−ソース間の耐圧を示している。図１８では、セル領域ＣＲのグラフを破線で示し、周辺領域ＰＥＲの耐圧を実線で示している。

図１８に示すように、コラム幅と耐圧との関係は、所定のコラム幅において耐圧が最も高くなる山なりの曲線グラフとして表される。当該曲線グラフのうち、最も耐圧の値が高い場合におけるコラム幅の値は、チャージバランスがＱｐ＝Ｑｎとなっているとき、つまり、チャージバランスが取れているとき（チャージバランスの均衡が保たれているとき）の値である。ここで、Ｐ型コラムを常に設定した幅で均一に形成することは困難である。すなわち、コラム幅は製造装置の精度などに起因してウェハ間およびチップ間において一定とはならず、ばらつきが生じ得る。ここでは、コラム幅の平均をＬ１として設定しており、コラム幅の増減のばらつき量は２ａであるものとする。つまり、製造ばらつき（製造工程において生じるコラム幅のばらつき）により、コラム幅は最大でＬ１＋ａと成り得、最小でＬ１−ａと成り得る。

ドレイン−ソース間耐圧を最も高くする観点からは、当該曲線グラフのうち、最も耐圧の値が高くなるようにコラム幅の平均値を設定することが望ましい。しかし、上述したようにアバランシェ耐量を向上させる目的で意図的にチャージバランスを崩し、チャージバランスをＱｐ＞Ｑｎとすることが考えられる。比較例ではアバランシェ動作対応のために、セル領域ＣＲおよび周辺領域ＰＥＲの両方のコラム幅を、チャージバランスが取れている状態に比べて広げることでＰ型不純物量を増大させ、チャージバランスをＱｐ＞Ｑｎとしている。このため、コラム幅の平均値はセル領域ＣＲおよび周辺領域ＰＥＲの両方においてＬ１に設定されている。

ここで、製造ばらつきによりコラム幅が例えばＬ１＋ａである半導体装置では、特性上、セル領域ＣＲに比べて周辺領域ＰＥＲの耐圧の低下幅が大きい。したがって、比較例の半導体装置では、製品の耐圧のばらつきが、図１８に縦方向の矢印で示す範囲となる。すなわち、コラム幅がＬ１−ａの製品は最も耐圧が高くなるが、コラム幅がＬ１＋ａである製品の耐圧は周辺領域の耐圧低下により非常に低くなる。このため、比較例では、コラム幅の製造ばらつきに起因する半導体装置の耐圧変動が大きく、耐圧の下限が低いという問題がある。

そこで、本実施の形態の半導体装置では、セル領域ＣＲのチャージバランスを比較例と同様にＱｐ＞Ｑｎとすることでアバランシェ耐量の低下を防ぎ、且つ、周辺領域ＰＥＲのチャージバランスをＱｐ＝Ｑｎとすることで、ドレイン−ソース間の耐圧の低下を防いでいる。すなわち、図４に示すように、セル領域ＣＲのコラムＰＣ１（図３参照）の幅の平均値はＬ１であるのに対し、周辺領域ＰＥＲのＰ型コラムＰＣ２（図３参照）の幅の平均値は、チャージバランスがＱｐ＝ＱｎとなるＬ２である。図４は、本実施の形態の半導体装置のセル領域ＣＲおよび周辺領域ＰＥＲのそれぞれのコラム幅と耐圧（ドレイン−ソース間耐圧）との関係を表したグラフである。図４のグラフにおいて、横軸はＰ型コラムの幅を示し、縦軸はドレイン−ソース間の耐圧を示している。図４では、セル領域ＣＲのグラフを破線で示し、周辺領域ＰＥＲの耐圧を実線で示している。

本実施の形態において、セル領域ＣＲのコラム幅を、アバランシェ耐量を向上することができるＰリッチとなるように、チャージバランスの取れた寸法より太い寸法に設定している。これに対し、周辺領域ＰＥＲのコラム幅を、チャージバランスの取れた寸法に設定している。すなわち、図３に示すように、に比べて、周辺領域ＰＥＲのＰ型コラムＰＣ２の幅Ｌ２を、セル領域ＣＲのＰ型コラムＰＣ１の幅Ｌ１より小さく設定している。これにより、セル領域ＣＲのＰ型コラムＰＣ１を含むエピタキシャル層ＥＰ内では、Ｎ型不純物量に比べＰ型不純物量が比較的多いのに対し、周辺領域ＰＥＲのＰ型コラムＰＣ２を含むエピタキシャル層ＥＰ内では、Ｐ型不純物量がＮ型不純物量と同程度となっている。

これにより、図４に示すように、製造ばらつきによりコラム幅がＬ２より大きくなり、例えばコラム幅がＬ２＋ａとなった製品でも、周辺領域ＰＥＲの耐圧がセル領域ＣＲの耐圧より低くなることを防ぐことができる。したがって、コラム幅の製造ばらつきに起因する半導体装置の耐圧変動の幅を低減することができ、半導体装置の耐圧の下限値を高めることができる。すなわち、半導体装置の性能を高めることができる。

なお、アバランシェ動作時には、耐圧が低い領域でブレークダウンが起こる。本実施の形態では周辺領域ＰＥＲの耐圧がセル領域ＣＲの耐圧よりも高いため、周辺領域ＰＥＲがＰリッチ（Ｑｐ＞Ｑｎ）の状態でなくても、アバランシェ耐量は低下しない。

また、本実施の形態では、Ｐ型コラムが平面視で円形である場合について説明したが、Ｐ型コラムの形状は平面視で例えば正方形など四角形であってもよく、チャージバランスが取れていれば形状に制限はない。また、図４ではＬ２＋ａの大きさがＬ１の大きさと同じになっているが、Ｌ２＋ａ＝Ｌ１である必要はない。

本願でいうＰ型コラムＰＣ２の幅Ｌ２は、半導体チップ（図１参照）の周辺領域ＰＥＲ内の平面視での一定の範囲内における複数のＰ型コラムＰＣ２のそれぞれの最大幅の平均の大きさである。同様に、本願でいうＰ型コラムＰＣ１の幅Ｌ１は、半導体チップのセル領域ＣＲ内の平面視での一定の範囲内における複数のＰ型コラムＰＣ１のそれぞれの最大幅の平均の大きさである。つまり、コラム幅の比較は、セル領域ＣＲおよび周辺領域ＰＥＲのそれぞれのコラム幅の平均値の比較により行われる。したがって、仮に、図１７に示す比較例において、周辺領域ＰＥＲ内で特に直径が小さい１つのＰ型コラムＰＣＡの最大幅が、セル領域ＣＲ内で特に直径が大きい１つのＰ型コラムＰＣ１の最大幅より小さいとしても、本実施の形態のようにＰ型コラムＰＣ２の幅がＰ型コラムＰＣ１の幅よりも小さい状態であるとはいえない。

（変形例１）
Ｐ型コラムは、平面視において行列状に配置されず、図１５に示すように、千鳥状に配置されていてもよい。図１５は、本実施の形態の半導体装置の本変形例１を示す平面図である。

ここでは、セル領域ＣＲ、中間領域ＴＲおよび周辺領域ＰＥＲにおいて、Ｐ型コラムＰＣ１、ＰＣ２は千鳥状に配置されている。つまり、セル領域ＣＲおよび中間領域ＴＲにおいて、Ｐ型コラムＰＣ１はＹ方向に並んで複数配置されており、Ｙ方向に並ぶ複数のＰ型コラムＰＣ１から成る所定の１列の隣の列の複数のＰ型コラムＰＣ１のそれぞれは、当該所定の１列を構成する複数のＰ型コラムＰＣ１に対し、Ｙ方向において半周期ずれた位置に配置されている。同様に、周辺領域ＰＥＲにおいて、Ｐ型コラムＰＣ２はＹ方向に並んで複数配置されており、Ｙ方向に並ぶ複数のＰ型コラムＰＣ２から成る所定の１列の隣の列の複数のＰ型コラムＰＣ２のそれぞれは、当該所定の１列を構成する複数のＰ型コラムＰＣ２に対し、Ｙ方向において半周期ずれた位置に配置されている。

このように、Ｐ型コラムを千鳥状に配置しても、図１〜図３を用いて説明した半導体装置と同様の効果を得ることができる。この場合、不純物量Ｑｐ、Ｑｎのそれぞれは、Ｘ方向で隣り合うＰ型コラム同士の間の不純物量ではなく、所定のＰ型コラムと、当該Ｐ型コラムと最短距離の位置関係にある他のＰ型コラムとのそれぞれの平面視における中心同士の間の不純物量により規定することができる。

（変形例２）
Ｐ型コラムの平面視での形状は、図１６に示すように、ストライプ状であってもよい。図１６は、本実施の形態の半導体装置の本変形例２を示す平面図である。

図１６に示すように、Ｐ型コラムＰＣ１は、Ｐ型ベース領域ＢＲに沿って、Ｙ方向に延在しており、Ｐ型コラムＰＣ２も、Ｙ方向に延在している。すなわち、Ｐ型コラムＰＣ１、ＰＣ２は、Ｙ方向に延在するパターンがＸ方向に複数並んだストライプ状の平面レイアウトを有している。図１６では、セル領域ＣＲのソース領域ＳＲおよび拡散領域ＢＣのそれぞれの直下のＰ型コラムＰＣ１の輪郭を破線で示し、中間領域ＴＲのソース領域ＳＲおよびＰ型ベース領域ＢＲのそれぞれの直下のＰ型コラムＰＣ１の輪郭を破線で示している。

このように、Ｐ型コラムがストライプ状に配置されていても、図１〜図３を用いて説明した半導体装置と同様の効果を得ることができる。この場合、セル領域ＣＲおよび中間領域ＴＲのＰ型コラムＰＣ１の幅Ｌ１は、Ｐ型コラムＰＣ１の短手方向の幅である。同様に、周辺領域ＰＥＲのＰ型コラムＰＣ２の幅Ｌ２は、Ｐ型コラムＰＣ２の短手方向の幅である。したがって、Ｐ型コラムＰＣ２はＰ型コラムＰＣ１に比べ、短手方向（Ｘ方向）の幅が小さい。

以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

また、上記実施の形態では、Ｓｉ（シリコン）から成る基板およびエピタキシャル層を備えた半導体装置について説明したが、ＳｉではなくＳｉＣ（炭化ケイ素）を材料とした半導体装置でもよい。すなわち、半導体基板、Ｐ型コラムおよびエピタキシャル層は、何れもＳｉＣにより構成されていてもよい。

また、上記実施の形態ではＮチャネル型のＭＯＳＦＥＴを形成する場合について説明したが、ＭＯＳＦＥＴはＰチャネル型であってもよい。Ｐチャネル型のＭＯＳＦＥＴを形成する場合は、上述した半導体装置を構成する半導体領域のそれぞれを逆の導電型で形成すればよい。

ＢＣ 拡散領域
ＢＲ Ｐ型ベース領域
ＣＲ セル領域
ＥＰ エピタキシャル層
ＧＥ ゲート電極
ＰＣ１、ＰＣ２、ＰＣＡ Ｐ型コラム
ＰＥＲ 周辺領域
ＳＲ ソース領域
ＳＢ 半導体基板
ＴＲ 中間領域

Claims (12)

1. 第１領域および前記第１領域を囲む第２領域を備えた、第１導電型の半導体層と、
   前記第１領域の前記半導体層の上面に形成された複数の溝のそれぞれの内部に絶縁膜を介して埋め込まれたゲート電極と、
   前記第１領域の複数の前記半導体層のそれぞれの内部において、前記絶縁膜を介して前記ゲート電極に隣接して形成された、前記第１導電型と異なる第２導電型の第１半導体領域と、
   前記半導体層の前記上面に形成され、前記半導体層よりも高い不純物濃度を有し、前記第１半導体領域に接する前記第１導電型の第２半導体領域と、
   前記半導体層の前記上面に形成され、前記第１半導体領域よりも高い不純物濃度を有し、前記第１半導体領域に接する前記第２導電型の第３半導体領域と、
   前記半導体層の下に形成され、前記半導体層よりも高い不純物濃度を有する前記第１導電型の第４半導体領域と、
   複数の前記第１半導体領域のそれぞれの下面から前記第１半導体領域の下の前記半導体層内に亘って形成された、前記第２導電型の第１コラムと、
   前記第２領域の前記半導体層の前記上面から前記半導体層内に亘って形成され、平面視で互いに離間して並ぶ前記第２導電型の複数の第２コラムと、
   を有し、
   前記ゲート電極、前記第２半導体領域および前記第４半導体領域は、電界効果トランジスタを構成し、
   前記第２半導体領域は、前記第３半導体領域に電気的に接続され、
   複数の前記第１コラムは、前記第１領域において平面視で互いに離間して並び、
   平面視において、前記第２コラムの幅は、前記第１コラムの幅よりも小さい、半導体装置。
2. 請求項１記載の半導体装置において、
   前記半導体層の前記上面に沿う第１方向で隣り合う２つの前記第１コラムのそれぞれの中心同士の間における、前記第１導電型の不純物の量に対する前記第２導電型の不純物の量の割合は、前記半導体層の前記上面に沿う第２方向で隣り合う２つの前記第２コラムのそれぞれの中心同士の間における、前記第１導電型の不純物の量に対する前記第２導電型の不純物の量の割合よりも大きい、半導体装置。
3. 請求項２記載の半導体装置において、
   前記第１方向で隣り合う２つの前記第１コラムのそれぞれの中心同士の間において、前記第２導電型の不純物の量は、前記第１導電型の不純物の量よりも大きい、半導体装置。
4. 請求項１記載の半導体装置において、
   前記第１コラムの直上の前記第１半導体領域は、前記電界効果トランジスタのチャネル領域を含む、半導体装置。
5. 請求項１記載の半導体装置において、
   前記第２コラムは、電気的に浮遊状態である、半導体装置。
6. 請求項１記載の半導体装置において、
   前記第１コラムおよび前記第２コラムのそれぞれは、平面視において千鳥状に配置されている、半導体装置。
7. 請求項１記載の半導体装置において、
   複数の前記第１コラムおよび複数の前記第２コラムのそれぞれは、前記半導体層の前記上面に沿う第３方向に延在し、前記第３方向に直交する第４方向に並んで配置されている、半導体装置。
8. （ａ）底面に第１導電型の第４半導体領域を備え、前記第４半導体領域よりも低い不純物濃度を有し、第１領域と、前記第１領域を囲む第２領域とを備えた前記第１導電型の半導体層を用意する工程、
   （ｂ）前記半導体層の上面に複数の溝を形成する工程、
   （ｃ）前記複数の溝のそれぞれの内側に、絶縁膜を介してゲート電極を形成する工程、
   （ｄ）前記第１領域の前記半導体層の前記上面に対して前記第１導電型と異なる第２導電型の不純物を導入することにより、前記溝より浅く、前記溝に隣接する前記第２導電型の第１半導体領域を複数形成する工程、
   （ｅ）前記第１半導体領域の上面に対して前記第１導電型の不純物を導入することにより、前記第１半導体領域より浅く、前記溝に隣接し、前記半導体層よりも不純物濃度が高い前記第１導電型の第２半導体領域を形成する工程、
   （ｆ）前記第１半導体領域の前記上面に対して前記第２導電型の不純物を導入することにより、前記第１半導体領域より浅い前記第２導電型の第３半導体領域を形成する工程、
   （ｇ）前記第１領域の前記半導体層に対して前記第２導電型の不純物を導入することにより、複数の前記第１半導体領域のそれぞれの下面から前記半導体層内に亘って延びる前記第２導電型の第１コラムを複数形成し、前記第２領域の前記半導体層に対して前記第２導電型の不純物を導入することにより、前記半導体層の前記上面から前記半導体層内に亘って延びる前記第２導電型の第２コラムを複数形成する工程、
   を有し、
   前記ゲート電極、前記第２半導体領域および前記第４半導体領域は、電界効果トランジスタを構成し、
   前記第２半導体領域は、前記第３半導体領域に電気的に接続され、
   複数の前記第１コラムは、前記第１領域において互いに離間して並び、
   平面視において、前記第２コラムの幅は、前記第１コラムの幅よりも小さい、半導体装置の製造方法。
9. 請求項８記載の半導体装置の製造方法において、
   前記半導体層の前記上面に沿う第１方向で隣り合う２つの前記第１コラムのそれぞれの中心同士の間における、前記第１導電型の不純物の量に対する前記第２導電型の不純物の量の割合は、前記半導体層の前記上面に沿う第２方向で隣り合う２つの前記第２コラムのそれぞれの中心同士の間における、前記第１導電型の不純物の量に対する前記第２導電型の不純物の量の割合よりも大きい、半導体装置の製造方法。
10. 請求項９記載の半導体装置の製造方法において、
    前記第１方向で隣り合う２つの前記第１コラムのそれぞれの中心同士の間において、前記第２導電型の不純物の量は、前記第１導電型の不純物の量よりも大きい、半導体装置の製造方法。
11. 請求項８記載の半導体装置の製造方法において、
    前記第１コラムの直上の前記第１半導体領域は、前記電界効果トランジスタのチャネル領域を含む、半導体装置の製造方法。
12. 請求項８記載の半導体装置の製造方法において、
    前記第２コラムは、電気的に浮遊状態である、半導体装置の製造方法。

Images