JP2020155675A - Method for manufacturing semiconductor device - Google Patents
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Abstract
Description
本発明は、III 族窒化物半導体からなる半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device made of a group III nitride semiconductor.
III 族窒化物半導体からなる半導体装置の製造においては、ゲート絶縁膜のパターニング、トレンチの形成、電極の成膜など、多数のレジストマスク形成・剥離工程を経る必要がある。 In the manufacture of semiconductor devices made of group III nitride semiconductors, it is necessary to go through a number of resist mask forming / peeling steps such as patterning of a gate insulating film, formation of trenches, and formation of electrodes.
特許文献１には、トレンチゲート型の縦型ＨＦＥＴが記載されている。縦型ＨＦＥＴは、ＧａＮ基板上に、ｎ- −ＧａＮからなるドリフト層、ｐ−ＧａＮ層、ｎ+ −ＧａＮからなるキャップ層が順に積層された積層体を有する。また、キャップ層、ｐ−ＧａＮ層を貫通してドリフト層に達するトレンチと、トレンチ底面、側面、キャップ層表面に連続して膜状に設けられた再成長層とを有し、再成長層はｉ−ＧａＮからなる電子走行層と、ＡｌＧａＮからなる電子供給層とで構成されることが記載されている。また、再成長層およびキャップ層を貫通してｐ−ＧａＮ層に達する溝を設け、その溝の底面にｐ部電極を設け、ｐ部電極上および再成長層上にソース電極を設けることが記載されている。 Patent Document 1 describes a trench gate type vertical HFET. Vertical HFET is on a GaN substrate, n - having drift layer made of -GaN, p-GaN layer, a laminate cap layer made of n + -GaN are stacked in this order. Further, it has a trench that penetrates the cap layer and the p-GaN layer and reaches the drift layer, and a regrowth layer that is continuously provided in a film shape on the bottom surface, the side surface, and the surface of the cap layer. It is described that it is composed of an electron traveling layer made of i-GaN and an electron supply layer made of AlGaN. Further, it is described that a groove that penetrates the regrowth layer and the cap layer and reaches the p-GaN layer is provided, a p-part electrode is provided on the bottom surface of the groove, and a source electrode is provided on the p-part electrode and the regrowth layer. Has been done.
また、特許文献１には、ｐ部電極を形成するための溝は、レジストマスクを用いてドライエッチングにより形成し、その後、レジストマスクを除去し、再度レジストマスクを設けて蒸着、リフトオフによりｐ部電極を形成することが記載されている。その後、さらにレジストマスクを設けて、蒸着、リフトオフによってｐ部電極上および再成長層上にソース電極を形成することが記載されている。このように、レジストマスクの形成・剥離を複数回繰り返すことが記載されている。 Further, in Patent Document 1, the groove for forming the p-part electrode is formed by dry etching using a resist mask, then the resist mask is removed, the resist mask is provided again, and the p-part is deposited and lifted off. It is described to form an electrode. After that, it is described that a resist mask is further provided to form a source electrode on the p-part electrode and the regrowth layer by vapor deposition and lift-off. As described above, it is described that the formation / peeling of the resist mask is repeated a plurality of times.
特許文献２には、絶縁膜の表面に対して疎水化表面処理などをせずに、絶縁膜上にレジストマスクを形成することで、絶縁膜とレジストマスクの密着性を抑制することが記載されている。そして、レジストマスクの開口に露出する絶縁膜をウェットエッチングして除去する際に、側面から絶縁膜とレジストマスクの隙間にエッチャントを入り込ませることで、絶縁膜を薄くすることが記載されている。 Patent Document 2 describes that the adhesion between the insulating film and the resist mask is suppressed by forming a resist mask on the insulating film without subjecting the surface of the insulating film to a hydrophobic surface treatment. ing. Then, it is described that when the insulating film exposed to the opening of the resist mask is removed by wet etching, the insulating film is thinned by inserting the etchant into the gap between the insulating film and the resist mask from the side surface.
半導体装置の製造においては、絶縁膜上にレジストマスクを形成し、そのレジストマスクを用いてドライエッチングやウェットエッチングなどをし、レジストマスクを剥離した後に、再度、絶縁膜上にレジストマスクを形成して、そのレジストマスクを用いて絶縁膜をウェットエッチングする工程を有する場合がある。再度のレジストマスクを用いたウェットエッチングでは、レジストマスクと絶縁膜との間にエッチャントが侵入し、絶縁膜が異常にサイドエッチングされてしまい、残すべき部分もエッチングされてしまう問題があった。 In the manufacture of semiconductor devices, a resist mask is formed on an insulating film, dry etching or wet etching is performed using the resist mask, the resist mask is peeled off, and then the resist mask is formed again on the insulating film. In some cases, the resist mask may be used to wet-etch the insulating film. In the wet etching using the resist mask again, there is a problem that the etchant penetrates between the resist mask and the insulating film, the insulating film is abnormally side-etched, and the portion to be left is also etched.
そこで本発明の目的は、半導体装置の製造方法において、絶縁膜上に再度レジストマスクを形成して絶縁膜をウェットエッチングをする場合に、異常なサイドエッチングを防止することである。 Therefore, an object of the present invention is to prevent abnormal side etching when the resist mask is formed again on the insulating film and the insulating film is wet-etched in the method for manufacturing a semiconductor device.
本発明の第１態様は、半導体層上に、Ｓｉを構成元素として含む材料からなる第１絶縁膜を形成する第１工程と、第１絶縁膜上に、レジストからなり、開口を有した第１レジストマスクを形成する第２工程と、第１レジストマスクを除去する第３工程と、第１絶縁膜上に、Ｓｉを構成元素として含む材料からなる第２絶縁膜を形成する第４工程と、第２絶縁膜上に、レジストからなり、開口を有した第２レジストマスクを形成する第５工程と、第２レジストマスクの開口に露出する第１絶縁膜および第２絶縁膜をウェットエッチングする第６工程と、を有することを特徴とする半導体装置の製造方法である。 The first aspect of the present invention is a first step of forming a first insulating film made of a material containing Si as a constituent element on a semiconductor layer, and a first step of forming a resist on the first insulating film and having an opening. 1 A second step of forming a resist mask, a third step of removing the first resist mask, and a fourth step of forming a second insulating film made of a material containing Si as a constituent element on the first insulating film. , The fifth step of forming a second resist mask made of resist and having an opening on the second insulating film, and wet etching of the first insulating film and the second insulating film exposed to the opening of the second resist mask. A method for manufacturing a semiconductor device, which comprises a sixth step.
本発明の第１態様において、第２工程後、第３工程前に、第１レジストマスクの開口に露出する第１絶縁膜をウェットエッチングにより除去して半導体層表面を露出させ、その露出させた半導体層上、および第１レジストマスク上に、第１金属膜を形成する工程をさらに有し、第３工程は、第１レジストマスクを除去することで、第１レジストマスク上の第１金属膜を除去し、半導体層上の第１金属膜を残す工程であってもよい。 In the first aspect of the present invention, after the second step and before the third step, the first insulating film exposed to the opening of the first resist mask is removed by wet etching to expose the surface of the semiconductor layer, and the surface is exposed. The step of forming the first metal film on the semiconductor layer and the first resist mask is further included, and the third step is to remove the first resist mask to form the first metal film on the first resist mask. May be a step of removing the first metal film and leaving the first metal film on the semiconductor layer.
また、本発明の第１態様において、第６工程後、第２レジストマスク上、および第２レジストマスクの開口底面に、第２金属膜を形成し、第２レジストマスクを除去することで、第２レジストマスク上の第２金属膜を除去し、第２レジストマスクの開口底面の第２金属膜を残す工程をさらに有していてもよい。 Further, in the first aspect of the present invention, after the sixth step, a second metal film is formed on the second resist mask and on the bottom surface of the opening of the second resist mask, and the second resist mask is removed. 2 It may further have a step of removing the second metal film on the resist mask and leaving the second metal film on the bottom surface of the opening of the second resist mask.
また、本発明の第１態様において、第１絶縁膜および第２絶縁膜は、ＳｉＯ2 としてもよく、第４工程は、第２絶縁膜をＡＬＤ法により形成する工程としてもよい。また、第４工程後、第５工程前に、第２絶縁膜表面をＨＭＤＳ処理する工程をさらに有していてもよい。 Further, in the first aspect of the present invention, the first insulating film and the second insulating film may be SiO 2 , and the fourth step may be a step of forming the second insulating film by the ALD method. Further, after the fourth step and before the fifth step, the second insulating film surface may be further subjected to the HMDS treatment step.
本発明の第２態様は、半導体層上に、Ｓｉを構成元素として含まない材料からなる第１絶縁膜を形成する第１工程と、第１絶縁膜上に、Ｓｉを構成元素として含む材料からなる第２絶縁膜を形成する第２工程と、第２絶縁膜上に、レジストからなり、開口を有した第１レジストマスクを形成する第３工程と、第１レジストマスクを除去する第４工程と、第２絶縁膜上に、Ｓｉを構成元素として含む材料からなる第３絶縁膜を形成する第５工程と、第３絶縁膜上に、レジストからなり、開口を有した第２レジストマスクを形成する第６工程と、第２レジストマスクの開口に露出する第１絶縁膜、第２絶縁膜、および第３絶縁膜をウェットエッチングする第７工程と、を有することを特徴とする半導体装置の製造方法である。 A second aspect of the present invention comprises a first step of forming a first insulating film made of a material not containing Si as a constituent element on a semiconductor layer, and a material containing Si as a constituent element on the first insulating film. A second step of forming the second insulating film, a third step of forming a first resist mask made of a resist and having an opening on the second insulating film, and a fourth step of removing the first resist mask. A fifth step of forming a third insulating film made of a material containing Si as a constituent element on the second insulating film, and a second resist mask made of a resist and having an opening on the third insulating film. A semiconductor device comprising a sixth step of forming and a seventh step of wet etching the first insulating film, the second insulating film, and the third insulating film exposed in the opening of the second resist mask. It is a manufacturing method.
本発明の第２態様において、第３工程後、第４工程前に、第１レジストマスクの開口に露出する第１絶縁膜をウェットエッチングにより除去して半導体層表面を露出させ、その露出させた半導体層上、および第１レジストマスク上に、第１金属膜を形成する工程をさらに有し、第４工程は、第１レジストマスクを除去することで、第１レジストマスク上の第１金属膜を除去し、半導体層上の第１金属膜を残す工程であってもよい。 In the second aspect of the present invention, after the third step and before the fourth step, the first insulating film exposed to the opening of the first resist mask was removed by wet etching to expose the surface of the semiconductor layer, and the surface was exposed. The step of forming the first metal film on the semiconductor layer and the first resist mask is further included, and the fourth step is to remove the first resist mask to form the first metal film on the first resist mask. May be a step of removing the first metal film and leaving the first metal film on the semiconductor layer.
また本発明の第２態様において、第７工程後、第２レジストマスク上、および第２レジストマスクの開口底面に、第２金属膜を形成し、第２レジストマスクを除去することで、第２レジストマスク上の第２金属膜を除去し、第２レジストマスクの開口底面の第２金属膜を残す工程をさらに有していてもよい。 Further, in the second aspect of the present invention, after the seventh step, a second metal film is formed on the second resist mask and on the bottom surface of the opening of the second resist mask, and the second resist mask is removed to remove the second resist mask. It may further have a step of removing the second metal film on the resist mask and leaving the second metal film on the bottom surface of the opening of the second resist mask.
また本発明の第２態様において、第１絶縁膜は、Ａｌ2 Ｏ3 であってもよく、第２絶縁膜および第３絶縁膜は、ＳｉＯ2 であってもよい。また、第２工程は、第２絶縁膜をＡＬＤ法により形成する工程であり、第５工程は、第３絶縁膜をＡＬＤ法により形成する工程であってもよい。また、第５工程後、第６工程前に、第３絶縁膜表面をＨＭＤＳ処理する工程をさらに有していてもよい。 Further, in the second aspect of the present invention, the first insulating film may be Al 2 O 3 , and the second insulating film and the third insulating film may be SiO 2 . Further, the second step may be a step of forming the second insulating film by the ALD method, and the fifth step may be a step of forming the third insulating film by the ALD method. Further, after the fifth step and before the sixth step, the third insulating film surface may be further subjected to the HMDS treatment step.
本発明では、絶縁膜に対する第２レジストマスクの密着性を向上させることができ、絶縁膜の異常なサイドエッチングを防止することができる。 In the present invention, the adhesion of the second resist mask to the insulating film can be improved, and abnormal side etching of the insulating film can be prevented.
以下、本発明の具体的な実施例について図を参照に説明するが、本発明は実施例に限るものではない。 Hereinafter, specific examples of the present invention will be described with reference to the drawings, but the present invention is not limited to the examples.
図１は、実施例１の半導体装置の構成を示した図である。図１のように、実施例１の半導体装置は、トレンチゲート型の縦型ＦＥＴであり、基板１１０と、第１のｎ層１２０と、ｐ層１３０と、第２のｎ層１４０と、トレンチＴ１と、リセスＲ１と、絶縁膜Ｆ１と、ゲート電極Ｇ１と、ソース電極Ｓ１と、ボディ電極Ｂ１と、ドレイン電極Ｄ１と、を有している。絶縁膜Ｆ１は、本発明の第１絶縁膜および第２絶縁膜に相当する。 FIG. 1 is a diagram showing a configuration of a semiconductor device according to the first embodiment. As shown in FIG. 1, the semiconductor device of the first embodiment is a trench gate type vertical FET, which includes a substrate 110, a first n-layer 120, a p-layer 130, a second n-layer 140, and a trench. It has T1, a recess R1, an insulating film F1, a gate electrode G1, a source electrode S1, a body electrode B1, and a drain electrode D1. The insulating film F1 corresponds to the first insulating film and the second insulating film of the present invention.
基板１１０は、ｃ面を主面とするＳｉドープのｎ−ＧａＮからなる厚さ３００μｍの平板状の基板である。Ｓｉ濃度は、１×１０18／ｃｍ3 である。ｎ−ＧａＮ以外にも、導電性を有し、III 族窒化物半導体の成長基板となる任意の材料の基板を用いることができる。たとえば、ＺｎＯ、Ｓｉなどを用いることも可能である。ただし、格子整合性の点から、本実施例のようにＧａＮ基板を用いることが望ましい。 The substrate 110 is a flat plate-shaped substrate having a thickness of 300 μm and made of Si-doped n-GaN having a c-plane as a main surface. The Si concentration is 1 × 10 18 / cm 3 . In addition to n-GaN, a substrate of any material having conductivity and serving as a growth substrate for a group III nitride semiconductor can be used. For example, ZnO, Si and the like can also be used. However, from the viewpoint of lattice consistency, it is desirable to use a GaN substrate as in this embodiment.
第１のｎ層１２０は、基板１１０上（基板１１０の一方の表面１００ａ）に積層され、ｃ面を主面とするＳｉドープのｎ−ＧａＮ層である。第１のｎ層１２０の厚さは１０μｍ、Ｓｉ濃度は１×１０16／ｃｍ3 である。 The first n-layer 120 is a Si-doped n-GaN layer laminated on the substrate 110 (one surface 100a of the substrate 110) and having the c-plane as the main surface. The thickness of the first n-layer 120 is 10 μm, and the Si concentration is 1 × 10 16 / cm 3 .
ｐ層１３０は、第１のｎ層１２０上に積層され、ｃ面を主面とするＭｇドープのｐ−ＧａＮ層である。ｐ層１３０の厚さは１．０μｍ、Ｍｇ濃度は２×１０18／ｃｍ3 である。 The p-layer 130 is an Mg-doped p-GaN layer laminated on the first n-layer 120 and having the c-plane as the main surface. The thickness of the p-layer 130 is 1.0 μm, and the Mg concentration is 2 × 10 18 / cm 3 .
第２のｎ層１４０は、ｐ層１３０上に積層され、ｃ面を主面とするＳｉドープのｎ−ＧａＮ層である。第２のｎ層１４０の厚さは０．２μｍ、Ｓｉ濃度は１×１０18／ｃｍ3 である。 The second n-layer 140 is a Si-doped n-GaN layer laminated on the p-layer 130 and having the c-plane as the main surface. The thickness of the second n-layer 140 is 0.2 μm, and the Si concentration is 1 × 10 18 / cm 3 .
トレンチＴ１は、第２のｎ層１４０表面の所定位置に形成された溝であり、第２のｎ層１４０およびｐ層１３０を貫通して第１のｎ層１２０に達する深さである。トレンチＴ１の底面Ｔ１ａには第１のｎ層１２０が露出し、トレンチＴ１の側面Ｔ１ｂには第１のｎ層１２０、ｐ層１３０、第２のｎ層１４０が露出する。このトレンチＴ１の側面Ｔ１ｂに露出するｐ層１３０の側面が、実施例１のＦＥＴのチャネルとして動作する領域である。また、トレンチＴ１の側面Ｔ１ｂはａ面であり、そのａ面には微細な凹凸が設けられている。この凹凸によりトレンチＴ１の側面Ｔ１ｂの面積が広くなり、これにより半導体装置の電気的特性の向上を図っている。 The trench T1 is a groove formed at a predetermined position on the surface of the second n-layer 140, and has a depth that penetrates the second n-layer 140 and the p-layer 130 and reaches the first n-layer 120. The first n layer 120 is exposed on the bottom surface T1a of the trench T1, and the first n layer 120, the p layer 130, and the second n layer 140 are exposed on the side surface T1b of the trench T1. The side surface of the p layer 130 exposed to the side surface T1b of the trench T1 is a region that operates as a channel of the FET of the first embodiment. Further, the side surface T1b of the trench T1 is an a-plane, and the a-plane is provided with fine irregularities. Due to this unevenness, the area of the side surface T1b of the trench T1 is widened, thereby improving the electrical characteristics of the semiconductor device.
絶縁膜Ｆ１は、トレンチＴ１の底面Ｔ１ａ、側面Ｔ１ｂ、第２のｎ層１４０表面（ソース電極Ｓ１の形成領域は除く）にわたって連続して膜状に設けられている。絶縁膜Ｆ１は、ゲート絶縁膜と、パッシベーション膜とを兼ねている。パッシベーション膜は、第２のｎ層１４０表面での電流リークを抑制するために設けるものである。 The insulating film F1 is continuously provided in a film shape over the bottom surface T1a, the side surface T1b, and the surface of the second n layer 140 (excluding the formation region of the source electrode S1) of the trench T1. The insulating film F1 also serves as a gate insulating film and a passivation film. The passivation film is provided to suppress a current leak on the surface of the second n-layer 140.
絶縁膜Ｆ１は、Ａｌ2 Ｏ3 からなる第１絶縁膜Ｆ１Ａ、ＳｉＯ2 からなる第２絶縁膜Ｆ１Ｂ、ＳｉＯ2 からなる第３絶縁膜Ｆ１Ｃを順に積層した３層からなる。第２絶縁膜Ｆ１Ｂおよび第３絶縁膜Ｆ１Ｃは、ボディ電極Ｂ１およびソース電極Ｓ１の形成時に用いるレジストマスクとの密着性を高めるために必要となる層である。詳しくは、後述の製造方法の段において説明する。 Insulating film F1 is first insulating film F1A of Al 2 O 3, a second insulating film F1B of SiO 2, consisting of three layers by laminating a third insulating film F1C made of SiO 2 in this order. The second insulating film F1B and the third insulating film F1C are layers required to enhance the adhesion to the resist mask used when forming the body electrode B1 and the source electrode S1. Details will be described later in the manufacturing method section.
第１絶縁膜Ｆ１Ａの厚さは１００ｎｍである。第１絶縁膜Ｆ１Ａの厚さはこれに限らず、ゲート絶縁膜およびパッシベーション膜として必要な厚さであれば任意である。第２絶縁膜Ｆ１Ｂおよび第３絶縁膜Ｆ１Ｃの厚さは１０ｎｍである。第２絶縁膜Ｆ１Ｂおよび第３絶縁膜Ｆ１Ｃの厚さはこれに限らないが、２〜２０ｎｍであることが好ましい。この範囲であれば、被覆性が十分となり、絶縁膜Ｆ１のウェットエッチングによるパターニングの精度を向上させることができる。より好ましくは５〜１５ｎｍである。 The thickness of the first insulating film F1A is 100 nm. The thickness of the first insulating film F1A is not limited to this, and is arbitrary as long as it is a thickness required for the gate insulating film and the passivation film. The thickness of the second insulating film F1B and the third insulating film F1C is 10 nm. The thickness of the second insulating film F1B and the third insulating film F1C is not limited to this, but is preferably 2 to 20 nm. Within this range, the covering property is sufficient, and the accuracy of patterning by wet etching of the insulating film F1 can be improved. More preferably, it is 5 to 15 nm.
第１絶縁膜Ｆ１Ａの材料には、Ａｌ2 Ｏ3 以外にも、ＺｒＯＮ、ＡｌＯＮ、ＺｒＯ2 、ＨｆＯ2 、ＨｆＯＮ、ＳｉＯＦ、ＳｉＯＣ、ＳｉＯ2 などの絶縁材料を用いることができる。第１絶縁膜Ｆ１Ａは複数の層により構成されていてもよい。第１絶縁膜Ｆ１Ａの最表層としてＳｉを構成元素として含む材料を用いる場合には、第２絶縁膜Ｆ１Ｂは設ける必要はない。その理由は、製造方法の段において説明する。 As the material of the first insulating film F1A, in addition to Al 2 O 3 , insulating materials such as ZrON, AlON, ZrO 2 , HfO 2 , HfON, SiOF, SiOC, and SiO 2 can be used. The first insulating film F1A may be composed of a plurality of layers. When a material containing Si as a constituent element is used as the outermost layer of the first insulating film F1A, it is not necessary to provide the second insulating film F1B. The reason will be explained in the manufacturing method section.
第２絶縁膜Ｆ１Ｂおよび第３絶縁膜Ｆ１Ｃの材料には、ＳｉＯ2 以外にも、Ｓｉを構成元素として含む任意の絶縁材料を用いることができ、たとえば、ＳｉＯＦ、ＳｉＯＣ、ＳｉＯＮを用いることができる。特に実施例１のようにＳｉＯ2 が好ましい。段差被覆性に優れたＡＬＤ法を用いて形成することができるためである。 As the material of the second insulating film F1B and the third insulating film F1C, any insulating material containing Si as a constituent element can be used in addition to SiO 2 , and for example, SiOF, SiOC, and SiON can be used. .. In particular, SiO 2 is preferable as in Example 1. This is because it can be formed by using the ALD method, which has excellent step covering property.
なお、実施例１では、絶縁膜Ｆ１はゲート絶縁膜とパッシベーション膜を兼ねているが、パッシベーション膜としての役割のみとし、ゲート絶縁膜を別途設けてもよい。 In Example 1, the insulating film F1 also serves as a gate insulating film and a passivation film, but only serves as a passivation film, and a gate insulating film may be provided separately.
ゲート電極Ｇ１は、絶縁膜Ｆ１を介して、トレンチＴ１の底面Ｔ１ａ、側面Ｔ１ｂ、トレンチＴ１の上面に連続して膜状に設けられている。ゲート電極Ｇ１は、Ａｌからなる。 The gate electrode G1 is continuously provided in a film shape on the bottom surface T1a, the side surface T1b, and the upper surface of the trench T1 of the trench T1 via the insulating film F1. The gate electrode G1 is made of Al.
リセスＲ１は、第２のｎ層１４０表面の所定位置に設けられた溝であり、第２のｎ層１４０を貫通してｐ層１３０に達する深さである。リセスＲ１の底面にはｐ層１３０が露出し、側面にはｐ層１３０、第２のｎ層１４０が露出する。リセスＲ１の側面はｍ面である。 The recess R1 is a groove provided at a predetermined position on the surface of the second n-layer 140, and has a depth that penetrates the second n-layer 140 and reaches the p-layer 130. The p-layer 130 is exposed on the bottom surface of the recess R1, and the p-layer 130 and the second n-layer 140 are exposed on the side surfaces. The side surface of the recess R1 is the m-plane.
ボディ電極Ｂ１は、リセスＲ１の底面に設けられている。ボディ電極Ｂ１は、Ｐｄからなる。 The body electrode B1 is provided on the bottom surface of the recess R1. The body electrode B1 is made of Pd.
ソース電極Ｓ１は、ボディ電極Ｂ１上、第２のｎ層１４０上にわたって連続的に設けられている。ソース電極Ｓ１は、Ｔｉ／Ａｌからなる。 The source electrode S1 is continuously provided on the body electrode B1 and over the second n-layer 140. The source electrode S1 is made of Ti / Al.
ドレイン電極Ｄ１は、基板１１０の裏面（第１のｎ層１２０が設けられている側とは反対側の面１００ｂ）に設けられている。ドレイン電極Ｄ１は、ソース電極Ｓ１と同一材料からなり、Ｔｉ／Ａｌからなる。 The drain electrode D1 is provided on the back surface of the substrate 110 (the surface 100b on the side opposite to the side on which the first n-layer 120 is provided). The drain electrode D1 is made of the same material as the source electrode S1 and is made of Ti / Al.
次に、実施例１の半導体装置の製造方法について、図２〜６を参照に説明する。なお、図３〜６では、リセスＲ１近傍の領域を示している。 Next, the method of manufacturing the semiconductor device of the first embodiment will be described with reference to FIGS. 2 to 6. In addition, in FIGS. 3 to 6, the region near the recess R1 is shown.
まず、ｃ面を主面とするｎ−ＧａＮからなる基板１１０を用意し、ＭＯＣＶＤ法によって、第１のｎ層１２０、ｐ層１３０、第２のｎ層１４０を順に形成する（図２（ａ）参照）。ＭＯＣＶＤ法において、窒素源は、アンモニア、Ｇａ源は、トリメチルガリウム（Ｇａ（ＣＨ3 ）3 ：ＴＭＧ）、Ｉｎ源は、トリメチルインジウム（Ｉｎ（ＣＨ3 ）3 ：ＴＭＩ）、Ａｌ源は、トリメチルアルミニウム（Ａｌ（ＣＨ3 ）3 ：ＴＭＡ）である。また、ｎ型ドーパントガスは、シラン（ＳｉＨ4 ）、ｐ型ドーパントガスは、シクロペンタジエニルマグネシウム（Ｍｇ（Ｃ5 Ｈ5 ）2 ：ＣＰ2 Ｍｇ）である。キャリアガスは水素や窒素である。 First, a substrate 110 made of n-GaN having a c-plane as a main surface is prepared, and a first n-layer 120, a p-layer 130, and a second n-layer 140 are formed in this order by the MOCVD method (FIG. 2 (a). )reference). In the MOCVD method, the nitrogen source is ammonia, the Ga source is trimethylgallium (Ga (CH 3 ) 3 : TMG), the In source is trimethylindium (In (CH 3 ) 3 : TMI), and the Al source is trimethylaluminum. (Al (CH 3 ) 3 : TMA). The n-type dopant gas is silane (SiH 4 ), and the p-type dopant gas is cyclopentadienyl magnesium (Mg (C 5 H 5 ) 2 : CP 2 Mg). Carrier gases are hydrogen and nitrogen.
次に、第２のｎ層１４０表面の所定位置をドライエッチングすることで、トレンチＴ１を形成する（図２（ｂ）参照）。ドライエッチングは、第１のｎ層１２０が露出するまで行う。ドライエッチングには、塩素系ガスを用いる。たとえば、Ｃｌ2 、ＳｉＣｌ4 、ＣＣｌ4 である。また、ドライエッチングは、ＩＣＰエッチングなど任意の方式を用いることができる。 Next, the trench T1 is formed by dry etching the predetermined position on the surface of the second n-layer 140 (see FIG. 2B). Dry etching is performed until the first n-layer 120 is exposed. Chlorine gas is used for dry etching. For example, Cl 2 , SiCl 4 , and CCl 4 . Further, for dry etching, any method such as ICP etching can be used.
次に、ＴＭＡＨ（水酸化テトラメチルアンモニウム）水溶液を用いてトレンチＴ１の側面Ｔ１ｂのウェットエッチングを行う。ＴＭＡＨ水溶液は、III 族窒化物半導体のｃ面以外をウェットエッチングすることが可能であり、ウェットエッチングはｍ面が露出するまで進行する。これによりドライエッチングによるダメージ層を除去することができる。また、側面Ｔ１ｂを第２のｎ層１４０表面に対して垂直にすることができ、耐圧の向上を図ることができる。また、トレンチＴ１の側面Ｔ１ｂはａ面である。そのため、トレンチＴ１の側面Ｔ１ｂは、ｍ面で構成されるノコギリ歯状のギザギザにエッチングされる。ノコギリ歯状となることでトレンチＴ１の側面Ｔ１ｂの面積が増え、半導体装置の電気的特性が向上する。ウェットエッチング溶液には、ＴＭＡＨ以外にも、ＮａＯＨ（水酸化ナトリウム）、ＫＯＨ（水酸化カリウム）、Ｈ3 ＰＯ4 （リン酸）などを用いることができる。 Next, wet etching of the side surface T1b of the trench T1 is performed using an aqueous solution of TMAH (tetramethylammonium hydroxide). The TMAH aqueous solution can be wet-etched except for the c-plane of the group III nitride semiconductor, and the wet-etching proceeds until the m-plane is exposed. As a result, the damaged layer due to dry etching can be removed. Further, the side surface T1b can be made perpendicular to the surface of the second n layer 140, and the withstand voltage can be improved. Further, the side surface T1b of the trench T1 is the a-plane. Therefore, the side surface T1b of the trench T1 is etched into a sawtooth-like jagged structure composed of m-planes. The sawtooth shape increases the area of the side surface T1b of the trench T1 and improves the electrical characteristics of the semiconductor device. In addition to TMAH, NaOH (sodium hydroxide), KOH (potassium hydroxide), H 3 PO 4 (phosphoric acid) and the like can be used as the wet etching solution.
次に、第２のｎ層１４０表面の所定位置をドライエッチングすることで、リセスＲ１を形成する（図２（ｃ）参照）。エッチングは、ｐ層１３０が露出するまで行う。エッチングガスは、トレンチＴ１の形成時と同様である。 Next, the recess R1 is formed by dry etching the predetermined position on the surface of the second n-layer 140 (see FIG. 2C). Etching is performed until the p layer 130 is exposed. The etching gas is the same as when the trench T1 is formed.
なお、実施例１では、トレンチＴ１の形成後にリセスＲ１を形成しているが、先にリセスＲ１を形成し、後にトレンチＴ１を形成してもよい。 In Example 1, the recess R1 is formed after the trench T1 is formed, but the recess R1 may be formed first and the trench T1 may be formed later.
また、リセスＲ１の形成後、リセスＲ１の側面をウェットエッチングしてもよい。ドライエッチングによるダメージ層を除去することができ、リセスＲ１のパターンをより高精度に形成することができる。この時のウェットエッチング溶液は、トレンチＴ１の側面Ｔ１ｂのウェットエッチング時と同様である。 Further, after the recess R1 is formed, the side surface of the recess R1 may be wet-etched. The damaged layer due to dry etching can be removed, and the recess R1 pattern can be formed with higher accuracy. The wet etching solution at this time is the same as that at the time of wet etching of the side surface T1b of the trench T1.
次に、窒素雰囲気で加熱することにより、ｐ層１３０のｐ型化を行う。リセスＲ１の底面により露出したｐ層１３０から効率的に水素が抜け出すため、効率的にｐ層１３０中のＭｇの活性化を行うことができる。 Next, the p-layer 130 is p-shaped by heating in a nitrogen atmosphere. Since hydrogen is efficiently released from the p-layer 130 exposed by the bottom surface of the recess R1, Mg in the p-layer 130 can be efficiently activated.
次に、トレンチＴ１の底面Ｔ１ａ、側面Ｔ１ｂ、および第２のｎ層１４０表面に連続して、ＡＬＤ法によってＡｌ2 Ｏ3 からなる第１絶縁膜Ｆ１Ａを形成する（図３（ａ）参照）。ＡＬＤ法を用いることで、トレンチＴ１による段差があっても均一な厚さに第１絶縁膜Ｆ１Ａを形成することができる。なお、実施例１では段差被覆性の高さからＡＬＤ法を用いて第１絶縁膜Ｆ１Ａを形成しているが、スパッタやＣＶＤ法などによって形成してもよい。 Next, a first insulating film F1A made of Al 2 O 3 is formed continuously on the bottom surface T1a, the side surface T1b, and the surface of the second n layer 140 of the trench T1 by the ALD method (see FIG. 3A). .. By using the ALD method, the first insulating film F1A can be formed with a uniform thickness even if there is a step due to the trench T1. In Example 1, the first insulating film F1A is formed by using the ALD method because of its high step covering property, but it may be formed by sputtering, a CVD method, or the like.
次に、第１絶縁膜Ｆ１Ａ上に、ＡＬＤ法によってＳｉＯ2 からなる第２絶縁膜Ｆ１Ｂを形成する（図３（ｂ）参照）。この第２絶縁膜Ｆ１Ｂは、次工程で形成する第１レジストマスクＲＭ１との密着性を向上させるために設けるものである。第１絶縁膜Ｆ１Ａは、Ａｌ2 Ｏ3 からなり、構成元素としてＳｉを含まないため、ＨＤＭＳ処理をしてもレジストとの密着性が低い。そこで、構成元素としてＳｉを含む材料であるＳｉＯ2 からなる第２絶縁膜Ｆ１Ｂを間に挟むことで、第１レジストマスクＲＭ１との密着性向上を図っている。なお、第１絶縁膜Ｆ１Ａの材料を、構成元素としてＳｉを含む材料とする場合には、第１絶縁膜Ｆ１Ａと第１レジストマスクＲＭ１との密着性は十分であるため、第２絶縁膜Ｆ１Ｂの形成を省略することができる。 Next, a second insulating film F1B made of SiO 2 is formed on the first insulating film F1A by the ALD method (see FIG. 3B). The second insulating film F1B is provided in order to improve the adhesion with the first resist mask RM1 formed in the next step. Since the first insulating film F1A is composed of Al 2 O 3 and does not contain Si as a constituent element, the adhesion to the resist is low even after HDMS treatment. Therefore, by sandwiching a second insulating film F1B made of SiO 2 which is a material containing Si as a constituent element in between, the adhesion with the first resist mask RM1 is improved. When the material of the first insulating film F1A is a material containing Si as a constituent element, the adhesion between the first insulating film F1A and the first resist mask RM1 is sufficient, so that the second insulating film F1B Can be omitted.
第２絶縁膜Ｆ１Ｂの形成にＡＬＤ法を用いるのは、第１絶縁膜Ｆ１Ａの全面を均一に覆うように形成するためである。第２絶縁膜Ｆ１Ｂが均一かつ十分な厚さに形成されていないと、第１絶縁膜Ｆ１Ａ表面の一部に第２絶縁膜Ｆ１Ｂによって覆われていない領域が存在してしまうおそれがある。すると、次工程で形成する第１レジストマスクＲＭ１との密着性の低い領域が生じ、後工程の第１絶縁膜Ｆ１Ａおよび第２絶縁膜Ｆ１Ｂのパターニングが精度よくできないおそれがある。このような理由から、第２絶縁膜Ｆ１Ｂの厚さは２〜２０ｎｍが好ましく、より好ましくは５〜１５ｎｍである。 The ALD method is used to form the second insulating film F1B in order to uniformly cover the entire surface of the first insulating film F1A. If the second insulating film F1B is not formed uniformly and having a sufficient thickness, there is a possibility that a region not covered by the second insulating film F1B may exist on a part of the surface of the first insulating film F1A. Then, a region having low adhesion to the first resist mask RM1 formed in the next step is generated, and the patterning of the first insulating film F1A and the second insulating film F1B in the subsequent step may not be performed accurately. For this reason, the thickness of the second insulating film F1B is preferably 2 to 20 nm, more preferably 5 to 15 nm.
なお、第２絶縁膜Ｆ１Ｂは、第１絶縁膜Ｆ１Ａの成膜後に連続的に成膜してもよい。また、実施例１では段差被覆性の高さからＡＬＤ法を用いて第２絶縁膜Ｆ１Ｂを形成しているが、スパッタやＣＶＤ法などによって形成してもよい。 The second insulating film F1B may be continuously formed after the first insulating film F1A is formed. Further, in the first embodiment, the second insulating film F1B is formed by using the ALD method because of its high step covering property, but it may be formed by sputtering, a CVD method or the like.
次に、第２絶縁膜Ｆ１Ｂ表面をＨＤＭＳ処理し、第２絶縁膜Ｆ１Ｂ上に、フォトリソグラフィにより第１レジストマスクＲＭ１を形成する（図４（ａ）参照）。第１レジストマスクＲＭ１は、平面視においてリセスＲ１およびその近傍を含むように開口したパターンである。第１レジストマスクＲＭ１には、ポジ型のフォトレジストを用いる。 Next, the surface of the second insulating film F1B is HDMS-treated, and the first resist mask RM1 is formed on the second insulating film F1B by photolithography (see FIG. 4A). The first resist mask RM1 is a pattern opened so as to include the recess R1 and its vicinity in a plan view. A positive photoresist is used as the first resist mask RM1.
次に、第１レジストマスクＲＭ１の開口に露出する第１絶縁膜Ｆ１Ａ、および第２絶縁膜Ｆ１Ｂをウェットエッチングにより除去し、リセスＲ１の底面（ｐ層１３０）、側面および第２のｎ層１４０表面のうちリセスＲ１近傍の領域を露出させる（図４（ｂ）参照）。ウェットエッチング液には、たとえばフッ酸（ＨＦ）を用いる。 Next, the first insulating film F1A and the second insulating film F1B exposed in the opening of the first resist mask RM1 are removed by wet etching, and the bottom surface (p layer 130), the side surface and the second n layer 140 of the recess R1 are removed. A region of the surface near the recess R1 is exposed (see FIG. 4B). For example, hydrofluoric acid (HF) is used as the wet etching solution.
次に、第１レジストマスクＲＭ１上、および第１レジストマスクＲＭ１の開口底面（リセスＲ１底面、側面、ｎ層１４０表面のうちリセスＲ１近傍の領域）に、ボディ電極Ｂ１となる第１金属膜Ｍ１を形成する（図４（ｃ）参照）。第１金属膜Ｍ１は、蒸着やスパッタにより形成する。 Next, the first metal film M1 serving as the body electrode B1 is placed on the first resist mask RM1 and on the open bottom surface of the first resist mask RM1 (the bottom surface of the recess R1, the side surface, and the region of the surface of the n layer 140 near the recess R1). (See FIG. 4 (c)). The first metal film M1 is formed by vapor deposition or sputtering.
次に、第１レジストマスクＲＭ１を剥離液を用いて除去し、なおも残存する第１レジストマスクＲＭ１を酸素プラズマを用いたアッシングにより除去する。第１レジストマスクＲＭ１上の第１金属膜Ｍ１は除去され、第１レジストマスクＲＭ１の開口底面に形成された第１金属膜Ｍ１は残される。このようにして、第１金属膜Ｍ１をリフトオフ法によりパターニングし、ボディ電極Ｂ１を形成する（図４（ｄ）参照）。 Next, the first resist mask RM1 is removed using a stripping solution, and the remaining first resist mask RM1 is removed by ashing using oxygen plasma. The first metal film M1 on the first resist mask RM1 is removed, and the first metal film M1 formed on the open bottom surface of the first resist mask RM1 remains. In this way, the first metal film M1 is patterned by the lift-off method to form the body electrode B1 (see FIG. 4D).
次に、ボディ電極Ｂ１上および第２絶縁膜Ｆ１Ｂ上に連続して、ＡＬＤ法によってＳｉＯ2 からなる第３絶縁膜Ｆ１Ｃを形成する（図５参照）。 Next, a third insulating film F1C made of SiO 2 is continuously formed on the body electrode B1 and the second insulating film F1B by the ALD method (see FIG. 5).
第３絶縁膜Ｆ１Ｃを設けるのは、絶縁膜Ｆ１の最表面をレジスト塗布履歴のない状態とするためである。第２絶縁膜Ｆ１Ｂの表面には、第１レジストマスクＲＭ１が形成、剥離されている。そのため、第２絶縁膜Ｆ１Ｂの表面状態が変化しており、第２絶縁膜Ｆ１Ｂ表面に再度レジストマスクを設けると密着性が悪い。第２絶縁膜Ｆ１Ｂの表面状態は、第２絶縁膜Ｆ１Ｂ表面をＨＤＭＳ処理しても回復しない。そこで、第２絶縁膜Ｆ１Ｂ上に第３絶縁膜Ｆ１Ｃを設けることで、絶縁膜Ｆ１の最表面をレジストの塗布履歴のない状態にリセットし、次工程で第３絶縁膜Ｆ１Ｃ上に第２レジストマスクＲＭ２を形成したときに密着性を良好としている。 The third insulating film F1C is provided in order to make the outermost surface of the insulating film F1 in a state where there is no resist coating history. The first resist mask RM1 is formed and peeled off from the surface of the second insulating film F1B. Therefore, the surface state of the second insulating film F1B has changed, and if a resist mask is provided again on the surface of the second insulating film F1B, the adhesion is poor. The surface condition of the second insulating film F1B is not restored even if the surface of the second insulating film F1B is HDMS-treated. Therefore, by providing the third insulating film F1C on the second insulating film F1B, the outermost surface of the insulating film F1 is reset to a state where there is no resist coating history, and the second resist is placed on the third insulating film F1C in the next step. When the mask RM2 is formed, the adhesion is good.
また、第３絶縁膜Ｆ１Ｃの形成方法としてＡＬＤ法を用いるのは、第２絶縁膜Ｆ１Ｂの全面を均一に覆うように形成するためである。第３絶縁膜Ｆ１Ｃが均一かつ十分な厚さに形成されていないと、第２絶縁膜Ｆ１Ｂ表面の一部に第３絶縁膜Ｆ１Ｃによって覆われていない領域が存在してしまうおそれがある。そのような領域は、レジストの塗布履歴のある領域であり、次工程で形成する第２レジストマスクＲＭ２との密着性の低い領域である。そのため、後工程の第１絶縁膜Ｆ１Ａ、第２絶縁膜Ｆ１Ｂおよび第３絶縁膜Ｆ１Ｃのウェットエッチングにおいて異常なサイドエッチングが発生する可能性がある。このような理由から、第３絶縁膜Ｆ１Ｃの厚さは２〜２０ｎｍが好ましく、より好ましくは５〜１５ｎｍである。 The ALD method is used as the method for forming the third insulating film F1C in order to uniformly cover the entire surface of the second insulating film F1B. If the third insulating film F1C is not formed uniformly and having a sufficient thickness, there is a possibility that a region not covered by the third insulating film F1C may exist on a part of the surface of the second insulating film F1B. Such a region is a region having a resist coating history, and is a region having low adhesion to the second resist mask RM2 formed in the next step. Therefore, abnormal side etching may occur in the wet etching of the first insulating film F1A, the second insulating film F1B, and the third insulating film F1C in the subsequent process. For this reason, the thickness of the third insulating film F1C is preferably 2 to 20 nm, more preferably 5 to 15 nm.
次に、第３絶縁膜Ｆ１Ｃ表面をＨＤＭＳ処理し、第３絶縁膜Ｆ１Ｃ上に、フォトリソグラフィにより第２レジストマスクＲＭ２を形成する（図６（ａ）参照）。第２レジストマスクＲＭ２は、平面視においてボディ電極Ｂ１およびその近傍を含むように開口したパターンである。第２レジストマスクＲＭ２には、ポジ型のフォトレジストを用いる。 Next, the surface of the third insulating film F1C is HDMS-treated, and the second resist mask RM2 is formed on the third insulating film F1C by photolithography (see FIG. 6A). The second resist mask RM2 is a pattern opened so as to include the body electrode B1 and its vicinity in a plan view. A positive photoresist is used for the second resist mask RM2.
次に、第２レジストマスクＲＭ２の開口に露出する第１絶縁膜Ｆ１Ａ、第２絶縁膜Ｆ１Ｂ、および第３絶縁膜Ｆ１Ｃをウェットエッチングにより除去し、ボディ電極Ｂ１、および第２のｎ層１４０表面のうちボディ電極Ｂ１近傍の領域を露出させる（図６（ｂ）参照）。ウェットエッチング液には、たとえばフッ酸（ＨＦ）を用いる。 Next, the first insulating film F1A, the second insulating film F1B, and the third insulating film F1C exposed in the opening of the second resist mask RM2 are removed by wet etching, and the body electrode B1 and the surface of the second n layer 140 are removed. The region near the body electrode B1 is exposed (see FIG. 6B). For example, hydrofluoric acid (HF) is used as the wet etching solution.
ここで、第２レジストマスクＲＭ２は、レジストの塗布履歴のない第３絶縁膜Ｆ１Ｃ表面に設けられるため、第３絶縁膜Ｆ１Ｃに対して密着性がよく、ウェットエッチング液が第２レジストマスクＲＭ２と第３絶縁膜Ｆ１Ｃの間に侵入しない。そのため、異常なサイドエッチングが防止され、サイドエッチング量も少なく、第２レジストマスクＲＭ２の開口パターンとほぼ同一のパターンに第１絶縁膜Ｆ１Ａ、第２絶縁膜Ｆ１Ｂおよび第３絶縁膜Ｆ１Ｃをウェットエッチングすることができる。 Here, since the second resist mask RM2 is provided on the surface of the third insulating film F1C having no resist coating history, it has good adhesion to the third insulating film F1C, and the wet etching solution is different from the second resist mask RM2. It does not penetrate between the third insulating film F1C. Therefore, abnormal side etching is prevented, the amount of side etching is small, and the first insulating film F1A, the second insulating film F1B, and the third insulating film F1C are wet-etched in a pattern substantially the same as the opening pattern of the second resist mask RM2. can do.
次に、第２レジストマスクＲＭ２上、および第２レジストマスクＲＭ２の開口底面（ボディ電極Ｂ１上、リセスＲ１近傍の第２のｎ層１４０表面）に、ソース電極Ｓ１となる第２金属膜Ｍ２を形成する（図６（ｃ）参照）。第２金属膜Ｍ２は、蒸着やスパッタにより形成する。 Next, a second metal film M2 to be the source electrode S1 is formed on the second resist mask RM2 and on the open bottom surface of the second resist mask RM2 (on the body electrode B1 and on the surface of the second n layer 140 near the recess R1). Form (see FIG. 6 (c)). The second metal film M2 is formed by vapor deposition or sputtering.
次に、第２レジストマスクＲＭ２を剥離液を用いて除去し、なおも残存する第２レジストマスクＲＭ２を酸素プラズマを用いたアッシングにより除去する。第２レジストマスクＲＭ２上の第２金属膜Ｍ２は除去され、第２レジストマスクＲＭ２の開口底面に形成された第２金属膜Ｍ２は残される。このようにして、第２金属膜Ｍ２をリフトオフ法によりパターニングし、ソース電極Ｓ１を形成する（図６（ｄ）参照）。 Next, the second resist mask RM2 is removed using a stripping solution, and the remaining second resist mask RM2 is removed by ashing using oxygen plasma. The second metal film M2 on the second resist mask RM2 is removed, and the second metal film M2 formed on the open bottom surface of the second resist mask RM2 remains. In this way, the second metal film M2 is patterned by the lift-off method to form the source electrode S1 (see FIG. 6D).
次に、リフトオフ法を用いてゲート電極Ｇ１を形成し、さらに基板１１０裏面にリフトオフ法を用いてドレイン電極Ｄ１を形成する。以上によって、図１に示す実施例１の半導体装置が製造される。 Next, the gate electrode G1 is formed by using the lift-off method, and the drain electrode D1 is further formed on the back surface of the substrate 110 by using the lift-off method. As described above, the semiconductor device of the first embodiment shown in FIG. 1 is manufactured.
以上、実施例１の半導体装置の製造方法では、レジストの塗布履歴のある第２絶縁膜Ｆ１Ｂ上に第３絶縁膜Ｆ１Ｃを形成し、表面をレジストの塗布履歴のない状態とし、そのレジストの塗布履歴のない第３絶縁膜Ｆ１Ｃ上に第２レジストマスクＲＭ２を形成している。そのため、第２レジストマスクＲＭ２を用いて第１絶縁膜Ｆ１Ａ、第２絶縁膜Ｆ１Ｂ、および第３絶縁膜Ｆ１Ｃをウェットエッチングする際に、異常なサイドエッチングが発生するのを防止することができる。 As described above, in the method for manufacturing the semiconductor device of the first embodiment, the third insulating film F1C is formed on the second insulating film F1B having a resist coating history, the surface is made into a state without a resist coating history, and the resist is coated. The second resist mask RM2 is formed on the third insulating film F1C having no history. Therefore, it is possible to prevent abnormal side etching from occurring when the first insulating film F1A, the second insulating film F1B, and the third insulating film F1C are wet-etched using the second resist mask RM2.
次に、実施例１の半導体装置に関する実験結果を説明する。 Next, the experimental results regarding the semiconductor device of Example 1 will be described.
（実験１）
実施例１の半導体装置の製造工程により第２レジストマスクＲＭ２を作製した段階までの試料１を作製した。つまり、第１レジストマスクＲＭ１を除去して第２絶縁膜Ｆ１Ｂ上に第３絶縁膜Ｆ１Ｃを形成し、さらに第３絶縁膜Ｆ１Ｃ上に開口を有した第２レジストマスクＲＭ２を形成した段階である。第１絶縁膜Ｆ１Ａは厚さ１００ｎｍのＡｌ2 Ｏ3 、第２絶縁膜Ｆ１Ｂおよび第３絶縁膜Ｆ１Ｃは厚さ１０ｎｍのＳｉＯ2 とした。このようにして作製した試料１について、フッ酸を用いたウェットエッチングを５分間行った。
(Experiment 1)
Sample 1 up to the stage where the second resist mask RM2 was produced by the manufacturing process of the semiconductor device of Example 1 was produced. That is, it is a stage in which the first resist mask RM1 is removed, the third insulating film F1C is formed on the second insulating film F1B, and the second resist mask RM2 having an opening is further formed on the third insulating film F1C. .. The first insulating film F1A was Al 2 O 3 having a thickness of 100 nm, and the second insulating film F1B and the third insulating film F1C were SiO 2 having a thickness of 10 nm. The sample 1 prepared in this manner was subjected to wet etching with hydrofluoric acid for 5 minutes.
その結果、第２レジストマスクＲＭ２と第３絶縁膜Ｆ１Ｃとの間にウェットエッチング液の侵入は見られず、サイドエッチングは１００ｎｍであり、異常なサイドエッチングは見られなかった。 As a result, no intrusion of the wet etching solution was observed between the second resist mask RM2 and the third insulating film F1C, the side etching was 100 nm, and no abnormal side etching was observed.
（実験２）
実施例１の半導体装置の製造工程により第２絶縁膜Ｆ１Ｂまで作製し、さらに第２絶縁膜Ｆ１Ｂ上に開口を有した第２レジストマスクＲＭ２を作製した。第１絶縁膜Ｆ１Ａ、第２絶縁膜Ｆ１Ｂの材料や厚さは実験１と同様である。このようにして作製した試料２について、フッ酸を用いたウェットエッチングを５分間行った。
(Experiment 2)
The second insulating film F1B was produced by the manufacturing process of the semiconductor device of Example 1, and further, a second resist mask RM2 having an opening on the second insulating film F1B was produced. The materials and thicknesses of the first insulating film F1A and the second insulating film F1B are the same as those in Experiment 1. The sample 2 thus prepared was subjected to wet etching with hydrofluoric acid for 5 minutes.
その結果、第２レジストマスクＲＭ２と第２絶縁膜Ｆ１Ｂとの間にウェットエッチング液の侵入が見られ、第２レジストマスクＲＭ２の浮きやずれが発生した。また、ウェットエッチング液の侵入は、第２レジストマスクＲＭ２の開口から１０μｍ以上の位置まで見られた。このように、第３絶縁膜Ｆ１Ｃを形成していない試料２では、異常なサイドエッチングが発生した。 As a result, intrusion of the wet etching solution was observed between the second resist mask RM2 and the second insulating film F1B, and the second resist mask RM2 was lifted or displaced. Further, the intrusion of the wet etching solution was observed from the opening of the second resist mask RM2 to a position of 10 μm or more. As described above, in the sample 2 in which the third insulating film F1C was not formed, abnormal side etching occurred.
（実験３）
第２絶縁膜Ｆ１Ｂの厚さを１０ｎｍから５０ｎｍに変更した以外は実験２と同様にして試料３を作製した。
(Experiment 3)
Sample 3 was prepared in the same manner as in Experiment 2 except that the thickness of the second insulating film F1B was changed from 10 nm to 50 nm.
その結果、実験２と同様に異常なサイドエッチングが発生した。 As a result, abnormal side etching occurred as in Experiment 2.
実験１〜３の結果から、異常なサイドエッチングは絶縁膜の厚さの問題ではなく、絶縁膜表面のレジスト塗布履歴の有無が重要であることがわかり、異常なサイドエッチングを防止するためには、レジストの塗布履歴のない絶縁膜上にレジストマスクを形成することが必要であるとわかった。 From the results of Experiments 1 to 3, it was found that abnormal side etching is not a problem of the thickness of the insulating film, but the presence or absence of resist coating history on the insulating film surface is important, and in order to prevent abnormal side etching. It was found that it is necessary to form a resist mask on an insulating film that has no history of resist application.
（変形例）
実施例１は、ボディ電極Ｂ１、およびソース電極Ｓ１の連続形成に本発明を利用するものであるが、本発明はこれに限るものではない。絶縁膜上に再度レジストマスクを形成し、絶縁膜をウェットエッチングする工程を有した半導体装置の製造方法であれば、本発明は適用可能である。
(Modification example)
Example 1 utilizes the present invention for the continuous formation of the body electrode B1 and the source electrode S1, but the present invention is not limited thereto. The present invention is applicable as long as it is a method for manufacturing a semiconductor device having a step of forming a resist mask on the insulating film again and wet-etching the insulating film.
また、本発明はIII 族窒化物半導体からなる半導体装置に限らず、任意の半導体材料からなる半導体装置の製造方法に適用することができる。 Further, the present invention is not limited to the semiconductor device made of a group III nitride semiconductor, and can be applied to a method for manufacturing a semiconductor device made of any semiconductor material.
本発明は、ＦＥＴ、ダイオードなど各種半導体装置の製造に利用することができる。 The present invention can be used in the manufacture of various semiconductor devices such as FETs and diodes.
１１０：基板
１２０：第１のｎ層
１３０：ｐ層
１４０：第２のｎ層
Ｆ１：絶縁膜
Ｆ１Ａ：第１絶縁膜
Ｆ１Ｂ：第２絶縁膜
Ｆ１Ｃ：第３絶縁膜
Ｇ１：ゲート電極
Ｓ１：ソース電極
Ｂ１：ボディ電極
Ｄ１：ドレイン電極
Ｔ１：トレンチ
Ｒ１：リセス
ＲＭ１：第１レジストマスク
ＲＭ２：第２レジストマスク
Ｍ１：第１金属膜
Ｍ２：第２金属膜
110: Substrate 120: First n layer 130: p layer 140: Second n layer F1: Insulating film F1A: First insulating film F1B: Second insulating film F1C: Third insulating film G1: Gate electrode S1: Source Electrode B1: Body electrode D1: Drain electrode T1: Trench R1: Recess RM1: First resist mask RM2: Second resist mask M1: First metal film M2: Second metal film
Claims (13)
前記第１絶縁膜上に、レジストからなり、開口を有した第１レジストマスクを形成する第２工程と、
前記第１レジストマスクを除去する第３工程と、
前記第１絶縁膜上に、Ｓｉを構成元素として含む材料からなる第２絶縁膜を形成する第４工程と、
前記第２絶縁膜上に、レジストからなり、開口を有した第２レジストマスクを形成する第５工程と、
前記第２レジストマスクの開口に露出する前記第１絶縁膜および前記第２絶縁膜をウェットエッチングする第６工程と、
を有することを特徴とする半導体装置の製造方法。 The first step of forming a first insulating film made of a material containing Si as a constituent element on the semiconductor layer, and
A second step of forming a first resist mask made of a resist and having an opening on the first insulating film, and
The third step of removing the first resist mask and
A fourth step of forming a second insulating film made of a material containing Si as a constituent element on the first insulating film, and
A fifth step of forming a second resist mask made of a resist and having an opening on the second insulating film.
A sixth step of wet-etching the first insulating film and the second insulating film exposed in the opening of the second resist mask, and
A method for manufacturing a semiconductor device, which comprises.
前記第３工程は、前記第１レジストマスクを除去することで、前記第１レジストマスク上の前記第１金属膜を除去し、前記半導体層上の前記第１金属膜を残す工程である、
ことを特徴とする請求項１に記載の半導体装置の製造方法。 After the second step and before the third step, the first insulating film exposed to the opening of the first resist mask is removed by wet etching to expose the surface of the semiconductor layer, and the exposed semiconductor layer is exposed. Further comprising a step of forming a first metal film on the top and on the first resist mask.
The third step is a step of removing the first metal film on the first resist mask by removing the first resist mask and leaving the first metal film on the semiconductor layer.
The method for manufacturing a semiconductor device according to claim 1, wherein the semiconductor device is manufactured.
ことを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。 After the sixth step, a second metal film is formed on the second resist mask and on the open bottom surface of the second resist mask, and the second resist mask is removed to form the second resist mask on the second resist mask. Further comprising a step of removing the second metal film and leaving the second metal film on the bottom surface of the opening of the second resist mask.
The method for manufacturing a semiconductor device according to claim 1 or 2, wherein the semiconductor device is manufactured.
前記第１絶縁膜上に、Ｓｉを構成元素として含む材料からなる第２絶縁膜を形成する第２工程と、
前記第２絶縁膜上に、レジストからなり、開口を有した第１レジストマスクを形成する第３工程と、
前記第１レジストマスクを除去する第４工程と、
前記第２絶縁膜上に、Ｓｉを構成元素として含む材料からなる第３絶縁膜を形成する第５工程と、
前記第３絶縁膜上に、レジストからなり、開口を有した第２レジストマスクを形成する第６工程と、
前記第２レジストマスクの開口に露出する前記第１絶縁膜、前記第２絶縁膜、および前記第３絶縁膜をウェットエッチングする第７工程と、
を有することを特徴とする半導体装置の製造方法。 The first step of forming a first insulating film made of a material that does not contain Si as a constituent element on the semiconductor layer, and
A second step of forming a second insulating film made of a material containing Si as a constituent element on the first insulating film, and
A third step of forming a first resist mask made of a resist and having an opening on the second insulating film, and
The fourth step of removing the first resist mask and
A fifth step of forming a third insulating film made of a material containing Si as a constituent element on the second insulating film, and
A sixth step of forming a second resist mask made of a resist and having an opening on the third insulating film.
A seventh step of wet-etching the first insulating film, the second insulating film, and the third insulating film exposed in the opening of the second resist mask.
A method for manufacturing a semiconductor device, which comprises.
前記第４工程は、前記第１レジストマスクを除去することで、前記第１レジストマスク上の前記第１金属膜を除去し、前記半導体層上の前記第１金属膜を残す工程である、
ことを特徴とする請求項７に記載の半導体装置の製造方法。 After the third step and before the fourth step, the first insulating film exposed to the opening of the first resist mask is removed by wet etching to expose the surface of the semiconductor layer, and the exposed semiconductor layer is exposed. Further comprising a step of forming a first metal film on the top and on the first resist mask.
The fourth step is a step of removing the first metal film on the first resist mask by removing the first resist mask and leaving the first metal film on the semiconductor layer.
The method for manufacturing a semiconductor device according to claim 7, wherein the semiconductor device is manufactured.
ことを特徴とする請求項７または請求項８に記載の半導体装置の製造方法。 After the seventh step, a second metal film is formed on the second resist mask and on the open bottom surface of the second resist mask, and the second resist mask is removed to form the second resist mask on the second resist mask. Further comprising a step of removing the second metal film and leaving the second metal film on the bottom surface of the opening of the second resist mask.
The method for manufacturing a semiconductor device according to claim 7 or 8, wherein the semiconductor device is manufactured.
前記第５工程は、前記第３絶縁膜をＡＬＤ法により形成する工程である、
ことを特徴とする請求項７ないし請求項１１のいずれか１項に記載の半導体装置の製造方法。 The second step is a step of forming the second insulating film by the ALD method.
The fifth step is a step of forming the third insulating film by the ALD method.
The method for manufacturing a semiconductor device according to any one of claims 7 to 11, wherein the semiconductor device is manufactured.
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