JP2020150693A - Power conversion device - Google Patents

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Abstract

To provide a power conversion device which can perform multisampling control while suppressing an increased resource amount of the control unit operated at a multisampling period.SOLUTION: A power conversion device 100 performs multisampling control in which a plurality of times of calculation are executed within one carrier period. The power conversion device 100 includes a control unit 20 which generates a gate signal for a switching element included in a power converter unit 10, based on the input/output analog detection value of the power converter unit 10. The control unit 20 includes: a DSP 30 operated at a carrier period; and an FPGA 40 including a processing unit (a detection value corrector 41, a sine wave generator 42 and an instantaneous controller 43) which is provided independently of the DSP 30 and operated at the multisampling period.SELECTED DRAWING: Figure 2

Description

この発明は、電力変換装置に関し、特に、マルチサンプリング制御が行われる電力変換装置に関する。 The present invention relates to a power conversion device, and more particularly to a power conversion device in which multi-sampling control is performed.

従来、電力変換装置では、キャリアの周期ごとに、制御演算が実施されていた。そして、制御演算の演算結果に基づいて、電力変換部（スイッチング素子）のゲート信号が生成されていた。 Conventionally, in a power conversion device, a control calculation has been performed for each carrier cycle. Then, the gate signal of the power conversion unit (switching element) was generated based on the calculation result of the control calculation.

一方、出力電圧のひずみ率を改善するために、キャリアの周期に依存せずに制御演算を行うとともに、キャリアの周期に依存しない演算周期ごとにゲート信号を生成するマルチサンプリング制御が行われる電力変換装置が知られている（たとえば、非特許文献１参照）。上記非特許文献１には、三相ＰＷＭインバータに対して、マルチサンプリング手法を適用する構成が開示されている。この構成では、三相ＰＷＭインバータを制御するコントローラとして、ＦＰＧＡ（Ｆｉｅｌｄ−ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ）が用いられている。 On the other hand, in order to improve the strain rate of the output voltage, power conversion is performed by performing control calculations independent of the carrier cycle and performing multisampling control to generate a gate signal at each calculation cycle independent of the carrier cycle. The device is known (see, for example, Non-Patent Document 1). Non-Patent Document 1 discloses a configuration in which a multi-sampling method is applied to a three-phase PWM inverter. In this configuration, an FPGA (Field-programmable gate array) is used as a controller for controlling the three-phase PWM inverter.

具体的には、上記非特許文献１の構成では、三相ＰＷＭインバータの入出力値（アナログ信号）をデジタル信号に変換するＡＤコンバータが設けられている。そして、ＡＤコンバータによって変換されたデジタル信号がＦＰＧＡに入力される。ＦＰＧＡでは、入力されたデジタル信号に基づいて、三相ＰＷＭインバータ（スイッチング素子）のゲート信号が生成されている。すなわち、マルチサンプリング制御を行うための処理部が、全て、ＦＰＧＡに実装されている。なお、ＦＰＧＡは、マルチサンプリングの周期で動作すると考えられる。 Specifically, in the configuration of Non-Patent Document 1, an AD converter that converts an input / output value (analog signal) of a three-phase PWM inverter into a digital signal is provided. Then, the digital signal converted by the AD converter is input to the FPGA. In FPGA, a gate signal of a three-phase PWM inverter (switching element) is generated based on an input digital signal. That is, all the processing units for performing multi-sampling control are mounted on the FPGA. The FPGA is considered to operate in a multi-sampling cycle.

植田 寛朗、横山 智紀、「低キャリア周波数領域における１ＭＨｚマルチサンプリング手法を用いた三相ＰＷＭインバータの外乱補償型デッドヒート制御の実験検証」、平成３０年電気学会産業応用部門大会、ｐ．２５３−２５６．Hiroro Ueda, Tomonori Yokoyama, "Experimental verification of disturbance compensation type dead heat control of three-phase PWM inverter using 1MHz multi-sampling method in low carrier frequency region", 2018 IEEJ Industrial Application Division Conference, p. 253-256.

しかしながら、上記非特許文献１では、三相ＰＷＭインバータを制御するコントローラがＦＰＧＡにより構成されているため、ＦＰＧＡに実装されるリソース量が増大してしまうという問題点がある。 However, in Non-Patent Document 1, since the controller for controlling the three-phase PWM inverter is configured by the FPGA, there is a problem that the amount of resources mounted on the FPGA increases.

この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、マルチサンプリングの周期で動作する制御部のリソース量が増大するのを抑制しながら、マルチサンプリング制御を行うことが可能な電力変換装置を提供することである。 The present invention has been made to solve the above-mentioned problems, and one object of the present invention is to suppress an increase in the amount of resources of a control unit operating in a multi-sampling cycle. The purpose of the present invention is to provide a power conversion device capable of performing sampling control.

上記目的を達成するために、この発明の一の局面による電力変換装置は、１つのキャリアの周期内において、複数回の演算が実施されるマルチサンプリング制御が行われる電力変換装置であって、入力された電力を変換する電力変換部と、電力変換部の入出力のアナログの検出値に基づいて、電力変換部に含まれるスイッチング素子のゲート信号を生成する制御部とを備え、制御部は、キャリアの周期で動作する第１制御部と、第１制御部とは別個に設けられ、マルチサンプリングの周期で動作する処理部を有する第２制御部とを含む。 In order to achieve the above object, the power conversion device according to one aspect of the present invention is a power conversion device in which multisampling control is performed in which a plurality of operations are performed in a cycle of one carrier, and the input is The control unit includes a power conversion unit that converts the generated power and a control unit that generates a gate signal of the switching element included in the power conversion unit based on the input / output analog detection values of the power conversion unit. It includes a first control unit that operates in a carrier cycle, and a second control unit that is provided separately from the first control unit and has a processing unit that operates in a multisampling cycle.

この発明の一の局面による電力変換装置では、上記のように、制御部は、キャリアの周期で動作する第１制御部と、第１制御部とは別個に設けられ、マルチサンプリングの周期で動作する処理部を含む第２制御部とを含む。これにより、第２制御部とは別個に第１制御部が設けられているので、マルチサンプリング制御のための全ての処理部（たとえば、マルチサンプリングの周期で動作する処理部、および、キャリアの周期で動作可能な処理部）を第２制御部に含ませる場合と異なり、第２制御部のリソース量が増大するのを抑制することができる。すなわち、マルチサンプリング制御のための一部の処理部を第１制御部に設けることにより、第２制御部のリソース量が増大するのを抑制することができる。その結果、マルチサンプリングの周期で動作する制御部（第２制御部）のリソース量が増大するのを抑制しながら、マルチサンプリング制御を行うことができる。 In the power conversion device according to one aspect of the present invention, as described above, the control unit is provided separately from the first control unit that operates in the carrier cycle and the first control unit, and operates in the multi-sampling cycle. It includes a second control unit including a processing unit for processing. As a result, since the first control unit is provided separately from the second control unit, all the processing units for multi-sampling control (for example, the processing unit operating in the multi-sampling cycle and the carrier cycle). It is possible to suppress an increase in the amount of resources of the second control unit, unlike the case where the second control unit includes the processing unit that can operate in the above. That is, by providing a part of the processing unit for multi-sampling control in the first control unit, it is possible to suppress an increase in the amount of resources of the second control unit. As a result, multi-sampling control can be performed while suppressing an increase in the amount of resources of the control unit (second control unit) that operates in the multi-sampling cycle.

上記一の局面による電力変換装置において、好ましくは、第２制御部の処理部は、デジタル値に変換された検出値のオフセット値を除去する第１検出値補正部と、基準となる正弦波を生成する正弦波生成部と、第１検出値補正部によって補正された検出値と正弦波生成部によって生成された基準となる正弦波とに基づいて、電圧指令値を生成する電圧指令値生成部と、のうちの少なくとも１つを含む。ここで、マルチサンプリング制御を行うために、オフセット値の除去、正弦波の生成、および、電圧指令値の生成の少なくとも１つをマルチサンプリングの周期で行う必要がある。そこで、上記のように構成すれば、マルチサンプリング制御を行うことが可能な電力変換装置を提供することができる。 In the power conversion device according to the above one aspect, preferably, the processing unit of the second control unit uses a first detection value correction unit that removes the offset value of the detection value converted into a digital value and a reference sine wave. A voltage command value generator that generates a voltage command value based on the generated sine wave generator, the detection value corrected by the first detection value correction unit, and the reference sine wave generated by the sine wave generator. And at least one of them. Here, in order to perform multi-sampling control, it is necessary to perform at least one of offset value removal, sine wave generation, and voltage command value generation in a multi-sampling cycle. Therefore, if it is configured as described above, it is possible to provide a power conversion device capable of performing multi-sampling control.

この場合、好ましくは、第２制御部の処理部は、アナログの検出値をデジタル値に変換するアナログデジタル変換部を制御するアナログデジタル変換制御部と、第１検出値補正部と、正弦波生成部と、電圧指令値生成部と、キャリアを生成するキャリア生成部と、スイッチング素子のゲート信号を生成するＰＷＭ信号生成部とを含む。このように構成すれば、アナログデジタル変換制御部と、正弦波生成部と、電圧指令値生成部と、キャリア生成部と、ＰＷＭ信号生成部とを、容易に、高速に動作させることができる。 In this case, preferably, the processing unit of the second control unit includes an analog-digital conversion control unit that controls an analog-to-digital conversion unit that converts an analog detection value into a digital value, a first detection value correction unit, and a sine wave generation. A unit, a voltage command value generation unit, a carrier generation unit that generates carriers, and a PWM signal generation unit that generates a gate signal of a switching element are included. With this configuration, the analog-digital conversion control unit, the sine wave generation unit, the voltage command value generation unit, the carrier generation unit, and the PWM signal generation unit can be easily and at high speed to operate.

上記一の局面による電力変換装置において、好ましくは、第１制御部は、デジタル値に変換された検出値のオフセット値を除去する第２検出値補正部と、電力変換部から出力される電力の振幅指令値を生成する振幅指令値生成部と、商用電源に同期させるための同期制御部とのうちの少なくとも１つを含む。このように構成すれば、第２検出値補正部と、振幅指令値生成部と、同期制御部とのうちの少なくとも１つが第１制御部に含まれるので、第２制御部のリソース量が増大するのを抑制することができる。 In the power conversion device according to the above one aspect, preferably, the first control unit includes a second detection value correction unit that removes an offset value of the detection value converted into a digital value, and a power conversion unit that outputs power. It includes at least one of an amplitude command value generating unit that generates an amplitude command value and a synchronization control unit for synchronizing with a commercial power source. With this configuration, at least one of the second detection value correction unit, the amplitude command value generation unit, and the synchronization control unit is included in the first control unit, so that the amount of resources of the second control unit increases. Can be suppressed.

上記一の局面による電力変換装置において、好ましくは、キャリアの周期は、マルチサンプリングの周期の整数倍である。このように構成すれば、第１制御部の動作のタイミングを、第２制御部の動作のタイミングに一致させることができるので、電力変換部の入出力のアナログの検出値に基づいて行われるフィードバック制御を容易に行うことができる。 In the power conversion device according to the above one aspect, the carrier period is preferably an integral multiple of the multisampling period. With this configuration, the timing of the operation of the first control unit can be matched with the timing of the operation of the second control unit, so that feedback is performed based on the analog detection values of the input and output of the power conversion unit. It can be easily controlled.

上記一の局面による電力変換装置において、好ましくは、電力変換部は、複数の相の交流が入出力されるように構成されており、第２制御部の処理部は、各相毎に順次、マルチサンプリング制御のための処理を行う時分割処理を行うように構成されている。このように構成すれば、各相毎に処理部を別個に設ける場合と異なり、第２制御部のリソース量が増大するのをより抑制することができる。 In the power conversion device according to the above one aspect, preferably, the power conversion unit is configured so that alternating currents of a plurality of phases are input and output, and the processing unit of the second control unit sequentially for each phase. It is configured to perform time division processing that performs processing for multi-sampling control. With this configuration, it is possible to further suppress an increase in the amount of resources of the second control unit, unlike the case where the processing unit is separately provided for each phase.

この場合、好ましくは、第２制御部の処理部は、複数の相において共通の処理を行う共通処理部をさらに含む。このように構成すれば、複数の相毎に共通の処理を行う処理部を別個に設ける場合と異なり、第２制御部のリソース量が増大するのをさらに抑制することができる。 In this case, preferably, the processing unit of the second control unit further includes a common processing unit that performs common processing in a plurality of phases. With this configuration, it is possible to further suppress an increase in the amount of resources of the second control unit, unlike the case where a processing unit that performs common processing for each of the plurality of phases is separately provided.

上記時分割処理を行う電力変換装置において、好ましくは、第２制御部の処理部は、時分割処理において、複数の相のうちの一の相の処理を行っている際に、複数の相のうちの他の相の処理を並列に行うように構成されている。このように構成すれば、時分割処理において処理の時間が増大する場合でも、複数の相の処理が並列に行われるので、処理時間を短縮することができる。 In the power conversion apparatus that performs the time division processing, preferably, when the processing unit of the second control unit is processing one of the plurality of phases in the time division processing, the processing unit of the plurality of phases It is configured to process our other phases in parallel. With this configuration, even if the processing time increases in the time division processing, the processing of a plurality of phases is performed in parallel, so that the processing time can be shortened.

上記一の局面による電力変換装置において、好ましくは、キャリアの周期は、マルチサンプリングの周期の整数倍であり、第２制御部の処理部は、デジタル値に変換された検出値のオフセット値を除去する第１検出値補正部を含み、第１検出値補正部は、オフセット値が除去された検出値を、第１制御部に出力するように構成されている。このように構成すれば、第１制御部と第２制御部とにそれぞれデジタル値に変換された検出値のオフセット値を除去する検出値補正部が設けられる場合と異なり、第１制御部の構成を簡略化することができる。 In the power conversion device according to the above one aspect, preferably, the carrier period is an integral multiple of the multi-sampling period, and the processing unit of the second control unit removes the offset value of the detected value converted into the digital value. The first detection value correction unit includes the first detection value correction unit, and the first detection value correction unit is configured to output the detection value from which the offset value has been removed to the first control unit. With this configuration, unlike the case where the first control unit and the second control unit are each provided with a detection value correction unit that removes the offset value of the detection value converted into a digital value, the configuration of the first control unit is configured. Can be simplified.

上記一の局面による電力変換装置において、好ましくは、第１制御部は、ソフトウェアによって処理を行うように構成されており、第２制御部は、ハードウェアによって処理を行うように構成されている。このように構成すれば、ハードウェアによって処理を行う第２制御部は、比較的高速に動作するので、マルチサンプリングの周期で動作する処理部を第２制御部に容易に含ませることができる。 In the power conversion device according to the above one aspect, preferably, the first control unit is configured to perform processing by software, and the second control unit is configured to perform processing by hardware. With this configuration, the second control unit that performs processing by hardware operates at a relatively high speed, so that the processing unit that operates in a multi-sampling cycle can be easily included in the second control unit.

この場合、好ましくは、ソフトウェアによって処理を行う第１制御部は、ＤＳＰ（ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｏｒ）を含み、ハードウェアによって処理を行う第２制御部は、ＦＰＧＡ（Ｆｉｅｌｄ−ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ）を含む。このように構成すれば、ＦＰＧＡは、ＤＳＰに比べて高速に動作することができるので、ＦＰＧＡによって、マルチサンプリングの周期で動作する処理部を容易に構成することができる。 In this case, preferably, the first control unit that performs processing by software includes a DSP (digital signal processor), and the second control unit that performs processing by hardware includes an FPGA (Field-programmable gate array). With this configuration, the FPGA can operate at a higher speed than the DSP, so that the FPGA can easily configure a processing unit that operates in a multi-sampling cycle.

本発明によれば、上記のように、マルチサンプリングの周期で動作する制御部のリソース量が増大するのを抑制しながら、マルチサンプリング制御を行うことができる。 According to the present invention, as described above, multi-sampling control can be performed while suppressing an increase in the amount of resources of the control unit that operates in the multi-sampling cycle.

一実施形態による電力変換装置の構成を示したブロック図である。It is a block diagram which showed the structure of the power conversion apparatus by one Embodiment. 一実施形態による電力変換装置の制御部の構成を示したブロック図である。It is a block diagram which showed the structure of the control part of the power conversion apparatus by one Embodiment. キャリアの周期で動作するＤＳＰを説明するための図である。It is a figure for demonstrating the DSP which operates in the cycle of a carrier. マルチサンプリングの周期で動作するＦＰＧＡを説明するための図である。It is a figure for demonstrating the FPGA which operates in the cycle of multi-sampling. 一実施形態による電力変換装置の瞬時制御部の時分割処理を説明するためのブロック図である。It is a block diagram for demonstrating the time division processing of the instantaneous control part of the power conversion apparatus by one Embodiment. 一実施形態による電力変換装置の検出値補正部を説明するためのブロック図である。It is a block diagram for demonstrating the detection value correction part of the power conversion apparatus by one Embodiment. 入力される相を切り替えるためのスイッチを説明するためのブロック図である。It is a block diagram for demonstrating the switch for switching an input phase. 一実施形態による電力変換装置の正弦波生成部を説明するためのブロック図である。It is a block diagram for demonstrating the sine wave generation part of the power conversion apparatus by one Embodiment. 一実施形態による電力変換装置の瞬時制御部の時分割処理およびパイプライン処理を説明するためのタイミングチャートである。It is a timing chart for demonstrating time division processing and pipeline processing of the instantaneous control part of the power conversion apparatus by one Embodiment. 変形例による電力変換装置の制御部の構成を示したブロック図である。It is a block diagram which showed the structure of the control part of the power conversion apparatus by a modification.

以下、本発明を具体化した実施形態を図面に基づいて説明する。 Hereinafter, embodiments embodying the present invention will be described with reference to the drawings.

［本実施形態］
図１〜図９を参照して、本実施形態による電力変換装置１００の構成について説明する。電力変換装置１００は、たとえば、無停電電源装置（ＵＰＳ：Ｕｎｉｎｔｅｒｒｕｐｔｉｂｌｅ Ｐｏｗｅｒ Ｓｕｐｐｌｙ）である。また、電力変換装置１００は、１つのキャリアの周期内において、複数回の演算が実施されるマルチサンプリング制御が行われるように構成されている。 [The present embodiment]
The configuration of the power conversion device 100 according to the present embodiment will be described with reference to FIGS. 1 to 9. The power conversion device 100 is, for example, an uninterruptible power supply (UPS) (UPS: Uninterruptible Power Supply). Further, the power conversion device 100 is configured to perform multi-sampling control in which a plurality of operations are performed within a cycle of one carrier.

（無停電電源装置の構成）
図１に示すように、電力変換装置１００は、入力された電力を変換する電力変換部１０を備えている。また、電力変換部１０は、コンバータ部１１を備えている。コンバータ部１１は、商用電源１から入力される交流電力を直流電力に変換するように構成されている。また、商用電源１とコンバータ部１１との間には、スイッチ２ａが設けられている。 (Configuration of uninterruptible power supply)
As shown in FIG. 1, the power conversion device 100 includes a power conversion unit 10 that converts the input power. Further, the power conversion unit 10 includes a converter unit 11. The converter unit 11 is configured to convert AC power input from the commercial power source 1 into DC power. Further, a switch 2a is provided between the commercial power supply 1 and the converter unit 11.

また、電力変換部１０は、インバータ部１２を備えている。インバータ部１２は、コンバータ部１１からの直流電力を交流電力に変換し、変換した交流電力を負荷３に供給するように構成されている。また、インバータ部１２と負荷３との間には、スイッチ２ｂが設けられている。 Further, the power conversion unit 10 includes an inverter unit 12. The inverter unit 12 is configured to convert the DC power from the converter unit 11 into AC power and supply the converted AC power to the load 3. Further, a switch 2b is provided between the inverter unit 12 and the load 3.

また、電力変換装置１００は、直流電源１３を備えている。直流電源１３は、コンバータ部１１とインバータ部１２との間に接続され、商用電源１の異常時に負荷３に電力を供給するように構成されている。具体的には、直流電源１３の直流電力がインバータ部１２により交流電力に変換されて負荷３に供給される。また、直流電源１３と、コンバータ部１１およびインバータ部１２との間には、スイッチ２ｃが設けられている。 Further, the power conversion device 100 includes a DC power supply 13. The DC power supply 13 is connected between the converter unit 11 and the inverter unit 12, and is configured to supply electric power to the load 3 when the commercial power supply 1 is abnormal. Specifically, the DC power of the DC power supply 13 is converted into AC power by the inverter unit 12 and supplied to the load 3. Further, a switch 2c is provided between the DC power supply 13 and the converter unit 11 and the inverter unit 12.

また、電力変換装置１００は、アナログデジタル変換器（ＡＤ変換器）１４を備えている。ＡＤ変換器１４は、検出器（図示せず）により検出された、アナログ値である電力変換部１０の入出力値（電流値、および、電圧値など）を、デジタル値に変換するように構成されている。また、デジタル値に変換された電力変換部１０の入出力値は、制御部２０に入力される。また、ＡＤ変換器１４は、マルチサンプリングの周期で動作可能に構成されている。 Further, the power converter 100 includes an analog-to-digital converter (AD converter) 14. The AD converter 14 is configured to convert input / output values (current value, voltage value, etc.) of the power conversion unit 10 which are analog values detected by a detector (not shown) into digital values. Has been done. Further, the input / output values of the power conversion unit 10 converted into digital values are input to the control unit 20. Further, the AD converter 14 is configured to be operable in a multi-sampling cycle.

また、電力変換装置１００は、制御部２０を備えている。制御部２０は、電力変換部１０の入出力の検出値に基づいて、電力変換部１０に含まれるスイッチング素子（図示せず）のゲート信号を生成するように構成されている。 Further, the power conversion device 100 includes a control unit 20. The control unit 20 is configured to generate a gate signal of a switching element (not shown) included in the power conversion unit 10 based on the input / output detection values of the power conversion unit 10.

ここで、本実施形態では、図２に示すように、制御部２０は、ＤＳＰ３０（ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｏｒ）と、ＦＰＧＡ４０（Ｆｉｅｌｄ−ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ）とを含む。ＤＳＰ３０は、キャリアの周期で動作するように構成されている。また、ＤＳＰ３０は、ソフトウェアによって処理を行うように構成されている。なお、「キャリアの周期で動作する」とは、図３に示すように、キャリアの谷と山とにおいて、制御演算が行われることを意味する。これにより、キャリアの谷と山とにおいて、制御演算結果が更新される。なお、ＤＳＰ３０およびＦＰＧＡ４０は、それぞれ、特許請求の範囲の「第１制御部」および「第２制御部」の一例である。 Here, in the present embodiment, as shown in FIG. 2, the control unit 20 includes a DSP 30 (digital signal processor) and an FPGA 40 (Field-programmable gate array). The DSP 30 is configured to operate in a carrier cycle. Further, the DSP 30 is configured to perform processing by software. Note that "operating in a carrier cycle" means that a control operation is performed in the valleys and peaks of the carriers, as shown in FIG. As a result, the control calculation result is updated in the valley and the peak of the carrier. The DSP30 and the FPGA 40 are examples of the "first control unit" and the "second control unit" in the claims, respectively.

また、本実施形態では、図２に示すように、ＦＰＧＡ４０は、マルチサンプリングの周期で動作する処理部（後述する、検出値補正部４１、正弦波生成部４２、瞬時制御部４３、ＡＤ変換器制御部４４、キャリア生成部４５、および、ＰＷＭ信号生成部４６）を有するように構成されている。また、ＦＰＧＡ４０は、ハードウェアによって処理を行うように構成されている。なお、「マルチサンプリングの周期で動作する」とは、図４に示すように、キャリアの谷と山のみならず、谷と山との間においても制御演算が行われることを意味する。図４では、キャリアの谷から山にかけて、合計９回（谷で１回、山で１回、および、谷と山との間で７回）の制御演算が行われる。また、ＦＰＧＡ４０がハードウェアによって処理を行うように構成されているので、ＦＰＧＡ４０は、キャリアの周期よりも短いマルチサンプリングの周期で制御演算を行うことが可能である。 Further, in the present embodiment, as shown in FIG. 2, the FPGA 40 is a processing unit that operates in a multi-sampling cycle (detection value correction unit 41, sine wave generation unit 42, instantaneous control unit 43, AD converter, which will be described later). It is configured to have a control unit 44, a carrier generation unit 45, and a PWM signal generation unit 46). Further, the FPGA 40 is configured to perform processing by hardware. Note that "operating in a multi-sampling cycle" means that, as shown in FIG. 4, a control operation is performed not only between the valleys and peaks of the carrier but also between the valleys and peaks. In FIG. 4, a total of nine control operations (once in the valley, once in the mountain, and seven times between the valley and the mountain) are performed from the valley to the mountain of the carrier. Further, since the FPGA 40 is configured to perform processing by hardware, the FPGA 40 can perform control operations in a multi-sampling cycle shorter than the carrier cycle.

また、本実施形態では、キャリアの周期は、マルチサンプリングの周期の整数倍である。たとえば、図３では、キャリアの周期が、マルチサンプリングの周期（図４参照）の１６倍である。これにより、キャリアの谷および山のタイミングと、マルチサンプリングの制御演算のタイミングとが一致する。 Further, in the present embodiment, the carrier cycle is an integral multiple of the multi-sampling cycle. For example, in FIG. 3, the carrier cycle is 16 times the multisampling cycle (see FIG. 4). As a result, the timing of the valley and peak of the carrier matches the timing of the multi-sampling control operation.

また、本実施形態では、図２に示すように、ＤＳＰ３０は、検出値補正部３１と、平均値制御部３２と、同期制御部３３とのうちの少なくとも１つ（本実施形態では、全て）を含む。なお、検出値補正部３１および平均値制御部３２は、それぞれ、特許請求の範囲の「第２検出値補正部」および「振幅指令値生成部」の一例である。 Further, in the present embodiment, as shown in FIG. 2, the DSP 30 is at least one of the detection value correction unit 31, the average value control unit 32, and the synchronization control unit 33 (all in the present embodiment). including. The detection value correction unit 31 and the average value control unit 32 are examples of the “second detection value correction unit” and the “amplitude command value generation unit” in the claims, respectively.

検出値補正部３１は、ＡＤ変換器１４によってデジタル値に変換された検出値（電力変換部１０の入出力の検出値）のオフセット値を除去するように構成されている。なお、デジタル値に変換された検出値は、後述するＡＤ変換器制御部４４を介して、検出値補正部３１に入力される。また、「オフセット値」とは、デジタル値に重畳される直流成分である。また、検出値補正部３１は、デジタル値に変換された検出値を、規格化ゲインに基づいて規格化するように構成されている。なお、「規格化」とは、デジタル値に変換された検出値を、電力変換装置１００ごとに定められたＱフォーマットのデジタル値に変換することを意味する。検出値を１６進数に変換することを意味する。また、ＡＤ変換器制御部４４から、キャリアのピークのタイミングとゼロクロスのタイミングとが入力される。また、補正後の検出値は、平均値制御部３２と同期制御部３３とに入力される。 The detection value correction unit 31 is configured to remove the offset value of the detection value (the input / output detection value of the power conversion unit 10) converted into a digital value by the AD converter 14. The detected value converted into a digital value is input to the detected value correction unit 31 via the AD converter control unit 44 described later. The "offset value" is a DC component superimposed on the digital value. Further, the detection value correction unit 31 is configured to standardize the detection value converted into a digital value based on the normalization gain. The "standardization" means that the detected value converted into a digital value is converted into a digital value in the Q format defined for each power conversion device 100. It means that the detected value is converted into a hexadecimal number. Further, the AD converter control unit 44 inputs the carrier peak timing and the zero cross timing. Further, the corrected detection value is input to the average value control unit 32 and the synchronization control unit 33.

また、平均値制御部３２は、入力された補正後の検出値に基づいて、電力変換部１０から出力される電圧の振幅指令値を生成する。また、平均値制御部３２では、入力された補正後の検出値に基づいて、制御ゲインが生成される。生成された振幅指令値と制御ゲインとは、後述する瞬時制御部４３に入力される。なお、平均値制御部３２は、電流波形の平均値および電圧波形の平均値に基づいて振幅指令値を演算するように構成されている。 Further, the average value control unit 32 generates an amplitude command value of the voltage output from the power conversion unit 10 based on the input corrected detection value. Further, the average value control unit 32 generates a control gain based on the input corrected detection value. The generated amplitude command value and control gain are input to the instantaneous control unit 43 described later. The average value control unit 32 is configured to calculate the amplitude command value based on the average value of the current waveform and the average value of the voltage waveform.

また、同期制御部３３は、入力された補正後の検出値に基づいて、商用電源１に同期させるための位相データを生成する。同期制御部３３は、たとえば、ＰＬＬ（ｐｈａｓｅ ｌｏｃｋｅｄ ｌｏｏｐ）回路により構成されている。また、生成された位相データは、後述する正弦波生成部４２に入力される。また、同期制御部３３は、キャリアトップ値（キャリアの山（頂点）の大きさ）を生成するとともに、生成されたキャリアトップ値を、ＦＰＧＡ４０のキャリア生成部４５に出力する。 Further, the synchronization control unit 33 generates phase data for synchronizing with the commercial power supply 1 based on the input corrected detection value. The synchronization control unit 33 is composed of, for example, a PLL (phase locked loop) circuit. Further, the generated phase data is input to the sine wave generation unit 42, which will be described later. Further, the synchronous control unit 33 generates a carrier top value (the size of the carrier peak (vertex)) and outputs the generated carrier top value to the carrier generation unit 45 of the FPGA 40.

また、本実施形態では、ＦＰＧＡ４０は、検出値補正部４１と、正弦波生成部４２と、瞬時制御部４３と、のうちの少なくとも１つ（本実施形態では、全て）を含む。また、ＦＰＧＡ４０は、ＡＤ変換器制御部４４と、キャリア生成部４５と、ＰＷＭ信号生成部４６とを含む。なお、検出値補正部４１、正弦波生成部４２、瞬時制御部４３、ＡＤ変換器制御部４４、キャリア生成部４５、および、ＰＷＭ信号生成部４６は、マルチサンプリングの周期で動作する。また、検出値補正部４１、正弦波生成部４２、瞬時制御部４３、ＡＤ変換器制御部４４、キャリア生成部４５、および、ＰＷＭ信号生成部４６は、特許請求の範囲の「処理部」の一例である。また、検出値補正部４１および瞬時制御部４３は、それぞれ、特許請求の範囲の「第１検出値補正部」および「電圧指令値生成部」の一例である。また、ＡＤ変換器制御部４４は、特許請求の範囲の「アナログデジタル変換制御部」の一例である。 Further, in the present embodiment, the FPGA 40 includes at least one (in the present embodiment, all) of the detection value correction unit 41, the sine wave generation unit 42, and the instantaneous control unit 43. Further, the FPGA 40 includes an AD converter control unit 44, a carrier generation unit 45, and a PWM signal generation unit 46. The detection value correction unit 41, the sine wave generation unit 42, the instantaneous control unit 43, the AD converter control unit 44, the carrier generation unit 45, and the PWM signal generation unit 46 operate in a multi-sampling cycle. Further, the detection value correction unit 41, the sine wave generation unit 42, the instantaneous control unit 43, the AD converter control unit 44, the carrier generation unit 45, and the PWM signal generation unit 46 are the “processing units” within the scope of the claims. This is an example. Further, the detection value correction unit 41 and the instantaneous control unit 43 are examples of the “first detection value correction unit” and the “voltage command value generation unit” in the claims, respectively. Further, the AD converter control unit 44 is an example of the "analog-digital conversion control unit" in the claims.

ＡＤ変換器制御部４４は、電力変換部１０の入出力のアナログの検出値を、デジタル値に変換するＡＤ変換器１４を制御するように構成されている。具体的には、ＡＤ変換器制御部４４は、ＡＤ変換器１４に制御信号を出力する。ＡＤ変換器１４は、ＡＤ変換器制御部４４からの制御信号に基づいて動作する。また、ＡＤ変換器制御部４４は、キャリアのピークの検出、キャリアのゼロクロスの検出、および、マルチサンプリングの周期の検出を行う。そして、ＡＤ変換器制御部４４は、デジタル値に変換された検出値、キャリアのピークの情報（タイミング）、および、キャリアのゼロクロスの情報（タイミング）を、ＤＳＰ３０の検出値補正部３１に出力する。また、ＡＤ変換器制御部４４は、デジタル値に変換された検出値、および、マルチサンプリングの周期をＦＰＧＡ４０の検出値補正部３１に出力する。 The AD converter control unit 44 is configured to control the AD converter 14 that converts the input / output analog detection values of the power conversion unit 10 into digital values. Specifically, the AD converter control unit 44 outputs a control signal to the AD converter 14. The AD converter 14 operates based on a control signal from the AD converter control unit 44. Further, the AD converter control unit 44 detects the peak of the carrier, the zero cross of the carrier, and the period of the multi-sampling. Then, the AD converter control unit 44 outputs the detected value converted into a digital value, the carrier peak information (timing), and the carrier zero cross information (timing) to the detected value correction unit 31 of the DSP 30. .. Further, the AD converter control unit 44 outputs the detected value converted into a digital value and the multi-sampling cycle to the detected value correction unit 31 of the FPGA 40.

検出値補正部４１は、検出値補正部３１から入力されるオフセット値に基づいて、デジタル値に変換された検出値のオフセット値を除去する。また、検出値補正部４１は、検出値補正部３１から入力される規格化ゲインに基づいて、デジタル値に変換された検出値を規格化する。また、補正後の検出値は、瞬時制御部４３に出力される。 The detection value correction unit 41 removes the offset value of the detection value converted into a digital value based on the offset value input from the detection value correction unit 31. Further, the detection value correction unit 41 standardizes the detection value converted into a digital value based on the normalization gain input from the detection value correction unit 31. Further, the corrected detection value is output to the instantaneous control unit 43.

正弦波生成部４２は、ＤＳＰ３０の同期制御部３３から入力される位相データに基づいて、基準となる正弦波を生成する。生成された基準となる正弦波は、瞬時制御部４３に出力される。 The sine wave generation unit 42 generates a reference sine wave based on the phase data input from the synchronization control unit 33 of the DSP 30. The generated reference sine wave is output to the instantaneous control unit 43.

瞬時制御部４３は、検出値補正部４１によって補正された検出値と、正弦波生成部４２によって生成された基準となる正弦波とに基づいて、電圧指令値（出力電圧指令値：λ）を生成する。なお、瞬時制御部４３は、瞬時の電圧の変動に対応して高速に制御を行う（電圧指令値を演算する）ように構成されている。また、瞬時制御部４３では、ＰＩ制御が行われている。また、生成された電圧指令値は、ＰＷＭ信号生成部４６に出力される。 The instantaneous control unit 43 determines the voltage command value (output voltage command value: λ) based on the detection value corrected by the detection value correction unit 41 and the reference sine wave generated by the sine wave generation unit 42. Generate. The instantaneous control unit 43 is configured to perform high-speed control (calculate a voltage command value) in response to instantaneous voltage fluctuations. Further, the instantaneous control unit 43 performs PI control. Further, the generated voltage command value is output to the PWM signal generation unit 46.

キャリア生成部４５は、ＤＳＰの同期制御部３３から入力されるキャリアトップ値に基づいて、キャリアを生成するように構成されている。 The carrier generation unit 45 is configured to generate carriers based on the carrier top value input from the synchronous control unit 33 of the DSP.

ＰＷＭ信号生成部４６は、瞬時制御部４３から入力される電圧指令値と、キャリア生成部４５から入力されるキャリアとに基づいて、スイッチング素子のゲート信号を生成するように構成されている。なお、ＰＷＭ信号生成部４６では、λ変換（台形波変調、および、３レベル変換器のための変換）が行われている。 The PWM signal generation unit 46 is configured to generate a gate signal of the switching element based on the voltage command value input from the instantaneous control unit 43 and the carrier input from the carrier generation unit 45. In the PWM signal generation unit 46, λ conversion (trapezoidal wave modulation and conversion for a three-level converter) is performed.

ここで、本実施形態では、電力変換部１０は、複数の相（本実施形態では、３相）の交流が入出力されるように構成されている。そして、ＦＰＧＡ４０の処理部（具体的には、検出値補正部４１、正弦波生成部４２、および、瞬時制御部４３）は、各相毎に順次、マルチサンプリング制御のための処理を行う時分割処理を行うように構成されている。 Here, in the present embodiment, the power conversion unit 10 is configured so that alternating current of a plurality of phases (three phases in the present embodiment) is input and output. Then, the processing unit of the FPGA 40 (specifically, the detection value correction unit 41, the sine wave generation unit 42, and the instantaneous control unit 43) sequentially performs processing for multi-sampling control for each phase in a time division manner. It is configured to perform processing.

（瞬時制御部の時分割処理の構成）
図５を参照して、瞬時制御部４３の時分割処理のための構成について説明する。図５に示すように、瞬時制御部４３は、瞬時制御演算部４３ａを含む。また、瞬時制御演算部４３ａの入力側には、スイッチ４３ｂが設けられている。スイッチ４３ｂは、瞬時制御演算部４３ａに入力される信号（補正後の検出値、および、基準となる正弦波）の相（Ｕ相、Ｖ相、および、Ｗ相）を切り替えるように構成されている。また、瞬時制御演算部４３ａの出力側には、フリップフロップ４３ｃと、スイッチ４３ｄとが設けられている。スイッチ４３ｄは、ＰＷＭ信号生成部４６に入力される信号の相（Ｕ相、Ｖ相、および、Ｗ相）を切り替えるように構成されている。フリップフロップ４３ｃは、瞬時制御演算部４３ａから出力された電圧指令値を各相毎に収納（記憶）するように構成されている。 (Configuration of time division processing of the instantaneous control unit)
A configuration for time division processing of the instantaneous control unit 43 will be described with reference to FIG. As shown in FIG. 5, the instantaneous control unit 43 includes an instantaneous control calculation unit 43a. Further, a switch 43b is provided on the input side of the instantaneous control calculation unit 43a. The switch 43b is configured to switch the phase (U phase, V phase, and W phase) of the signal (corrected detection value and reference sine wave) input to the instantaneous control calculation unit 43a. There is. Further, a flip-flop 43c and a switch 43d are provided on the output side of the instantaneous control calculation unit 43a. The switch 43d is configured to switch the phase (U phase, V phase, and W phase) of the signal input to the PWM signal generation unit 46. The flip-flop 43c is configured to store (store) the voltage command value output from the instantaneous control calculation unit 43a for each phase.

また、ＰＷＭ信号生成部４６の出力側には、フリップフロップ４７が設けられている。フリップフロップ４７は、ＰＷＭ信号生成部４６から出力されたゲート信号を各相毎に収納（記憶）するように構成されている。 A flip-flop 47 is provided on the output side of the PWM signal generation unit 46. The flip-flop 47 is configured to store (store) the gate signal output from the PWM signal generation unit 46 for each phase.

そして、本実施形態では、瞬時制御演算部４３ａの入力側には、複数の相において共通の処理を行う共通処理部４３ｅが設けられている。共通処理部４３ｅでは、コモン制御、および、ゲイン演算が行われる。 Then, in the present embodiment, a common processing unit 43e that performs common processing in a plurality of phases is provided on the input side of the instantaneous control calculation unit 43a. In the common processing unit 43e, common control and gain calculation are performed.

次に、時分割処理について説明する。なお、実際には、時分割処理とともに後述するパイプライン処理が行われる一方、ここでは、時分割処理について説明する。 Next, the time division processing will be described. In reality, while the pipeline processing described later is performed together with the time division processing, the time division processing will be described here.

まず、共通処理部４３ｅにおいて、Ｕ相、Ｖ相およびＷ相の演算において、共通で使用される補正値（ゲインなど）が演算される。 First, in the common processing unit 43e, a correction value (gain or the like) commonly used in the calculation of the U phase, the V phase, and the W phase is calculated.

次に、瞬時制御演算部４３ａにおいて、Ｕ相の瞬時制御のための演算（Ｕ相の電圧指令値の生成）が行われる。次に、Ｖ相の瞬時制御のための演算（Ｖ相の電圧指令値の生成）が行われる。次に、Ｗ相の瞬時制御のための演算（Ｗ相の電圧指令値の生成）が行われる。すなわち、各相の電圧指令値の生成が、同時ではなく順次行われる。 Next, the instantaneous control calculation unit 43a performs an calculation for instantaneous control of the U phase (generation of a voltage command value of the U phase). Next, an operation for instantaneous control of the V phase (generation of a voltage command value of the V phase) is performed. Next, an operation for instantaneous control of the W phase (generation of a voltage command value of the W phase) is performed. That is, the voltage command values of each phase are generated sequentially, not simultaneously.

次に、ＰＷＭ信号生成部４６において、Ｕ相のＰＷＭ指令値（スイッチング素子のゲート信号）の演算が行われる。次に、Ｖ相のＰＷＭ指令値の演算が行われる。次に、Ｗ相のＰＷＭ指令値の演算が行われる。その後、スイッチング素子のゲート信号の生成のレジスタが更新される。 Next, the PWM signal generation unit 46 calculates the U-phase PWM command value (gate signal of the switching element). Next, the V-phase PWM command value is calculated. Next, the W-phase PWM command value is calculated. After that, the register for generating the gate signal of the switching element is updated.

上記のように、瞬時制御部４３を、時分割処理をするように構成することによって、ＦＰＧＡ４０に実装する瞬時制御部４３の回路のロジックを、各相毎に瞬時制御部４３を設ける場合と比べて、約１／３にすることが可能になる。 As described above, by configuring the instantaneous control unit 43 to perform time division processing, the logic of the circuit of the instantaneous control unit 43 mounted on the FPGA 40 is compared with the case where the instantaneous control unit 43 is provided for each phase. It becomes possible to reduce it to about 1/3.

（ＦＰＧＡの検出値補正部の時分割処理の構成）
検出値補正部４１の時分割処理のための構成について説明する。図６に示すように、検出値補正部４１は、検出値補正演算部４１ａを含む。また、検出値補正演算部４１ａの入力側には、スイッチ（ＳＷ）４１ｂ〜４１ｄが設けられている。図７に示すように、スイッチ４１ｂには、デジタル値に変換された、Ｕ相、Ｖ相およびＷ相の検出値（電力変換部１０の入出力値）が入力される。また、スイッチ４１ｃには、Ｕ相、Ｖ相およびＷ相の規格化ゲインが入力される。また、スイッチ４１ｄには、Ｕ相、Ｖ相およびＷ相のオフセット値が入力される。また、スイッチ４１ｂ〜４１ｄは、それぞれ、検出値補正演算部４１ａに入力される信号の相（Ｕ相、Ｖ相、および、Ｗ相）を切り替えるように構成されている。また、検出値補正演算部４１ａの出力側には、フリップフロップ４１ｅが設けられている。フリップフロップ４１ｅは、検出値補正演算部４１ａから出力された補正後の検出値を各相毎に収納（記憶）するように構成されている。なお、検出値補正部４１の時分割処理では、上記の瞬時制御部４３の時分割処理と同様に、Ｕ相の検出値の補正、Ｖ相の検出値の補正、および、Ｗ相の検出値の補正が順次行われる。 (Structure of time division processing of FPGA detection value correction unit)
The configuration of the detection value correction unit 41 for the time division processing will be described. As shown in FIG. 6, the detection value correction unit 41 includes a detection value correction calculation unit 41a. Further, switches (SW) 41b to 41d are provided on the input side of the detection value correction calculation unit 41a. As shown in FIG. 7, the U-phase, V-phase, and W-phase detection values (input / output values of the power conversion unit 10) converted into digital values are input to the switch 41b. Further, the normalized gain of the U phase, the V phase and the W phase is input to the switch 41c. Further, offset values of U phase, V phase and W phase are input to the switch 41d. Further, the switches 41b to 41d are respectively configured to switch the phase (U phase, V phase, and W phase) of the signal input to the detection value correction calculation unit 41a. A flip-flop 41e is provided on the output side of the detection value correction calculation unit 41a. The flip-flop 41e is configured to store (store) the corrected detection value output from the detection value correction calculation unit 41a for each phase. In the time division processing of the detection value correction unit 41, the U phase detection value correction, the V phase detection value correction, and the W phase detection value are the same as in the time division processing of the instantaneous control unit 43 described above. Is corrected in sequence.

（正弦波生成部の時分割処理の構成）
正弦波生成部４２の時分割処理のための構成について説明する。図８に示すように、正弦波生成部４２は、正弦波演算部４２ａを含む。また、正弦波演算部４２ａの入力側には、スイッチ４２ｂが設けられている。スイッチ４２ｂには、同期制御部３３から角度データ（位相データ）が入力される。また、スイッチ４２ｂは、上記のスイッチ４１ｂ〜４１ｄ（図７参照）と同様に、正弦波演算部４２ａに入力される角度データの相（Ｕ相、Ｖ相、および、Ｗ相）を切り替えるように構成されている。また、正弦波演算部４２ａの出力側には、フリップフロップ４２ｃが設けられている。フリップフロップ４２ｃは、正弦波演算部４２ａから出力された正弦波を各相毎に収納（記憶）するように構成されている。なお、正弦波演算部４２ａの時分割処理では、上記の瞬時制御部４３の時分割処理と同様に、Ｕ相の正弦波の生成、Ｖ相の正弦波の生成、および、Ｗ相の正弦波の生成が順次行われる。 (Structure of time division processing of sine wave generator)
The configuration of the sine wave generation unit 42 for time division processing will be described. As shown in FIG. 8, the sine wave generation unit 42 includes a sine wave calculation unit 42a. A switch 42b is provided on the input side of the sine wave calculation unit 42a. Angle data (phase data) is input to the switch 42b from the synchronization control unit 33. Further, the switch 42b switches the phase (U phase, V phase, and W phase) of the angle data input to the sine wave calculation unit 42a in the same manner as the above switches 41b to 41d (see FIG. 7). It is configured. A flip-flop 42c is provided on the output side of the sine wave calculation unit 42a. The flip-flop 42c is configured to store (store) the sine wave output from the sine wave calculation unit 42a for each phase. In the time division process of the sine wave calculation unit 42a, the U-phase sine wave is generated, the V-phase sine wave is generated, and the W-phase sine wave is generated, as in the case of the instantaneous control unit 43. Are generated in sequence.

（パイプライン処理）
ここで、本実施形態では、図９に示すように、ＦＰＧＡ４０の処理部（瞬時制御部４３）は、時分割処理において、複数の相のうちの一の相の処理を行っている際に、複数の相のうちの他の相の処理を並列に行う（パイプライン処理を行う）ように構成されている。以下、パイプライン処理について説明する。なお、図９の最上段の「ｃｌｋ」は、クロックを表している。 (Pipeline processing)
Here, in the present embodiment, as shown in FIG. 9, the processing unit (instantaneous control unit 43) of the FPGA 40 is performing processing of one of a plurality of phases in the time division processing. It is configured to perform processing of other phases of a plurality of phases in parallel (perform pipeline processing). The pipeline processing will be described below. The "clk" at the top of FIG. 9 represents a clock.

まず、上記の瞬時制御部４３の時分割処理の説明と同様に、共通処理部４３ｅにおいて、Ｕ相、Ｖ相およびＷ相の演算において共通で使用される補正値が演算される。これにより、共通処理終了のフラグがＨｉｇｈにされる。 First, as in the above description of the time division processing of the instantaneous control unit 43, the common processing unit 43e calculates the correction values commonly used in the U-phase, V-phase, and W-phase calculations. As a result, the flag for the end of common processing is set to High.

次に、共通処理部４３ｅにおける処理の終了後に、スイッチ４３ｂのＵ相の端子がＯＮにされる。これにより、瞬時制御演算部４３ａにより、Ｕ相の電圧指令値の演算が開始される。そして、Ｕ相の電圧指令値の演算の終了後、演算されたＵ相の電圧指令値が、Ｕ相のフリップフロップ４３ｃ（ＦＦ＿ｕ）に収納される。 Next, after the processing in the common processing unit 43e is completed, the U-phase terminal of the switch 43b is turned on. As a result, the instantaneous control calculation unit 43a starts the calculation of the U-phase voltage command value. Then, after the calculation of the U-phase voltage command value is completed, the calculated U-phase voltage command value is stored in the U-phase flip-flop 43c (FF_u).

次に、スイッチ４３ｂのＶ相の端子がＯＮにされるとともに、スイッチ４３ｄのＵ相の端子がＯＮにされる。これにより、瞬時制御演算部４３ａにより、Ｖ相の電圧指令値の演算が開始される。そして、Ｖ相の電圧指令値の演算の終了後、演算されたＶ相の電圧指令値がフリップフロップ４３ｃ（ＦＦ＿ｖ）に収納される。また、瞬時制御演算部４３ａの演算と同時に、ＰＷＭ信号生成部４６によって、Ｕ相のゲート信号が生成される。Ｕ相のゲート信号の生成の演算が終了した後、演算されたＵ相のゲート信号がＵ相のフリップフロップ４７（ＦＦ２＿ｕ）に収納される。 Next, the V-phase terminal of the switch 43b is turned on, and the U-phase terminal of the switch 43d is turned on. As a result, the instantaneous control calculation unit 43a starts the calculation of the voltage command value of the V phase. Then, after the calculation of the voltage command value of the V phase is completed, the calculated voltage command value of the V phase is stored in the flip-flop 43c (FF_v). Further, at the same time as the calculation of the instantaneous control calculation unit 43a, the PWM signal generation unit 46 generates a U-phase gate signal. After the calculation for generating the U-phase gate signal is completed, the calculated U-phase gate signal is stored in the U-phase flip-flop 47 (FF2_u).

次に、スイッチ４３ｂのＷ相の端子がＯＮにされるとともに、スイッチ４３ｄのＶ相の端子がＯＮにされる。これにより、瞬時制御演算部４３ａにより、Ｗ相の電圧指令値の演算が開始される。そして、Ｗ相の電圧指令値の演算の終了後、演算されたＷ相の電圧指令値がフリップフロップ４３ｃ（ＦＦ＿ｗ）に収納される。また、瞬時制御演算部４３ａの演算と同時に、ＰＷＭ信号生成部４６によって、Ｖ相のゲート信号が生成される。Ｖ相のゲート信号の生成の演算が終了した後、演算されたＶ相のゲート信号がＶ相のフリップフロップ４７（ＦＦ２＿ｖ）に収納される。 Next, the W-phase terminal of the switch 43b is turned on, and the V-phase terminal of the switch 43d is turned on. As a result, the instantaneous control calculation unit 43a starts the calculation of the voltage command value of the W phase. Then, after the calculation of the W-phase voltage command value is completed, the calculated W-phase voltage command value is stored in the flip-flop 43c (FF_w). Further, at the same time as the calculation of the instantaneous control calculation unit 43a, the PWM signal generation unit 46 generates a V-phase gate signal. After the calculation for generating the V-phase gate signal is completed, the calculated V-phase gate signal is stored in the V-phase flip-flop 47 (FF2_v).

そして、瞬時制御演算部４３ａによるＷ相の演算の終了後、スイッチ４３ｂは、オープンにされるとともに、スイッチ４３ｄのＷ相の端子がＯＮにされる。 Then, after the W-phase calculation by the instantaneous control calculation unit 43a is completed, the switch 43b is opened and the W-phase terminal of the switch 43d is turned on.

上記のように、パイプライン処理を行うことによって、一の相の処理が終わるまで、他の相の処理を行わない場合と比べて、処理時間を約２／３にすることが可能になる。 As described above, by performing the pipeline processing, it is possible to reduce the processing time to about two-thirds as compared with the case where the processing of the other phase is not performed until the processing of one phase is completed.

［本実施形態の効果］
本実施形態では、以下のような効果を得ることができる。 [Effect of this embodiment]
In this embodiment, the following effects can be obtained.

本実施形態では、上記のように、制御部２０は、キャリアの周期で動作するＤＳＰ３０と、ＤＳＰ３０とは別個に設けられ、マルチサンプリングの周期で動作する処理部を含むＦＰＧＡ４０とを含む。これにより、ＦＰＧＡ４０とは別個にＤＳＰ３０が設けられているので、マルチサンプリング制御のための全ての処理部（たとえば、マルチサンプリングの周期で動作する処理部、および、キャリアの周期で動作可能な処理部）をＦＰＧＡ４０に含ませる場合と異なり、ＦＰＧＡ４０のリソース量が増大するのを抑制することができる。すなわち、マルチサンプリング制御のための一部の処理部をＤＳＰ３０に設けることにより、ＦＰＧＡ４０のリソース量が増大するのを抑制することができる。その結果、マルチサンプリングの周期で動作する制御部２０（ＦＰＧＡ４０）のリソース量が増大するのを抑制しながら、マルチサンプリング制御を行うことができる。 In the present embodiment, as described above, the control unit 20 includes a DSP 30 that operates in a carrier cycle and an FPGA 40 that is provided separately from the DSP 30 and includes a processing unit that operates in a multi-sampling cycle. As a result, since the DSP 30 is provided separately from the FPGA 40, all the processing units for multi-sampling control (for example, a processing unit that operates in a multi-sampling cycle and a processing unit that can operate in a carrier cycle). ) Is included in the FPGA 40, and it is possible to suppress an increase in the resource amount of the FPGA 40. That is, by providing a part of the processing unit for multi-sampling control in the DSP 30, it is possible to suppress an increase in the resource amount of the FPGA 40. As a result, multi-sampling control can be performed while suppressing an increase in the amount of resources of the control unit 20 (FPGA40) that operates in the multi-sampling cycle.

また、本実施形態では、上記のように、ＦＰＧＡ４０は、アナログの検出値をデジタル値に変換するＡＤ変換器１４を制御するＡＤ変換器制御部４４と、検出値補正部４１と、正弦波生成部４２と、瞬時制御部４３と、キャリアを生成するキャリア生成部４５と、スイッチング素子のゲート信号を生成するＰＷＭ信号生成部４６とを含む。これにより、ＡＤ変換器制御部４４と、正弦波生成部４２と、瞬時制御部４３と、キャリア生成部４５と、ＰＷＭ信号生成部４６とを、容易に、高速に動作させることができる。 Further, in the present embodiment, as described above, the FPGA 40 has an AD converter control unit 44 that controls an AD converter 14 that converts an analog detected value into a digital value, a detected value correction unit 41, and a sine wave generation. A unit 42, an instantaneous control unit 43, a carrier generation unit 45 that generates carriers, and a PWM signal generation unit 46 that generates a gate signal of a switching element are included. As a result, the AD converter control unit 44, the sine wave generation unit 42, the instantaneous control unit 43, the carrier generation unit 45, and the PWM signal generation unit 46 can be operated easily and at high speed.

また、本実施形態では、上記のように、ＤＳＰ３０は、デジタル値に変換された検出値のオフセット値を除去する検出値補正部３１と、電力変換部１０から出力される電力の振幅指令値を生成する平均値制御部３２と、商用電源１に同期させるための同期制御部３３とのうちの少なくとも１つを含む。これにより、検出値補正部３１と、平均値制御部３２と、同期制御部３３とのうちの少なくとも１つがＤＳＰ３０に含まれるので、ＦＰＧＡ４０のリソース量が増大するのを抑制することができる。 Further, in the present embodiment, as described above, the DSP 30 sets the detection value correction unit 31 for removing the offset value of the detection value converted into the digital value and the amplitude command value of the power output from the power conversion unit 10. It includes at least one of an average value control unit 32 to be generated and a synchronization control unit 33 for synchronizing with the commercial power supply 1. As a result, since at least one of the detection value correction unit 31, the average value control unit 32, and the synchronization control unit 33 is included in the DSP 30, it is possible to suppress an increase in the resource amount of the FPGA 40.

また、本実施形態では、上記のように、キャリアの周期は、マルチサンプリングの周期の整数倍である。これにより、ＤＳＰ３０の動作のタイミングを、ＦＰＧＡ４０の動作のタイミングに一致させることができるので、電力変換部１０の入出力のアナログの検出値に基づいて行われるフィードバック制御を容易に行うことができる。 Further, in the present embodiment, as described above, the carrier cycle is an integral multiple of the multi-sampling cycle. As a result, the operation timing of the DSP 30 can be matched with the operation timing of the FPGA 40, so that the feedback control performed based on the input / output analog detection values of the power conversion unit 10 can be easily performed.

また、本実施形態では、上記のように、電力変換部１０は、複数の相の交流が入出力されるように構成されており、ＦＰＧＡ４０の処理部は、各相毎に順次、マルチサンプリング制御のための処理を行う時分割処理を行うように構成されている。これにより、各相毎に処理部を別個に設ける場合と異なり、ＦＰＧＡ４０のリソース量が増大するのをより抑制することができる。 Further, in the present embodiment, as described above, the power conversion unit 10 is configured so that alternating currents of a plurality of phases are input / output, and the processing unit of the FPGA 40 sequentially controls multisampling for each phase. It is configured to perform time-division processing to perform processing for. As a result, unlike the case where the processing unit is separately provided for each phase, it is possible to further suppress the increase in the resource amount of the FPGA 40.

また、本実施形態では、上記のように、ＦＰＧＡ４０の処理部は、複数の相において共通の処理を行う共通処理部４３ｅをさらに含む。これにより、複数の相毎に共通の処理を行う処理部を別個に設ける場合と異なり、ＦＰＧＡ４０のリソース量が増大するのをさらに抑制することができる。 Further, in the present embodiment, as described above, the processing unit of the FPGA 40 further includes a common processing unit 43e that performs common processing in a plurality of phases. As a result, it is possible to further suppress an increase in the amount of resources of the FPGA 40, unlike the case where a processing unit that performs common processing for each of the plurality of phases is separately provided.

また、本実施形態では、上記のように、ＦＰＧＡ４０の処理部は、時分割処理において、複数の相のうちの一の相の処理を行っている際に、複数の相のうちの他の相の処理を並列に行うように構成されている。これにより、時分割処理において処理の時間が増大する場合でも、複数の相の処理が並列に行われるので、処理時間を短縮することができる。 Further, in the present embodiment, as described above, when the processing unit of the FPGA 40 is processing one of the plurality of phases in the time division processing, the other phase of the plurality of phases is performed. Is configured to perform the processing in parallel. As a result, even when the processing time increases in the time division processing, the processing of a plurality of phases is performed in parallel, so that the processing time can be shortened.

また、本実施形態では、上記のように、ＤＳＰ３０は、ソフトウェアによって処理を行うように構成されており、ＦＰＧＡ４０は、ハードウェアによって処理を行うように構成されている。これにより、ハードウェアによって処理を行うＦＰＧＡ４０は、比較的高速に動作するので、マルチサンプリングの周期で動作する処理部をＦＰＧＡ４０に容易に含ませることができる。また、ＦＰＧＡ４０は、ＤＳＰ３０に比べて高速に動作することができるので、ＦＰＧＡ４０によって、マルチサンプリングの周期で動作する処理部を容易に構成することができる。 Further, in the present embodiment, as described above, the DSP 30 is configured to be processed by software, and the FPGA 40 is configured to be processed by hardware. As a result, the FPGA 40 that performs processing by hardware operates at a relatively high speed, so that the FPGA 40 can easily include a processing unit that operates in a multi-sampling cycle. Further, since the FPGA 40 can operate at a higher speed than the DSP 30, the FPGA 40 can easily configure a processing unit that operates in a multi-sampling cycle.

また、本実施形態では、上記のように、ＦＰＧＡ４０の処理部は、デジタル値に変換された検出値のオフセット値を除去する検出値補正部４１と、基準となる正弦波を生成する正弦波生成部４２と、検出値補正部４１によって補正された検出値と正弦波生成部４２によって生成された基準となる正弦波とに基づいて、電圧指令値を生成する瞬時制御部４３と、のうちの少なくとも１つを含む。ここで、マルチサンプリング制御を行うために、オフセット値の除去、正弦波の生成、および、電圧指令値の生成の少なくとも１つをマルチサンプリングの周期で行う必要がある。そこで、上記のように構成すれば、マルチサンプリング制御を行うことが可能な電力変換装置１００を提供することができる。 Further, in the present embodiment, as described above, the processing unit of the FPGA 40 includes a detection value correction unit 41 that removes the offset value of the detection value converted into a digital value, and a sine wave generation unit that generates a reference sine wave. Of the unit 42, the instantaneous control unit 43 that generates a voltage command value based on the detection value corrected by the detection value correction unit 41 and the reference sine wave generated by the sine wave generation unit 42. Includes at least one. Here, in order to perform multi-sampling control, it is necessary to perform at least one of offset value removal, sine wave generation, and voltage command value generation in a multi-sampling cycle. Therefore, if the configuration is as described above, it is possible to provide the power conversion device 100 capable of performing multi-sampling control.

[変形例]
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更（変形例）が含まれる。 [Modification example]
It should be noted that the embodiments disclosed this time are exemplary in all respects and are not considered to be restrictive. The scope of the present invention is shown by the scope of claims rather than the description of the above-described embodiment, and further includes all modifications (modifications) within the meaning and scope equivalent to the scope of claims.

たとえば、上記実施形態では、本発明の「第１制御部」としてＤＳＰを用いる例を示したが、本発明はこれに限られない。たとえば、本発明の「第１制御部」として、ＤＳＰ以外のソフトウェアによって処理を行う制御部を用いてもよい。 For example, in the above embodiment, an example in which a DSP is used as the "first control unit" of the present invention is shown, but the present invention is not limited to this. For example, as the "first control unit" of the present invention, a control unit that performs processing by software other than the DSP may be used.

また、上記実施形態では、本発明の「第２制御部」としてＦＰＧＡを用いる例を示したが、本発明はこれに限られない。たとえば、本発明の「第２制御部」として、ＦＰＧＡ以外のハードウェアによって処理を行う制御部を用いてもよい。 Further, in the above embodiment, an example in which the FPGA is used as the "second control unit" of the present invention is shown, but the present invention is not limited to this. For example, as the "second control unit" of the present invention, a control unit that performs processing by hardware other than FPGA may be used.

また、上記実施形態では、ＦＰＧＡに、検出値補正部、正弦波生成部および瞬時制御部が含まれる例を示したが、本発明はこれに限られない。たとえば、ＦＰＧＡに、検出値補正部と、正弦波生成部と、瞬時制御部とのうちの少なくとも１つが含まれていてもよい。 Further, in the above embodiment, an example is shown in which the FPGA includes a detection value correction unit, a sine wave generation unit, and an instantaneous control unit, but the present invention is not limited to this. For example, the FPGA may include at least one of a detection value correction unit, a sine wave generation unit, and an instantaneous control unit.

また、上記実施形態では、ＤＳＰに、検出値補正部、平均値制御部、および、同期制御部が含まれる例を示したが、本発明はこれに限られない。たとえば、ＤＳＰに、検出値補正部と、平均値制御部と、同期制御部とのうちの少なくとも１つが含まれていてもよい。 Further, in the above embodiment, an example is shown in which the DSP includes a detection value correction unit, an average value control unit, and a synchronization control unit, but the present invention is not limited to this. For example, the DSP may include at least one of a detection value correction unit, an average value control unit, and a synchronization control unit.

また、上記実施形態では、キャリアの周期がマルチサンプリングの周期の整数倍である例を示したが、本発明はこれに限られない。たとえば、キャリアの周期がマルチサンプリングの周期の整数倍でない構成に対しても、本発明を適用することは可能である。 Further, in the above embodiment, an example in which the carrier cycle is an integral multiple of the multi-sampling cycle is shown, but the present invention is not limited to this. For example, the present invention can be applied to a configuration in which the carrier period is not an integral multiple of the multisampling period.

また、上記実施形態では、時分割処理およびパイプライン処理の両方が行われる例を示したが、本発明はこれに限られない。たとえば、時分割処理のみが行われていてもよい。 Further, in the above embodiment, an example in which both the time division processing and the pipeline processing are performed is shown, but the present invention is not limited to this. For example, only time division processing may be performed.

また、上記実施形態では、瞬時制御部、ＦＰＧＡの検出値補正部、および、正弦波生成部において、時分割処理が行われている例を示したが、本発明はこれに限られない。たとえば、瞬時制御部と、ＦＰＧＡの検出値補正部と、正弦波生成部とのうちの少なくとも１つにおいて、時分割処理が行われてもよい。 Further, in the above embodiment, an example in which time division processing is performed in the instantaneous control unit, the FPGA detection value correction unit, and the sine wave generation unit is shown, but the present invention is not limited to this. For example, time division processing may be performed in at least one of the instantaneous control unit, the FPGA detection value correction unit, and the sine wave generation unit.

また、上記実施形態では、本発明の「電力変換装置」としてＵＰＳを用いる例を示したが、本発明はこれに限られない。たとえば、ＵＰＳ以外の電力変換装置に対しても本発明を適用することは可能である。 Further, in the above embodiment, an example in which UPS is used as the "power conversion device" of the present invention is shown, but the present invention is not limited to this. For example, it is possible to apply the present invention to a power conversion device other than UPS.

また、上記実施形態では、ＤＳＰとＦＰＧＡとの両方に検出値補正部が設けられる例を示したが、本発明はこれに限られない。たとえば、図１０に示す変形例による電力変換装置２００のように、ＦＰＧＡ２４０にのみ検出値補正部２４１を設けてもよい。そして、ＦＰＧＡ２４０の検出値補正部２４１から、ＤＳＰ２３０に対して、補正された検出値を出力してもよい。なお、この場合、キャリアの周期は、マルチサンプリングの周期の整数倍である。そして、キャリアの谷および山のタイミングで、ＦＰＧＡ２４０の検出値補正部２４１から、ＤＳＰ２３０に対して、補正された検出値が出力される。上記のように構成することによって、ＤＳＰ２３０とＦＰＧＡ２４０とにそれぞれデジタル値に変換された検出値のオフセット値を除去する検出値補正部が設けられる場合と異なり、ＤＳＰ２３０の構成を簡略化することができる。なお、ＤＳＰ２３０とＦＰＧＡ２４０とは、それぞれ、特許請求の範囲の「第１制御部」および「第２制御部」の一例である。また、検出値補正部２４１は、特許請求の範囲の「第１検出値補正部」の一例である。 Further, in the above embodiment, an example in which the detection value correction unit is provided in both the DSP and the FPGA is shown, but the present invention is not limited to this. For example, as in the power conversion device 200 according to the modification shown in FIG. 10, the detection value correction unit 241 may be provided only in the FPGA 240. Then, the detected value correction unit 241 of the FPGA 240 may output the corrected detected value to the DSP 230. In this case, the carrier cycle is an integral multiple of the multi-sampling cycle. Then, at the timing of the valley and the peak of the carrier, the detected value correction unit 241 of the FPGA 240 outputs the corrected detection value to the DSP 230. By configuring as described above, the configuration of the DSP 230 can be simplified, unlike the case where the DSP 230 and the FPGA 240 are each provided with a detection value correction unit that removes the offset value of the detection value converted into a digital value. .. The DSP 230 and the FPGA 240 are examples of the "first control unit" and the "second control unit" in the claims, respectively. Further, the detection value correction unit 241 is an example of the "first detection value correction unit" in the claims.

１ 商用電源
１０ 電力変換部
１４ アナログデジタル変換部
２０ 制御部
３０、２３０ ＤＳＰ（第１制御部）
３１ 検出値補正部（第２検出値補正部）
３２ 平均値制御部（振幅指令値生成部）
３３ 同期制御部
４０、２４０ ＦＰＧＡ（第２制御部）
４１、２４１ 検出値補正部（第１検出値補正部）
４２ 正弦波生成部
４３ 瞬時制御部（電圧指令値生成部）
４３ｅ 共通処理部
４４ ＡＤ変換器制御部（アナログデジタル変換制御部）
４５ キャリア生成部
４６ ＰＷＭ信号生成部
１００、２００ 電力変換装置 1 Commercial power supply 10 Power conversion unit 14 Analog-digital conversion unit 20 Control unit 30, 230 DSP (1st control unit)
31 Detected value correction unit (second detected value correction unit)
32 Average value control unit (amplitude command value generation unit)
33 Synchronous control unit 40, 240 FPGA (second control unit)
41, 241 Detected value correction unit (1st detected value correction unit)
42 Sine wave generator 43 Instantaneous control unit (voltage command value generator)
43e Common processing unit 44 AD converter control unit (analog-digital conversion control unit)
45 Carrier generation unit 46 PWM signal generation unit 100, 200 Power converter

Claims (11)

１つのキャリアの周期内において、複数回の演算が実施されるマルチサンプリング制御が行われる電力変換装置であって、
入力された電力を変換する電力変換部と、
前記電力変換部の入出力のアナログの検出値に基づいて、前記電力変換部に含まれるスイッチング素子のゲート信号を生成する制御部とを備え、
前記制御部は、キャリアの周期で動作する第１制御部と、前記第１制御部とは別個に設けられ、マルチサンプリングの周期で動作する処理部を有する第２制御部とを含む、電力変換装置。 It is a power conversion device that performs multi-sampling control in which operations are performed multiple times within the cycle of one carrier.
A power converter that converts the input power and
A control unit that generates a gate signal of a switching element included in the power conversion unit based on an analog detection value of input / output of the power conversion unit is provided.
The control unit includes a first control unit that operates in a carrier cycle and a second control unit that is provided separately from the first control unit and has a processing unit that operates in a multi-sampling cycle. apparatus. 前記第２制御部の前記処理部は、デジタル値に変換された前記検出値のオフセット値を除去する第１検出値補正部と、基準となる正弦波を生成する正弦波生成部と、前記第１検出値補正部によって補正された前記検出値と前記正弦波生成部によって生成された前記基準となる正弦波とに基づいて、電圧指令値を生成する電圧指令値生成部と、のうちの少なくとも１つを含む、請求項１に記載の電力変換装置。 The processing unit of the second control unit includes a first detection value correction unit that removes an offset value of the detection value converted into a digital value, a sine wave generation unit that generates a reference sine wave, and the first sine wave generation unit. 1 At least one of a voltage command value generation unit that generates a voltage command value based on the detection value corrected by the detection value correction unit and the reference sine wave generated by the sine wave generation unit. The power conversion device according to claim 1, wherein the power conversion device includes one. 前記第２制御部の前記処理部は、前記アナログの検出値をデジタル値に変換するアナログデジタル変換部を制御するアナログデジタル変換制御部と、前記第１検出値補正部と、前記正弦波生成部と、前記電圧指令値生成部と、キャリアを生成するキャリア生成部と、前記スイッチング素子のゲート信号を生成するＰＷＭ信号生成部とを含む、請求項２に記載の電力変換装置。 The processing unit of the second control unit includes an analog-digital conversion control unit that controls an analog-digital conversion unit that converts an analog detection value into a digital value, a first detection value correction unit, and a sine wave generation unit. The power conversion device according to claim 2, further comprising the voltage command value generation unit, a carrier generation unit that generates carriers, and a PWM signal generation unit that generates a gate signal of the switching element. 前記第１制御部は、デジタル値に変換された前記検出値のオフセット値を除去する第２検出値補正部と、前記電力変換部から出力される電力の振幅指令値を生成する振幅指令値生成部と、商用電源に同期させるための同期制御部とのうちの少なくとも１つを含む、請求項１または２に記載の電力変換装置。 The first control unit includes a second detection value correction unit that removes an offset value of the detection value converted into a digital value, and an amplitude command value generation unit that generates an amplitude command value of power output from the power conversion unit. The power conversion device according to claim 1 or 2, comprising at least one of a unit and a synchronization control unit for synchronizing with a commercial power source. 前記キャリアの周期は、前記マルチサンプリングの周期の整数倍である、請求項１〜４のいずれか１項に記載の電力変換装置。 The power conversion device according to any one of claims 1 to 4, wherein the carrier cycle is an integral multiple of the multisampling cycle. 前記電力変換部は、複数の相の交流が入出力されるように構成されており、
前記第２制御部の前記処理部は、各相毎に順次、前記マルチサンプリング制御のための処理を行う時分割処理を行うように構成されている、請求項１〜５のいずれか１項に記載の電力変換装置。 The power conversion unit is configured so that alternating current of a plurality of phases is input and output.
The processing unit of the second control unit is configured to sequentially perform time division processing for performing the processing for the multi-sampling control for each phase, according to any one of claims 1 to 5. The power converter described. 前記第２制御部の前記処理部は、前記複数の相において共通の処理を行う共通処理部をさらに含む、請求項６に記載の電力変換装置。 The power conversion device according to claim 6, wherein the processing unit of the second control unit further includes a common processing unit that performs common processing in the plurality of phases. 前記第２制御部の前記処理部は、前記時分割処理において、前記複数の相のうちの一の相の処理を行っている際に、前記複数の相のうちの他の相の処理を並列に行うように構成されている、請求項６または７に記載の電力変換装置。 When the processing unit of the second control unit is processing one of the plurality of phases in the time division processing, the processing unit of the second control unit performs processing of the other phase of the plurality of phases in parallel. The power conversion device according to claim 6 or 7, which is configured to perform the above. 前記キャリアの周期は、前記マルチサンプリングの周期の整数倍であり、
前記第２制御部の前記処理部は、デジタル値に変換された前記検出値のオフセット値を除去する第１検出値補正部を含み、
前記第１検出値補正部は、オフセット値が除去された前記検出値を、前記第１制御部に出力するように構成されている、請求項１〜８のいずれか１項に記載の電力変換装置。 The carrier cycle is an integral multiple of the multisampling cycle.
The processing unit of the second control unit includes a first detection value correction unit that removes an offset value of the detection value converted into a digital value.
The power conversion according to any one of claims 1 to 8, wherein the first detected value correction unit is configured to output the detected value from which the offset value has been removed to the first control unit. apparatus. 前記第１制御部は、ソフトウェアによって処理を行うように構成されており、
前記第２制御部は、ハードウェアによって処理を行うように構成されている、請求項１〜９のいずれか１項に記載の電力変換装置。 The first control unit is configured to perform processing by software.
The power conversion device according to any one of claims 1 to 9, wherein the second control unit is configured to perform processing by hardware. ソフトウェアによって処理を行う前記第１制御部は、ＤＳＰ（ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｏｒ）を含み、
ハードウェアによって処理を行う前記第２制御部は、ＦＰＧＡ（Ｆｉｅｌｄ−ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ）を含む、請求項９に記載の電力変換装置。
The first control unit that performs processing by software includes a DSP (digital signal processor), and includes a DSP (digital signal processor).
The power conversion device according to claim 9, wherein the second control unit that performs processing by hardware includes an FPGA (Field-programmable gate array).
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CN113848772A (en) * 2021-08-26 2021-12-28 北京航天控制仪器研究所 Turntable servo control system and method based on embedded system and FPGA

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