JP2020089240A - 電力変換装置、制御方法、及びプログラム - Google Patents

Abstract

【課題】フライングキャパシタ回路のコンデンサの両端電圧を調整することができる電力変換装置、制御方法、及びプログラムを提供する。【解決手段】電力変換装置１は、一対のフライングキャパシタ回路１０，２０（３０，４０）と、制御回路９と、を備える。制御回路９は、一対のフライングキャパシタ回路１０，２０（３０，４０）の各々に対して、複数のスイッチング素子Ｑ１１〜Ｑ１４，Ｑ２１〜Ｑ２４（Ｑ３１〜Ｑ３４，Ｑ４１〜Ｑ４４）を個別に制御する複数の制御信号Ｓ１１〜Ｓ１４，Ｓ２１〜Ｓ２４（Ｓ３１〜Ｓ３４，Ｓ４１〜Ｓ４４）を出力するように構成されている。制御回路９は、動作モードとして、一対のフライングキャパシタ回路１０，２０（３０，４０）のうち少なくともいずれか一方のフライングキャパシタ回路に対して、複数の制御信号のうち一部の制御信号を遅延させる遅延モードを有する。【選択図】図１

Description

本開示は、一般に電力変換装置、制御方法、及びプログラムに関し、より詳細にはフライングキャパシタ回路を有する電力変換装置、フライングキャパシタ回路の制御方法、及びプログラムに関する。

従来、３レベル電圧発生回路（フライングキャパシタ回路）を備えるインバータ装置（電力変換装置）がある（例えば、特許文献１参照）。

特許文献１の３レベル電圧発生回路は、第１乃至第４のスイッチ素子（スイッチング素子）と、キャパシタ（コンデンサ）と、を有する。第１乃至第４のスイッチ素子は、直流電源の第１入力端と第２入力端との間に直列接続されている。キャパシタは、第１のスイッチ素子と第２のスイッチ素子との接続点に第１端が接続され、第３のスイッチ素子と第４のスイッチ素子との接続点に第２端が接続されている。第２のスイッチ素子と第３のスイッチ素子との接続点を出力端とする。

特許第６１２３９００号公報

フライングキャパシタ回路では、出力電圧の精度を向上させるために、コンデンサの両端電圧が目標値となるように制御することが望まれている。

本開示は、上記事由に鑑みてなされており、その目的は、フライングキャパシタ回路のコンデンサの両端電圧を調整することができる電力変換装置、制御方法、及びプログラムを提供することにある。

本開示の一態様に係る電力変換装置は、一対のフライングキャパシタ回路と、前記一対のフライングキャパシタ回路を制御する制御回路と、を備える。前記一対のフライングキャパシタ回路の各々は、コンデンサと、前記コンデンサと電気的に接続される複数のスイッチング素子と、を有する。前記一対のフライングキャパシタ回路は、直流電源の出力端間に電気的に並列接続されている。前記制御回路は、前記一対のフライングキャパシタ回路の各々に対して、前記複数のスイッチング素子を個別に制御する複数の制御信号を出力するように構成されている。前記制御回路は、動作モードとして、前記一対のフライングキャパシタ回路のうち少なくともいずれか一方のフライングキャパシタ回路に対して、前記複数の制御信号のうち一部の制御信号を遅延させる遅延モードを有する。

本開示の一態様に係る制御方法は、電力変換装置が有する一対のフライングキャパシタ回路の制御方法である。前記一対のフライングキャパシタ回路の各々は、コンデンサと、前記コンデンサと電気的に接続される複数のスイッチング素子と、を有する。前記一対のフライングキャパシタ回路は、直流電源の出力端間に電気的に並列接続されている。制御方法は、出力制御処理と、遅延処理と、を含む。出力制御処理では、前記一対のフライングキャパシタ回路の各々に対して、前記複数のスイッチング素子を個別に制御する複数の制御信号を出力する。遅延処理では、前記一対のフライングキャパシタ回路のうち少なくともいずれか一方のフライングキャパシタ回路に対して、前記複数の制御信号のうち一部の制御信号を遅延させる。

本開示の一態様に係るプログラムは、コンピュータシステムに、前記制御方法を実行させるためのプログラムである。

本開示では、フライングキャパシタ回路のコンデンサの両端電圧を調整することができるという効果がある。

図１は、本開示の一実施形態に係る電力変換装置の回路図である。 図２Ａは、同上の電力変換装置における第１スイッチングパターンの説明図である。図２Ｂは、同上の電力変換装置における第２スイッチングパターンの説明図である。 図３Ａは、同上の電力変換装置における第３スイッチングパターンの説明図である。図３Ｂは、同上の電力変換装置における第４スイッチングパターンの説明図である。 図４Ａは、同上の電力変換装置における第５スイッチングパターンの説明図である。図４Ｂは、同上の電力変換装置における第６スイッチングパターンの説明図である。 図５Ａは、同上の電力変換装置における第７スイッチングパターンの説明図である。図５Ｂは、同上の電力変換装置における第８スイッチングパターンの説明図である。 図６は、同上の電力変換装置における制御回路のブロック図である。 図７は、同上の電力変換装置における遅延処理の動作説明図である。

以下に説明する実施形態及び変形例は、本開示の一例に過ぎず、本開示は、実施形態及び変形例に限定されない。この実施形態及び変形例以外であっても、本開示の技術的思想を逸脱しない範囲であれば、設計等に応じて種々の変更が可能である。

（実施形態）
（１）構成
図１に、本実施形態に係る電力変換装置１の回路図を示す。

本実施形態の電力変換装置１は、直流電力を交流電力に変換する動作と交流電力を直流電力に変換する動作とのうち少なくとも一方を行う。電力変換装置１は、５レベルの出力電圧を出力可能な５レベルインバータ回路を備えている。以降の説明では、直流電力が入力され交流電力を出力する場合の動作について主に説明するが、電力変換装置１は、双方向性を有しているため、交流電力が入力され直流電力を出力することが可能である。

電力変換装置１は、直流電源１０１と電気的に接続されており、直流電源１０１から直流の入力電圧Ｖｉが入力される。以下の説明では、入力電圧Ｖｉの電圧値を「Ｅ」として説明する。電力変換装置１は、一対の入力端子Ｐ５１，Ｐ５２を備えている。入力端子Ｐ５１は、直流電源１０１の正極と電気的に接続され、入力端子Ｐ５２は、直流電源１０１の負極と電気的に接続されている。

また、電力変換装置１は、負荷１０２と電気的に接続されており、負荷１０２に交流の出力電圧Ｖｏを出力する。電力変換装置１は、一対の出力端子Ｐ６１，Ｐ６２を備えている。一対の出力端子Ｐ６１，Ｐ６２間に、負荷１０２が電気的に接続されている。負荷１０２は、電力変換装置１からの出力電圧Ｖｏにより動作するように構成されている。

電力変換装置１は、４つのフライングキャパシタ回路（第１フライングキャパシタ回路１０〜第４フライングキャパシタ回路４０）と、制御回路９と、を備えている。各フライングキャパシタ回路は、１つのコンデンサ（フライングキャパシタ）と、複数（４つ）のスイッチング素子とを備えている。以降、フライングキャパシタ回路をＦＣ回路と略称することもある。

４つのＦＣ回路のうち、第１ＦＣ回路１０と第２ＦＣ回路２０とが対をなし、第３ＦＣ回路３０と第４ＦＣ回路４０とが対をなす。言い換えれば、電力変換装置１は、一対のＦＣ回路を２組備えている。２組の一対のＦＣ回路は、第１ＦＣ回路１０及び第２ＦＣ回路２０の組と、第３ＦＣ回路３０及び第４ＦＣ回路４０の組とを含む。

一対の入力端子Ｐ５１，Ｐ５２間に、第１ＦＣ回路１０及び第４ＦＣ回路４０の直列回路と、第３ＦＣ回路３０及び第２ＦＣ回路２０の直列回路と、が電気的に並列接続されている。

具体的には、第１ＦＣ回路１０が入力端子Ｐ５１と電気的に接続され、第４ＦＣ回路４０が入力端子Ｐ５２と電気的に接続されている。第３ＦＣ回路３０が入力端子Ｐ５１と電気的に接続され、第２ＦＣ回路２０が入力端子Ｐ５２と電気的に接続されている。つまり、第１ＦＣ回路１０及び第３ＦＣ回路３０が高電位側のＦＣ回路であり、第４ＦＣ回路４０及び第２ＦＣ回路２０が低電位側のＦＣ回路である。

第１ＦＣ回路１０は、４つの（第１）スイッチング素子Ｑ１１〜Ｑ１４と、１つの（第１）コンデンサＣ１１と、を備えている。

一例として、スイッチング素子Ｑ１１〜Ｑ１４の各々は、デプレッション型のｎチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）で構成されている。スイッチング素子Ｑ１１〜Ｑ１４は、入力端子Ｐ５１側からスイッチング素子Ｑ１１、Ｑ１２、Ｑ１３、Ｑ１４の順に直列接続されている。

具体的には、スイッチング素子Ｑ１１は、ドレインが入力端子Ｐ５１と電気的に接続され、ソースがスイッチング素子Ｑ１２のドレインと電気的に接続されている。スイッチング素子Ｑ１２は、ソースがスイッチング素子Ｑ１３のドレインと電気的に接続されている。スイッチング素子Ｑ１３は、ソースがスイッチング素子Ｑ１４と電気的に接続されている。スイッチング素子Ｑ１４は、第４ＦＣ回路４０と電気的に接続されている。

スイッチング素子Ｑ１１〜Ｑ１４は、それぞれ制御回路９から出力される制御信号Ｓ１１〜Ｓ１４によって制御される。

また、スイッチング素子Ｑ１１〜Ｑ１４は、それぞれ寄生ダイオードＤ１１〜Ｄ１４を有している。寄生ダイオードＤ１１〜Ｄ１４は、それぞれアノードがソースと電気的に接続され、カソードがドレインと電気的に接続されるように構成されている。

コンデンサＣ１１は、スイッチング素子Ｑ１１及びスイッチング素子Ｑ１２の接続点と、スイッチング素子Ｑ１３及びスイッチング素子Ｑ１４の接続点と、の間に電気的に接続されている。言い換えれば、コンデンサＣ１１は、スイッチング素子Ｑ１２及びスイッチング素子Ｑ１３の直列回路と電気的に並列接続されている。

スイッチング素子Ｑ１２及びスイッチング素子Ｑ１３の接続点が、第１ＦＣ回路１０の出力端Ｐ１１である。

コンデンサＣ１１は、両端電圧の電圧値が「Ｅ／４」となるようにプリチャージされる。「Ｅ」は、入力電圧Ｖｉの電圧値である。そして、第１ＦＣ回路１０は、電圧値「Ｅ／４」を中心にしてコンデンサＣ１１が充放電を繰り返すように、スイッチング素子Ｑ１１〜Ｑ１４が制御される。したがって、詳しくは「動作例」の欄で説明するが、第１ＦＣ回路１０の出力電圧の電圧値は、「Ｅ」、「３Ｅ／４」、「Ｅ／２」の３レベルとなる。ここでいう第１ＦＣ回路１０の出力電圧とは、直流電源１０１の負極の電位を基準とした、第１ＦＣ回路１０の出力端子Ｐ１１の電位である。

第４ＦＣ回路４０は、４つの（第４）スイッチング素子Ｑ４１〜Ｑ４４と、１つの（第４）コンデンサＣ４１と、を備えている。

一例として、スイッチング素子Ｑ４１〜Ｑ４４の各々は、デプレッション型のｎチャネルＭＯＳＦＥＴで構成されている。スイッチング素子Ｑ４１〜Ｑ４４は、第１ＦＣ回路１０側からスイッチング素子Ｑ４１、Ｑ４２、Ｑ４３、Ｑ４４の順に直列接続されている。

具体的には、スイッチング素子Ｑ４１は、ドレインが第１ＦＣ回路１０のスイッチング素子Ｑ１４のソースと電気的に接続され、ソースがスイッチング素子Ｑ４２のドレインと電気的に接続されている。スイッチング素子Ｑ４２は、ソースがスイッチング素子Ｑ４３のドレインと電気的に接続されている。スイッチング素子Ｑ４３は、ソースがスイッチング素子Ｑ４４と電気的に接続されている。スイッチング素子Ｑ４４は、入力端子Ｐ５２と電気的に接続されている。

つまり、第１ＦＣ回路１０のスイッチング素子Ｑ１１〜Ｑ１４及び第４ＦＣ回路４０のスイッチング素子Ｑ４１〜Ｑ４４は、直流電源１０１の出力端間（一対の入力端子Ｐ５１，Ｐ５２）間において、直列接続されている。

スイッチング素子Ｑ４１〜Ｑ４４は、それぞれ制御回路９から出力される制御信号Ｓ４１〜Ｓ４４によって制御される。

また、スイッチング素子Ｑ４１〜Ｑ４４は、それぞれ寄生ダイオードＤ４１〜Ｄ４４を有している。寄生ダイオードＤ４１〜Ｄ４４は、それぞれアノードがソースと電気的に接続され、カソードがドレインと電気的に接続されるように構成されている。

コンデンサＣ４１は、スイッチング素子Ｑ４１及びスイッチング素子Ｑ４２の接続点と、スイッチング素子Ｑ４３及びスイッチング素子Ｑ４４の接続点と、の間に電気的に接続されている。言い換えれば、コンデンサＣ４１は、スイッチング素子Ｑ４２及びスイッチング素子Ｑ４３の直列回路と電気的に並列接続されている。

スイッチング素子Ｑ４２及びスイッチング素子Ｑ４３の接続点が、第４ＦＣ回路４０の出力端Ｐ４１である。

コンデンサＣ４１は、両端電圧の電圧値が「Ｅ／４」となるようにプリチャージされる。そして、第４ＦＣ回路４０は、電圧値「Ｅ／４」を中心にしてコンデンサＣ４１が充放電を繰り返すように、スイッチング素子Ｑ４１〜Ｑ４４が制御される。したがって、詳しくは「動作例」の欄で説明するが、第４ＦＣ回路４０の出力電圧の電圧値は、「Ｅ／２」、「Ｅ／４」、「０」の３レベルとなる。ここでいう第４ＦＣ回路４０の出力電圧とは、直流電源１０１の負極の電位を基準とした、第４ＦＣ回路４０の出力端子Ｐ４１の電位である。

第３ＦＣ回路３０は、４つの（第３）スイッチング素子Ｑ３１〜Ｑ３４と、１つの（第３）コンデンサＣ３１と、を備えている。

一例として、スイッチング素子Ｑ３１〜Ｑ３４の各々は、デプレッション型のｎチャネルＭＯＳＦＥＴで構成されている。スイッチング素子Ｑ３１〜Ｑ３４は、入力端子Ｐ５１側からスイッチング素子Ｑ３１、Ｑ３２、Ｑ３３、Ｑ３４の順に直列接続されている。

具体的には、スイッチング素子Ｑ３１は、ドレインが入力端子Ｐ５１と電気的に接続され、ソースがスイッチング素子Ｑ３２のドレインと電気的に接続されている。スイッチング素子Ｑ３２は、ソースがスイッチング素子Ｑ３３のドレインと電気的に接続されている。スイッチング素子Ｑ３３は、ソースがスイッチング素子Ｑ３４と電気的に接続されている。スイッチング素子Ｑ３４は、第４ＦＣ回路４０と電気的に接続されている。

スイッチング素子Ｑ３１〜Ｑ３４は、それぞれ制御回路９から出力される制御信号Ｓ３１〜Ｓ３４によって制御される。

また、スイッチング素子Ｑ３１〜Ｑ３４は、それぞれ寄生ダイオードＤ３１〜Ｄ３４を有している。寄生ダイオードＤ３１〜Ｄ３４は、それぞれアノードがソースと電気的に接続され、カソードがドレインと電気的に接続されるように構成されている。

コンデンサＣ３１は、スイッチング素子Ｑ３１及びスイッチング素子Ｑ３２の接続点と、スイッチング素子Ｑ３３及びスイッチング素子Ｑ３４の接続点と、の間に電気的に接続されている。言い換えれば、コンデンサＣ３１は、スイッチング素子Ｑ３２及びスイッチング素子Ｑ３３の直列回路と電気的に並列接続されている。

スイッチング素子Ｑ３２及びスイッチング素子Ｑ３３の接続点が、第３ＦＣ回路３０の出力端Ｐ３１である。

コンデンサＣ３１は、両端電圧の電圧値が「Ｅ／４」となるようにプリチャージされる。そして、第３ＦＣ回路３０は、電圧値「Ｅ／４」を中心にしてコンデンサＣ３１が充放電を繰り返すように、スイッチング素子Ｑ３１〜Ｑ３４が制御される。したがって、詳しくは「動作例」の欄で説明するが、第３ＦＣ回路３０の出力電圧の電圧値は、「Ｅ」、「３Ｅ／４」、「Ｅ／２」の３レベルとなる。ここでいう第３ＦＣ回路３０の出力電圧とは、直流電源１０１の負極の電位を基準とした、第３ＦＣ回路３０の出力端子Ｐ３１の電位である。

第２ＦＣ回路２０は、４つの（第２）スイッチング素子Ｑ２１〜Ｑ２４と、１つの（第２）コンデンサＣ２１と、を備えている。

一例として、スイッチング素子Ｑ２１〜Ｑ２４の各々は、デプレッション型のｎチャネルＭＯＳＦＥＴで構成されている。スイッチング素子Ｑ２１〜Ｑ２４は、第１ＦＣ回路１０側からスイッチング素子Ｑ４１、Ｑ４２、Ｑ４３、Ｑ４４の順に直列接続されている。

具体的には、スイッチング素子Ｑ４１は、ドレインが第３ＦＣ回路３０のスイッチング素子Ｑ３４のソースと電気的に接続され、ソースがスイッチング素子Ｑ２２のドレインと電気的に接続されている。スイッチング素子Ｑ２２は、ソースがスイッチング素子Ｑ２３のドレインと電気的に接続されている。スイッチング素子Ｑ２３は、ソースがスイッチング素子Ｑ２４と電気的に接続されている。スイッチング素子Ｑ２４は、入力端子Ｐ５２と電気的に接続されている。

つまり、第３ＦＣ回路３０のスイッチング素子Ｑ３１〜Ｑ３４及び第２ＦＣ回路２０のスイッチング素子Ｑ２１〜Ｑ２４は、直流電源１０１の出力端間（一対の入力端子Ｐ５１，Ｐ５２）間において、直列接続されている。

スイッチング素子Ｑ２１〜Ｑ２４は、それぞれ制御回路９から出力される制御信号Ｓ２１〜Ｓ２４によって制御される。

また、スイッチング素子Ｑ２１〜Ｑ２４は、それぞれ寄生ダイオードＤ２１〜Ｄ２４を有している。寄生ダイオードＤ２１〜Ｄ２４は、それぞれアノードがソースと電気的に接続され、カソードがドレインと電気的に接続されるように構成されている。

コンデンサＣ２１は、スイッチング素子Ｑ２１及びスイッチング素子Ｑ２２の接続点と、スイッチング素子Ｑ２３及びスイッチング素子Ｑ２４の接続点と、の間に電気的に接続されている。言い換えれば、コンデンサＣ２１は、スイッチング素子Ｑ２２及びスイッチング素子Ｑ２３の直列回路と電気的に並列接続されている。

スイッチング素子Ｑ２２及びスイッチング素子Ｑ２３の接続点が、第２ＦＣ回路２０の出力端Ｐ２１である。

コンデンサＣ２１は、両端電圧の電圧値が「Ｅ／４」となるようにプリチャージされる。そして、第２ＦＣ回路２０は、電圧値「Ｅ／４」を中心にしてコンデンサＣ２１が充放電を繰り返すように、スイッチング素子Ｑ２１〜Ｑ２４が制御される。したがって、詳しくは「動作例」の欄で説明するが、第２ＦＣ回路２０の出力電圧の電圧値は、「Ｅ／２」、「Ｅ／４」、「０」の３レベルとなる。ここでいう第２ＦＣ回路２０の出力電圧とは、直流電源１０１の負極の電位を基準とした、第２ＦＣ回路２０の出力端子Ｐ２１の電位である。

第１ＦＣ回路１０及び第４ＦＣ回路４０の接続点と、第３ＦＣ回路３０及び第２ＦＣ回路２０の接続点とは、電気的に接続されている。具体的には、第１ＦＣ回路１０のスイッチング素子Ｑ１４のソース及び第４ＦＣ回路４０のスイッチング素子Ｑ４１のドレインの接続点と、第３ＦＣ回路３０のスイッチング素子Ｑ３４のソース及び第２ＦＣ回路２０のスイッチング素子Ｑ２１のドレインの接続点と、が電気的に接続されている。

第１〜第４ＦＣ回路１０〜４０において、それぞれのコンデンサＣ１１，Ｃ２１，Ｃ３１，Ｃ４１は、互いに同じ容量のコンデンサ（キャパシタ）である。ここでいう「互いに同じ容量」とは、厳密に同じ値でなくてもよく、誤差（例えば１０％程度）の範囲内で異なっていてもよい。

電力変換装置１は、コンデンサＣ１，Ｃ２を更に備えている。

コンデンサＣ１，Ｃ２は、直流電源１０１の出力端間（一対の入力端子Ｐ５１，Ｐ５２間）に直列接続されている。コンデンサＣ１は、一端が入力端子Ｐ５１と電気的に接続され、他端がコンデンサＣ２を介して入力端子Ｐ５２と電気的に接続されている。コンデンサＣ１とコンデンサＣ２とは、互いに同じ容量のコンデンサである。したがって、コンデンサＣ１及びコンデンサＣ２それぞれの両端電圧の電圧値は、「Ｅ／２」となる。なお、コンデンサＣ１，Ｃ２の容量は、厳密に同じ値でなくてもよく、誤差の範囲内（例えば１０％程度）で異なっていてもよい。

また、コンデンサＣ１とコンデンサＣ２との接続点は、第１ＦＣ回路１０及び第４ＦＣ回路４０の接続点と、第３ＦＣ回路３０及び第２ＦＣ回路２０の接続点と、に電気的に接続されている。つまり、コンデンサＣ１は、第１ＦＣ回路１０及び第３ＦＣ回路３０と電気的に並列接続され、コンデンサＣ２は、第４ＦＣ回路４０及び第２ＦＣ回路２０と電気的に並列接続されている。

電力変換装置１は、第１〜第４出力スイッチ回路５０〜８０を更に備えている。

第１出力スイッチ回路５０は、直列接続されたスイッチング素子Ｑ５１，Ｑ５２を有している。第２出力スイッチ回路６０は、直列接続されたスイッチング素子Ｑ６１，Ｑ６２を有している。第３出力スイッチ回路７０は、直列接続されたスイッチング素子Ｑ７１，Ｑ７２を有している。第４出力スイッチ回路８０は、直列接続されたスイッチング素子Ｑ８１，Ｑ８２を有している。

一例として、スイッチング素子Ｑ５１，Ｑ５２，Ｑ６１，Ｑ６２，Ｑ７１，Ｑ７２，Ｑ８１，Ｑ８２の各々は、デプレッション型のｎチャネルＭＯＳＦＥＴで構成されている。

第１出力スイッチ回路５０及び第４出力スイッチ回路８０は、第１ＦＣ回路１０の出力端Ｐ１１と、第４ＦＣ回路４０の出力端Ｐ４１と、の間に電気的に直列接続されている。具体的には、第１出力スイッチ回路５０のスイッチング素子Ｑ５１は、ドレインが第１ＦＣ回路１０におけるスイッチング素子Ｑ１２及びスイッチング素子Ｑ１３の接続点と電気的に接続され、ソースがスイッチング素子Ｑ５２のドレインと電気的に接続されている。スイッチング素子Ｑ５２は、ソースが第４出力スイッチ回路８０におけるスイッチング素子Ｑ８１のドレインと電気的に接続されている。スイッチング素子Ｑ８１は、ソースがスイッチング素子Ｑ８２のドレインと電気的に接続されている。スイッチング素子Ｑ８２は、ドレインが第４ＦＣ回路４０におけるスイッチング素子Ｑ４２及びスイッチング素子Ｑ４３の接続点と電気的に接続されている。

第３出力スイッチ回路７０及び第２出力スイッチ回路６０は、第３ＦＣ回路３０の出力端Ｐ３１と、第２ＦＣ回路２０の出力端Ｐ２１と、の間に電気的に直列接続されている。具体的には、第３出力スイッチ回路７０のスイッチング素子Ｑ７１は、ドレインが第３ＦＣ回路３０におけるスイッチング素子Ｑ３２及びスイッチング素子Ｑ３３の接続点と電気的に接続され、ソースがスイッチング素子Ｑ７２のドレインと電気的に接続されている。スイッチング素子Ｑ７２は、ソースが第２出力スイッチ回路６０におけるスイッチング素子Ｑ６１のドレインと電気的に接続されている。スイッチング素子Ｑ６１は、ソースがスイッチング素子Ｑ６２のドレインと電気的に接続されている。スイッチング素子Ｑ６２は、ドレインが第２ＦＣ回路２０におけるスイッチング素子Ｑ２２及びスイッチング素子Ｑ２３の接続点と電気的に接続されている。

スイッチング素子Ｑ５１，Ｑ５２，Ｑ６１，Ｑ６２，Ｑ７１，Ｑ７２，Ｑ８１，Ｑ８２は、それぞれ制御回路９から出力される制御信号Ｓ５１，Ｓ５２，Ｓ６１，Ｓ６２，Ｓ７１，Ｓ７２，Ｓ８１，Ｓ８２によって制御される。

第１出力スイッチ回路５０及び第２出力スイッチ回路６０の接続点は、フィルタ回路９０を介して出力端子Ｐ６１（第１出力端子）と電気的に接続されている。第３出力スイッチ回路７０及び第４出力スイッチ回路８０の接続点は、フィルタ回路９０を介して出力端子Ｐ６２（第２出力端子）と電気的に接続されている。

フィルタ回路９０は、インダクタＬ９１，Ｌ９２と、コンデンサＣ９１と、を備えている。インダクタＬ９１は、一端が第１出力スイッチ回路５０及び第２出力スイッチ回路６０の接続点と電気的に接続され、他端が出力端子Ｐ６１と電気的に接続されている。インダクタＬ９２は、一端が第３出力スイッチ回路７０及び第４出力スイッチ回路８０の接続点と電気的に接続され、他端が出力端子Ｐ６２と電気的に接続されている。コンデンサＣ９１は、インダクタＬ９１及び出力端子Ｐ６１の接続点と、インダクタＬ９２及び出力端子Ｐ６２の接続点と、の間に電気的に接続されている。

制御回路９は、プロセッサ及びメモリを有するマイクロコンピュータで構成されている。つまり、制御回路９は、プロセッサ及びメモリを有するコンピュータシステムで実現されている。そして、プロセッサが適宜のプログラムを実行することにより、コンピュータシステムが制御回路９として機能する。プログラムは、メモリに予め記録されていてもよいし、インターネット等の電気通信回線を通じて、又はメモリカード等の非一時的な記録媒体に記録されて提供されてもよい。

制御回路９は、第１〜第４ＦＣ回路１０〜４０を制御するように構成されている。具体的には、制御回路９は、第１ＦＣ回路１０に対しては、スイッチング素子Ｑ１１〜Ｑ１４をそれぞれ駆動する制御信号Ｓ１１〜Ｓ１４を出力する。制御回路９は、第２ＦＣ回路２０に対しては、スイッチング素子Ｑ２１〜Ｑ２４をそれぞれ駆動する制御信号Ｓ２１〜Ｓ２４を出力する。制御回路９は、第３ＦＣ回路３０に対しては、スイッチング素子Ｑ３１〜Ｑ３４をそれぞれ駆動する制御信号Ｓ３１〜Ｓ３４を出力する。制御回路９は、第４ＦＣ回路４０に対しては、スイッチング素子Ｑ４１〜Ｑ４４をそれぞれ駆動する制御信号Ｓ４１〜Ｓ４４を出力する。

制御回路９は、さらに第１〜第４出力スイッチ回路５０〜８０を制御するように構成されている。具体的には、制御回路９は、第１出力スイッチ回路５０に対しては、スイッチング素子Ｑ５１，Ｑ５２をそれぞれ駆動する制御信号Ｓ５１，Ｓ５２を出力する。制御回路９は、第２出力スイッチ回路６０に対しては、スイッチング素子Ｑ６１，Ｑ６２をそれぞれ駆動する制御信号Ｓ６１，Ｓ６２を出力する。制御回路９は、第３出力スイッチ回路７０に対しては、スイッチング素子Ｑ７１，Ｑ７２をそれぞれ駆動する制御信号Ｓ７１，Ｓ７２を出力する。制御回路９は、第４出力スイッチ回路８０に対しては、スイッチング素子Ｑ８１，Ｑ８２をそれぞれ駆動する制御信号Ｓ８１，Ｓ８２を出力する。

（２）動作例
（２．１）基本動作
次に、電力変換装置１の動作について、図２Ａ〜図５Ｂを参照して説明する。以下の説明では、出力電圧Ｖｏの極性を明示するために、電圧に「＋」又は「−」の符号を適宜付している。出力電圧Ｖｏは、一対の出力端子Ｐ６１，Ｐ６２間の電圧である。より詳細には、出力電圧Ｖｏは、出力端子Ｐ６１の電位を基準とした、出力端子Ｐ６２の電位である。出力電圧Ｖｏの極性は、出力端子Ｐ６２の電位に対して出力端子Ｐ６１の電位が高い場合を「＋」、出力端子Ｐ６２の電位に対して出力端子Ｐ６１の電位が低い場合を「−」としている。ただし、「＋」も「−」も付されていない場合は、特に断りのない限り「＋」を表している。

第１〜第４ＦＣ回路１０〜４０及び第１〜第４出力スイッチ回路５０〜８０の各スイッチング素子のスイッチングパターンとして第１〜第８パターンある（表１、表２参照）。制御回路９は、出力電圧Ｖｏが交流電圧となるように、スイッチングパターンを第１〜第８スイッチングパターンのいずれかに切り替える出力制御処理を行う。

図２Ａ、図２Ｂは、それぞれ第１スイッチングパターン、第２スイッチングパターンである場合の回路状態を示している。図３Ａ、図３Ｂは、それぞれ第３スイッチングパターン、第４スイッチングパターンである場合の回路状態を示している。図４Ａ、図４Ｂは、それぞれ第５スイッチングパターン、第６スイッチングパターンである場合の回路状態を示している。図５Ａ、図５Ｂは、それぞれ第７スイッチングパターン、第８スイッチングパターンである場合の回路状態を示している。なお、図２Ａ〜図５Ｂにおいて、回路状態をわかりやすく示すために、電流Ｉが流れない経路を破線で記載している。また、図２Ａ〜図５Ｂでは、スイッチング素子を簡略化して記載し、フィルタ回路９０の記載を省略している。

第１スイッチングパターン（図２Ａ参照）は、出力電圧Ｖｏの電圧値を「＋Ｅ」とするためのスイッチングパターンである。表１に示すように、第１スイッチングパターンでは、第１ＦＣ回路１０のスイッチング素子Ｑ１１，Ｑ１２がオンし、スイッチング素子Ｑ１３，Ｑ１４がオフし、第１出力スイッチ回路５０のスイッチング素子Ｑ５１，Ｑ５２がオンする。また、第１スイッチングパターンでは、第２ＦＣ回路２０のスイッチング素子Ｑ２３，Ｑ２４がオンし、スイッチング素子Ｑ２１，Ｑ２２がオフし、第２出力スイッチ回路６０のスイッチング素子Ｑ６１，Ｑ６２がオンする。

第１スイッチングパターンでは、出力端子Ｐ６１の電位が「＋Ｅ」、出力端子Ｐ６２の電位が「０」となるので、出力電圧Ｖｏの電圧値が「＋Ｅ」となる。

また、第１スイッチングパターンでは、負荷１０２に流れる電流Ｉの経路に、第１ＦＣ回路１０のコンデンサＣ１１、及び第２ＦＣ回路２０のコンデンサＣ２１が含まれていない。そのため、コンデンサＣ１１，Ｃ２１は、充電及び放電が行われず、電荷が維持される。また、第１スイッチングパターンでは、第３ＦＣ回路３０のコンデンサＣ３１及び第４ＦＣ回路４０のコンデンサＣ４１についても、充電及び放電が行われず、電荷が維持される。

第２スイッチングパターン（図２Ｂ参照）は、出力電圧Ｖｏの電圧値を「＋Ｅ／２」とするためのスイッチングパターンである。表１に示すように、第２スイッチングパターンでは、第１ＦＣ回路１０のスイッチング素子Ｑ１１，Ｑ１３がオンし、スイッチング素子Ｑ１２，Ｑ１４がオフし、第１出力スイッチ回路５０のスイッチング素子Ｑ５１，Ｑ５２がオンする。また、第２スイッチングパターンでは、第２ＦＣ回路２０のスイッチング素子Ｑ２２，Ｑ２４がオンし、スイッチング素子Ｑ２１，Ｑ２３がオフし、第２出力スイッチ回路６０のスイッチング素子Ｑ６１，Ｑ６２がオンする。

コンデンサＣ１１の両端電圧Ｖｃ１１の電圧値を「Ｅ／４」とすると、出力端子Ｐ６１の電位が「３Ｅ／４」となる。また、コンデンサＣ２１の両端電圧Ｖｃ２１の電圧値を「Ｅ／４」とすると、出力端子Ｐ６２の電位が「Ｅ／４」となる。したがって、第２スイッチングパターンでは、出力電圧Ｖｏの電圧値が「＋Ｅ／２」となる。

また、第２スイッチングパターンでは、負荷１０２に流れる電流Ｉの経路に、第１ＦＣ回路１０のコンデンサＣ１１、及び第２ＦＣ回路２０のコンデンサＣ２１が含まれている。電流Ｉは、コンデンサＣ１１及びコンデンサＣ２１を充電する方向に流れる。したがって、第２スイッチングパターンでは、第１ＦＣ回路１０のコンデンサＣ１１、及び第２ＦＣ回路２０のコンデンサＣ２１が同時に充電される。また、第２スイッチングパターンでは、第３ＦＣ回路３０のコンデンサＣ３１及び第４ＦＣ回路４０のコンデンサＣ４１は、充電及び放電が行われず、電荷が維持される。

第３スイッチングパターン（図３Ａ参照）は、出力電圧Ｖｏの電圧値を「＋Ｅ／２」とするためのスイッチングパターンである。表１に示すように、第３スイッチングパターンでは、第１ＦＣ回路１０のスイッチング素子Ｑ１２，Ｑ１４がオンし、スイッチング素子Ｑ１１，Ｑ１３がオフし、第１出力スイッチ回路５０のスイッチング素子Ｑ５１，Ｑ５２がオンする。また、第３スイッチングパターンでは、第２ＦＣ回路２０のスイッチング素子Ｑ２１，Ｑ２３がオンし、スイッチング素子Ｑ２２，Ｑ２４がオフし、第２出力スイッチ回路６０のスイッチング素子Ｑ６１，Ｑ６２がオンする。

コンデンサＣ１１の両端電圧Ｖｃ１１の電圧値を「Ｅ／４」とすると、コンデンサＣ２の両端電圧Ｖｃ２が「Ｅ／２」であるため、出力端子Ｐ６１の電位が「３Ｅ／４」となる。また、コンデンサＣ２１の両端電圧Ｖｃ２１の電圧値を「Ｅ／４」とすると、コンデンサＣ２の両端電圧Ｖｃ２が「Ｅ／２」であるため、出力端子Ｐ６２の電位が「Ｅ／４」となる。したがって、第３スイッチングパターンでは、出力電圧Ｖｏの電圧値が「＋Ｅ／２」となる。

また、第３スイッチングパターンでは、負荷１０２に流れる電流Ｉの経路に、第１ＦＣ回路１０のコンデンサＣ１１、及び第２ＦＣ回路２０のコンデンサＣ２１が含まれている。電流Ｉは、コンデンサＣ１１及びコンデンサＣ２１を放電する方向に流れる。したがって、第３スイッチングパターンでは、第１ＦＣ回路１０のコンデンサＣ１１、及び第２ＦＣ回路２０のコンデンサＣ２１が同時に放電される。また、第３スイッチングパターンでは、第３ＦＣ回路３０のコンデンサＣ３１及び第４ＦＣ回路４０のコンデンサＣ４１は、充電及び放電が行われず、電荷が維持される。

第４スイッチングパターン（図３Ｂ参照）では、出力電圧Ｖｏの電圧値を「＋０」とするためのスイッチングパターンである。表１に示すように、第４スイッチングパターンでは、第１ＦＣ回路１０のスイッチング素子Ｑ１３，Ｑ１４がオンし、スイッチング素子Ｑ１１，Ｑ１２がオフし、第１出力スイッチ回路５０のスイッチング素子Ｑ５１，Ｑ５２がオンする。また、第４スイッチングパターンでは、第２ＦＣ回路２０のスイッチング素子Ｑ２１，Ｑ２２がオンし、スイッチング素子Ｑ２３，Ｑ２４がオフし、第２出力スイッチ回路６０のスイッチング素子Ｑ６１，Ｑ６２がオンする。

コンデンサＣ２の両端電圧Ｖｃ２が「＋Ｅ／２」であるため、出力端子Ｐ６１の電位が「＋Ｅ／２」、出力端子Ｐ６２の電位が「＋Ｅ／２」となる。したがって、第４スイッチングパターンでは、出力電圧Ｖｏの電圧値が「＋０」となる。

また、第４スイッチングパターンでは、負荷１０２に流れる電流Ｉの経路に、第１ＦＣ回路１０のコンデンサＣ１１、及び第２ＦＣ回路２０のコンデンサＣ２１が含まれていない。そのため、コンデンサＣ１１，Ｃ２１は、充電及び放電が行われず、電荷が維持される。また、第４スイッチングパターンでは、第３ＦＣ回路３０のコンデンサＣ３１及び第４ＦＣ回路４０のコンデンサＣ４１についても、充電及び放電が行われず、電荷が維持される。

第５スイッチングパターン（図４Ａ参照）は、出力電圧Ｖｏの電圧値を「−Ｅ」とするためのスイッチングパターンである。表２に示すように、第５スイッチングパターンでは、第３ＦＣ回路３０のスイッチング素子Ｑ３１，Ｑ３２がオンし、スイッチング素子Ｑ３３，Ｑ３４がオフし、第３出力スイッチ回路７０のスイッチング素子Ｑ７１，Ｑ７２がオンする。また、第５スイッチングパターンでは、第４ＦＣ回路４０のスイッチング素子Ｑ４３，Ｑ４４がオンし、スイッチング素子Ｑ４１，Ｑ４２がオフし、第４出力スイッチ回路８０のスイッチング素子Ｑ８１，Ｑ８２がオンする。

第５スイッチングパターンでは、出力端子Ｐ６２の電位が「Ｅ」、出力端子Ｐ６１の電位が「０」となるので、出力電圧Ｖｏの電圧値が「−Ｅ」となる。

また、第５スイッチングパターンでは、負荷１０２に流れる電流Ｉの経路に、第３ＦＣ回路３０のコンデンサＣ３１、及び第４ＦＣ回路４０のコンデンサＣ４１が含まれていない。そのため、コンデンサＣ３１，Ｃ４１は、充電及び放電が行われず、電荷が維持される。また、第５スイッチングパターンでは、第１ＦＣ回路１０のコンデンサＣ１１及び第２ＦＣ回路２０のコンデンサＣ２１についても、充電及び放電が行われず、電荷が維持される。

第６スイッチングパターン（図４Ｂ参照）は、出力電圧Ｖｏの電圧値を「−Ｅ／２」とするためのスイッチングパターンである。表２に示すように、第６スイッチングパターンでは、第３ＦＣ回路３０のスイッチング素子Ｑ３１，Ｑ３３がオンし、スイッチング素子Ｑ３２，Ｑ３４がオフし、第３出力スイッチ回路７０のスイッチング素子Ｑ７１，Ｑ７２がオンする。また、第６スイッチングパターンでは、第４ＦＣ回路４０のスイッチング素子Ｑ４２，Ｑ４４がオンし、スイッチング素子Ｑ４１，Ｑ４３がオフし、第４出力スイッチ回路８０のスイッチング素子Ｑ８１，Ｑ８２がオンする。

コンデンサＣ３１の両端電圧Ｖｃ３１の電圧値を「Ｅ／４」とすると、出力端子Ｐ６２の電位が「３Ｅ／４」となる。また、コンデンサＣ４１の両端電圧Ｖｃ４１の電圧値を「Ｅ／４」とすると、出力端子Ｐ６１の電位が「Ｅ／４」となる。したがって、第６スイッチングパターンでは、出力電圧Ｖｏの電圧値が「−Ｅ／２」となる。

また、第６スイッチングパターンでは、負荷１０２に流れる電流Ｉの経路に、第３ＦＣ回路３０のコンデンサＣ３１、及び第４ＦＣ回路４０のコンデンサＣ４１が含まれている。電流Ｉは、コンデンサＣ３１及びコンデンサＣ４１を充電する方向に流れる。したがって、第６スイッチングパターンでは、第３ＦＣ回路３０のコンデンサＣ３１、及び第４ＦＣ回路４０のコンデンサＣ４１が同時に充電される。また、第６スイッチングパターンでは、第１ＦＣ回路１０のコンデンサＣ１１及び第２ＦＣ回路２０のコンデンサＣ２１は、充電及び放電が行われず、電荷が維持される。

第７スイッチングパターン（図５Ａ参照）は、出力電圧Ｖｏの電圧値を「−Ｅ／２」とするためのスイッチングパターンである。表２に示すように、第７スイッチングパターンでは、第３ＦＣ回路３０のスイッチング素子Ｑ３２，Ｑ３４がオンし、スイッチング素子Ｑ３１，Ｑ３３がオフし、第３出力スイッチ回路７０のスイッチング素子Ｑ７１，Ｑ７２がオンする。また、第７スイッチングパターンでは、第４ＦＣ回路４０のスイッチング素子Ｑ４１，Ｑ４３がオンし、スイッチング素子Ｑ４２，Ｑ４４がオフし、第４出力スイッチ回路８０のスイッチング素子Ｑ８１，Ｑ８２がオンする。

コンデンサＣ３１の両端電圧Ｖｃ３１の電圧値を「Ｅ／４」とすると、コンデンサＣ２の両端電圧Ｖｃ２が「Ｅ／２」であるため、出力端子Ｐ６２の電位が「３Ｅ／４」となる。また、コンデンサＣ４１の両端電圧Ｖｃ４１の電圧値を「Ｅ／４」とすると、コンデンサＣ２の両端電圧Ｖｃ２が「Ｅ／２」であるため、出力端子Ｐ６１の電位が「Ｅ／４」となる。したがって、第７スイッチングパターンでは、出力電圧Ｖｏの電圧値が「−Ｅ／２」となる。

また、第７スイッチングパターンでは、負荷１０２に流れる電流Ｉの経路に、第３ＦＣ回路３０のコンデンサＣ３１、及び第４ＦＣ回路４０のコンデンサＣ４１が含まれている。電流Ｉは、コンデンサＣ３１及びコンデンサＣ４１を放電する方向に流れる。したがって、第７スイッチングパターンでは、第３ＦＣ回路３０のコンデンサＣ３１、及び第４ＦＣ回路４０のコンデンサＣ４１が同時に放電される。また、第７スイッチングパターンでは、第１ＦＣ回路１０のコンデンサＣ１１及び第２ＦＣ回路２０のコンデンサＣ２１は、充電及び放電が行われず、電荷が維持される。

第８スイッチングパターン（図５Ｂ参照）では、出力電圧Ｖｏの電圧値を「−０」とするためのスイッチングパターンである。表２に示すように、第８スイッチングパターンでは、第３ＦＣ回路３０のスイッチング素子Ｑ３３，Ｑ３４がオンし、スイッチング素子Ｑ３１，Ｑ３２がオフし、第３出力スイッチ回路７０のスイッチング素子Ｑ７１，Ｑ７２がオンする。また、第８スイッチングパターンでは、第４ＦＣ回路４０のスイッチング素子Ｑ４１，Ｑ４２がオンし、スイッチング素子Ｑ４３，Ｑ４４がオフし、第４出力スイッチ回路８０のスイッチング素子Ｑ８１，Ｑ８２がオンする。

コンデンサＣ２の両端電圧Ｖｃ２が「＋Ｅ／２」であるため、出力端子Ｐ６２の電位が「＋Ｅ／２」、出力端子Ｐ６１の電位が「＋Ｅ／２」となる。したがって、第４スイッチングパターンでは、出力電圧Ｖｏの電圧値が「−０」となる。

また、第８スイッチングパターンでは、負荷１０２に流れる電流Ｉの経路に、第３ＦＣ回路３０のコンデンサＣ３１、及び第４ＦＣ回路４０のコンデンサＣ４１が含まれていない。そのため、コンデンサＣ３１，Ｃ４１は、充電及び放電が行われず、電荷が維持される。また、第８スイッチングパターンでは、第１ＦＣ回路１０のコンデンサＣ１１及び第２ＦＣ回路２０のコンデンサＣ２１についても、充電及び放電が行われず、電荷が維持される。

上述したように、第１〜第４ＦＣ回路１０〜４０及び第１〜第４出力スイッチ回路５０〜８０の各スイッチング素子のスイッチングパターンが、第１〜第８スイッチングパターンで切り替えられる。これにより、出力電圧Ｖｏの電圧値が「−Ｅ」、［−Ｅ／２」、「０」、「＋Ｅ／２」、「＋Ｅ」の５レベルとなる。

制御回路９は、出力電圧Ｖｏの極性を正（＋）とする場合、スイッチングパターンを第１〜第４スイッチングパターン（表１、図２Ａ〜図３Ｂ参照）で切り替える。また、制御回路９は、出力電圧Ｖｏの極性を負（−）とする場合、スイッチングパターンを第５〜第８スイッチングパターン（表２、図４Ａ〜図５Ｂ参照）で切り替える。

制御回路９は、出力電圧Ｖｏを正弦波とし、かつ第１〜第４ＦＣ回路１０〜４０のコンデンサＣ１１，Ｃ２１，Ｃ３１，Ｃ４１それぞれの充電時間と放電時間との均一化を図るために、各スイッチングパターンを実行する時間長の割合を調整している。具体的には、制御回路９は、２つの搬送波（第１搬送波、第２搬送波）と、変調信号と、を用いてＰＷＭ（Pulse Width Modulation）信号を生成し、当該ＰＷＭ信号を制御信号Ｓ１１〜Ｓ１４、Ｓ２１〜Ｓ２４、Ｓ３１〜Ｓ３４、Ｓ４１〜Ｓ４４として出力する。

第１搬送波及び第２搬送波は、三角波であり、互いに位相が１８０°ずれている。変調信号は、スイッチング素子をＰＷＭ制御するための信号であり、出力電圧Ｖｏの電圧値の目標に応じて振幅値が調整される。

制御回路９は、第１搬送波と変調信号との比較により、ＰＷＭ信号である第１信号Ｓ１及び第４信号Ｓ４を生成する。第１信号Ｓ１は、第１搬送波の振幅値が変調信号の振幅値未満である場合にハイ（Hi）となり、第１搬送波の振幅値が変調信号の振幅値以上である場合にロー（Low）となる矩形波である。第４信号Ｓ４は、第１搬送波の振幅値が変調信号の振幅値以上である場合にハイ（Hi）となり、第１搬送波の振幅値が変調信号の振幅値未満である場合にロー（Low）となる矩形波である。つまり、第１信号Ｓ１と第４信号Ｓ４とは、ハイとローとが反転した矩形波である。

また、制御回路９は、第２搬送波と変調信号との比較により、ＰＷＭ信号である第２信号Ｓ２及び第３信号Ｓ３を生成する。第２信号Ｓ２は、第２搬送波の振幅値が変調信号の振幅値未満である場合にハイ（Hi）となり、第２搬送波の振幅値が変調信号の振幅値以上である場合にロー（Low）となる矩形波である。第３信号Ｓ３は、第２搬送波の振幅値が変調信号の振幅値以上である場合にハイ（Hi）となり、第２搬送波の振幅値が変調信号の振幅値未満である場合にロー（Low）となる矩形波である。つまり、第２信号Ｓ２と第３信号Ｓ３とは、ハイとローとが反転した矩形波である。

制御回路９は、第１信号Ｓ１を制御信号Ｓ１１，Ｓ４１として、第１ＦＣ回路１０のスイッチング素子Ｑ１１、及び第４ＦＣ回路４０のスイッチング素子Ｑ４１に出力する。制御回路９は、第１信号Ｓ１を反転させた信号を制御信号Ｓ３１，Ｓ２１として、第３ＦＣ回路３０のスイッチング素子Ｑ３１、及び第２ＦＣ回路２０のスイッチング素子Ｑ２１に出力する。

また、制御回路９は、第２信号Ｓ２を制御信号Ｓ１２，Ｓ４２として、第１ＦＣ回路１０のスイッチング素子Ｑ１２、及び第４ＦＣ回路４０のスイッチング素子Ｑ４２に出力する。制御回路９は、第２信号Ｓ２を反転させた信号を制御信号Ｓ３２，Ｓ２２として、第３ＦＣ回路３０のスイッチング素子Ｑ３２、及び第２ＦＣ回路２０のスイッチング素子Ｑ２２に出力する。

また、制御回路９は、第３信号Ｓ３を制御信号Ｓ１３，Ｓ４３として、第１ＦＣ回路１０のスイッチング素子Ｑ１３、及び第４ＦＣ回路４０のスイッチング素子Ｑ４３に出力する。制御回路９は、第３信号Ｓ３を反転させた信号を制御信号Ｓ３３，Ｓ２３として、第３ＦＣ回路３０のスイッチング素子Ｑ３３、及び第２ＦＣ回路２０のスイッチング素子Ｑ２３に出力する。

また、制御回路９は、第４信号Ｓ４を制御信号Ｓ１４，Ｓ４４として、第４ＦＣ回路４０のスイッチング素子Ｑ１４、及び第４ＦＣ回路４０のスイッチング素子Ｑ４４に出力する。制御回路９は、第４信号Ｓ４を反転させた信号を制御信号Ｓ３４，Ｓ２４として、第３ＦＣ回路３０のスイッチング素子Ｑ３４、及び第２ＦＣ回路２０のスイッチング素子Ｑ２４に出力する。

このように、制御回路９は、位相が反転された２つの搬送波（第１半送波、第２搬送波）と変調信号とを用いて第１〜第４信号Ｓ１〜Ｓ４を生成し、スイッチング素子Ｑ１１〜Ｑ１４、Ｑ２１〜Ｑ２４、Ｑ３１〜Ｑ３４、Ｑ４１〜Ｑ４４をＰＷＭ制御している。したがって、第２スイッチングパターンにおいてコンデンサＣ１１，Ｃ２１が充電される時間と、第３スイッチングパターンにおいてコンデンサＣ１１，Ｃ２１が放電される時間と、の均一化を図ることができる。また、第５スイッチングパターンにおいてコンデンサＣ３１，Ｃ４１が充電される時間と、第６スイッチングパターンにおいてコンデンサＣ３１，Ｃ４１が放電される時間と、の均一化を図ることができる。

さらに、制御回路９は、変調信号を補正することにより、コンデンサＣ１１，Ｃ２１，Ｃ３１，Ｃ４１の充放電時間を調整するように構成されている。制御回路９は、コンデンサＣ１１，Ｃ２１，Ｃ３１，Ｃ４１それぞれの両端電圧Ｖｃ１１，Ｖｃ２１，Ｖｃ３１，Ｖｃ４１の検出結果が入力される。制御回路９は、両端電圧Ｖｃ１１，Ｖｃ２１，Ｖｃ３１，Ｖｃ４１の電圧値と目標値（例えば「Ｅ／４」）と比較し、差分値が低減するように変調信号の振幅値を増加又は減少させる。例えば、コンデンサＣ１１，Ｃ２１の両端電圧Ｖｃ１１，Ｖｃ２１の電圧値が目標値よりも低いとする。この場合、制御回路９は、コンデンサＣ１１，Ｃ２１の充電時間が長くなるように変調信号の振幅値を補正する。これにより、コンデンサＣ１１，Ｃ２１の充電量が増加するので、両端電圧Ｖｃ１１，Ｖｃ２１の電圧値と目標値との差が低減する。同様に、コンデンサＣ３１，Ｃ４１についても、変調信号の振幅値を補正することにより、両端電圧Ｖｃ３１，Ｖｃ４１の電圧値と目標値との差が低減する。

（２．２）遅延処理
上述したように、第２スイッチングモードでは、第１ＦＣ回路１０のコンデンサＣ１１と第２ＦＣ回路２０のコンデンサＣ２１とが同時に充電される。第３スイッチングモードでは、第１ＦＣ回路１０のコンデンサＣ１１と第２ＦＣ回路２０のコンデンサＣ２１とが同時に放電される。また、第５スイッチングモードでは、第３ＦＣ回路３０のコンデンサＣ３１と第４ＦＣ回路４０のコンデンサＣ４１とが同時に充電される。第６スイッチングモードでは、第３ＦＣ回路３０のコンデンサＣ３１と第４ＦＣ回路４０のコンデンサＣ４１とが同時に放電される。

したがって、変調信号の補正によって充放電時間を調整した場合、一対のコンデンサＣ１１及びコンデンサＣ２１の充放電時間が共に変化する。同様に、変調信号の補正によって充放電時間を調整した場合、一対のコンデンサＣ３１及びコンデンサＣ４１の充放電時間が共に変化する。そのため、変調信号の補正処理では、一対のコンデンサのうち、一方のコンデンサの両端電圧を上昇させ、他方のコンデンサの両端電圧を下降させることができなかった。例えば、コンデンサＣ１１の両端電圧Ｖｃ１１が目標値よりも高く、コンデンサＣ２１の両端電圧Ｖｃ２１が目標値よりも低い場合がある。このような場合、上記の変調信号の補正処理では、コンデンサＣ１１とコンデンサＣ２１とのうち一方のコンデンサの両端電圧の電圧値のみ、目標値との差が低減し、他方のコンデンサの両端電圧の電圧値は、目標値との差が増大することとなる。

そこで、本実施形態の制御回路９は、動作モードとして、遅延モードを有している。制御回路９は、遅延モードでは、上記の補正処理に加えて、一部の制御信号を遅延させる遅延処理を行うにより、一対のコンデンサのうち一方のコンデンサの両端電圧の電圧値を調整する。ここでは、一対のコンデンサＣ１１及びコンデンサＣ２１のうち、コンデンサＣ２１の両端電圧Ｖｃ２１を上昇させる遅延処理について説明する。

制御回路９は、第２ＦＣ回路２０のコンデンサＣ２１の両端電圧Ｖｃ２１の電圧値と目標値（例えば「Ｅ／４」）とを比較する。両端電圧Ｖｃ２１の電圧値が目標値よりも低い場合、制御回路９は、第２ＦＣ回路２０と対をなす第１ＦＣ回路１０におけるスイッチング素子Ｑ１１〜Ｑ１４に出力する制御信号Ｓ１１〜Ｓ１４の一部の制御信号を遅延させる。具体的には、制御回路９は、スイッチング素子Ｑ１１〜Ｑ１４のうち、コンデンサＣ１１の高電位側端子と第１ＦＣ回路１０の出力端との間に電気的に接続されたスイッチング素子Ｑ１２に出力する制御信号Ｓ１２を遅延させる。「制御信号を遅延」とは、制御信号の遅延処理を行っていない通常時に比べて、制御信号のレベル（ハイ、及びロー）が切り替わるタイミングが遅れることを意味する。言い換えれば、遅延モードでは、動作モードが通常モードである場合に比べて、一部の制御信号を遅延させる。通常モードでは、スイッチングパターンが切り替わる際に、複数のスイッチング素子のうちオン／オフが切り替わるスイッチング素子については、同じタイミングでオン／オフが切り替わるように制御信号が出力される。ここでいう「同じタイミング」とは厳密に同時でなくてよく、制御遅れ、スイッチング素子の個体差等によって、オン／オフするタイミングが誤差の範囲内でずれていてもよい。例えば、第１スイッチングパターンから第２スイッチングパターンに切り替わる場合、第１ＦＣ回路１０のスイッチング素子Ｑ１２、及び第２ＦＣ回路２０のスイッチング素子Ｑ２３がオンからオフに切り替わる。通常モードでは、スイッチング素子Ｑ１２とスイッチング素子Ｑ２３とが同じタイミングでオンからオフに切り替わる。遅延モードでスイッチング素子Ｑ１２に出力する制御信号を遅延させた場合、スイッチング素子Ｑ１２は、スイッチング素子Ｑ１３よりも遅いタイミングでオンからオフに切り替わる。

図６に示すように、制御回路９は、信号生成部９１と、遅延回路９２と、信号選択部９３と、を備えている。

信号生成部９１は、上述した第１〜第４信号Ｓ１〜Ｓ４から制御信号Ｓ１１〜Ｓ１４、Ｓ２１〜Ｓ２４、Ｓ３１〜Ｓ３４、Ｓ４１〜Ｓ４４を生成して出力する。なお、図６では、制御信号Ｓ１１〜Ｓ１４のみを記載し、制御信号Ｓ２１〜Ｓ２４、Ｓ３１〜Ｓ３４、Ｓ４１〜Ｓ４４を省略している。信号生成部９１が生成した制御信号Ｓ１１〜Ｓ１４のうち、制御信号Ｓ１２のみ、遅延回路９２と、信号選択部９３と、に出力される。

遅延回路９２は、入力された制御信号Ｓ１２を遅延した制御信号（遅延制御信号Ｓ１２ｄ）を信号選択部９３に出力する。遅延回路９２は、例えばコンデンサ等を備えたアナログ式の遅延回路であってもよいし、デジタル式の遅延回路であってもよい。

信号選択部９３は、マルチプレクサであり、制御信号Ｓ１２、及び遅延制御信号Ｓ１２ｄが入力される。信号選択部９３は、制御信号Ｓ１２と、遅延制御信号Ｓ１２ｄとの一方の制御信号を選択してスイッチング素子Ｑ１２に出力する。信号選択部９３は、第２ＦＣ回路２０のコンデンサＣ２１の両端電圧Ｖｃ２１の電圧値が目標値よりも低い場合、遅延された遅延制御信号Ｓ１２ｄをスイッチング素子Ｑ１２に出力する。また、信号選択部９３は、第２ＦＣ回路２０のコンデンサＣ２１の両端電圧Ｖｃ２１の電圧値が目標値である場合（又は目標値よりも高い場合）、遅延されていない制御信号Ｓ１２をスイッチング素子Ｑ１２に出力する。つまり、この場合、第１ＦＣ回路１０のスイッチング素子Ｑ１１〜Ｑ１４に出力される制御信号のうち、スイッチング素子Ｑ１２に出力される制御信号のみが遅延される。

以下に、スイッチングパターンが第１スイッチングパターン（図２Ａ参照）と第２スイッチングパターン（図２Ｂ参照）との間で切り替わる場合を例にして、図７を参照して説明する。ここでは、第１ＦＣ回路１０及び第２ＦＣ回路２０にのみ着目して説明する。

上述したように、第１スイッチングパターンでは、第１ＦＣ回路１０のスイッチング素子Ｑ１１，Ｑ１２がオンし、スイッチング素子Ｑ１３，Ｑ１４がオフしている。また、第２ＦＣ回路２０のスイッチング素子Ｑ２３，Ｑ２４がオンし、スイッチング素子Ｑ２１，Ｑ２２がオフしている。

第２スイッチングパターンでは、第１ＦＣ回路１０のスイッチング素子Ｑ１１，Ｑ１３がオンし、スイッチング素子Ｑ１２，Ｑ１４がオフしている。第２ＦＣ回路２０のスイッチング素子Ｑ２２，Ｑ２４がオンし、スイッチング素子Ｑ２１，Ｑ２３がオフしている。

つまり、第１スイッチングパターンから第２スイッチングパターンへの切り替えでは、第１ＦＣ回路１０のスイッチング素子Ｑ１２がオンからオフに切り替わり、スイッチング素子Ｑ１３がオフからオンに切り替わる。また、第２ＦＣ回路２０のスイッチング素子Ｑ２２がオフからオンに切り替わり、スイッチング素子Ｑ２３がオンからオフに切り替わる。

制御回路９は、スイッチングパターンを切り替える際に、回路が短絡しないように複数のスイッチング素子にデッドタイムを設定している。デッドタイムとは、スイッチングパターンの切り替えの前後において、複数のスイッチング素子のうちオン／オフが切り替わるスイッチング素子の全てをオフにする期間である。第１スイッチングパターンから第２スイッチングパターンへの切り替えでは、第１ＦＣ回路１０のスイッチング素子Ｑ１２，Ｑ１３、及び第２ＦＣ回路２０のスイッチング素子Ｑ２２，Ｑ２３のオン／オフが切り替わる。したがって、第１スイッチングパターンが実行される期間Ｔ１０と、第２スイッチングパターンが実行される期間Ｔ２０との間のデッドタイムＴ１５では、第１ＦＣ回路１０のスイッチング素子Ｑ１２，Ｑ１３、及び第２ＦＣ回路２０のスイッチング素子Ｑ２２，Ｑ２３がオフとなる。これにより、第１ＦＣ回路１０のコンデンサＣ１１及び第２ＦＣ回路２０のコンデンサＣ２１それぞれの両端間が短絡することが抑制される。

詳細な説明は省略するが、他のスイッチングパターンに切り替わる場合も、デッドタイムが設定される。例えば、第１スイッチングパターン（図２Ａ参照）から第３スイッチングパターン（図３Ａ参照）への切り替えでは、第１ＦＣ回路１０のスイッチング素子Ｑ１１，Ｑ１４、及び第２ＦＣ回路２０のスイッチング素子Ｑ２１，Ｑ２４のオン／オフが切り替わる。したがって、第１スイッチングパターンが実行される期間と、第３スイッチングパターンが実行される期間との間のデッドタイムでは、第１ＦＣ回路１０のスイッチング素子Ｑ１１，Ｑ１４、及び第２ＦＣ回路２０のスイッチング素子Ｑ２１，Ｑ２４がオフとなる。同様に、第２スイッチングパターンが実行される期間と、第３スイッチングパターンが実行される期間との間のデッドタイムでは、第１ＦＣ回路１０のスイッチング素子Ｑ１１〜Ｑ１４、第２ＦＣ回路２０のスイッチング素子Ｑ２１〜Ｑ２４がオフとなる。

ここで、スイッチング素子Ｑ１２には、遅延した制御信号（遅延制御信号Ｓ１２ｄ）が出力される。そのため、第１スイッチングパターンから第２スイッチングパターンから切り替わる際のデッドタイムＴ１５において、遅延時間Ｔｄの間、スイッチング素子Ｑ１２のみがオンする。遅延時間Ｔｄとは、遅延回路９２が制御信号を遅延させる時間である。ここでは、遅延時間Ｔｄは、遅延されていない制御信号Ｓ１２と、遅延回路９２によって遅延された遅延制御信号Ｓ１２ｄとの時間差である。遅延時間Ｔｄの時間長は、デッドタイムＴ１５の時間長よりも短い。これにより、回路、具体的にはコンデンサＣ１１の両端間が短絡することが抑制される。

第１スイッチングパターンが実行されている期間Ｔ１０では、第１ＦＣ回路１０のコンデンサＣ１１及び第２ＦＣ回路２０のコンデンサＣ２１に電流Ｉが流れないため、コンデンサＣ１１，Ｃ２１は充電も放電も行われない。

デッドタイムＴ１５中の遅延時間Ｔｄでは、遅延制御信号Ｓ１２ｄによってスイッチング素子Ｑ１２がオンし、スイッチング素子Ｑ１３，Ｑ２２，Ｑ２３がオフする。したがって、遅延時間Ｔｄにおいて、第１ＦＣ回路１０では、コンデンサＣ１１に電流Ｉが流れない。第２ＦＣ回路２０では、スイッチング素子Ｑ２２，Ｑ２３がオフしているが、スイッチング素子Ｑ２２の寄生ダイオードＤ２２を通ってコンデンサＣ２１に電流Ｉが流れることにより、コンデンサＣ２１が充電される。つまり、遅延時間Ｔｄでは、第１ＦＣ回路１０のコンデンサＣ１１は、充電されないが、第２ＦＣ回路２０のコンデンサＣ２１が充電される。遅延時間Ｔｄにおいて、出力端子Ｐ６１の電位が「＋Ｅ」、出力端子Ｐ６２の電位が「＋Ｅ／４」となるので、出力電圧Ｖｏの電圧値が「＋３Ｅ／４」となる。

遅延時間Ｔｄが経過すると、スイッチング素子Ｑ１２がオフするため、コンデンサＣ１１にはスイッチング素子Ｑ１３の寄生ダイオードＤ１３を通る電流Ｉが流れることによって充電される。

第２スイッチングパターンが実行される期間Ｔ２０では、上述したように第１ＦＣ回路１０のコンデンサＣ１１及び第２ＦＣ回路２０のコンデンサＣ２１の両方が充電される。

第２スイッチングパターンから第１スイッチングパターンに切り替わる場合、第１スイッチングパターンが実行される期間Ｔ１０において、遅延時間Ｔｄの間、スイッチング素子Ｑ１２がオフとなる。したがって、この遅延時間Ｔｄの間、第１ＦＣ回路１０のコンデンサＣ１１が充電され、第２ＦＣ回路２０のコンデンサＣ２１が充電も放電もされない。

つまり、第１スイッチングパターンから第２スイッチングパターンに切り替わる際の遅延時間Ｔｄでは、コンデンサＣ１１，Ｃ２１のうちコンデンサＣ２１のみが充電される。第２スイッチングパターンから第１スイッチングパターンに切り替わる際の遅延時間Ｔｄでは、コンデンサＣ１１，Ｃ２１のうちコンデンサＣ１１のみが充電される。

ここで、上述したように、第１スイッチングパターンでは出力電圧Ｖｏの電圧値が「＋Ｅ」であり、第２スイッチングパターンでは出力電圧Ｖｏの電圧値が「＋Ｅ／２」である。したがって、スイッチングパターンが第１スイッチングパターンと第２スイッチングパターンとの間で切り替わる場合、第１スイッチングパターンでは電流Ｉの電流値が増加するように変化する。また、第２スイッチングパターンでは電流Ｉの電流値が減少するように変化する。

したがって、第１スイッチングパターンが実行される期間Ｔ１０直後の遅延時間Ｔｄに充電されるコンデンサＣ２１の充電量は、第２スイッチングパターンが実行される期間Ｔ２０の開始時の遅延時間Ｔｄに充電されるコンデンサＣ１１の充電量よりも大きくなる。これにより、第２ＦＣ回路２０のコンデンサＣ２１の両端電圧Ｖｃ２１が上昇することとなる。

例えば、第１ＦＣ回路１０のコンデンサＣ１１の両端電圧Ｖｃ１１の電圧値が目標値よりも高く、第２ＦＣ回路２０のコンデンサＣ２１の両端電圧Ｖｃ２１の電圧値が目標値よりも低いとする。この場合、制御回路９は、電圧値が目標値よりも高いコンデンサＣ１１の両端電圧Ｖｃ１１が目標値と一致するように、上述した変調信号の補正処理を行う。変調信号の補正処理のみでは、コンデンサＣ２１の両端電圧Ｖｃ２１の電圧値がさらに低下することとなる。そこで、制御回路９は、変調信号の補正処理に加えて、スイッチング素子Ｑ１２に出力する制御信号を遅延させる遅延処理を行う。これにより、コンデンサＣ２１の両端電圧Ｖｃ２１が上昇することとなる。

つまり、制御回路９は、変調信号の補正処理と、制御信号の遅延処理との両方を行うことにより、第１ＦＣ回路１０のコンデンサＣ１１、及び第２ＦＣ回路２０のコンデンサＣ２１の両方の両端電圧Ｖｃ１１，Ｖｃ２１を目標値に近付けることができる。

上述した例では、第１ＦＣ回路１０のスイッチング素子Ｑ１２に出力する制御信号を遅延させる遅延処理によって、第２ＦＣ回路２０のコンデンサＣ２１の両端電圧Ｖｃ２１を上昇させている。第１ＦＣ回路１０のコンデンサＣ１１の両端電圧Ｖｃ１１の電圧値を上昇させる場合、制御回路９は、第２ＦＣ回路２０のスイッチング素子Ｑ２３に出力する制御信号を遅延させる遅延処理を行う。これにより、コンデンサＣ１１の両端電圧Ｖｃ１１が上昇する。つまり、遅延モードでは、制御回路９は、第１ＦＣ回路１０のスイッチング素子Ｑ１２に出力する制御信号を遅延させる遅延処理と、第２ＦＣ回路２０のスイッチング素子Ｑ２３に出力する制御信号を遅延させる遅延処理と、のいずれか一方を行う。

また、第１ＦＣ回路１０と第２ＦＣ回路２０との組を例に説明したが、第３ＦＣ回路３０と第４ＦＣ回路４０との組についても、同様に制御信号の遅延処理によってコンデンサＣ３１，Ｃ４１の両端電圧Ｖｃ３１，Ｖｃ４１を個別に制御することができる。制御回路９は、第４ＦＣ回路４０のコンデンサＣ４１の両端電圧Ｖｃ４１の電圧値を上昇させる場合、第３ＦＣ回路３０のスイッチング素子Ｑ３２に出力する制御信号を遅延させる遅延処理を行う。また、第３ＦＣ回路３０のコンデンサＣ３１の両端電圧Ｖｃ３１の電圧値を上昇させる場合、第４ＦＣ回路４０のスイッチング素子Ｑ４３に出力する制御信号を遅延させる遅延処理を行う。つまり、遅延モードでは、制御回路９は、第３ＦＣ回路３０のスイッチング素子Ｑ３２に出力する制御信号を遅延させる遅延処理と、第４ＦＣ回路４０のスイッチング素子Ｑ４３に出力する制御信号を遅延させる遅延処理と、のいずれか一方を行う。

制御回路９は、スイッチング素子Ｑ１２，Ｑ２３，Ｑ３２，Ｑ４３それぞれに対応する遅延回路９２、及び信号選択部９３を備えている。これにより、制御回路９は、スイッチング素子Ｑ１２，Ｑ２３，Ｑ３２，Ｑ４３それぞれに出力する制御信号を個別に遅延させることができる。なお、図６では、スイッチング素子Ｑ１２に対応する遅延回路９２及び信号選択部９３のみを記載している。

このように、遅延モードでは、制御回路９は、一対のＦＣ回路のうち、一方のＦＣ回路のコンデンサの両端電圧を調整する場合に、他方のＦＣ回路の複数のスイッチング素子の一部に出力する制御信号を遅延させる遅延処理を行う。

言い換えれば、遅延処理では、高電位側のＦＣ回路（第１ＦＣ回路１０、第３ＦＣ回路３０）における出力端（Ｐ１１，Ｐ３１）とコンデンサ（Ｃ１１，Ｃ３１）の高電位側端子との間のスイッチング素子（Ｑ１２，Ｑ３２）に出力する制御信号を遅延させる。これにより、対をなす低電位側のＦＣ回路（第２ＦＣ回路２０、第４ＦＣ回路４０）のコンデンサ（Ｃ２１，Ｃ４１）の両端電圧が上昇する。

また、遅延処理では、低電位側のＦＣ回路（第２ＦＣ回路２０、第４ＦＣ回路４０）における出力端（Ｐ２１，Ｐ４１）とコンデンサ（Ｃ２１，Ｃ４１）の低電位側端子との間のスイッチング素子（Ｑ２３，Ｑ４３）に出力する制御信号を遅延させる。これにより、対をなす高電位側のＦＣ回路（第１ＦＣ回路１０、第３ＦＣ回路３０）のコンデンサ（Ｃ１１，Ｃ３１）の両端電圧が上昇する。

上記遅延処理によって、コンデンサＣ１１，Ｃ２１，Ｃ３１，Ｃ４１それぞれの充放電量が変化し、両端電圧Ｖｃ１１，Ｖｃ２１，Ｖｃ３１，Ｖｃ４１を個別に調整することができる。

なお、コンデンサＣ１１，Ｃ２１，Ｃ３１，Ｃ４１それぞれの両端電圧Ｖｃ１１，Ｖｃ２１，Ｖｃ３１，Ｖｃ４１の目標値は「Ｅ／４」に限らず、他の値であってもよいし、互いに異なる値であってもよい。

（４）変形例
（４．１）第１変形例
上述した例では、制御回路９は、スイッチング素子Ｑ１２，Ｑ２３，Ｑ３２，Ｑ４３に出力する制御信号を遅延させていたが、他のスイッチング素子に出力する制御信号を遅延させてもよい。

例えば、制御回路９は、第１ＦＣ回路１０のスイッチング素子Ｑ１１〜Ｑ１４のうち、スイッチング素子Ｑ１１に出力する制御信号を遅延させる遅延処理を行ってもよい。この場合、スイッチング素子Ｑ１１に出力する制御信号の遅延によって、第１ＦＣ回路１０のコンデンサＣ１１は、第２ＦＣ回路２０のコンデンサＣ２１よりも放電量が大きくなる。例えば、第３スイッチングパターン（図３Ａ参照）から第１スイッチングパターン（図２Ａ参照）に切り替わる場合、スイッチング素子Ｑ１１がオフしている遅延時間では、コンデンサＣ１１のみが放電し、コンデンサＣ２１は充電も放電も行われない。この遅延時間では、出力端子Ｐ６１の電位が「＋Ｅ／４」、出力端子Ｐ６２の電位が「０」となるので、出力電圧Ｖｏの電圧値が「＋Ｅ／４」となる。

これにより、コンデンサＣ１１の放電量は、コンデンサＣ２１の放電量よりも大きくなる。したがって、コンデンサＣ１１の両端電圧Ｖｃ１１が下降することとなる。

同様に、制御回路９は、第２ＦＣ回路２０のスイッチング素子Ｑ２４に出力する制御信号を遅延させる遅延処理によって、第２ＦＣ回路２０のコンデンサＣ２１の両端電圧Ｖｃ２１を下降させる。また、制御回路９は、第３ＦＣ回路３０のスイッチング素子Ｑ３１に出力する制御信号を遅延させる遅延処理によって、第３ＦＣ回路３０のコンデンサＣ３１の両端電圧Ｖｃ３１を下降させる。また、制御回路９は、第４ＦＣ回路４０のスイッチング素子Ｑ４４に出力する制御信号を遅延させる遅延処理によって、第４ＦＣ回路４０のコンデンサＣ４１の両端電圧Ｖｃ４１を下降させる。

このように、遅延モードでは、制御回路９は、一対のＦＣ回路のうち、一方のＦＣ回路のコンデンサの両端電圧を調整する場合に、一方のＦＣ回路の複数のスイッチング素子の一部に出力する制御信号を遅延させる遅延処理を行う。

言い換えれば、遅延処理では、高電位側のＦＣ回路（第１ＦＣ回路１０、第３ＦＣ回路３０）のコンデンサ（Ｃ１１，Ｃ３１）の高電位側端子と直流電源１０１との間のスイッチング素子（Ｑ１１，Ｑ３１）に出力する制御信号を遅延させる。これにより、高電位側のＦＣ回路（第１ＦＣ回路１０、第３ＦＣ回路３０）のコンデンサ（Ｃ１１，Ｃ３１）の両端電圧が下降する。

また、遅延処理では、低電位側のＦＣ回路（第２ＦＣ回路２０、第４ＦＣ回路４０）のコンデンサ（Ｃ２１，Ｃ４１）の低電位側端子と直流電源１０１との間のスイッチング素子（Ｑ２４，Ｑ４４）に出力する制御信号を遅延させる。これにより、低電位側のＦＣ回路（第２ＦＣ回路２０、第４ＦＣ回路４０）のコンデンサ（Ｃ２１，Ｃ４１）の両端電圧が下降する。

上記遅延処理によって、コンデンサＣ１１，Ｃ２１，Ｃ３１，Ｃ４１それぞれの充放電量が変化し、両端電圧Ｖｃ１１，Ｖｃ２１，Ｖｃ３１，Ｖｃ４１を個別に調整することができる。

なお、制御回路９は、ＦＣ回路における複数のスイッチング素子に出力する制御信号を遅延させる遅延処理を行ってもよい。例えば、第１ＦＣ回路１０のスイッチング素子Ｑ１１〜Ｑ１４のうち、スイッチング素子Ｑ１１，Ｑ１２の両方に出力する制御信号を遅延させてもよい。この場合、第１ＦＣ回路１０のコンデンサＣ１１の両端電圧Ｖｃ１１が下降し、第２ＦＣ回路２０のコンデンサＣ２１の両端電圧Ｖｃ２１が上昇する。同様に、制御回路９は、第２ＦＣ回路２０のスイッチング素子Ｑ２３，Ｑ２４、第３ＦＣ回路３０のスイッチング素子Ｑ３１，Ｑ３２、及び第４ＦＣ回路４０のスイッチング素子Ｑ４３，Ｑ４４に出力する制御信号を遅延させてもよい。これにより、遅延処理によるコンデンサの充放電量の変化を大きくすることができる。

また、制御回路９は、第１ＦＣ回路１０のスイッチング素子Ｑ１３，Ｑ１４に出力する制御信号を遅延させてもよい。同様に、制御回路９は、第２ＦＣ回路２０のスイッチング素子Ｑ２１，Ｑ２２、第３ＦＣ回路３０のスイッチング素子Ｑ３３，Ｑ３４、及び第４ＦＣ回路４０のスイッチング素子Ｑ４１，Ｑ４２に出力する制御信号を遅延させてもよい。ただし、これらのスイッチング素子Ｑ１３，Ｑ１４等は、第１〜第８スイッチングパターンのいずれのパターンでも、オンしているときにソースからドレインに向かって電流が流れる。したがって、通常ではオンしているところが遅延処理によってオフしていたとしても、寄生ダイオードを通って電流が流れる。そのため、遅延処理によるコンデンサの充放電量の変化が比較的小さくなる。しかしながら、力率を変化させた場合、ドレインからソースに向かって電流が流れる期間が発生するため、上記のスイッチング素子Ｑ１３，Ｑ１４等に出力する制御信号を遅延させる遅延処理によって、コンデンサの充放電量の変化が大きくなる。

また、制御回路９は、遅延モードでは、一対のＦＣ回路の両方に対して制御信号を遅延させる遅延処理を行い、一対のＦＣ回路の両方のコンデンサの両端電圧を調整してもよい。例えば、制御回路９は、第１ＦＣ回路１０のスイッチング素子Ｑ１２に出力する制御信号と、第２ＦＣ回路２０のスイッチング素子Ｑ２３に出力する制御信号と、を遅延させる遅延処理を行う。これにより、第１ＦＣ回路１０のコンデンサＣ１１及び第２ＦＣ回路２０のコンデンサＣ２１の両端電圧Ｖｃ１１，Ｖｃ２２を上昇させることができる。また、制御回路９は、第１ＦＣ回路１０のスイッチング素子Ｑ１１に出力する制御信号と、第２ＦＣ回路２０のスイッチング素子Ｑ２４に出力する制御信号と、を遅延させる遅延処理を行う。これにより、第１ＦＣ回路１０のコンデンサＣ１１及び第２ＦＣ回路２０のコンデンサＣ２１の両端電圧Ｖｃ１１，Ｖｃ２２を下降させることができる。同様に、制御回路９は、遅延モードでは、第３ＦＣ回路３０と第４ＦＣ回路４０の両方に対して制御信号を遅延させる遅延処理を行ってもよい。

（４．２）第２変形例
制御回路は、制御信号の遅延時間を変更可能に構成されていてもよい。例えば、制御回路は、コンデンサの両端電圧と目標値との差電圧の大きさに応じて、遅延時間を変更してもよい。これにより、コンデンサの両端電圧を目標値に一致させるまでの時間の短縮を図ることができる。

（４．３）その他の変形例
上記実施形態は、本開示の様々な実施形態の一つに過ぎない。上記実施形態は、本開示の目的を達成できれば、設計等に応じて種々の変更が可能である。また、制御回路９と同様の機能は、制御方法、コンピュータプログラム、又はプログラムを記録した記録媒体等で具現化されてもよい。

一態様に係る制御方法は、電力変換装置が有する一対のフライングキャパシタ回路（第１ＦＣ回路１０と第２ＦＣ回路２０の組、第３ＦＣ回路３０と第４ＦＣ回路４０の組）の制御方法である。一対のフライングキャパシタ回路の各々は、コンデンサと、コンデンサと電気的に接続される複数のスイッチング素子と、を有する。一対のフライングキャパシタ回路は、直流電源の出力端間に電気的に並列接続されている。制御方法は、出力制御処理と、遅延処理と、を含む。出力制御処理では、一対のフライングキャパシタ回路の各々に対して、複数のスイッチング素子を個別に制御する複数の制御信号を出力する。遅延処理では、一対のフライングキャパシタ回路のうち少なくとも一方のフライングキャパシタ回路に対して、複数の制御信号のうち一部の制御信号を遅延させる。

一態様に係るプログラムは、コンピュータシステムに上述した制御方法を実行させるためのプログラムである。

本開示における電力変換装置１の制御回路９は、コンピュータシステムを含んでいる。コンピュータシステムは、ハードウェアとしてのプロセッサ及びメモリを主構成とする。コンピュータシステムのメモリに記録されたプログラムをプロセッサが実行することによって、本開示における電力変換装置１の制御回路９としての機能が実現される。プログラムは、コンピュータシステムのメモリに予め記録されてもよく、電気通信回線を通じて提供されてもよく、コンピュータシステムで読み取り可能なメモリカード、光学ディスク、ハードディスクドライブ等の非一時的記録媒体に記録されて提供されてもよい。コンピュータシステムのプロセッサは、半導体集積回路（ＩＣ）又は大規模集積回路（ＬＳＩ）を含む１ないし複数の電子回路で構成される。ここでいうＩＣ又はＬＳＩ等の集積回路は、集積の度合いによって呼び方が異なっており、システムＬＳＩ、ＶＬＳＩ（Very Large Scale Integration）、又はＵＬＳＩ（Ultra Large Scale Integration）と呼ばれる集積回路を含む。さらに、ＬＳＩの製造後にプログラムされる、ＦＰＧＡ（Field-Programmable Gate Array）、又はＬＳＩ内部の接合関係の再構成若しくはＬＳＩ内部の回路区画の再構成が可能な論理デバイスについても、プロセッサとして採用することができる。複数の電子回路は、１つのチップに集約されていてもよいし、複数のチップに分散して設けられていてもよい。複数のチップは、１つの装置に集約されていてもよいし、複数の装置に分散して設けられていてもよい。ここでいうコンピュータシステムは、１以上のプロセッサ及び１以上のメモリを有するマイクロコントローラを含む。したがって、マイクロコントローラについても、半導体集積回路又は大規模集積回路を含む１ないし複数の電子回路で構成される。

また、上述した例では、電力変換装置１は、単相の交流電力を出力するように構成されていたが、更に複数のフライングキャパシタ回路を備えて、例えば三相の交流電力を出力するように構成されていてもよい。

（まとめ）
第１態様に係る電力変換装置（１）は、一対のフライングキャパシタ回路（第１フライングキャパシタ回路１０と第２フライングキャパシタ回路２０の組、第３フライングキャパシタ回路３０と第４フライングキャパシタ回路４０の組）と、一対のフライングキャパシタ回路を制御する制御回路（９）と、を備える。一対のフライングキャパシタ回路の各々は、コンデンサ（Ｃ１１，Ｃ２１，Ｃ３１，Ｃ４１）と、コンデンサ（Ｃ１１，Ｃ２１，Ｃ３１，Ｃ４１）と電気的に接続される複数のスイッチング素子（Ｑ１１〜Ｑ１４，Ｑ２１〜Ｑ２４，Ｑ３１〜Ｑ３４，Ｑ４１〜Ｑ４４）と、を有する。一対のフライングキャパシタ回路は、直流電源（１０１）の出力端間に電気的に並列接続されている。制御回路（９）は、一対のフライングキャパシタ回路の各々に対して、複数のスイッチング素子（Ｑ１１〜Ｑ１４，Ｑ２１〜Ｑ２４，Ｑ３１〜Ｑ３４，Ｑ４１〜Ｑ４４）を個別に制御する複数の制御信号（Ｓ１１〜Ｓ１４，Ｓ２１〜Ｓ２４，Ｓ３１〜Ｓ３４，Ｓ４１〜Ｓ４４）を出力するように構成されている。制御回路（９）は、動作モードとして、一対のフライングキャパシタ回路のうち少なくともいずれか一方のフライングキャパシタ回路に対して、複数の制御信号（Ｓ１１〜Ｓ１４，Ｓ２１〜Ｓ２４，Ｓ３１〜Ｓ３４，Ｓ４１〜Ｓ４４）のうち一部の制御信号を遅延させる遅延モードを有する。

この態様によれば、一部の制御信号が遅延されることによって、フライングキャパシタ回路のコンデンサの充放電量が変化し、コンデンサの両端電圧を調整することができる。

第２態様に係る電力変換装置（１）は、第１態様において、一対のフライングキャパシタ回路を２組備える。２組の一対のフライングキャパシタ回路は、第１フライングキャパシタ回路（１０）、及び第２フライングキャパシタ回路（２０）の組と、第３フライングキャパシタ回路（３０）、及び第４フライングキャパシタ回路（４０）の組と、を含む。直流電源（１０１）の出力端間に、高電位側の第１フライングキャパシタ回路（１０）と低電位側の第４フライングキャパシタ回路（４０）との直列回路、及び高電位側の第３フライングキャパシタ回路（３０）と低電位側の第２フライングキャパシタ回路（２０）との直列回路が並列接続される。第１フライングキャパシタ回路（１０）及び第４フライングキャパシタ回路（４０）の接続点と、第３フライングキャパシタ回路（３０）及び第２フライングキャパシタ回路（２０）の接続点と、が電気的に接続されている。

この態様によれば、各フライングキャパシタ回路におけるコンデンサの両端電圧を個別に調整することができる。

第３態様に係る電力変換装置（１）は、第２態様において、第１出力スイッチ回路（５０）と、第２出力スイッチ回路（６０）と、第３出力スイッチ回路（７０）と、第４出力スイッチ回路（８０）と、を備える。第１出力スイッチ回路（５０）は、第１フライングキャパシタ回路（１０）の出力端（Ｐ１１）と、第１出力端子（Ｐ６１）と、の間に電気的に接続されている。第２出力スイッチ回路（６０）は、第２フライングキャパシタ回路（２０）の出力端（Ｐ２１）と、第２出力端子（Ｐ２２）と、の間に電気的に接続されている。第３出力スイッチ回路（７０）は、第３フライングキャパシタ回路（３０）の出力端（Ｐ３１）と、第２出力端子（Ｐ２２）と、の間に電気的に接続されている。第４出力スイッチ回路（８０）は、第４フライングキャパシタ回路（４０）の出力端（Ｐ４１）と、第１出力端子（Ｐ６１）と、の間に電気的に接続されている。

この態様によれば、各フライングキャパシタ回路の出力を制御することができる。

第４態様に係る電力変換装置（１）では、第１〜第３態様のいずれかにおいて、制御回路（９）は、遅延モードでは、一対のフライングキャパシタ回路のうち少なくとも一方のフライングキャパシタ回路が有するコンデンサ（Ｃ１１，Ｃ２１，Ｃ３１，Ｃ４１）の両端電圧（Ｖｃ１１，Ｖｃ２１，Ｖｃ３１，Ｖｃ４１）に基づいて、一部の制御信号を遅延させる。

この態様によれば、制御信号の遅延によって、コンデンサの両端電圧が目標値と一致するように制御することができる。

第５態様に係る電力変換装置（１）では、第１〜第４態様のいずれかにおいて、一部の制御信号の遅延時間（Ｔｄ）は、複数のスイッチング素子のデッドタイムよりも短い。

この態様によれば、制御信号の遅延によって回路が短絡することが抑制される。

第６態様に係る電力変換装置（１）では、第１〜第５態様のいずれかにおいて、制御回路（９）は、一部の制御信号の遅延時間を変更可能に構成されている。

この態様によれば、コンデンサの両端電圧の調整量を増減させることができる。

第７態様に係る電力変換装置（１）では、第１〜第６態様のいずれかにおいて、制御回路（９）は、遅延モードでは、一対のフライングキャパシタ回路の両方に対して、複数の制御信号のうち一部の制御信号を遅延させる。

この態様によれば、一部の制御信号が遅延されることによって、フライングキャパシタ回路のコンデンサの充放電量が変化し、コンデンサの両端電圧を調整することができる。

第８態様に係る電力変換装置（１）では、第１〜第６態様のいずれかにおいて、制御回路（９）は、遅延モードでは、一対のフライングキャパシタ回路のうちいずれか一方のフライングキャパシタ回路のみに対して、複数の制御信号のうち一部の制御信号を遅延させる。

この態様によれば、一部の制御信号が遅延されることによって、フライングキャパシタ回路のコンデンサの充放電量が変化し、コンデンサの両端電圧を調整することができる。

第９態様に係る制御方法は、電力変換装置（１）が有する一対のフライングキャパシタ回路（第１フライングキャパシタ回路１０と第２フライングキャパシタ回路２０の組、第３フライングキャパシタ回路３０と第４フライングキャパシタ回路４０の組）の制御方法である。一対のフライングキャパシタ回路の各々は、コンデンサ（Ｃ１１，Ｃ２１，Ｃ３１，Ｃ４１）と、コンデンサ（Ｃ１１，Ｃ２１，Ｃ３１，Ｃ４１）と電気的に接続される複数のスイッチング素子（Ｑ１１〜Ｑ１４，Ｑ２１〜Ｑ２４，Ｑ３１〜Ｑ３４，Ｑ４１〜Ｑ４４）と、を有する。一対のフライングキャパシタ回路は、直流電源（１０１）の出力端間に電気的に並列接続されている。制御方法は、出力制御処理と、遅延処理と、を含む。出力制御処理では、一対のフライングキャパシタ回路の各々に対して、複数のスイッチング素子を個別に制御する複数の制御信号を出力する。遅延処理では、一対のフライングキャパシタ回路のうち少なくともいずれか一方のフライングキャパシタ回路に対して、複数の制御信号のうち一部の制御信号を遅延させる。

この態様によれば、一部の制御信号が遅延されることによって、フライングキャパシタ回路のコンデンサの充放電量が変化し、コンデンサの両端電圧を調整することができる。

第１０態様に係るプログラムは、コンピュータシステムに、第９態様の制御方法を実行させる。

この態様によれば、一部の制御信号が遅延されることによって、フライングキャパシタ回路のコンデンサの充放電量が変化し、コンデンサの両端電圧を調整することができる。

１ 電力変換装置
１０ 第１フライングキャパシタ回路（フライングキャパシタ回路）
２０ 第２フライングキャパシタ回路（フライングキャパシタ回路）
３０ 第３フライングキャパシタ回路（フライングキャパシタ回路）
４０ 第４フライングキャパシタ回路（フライングキャパシタ回路）
５０ 第１出力スイッチ回路
６０ 第２出力スイッチ回路
７０ 第３出力スイッチ回路
８０ 第４出力スイッチ回路
Ｃ１１，Ｃ２１，Ｃ３１，Ｃ４１ コンデンサ
Ｑ１１〜Ｑ１４，Ｑ２１〜Ｑ２４，Ｑ３１〜Ｑ３４，Ｑ４１〜Ｑ４４ スイッチング素子
Ｓ１１〜Ｓ１４，Ｓ２１〜Ｓ２４，Ｓ３１〜Ｓ３４，Ｓ４１〜Ｓ４４ 制御信号
Ｐ１１，Ｐ２１，Ｐ３１，Ｐ４１ 出力端
Ｐ６１ 出力端子（第１出力端子）
Ｐ６２ 出力端子（第２出力端子）

Claims (10)

1. 一対のフライングキャパシタ回路と、前記一対のフライングキャパシタ回路を制御する制御回路と、を備え、
   前記一対のフライングキャパシタ回路の各々は、コンデンサと、前記コンデンサと電気的に接続される複数のスイッチング素子と、を有し、
   前記一対のフライングキャパシタ回路は、直流電源の出力端間に電気的に並列接続されており、
   前記制御回路は、
   前記一対のフライングキャパシタ回路の各々に対して、前記複数のスイッチング素子を個別に制御する複数の制御信号を出力するように構成され、
   動作モードとして、前記一対のフライングキャパシタ回路のうち少なくともいずれか一方のフライングキャパシタ回路に対して、前記複数の制御信号のうち一部の制御信号を遅延させる遅延モードを有する、
   電力変換装置。
2. 前記一対のフライングキャパシタ回路を２組備え、
   前記２組の一対のフライングキャパシタ回路は、
   第１フライングキャパシタ回路、及び第２フライングキャパシタ回路の組と、
   第３フライングキャパシタ回路、及び第４フライングキャパシタ回路の組と、を含み、
   前記直流電源の出力端間に、高電位側の前記第１フライングキャパシタ回路と低電位側の前記第４フライングキャパシタ回路との直列回路、及び高電位側の前記第３フライングキャパシタ回路と低電位側の前記第２フライングキャパシタ回路との直列回路が並列接続され、
   前記第１フライングキャパシタ回路及び前記第４フライングキャパシタ回路の接続点と、前記第３フライングキャパシタ回路及び前記第２フライングキャパシタ回路の接続点と、が電気的に接続されている、
   請求項１に記載の電力変換装置。
3. 前記第１フライングキャパシタ回路の出力端と、第１出力端子と、の間に電気的に接続された第１出力スイッチ回路と、
   前記第２フライングキャパシタ回路の出力端と、第２出力端子と、の間に電気的に接続された第２出力スイッチ回路と、
   前記第３フライングキャパシタ回路の出力端と、前記第２出力端子と、の間に電気的に接続された第３出力スイッチ回路と、
   前記第４フライングキャパシタ回路の出力端と、前記第１出力端子と、の間に電気的に接続された第４出力スイッチ回路と、を更に備える
   請求項２に記載の電力変換装置。
4. 前記制御回路は、前記遅延モードでは、前記一対のフライングキャパシタ回路のうち少なくとも一方のフライングキャパシタ回路が有する前記コンデンサの両端電圧に基づいて、前記一部の制御信号を遅延させる、
   請求項１〜３のいずれか１項に記載の電力変換装置。
5. 前記一部の制御信号の遅延時間は、前記複数のスイッチング素子のデッドタイムよりも短い、
   請求項１〜４のいずれか１項に記載の電力変換装置。
6. 前記制御回路は、前記一部の制御信号の遅延時間を変更可能に構成されている、
   請求項１〜５のいずれか１項に記載の電力変換装置。
7. 前記制御回路は、前記遅延モードでは、前記一対のフライングキャパシタ回路の両方に対して、前記複数の制御信号のうち前記一部の制御信号を遅延させる、
   請求項１〜６のいずれか１項に記載の電力変換装置。
8. 前記制御回路は、前記遅延モードでは、前記一対のフライングキャパシタ回路のうちいずれか一方のフライングキャパシタ回路のみに対して、前記複数の制御信号のうち前記一部の制御信号を遅延させる、
   請求項１〜６のいずれか１項に記載の電力変換装置。
9. 電力変換装置が有する一対のフライングキャパシタ回路の制御方法であって、
   前記一対のフライングキャパシタ回路の各々は、コンデンサと、前記コンデンサと電気的に接続される複数のスイッチング素子と、を有し、
   前記一対のフライングキャパシタ回路は、直流電源の出力端間に電気的に並列接続されており、
   前記一対のフライングキャパシタ回路の各々に対して、前記複数のスイッチング素子を個別に制御する複数の制御信号を出力する出力制御処理と、
   前記一対のフライングキャパシタ回路のうち少なくともいずれか一方のフライングキャパシタ回路に対して、前記複数の制御信号のうち一部の制御信号を遅延させる遅延処理と、を含む、
   制御方法。
10. コンピュータシステムに、請求項９に記載の制御方法を実行させるためのプログラム。

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