JP2020087981A - Via wiring forming substrate, via wiring forming substrate manufacturing method, and semiconductor device mounting component manufacturing method - Google Patents
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Abstract
Description
本発明は、ビア配線形成用基板及びビア配線形成用基板の製造方法並びに半導体装置実装部品に関する。 The present invention relates to a via wiring forming substrate, a method for manufacturing a via wiring forming substrate, and a semiconductor device mounting component.
従来より、携帯端末や情報家電分野において、小型軽量化や高機能化、さらには高速化及び高周波数化の要求に対応するため、半導体チップを内蔵する多層基板構造が必要となる。このような半導体チップを内蔵した多層基板構造とする技術として、高密度配線に対応するために、半導体チップの領域外にも再配線層が形成されるファンアウト・ウェハレベルパッケージ（Fan-out Wafer-Level Package:ＦＯ−ＷＬＰ）が注目されている。 2. Description of the Related Art Conventionally, in the field of mobile terminals and information home appliances, in order to meet the demands for smaller size, lighter weight, higher functionality, higher speed and higher frequency, a multilayer substrate structure incorporating a semiconductor chip is required. As a technology for forming a multilayer substrate structure with such a semiconductor chip built-in, a fan-out wafer level package (Fan-out Wafer package) in which a rewiring layer is formed outside the semiconductor chip area in order to support high-density wiring. -Level Package: FO-WLP) is receiving attention.
このようなＦＯ−ＷＬＰとしては、ウェハから切り出された半導体チップが隙間をあけて配列された状態で一体化されたもの（以下「疑似ウェハ」という）をまず準備し、この疑似ウェハ上に再配線層を形成し、再配線層が形成された後に疑似ウェハを切断して個々のパッケージを得る手法（チップファースト（Chip-first））が提案されている（特許文献１参照）。 As such an FO-WLP, semiconductor chips cut out from a wafer and integrated in a state in which they are arranged with a gap therebetween (hereinafter referred to as "pseudo wafer") are first prepared and then re-assembled on this pseudo wafer. A method (Chip-first) in which a wiring layer is formed and a pseudo wafer is cut after a rewiring layer is formed to obtain individual packages has been proposed (see Patent Document 1).
また、量産化されているＦＯ−ＷＬＰの一つとして、ＩｎＦＯ(Integrated Fan-Out)と呼ばれる手法がある（特許文献２参照）。この手法では、サポート基板１０２上に設けた内部配線層１０４上に柱状の電気コネクタ１０８を設け（ＦＩＧ．１Ｂ）、電気コネクタ１０８の間の内部配線層１０４上に、電気コネクタ１１２を有する第1の半導体チップ１１０を能動面を上にして設置し（ＦＩＧ．１Ｃ）、電気コネクタ１０８及び半導体チップ１１０をモールド材１１４でモールドし、硬化した後（ＦＩＧ．１Ｄ）、電気コネクタ１０８の上端面１０８Ａ及び半導体チップ１１０の電気コネクタ１１２の上端面１１２Ａを露出するようにモールド材１１４を研磨し、電気コネクタ１０８及び１１２をスルーモールディングビアとする（ＦＩＧ．１Ｅ）。次いで、スルーモールディングビアである電気コネクタ１０８及び１１２に接続する内部配線層（再配線層）１１６を設け、この上に電気コネクタ１１８を形成し（ＦＩＧ．１Ｆ）、この上に第２の半導体チップ１２０を実装する（ＦＩＧ．１Ｇ）。 Further, as one of mass-produced FO-WLPs, there is a method called InFO (Integrated Fan-Out) (see Patent Document 2). In this method, the columnar electrical connector 108 is provided on the internal wiring layer 104 provided on the support substrate 102 (FIG. 1B), and the first electrical connector 112 is provided on the internal wiring layer 104 between the electrical connectors 108. The semiconductor chip 110 of FIG. 1 is installed with the active surface facing upward (FIG. 1C), the electrical connector 108 and the semiconductor chip 110 are molded with the molding material 114, and after curing (FIG. 1D), the upper end surface 108A of the electrical connector 108. The molding material 114 is polished so that the upper end surface 112A of the electric connector 112 of the semiconductor chip 110 is exposed, and the electric connectors 108 and 112 are used as through molding vias (FIG. 1E). Next, an internal wiring layer (rewiring layer) 116 connected to the electrical connectors 108 and 112 which are through molding vias is provided, and an electrical connector 118 is formed on this (FIG. 1F), and a second semiconductor chip is formed on this. 120 is mounted (FIG. 1G).
この手法では、柱状の電気コネクタ１０８と、半導体チップ１１０上の電気コネクタ１１２とを一緒にモールドし、その後上端面を研磨で露出する必要があり、高密度配線になるほど困難性を伴い、また、再配線層との接続にも困難性を伴う。また、柱状の電気コネクタ１０８の高さは、１５０〜２００μｍ程度が限界であり、半導体チップ１１０の高さが大きい場合には製造上困難となる可能性がある。さらに、最初に半導体チップを複数実装する場合、半導体チップの高さが異なると、一方の半導体チップの電気コネクタを柱状にするなどの必要があり、対応が困難となるという問題もある。 In this method, it is necessary to mold the columnar electrical connector 108 and the electrical connector 112 on the semiconductor chip 110 together, and then expose the upper end surface by polishing, which is difficult as the density of wiring becomes higher, and Difficulty is involved in connection with the redistribution layer. Further, the height of the columnar electrical connector 108 is limited to about 150 to 200 μm, which may be difficult to manufacture when the height of the semiconductor chip 110 is large. Further, when a plurality of semiconductor chips are first mounted, if the heights of the semiconductor chips are different, it is necessary to make the electric connector of one of the semiconductor chips into a columnar shape, which is difficult to handle.
本発明は、上述した課題を解消し、柱状の電気コネクタを予め作る必要がなく、高さの異なる半導体チップも同時に実装できるビア配線形成用基板及びその製造方法並びにこれを用いて製造した半導体装置実装部品を提供することを目的とする。 The present invention solves the above-mentioned problems and eliminates the need for preliminarily forming a columnar electrical connector, and also allows a semiconductor chip having different heights to be mounted at the same time, a method for manufacturing the same, and a semiconductor device manufactured using the same. The purpose is to provide mounted components.
前記目的を達成する本発明の第１の態様は、少なくとも一つの半導体チップを実装するためのビア配線形成用基板であって、サポート基板と、前記サポート基板上に設けられた剥離可能接着剤層と、前記剥離可能接着剤層上に設けられた第1絶縁層と、前記第１絶縁層上に積層された第２絶縁層と、を具備し、前記第１絶縁層および前記第２絶縁層には、前記半導体チップの複数の接続端子のそれぞれに対応し且つ前記接続端子と接続するビア配線を形成可能なビア配線形成用ビアが前記第１絶縁層および前記第２絶縁層のみを位置ずれなしに貫通して形成されていることを特徴とするビア配線形成用基板にある。 A first aspect of the present invention that achieves the above object is a via wiring forming substrate for mounting at least one semiconductor chip, comprising: a support substrate; and a peelable adhesive layer provided on the support substrate. And a first insulating layer provided on the peelable adhesive layer, and a second insulating layer laminated on the first insulating layer, the first insulating layer and the second insulating layer A via wiring forming via corresponding to each of the plurality of connection terminals of the semiconductor chip and capable of forming a via wiring connected to the connection terminal is displaced only in the first insulating layer and the second insulating layer. It is a substrate for forming via wiring, which is characterized in that it is formed so as to penetrate therethrough.
本発明の第２の態様は、前記第２絶縁層が低流動性接着材からなることを特徴とする第１の態様に記載のビア配線形成用基板にある。 A second aspect of the present invention is the via wiring forming substrate according to the first aspect, characterized in that the second insulating layer is made of a low-fluidity adhesive.
本発明の第３の態様は、前記第１絶縁層がエポキシ系封止材料からなることを特徴とする第１又は２の態様に記載のビア配線形成用基板にある。 A third aspect of the present invention is the via wiring forming substrate according to the first or second aspect, wherein the first insulating layer is made of an epoxy-based encapsulating material.
本発明の第４の態様は、第１サポート基板と、この上に形成された第１剥離可能接着剤層と、この上に形成された第１金属層と、この上に形成された前記第１金属層とはエッチング特性の異なる第２金属層とが積層された積層基板を用意する工程と、前記第２金属層にレジスト層を設け、前記レジスト層に複数の第１ビア形成用孔を所定パターンで形成する工程と、前記レジスト層の前記ビア形成用孔を介して、前記第１金属層をエッチングストップ層として前記第２金属層に前記第１ビア形成用孔に連通する第２ビア形成用孔を形成する工程と、前記第１ビア形成用孔および前記第２ビア形成用孔の中に前記第２金属層とエッチング特性が異なる第３金属を埋め込み金属柱を形成する工程と、前記レジスト層を剥離する工程と、前記第２金属層上に、前記金属柱を埋め込む第１絶縁層を形成する工程と、前記第１絶縁層の表面を研磨して前記金属柱の第１端面を露出する工程と、前記第１絶縁層および前記金属柱の上に第２剥離可能接着剤層を介して第２サポート基板を接着する工程と、前記第１剥離可能接着剤層および前記第１サポート基板を剥離する工程と、前記第１金属層を除去して前記第１金属層および前記第３金属柱の前記第１端面とは反対側の第２端面を露出する工程と、前記第３金属柱および前記第１絶縁層をエッチングストップ層として前記第１金属層をエッチング除去する工程と、前記第１絶縁層上に第２絶縁層を設けて前記第３金属柱を埋め込む工程と、前記第２絶縁層の表面を研磨して前記第３金属柱の前記第２端面を露出する工程と、前記第１絶縁層および前記第２絶縁層をエッチングストップ層として前記第３金属柱をエッチング除去してビア配線形成用ビアを形成する工程と、を具備することを特徴とするビア配線形成用基板の製造方法にある。 A fourth aspect of the present invention is directed to a first support substrate, a first peelable adhesive layer formed on the first support substrate, a first metal layer formed on the first support substrate, and the first metal layer formed on the first metal layer. A step of preparing a laminated substrate in which a second metal layer having a different etching characteristic from the first metal layer is laminated, a resist layer is provided on the second metal layer, and a plurality of first via formation holes are formed in the resist layer. A second via that communicates with the first via forming hole in the second metal layer using the first metal layer as an etching stop layer through the step of forming a predetermined pattern and the via forming hole of the resist layer. Forming a formation hole, and forming a metal pillar in which a third metal having an etching characteristic different from that of the second metal layer is embedded in the first via formation hole and the second via formation hole, A step of peeling the resist layer, a step of forming a first insulating layer on the second metal layer for embedding the metal pillar, and a step of polishing the surface of the first insulating layer to form a first end surface of the metal pillar. A step of exposing the first support layer to the first insulating layer and the metal pillar via a second peelable adhesive layer, and the first peelable adhesive layer and the first peelable adhesive layer. A step of peeling the support substrate, a step of removing the first metal layer to expose a second end surface of the first metal layer and the third metal pillar opposite to the first end surface, and the third Etching away the first metal layer using the metal pillar and the first insulating layer as an etching stop layer; providing a second insulating layer on the first insulating layer and burying the third metal pillar; A step of polishing the surface of the second insulating layer to expose the second end face of the third metal pillar, and etching and removing the third metal pillar using the first insulating layer and the second insulating layer as etching stop layers. And a step of forming a via wiring forming via, and a method of manufacturing a via wiring forming substrate.
本発明の第５の態様は、前記第２絶縁層が低流動性接着材からなることを特徴とする第４の態様に記載のビア配線形成用基板の製造方法にある。 A fifth aspect of the present invention is the method for manufacturing a via wiring forming substrate according to the fourth aspect, characterized in that the second insulating layer is made of a low-fluidity adhesive.
本発明の第６の態様は、前記第１絶縁層がエポキシ系封止材料からなることを特徴とする請求項４又は５記載のビア配線形成用基板の製造方法にある。 A sixth aspect of the present invention is the method for manufacturing a via wiring forming substrate according to claim 4 or 5, wherein the first insulating layer is made of an epoxy-based encapsulating material.
本発明の第７の態様は、前記第１金属層がニッケル又はニッケル合金からなり、第２金属層が銅又は銅合金からなることを特徴とする第４〜６の何れかの態様に記載のビア配線形成用基板の製造方法にある。 7th aspect of this invention WHEREIN: The said 1st metal layer consists of nickel or a nickel alloy, and a 2nd metal layer consists of copper or a copper alloy, The any one of the aspects 4-6 characterized by the above-mentioned. A method for manufacturing a via wiring forming substrate.
本発明の第８の態様は、前記金属柱がニッケル又はニッケル合金からなることを特徴とする第４〜７の何れかの態様に記載のビア配線形成用基板の製造方法にある。 An eighth aspect of the present invention is the method for manufacturing a via wiring forming substrate according to any one of the fourth to seventh aspects, wherein the metal pillar is made of nickel or a nickel alloy.
第１〜３の何れかの態様に記載のビア配線形成用基板又は第４〜８の何れかの態様に記載のビア配線形成用基板の製造方法で製造したビア配線形成用基板を用意する工程と、前記ビア配線形成用基板の前記第２絶縁層上に、接続端子を銅端子とした半導体チップを用意し、前記銅端子を前記ビア配線用基板の前記ビア配線形成用ビアに対向させた状態で前記第２絶縁層上に前記半導体チップを接着剤を介して接合する工程と、前記半導体チップを埋め込む第３絶縁層を形成する工程と、前記第２剥離可能接着剤および前記第２サポート基板を剥離する工程と、前記ビア配線形成用ビアの前記半導体チップが設けられた側とは反対側から前記ビア配線形成用ビアを銅で埋め込んで前記銅端子と接続するビア配線を形成する工程と、を具備することを特徴とする半導体チップの実装方法にある。 A step of preparing a via wiring formation substrate according to any one of the first to third aspects or a via wiring formation substrate manufactured by the method for manufacturing a via wiring formation substrate according to any one of the fourth to eighth aspects And a semiconductor chip having a copper terminal as a connection terminal is prepared on the second insulating layer of the via wiring forming substrate, and the copper terminal is opposed to the via wiring forming via of the via wiring forming substrate. Bonding the semiconductor chip on the second insulating layer with an adhesive in a state, forming a third insulating layer for embedding the semiconductor chip, the second peelable adhesive and the second support A step of separating the substrate, and a step of forming a via wiring connecting to the copper terminal by burying the via wiring forming via with copper from the side of the via wiring forming via opposite to the side where the semiconductor chip is provided. And a semiconductor chip mounting method characterized by comprising:
以上説明したように、本発明によると、柱状の電気コネクタを予め作る必要がなく、高さの異なる半導体チップも同時に実装できるビア配線形成用基板及びその製造方法並びにこれを用いて製造した半導体装置実装部品を提供することができる。 As described above, according to the present invention, it is not necessary to preliminarily form a columnar electrical connector, and a via wiring forming substrate capable of simultaneously mounting semiconductor chips having different heights, a method of manufacturing the same, and a semiconductor device manufactured using the same. Mounting components can be provided.
以下、本発明をさらに詳細に説明する。
（実施形態１）
図１には、本実施形態に係るビア配線形成用基板の断面図、図２〜図３は、ビア配線形成用基板の製造プロセスを示す断面図である。
Hereinafter, the present invention will be described in more detail.
(Embodiment 1)
FIG. 1 is a sectional view of a via wiring forming substrate according to the present embodiment, and FIGS. 2 to 3 are sectional views showing a manufacturing process of the via wiring forming substrate.
これらの図面に示すように、ビア配線形成用基板１は、サポート基板１１と、サポート基板１１の片側に設けられた剥離可能接着剤層１２と、剥離可能接着剤層１２上に設けられた第１絶縁層１３と、第１絶縁層１３上に設けられた第２絶縁層１４とを具備し、第１絶縁層１３および第２絶縁層１４のみを貫通する複数のビア配線形成用ビア１５が形成されている。 As shown in these drawings, the via wiring forming substrate 1 includes a support substrate 11, a peelable adhesive layer 12 provided on one side of the support substrate 11, and a peelable adhesive layer 12 provided on the peelable adhesive layer 12. A plurality of via wiring forming vias 15 each including the first insulating layer 13 and the second insulating layer 14 provided on the first insulating layer 13 and penetrating only the first insulating layer 13 and the second insulating layer 14; Has been formed.
ビア配線形成用ビア１５は、ビア配線を形成するための孔であり、例えば、製造予定のＦＯ−ＷＬＰに実装する半導体チップの接続端子の位置、および実装した半導体チップの周囲に設けられるビア配線の位置に合わせて形成されたものである。 The via wiring forming via 15 is a hole for forming a via wiring, and for example, the position of the connection terminal of the semiconductor chip to be mounted on the FO-WLP to be manufactured and the via wiring provided around the mounted semiconductor chip. It is formed according to the position of.
ビア配線形成用ビア１５は、サポート基板１１と、サポート基板１１の片側に設けられた剥離可能接着剤層１２に影響せずに、第１絶縁層１３および第２絶縁層１４のみを貫通しており、第１絶縁層１３および第２絶縁層１４を位置ずれなしに貫通して設けられている。ここで、位置ずれなしに貫通しているとは、ビア配線形成用ビア１５の第１絶縁層１３を貫通するビア１５ａと第２絶縁層１４を貫通するビア１５ｂとが、位置ずれすることなく一体的に連続して形成されている状態をいう。 The via wiring forming via 15 penetrates only the first insulating layer 13 and the second insulating layer 14 without affecting the support substrate 11 and the peelable adhesive layer 12 provided on one side of the support substrate 11. The first insulating layer 13 and the second insulating layer 14 are provided so as to pass through without displacement. Here, "through without displacement" means that the via 15a penetrating the first insulating layer 13 and the via 15b penetrating the second insulating layer 14 of the via wiring forming via 15 are not displaced. A state in which they are formed integrally and continuously.
第１絶縁層１３および第２絶縁層１４は、これのみでは自立できず、サポート基板１１でサポートされている必要があり、また、第１絶縁層１３および第２絶縁層１４は素材が異なり、機械的特性、加工特性などが異なるものであるので、ドリル加工やレーザー加工では形成することができない。このようなサポート基板１１でサポートされた第１絶縁層１３および第２絶縁層１４のみを貫通するビア配線形成用ビア１５は、以下のような新規なフォトリソグラフィープロセスで形成することができる。 The first insulating layer 13 and the second insulating layer 14 cannot stand alone by this, and need to be supported by the support substrate 11, and the first insulating layer 13 and the second insulating layer 14 are made of different materials, Since mechanical characteristics and processing characteristics are different, it cannot be formed by drilling or laser processing. The via wiring forming via 15 penetrating only the first insulating layer 13 and the second insulating layer 14 supported by the support substrate 11 can be formed by the following novel photolithography process.
ここで、ビア配線形成用ビア１５は、サポート基板１１上に支持された状態の第１絶縁層１３および第２絶縁層１４にフォトリソグラフィープロセスで形成されたものと同等の精度となるので、位置精度がよく、ドリル加工より微細な孔径且つピッチで形成することが可能である。ビア配線形成用ビア１５は、直径が１５μｍ〜７０μｍのストレートビアであり、位置精度がフォトリソグラフィー精度である。具体的には、例えば、±５μｍ以下である。 Here, the via wiring forming via 15 has the same accuracy as that formed in the first insulating layer 13 and the second insulating layer 14 supported on the support substrate 11 by the photolithography process, It is highly accurate and can be formed with a finer hole diameter and pitch than by drilling. The via wiring forming via 15 is a straight via having a diameter of 15 μm to 70 μm, and the positional accuracy is photolithographic accuracy. Specifically, for example, it is ±5 μm or less.
第１絶縁層１３および第２絶縁層１４は、これのみでは自立できず、サポート基板１１でサポートされている必要があり、また、第１絶縁層１３および第２絶縁層１４のみをドリル加工やレーザー加工してビア配線形成用ビア１７を形成することができない。また、たとえドリル加工で形成しても、直径が７５μｍ程度までであり、加工精度が±５μｍであるから、７０μｍ以下の貫通孔は形成できず、また、位置制度は±１０μｍ程度となる。また、レーザー加工によると、テーパー形状の孔が形成できてしまい、ストレート孔は形成できない。さらに、サポート基板１１にもダメージを与える可能性があり、サポート基板１１の繰り返し使用の妨げになる。 The first insulating layer 13 and the second insulating layer 14 cannot stand alone by themselves, and need to be supported by the support substrate 11. Further, only the first insulating layer 13 and the second insulating layer 14 are drilled or The via 17 for forming via wiring cannot be formed by laser processing. Even if it is formed by drilling, the diameter is up to about 75 μm and the processing accuracy is ±5 μm, so a through hole of 70 μm or less cannot be formed, and the positional accuracy is about ±10 μm. Further, laser processing makes it possible to form tapered holes, and it is not possible to form straight holes. Furthermore, the support substrate 11 may be damaged, which hinders repeated use of the support substrate 11.
また、ビア配線形成用ビア１５はフォトリソグラフィープロセスで形成したレジストを利用して金属層のエッチング・めっき金属のエッチングで形成されるので、機械加工とは異なり、ビア数が多数となっても大きなコスト増にはならないという利点がある。また、ドリル加工やレーザー加工とは異なり、第１絶縁層１３および第２絶縁層１４の加工性に影響されず、フォトリソグラフィープロセスの精度で高精度に形成することができ、逆に、第１絶縁層１３および第２絶縁層１４の素材選定の自由度も大きい。 Further, since the via wiring forming via 15 is formed by etching the metal layer and etching the plated metal by using the resist formed by the photolithography process, it is large even if the number of vias is large unlike machining. It has the advantage of not increasing costs. Further, unlike drilling or laser processing, it can be formed with high accuracy by the photolithography process without being affected by the workability of the first insulating layer 13 and the second insulating layer 14, and conversely, the first The degree of freedom in selecting materials for the insulating layer 13 and the second insulating layer 14 is large.
ビア配線形成用ビア１５の孔径および最小ピッチは、ドリル加工では困難な微小領域を想定しているが、ドリル加工が可能な領域としてもよい。ビア配線形成用ビア１５の孔径は、例えば、１５μｍ〜７０μｍ、好ましくは、２０μｍ〜５０μｍであり、最小ピッチは、５０μｍ〜２００μｍである。 The hole diameter and the minimum pitch of the via wiring forming vias 15 are assumed to be minute regions that are difficult to drill, but may be drillable regions. The hole diameter of the via wiring forming via 15 is, for example, 15 μm to 70 μm, preferably 20 μm to 50 μm, and the minimum pitch is 50 μm to 200 μm.
サポート基板１１は、製造プロセスでのハンドリング性を高めるために一時的に用いられる基板で、再利用可能なものである。機械的強度があり、熱膨張係数が小さくて寸法安定性の高く、また、フォトリソグラフィープロセスで使用するエッチング液に対する耐性を有す得る材料を用いればよい。また、剥離可能接着剤層１２が光照射による剥離するものである場合には、使用波長に対して透明である必要があるが、加熱によって剥離するものである場合には、透明である必要はない。サポート基板１１としては、例えば、ガラス板、金属板、樹脂板などを用いることができ、ガラス板が好適である。 The support substrate 11 is a substrate that is temporarily used to enhance the handling property in the manufacturing process and is reusable. A material that has mechanical strength, a small coefficient of thermal expansion, high dimensional stability, and resistance to the etching solution used in the photolithography process may be used. Further, when the peelable adhesive layer 12 is peeled by light irradiation, it needs to be transparent to the used wavelength, but when it is peeled by heating, it need not be transparent. Absent. As the support substrate 11, for example, a glass plate, a metal plate, a resin plate or the like can be used, and a glass plate is preferable.
剥離可能接着剤層１２は、製造プロセスでは剥離しないが、必要なときに光照射や加熱などにより剥離可能なものである。このような機能を有するものであれば、特に限定されないが、例えば、紫外線（ＵＶ）照射により剥離可能なものとして、ＪＶ剥離テープ ＳＥＬＦＡ−ＳＥ（積水化学社製）などを用いることができる。また、加熱により剥離可能となるものとしては、接着剤中に所定温度の加熱により膨張する発泡剤が含有されたものなどを挙げることができる。 The peelable adhesive layer 12 does not peel in the manufacturing process, but can be peeled by irradiation with light or heating when necessary. It is not particularly limited as long as it has such a function, but for example, JV peeling tape SELFA-SE (manufactured by Sekisui Chemical Co., Ltd.) or the like can be used as a material that can be peeled by irradiation with ultraviolet rays (UV). Examples of the material that can be peeled off by heating include an adhesive containing a foaming agent that expands when heated at a predetermined temperature.
第１絶縁層１３は、エポキシ樹脂などの熱硬化性樹脂にシリカなどの無機系のフィラーを充填した低熱膨張係数の熱硬化性樹脂などで形成することができ、特にエポキシ系封止樹脂を用いることができる。何れにしても、マスクを介して部分的に感光し、未露光部を現像除去することが可能な感光性レジスト樹脂などではなく、配線基板の構造体として利用できる耐久性を有する絶縁材料からなる。よって、第１絶縁層１３に直接フォトリソグラフィーによってエッチング等により貫通孔を形成することはできない。 The first insulating layer 13 can be formed of a thermosetting resin having a low coefficient of thermal expansion obtained by filling a thermosetting resin such as an epoxy resin with an inorganic filler such as silica, and an epoxy sealing resin is particularly used. be able to. In any case, it is made of a durable insulating material that can be used as a structure of a wiring board, rather than a photosensitive resist resin that can be partially exposed through a mask and develop and remove an unexposed portion. .. Therefore, the through holes cannot be formed in the first insulating layer 13 directly by photolithography by etching or the like.
第１絶縁層１３上には第２絶縁層１４が存在するので、半導体チップを実装しても半導体チップのアクティブ面と直接接触しないので、低不純物、ハロゲンフリーのものを必ずしも用いる必要はないが、微小ピッチでビア配線形成用ビア１５を形成するので、微小フィラーが充填された熱硬化性樹脂材料を用いるのが好ましい。フィラーの最大粒径としては、２０μｍ〜３０μｍ程度のものを用いるのが好ましい。 Since the second insulating layer 14 is present on the first insulating layer 13, even if the semiconductor chip is mounted, it does not come into direct contact with the active surface of the semiconductor chip. Since the via wiring forming vias 15 are formed with a fine pitch, it is preferable to use a thermosetting resin material filled with a fine filler. The maximum particle size of the filler is preferably about 20 μm to 30 μm.
第２絶縁層１４は、フィラーを含有しない又はフィラーの充填量が第１絶縁層１３より少なく、第１絶縁層１３より低弾性率を有する熱硬化性又は熱可塑性樹脂材料を用いる。これは第１絶縁層１３の上層として設けられて半導体チップが直接接合される第２絶縁層１４を第１絶縁層１３より低弾力性とするためである。また、第２絶縁層１４は、実装される半導体チップの能動面と直接接触するので、低不純物、ハロゲンフリーのものを用いる。 The second insulating layer 14 uses a thermosetting or thermoplastic resin material that does not contain a filler or has a smaller filler filling amount than the first insulating layer 13 and a lower elastic modulus than the first insulating layer 13. This is because the second insulating layer 14 provided as an upper layer of the first insulating layer 13 and directly bonded to the semiconductor chip has lower elasticity than the first insulating layer 13. Since the second insulating layer 14 is in direct contact with the active surface of the semiconductor chip to be mounted, a low impurity, halogen-free material is used.
このような特性を有する樹脂材料として、一般的な接着剤よりも低流動性の接着樹脂を用いることができ、例えば、エポキシ系樹脂、フェノール系樹脂またはポリイミド系樹脂などの接着樹脂を用いた接着樹脂層とすることができる。 As a resin material having such characteristics, an adhesive resin having a lower fluidity than a general adhesive can be used. For example, an adhesive resin such as an epoxy resin, a phenol resin or a polyimide resin is used for adhesion. It can be a resin layer.
このような第２絶縁層１４を設けることにより、後述するように、半導体チップを第２絶縁層１４に接合した後、半導体チップをモールドした際に、第１絶縁層１３に直接接合した場合と比較して低弾性を有する第２絶縁層１４に接着されているので、クラックが入り難いという利点がある。逆に、第１絶縁層１３に半導体チップを直接接合してモールドすると、第１絶縁層１３が剛直過ぎるため、クラックが入る虞があり、上記本発明の構成は、このような問題点を解決するものである。 By providing such a second insulating layer 14, as will be described later, when a semiconductor chip is bonded to the second insulating layer 14 and then the semiconductor chip is molded, the semiconductor chip is directly bonded to the first insulating layer 13. In comparison, since it is adhered to the second insulating layer 14 having low elasticity, there is an advantage that cracks are unlikely to occur. On the contrary, when the semiconductor chip is directly bonded to the first insulating layer 13 and molded, the first insulating layer 13 may be too rigid, and thus cracks may occur. The configuration of the present invention solves such a problem. To do.
かかる接着樹脂層は、接着樹脂を印刷したり、シート状としたものを貼付したりすることにより形成することができる。 Such an adhesive resin layer can be formed by printing an adhesive resin or sticking a sheet-shaped one.
第２絶縁層１４は、後述するように、半導体チップの能動面と接着される面であり、能動面の凹凸に追従するような適正な流動性が必要であるが、流動性が大きすぎると、ビア配線形成用ビア１５内に入り込んでしまうので、適正な弾性、流動性の樹脂を用いるのが好ましい。本実施形態では、第２絶縁層１４は、一般的な接着剤より低流動性のノンフロー接着剤層（ＮＦＡ）とした。この場合、例えば、市販の低弾性のダイボンディングフィルム、例えば、ＨＳシリーズ（日立化成社製）を用いることができる。 As will be described later, the second insulating layer 14 is a surface that is bonded to the active surface of the semiconductor chip, and must have proper fluidity so as to follow the irregularities of the active surface, but if the fluidity is too large. It is preferable to use a resin having appropriate elasticity and fluidity because it will enter the via wiring forming via 15. In this embodiment, the second insulating layer 14 is a non-flow adhesive layer (NFA) having a lower fluidity than a general adhesive. In this case, for example, a commercially available low-elasticity die bonding film, for example, HS series (manufactured by Hitachi Chemical Co., Ltd.) can be used.
ビア配線形成用ビア１５は、後述する製造プロセスで示すように、フォトリソグラフィーで形成されたビアと同等な穴径及びピッチで形成できるが、深さ（アスペクト比）及び穴径の深さ方向の均一性は、第１絶縁層１３及び第２絶縁層１４に直接、フォトリソグラフィープロセスで加工したものより良好なものとなる。なお、サポート基板１１が存在するので、レーザー加工やドリル加工で形成するのは不可能であるが、サポート基板がない状態で加工できたとしても、これらの加工によるビアより、微細な穴径且つピッチのビアが可能であり、深さ（アスペクト比）及び深さ方向に亘って穴径が均一である良好なものとなる。 The via wiring forming vias 15 can be formed with a hole diameter and pitch equivalent to those of vias formed by photolithography, as will be described later in a manufacturing process, but the depth (aspect ratio) and the depth direction of the hole diameter are different. The uniformity is better than that obtained by directly processing the first insulating layer 13 and the second insulating layer 14 by a photolithography process. Since the support substrate 11 exists, it is impossible to form it by laser processing or drilling. However, even if the support substrate 11 can be processed without the support substrate, the vias formed by these processes have finer hole diameters and Vias with a pitch are possible, and the hole (hole diameter) is uniform throughout the depth (aspect ratio) and the depth direction.
ビア配線形成用ビア１５は、実装予定の半導体チップの端子配置及び寸法並びにその周囲に設ける予定の柱状ビア配線の配置及び寸法に合わせて形成するものであり、孔径が異なるものがパターニングされた複数は位置されるものであるので、孔径やピッチは一概には限定されないが、孔径が１５μｍ〜７０μｍ、好ましくは、２０μｍ〜５０μｍ、最小ピッチが、５０μｍ〜２００μｍ、好ましくは、５０μｍ〜１２０μｍ、さらに好ましくは、５０μｍ〜１００μｍである。 The via wiring forming vias 15 are formed in accordance with the terminal arrangement and dimensions of the semiconductor chip to be mounted and the arrangement and dimensions of the columnar via wirings to be provided around the semiconductor chip. A plurality of via holes having different hole diameters are patterned. Since it is located, the hole diameter and the pitch are not generally limited, but the hole diameter is 15 μm to 70 μm, preferably 20 μm to 50 μm, and the minimum pitch is 50 μm to 200 μm, preferably 50 μm to 120 μm, more preferably Is 50 μm to 100 μm.
以下、ビア配線形成用基板１の製造プロセスの一例を図２、図３を参照しながら説明する。
まず、例えば、ガラス製の第１サポート基板２１を用意し（図２（ａ））、この片面に第１剥離可能接着剤層２２を設ける（図２（ｂ））。第１剥離可能接着剤層２２は塗布によってもシート状の接着剤層を貼付してもよいが、ここでは、ＪＶ剥離テープ ＳＥＬＦＡ−ＳＥ（積水化学社製）を貼付した。
Hereinafter, an example of the manufacturing process of the via wiring forming substrate 1 will be described with reference to FIGS. 2 and 3.
First, for example, a first support substrate 21 made of glass is prepared (FIG. 2A), and the first peelable adhesive layer 22 is provided on one surface thereof (FIG. 2B). The first peelable adhesive layer 22 may be applied by applying a sheet-shaped adhesive layer, but here, JV peeling tape SELFA-SE (manufactured by Sekisui Chemical Co., Ltd.) was applied.
次に、第１剥離可能接着剤層２２の上に第１金属層２３及び第２金属層２４を設ける（図２（ｃ））。第１金属層２３と第２金属層２４とは、この後の工程で第１金属層２３をエッチングストップ層として第２金属層２４のみをエッチングできるように、エッチング特性の異なるものを用いる。また、マスクとなるレジスト層との関係から、酸性のエッチング液でエッチングされるものが好ましい。 Next, the first metal layer 23 and the second metal layer 24 are provided on the first peelable adhesive layer 22 (FIG. 2C). The first metal layer 23 and the second metal layer 24 have different etching characteristics so that only the second metal layer 24 can be etched using the first metal layer 23 as an etching stop layer in the subsequent process. Further, in view of the relationship with the resist layer serving as a mask, those which can be etched with an acidic etching solution are preferable.
第１金属層２３及び第２金属層２４を形成する金属としては、チタン（Ｔｉ）、銀（Ａｇ）、アルミニウム（Ａｌ）、スズ（Ｓｎ）、ニッケル（Ｎｉ）、銅（Ｃｕ）などから選択すればよい。Ｔｉのエッチング液は、例えば、ＮＨ４ＦＨＦ−Ｈ２Ｏ２であり、Ａｇのエッチング液は、例えば、ＣＨ３ＣＯＯＨ−Ｈ２Ｏ２であり、Ａｌのエッチング液は、例えば、ＨＣｌであり、Ｓｎのエッチング液は、ＮＨ４ＦＨＦ−Ｈ２Ｏ２であり、Ｎｉのエッチング液は、例えば、ＨＣｌである。例えば、これらの金属の何れかを一方に使用すると、これらとエッチングストップ層としてＣｕをエッチングできるエッチング液として、ＦｅＣｌ３、Ｃｕ（ＮＨ３）２、Ｈ２ＳＯ４−Ｈ２Ｏ２などを挙げることができる。 The metal forming the first metal layer 23 and the second metal layer 24 is selected from titanium (Ti), silver (Ag), aluminum (Al), tin (Sn), nickel (Ni), copper (Cu), and the like. do it. The etching solution of Ti is, for example, NH 4 FHF-H 2 O 2 , the etching solution of Ag is, for example, CH 3 COOH-H 2 O 2 , the etching solution of Al is, for example, HCl, The etching solution for Sn is NH 4 FHF-H 2 O 2 , and the etching solution for Ni is, for example, HCl. For example, when any one of these metals is used for one side, FeCl 3 , Cu(NH 3 ) 2 , H 2 SO 4 —H 2 O 2 and the like are listed as etching liquids capable of etching Cu as the etching stop layer and Cu. be able to.
第１金属層２３及び第２金属層２４を形成する金属の組み合わせとしては、Ｔｉ−Ｃｕ、Ａｇ−Ｃｕ、Ａｌ−Ｃｕ、Ｓｎ−Ｃｕ、Ｎｉ−Ｃｕ、Ｎｉ−Ｔｉ、Ｎｉ−Ｓｎ、Ａｌ−Ｔｉ、Ａｌ−Ｓｎ、Ｔｉ−Ａｇ、Ａｌ−Ａｇ、Ａｎ−Ａｇ、Ｎｉ−Ａｇなどを挙げることができるが、これらに限定されるものではない。 As a combination of metals forming the first metal layer 23 and the second metal layer 24, Ti—Cu, Ag—Cu, Al—Cu, Sn—Cu, Ni—Cu, Ni—Ti, Ni—Sn, Al—. Examples thereof include, but are not limited to, Ti, Al-Sn, Ti-Ag, Al-Ag, An-Ag, and Ni-Ag.
また、第１金属層２３及び第２金属層２４の形成方法は、特に限定されず、各種気相法での成膜や、めっき法などによる成膜、又は箔又はシートを貼付する方法など特に限定されないが、作業効率上は、市販されている二層金属シートを貼付するのが好ましい。 Further, the method of forming the first metal layer 23 and the second metal layer 24 is not particularly limited, and particularly, film formation by various vapor phase methods, film formation by a plating method, a method of sticking a foil or a sheet, and the like. Although not limited, it is preferable to stick a commercially available two-layer metal sheet in terms of work efficiency.
本例では、第１金属層２３をニッケル、第２金属層２４を銅となる二層金属箔を貼付した。また、この例では、第１金属層２３のニッケルの厚みは０．５μｍで、第２金属層２４の銅の厚みは、１２μｍである。ここで、第１金属層２３の厚さは特に限定されないが、０．５μｍ〜５μｍ程度あればよく、これ以上厚くても無駄になるだけである。一方、第２金属層２４の厚さは、ビア配線形成用基板１の第２絶縁層１４の厚さにほぼ相当するので、必要となる第２絶縁層１４の厚さに合わせて選定される必要がある。ビア配線形成用基板１の用途によっても異なるが、５μｍ〜４０μｍ程度、好ましくは、５μｍ〜３５μｍ程度である。 In the present example, a two-layer metal foil having nickel as the first metal layer 23 and copper as the second metal layer 24 was attached. Further, in this example, the thickness of nickel of the first metal layer 23 is 0.5 μm, and the thickness of copper of the second metal layer 24 is 12 μm. Here, the thickness of the first metal layer 23 is not particularly limited, but may be about 0.5 μm to 5 μm, and even if it is thicker than this, it is useless. On the other hand, the thickness of the second metal layer 24 is substantially equivalent to the thickness of the second insulating layer 14 of the via wiring forming substrate 1, and is therefore selected according to the required thickness of the second insulating layer 14. There is a need. The thickness is about 5 μm to 40 μm, preferably about 5 μm to 35 μm, though it depends on the use of the via wiring forming substrate 1.
なお、本件明細書において、例えば、単に、ニッケル又は銅と呼称した場合、所望の添加元素又は不可避の微量元素を含んだものも包含するものであり、また、所望の添加元素や微量元素を含有するものをニッケル合金又は銅合金と呼称することもある。 In the present specification, for example, when simply referred to as nickel or copper, it also includes those containing a desired additive element or an unavoidable trace element, and also contains a desired additive element or trace element. What is done may be called a nickel alloy or a copper alloy.
次に、第２金属層２４の上に、レジスト層２５を形成し、常法により、フォトレジストパターニングにより、レジスト層２５を貫通する開口２６を形成する（図２（ｄ））。レジスト層２５の厚さは、直接的ではないがビア配線形成用基板１の第１絶縁層１３の厚さに影響を与え、また、そのパターニング特性、すなわち、開口２６の形状（孔径及び垂直性）が、ビア配線形成用ビア１５の形状に転写される。よって、レジスト層２５を形成するレジスト樹脂としては、ポジ型でもネガ型でもよいが、上述した要求特性を満足するようなレジスト樹脂を選定するのが好ましい。好ましいレジスト樹脂としては、フォテックＰＫＧ基板回路形成用ＲＹシリーズ（日立化成社製）などを挙げることができる。ここでは、レジスト層２５の厚さは、３５μｍ、開口２６の直径は３０μｍとした。 Next, a resist layer 25 is formed on the second metal layer 24, and an opening 26 penetrating the resist layer 25 is formed by photoresist patterning by a conventional method (FIG. 2D). Although not directly, the thickness of the resist layer 25 affects the thickness of the first insulating layer 13 of the via-wiring formation substrate 1, and its patterning characteristics, that is, the shape of the opening 26 (hole diameter and verticality). ) Is transferred to the shape of the via wiring forming via 15. Therefore, the resist resin forming the resist layer 25 may be a positive type or a negative type, but it is preferable to select a resist resin that satisfies the above-mentioned required characteristics. As a preferable resist resin, RY series (made by Hitachi Chemical Co., Ltd.) for forming a PHOTEC PKG substrate circuit can be mentioned. Here, the resist layer 25 has a thickness of 35 μm, and the opening 26 has a diameter of 30 μm.
露光は、ＵＶを１００〜３００ｍＪ／ｃｍ２照射し、Ｎａ２ＣＯ３１％溶液を３０秒スプレーして現像し、パターニングを行った。 The exposure was performed by irradiating UV with 100 to 300 mJ/cm 2 , spraying a 1% Na 2 CO 3 solution for 30 seconds to develop, and patterning.
次いで、パターニングされたレジスト層２５をマスクとして、開口２６内のＣｕからなる第２金属層２４のみをエッチングする（図２（ｅ））。この例では、エッチング液として、ＦｅＣｌ３、Ｃｕ（ＮＨ３）２、又はＨ２ＳＯ４−Ｈ２Ｏ２を用いることで、Ｔｉからなる第１金属層２３をエッチングストップ層として第２金属層２４のみをエッチングすることができる。 Then, using the patterned resist layer 25 as a mask, only the second metal layer 24 made of Cu in the opening 26 is etched (FIG. 2E). In this example, as the etching solution, FeCl 3, Cu (NH 3 ) 2, or by using the H 2 SO 4 -H 2 O 2, the second metal layer a first metal layer 23 made of Ti as an etching stop layer Only 24 can be etched.
次に、開口２６内に露出したＮｉからなる第１金属層２３を電極として、開口２６内にニッケルからなる金属柱２７を形成する（図２（ｆ））。この例では、金属柱２７の厚さは２０μｍとした。 Next, using the first metal layer 23 made of Ni exposed in the opening 26 as an electrode, the metal pillar 27 made of nickel is formed in the opening 26 (FIG. 2F). In this example, the thickness of the metal column 27 is 20 μm.
なお、この例では金属柱２７はニッケルとしたが、後述するプロセスで第２金属層２４をエッチング除去する際にエッチング耐性のある金属であれば特に限定されず、第１金属層２３と同一金属であっても、異なる金属であってもよい。 Although the metal column 27 is nickel in this example, it is not particularly limited as long as it is a metal having etching resistance when the second metal layer 24 is removed by etching in the process described later, and the same metal as the first metal layer 23 is used. Or different metals may be used.
また、金属柱２７は、電気メッキにより行ったが、開口２６内に完全に充填できる方法であれば、特にメッキに限定されない。 Although the metal columns 27 are formed by electroplating, the method is not particularly limited to plating as long as the method can completely fill the openings 26.
次いで、レジスト層２５を剥離し（図２（ｇ））、第１絶縁層１３となる第１モールド樹脂２８を塗布し（図２（ｈ））、その後、第１モールド樹脂２８に覆われた金属柱２７の上面を露出するように第１モールド樹脂２８を研磨する（図２（ｉ））。 Next, the resist layer 25 is peeled off (FIG. 2(g)), the first mold resin 28 to be the first insulating layer 13 is applied (FIG. 2(h)), and then covered with the first mold resin 28. The first mold resin 28 is polished so that the upper surface of the metal column 27 is exposed (FIG. 2(i)).
第１モールド樹脂２８としては、上述した第１絶縁層１３となる樹脂材料を用いればよく、厚さは、金属柱２７が覆われる程度とする。第１モールド樹脂２８の塗布方法は特に限定されないが、真空印刷、フィルムラミネート、金型を用いたコンプレッション成形などで行うことができる。この例では、ナガセケムテック社製Ｒ４２１２のモールド樹脂を用い、コンプレッション成形で成形条件１２０℃で１０ｍｉｎとし、ポストキュア条件を１５０℃で１ｈで硬化させて第１モールド樹脂２８とした。 As the first mold resin 28, the resin material that will be the first insulating layer 13 described above may be used, and the thickness thereof is such that the metal columns 27 are covered. The method of applying the first mold resin 28 is not particularly limited, but vacuum printing, film laminating, compression molding using a mold, or the like can be performed. In this example, a molding resin of R4212 manufactured by Nagase Chemtech Co., Ltd. was used to perform compression molding under molding conditions of 120° C. for 10 min and post cure conditions of 150° C. for 1 h to be cured to obtain the first mold resin 28.
また、金属柱２７の上面を露出させるための研磨は、ダイヤモンドバイトなど一般的な研磨機を用いて行うことができる。 Further, the polishing for exposing the upper surface of the metal column 27 can be performed by using a general polishing machine such as a diamond tool.
次いで、金属柱２７の上面が露出した第１モールド樹脂２８上に第２剥離可能接着剤層２９を介して第２サポート基板３０を設ける（図３（ａ））。第２サポート基板３０及び第２剥離可能接着剤層２９は、それぞれ、ビア配線形成用基板１のサポート基板１１及び剥離可能接着剤層１２となるものである。第２剥離可能接着剤層２９は塗布によってもシート状の接着剤層を貼付してもよいが、ここでは、ＪＶ剥離テープ ＳＥＬＦＡ−ＳＥ（積水化学社製）を貼付し、第２サポート基板３０はガラス板とした。 Next, the second support substrate 30 is provided on the first mold resin 28 where the upper surfaces of the metal columns 27 are exposed, with the second peelable adhesive layer 29 interposed therebetween (FIG. 3A). The second support substrate 30 and the second peelable adhesive layer 29 serve as the support substrate 11 and the peelable adhesive layer 12 of the via wiring forming substrate 1, respectively. The second peelable adhesive layer 29 may be applied by applying a sheet-shaped adhesive layer, but here, a JV release tape SELFA-SE (manufactured by Sekisui Chemical Co., Ltd.) is applied and the second support substrate 30 is used. Is a glass plate.
次いで、全体を裏返して、第１剥離可能接着剤層２２を剥離して第１サポート基板２１を除去し（図３（ｂ））、その後、最上面の第１金属層２３を除去する（図３（ｃ））。第１金属層２３の除去は、エッチング除去してもよいし、研磨除去でもよいし、エッチングの後研磨してもよい。エッチングする場合には、エッチング液としては、塩酸溶液、硫酸、又は過水硫酸（Ｈ２ＳＯ４−Ｈ２Ｏ２）を用いることができる。 Next, the whole is turned over, the first peelable adhesive layer 22 is peeled off to remove the first support substrate 21 (FIG. 3B), and then the first metal layer 23 on the uppermost surface is removed (FIG. 3B). 3(c)). The removal of the first metal layer 23 may be performed by etching, polishing, or after etching. When etching, as the etching solution, hydrochloric acid solution, it is possible to use sulfuric acid, or hydrogen peroxide sulfuric (H 2 SO 4 -H 2 O 2).
次に、第２金属層２４を除去し、金属柱２７の上端部を露出させる（図３（ｄ））。第２金属層２４の除去は、エッチングで行う。この場合のエッチング液としては、ＦｅＣｌ３、Ｃｕ（ＮＨ３）２、Ｈ２ＳＯ４−Ｈ２Ｏ２などを用いることができる。 Next, the second metal layer 24 is removed to expose the upper ends of the metal columns 27 (FIG. 3D). The removal of the second metal layer 24 is performed by etching. In this case, as the etching solution, FeCl 3 , Cu(NH 3 ) 2 , H 2 SO 4 —H 2 O 2 or the like can be used.
次に、金属柱２７の上端部を覆うように第２絶縁層１４となる第２樹脂層３１を設け（図３（ｅ））、その後、金属柱２７の上端面を露出するように、第２樹脂層３１を研磨する（図３（ｆ））。ここで、第２樹脂層３１は、第２絶縁層１４の材料を用いればよい。また、金属柱２７の上面を露出させるための研磨は、ダイヤモンドバイトなど一般的な研磨機を用いて行うことができる。 Next, the second resin layer 31 serving as the second insulating layer 14 is provided so as to cover the upper end portions of the metal columns 27 (FIG. 3E), and then the first resin layer 31 is exposed so that the upper end surfaces of the metal columns 27 are exposed. 2 The resin layer 31 is polished (FIG. 3(f)). Here, the material of the second insulating layer 14 may be used for the second resin layer 31. Further, the polishing for exposing the upper surface of the metal column 27 can be performed by using a general polishing machine such as a diamond tool.
次に、金属柱２７をエッチングで除去し、ビア配線形成用基板１のビア配線形成用ビア１５となる、ビア配線形成用ビア３２を形成する（図３（ｇ））。これにより、サポート基板１１及び剥離可能接着剤層１２上に、第１絶縁層１３及び第２絶縁層１４を有し、第１絶縁層１３及び第２絶縁層１４のみを貫通するビア配線形成用ビア１５を有するビア配線形成用基板１となる。 Next, the metal pillars 27 are removed by etching to form the via wiring forming vias 32 that will be the via wiring forming vias 15 of the via wiring forming substrate 1 (FIG. 3G). As a result, the first insulating layer 13 and the second insulating layer 14 are formed on the support substrate 11 and the peelable adhesive layer 12, and the via wiring for penetrating only the first insulating layer 13 and the second insulating layer 14 is formed. The via wiring forming substrate 1 having the vias 15 is formed.
（実施形態２）
図４には、本実施形態に係るビア配線形成用基板の断面図を示す。
図４に示すように、ビア配線形成用基板１Ａは、サポート基板１１と、サポート基板１１の片側に設けられた剥離可能接着剤層１２と、剥離可能接着剤層１２上に設けられた第１絶縁層１３と、第１絶縁層１３上に設けられた第２絶縁層１４Ａとを具備し、第１絶縁層１３および第２絶縁層１４Ａを貫通する複数のビア配線形成用ビア１５が形成されている。
(Embodiment 2)
FIG. 4 shows a cross-sectional view of the via wiring forming substrate according to the present embodiment.
As shown in FIG. 4, the via wiring forming substrate 1A includes a support substrate 11, a peelable adhesive layer 12 provided on one side of the support substrate 11, and a first peelable adhesive layer 12 provided on the peelable adhesive layer 12. An insulating layer 13 and a second insulating layer 14A provided on the first insulating layer 13 are provided, and a plurality of via wiring forming vias 15 penetrating the first insulating layer 13 and the second insulating layer 14A are formed. ing.
ビア配線形成用基板１Ａは、第２絶縁層１４Ａがノンフロー接着剤層（ＮＦＡ）ではなく、フィラーを含有しない又はフィラーの充填量が第１絶縁層１３より少なく、第１絶縁層１３より低弾性率を有する熱硬化性又は熱可塑性樹脂材料を用いた以外は、実施形態１と同様であり、製造プロセスも同じであるので、重複する説明は省略する。具体的には、第２絶縁層１４Ａとしては、日立化成社製のＨＳ−２７０（ＤＡＦ）を用い、８０℃〜２００℃でラミネートし、１２０℃〜１６０℃で０．０２ＭＰａ〜０．２ＭＰａの圧力下３０秒間で貼り合わせた。 In the via wiring forming substrate 1A, the second insulating layer 14A is not a non-flow adhesive layer (NFA) and does not contain a filler or the filler is less filled than the first insulating layer 13 and has a lower elasticity than the first insulating layer 13. The same as Embodiment 1 except that the thermosetting or thermoplastic resin material having the ratio is used, and the manufacturing process is also the same, and therefore, the duplicate description will be omitted. Specifically, HS-270 (DAF) manufactured by Hitachi Chemical Co., Ltd. is used as the second insulating layer 14A, laminated at 80° C. to 200° C., and 0.02 MPa to 0.2 MPa at 120° C. to 160° C. Bonding was carried out for 30 seconds under pressure.
なお、第２絶縁層１４に用いられる樹脂材料としては、再配線層に用いられる感光性ポリイミド樹脂などの感光性樹脂か、熱硬化性樹脂も用いることができる。 The resin material used for the second insulating layer 14 may be a photosensitive resin such as a photosensitive polyimide resin used for the rewiring layer, or a thermosetting resin.
（実施形態３）
以下、ビア配線形成用基板１に半導体チップを実装するプロセスの一例を図面を参照しながら説明する。
(Embodiment 3)
Hereinafter, an example of a process of mounting a semiconductor chip on the via wiring formation substrate 1 will be described with reference to the drawings.
まず、銅ＰＡＤを有する半導体チップの製造方法の一例を図５を参照しながら説明する。
図５（ａ）に示すように、アルミＰＡＤ５１を有する半導体チップ５０を用意し、この上にシード金属層５５を設ける（図５（ｂ））。次に、感光性樹脂層５６を設け（図５（ｃ））、露光現像してパターニングしてアルミＰＡＤ５１の上方に開口５６ａを形成し（図５（ｄ））、開口５６ａ内のシード金属層５５上に電気メッキで銅ＰＡＤ５２を形成し（図５（ｅ））、感光性樹脂層５６を除去して銅ＰＡＤ５２を有する半導体チップ５０とする（図５（ｆ））。
First, an example of a method of manufacturing a semiconductor chip having copper PAD will be described with reference to FIG.
As shown in FIG. 5A, a semiconductor chip 50 having an aluminum PAD 51 is prepared, and a seed metal layer 55 is provided thereon (FIG. 5B). Next, a photosensitive resin layer 56 is provided (FIG. 5C), exposed and developed and patterned to form an opening 56a above the aluminum PAD 51 (FIG. 5D), and a seed metal layer in the opening 56a. Copper PAD 52 is formed on 55 by electroplating (FIG. 5E), and photosensitive resin layer 56 is removed to obtain semiconductor chip 50 having copper PAD 52 (FIG. 5F).
なお、銅ＰＡＤ５２の設ける方法は上述した方法に限定されない。例えば、銅ＰＡＤ５２は、銅メッキによるものに限定されず、アルミＰＡＤ５１上にシード金属をスパッタした後、銅ペーストを設け、メタライゼーションするか、アルミＰＡＤ５１上に直接銅ペーストを設けてメタライゼーションすることにより形成することもできる。何れにしても、従来技術で述べたＩｎＦＯの柱状の電気コネクタと比較すると、大幅はプロセス削減となる。 The method of providing the copper PAD 52 is not limited to the above method. For example, the copper PAD 52 is not limited to the one obtained by copper plating, and after the seed metal is sputtered on the aluminum PAD 51, the copper paste is provided and metallized, or the copper paste is directly provided on the aluminum PAD 51 to perform metallization. Can also be formed. In any case, compared with the InFO columnar electrical connector described in the prior art, the process is significantly reduced.
次に、このような銅ＰＡＤ５２を備えた半導体チップ５０を本発明のビア配線形成用基板１に実装する工程を説明する。なお、本発明のビア配線形成用基板１は、サポート基板１１及び剥離可能接着剤層１２上に、第１絶縁層１３及び第２絶縁層を有し、第１絶縁層１３及び第２絶縁層１４のみを貫通するビア配線形成用ビア１５を有するものであるが、第１絶縁層１３がエポキシ系モールディング樹脂、第２絶縁層１４をノンフロー接着剤層（ＮＦＡ）としたものである。 Next, a process of mounting the semiconductor chip 50 having such a copper PAD 52 on the via wiring forming substrate 1 of the present invention will be described. The substrate 1 for forming via wiring of the present invention has the first insulating layer 13 and the second insulating layer on the support substrate 11 and the peelable adhesive layer 12, and the first insulating layer 13 and the second insulating layer. The first insulating layer 13 is an epoxy molding resin, and the second insulating layer 14 is a non-flow adhesive layer (NFA).
また、第１絶縁層１３及び第２絶縁層１４のみを貫通するビア配線形成用ビア１５は、半導体チップ５０の接続端子の位置に合わせて形成されたものである。 Further, the via wiring forming via 15 penetrating only the first insulating layer 13 and the second insulating layer 14 is formed in accordance with the position of the connection terminal of the semiconductor chip 50.
次に、銅ＰＡＤ５２をビア配線形成用ビア１５に合わせた状態で、半導体チップ５０をＮＦＡである第２絶縁層１４上に接着する（図６（ａ））。 具体的には、常法に従い、各半導体チップ５０を加圧、加熱しながら仮接着し、全体を位置決めしながら加圧、加熱して本接着する。 Next, with the copper PAD 52 aligned with the via wiring forming via 15, the semiconductor chip 50 is bonded onto the second insulating layer 14 that is NFA (FIG. 6A). Specifically, in accordance with a conventional method, each semiconductor chip 50 is temporarily bonded while being pressed and heated, and is pressed and heated while being positioned as a whole to be fully bonded.
次に、半導体チップ５０を埋め込むように、モールド樹脂層４１を設ける（図６（ｂ））。モールド樹脂層４１としては、エポキシ樹脂などの熱硬化性樹脂にフィラーを充填したモールド樹脂などで形成することができ、特にエポキシ系封止樹脂を用いることができる。モールド樹脂層４１は、半導体チップ５０のアクティブ面と直接接触するので、低不純物、ハロゲンフリーのものを用いる必要がある。なお、微小ピッチでの加工をするものではないので、第１絶縁層１３に用いられる樹脂材料より大きめのフィラーを含有するものでもよい。例えば、最大粒径３０μｍ〜５０μｍのフィラーを含有する熱硬化性樹脂を用いることができる。 Next, the mold resin layer 41 is provided so as to embed the semiconductor chip 50 (FIG. 6B). The mold resin layer 41 can be formed of a mold resin in which a thermosetting resin such as an epoxy resin is filled with a filler, or the like, and in particular, an epoxy-based sealing resin can be used. Since the mold resin layer 41 is in direct contact with the active surface of the semiconductor chip 50, it is necessary to use a low impurity, halogen-free material. Since it is not processed at a fine pitch, it may contain a filler larger than the resin material used for the first insulating layer 13. For example, a thermosetting resin containing a filler having a maximum particle size of 30 μm to 50 μm can be used.
なお、モールド樹脂層４１を設けた後、剥離可能接着剤層を介してサポート基板を設けてもよい。このサポート基板は、次工程でサポート基板１１を剥離した後のハンドリング性を上げるためのものであり、最終工程で剥離して製品とするが、何れにしても図示は省略する。 In addition, after providing the mold resin layer 41, the support substrate may be provided via the peelable adhesive layer. This support substrate is for improving the handling property after the support substrate 11 is peeled off in the next step, and is peeled off in the final step to be a product, but the illustration is omitted in any case.
次に、剥離可能接着剤層１２を介してサポート基板１１を剥離する（図６（ｃ））。剥離可能接着剤層１２としてＪＶ剥離テープ ＳＥＬＦＡ−ＳＥ（積水化学社製）を用いた場合には、ＵＶ照射によりサポート基板１１を剥離することができる。 Next, the support substrate 11 is peeled off via the peelable adhesive layer 12 (FIG. 6C). When the JV peeling tape SELFA-SE (manufactured by Sekisui Chemical Co., Ltd.) is used as the peelable adhesive layer 12, the support substrate 11 can be peeled by UV irradiation.
次に、ビア配線形成用ビア１５内に、電気メッキによりビア配線５９を形成する（図６（ｄ））。具体的には、ビア配線形成用ビア１５内に化学銅シート又はスパッタシードを設けた後、電気メッキによりビア配線５９を形成する。なお、絶縁層１３の表面に形成された配線層は所定の大きさにパターニングしてビア配線５９とする。 Next, the via wiring 59 is formed in the via wiring forming via 15 by electroplating (FIG. 6D). Specifically, after providing a chemical copper sheet or a sputter seed in the via wiring forming via 15, the via wiring 59 is formed by electroplating. The wiring layer formed on the surface of the insulating layer 13 is patterned into a predetermined size to form the via wiring 59.
ここで、ビア配線５９の形成は、電気メッキ法に限定されるものではなく、例えば、銅を含む導電性ペーストをビア配線形成用ビア１５内に充填してビア配線５９としてもよい。 Here, the formation of the via wiring 59 is not limited to the electroplating method, and for example, a conductive paste containing copper may be filled in the via wiring forming via 15 to form the via wiring 59.
次に、図６（ｅ）に示すように、ビア配線５９を形成した絶縁層１３上に、常法により再配線層７０を複数（図示では３層）形成し、半導体チップ実装部品３とする。 Next, as shown in FIG. 6E, a plurality of rewiring layers 70 (three layers in the drawing) are formed by a conventional method on the insulating layer 13 on which the via wiring 59 is formed, to form the semiconductor chip mounting component 3. ..
本発明のビア配線形成用基板１を用いると、高密度の接続端子を有する半導体チップや機能性部品に合わせて、ビア配線形成用ビア１５を高精度に形成することができるので、種々の半導体チップや機能性部品を容易に実装可能である。また、この際、接合端子側をビア配線形成用基板１に接着した後、複数の半導体チップ５０や機能性部品をモールドするので、複数の半導体チップ５０や機能性部品の高さが異なっても、容易に実装することができるという利点がある。 By using the via wiring forming substrate 1 of the present invention, the via wiring forming vias 15 can be formed with high precision in accordance with a semiconductor chip having a high-density connection terminal or a functional component. Chips and functional parts can be mounted easily. Further, at this time, since the plurality of semiconductor chips 50 and the functional parts are molded after the bonding terminal side is adhered to the via wiring forming substrate 1, even if the heights of the plurality of semiconductor chips 50 and the functional parts are different. The advantage is that it can be easily implemented.
このような実装例を図７に示す。図７（ａ）は、本発明のビア配線形成用基板１に高さの異なる半導体チップ５０１及び５０２を実装した場合であり、図７（ｂ）は、半導体チップ５０１と受動部品５１０とを実装した場合を示す。これら何れも場合も、半導体チップ５０１、５０２や受動部品５１０の端子側を本発明のビア配線形成用基板１に接着するので、半導体チップ５０１、５０２や受動部品５１０は、問題とならない。 An example of such an implementation is shown in FIG. FIG. 7A shows a case where semiconductor chips 501 and 502 having different heights are mounted on the via wiring forming substrate 1 of the present invention, and FIG. 7B shows a case where the semiconductor chip 501 and the passive component 510 are mounted. It shows the case. In any of these cases, the terminal sides of the semiconductor chips 501 and 502 and the passive component 510 are adhered to the via wiring forming substrate 1 of the present invention, so that the semiconductor chips 501 and 502 and the passive component 510 do not pose a problem.
一方、従来技術で述べたＩｎＦＯでは、柱状の電気コネクタ１０８と、半導体チップ１１０上の電気コネクタ１１２とを一緒にモールドし、その後上端面を研磨で露出する必要があり、高密度配線になるほど困難性を伴い、また、再配線層との接続にも困難性を伴う。また、柱状の電気コネクタ１０８の高さは、１５０μｍ〜２００μｍ程度が限界であり、半導体チップ１１０の高さが大きい場合には製造上困難となる可能性がある。さらに、最初に半導体チップを複数実装する場合、半導体チップの高さが異なると、一方の半導体チップの柱状の電気コネクタを長くするなどの必要があり、対応が困難となるという問題もある。 On the other hand, in the InFO described in the prior art, it is necessary to mold the columnar electrical connector 108 and the electrical connector 112 on the semiconductor chip 110 together and then expose the upper end surface by polishing, which is difficult to achieve with high-density wiring. And also difficult to connect to the redistribution layer. Further, the height of the columnar electrical connector 108 is limited to about 150 μm to 200 μm, which may be difficult to manufacture when the height of the semiconductor chip 110 is large. Further, when a plurality of semiconductor chips are first mounted, if the heights of the semiconductor chips are different, it is necessary to lengthen the columnar electrical connector of one of the semiconductor chips, which is difficult to handle.
また、本発明のビア配線形成用基板１を用いた場合、相対的に剛直な第１絶縁層１３と半導体チップ５０との間に、第１絶縁層１３より低弾性の第２絶縁層１４が存在するので第１絶縁層１３上に複数層の再配線層７０を設けても再配線層７０にクラックが入り難いという効果を奏する。 When the via wiring forming substrate 1 of the present invention is used, the second insulating layer 14 having a lower elasticity than the first insulating layer 13 is provided between the relatively rigid first insulating layer 13 and the semiconductor chip 50. Since it exists, even if a plurality of rewiring layers 70 are provided on the first insulating layer 13, the rewiring layer 70 is hard to be cracked.
（実施形態４）
次に、ビア配線形成用基板１Ａに半導体チップを実装するプロセスの一例を図面を参照しながら説明する。
(Embodiment 4)
Next, an example of a process of mounting a semiconductor chip on the via wiring formation substrate 1A will be described with reference to the drawings.
ビア配線形成用基板１Ａは、表面の第２絶縁層１４Ａがノンフロー接着剤層（ＮＦＡ）ではないので、半導体チップにＮＦＡを設ける必要がある。 Since the second insulating layer 14A on the surface of the via wiring forming substrate 1A is not a non-flow adhesive layer (NFA), it is necessary to provide the semiconductor chip with NFA.
この工程を図８を参照しながら説明する。
図８に示すように、図５に示す工程により製造した銅ＰＡＤ５２を有する半導体チップ５０を準備し、次いで、比較的低流動性のノンフロー接着剤を用いて銅ＰＡＤ５２を覆うように接着剤層６１を設け（図８（ａ））、その後、研磨工程により銅ＰＡＤ５２のトップだしを行い、接着剤層６１を有する半導体チップ５０Ａとする（図８（ｂ））。
This step will be described with reference to FIG.
As shown in FIG. 8, the semiconductor chip 50 having the copper PAD 52 manufactured by the process shown in FIG. 5 is prepared, and then the adhesive layer 61 is covered with the non-flow adhesive having a relatively low fluidity so as to cover the copper PAD 52. Is provided (FIG. 8A), and then the copper PAD 52 is topped out by a polishing process to obtain a semiconductor chip 50A having an adhesive layer 61 (FIG. 8B).
次に、ビア配線形成用基板１Ａに半導体チップ５０Ａを実装するプロセスを説明する。
銅ＰＡＤ５２をビア配線形成用ビア１５に合わせた状態で、半導体チップ５０Ａを第２絶縁層１４Ａに接着剤層６１で接着する（図９（ａ））。
Next, a process of mounting the semiconductor chip 50A on the via wiring formation substrate 1A will be described.
With the copper PAD 52 aligned with the via wiring forming via 15, the semiconductor chip 50A is bonded to the second insulating layer 14A with the adhesive layer 61 (FIG. 9A).
次に、半導体チップ５０Ａを埋め込むように、モールド樹脂層４１を設ける（図９（ｂ））。モールド樹脂層４１としては、図６の工程で用いたものと同様である。 Next, the mold resin layer 41 is provided so as to embed the semiconductor chip 50A (FIG. 9B). The mold resin layer 41 is the same as that used in the step of FIG.
なお、モールド樹脂層４１を設けた後、剥離可能接着剤層を介してサポート基板を設けてもよい。このサポート基板は、次工程でサポート基板１１を剥離した後のハンドリング性を上げるためのものであり、最終工程で剥離して製品とするが、何れにしても図示は省略する。 In addition, after providing the mold resin layer 41, the support substrate may be provided via the peelable adhesive layer. This support substrate is for improving the handling property after the support substrate 11 is peeled off in the next step, and is peeled off in the final step to be a product, but the illustration is omitted in any case.
次に、剥離可能接着剤層１２を介してサポート基板１１を剥離する（図９（ｃ））。すなわち、剥離可能接着剤層１２してＪＶ剥離テープ ＳＥＬＦＡ−ＳＥ（積水化学社製）を用いた場合には、ＵＶ照射によりサポート基板１１を剥離することができる。 Next, the support substrate 11 is peeled off via the peelable adhesive layer 12 (FIG. 9C). That is, when JV peeling tape SELFA-SE (manufactured by Sekisui Chemical Co., Ltd.) is used as the peelable adhesive layer 12, the support substrate 11 can be peeled by UV irradiation.
次に、ビア配線形成用ビア１５内に、電気メッキによりビア配線を形成する。具体的には、ビア配線形成用ビア１５内に化学銅シード又はスパッタシードからなるシード層５７を設け（図９（ｄ））、その後、電気メッキによりビア配線を含む配線層５８を形成する（図９（ｅ））。なお、絶縁層１３の表面に形成された配線層５８は所定の大きさにパターニングしてビア配線５９とする（図９（ｆ））。 Next, via wiring is formed in the via wiring forming via 15 by electroplating. Specifically, a seed layer 57 made of a chemical copper seed or a sputter seed is provided in the via wiring forming via 15 (FIG. 9D), and then a wiring layer 58 including the via wiring is formed by electroplating (FIG. 9D). FIG. 9(e)). The wiring layer 58 formed on the surface of the insulating layer 13 is patterned into a predetermined size to form a via wiring 59 (FIG. 9F).
次に、図９（ｇ）に示すように、ビア配線５９を形成した第２絶縁層１４Ａ上に、常法により再配線層７０を複数（図示では３層）形成し、表面にビア配線９１を有する半導体チップ実装部品３Ａとする。なお、再配線層７０は、絶縁層と、絶縁層を貫通するビア配線と、絶縁層上に設けられた配線パターンとからなる。また、絶縁層としては、感光性ポリイミド樹脂などの感光性樹脂か、熱硬化性樹脂が用いられる。 Next, as shown in FIG. 9G, a plurality of rewiring layers 70 (three layers in the figure) are formed by a conventional method on the second insulating layer 14A on which the via wiring 59 is formed, and the via wiring 91 is formed on the surface. The semiconductor chip mounting component 3A having The rewiring layer 70 is composed of an insulating layer, via wiring penetrating the insulating layer, and a wiring pattern provided on the insulating layer. As the insulating layer, a photosensitive resin such as a photosensitive polyimide resin or a thermosetting resin is used.
（その他の実施形態）
実施形態３、実施形態４で製造した本発明の半導体チップ実装部品３と、従来のｅＷＬＰ構造との比較を図１０に示す。
(Other embodiments)
FIG. 10 shows a comparison between the semiconductor chip mounting component 3 of the present invention manufactured in the third and fourth embodiments and the conventional eWLP structure.
図１０（ｂ）の従来のｅＷＬＰ構造では、半導体チップ５０をモールドするモールド樹脂層４１０上に直接、再配線層７００が設けられる。一方、図１０（ａ）に示す本発明の半導体チップ実装部品３では、モールド樹脂層４１と再配線層７０との間に、モールド樹脂層４１側から、相対的に低弾性の第２絶縁層１４と、相対的に高弾性で剛直な第１絶縁層１３とが配置されるので、再配線層７０にクラックが入り難いという効果を奏する。 In the conventional eWLP structure of FIG. 10B, the rewiring layer 700 is provided directly on the mold resin layer 410 that molds the semiconductor chip 50. On the other hand, in the semiconductor chip mounting component 3 of the present invention shown in FIG. 10A, the second insulating layer having a relatively low elasticity is provided between the mold resin layer 41 and the rewiring layer 70 from the mold resin layer 41 side. Since the first insulating layer 14 and the relatively high elastic and rigid first insulating layer 13 are arranged, the rewiring layer 70 is less likely to be cracked.
また、実施形態１、２のビア配線形成用基板１、１Ａは、実施形態３、４などの標準的な使用方法の他、種々の用途に使用できる。 Further, the via wiring forming substrates 1 and 1A of the first and second embodiments can be used for various purposes in addition to the standard use methods of the third and fourth embodiments.
例えば、図１１（ａ）に示すように、実施形態３、４の半導体チップ実装部品３の複数の再配線層７０の間にビア配線形成用基板１を用いて第２絶縁層１４及び第１絶縁層１３を設けてもよい。最上面には、ビア配線９２が設けられる。この場合、再配線層７０のクラック防止を実現でき、従来より多数層の再配線層７０の積層を可能とする。例えば、再配線層７０は、４層又はそれ以上積層すると、クラックが入る虞があるとされてるが、中間に第２絶縁層１４及び第１絶縁層１３を設けることにより、特に、剛直な第１絶縁層１３の存在により、クラックの発生を防止できるという利点がある。 For example, as shown in FIG. 11A, the via wiring forming substrate 1 is used between the plurality of rewiring layers 70 of the semiconductor chip mounting component 3 of the third and fourth embodiments to form the second insulating layer 14 and the first insulating layer 14. The insulating layer 13 may be provided. Via wiring 92 is provided on the uppermost surface. In this case, it is possible to prevent the redistribution layer 70 from cracking, and it is possible to stack a larger number of redistribution layers 70 than before. For example, the rewiring layer 70 may crack when four or more layers are stacked. However, by providing the second insulating layer 14 and the first insulating layer 13 in the middle, the rewiring layer 70 is particularly rigid. The presence of the first insulating layer 13 has an advantage that cracks can be prevented from occurring.
なお、再配線層７０を多層にすると、ビア配線のピッチを拡げることができるという利点があり、図１１（ａ）の場合、例えば、半導体チップ５０のピッチＰ１が４０μｍ〜１００μｍ程度として、最上面のピッチＰ２は３００μｍ〜５００μｍ程度まで拡げることができる。 In addition, when the rewiring layer 70 has a multi-layer structure, there is an advantage that the pitch of the via wiring can be expanded. In the case of FIG. The pitch P2 can be expanded to about 300 μm to 500 μm.
また、図１１（ｂ）に示すように、実施形態３、４の半導体チップ実装部品３の表面にビア配線形成用基板１を用いて第２絶縁層１４及び第１絶縁層１３を設けるような使用方法もある。なお、ビア配線形成用ビア１５は、ビア配線９１への接続用として使用する。 Further, as shown in FIG. 11B, the second insulating layer 14 and the first insulating layer 13 are provided on the surface of the semiconductor chip mounting component 3 of Embodiments 3 and 4 by using the via wiring forming substrate 1. There are also usage methods. The via wiring forming via 15 is used for connection to the via wiring 91.
さらに、実施形態１、２のビア配線形成用基板１、１Ａは、従来構造の実装構造に加えて用いることができる。 Further, the via wiring forming substrates 1, 1A of the first and second embodiments can be used in addition to the conventional mounting structure.
例えば、図１２（ａ）に示すように、従来のｅＷＬＰ５００（図１０（ｂ）参照）の複数の再配線層７００の中間にビア配線形成用基板１を用いて第２絶縁層１４及び第１絶縁層１３を設け、第１絶縁層１３上の再配線層７０を介してビア配線９３を設けるようにしてもよい。 For example, as shown in FIG. 12A, the via wiring forming substrate 1 is used in the middle of the plurality of rewiring layers 700 of the conventional eWLP 500 (see FIG. 10B), and the second insulating layer 14 and the first insulating layer 14 are formed. The insulating layer 13 may be provided, and the via wiring 93 may be provided via the rewiring layer 70 on the first insulating layer 13.
また、図１２（ｂ）に示すように、ｅＷＬＰ５００の表面にビア配線形成用基板１を用いて第２絶縁層１４及び第１絶縁層１３を設け、ビア配線９４を形成してもよく、さらには、図１２（ｃ）に示すように、ｅＷＬＰ５００の表面にビア配線形成用基板１を用いて第２絶縁層１４及び第１絶縁層１３を設けて、ビア配線形成用ビア１５は、ｅＷＬＰ５００の配端子への接続用として用いるようにしてもよい。 As shown in FIG. 12B, the via wiring 94 may be formed by providing the second insulating layer 14 and the first insulating layer 13 on the surface of the eWLP 500 using the via wiring forming substrate 1. As shown in FIG. 12C, the second insulating layer 14 and the first insulating layer 13 are provided on the surface of the eWLP500 by using the via wiring forming substrate 1, and the via wiring forming via 15 is formed in the eWLP500. It may be used for connection to a distribution terminal.
さらに、実施形態１、２のビア配線形成用基板１、１Ａは、半導体チップを実装する代わりに、例えば、ｅＷＬＰ５００（図１０（ｂ）参照）を実装することもできる。 Furthermore, the via wiring forming substrates 1 and 1A of Embodiments 1 and 2 may be mounted with eWLP500 (see FIG. 10B) instead of mounting the semiconductor chip.
この製造プロセスの一例を図１３に示す。図１３（ａ）に示すように、ｅＷＬＰ５００を用意し、図１３（ｂ）に示すように、ビア配線形成用基板１の上に、ｅＷＬＰ５００を実装し、接着する。 An example of this manufacturing process is shown in FIG. As shown in FIG. 13A, the eWLP500 is prepared, and as shown in FIG. 13B, the eWLP500 is mounted and adhered on the via wiring formation substrate 1.
次に、上述した実施形態と同様に、ｅＷＬＰ５００をモールド樹脂層４１でモールドする（図１３（ｃ））。 Next, similarly to the above-described embodiment, the eWLP500 is molded with the molding resin layer 41 (FIG. 13C).
なお、モールド樹脂層４１を設けた後、剥離可能接着剤層を介してサポート基板を設けてもよい。このサポート基板は、次工程でサポート基板１１を剥離した後のハンドリング性を上げるためのものであり、最終工程で剥離して製品とするが、何れにしても図示は省略する。 In addition, after providing the mold resin layer 41, the support substrate may be provided via the peelable adhesive layer. This support substrate is for improving the handling property after the support substrate 11 is peeled off in the next step, and is peeled off in the final step to be a product, but the illustration is omitted in any case.
次に、剥離可能接着剤層１２を介してサポート基板１１を剥離し（図１３（ｄ））、次に、ビア配線形成用ビア１５内に、電気メッキ等によりビア配線９５を形成する（図１３（ｅ））。次に、図１３（ｆ）に示すように、ビア配線９５を形成した絶縁層１３上に、常法により再配線層７０を複数（図示では３層）形成し、最上面にビア配線９７を有する半導体チップ実装部品とする。 Next, the support substrate 11 is peeled off via the peelable adhesive layer 12 (FIG. 13D), and then via wiring 95 is formed in the via wiring forming via 15 by electroplating or the like (FIG. 13D). 13(e)). Next, as shown in FIG. 13F, a plurality of rewiring layers 70 (three layers in the drawing) are formed by a conventional method on the insulating layer 13 on which the via wiring 95 is formed, and the via wiring 97 is formed on the uppermost surface. It is a semiconductor chip mounted component that the user has.
１，１Ａ ビア配線形成用基板
１１，２１，３０ サポート基板
１２，２２，２９ 剥離可能接着剤層
１３，２８ 第１絶縁層
１４，３１ 第２絶縁層
１５ ビア配線形成用ビア
２７ 金属柱
２８ モールド樹脂
５０ 半導体チップ
５１ アルミＰＡＤ
５２ 銅ＰＡＤ
６１ 接着剤層
４１ モールド樹脂層
７０ 再配線層
1,1A Via wiring forming substrate 11,21,30 Support substrate 12,22,29 Releasable adhesive layer 13,28 First insulating layer 14,31 Second insulating layer 15 Via wiring forming via 27 Metal pillar 28 Mold Resin 50 Semiconductor chip 51 Aluminum PAD
52 Copper PAD
61 Adhesive Layer 41 Mold Resin Layer 70 Rewiring Layer
Claims (9)
サポート基板と、
前記サポート基板上に設けられた剥離可能接着剤層と、
前記剥離可能接着剤層上に設けられた第１絶縁層と、
前記第１絶縁層上に積層された第２絶縁層と、を具備し、
前記第１絶縁層および前記第２絶縁層には、前記半導体チップの複数の接続端子のそれぞれに対応し且つ前記接続端子と接続するビア配線を形成可能なビア配線形成用ビアが前記第１絶縁層および前記第２絶縁層のみを位置ずれなしに貫通して形成されている
ことを特徴とするビア配線形成用基板。 A via wiring forming substrate for mounting at least one semiconductor chip,
A support board,
A peelable adhesive layer provided on the support substrate,
A first insulating layer provided on the peelable adhesive layer,
A second insulating layer laminated on the first insulating layer,
The first insulating layer and the second insulating layer have via wiring forming vias corresponding to each of the plurality of connection terminals of the semiconductor chip and capable of forming via wirings connected to the connection terminals. A substrate for forming via wiring, which is formed so as to penetrate only a layer and the second insulating layer without displacement.
ことを特徴とする請求項１記載のビア配線形成用基板。 The substrate for forming via wiring according to claim 1, wherein the second insulating layer is made of a low-fluidity adhesive material.
ことを特徴とする請求項１又は２記載のビア配線形成用基板。 3. The via wiring forming substrate according to claim 1, wherein the first insulating layer is made of an epoxy-based encapsulating material.
前記第２金属層にレジスト層を設け、前記レジスト層に複数の第１ビア形成用孔を所定パターンで形成する工程と、
前記レジスト層の前記ビア形成用孔を介して、前記第１金属層をエッチングストップ層として前記第２金属層に前記第１ビア形成用孔に連通する第２ビア形成用孔を形成する工程と、
前記第１ビア形成用孔および前記第２ビア形成用孔の中に前記第２金属層とエッチング特性が異なる第３金属を埋め込み金属柱を形成する工程と、
前記レジスト層を剥離する工程と、
前記第２金属層上に、前記金属柱を埋め込む第１絶縁層を形成する工程と、
前記第１絶縁層の表面を研磨して前記金属柱の第１端面を露出する工程と、
前記第１絶縁層および前記金属柱の上に第２剥離可能接着剤層を介して第２サポート基板を接着する工程と、
前記第１剥離可能接着剤層および前記第１サポート基板を剥離する工程と、
前記第１金属層を除去して前記第１金属層および前記第３金属柱の前記第１端面とは反対側の第２端面を露出する工程と、
前記第３金属柱および前記第１絶縁層をエッチングストップ層として前記第１金属層をエッチング除去する工程と、
前記第１絶縁層上に第２絶縁層を設けて前記第３金属柱を埋め込む工程と、
前記第２絶縁層の表面を研磨して前記第３金属柱の前記第２端面を露出する工程と、
前記第１絶縁層および前記第２絶縁層をエッチングストップ層として前記第３金属柱をエッチング除去してビア配線形成用ビアを形成する工程と、
を具備することを特徴とするビア配線形成用基板の製造方法。 The first support substrate, the first peelable adhesive layer formed on the first support substrate, the first metal layer formed on the first support substrate, and the first metal layer formed on the first support substrate have different etching characteristics. A step of preparing a laminated substrate in which a second metal layer is laminated,
Providing a resist layer on the second metal layer and forming a plurality of first via-forming holes in the resist layer in a predetermined pattern;
Forming a second via forming hole communicating with the first via forming hole in the second metal layer using the first metal layer as an etching stop layer through the via forming hole of the resist layer; ,
Forming a metal pillar in which a third metal having an etching characteristic different from that of the second metal layer is embedded in the first via forming hole and the second via forming hole;
A step of peeling the resist layer,
Forming a first insulating layer on the second metal layer for embedding the metal pillar;
Polishing the surface of the first insulating layer to expose the first end surface of the metal column;
Adhering a second support substrate on the first insulating layer and the metal pillar via a second peelable adhesive layer;
Peeling the first peelable adhesive layer and the first support substrate,
Removing the first metal layer to expose a second end surface of the first metal layer and the third metal pillar opposite to the first end surface;
Etching the first metal layer using the third metal pillar and the first insulating layer as an etching stop layer;
Providing a second insulating layer on the first insulating layer and embedding the third metal pillar;
Polishing the surface of the second insulating layer to expose the second end surface of the third metal pillar;
Forming a via wiring forming via by removing the third metal pillar by etching using the first insulating layer and the second insulating layer as etching stop layers;
A method of manufacturing a via wiring forming substrate, comprising:
ことを特徴とする請求項４記載のビア配線形成用基板の製造方法。 The method for manufacturing a via wiring forming substrate according to claim 4, wherein the second insulating layer is made of a low-fluidity adhesive.
ことを特徴とする請求項４又は５記載のビア配線形成用基板の製造方法。 The method for manufacturing a via wiring forming substrate according to claim 4, wherein the first insulating layer is made of an epoxy-based sealing material.
ことを特徴とする請求項４〜６の何れか一項記載のビア配線形成用基板の製造方法。 7. The method for manufacturing a via wiring formation substrate according to claim 4, wherein the first metal layer is made of nickel or a nickel alloy, and the second metal layer is made of copper or a copper alloy.
ことを特徴とする請求項４〜７の何れか一項記載のビア配線形成用基板の製造方法。 8. The method for manufacturing a via wiring forming substrate according to claim 4, wherein the metal pillar is made of nickel or a nickel alloy.
前記ビア配線形成用基板の前記第２絶縁層上に、接続端子を銅端子とした半導体チップを用意し、前記銅端子を前記ビア配線用基板の前記ビア配線形成用ビアに対向させた状態で前記第２絶縁層上に前記半導体チップを接着剤を介して接合する工程と、
前記半導体チップを埋め込む第３絶縁層を形成する工程と、
前記第２剥離可能接着剤および前記第２サポート基板を剥離する工程と、前記ビア配線形成用ビアの前記半導体チップが設けられた側とは反対側から前記ビア配線形成用ビアを銅で埋め込んで前記銅端子と接続するビア配線を形成する工程と、
を具備することを特徴とする半導体装置実装部品。
A step of preparing a via wiring formation substrate according to any one of claims 1 to 3 or a via wiring formation substrate manufactured by the method of manufacturing a via wiring formation substrate according to any one of claims 4 to 8;
In the state where a semiconductor chip having a copper terminal as a connection terminal is prepared on the second insulating layer of the via wiring forming substrate, and the copper terminal is opposed to the via wiring forming via of the via wiring forming substrate. Bonding the semiconductor chip to the second insulating layer with an adhesive,
Forming a third insulating layer for embedding the semiconductor chip;
The step of peeling off the second peelable adhesive and the second support substrate, and filling the via wiring forming via with copper from the side of the via wiring forming via opposite to the side on which the semiconductor chip is provided. A step of forming a via wiring connected to the copper terminal,
A semiconductor device mounting component comprising:
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