JP2020085498A - Humidity detector and temperature detector - Google Patents
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Abstract
Description
本発明は、湿度検出装置及び温度検出装置に関する。 The present invention relates to a humidity detecting device and a temperature detecting device.
湿度検出装置には、吸収した水分量に応じて誘電率が変化する高分子材料で形成された感湿膜を誘電体として用いた静電容量式のものがある。この静電容量式の湿度検出装置では、感湿膜が電極間に配置され、この電極間の静電容量を測定することにより湿度(相対湿度)が求められる。 As the humidity detecting device, there is an electrostatic capacitance type device using a moisture sensitive film formed of a polymer material whose dielectric constant changes according to the amount of absorbed water, as a dielectric. In this capacitance type humidity detecting device, a humidity sensitive film is arranged between the electrodes, and the humidity (relative humidity) is obtained by measuring the capacitance between the electrodes.
このような湿度検出装置は、例えば、湿度検出部を有するセンサチップを封止部材としての樹脂で封止することによりパッケージ化される。湿度検出部が検出対象としての外気に接する必要があるので、封止部材には、湿度検出部を露出させるための開口部が形成される(例えば、特許文献1参照)。 Such a humidity detecting device is packaged, for example, by sealing a sensor chip having a humidity detecting portion with a resin as a sealing member. Since the humidity detecting unit needs to contact the outside air as a detection target, the sealing member is formed with an opening for exposing the humidity detecting unit (see, for example, Patent Document 1).
また、センサチップに、湿度検出部に加えて、外気の温度を検出するための温度検出部が設けられたものも知られている。 Further, there is also known a sensor chip provided with a temperature detecting unit for detecting the temperature of outside air in addition to the humidity detecting unit.
センサチップに湿度検出部に加えて温度検出部を設けた場合には、湿度検出部と温度検出部との両方を、封止部材から露出させるために上記開口部に配置する必要がある。 When the sensor chip is provided with the temperature detecting section in addition to the humidity detecting section, both the humidity detecting section and the temperature detecting section need to be arranged in the opening so as to be exposed from the sealing member.
しかし、温度検出部として半導体のバンドギャップの特性を利用したバンドギャップ型の温度センサを用いた場合には、温度検出部に光が入射することにより光電効果が生じて上記特性が変動し、温度の検出精度が劣化する可能性がある。 However, when a bandgap type temperature sensor utilizing the characteristics of the bandgap of a semiconductor is used as the temperature detection unit, the photoelectric effect occurs due to the incidence of light on the temperature detection unit and the above characteristics fluctuate, The detection accuracy of may deteriorate.
このため、温度検出部の光入射側に配線層を用いて遮光膜を形成することが考えられるが、配線層は、異なる電位の配線を複数形成するために、同一の配線層内において配線間にスリット(隙間)を形成する必要がある。このスリットから光が進入して温度検出部に入射する可能性がある。 For this reason, it is conceivable to form a light-shielding film using a wiring layer on the light incident side of the temperature detection unit. However, since the wiring layer forms a plurality of wirings with different potentials, the wiring layers may not be connected in the same wiring layer. It is necessary to form a slit (gap) in the. Light may enter through the slit and enter the temperature detection unit.
本発明は、温度検出部の遮光性を向上させることを目的とする。 It is an object of the present invention to improve the light blocking effect of a temperature detection unit.
開示の技術は、湿度検出部及び温度検出部を有するセンサチップと、前記湿度検出部及び温度検出部を露出させた状態で前記センサチップを封止する封止部材とを含む湿度検出装置であって、前記センサチップは、前記温度検出部が形成された半導体基板と、前記半導体基板上に形成された複数の配線層と、前記複数の配線層のうちの少なくとも1つの配線層と前記半導体基板とを接続する基板接続層と、前記複数の配線層間を接続する1又は複数の層間接続層と、前記基板接続層により形成され、前記温度検出部の周囲を囲う第1遮光壁と、前記層間接続層により形成され、前記温度検出部の周囲を囲う第2遮光壁と、前記複数の配線層のうちの前記第2遮光壁よりも上層の配線層により形成され、前記温度検出部の上方を覆う遮光膜と、を有する。 The disclosed technology is a humidity detection device including a sensor chip having a humidity detection unit and a temperature detection unit, and a sealing member that seals the sensor chip with the humidity detection unit and the temperature detection unit exposed. The sensor chip includes a semiconductor substrate on which the temperature detection unit is formed, a plurality of wiring layers formed on the semiconductor substrate, at least one wiring layer of the plurality of wiring layers, and the semiconductor substrate. A substrate connection layer for connecting between the plurality of wiring layers, one or a plurality of interlayer connection layers for connecting between the plurality of wiring layers, a first light shielding wall formed by the substrate connection layer and surrounding the temperature detection unit, and the interlayer A second light-shielding wall that is formed of a connection layer and surrounds the temperature detection unit, and a wiring layer that is an upper layer than the second light-shielding wall of the plurality of wiring layers and that is located above the temperature detection unit. And a light-shielding film for covering.
本発明によれば、温度検出部の遮光性を向上させることができる。 According to the present invention, it is possible to improve the light blocking effect of the temperature detection unit.
以下、図面を参照して発明を実施するための形態について説明する。各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。なお、本開示において、単に湿度と記載されている場合における湿度は、相対湿度を意味する。 Hereinafter, embodiments for carrying out the invention will be described with reference to the drawings. In each drawing, the same components may be denoted by the same reference numerals, and duplicate description may be omitted. In the present disclosure, the humidity in the case where it is simply described as humidity means relative humidity.
[概略構成]
本発明の一実施形態に係る湿度検出装置10の構成について説明する。
[Schematic configuration]
A configuration of the humidity detecting device 10 according to the embodiment of the present invention will be described.
図1は、本発明の一実施形態に係る湿度検出装置10の概略構成を例示する図である。図1(A)は、湿度検出装置10を上方から見た平面図である。図1(B)は、湿度検出装置10を下方から見た下面図である。図1(C)は、湿度検出装置10を横方向から見た側面図である。また、図2は、図1(A)中のA−A線沿う断面を概略的に示す断面図である。 FIG. 1 is a diagram illustrating a schematic configuration of a humidity detection device 10 according to an embodiment of the present invention. FIG. 1A is a plan view of the humidity detecting device 10 as viewed from above. FIG. 1B is a bottom view of the humidity detecting device 10 as viewed from below. FIG. 1C is a side view of the humidity detecting device 10 as viewed from the lateral direction. 2 is a cross-sectional view schematically showing a cross section taken along the line AA in FIG.
湿度検出装置10は、平面形状がほぼ矩形状であって、対向する2組の二辺の一方がX方向に平行であって、他方がY方向に平行である。X方向とY方向とは互いに直交する。また、湿度検出装置10は、X方向及びY方向に直交するZ方向に厚みを有する。なお、湿度検出装置10の平面形状は、矩形状に限られず、円形、楕円、多角形等であってもよい。 The humidity detecting device 10 has a substantially rectangular planar shape, and one of two opposing two sides is parallel to the X direction and the other is parallel to the Y direction. The X direction and the Y direction are orthogonal to each other. Further, the humidity detecting device 10 has a thickness in the Z direction orthogonal to the X direction and the Y direction. The planar shape of the humidity detecting device 10 is not limited to the rectangular shape, and may be a circle, an ellipse, a polygon, or the like.
湿度検出装置10は、第1半導体チップとしてのセンサチップ20と、第2半導体チップとしてのASIC(Application Specific Integrated Circuit)チップ30と、封止部材としてのモールド樹脂40と、複数のリード端子41とを有する。 The humidity detecting device 10 includes a sensor chip 20 as a first semiconductor chip, an ASIC (Application Specific Integrated Circuit) chip 30 as a second semiconductor chip, a mold resin 40 as a sealing member, and a plurality of lead terminals 41. Have.
センサチップ20は、ASICチップ30上に第1DAF(Die Attach Film)42を介して積層されている。すなわち、センサチップ20とASICチップ30とは、スタック構造となっている。 The sensor chip 20 is stacked on the ASIC chip 30 via a first DAF (Die Attach Film) 42. That is, the sensor chip 20 and the ASIC chip 30 have a stack structure.
センサチップ20とASICチップ30とは、複数の第1ボンディングワイヤ43により電気的に接続されている。ASICチップ30と複数のリード端子41とは、複数の第2ボンディングワイヤ44により電気的に接続されている。 The sensor chip 20 and the ASIC chip 30 are electrically connected by a plurality of first bonding wires 43. The ASIC chip 30 and the lead terminals 41 are electrically connected by the second bonding wires 44.
このように積層化されたセンサチップ20及びASICチップ30、複数の第1ボンディングワイヤ43、複数の第2ボンディングワイヤ44、及び複数のリード端子41は、モールド樹脂40により封止されてパッケージ化されている。このパッケージ方式は、PLP(Plating Lead Package)方式と呼ばれるものである。 The thus laminated sensor chip 20 and ASIC chip 30, the plurality of first bonding wires 43, the plurality of second bonding wires 44, and the plurality of lead terminals 41 are sealed by the mold resin 40 and packaged. ing. This package method is called a PLP (Plating Lead Package) method.
ASICチップ30の下面には、詳しくは後述するが、PLP方式によりパッケージ化する際に使用された第2DAF45が残存している。第2DAF45は、ASICチップ30の下面を絶縁する役割を有する。湿度検出装置10の下面には、第2DAF45と、複数のリード端子41とが露出している。 As will be described later in detail, the second DAF 45 used for packaging by the PLP method remains on the lower surface of the ASIC chip 30. The second DAF 45 has a role of insulating the lower surface of the ASIC chip 30. The second DAF 45 and a plurality of lead terminals 41 are exposed on the lower surface of the humidity detecting device 10.
各リード端子41は、ニッケルや銅により形成されている。第1DAF42及び第2DAF45は、それぞれ樹脂とシリカなどの混合物からなる絶縁材料で形成されている。モールド樹脂40は、カーボンブラックやシリカなどの混合物を含むエポキシ樹脂等の遮光性を有する黒色系の樹脂である。 Each lead terminal 41 is made of nickel or copper. The first DAF 42 and the second DAF 45 are each made of an insulating material made of a mixture of resin and silica. The mold resin 40 is a light-shielding black resin such as an epoxy resin containing a mixture of carbon black and silica.
湿度検出装置10の上面側には、センサチップ20の一部をモールド樹脂40から露出させる開口部50が形成されている。この開口部50は、例えば、壁部がテーパ状であって、開口面積が下方に向かうにつれて小さくなる。この開口部50のうち、実際にセンサチップ20を露出させる最下端の部分を有効開口部51という。 An opening 50 for exposing a part of the sensor chip 20 from the molding resin 40 is formed on the upper surface side of the humidity detecting device 10. The opening 50 has, for example, a tapered wall portion, and the opening area becomes smaller as it goes downward. Of the openings 50, the lowermost portion where the sensor chip 20 is actually exposed is called an effective opening 51.
開口部50を形成する際には、金型をセンサチップ20に押しあてながらモールド樹脂40により封止する。このときの金型によるセンサチップ20とASICチップ30とへの押圧力によって、チップ割れ等の破損が生じるおそれがある。この破損を防止するために、センサチップ20の厚みT1とASICチップ30の厚みT2は、それぞれ例えば200μm以上であることが好ましい。 When forming the opening 50, the mold is pressed against the sensor chip 20 and sealed with the mold resin 40. At this time, the pressing force applied to the sensor chip 20 and the ASIC chip 30 by the mold may cause damage such as chip cracking. In order to prevent this damage, the thickness T1 of the sensor chip 20 and the thickness T2 of the ASIC chip 30 are preferably 200 μm or more, respectively.
図3は、モールド樹脂40を除去した状態における湿度検出装置10の平面図である。図3に示すように、センサチップ20とASICチップ30とは、それぞれ平面形状がほぼ矩形状であって、X方向に平行な二辺と、Y方向に平行な二辺とを有する。センサチップ20は、ASICチップ30より小さく、ASICチップ30の表面上に第1DAF42を介して積層されている。 FIG. 3 is a plan view of the humidity detecting device 10 with the mold resin 40 removed. As shown in FIG. 3, each of the sensor chip 20 and the ASIC chip 30 has a substantially rectangular planar shape, and has two sides parallel to the X direction and two sides parallel to the Y direction. The sensor chip 20 is smaller than the ASIC chip 30 and is stacked on the surface of the ASIC chip 30 via the first DAF 42.
センサチップ20には、有効開口部51により露出される領域に、湿度検出部21と、温度検出部22と、加熱部23とが設けられている。加熱部23は、湿度検出部21の下面側に、湿度検出部21の形成領域を覆うように形成されている。すなわち、加熱部23の面積は、湿度検出部21より大きい。このように、封止部材としてのモールド樹脂40は、湿度検出部21及び温度検出部22を露出させた状態でセンサチップ20等を封止している。 The sensor chip 20 is provided with a humidity detecting section 21, a temperature detecting section 22, and a heating section 23 in a region exposed by the effective opening 51. The heating unit 23 is formed on the lower surface side of the humidity detecting unit 21 so as to cover the formation region of the humidity detecting unit 21. That is, the area of the heating unit 23 is larger than that of the humidity detecting unit 21. As described above, the mold resin 40 as the sealing member seals the sensor chip 20 and the like with the humidity detecting unit 21 and the temperature detecting unit 22 exposed.
また、センサチップ20の端部には、複数のボンディングパッド(以下、単にパッドという。)24が形成されている。本実施形態では、6個のパッド24が形成されている。パッド24は、例えばアルミニウムやアルミシリコン合金(AlSi)により形成されている。 In addition, a plurality of bonding pads (hereinafter, simply referred to as pads) 24 are formed at the ends of the sensor chip 20. In this embodiment, six pads 24 are formed. The pad 24 is formed of, for example, aluminum or aluminum silicon alloy (AlSi).
ASICチップ30は、信号処理及び制御用の半導体チップであって、後述する湿度計測処理部31、温度計測処理部32、加熱制御部33、及び故障判定部34(いずれも図12参照)が形成されている。 The ASIC chip 30 is a semiconductor chip for signal processing and control, and has a humidity measurement processing unit 31, a temperature measurement processing unit 32, a heating control unit 33, and a failure determination unit 34 (all of which are shown in FIG. 12) described later. Has been done.
また、ASICチップ30の表面においてセンサチップ20で覆われていない領域には、複数の第1パッド35と、複数の第2パッド36とが設けられている。第1パッド35及び第2パッド36は、例えばアルミニウムやアルミシリコン合金(AlSi)により形成されている。 Further, a plurality of first pads 35 and a plurality of second pads 36 are provided in a region of the surface of the ASIC chip 30 which is not covered with the sensor chip 20. The first pad 35 and the second pad 36 are made of, for example, aluminum or aluminum silicon alloy (AlSi).
第1パッド35は、第1ボンディングワイヤ43を介して、センサチップ20の対応するパッド24に接続されている。第2パッド36は、第2ボンディングワイヤ44を介して、対応するリード端子41に接続されている。リード端子41は、ASICチップ30の周囲に配置されている。製造時において、ASICチップ30の実装位置は、リード端子41を基準として決定される。センサチップ20のASICチップ30上の実装位置は、ASICチップ30の位置又はリード端子41のいずれかを基準として決定される。開口部50は、金型を用いたトランスファモールド法等により形成されるが、この金型の位置は、リード端子41を基準として決定される。 The first pad 35 is connected to the corresponding pad 24 of the sensor chip 20 via the first bonding wire 43. The second pad 36 is connected to the corresponding lead terminal 41 via the second bonding wire 44. The lead terminal 41 is arranged around the ASIC chip 30. At the time of manufacturing, the mounting position of the ASIC chip 30 is determined with the lead terminal 41 as a reference. The mounting position of the sensor chip 20 on the ASIC chip 30 is determined based on either the position of the ASIC chip 30 or the lead terminal 41. The opening 50 is formed by a transfer molding method or the like using a mold, and the position of this mold is determined with the lead terminal 41 as a reference.
図3に示す符号25は、センサチップ20上における湿度検出部21及び温度検出部22の形成許容領域を表す。この形成許容領域25は、実装時に、ASICチップ30、センサチップ20、及び金型の間に位置ずれが最も大きく発生した場合であっても、開口部50から確実に露出するように、開口部50の形成領域内に設定されている。湿度検出部21及び温度検出部22は、形成許容領域25内に形成されていれば、上記位置ずれにかかわらず、開口部50から確実に露出する。 Reference numeral 25 shown in FIG. 3 represents a formation permissible region of the humidity detecting portion 21 and the temperature detecting portion 22 on the sensor chip 20. The formation allowance region 25 is formed so as to be surely exposed from the opening 50 even when the largest displacement occurs between the ASIC chip 30, the sensor chip 20, and the mold during mounting. It is set within 50 forming regions. If the humidity detecting portion 21 and the temperature detecting portion 22 are formed in the formation permitting region 25, the humidity detecting portion 21 and the temperature detecting portion 22 are surely exposed from the opening 50 regardless of the positional deviation.
[センサチップの構成]
次に、センサチップ20の構成について説明する。
[Configuration of sensor chip]
Next, the configuration of the sensor chip 20 will be described.
図4は、センサチップ20の構成を示す概略平面図である。前述のパッド24は、外部からの電圧印加や、電位検出に使用される端子である。図4では、図3に示した複数のパッド24を、パッド24a〜24fと区別して示している。なお、パッド24a〜24fを区別する必要がない場合は、単にパッド24という。 FIG. 4 is a schematic plan view showing the configuration of the sensor chip 20. The pad 24 described above is a terminal used for voltage application from the outside and potential detection. In FIG. 4, the plurality of pads 24 shown in FIG. 3 are shown separately from the pads 24a to 24f. When it is not necessary to distinguish the pads 24a to 24f, they are simply referred to as the pads 24.
パッド24aは、グランド電位に接地されるグランド電極端子(GND)として機能する。このパッド24aは、配線や基板を介して、温度検出部22や加熱部23等の各部に電気的に接続される。 The pad 24a functions as a ground electrode terminal (GND) that is grounded to the ground potential. The pad 24a is electrically connected to each part such as the temperature detecting part 22 and the heating part 23 via a wiring or a substrate.
パッド24bは、湿度検出部21の下部電極83に電気的に接続された下部電極端子(BOT)である。パッド24bは、下部電極83に駆動電圧を供給するために用いられる。パッド24cは、湿度検出部21の上部電極84に電気的に接続された湿度検出用端子(HMD)である。パッド24cは、上部電極84から相対湿度の検出信号を取得するために用いられる。パッド24dは、湿度検出部21の参照電極82に電気的に接続された参照電極端子(REF)である。パッド24dは、参照電極82から湿度検出用の参照信号を取得するために用いられる。 The pad 24b is a lower electrode terminal (BOT) electrically connected to the lower electrode 83 of the humidity detector 21. The pad 24b is used to supply a drive voltage to the lower electrode 83. The pad 24c is a humidity detection terminal (HMD) electrically connected to the upper electrode 84 of the humidity detection unit 21. The pad 24c is used to obtain a relative humidity detection signal from the upper electrode 84. The pad 24d is a reference electrode terminal (REF) electrically connected to the reference electrode 82 of the humidity detector 21. The pad 24d is used to acquire a reference signal for humidity detection from the reference electrode 82.
パッド24eは、温度検出部22に電気的に接続された温度検出用端子(TMP)である。パッド24eは、温度の検出信号を取得するために用いられる。パッド24fは、加熱部23に電気的に接続された加熱用端子(HT)である。パッド24fは、加熱部23を駆動するための駆動電圧を供給するために用いられる。 The pad 24e is a temperature detection terminal (TMP) electrically connected to the temperature detection unit 22. The pad 24e is used to acquire a temperature detection signal. The pad 24f is a heating terminal (HT) electrically connected to the heating unit 23. The pad 24f is used to supply a drive voltage for driving the heating unit 23.
また、パッド24a以外のパッド24b〜24fには、それぞれ静電気放電(ESD:Electro-Static Discharge)保護回路60が接続されている。各ESD保護回路60は、入力端子又は出力端子としてのパッド24b〜24fのそれぞれと、グランド電極端子としてのパッド24aとの間に接続されている。本実施形態では、ESD保護回路60は、1つのダイオード61により構成されている。ダイオード61は、アノード側がパッド24aに接続され、カソード側がパッド24b〜24fのうちのいずれかに接続されている。 An electrostatic discharge (ESD) protection circuit 60 is connected to each of the pads 24b to 24f other than the pad 24a. Each ESD protection circuit 60 is connected between each of the pads 24b to 24f as input terminals or output terminals and the pad 24a as a ground electrode terminal. In the present embodiment, the ESD protection circuit 60 is composed of one diode 61. The diode 61 has an anode side connected to the pad 24a and a cathode side connected to any of the pads 24b to 24f.
ESD保護回路60は、有効開口部51から可能な限り離すように、パッド24b〜24fの近傍に配置することが好ましい。ESD保護回路60は、モールド樹脂40により覆われているので、光電効果による不要な電荷発生が生じることはない。 The ESD protection circuit 60 is preferably arranged near the pads 24b to 24f so as to be separated from the effective opening 51 as much as possible. Since the ESD protection circuit 60 is covered with the mold resin 40, unnecessary charge generation due to the photoelectric effect does not occur.
[ESD保護回路の構成]
次に、ESD保護回路60の構成について説明する。
[Configuration of ESD protection circuit]
Next, the configuration of the ESD protection circuit 60 will be described.
図5は、ESD保護回路60の構成を例示する回路図である。図5に示すように、ESD保護回路60を構成するダイオード61は、例えば、NチャネルMOS(Metal-Oxide-Semiconductor)トランジスタ(以下、NMOSトランジスタという。)により形成されている。具体的には、ダイオード61は、NMOSトランジスタのソースとゲートとバックゲートを短絡(いわゆるダイオード接続)したものである。この短絡部は、アノードとして機能する。このNMOSトランジスタのドレインは、カソードとして機能する。 FIG. 5 is a circuit diagram illustrating the configuration of the ESD protection circuit 60. As shown in FIG. 5, the diode 61 forming the ESD protection circuit 60 is formed of, for example, an N-channel MOS (Metal-Oxide-Semiconductor) transistor (hereinafter referred to as an NMOS transistor). Specifically, the diode 61 is a NMOS transistor whose source, gate, and back gate are short-circuited (so-called diode connection). This short circuit portion functions as an anode. The drain of this NMOS transistor functions as a cathode.
図6は、ESD保護回路60を構成するNMOSトランジスタの層構造を例示する図である。このNMOSトランジスタは、センサチップ20を構成するためのp型半導体基板70の表層に形成された2つのn型拡散層71,72と、コンタクト層73と、ゲート電極74とを有する。ゲート電極74は、p型半導体基板70の表面上にゲート絶縁膜75を介して形成されている。ゲート電極74は、2つのn型拡散層71,72の間に配置されている。 FIG. 6 is a diagram illustrating a layered structure of an NMOS transistor included in the ESD protection circuit 60. This NMOS transistor has two n-type diffusion layers 71 and 72 formed on the surface layer of a p-type semiconductor substrate 70 for forming the sensor chip 20, a contact layer 73, and a gate electrode 74. The gate electrode 74 is formed on the surface of the p-type semiconductor substrate 70 via a gate insulating film 75. The gate electrode 74 is arranged between the two n-type diffusion layers 71 and 72.
例えば、n型拡散層71がソースとして機能し、n型拡散層72がドレインとして機能する。コンタクト層73は、バックゲートとしてのp型半導体基板70との電気的接続のための低抵抗層(p型拡散層)である。n型拡散層71とゲート電極74とコンタクト層73とは、共通に接続されて短絡される。この短絡部がアノードとして機能し、n型拡散層72がカソードとして機能する。 For example, the n-type diffusion layer 71 functions as a source and the n-type diffusion layer 72 functions as a drain. The contact layer 73 is a low resistance layer (p-type diffusion layer) for electrical connection with the p-type semiconductor substrate 70 as a back gate. The n-type diffusion layer 71, the gate electrode 74, and the contact layer 73 are commonly connected and short-circuited. This short circuit portion functions as an anode, and the n-type diffusion layer 72 functions as a cathode.
p型半導体基板70は、例えばp型シリコン基板である。ゲート電極74は、金属や多結晶シリコン(ポリシリコン)により形成されている。ゲート絶縁膜75は、例えば、二酸化シリコン等の酸化膜により形成されている。 The p-type semiconductor substrate 70 is, for example, a p-type silicon substrate. The gate electrode 74 is formed of metal or polycrystalline silicon (polysilicon). The gate insulating film 75 is formed of, for example, an oxide film such as silicon dioxide.
[湿度検出部の構成]
次に、湿度検出部21の構成について説明する。
[Configuration of humidity detector]
Next, the configuration of the humidity detector 21 will be described.
図7は、湿度検出部21の構成を例示する回路図である。図7に示すように、湿度検出部21は、湿度検出用キャパシタ80と参照用キャパシタ81とを有する。 FIG. 7 is a circuit diagram illustrating the configuration of the humidity detector 21. As shown in FIG. 7, the humidity detecting section 21 has a humidity detecting capacitor 80 and a reference capacitor 81.
湿度検出部21の一方の電極(下部電極83)は、下部電極端子としてのパッド24bに接続されている。湿度検出部21の他方の電極(上部電極84)は、湿度検出用端子としてのパッド24cに接続されている。参照用キャパシタ81の一方の電極は、湿度検出部21の一方の電極(下部電極83)と共通である。参照用キャパシタ81の他方の電極(参照電極82)は、参照電極端子としてのパッド24dに接続されている。 One electrode (lower electrode 83) of the humidity detecting section 21 is connected to the pad 24b as a lower electrode terminal. The other electrode (upper electrode 84) of the humidity detecting portion 21 is connected to the pad 24c as a humidity detecting terminal. One electrode of the reference capacitor 81 is common with one electrode (lower electrode 83) of the humidity detecting section 21. The other electrode (reference electrode 82) of the reference capacitor 81 is connected to the pad 24d as a reference electrode terminal.
湿度検出用キャパシタ80は、電極間に後述する感湿膜86が設けられている。感湿膜86は、空気中の水分を吸収し、吸収した水分量に応じて誘電率が変化するポリイミド等の高分子材料で形成されている。したがって、湿度検出用キャパシタ80は、感湿膜86が吸収する水分量に応じて静電容量が変化する。 The humidity detecting capacitor 80 is provided with a moisture sensitive film 86 described below between the electrodes. The moisture sensitive film 86 is formed of a polymer material such as polyimide that absorbs moisture in the air and has a dielectric constant that changes according to the amount of absorbed moisture. Therefore, the capacitance of the humidity detecting capacitor 80 changes according to the amount of water absorbed by the moisture sensitive film 86.
参照用キャパシタ81は、電極間に後述する第2絶縁膜111(図9参照)が設けられている。第2絶縁膜111は、水分を吸収しない二酸化シリコン(SiO2)等の絶縁材料で形成されている。したがって、参照用キャパシタ81は、静電容量は変化しないか、変化したとしても極僅かである。 The reference capacitor 81 is provided with a second insulating film 111 (see FIG. 9) described later between the electrodes. The second insulating film 111 is formed of an insulating material such as silicon dioxide (SiO 2 ) that does not absorb moisture. Therefore, the capacitance of the reference capacitor 81 does not change, or even if it changes, it is very small.
感湿膜86に含まれる水分量は、湿度検出装置10の周囲の湿度に対応するので、湿度検出用キャパシタ80の静電容量と参照用キャパシタ81の静電容量との差を検出することにより、相対湿度を測定することができる。この相対湿度の測定は、湿度検出用端子としてのパッド24cの電位と、参照電極端子としてのパッド24dの電位とに基づき、ASICチップ30内の湿度計測処理部31(図12参照)によって行われる。 The amount of water contained in the moisture sensitive film 86 corresponds to the humidity around the humidity detecting device 10. Therefore, by detecting the difference between the capacitance of the humidity detecting capacitor 80 and the capacitance of the reference capacitor 81. , Relative humidity can be measured. The measurement of the relative humidity is performed by the humidity measurement processing unit 31 (see FIG. 12) in the ASIC chip 30 based on the potential of the pad 24c as the humidity detecting terminal and the potential of the pad 24d as the reference electrode terminal. ..
[温度検出部の構成]
次に、温度検出部22の構成について説明する。
[Configuration of temperature detector]
Next, the configuration of the temperature detection unit 22 will be described.
図8は、温度検出部22の構成を例示する回路図である。温度検出部22は、半導体のバンドギャップで温度変化により電気特性が比例的に変化する特性を利用して温度を検出するバンドギャップ型の温度センサである。例えば、温度検出部22は、ベース、エミッタ、コレクタのいずれか2つを接続して2端子とされた1又は複数のバイポーラトランジスタを含む。この2端子間の抵抗値を検出することにより、温度を測定することができる。 FIG. 8 is a circuit diagram illustrating the configuration of the temperature detection unit 22. The temperature detection unit 22 is a bandgap type temperature sensor that detects a temperature by utilizing a characteristic in which the electrical characteristics of the semiconductor bandgap change proportionally with a temperature change. For example, the temperature detection unit 22 includes one or a plurality of bipolar transistors having two terminals by connecting any two of a base, an emitter, and a collector. The temperature can be measured by detecting the resistance value between the two terminals.
図8に示すように、本実施形態では、温度検出部22は、ベースとコレクタを接続したnpn型のバイポーラトランジスタ90を、複数個(例えば8個)並列に接続することにより構成されている。このように、複数個のバイポーラトランジスタ90を並列接続することにより、pn接合の接合面積が増大し、ESD耐性が向上する。 As shown in FIG. 8, in the present embodiment, the temperature detection unit 22 is configured by connecting a plurality of (e.g., 8) npn-type bipolar transistors 90 whose base and collector are connected in parallel. By connecting the plurality of bipolar transistors 90 in parallel in this manner, the junction area of the pn junction is increased and the ESD resistance is improved.
バイポーラトランジスタ90のエミッタは、グランド電極端子としてのパッド24aに接続されている。バイポーラトランジスタ90のベース及びコレクタは、温度検出用端子としてのパッド24eに接続されている。 The emitter of the bipolar transistor 90 is connected to the pad 24a as the ground electrode terminal. The base and collector of the bipolar transistor 90 are connected to the pad 24e as a temperature detecting terminal.
温度の測定は、パッド24eの電位に基づき、ASICチップ30内の温度計測処理部32(図12参照)によって行われる。 The temperature measurement is performed by the temperature measurement processing unit 32 (see FIG. 12) in the ASIC chip 30 based on the potential of the pad 24e.
[センサチップの素子構造]
次に、センサチップ20の素子構造について説明する。
[Element structure of sensor chip]
Next, the element structure of the sensor chip 20 will be described.
図9は、センサチップ20の素子構造を説明するための概略断面図である。なお、図9では、パッド24a,24b,24c,24eを、湿度検出部21、温度検出部22、及び加熱部23と同一の断面内に示しているが、これは構造の理解を容易にするために示したものであり、実際に同一断面内に存在することを意味するものではない。湿度検出部21、温度検出部22、及び加熱部23の断面についても、構造の理解を容易にするために簡略化しており、各部の位置関係等は実際とは異なる。 FIG. 9 is a schematic cross-sectional view for explaining the element structure of the sensor chip 20. In FIG. 9, the pads 24a, 24b, 24c, 24e are shown in the same cross section as the humidity detecting section 21, the temperature detecting section 22, and the heating section 23, but this facilitates understanding of the structure. However, it does not mean that they actually exist in the same cross section. The cross sections of the humidity detecting unit 21, the temperature detecting unit 22, and the heating unit 23 are also simplified for easy understanding of the structure, and the positional relationship of each unit is different from the actual one.
図9に示すように、センサチップ20は、前述のp型半導体基板70を用いて形成されている。このp型半導体基板70には、第1ディープnウェル100aと、第2ディープnウェル100bとが形成されている。第1ディープnウェル100aには、温度検出部22が形成されている。第2ディープnウェル100bには、加熱部23が形成されている。 As shown in FIG. 9, the sensor chip 20 is formed using the p-type semiconductor substrate 70 described above. A first deep n-well 100a and a second deep n-well 100b are formed on the p-type semiconductor substrate 70. The temperature detector 22 is formed in the first deep n-well 100a. The heating unit 23 is formed in the second deep n-well 100b.
第1ディープnウェル100aと第2ディープnウェル100bとのいずれも形成されていないp型半導体基板70の表層には、pウェル103a,103bが形成されている。pウェル103a,103bの表層には、それぞれp型拡散領域からなるコンタクト層104a,104bが形成されている。コンタクト層104a,104bは、p型半導体基板70上に形成される所定の配線層とp型半導体基板70との電気的接続のための低抵抗層(p型拡散層)である。 P wells 103a and 103b are formed in the surface layer of the p-type semiconductor substrate 70 in which neither the first deep n well 100a nor the second deep n well 100b is formed. Contact layers 104a and 104b made of p-type diffusion regions are formed on the surface layers of the p wells 103a and 103b, respectively. The contact layers 104a and 104b are low resistance layers (p-type diffusion layers) for electrically connecting a predetermined wiring layer formed on the p-type semiconductor substrate 70 and the p-type semiconductor substrate 70.
第1ディープnウェル100aの表層には、pウェル101とnウェル102とが形成されている。pウェル101の表層には、n型拡散層91及びp型拡散層92が形成されている。nウェル102の表層には、n型拡散層93が形成されている。n型拡散層91、p型拡散層92、及びn型拡散層93は、前述のnpn型のバイポーラトランジスタ90を構成し、それぞれエミッタ、ベース、及びコレクタとして機能する。 A p well 101 and an n well 102 are formed in the surface layer of the first deep n well 100a. An n-type diffusion layer 91 and a p-type diffusion layer 92 are formed on the surface layer of the p-well 101. An n-type diffusion layer 93 is formed on the surface layer of the n-well 102. The n-type diffusion layer 91, the p-type diffusion layer 92, and the n-type diffusion layer 93 configure the npn-type bipolar transistor 90 described above, and function as an emitter, a base, and a collector, respectively.
第2ディープnウェル100bの表層には、pウェル105が形成されている。pウェル105の表層には、1又は2以上のn型拡散層106が形成されている。本実施形態では、複数のn型拡散層106が形成されている。例えば、各n型拡散層106は、紙面に直交する方向に延伸しており、全体として1次元格子状となっている(図11参照)。n型拡散層106は、所定の抵抗値(例えば、約3Ωのシート抵抗値)を有し、電流が流れることにより発熱する抵抗体として機能する。すなわち、n型拡散層106は、前述の加熱部23を構成する。 A p-well 105 is formed on the surface of the second deep n-well 100b. One or more n-type diffusion layers 106 are formed on the surface layer of the p-well 105. In this embodiment, a plurality of n-type diffusion layers 106 are formed. For example, each n-type diffusion layer 106 extends in a direction orthogonal to the paper surface and has a one-dimensional lattice shape as a whole (see FIG. 11). The n-type diffusion layer 106 has a predetermined resistance value (for example, a sheet resistance value of about 3Ω), and functions as a resistor that generates heat when a current flows. That is, the n-type diffusion layer 106 constitutes the heating unit 23 described above.
p型半導体基板70内の各層は、通常の半導体製造工程(CMOSプロセス)を用いて形成される。したがって、抵抗体としてのn型拡散層106は、温度検出部22の一部に含まれるn型拡散層91,93と同一の製造工程で形成される。n型拡散層106,91,93は、n型不純物(例えばリン)をイオン注入することにより基板中への不純物添加を行うイオン注入工程により同時に形成される。すなわち、抵抗体としてのn型拡散層106は、温度検出部22の一部に含まれるn型拡散層91,93と、p型半導体基板70の表面からの深さが同一である。また、n型拡散層106は、温度検出部22の一部に含まれるp型拡散層92と、p型半導体基板70の表面からの深さが同一であってもよい。 Each layer in the p-type semiconductor substrate 70 is formed using a normal semiconductor manufacturing process (CMOS process). Therefore, the n-type diffusion layer 106 as a resistor is formed in the same manufacturing process as the n-type diffusion layers 91 and 93 included in a part of the temperature detection unit 22. The n-type diffusion layers 106, 91 and 93 are simultaneously formed by an ion implantation step of implanting impurities into the substrate by ion-implanting n-type impurities (for example, phosphorus). That is, the n-type diffusion layer 106 as a resistor has the same depth from the surface of the p-type semiconductor substrate 70 as the n-type diffusion layers 91 and 93 included in a part of the temperature detection unit 22. The n-type diffusion layer 106 may have the same depth from the surface of the p-type semiconductor substrate 70 as the p-type diffusion layer 92 included in a part of the temperature detection unit 22.
なお、n型拡散層106,91,93は、イオン注入工程に代えて、熱処理によって不純物添加を行う熱拡散工程で形成することも可能である。 Note that the n-type diffusion layers 106, 91, 93 can be formed by a thermal diffusion process in which impurities are added by heat treatment instead of the ion implantation process.
また、前述のESD保護回路60のn型拡散層71,72についてもn型拡散層106,91,93と同一の製造工程(イオン注入工程又は熱拡散工程)で作成される。コンタクト層73は、p型拡散層92、コンタクト層104a,104b等と同一の製造工程(イオン注入工程又は熱拡散工程)で作成される。 The n-type diffusion layers 71, 72 of the ESD protection circuit 60 described above are also formed by the same manufacturing process (ion implantation process or thermal diffusion process) as the n-type diffusion layers 106, 91, 93. The contact layer 73 is formed in the same manufacturing process (ion implantation process or thermal diffusion process) as the p-type diffusion layer 92 and the contact layers 104a and 104b.
p型半導体基板70中のその他の層は、主にコンタクト層として機能するものであるので、説明は省略する。 Since the other layers in the p-type semiconductor substrate 70 mainly function as contact layers, the description thereof will be omitted.
p型半導体基板70の表面上には、第1絶縁膜110、第2絶縁膜111、及び第3絶縁膜112が順に積層されている。これらは、二酸化シリコン(SiO2)や窒化シリコン(SiN)等の絶縁材料で形成されている。 A first insulating film 110, a second insulating film 111, and a third insulating film 112 are sequentially stacked on the surface of the p-type semiconductor substrate 70. These are formed of an insulating material such as silicon dioxide (SiO 2 ) or silicon nitride (SiN).
第1絶縁膜110上には、第1配線層120が形成されている。第2絶縁膜111上には、第2配線層121が形成されている。第2絶縁膜111は、第1配線層120上を覆っている。第3絶縁膜112は、第2配線層121上を覆っている。第1配線層120及び第2配線層121は、アルミニウム(Al)等の導電性材料により形成されている。第1配線層120及び第2配線層121の導電性材料として、AlSi,AlSiCu,Au/Ni,Cr等を用いることも可能である。 A first wiring layer 120 is formed on the first insulating film 110. A second wiring layer 121 is formed on the second insulating film 111. The second insulating film 111 covers the first wiring layer 120. The third insulating film 112 covers the second wiring layer 121. The first wiring layer 120 and the second wiring layer 121 are made of a conductive material such as aluminum (Al). It is also possible to use AlSi, AlSiCu, Au/Ni, Cr or the like as the conductive material of the first wiring layer 120 and the second wiring layer 121.
第1絶縁膜110中には、第1配線層120をp型半導体基板70に接続するための複数の第1プラグを有する第1プラグ層122が形成されている。第1プラグ層122は、基板接続層ともいう。第2絶縁膜111中には、第1配線層120と第2配線層121とを接続するための複数の第2プラグを有する第2プラグ層123が形成されている。第2プラグ層123は、層間接続層ともいう。第1プラグ層122及び第2プラグ層123は、タングステン(W)等の導電性材料により形成される。 A first plug layer 122 having a plurality of first plugs for connecting the first wiring layer 120 to the p-type semiconductor substrate 70 is formed in the first insulating film 110. The first plug layer 122 is also referred to as a substrate connection layer. A second plug layer 123 having a plurality of second plugs for connecting the first wiring layer 120 and the second wiring layer 121 is formed in the second insulating film 111. The second plug layer 123 is also referred to as an interlayer connection layer. The first plug layer 122 and the second plug layer 123 are formed of a conductive material such as tungsten (W).
例えば、前述のバイポーラトランジスタ90のベースとコレクタとを接続するための配線94は、第1配線層120により形成され、第1プラグ層122を介してp型拡散層92及びn型拡散層93に接続される。また、配線94は、第2プラグ層123及び第2配線層121を介して、温度検出用端子としてのパッド24eに接続される。また、バイポーラトランジスタ90のエミッタとしてのn型拡散層91は、第1プラグ層122、第1配線層120、及び第2配線層121を介して、グランド電極端子としてのパッド24aに接続される。 For example, the wiring 94 for connecting the base and collector of the bipolar transistor 90 described above is formed by the first wiring layer 120, and is formed in the p-type diffusion layer 92 and the n-type diffusion layer 93 via the first plug layer 122. Connected. Further, the wiring 94 is connected to the pad 24e as the temperature detecting terminal via the second plug layer 123 and the second wiring layer 121. The n-type diffusion layer 91 as the emitter of the bipolar transistor 90 is connected to the pad 24a as the ground electrode terminal via the first plug layer 122, the first wiring layer 120, and the second wiring layer 121.
加熱部23の一端をグランド電位に接地するための配線107は、第1配線層120により形成され、第1プラグ層122を介してn型拡散層106及びコンタクト層104bに接続される。また、加熱部23の他端を加熱用端子としてのパッド24fに接続するための配線108は、第1プラグ層122を介してn型拡散層106に接続され、かつ、第2プラグ層123及び第2配線層121を介してパッド24fに接続される。なお、配線108は、加熱部23に大きな電流を流すことによるエレクトロマイグレーションを防止するために、他の配線より幅を太くすることが好ましい。 The wiring 107 for grounding one end of the heating unit 23 to the ground potential is formed by the first wiring layer 120 and is connected to the n-type diffusion layer 106 and the contact layer 104b via the first plug layer 122. The wiring 108 for connecting the other end of the heating unit 23 to the pad 24f as a heating terminal is connected to the n-type diffusion layer 106 via the first plug layer 122, and the second plug layer 123 and It is connected to the pad 24f via the second wiring layer 121. Note that the wiring 108 is preferably wider than the other wirings in order to prevent electromigration due to a large current flowing through the heating portion 23.
参照用キャパシタ81の参照電極82は、第1配線層120により形成され、第2プラグ層123及び第2配線層121を介して、参照電極端子としてのパッド24d(図9では図示せず)に接続される。 The reference electrode 82 of the reference capacitor 81 is formed by the first wiring layer 120, and is connected to the pad 24d (not shown in FIG. 9) as a reference electrode terminal via the second plug layer 123 and the second wiring layer 121. Connected.
また、湿度検出用キャパシタ80の下部電極83は、第2配線層121により形成され、下部電極端子としてのパッド24bに電気的に接続されている。実際には、下部電極83は、第2プラグ層123を介して第1配線層120により形成された配線(図示せず)に接続されている。この配線は、第2プラグ層123を介して第2配線層121により形成された配線(図示せず)に接続され、パッド24bに接続されている。 The lower electrode 83 of the humidity detecting capacitor 80 is formed by the second wiring layer 121 and is electrically connected to the pad 24b as the lower electrode terminal. Actually, the lower electrode 83 is connected to the wiring (not shown) formed by the first wiring layer 120 via the second plug layer 123. This wiring is connected to a wiring (not shown) formed by the second wiring layer 121 via the second plug layer 123, and is connected to the pad 24b.
さらに、湿度検出用キャパシタ80の上部電極84を湿度検出用端子としてのパッド24cに電気的に接続するための配線85は、第2配線層121により形成されている。実際には、配線85は、第2プラグ層123を介して第1配線層120により形成された配線(図示せず)に接続されている。この配線は、第2プラグ層123を介して第2配線層121により形成された配線(図示せず)に接続され、パッド24eに接続されている。 Further, the wiring 85 for electrically connecting the upper electrode 84 of the humidity detecting capacitor 80 to the pad 24c as the humidity detecting terminal is formed by the second wiring layer 121. In practice, the wiring 85 is connected to the wiring (not shown) formed by the first wiring layer 120 via the second plug layer 123. This wiring is connected to a wiring (not shown) formed by the second wiring layer 121 via the second plug layer 123, and is connected to the pad 24e.
なお、下部電極83は、第2絶縁膜111を介して参照電極82に対向する位置に配置されている。 The lower electrode 83 is arranged at a position facing the reference electrode 82 via the second insulating film 111.
パッド24a〜24fは、アルミニウム等の導電性材料によって、第3絶縁膜112上に形成され、第3絶縁膜112を貫通して第2配線層121に接続されている。 The pads 24a to 24f are formed of a conductive material such as aluminum on the third insulating film 112, penetrate the third insulating film 112, and are connected to the second wiring layer 121.
第3絶縁膜112上には、感湿膜86が形成されている。感湿膜86は、厚みが0.5μm〜1.5μmであって、湿度に応じて水分子を吸着及び脱着しやすい高分子材料で形成されている。感湿膜86は、例えば、厚みが1μmのポリイミド膜である。なお、感湿膜86を形成する高分子材料は、ポリイミドに限られず、セルロース、ポリメチルメタクリレート(PMMA)、ポリビニルアルコール(PVA)などであってもよい。 A moisture sensitive film 86 is formed on the third insulating film 112. The moisture sensitive film 86 has a thickness of 0.5 μm to 1.5 μm and is made of a polymer material that easily adsorbs and desorbs water molecules depending on humidity. The moisture sensitive film 86 is, for example, a polyimide film having a thickness of 1 μm. The polymer material forming the moisture sensitive film 86 is not limited to polyimide, and may be cellulose, polymethylmethacrylate (PMMA), polyvinyl alcohol (PVA), or the like.
感湿膜86の上面は平坦であり、この上面に、平板状の上部電極84が形成されている。上部電極84は、感湿膜86を介して下部電極83に対向する位置に形成されている。上部電極84の一部は、配線85に接続されている。上部電極84は、例えば、厚みが200nmのアルミニウム等で形成された導電膜である。また、上部電極84には、空気中の水分子を感湿膜86に効率的に取り込むために、複数の開口84aが形成されている。 The upper surface of the moisture sensitive film 86 is flat, and the flat upper electrode 84 is formed on this upper surface. The upper electrode 84 is formed at a position facing the lower electrode 83 via the moisture sensitive film 86. Part of the upper electrode 84 is connected to the wiring 85. The upper electrode 84 is a conductive film made of, for example, aluminum having a thickness of 200 nm. Further, in the upper electrode 84, a plurality of openings 84a are formed in order to efficiently take in water molecules in the air into the moisture sensitive film 86.
感湿膜86上には、上部電極84を覆うようにオーバーコート膜87が設けられている。オーバーコート膜87は、高分子材料、例えば、感湿膜86と同一の材料で形成されている。オーバーコート膜87の厚みは、例えば0.5μm〜10μmである。 An overcoat film 87 is provided on the moisture sensitive film 86 so as to cover the upper electrode 84. The overcoat film 87 is formed of a polymer material, for example, the same material as the moisture sensitive film 86. The overcoat film 87 has a thickness of, for example, 0.5 μm to 10 μm.
感湿膜86及びオーバーコート膜87には、パッド24a〜24fを露出させる開口が形成されている。 The moisture sensitive film 86 and the overcoat film 87 have openings for exposing the pads 24a to 24f.
このように、下部電極83と上部電極84とによって平行平板の湿度検出用キャパシタ80が構成されている。また、下部電極83と参照電極82とによって、平行平板の参照用キャパシタ81が構成されている。また、湿度検出用キャパシタ80と参照用キャパシタ81とは、加熱部23の上方に配置されている。 Thus, the lower electrode 83 and the upper electrode 84 form a parallel plate humidity detecting capacitor 80. The lower electrode 83 and the reference electrode 82 form a parallel plate reference capacitor 81. The humidity detecting capacitor 80 and the reference capacitor 81 are arranged above the heating unit 23.
したがって、加熱部23が発熱することにより、下部電極83と上部電極84との間の感湿膜86が加熱される。これにより、感湿膜86は、加熱により温度が上昇することで湿度に応じた量の水分子を吸着するので、誘電率が変化し、湿度検出用キャパシタ80の静電容量が低下する。また、温度検出部22は、加熱部23により生じる温度上昇を検出する。 Therefore, when the heating unit 23 generates heat, the moisture sensitive film 86 between the lower electrode 83 and the upper electrode 84 is heated. As a result, the moisture-sensitive film 86 adsorbs water molecules in an amount corresponding to humidity as the temperature rises due to heating, so that the dielectric constant changes and the capacitance of the humidity detecting capacitor 80 decreases. Further, the temperature detection unit 22 detects a temperature rise caused by the heating unit 23.
図10は、下部電極83及び上部電極84の形状を例示する平面図である。図10に示すように、下部電極83と上部電極84とはともに矩形状である。上部電極84は、下部電極83上を覆うように形成されている。 FIG. 10 is a plan view illustrating the shapes of the lower electrode 83 and the upper electrode 84. As shown in FIG. 10, both the lower electrode 83 and the upper electrode 84 have a rectangular shape. The upper electrode 84 is formed so as to cover the lower electrode 83.
開口84aは、可能な限り小さいほうが好ましく、小さいほど空気中への電界の漏れが防止される。実際は、多数の開口84aが形成されている。なお、開口84aは、正方形には限られず、細長い短冊状であってもよいし、円形であってもよい。また、開口84aは、千鳥状に配列されていてもよい。開口84aは、円形であって、かつ千鳥状配列であることが望ましい。 The opening 84a is preferably as small as possible, and the smaller the size, the more the leakage of the electric field into the air is prevented. In reality, many openings 84a are formed. The opening 84a is not limited to a square shape, and may be an elongated strip shape or a circular shape. The openings 84a may be arranged in a staggered pattern. The openings 84a are preferably circular and staggered.
なお、図10では図示を省略しているが、下部電極83の下方には、矩形状の参照電極82が形成されている。 Although not shown in FIG. 10, a rectangular reference electrode 82 is formed below the lower electrode 83.
図11は、加熱部23を構成するn型拡散層106の形状を例示する平面図である。図11に示すように、n型拡散層106は、細長い短冊状の領域が複数平行に並べられた一次元格子状となっている。この一次元格子状のn型拡散層106の一端が前述の配線107に接続され、他端が前述の配線108に接続されている。加熱部23は、温度検出部22の全体を覆うように、温度検出部22の下方に位置している。 FIG. 11 is a plan view illustrating the shape of the n-type diffusion layer 106 that constitutes the heating unit 23. As shown in FIG. 11, the n-type diffusion layer 106 has a one-dimensional lattice shape in which a plurality of elongated strip-shaped regions are arranged in parallel. One end of the one-dimensional lattice-shaped n-type diffusion layer 106 is connected to the wiring 107 described above, and the other end is connected to the wiring 108 described above. The heating unit 23 is located below the temperature detection unit 22 so as to cover the entire temperature detection unit 22.
[ASICチップの機能構成]
次に、ASICチップ30に構成される機能部について説明する。
[Functional configuration of ASIC chip]
Next, the functional units included in the ASIC chip 30 will be described.
図12は、ASICチップ30の機能構成を例示するブロック図である。図12に示すように、ASICチップ30には、湿度計測処理部31、温度計測処理部32、加熱制御部33、及び故障判定部34が構成されている。 FIG. 12 is a block diagram illustrating the functional configuration of the ASIC chip 30. As shown in FIG. 12, the ASIC chip 30 includes a humidity measurement processing unit 31, a temperature measurement processing unit 32, a heating control unit 33, and a failure determination unit 34.
湿度計測処理部31は、下部電極端子としてのパッド24bに所定の駆動電圧を印加するとともに、湿度検出用端子としてのパッド24cの電位と、参照電極端子としてのパッド24dの電位とを検出する。そして、湿度計測処理部31は、両者の検出値の差(電位差)に基づいて信号処理を行うことにより、相対湿度(%RH)を算出する。 The humidity measurement processing unit 31 applies a predetermined drive voltage to the pad 24b serving as the lower electrode terminal, and detects the potential of the pad 24c serving as the humidity detecting terminal and the potential of the pad 24d serving as the reference electrode terminal. Then, the humidity measurement processing unit 31 calculates the relative humidity (%RH) by performing signal processing based on the difference (potential difference) between the detected values of the two.
温度計測処理部32は、温度検出用端子としてのパッド24eの電位を検出し、検出電位に対応する温度を算出する。 The temperature measurement processing unit 32 detects the potential of the pad 24e as the temperature detecting terminal and calculates the temperature corresponding to the detected potential.
加熱制御部33は、加熱用端子としてのパッド24fに所定の駆動電圧を印加することにより、加熱部23に電流(例えば10mA程度)を流して発熱させる。加熱制御部33は、パッド24fへの印加電圧を制御することにより、発熱量の制御を行う。 The heating control unit 33 applies a predetermined driving voltage to the pad 24f serving as a heating terminal to cause a current (for example, about 10 mA) to flow through the heating unit 23 to generate heat. The heating control unit 33 controls the amount of heat generated by controlling the voltage applied to the pad 24f.
故障判定部34は、湿度計測処理部31により計測された相対湿度と、温度計測処理部32により計測された温度とに基づいて故障判定を行う。故障判定部34は、故障判定時に、加熱部23の加熱開始及び終了に関する指示を、加熱制御部33に与える。具体的には、故障判定部34は、加熱部23を発熱させた後、温度が上昇しない場合、及び、温度は上昇するが湿度が低下しない場合に、故障と判定する。 The failure determination unit 34 makes a failure determination based on the relative humidity measured by the humidity measurement processing unit 31 and the temperature measured by the temperature measurement processing unit 32. The failure determination unit 34 gives instructions to the heating control unit 33 regarding the start and end of heating of the heating unit 23 at the time of failure determination. Specifically, the failure determination unit 34 determines a failure when the temperature does not rise after heating the heating unit 23 and when the temperature rises but the humidity does not drop.
[センサチップの平面レイアウト構成]
次に、センサチップ20のより具体的な平面レイアウト構成について説明する。
[Sensor chip plane layout configuration]
Next, a more specific planar layout configuration of the sensor chip 20 will be described.
図13〜図20は、センサチップ20の温度検出部22及びその周辺の形成領域における平面レイアウト構成及び断面構造を示す図である。 13 to 20 are diagrams showing a planar layout configuration and a cross-sectional structure in the temperature detection unit 22 of the sensor chip 20 and a formation region around the temperature detection unit 22.
図13は、p型半導体基板70上に形成された第1プラグ層122のパターンを例示する平面図である。図14は、図13中のB−B線に沿う断面を概略的に示す断面図である。 FIG. 13 is a plan view illustrating the pattern of the first plug layer 122 formed on the p-type semiconductor substrate 70. FIG. 14 is a sectional view schematically showing a section taken along the line BB in FIG. 13.
図14に示すように、p型半導体基板70には、図9に示した温度検出部22の形成領域に対応する不純物拡散層、ウェル、コンタクト層等が形成されている。これらの領域は上記と同様であるので説明は省略する。 As shown in FIG. 14, the p-type semiconductor substrate 70 is provided with an impurity diffusion layer, a well, a contact layer, etc. corresponding to the formation region of the temperature detection unit 22 shown in FIG. Since these areas are the same as those described above, description thereof will be omitted.
図13に示すように、基板接続層としての第1プラグ層122は、プラグ群122a、遮光壁122b,122c等を含む。プラグ群122aは、複数のドット状のプラグが配列されたものである。各ドットは、例えば一辺が0.6μmの正方形である。遮光壁122b,122cは、ライン状のプラグによって形成されている。遮光壁122b,122cのライン幅は、例えば0.6μmである。 As shown in FIG. 13, the first plug layer 122 as the substrate connecting layer includes a plug group 122a, light shielding walls 122b and 122c, and the like. The plug group 122a is an array of a plurality of dot-shaped plugs. Each dot is, for example, a square having a side of 0.6 μm. The light shielding walls 122b and 122c are formed by linear plugs. The line width of the light shielding walls 122b and 122c is, for example, 0.6 μm.
プラグ群122aと遮光壁122b,122cとは、p型半導体基板70上に形成された第1絶縁膜110に所定のパターンの開口(コンタクトホール)を形成し、この開口にタングステン等の導電材料を埋め込むことにより形成される。 The plug group 122a and the light shielding walls 122b and 122c form an opening (contact hole) having a predetermined pattern in the first insulating film 110 formed on the p-type semiconductor substrate 70, and a conductive material such as tungsten is formed in this opening. It is formed by embedding.
図15は、第1プラグ層122上に形成された第1配線層120のパターンを例示する平面図である。図16は、図15中のB−B線に沿う断面を概略的に示す断面図である。 FIG. 15 is a plan view illustrating the pattern of the first wiring layer 120 formed on the first plug layer 122. 16 is a cross-sectional view schematically showing a cross section taken along the line BB in FIG.
図15に示すように、第1配線層120は、温度検出用端子としてのパッド24eに電気的に接続される配線94、湿度検出用端子としてのパッド24cに電気的に接続される配線95、下部電極端子としてのパッド24bに電気的に接続される配線96、グランド電極端子としてのパッド24aに電気的に接続される導電膜97等を含む。 As shown in FIG. 15, the first wiring layer 120 includes a wiring 94 electrically connected to the pad 24e as a temperature detection terminal, a wiring 95 electrically connected to the pad 24c as a humidity detection terminal, It includes a wiring 96 electrically connected to the pad 24b as a lower electrode terminal, a conductive film 97 electrically connected to the pad 24a as a ground electrode terminal, and the like.
配線94、配線95、配線96、及び導電膜97は、それぞれ第2配線層121により形成された配線(図示せず)を介して、パッド24e、パッド24c、パッド24b、及びパッド24aに接続される。 The wiring 94, the wiring 95, the wiring 96, and the conductive film 97 are connected to the pad 24e, the pad 24c, the pad 24b, and the pad 24a via the wiring (not shown) formed by the second wiring layer 121, respectively. It
導電膜97は、温度検出部22を露出させる開口97aと、開口97a内に形成された温度検出部22にグランド電位を供給するための配線97bとを有する。 The conductive film 97 has an opening 97a that exposes the temperature detection unit 22 and a wiring 97b that is formed in the opening 97a and that supplies a ground potential to the temperature detection unit 22.
第1配線層120は、第1絶縁膜110上にアルミニウム等の導電膜を蒸着し、この導電膜をフォトリソグラフィとエッチングによりパターニングすることによって形成される。なお、配線94と導電膜97との間、配線95と導電膜97との間、及び配線96と導電膜97との間は、電気的に分離するためにスリットを形成する必要がある。 The first wiring layer 120 is formed by depositing a conductive film such as aluminum on the first insulating film 110 and patterning the conductive film by photolithography and etching. Note that it is necessary to form slits between the wiring 94 and the conductive film 97, between the wiring 95 and the conductive film 97, and between the wiring 96 and the conductive film 97 for electrical isolation.
図16に示すように、配線94は、プラグ群122aを介してp型半導体基板70中のp型拡散層92及びn型拡散層93に接続されている。導電膜97は、遮光壁122b,122cを介してコンタクト層104aに接続されている。導電膜97に一体に形成された配線97bは、プラグ群122aを介してn型拡散層91に接続されている。 As shown in FIG. 16, the wiring 94 is connected to the p-type diffusion layer 92 and the n-type diffusion layer 93 in the p-type semiconductor substrate 70 via the plug group 122a. The conductive film 97 is connected to the contact layer 104a via the light shielding walls 122b and 122c. The wiring 97b formed integrally with the conductive film 97 is connected to the n-type diffusion layer 91 via the plug group 122a.
図17は、第1配線層120上に形成された第2プラグ層123のパターンを例示する平面図である。図18は、図17中のB−B線に沿う断面を概略的に示す断面図である。 FIG. 17 is a plan view illustrating the pattern of the second plug layer 123 formed on the first wiring layer 120. 18 is a sectional view schematically showing a section taken along line BB in FIG.
図17に示すように、層間接続層としての第2プラグ層123は、プラグ群123a,123b、遮光壁123c,123d等を含む。プラグ群123a,123bは、複数のドット状のプラグが配列されたものである。各ドットは、例えば一辺が0.6μmの正方形である。遮光壁123c,123dは、ライン状のプラグによって形成されている。遮光壁123c,123dのライン幅は、例えば0.6μmである。 As shown in FIG. 17, the second plug layer 123 as an interlayer connection layer includes plug groups 123a and 123b, light shielding walls 123c and 123d, and the like. The plug groups 123a and 123b are formed by arranging a plurality of dot-shaped plugs. Each dot is, for example, a square having a side of 0.6 μm. The light shielding walls 123c and 123d are formed by linear plugs. The line width of the light shielding walls 123c and 123d is, for example, 0.6 μm.
プラグ群123a,123bと遮光壁123c,123dとは、第1配線層120上に形成された第2絶縁膜111に所定のパターンの開口(ビアホール)を形成し、この開口にタングステン等の導電材料を埋め込むことにより形成される。 The plug groups 123a and 123b and the light shielding walls 123c and 123d form openings (via holes) of a predetermined pattern in the second insulating film 111 formed on the first wiring layer 120, and conductive materials such as tungsten are formed in the openings. Is formed by embedding.
図19は、第2プラグ層123上に形成された第2配線層121のパターンを例示する平面図である。図20は、図19中のB−B線に沿う断面を概略的に示す断面図である。 FIG. 19 is a plan view illustrating the pattern of the second wiring layer 121 formed on the second plug layer 123. 20 is a cross-sectional view schematically showing a cross section taken along the line BB in FIG.
図19に示すように、第2配線層121は、前述の下部電極83、配線85、遮光膜88等を含む。第2配線層121は、第2絶縁膜111上にアルミニウム等の導電膜を蒸着し、この導電膜をフォトリソグラフィとエッチングによりパターニングすることによって形成される。下部電極83と遮光膜88の間、及び配線85と遮光膜88との間は、電気的に分離するためにスリットを形成する必要がある。 As shown in FIG. 19, the second wiring layer 121 includes the lower electrode 83, the wiring 85, the light shielding film 88, and the like described above. The second wiring layer 121 is formed by depositing a conductive film such as aluminum on the second insulating film 111 and patterning the conductive film by photolithography and etching. It is necessary to form slits between the lower electrode 83 and the light shielding film 88 and between the wiring 85 and the light shielding film 88 for electrical isolation.
下部電極83は、プラグ群123aを介して配線96に接続されている。配線85は、プラグ群123bを介して配線95に接続されている。図20に示すように、遮光膜88は、遮光壁123c,123dを介して導電膜97に接続されている。 The lower electrode 83 is connected to the wiring 96 via the plug group 123a. The wiring 85 is connected to the wiring 95 via the plug group 123b. As shown in FIG. 20, the light shielding film 88 is connected to the conductive film 97 via the light shielding walls 123c and 123d.
第2配線層121上には、前述の第2絶縁膜111が形成され、第2絶縁膜111上に感湿膜86が形成される。そして、感湿膜86上に上部電極84が形成され、上部電極84は、配線85と接続される。感湿膜86上には、上部電極84を覆うようにオーバーコート膜87が形成される。 The above-described second insulating film 111 is formed on the second wiring layer 121, and the moisture sensitive film 86 is formed on the second insulating film 111. Then, the upper electrode 84 is formed on the moisture sensitive film 86, and the upper electrode 84 is connected to the wiring 85. An overcoat film 87 is formed on the moisture sensitive film 86 so as to cover the upper electrode 84.
[温度検出部の遮光構造]
次に、温度検出部22の遮光構造について説明する。
[Light-shielding structure of temperature detector]
Next, the light shielding structure of the temperature detection unit 22 will be described.
温度検出部22の遮光構造は、基板接続層としての第1プラグ層122により形成された遮光壁122b(第1遮光壁)と、第1配線層120により形成された導電膜97と、層間接続層としての第2プラグ層123により形成された遮光壁123c(第2遮光壁)と、第2配線層121により形成された遮光膜88とを含む。 The light-shielding structure of the temperature detection unit 22 includes a light-shielding wall 122b (first light-shielding wall) formed by the first plug layer 122 as a substrate connecting layer, a conductive film 97 formed by the first wiring layer 120, and interlayer connection. It includes a light shielding wall 123c (second light shielding wall) formed by the second plug layer 123 as a layer, and a light shielding film 88 formed by the second wiring layer 121.
遮光壁122bは、p型半導体基板70上に、温度検出部22の周囲を囲うように形成されている。具体的には、遮光壁122bは、温度検出部22の周囲のうち、温度検出部22から引き出される信号線としての配線94以外の部分を囲っている。また、遮光壁122bの上端は、導電膜97の開口97aの周囲に接続されている。 The light shielding wall 122b is formed on the p-type semiconductor substrate 70 so as to surround the temperature detection unit 22. Specifically, the light shielding wall 122b surrounds a portion of the periphery of the temperature detection unit 22 other than the wiring 94 as a signal line drawn from the temperature detection unit 22. Further, the upper end of the light shielding wall 122b is connected around the opening 97a of the conductive film 97.
遮光壁123cは、導電膜97上に、温度検出部22の周囲を囲うように形成されている。具体的には、遮光壁123cは、温度検出部22の周囲のうち、温度検出部22から引き出される信号線としての配線94以外の部分を囲っている。遮光壁123cは、遮光壁122bの外側に位置するように形成されている。なお、遮光壁123cは、遮光壁122bの真上に形成されていてもよい。 The light shielding wall 123c is formed on the conductive film 97 so as to surround the temperature detection unit 22. Specifically, the light shielding wall 123c surrounds a portion of the periphery of the temperature detection unit 22 other than the wiring 94 as a signal line drawn from the temperature detection unit 22. The light blocking wall 123c is formed so as to be located outside the light blocking wall 122b. The light blocking wall 123c may be formed right above the light blocking wall 122b.
遮光膜88は、遮光壁123cの上端に接続されており、温度検出部22の上方を覆っている。 The light-shielding film 88 is connected to the upper end of the light-shielding wall 123c and covers the temperature detecting unit 22 from above.
このように、温度検出部22は、遮光壁122b、遮光壁123c、及び遮光壁123cにより遮光されている。 As described above, the temperature detecting unit 22 is shielded from light by the light shielding wall 122b, the light shielding wall 123c, and the light shielding wall 123c.
[信号線の遮光構造]
次に、温度検出部22の信号線の遮光構造について説明する。
[Shading structure of signal line]
Next, the light shielding structure of the signal line of the temperature detecting unit 22 will be described.
配線94の遮光構造は、遮光壁122c及び遮光壁123dにより構成されている。 The light-shielding structure of the wiring 94 includes a light-shielding wall 122c and a light-shielding wall 123d.
遮光壁122cは、p型半導体基板70上に、信号線としての配線94の両側方に沿って配置されている。また、遮光壁122cの上端は、導電膜97に接続されている。 The light shielding wall 122c is arranged on the p-type semiconductor substrate 70 along both sides of the wiring 94 as a signal line. Further, the upper end of the light shielding wall 122c is connected to the conductive film 97.
遮光壁123dは、導電膜97上に、配線94の両側方に沿って配置されている。なお、遮光壁123dは、遮光壁122cの外側に位置するように形成されている。 The light shielding wall 123d is disposed on the conductive film 97 along both sides of the wiring 94. The light shielding wall 123d is formed so as to be located outside the light shielding wall 122c.
遮光膜88は、遮光壁123dの上端に接続されており、配線94の上方を覆っている。 The light shielding film 88 is connected to the upper end of the light shielding wall 123d and covers the wiring 94 from above.
したがって、遮光壁122c及び遮光壁123dにより、配線94が遮光されている。 Therefore, the wiring 94 is shielded from light by the light shielding wall 122c and the light shielding wall 123d.
なお、配線94は、遮光壁123c及び遮光壁122bの外部において蛇行形状に形成されているが、これは、寄生容量の付加により信号の時定数を調整することを目的としたものである。 The wiring 94 is formed in a meandering shape outside the light shielding wall 123c and the light shielding wall 122b, but this is for the purpose of adjusting the time constant of the signal by adding parasitic capacitance.
また、図13及び図17では、遮光壁122c及び遮光壁123dは、設計ルールの都合上、それぞれ遮光壁122b及び遮光壁123cから離間しているが、遮光壁122cと遮光壁122bを接続し、遮光壁123dと遮光壁123cとを接続してもよい。 Further, in FIGS. 13 and 17, the light shielding wall 122c and the light shielding wall 123d are separated from the light shielding wall 122b and the light shielding wall 123c, respectively, for the convenience of the design rule, but the light shielding wall 122c and the light shielding wall 122b are connected to each other. The light blocking wall 123d and the light blocking wall 123c may be connected.
また、この信号線の遮光構造を、配線94以外の信号線に対して形成してもよい。 Further, the light shielding structure of the signal line may be formed for the signal line other than the wiring 94.
[効果]
上記実施形態では、温度検出部22は、湿度検出部21とともに開口部50に露出されるように配置されるので、開口部50から入射した光は、透光性を有するオーバーコート膜87及び感湿膜86を透過する。この透過光は、遮光膜88と下部電極83との間のスリットS1や、遮光膜88と配線85との間のスリットS2(いずれも図19及び図20参照)から、第2配線層121下に進入する可能性がある。さらに、第2配線層121下に入射した光は、導電膜97と配線95との間のスリットS3(図15及び図20参照)から第1配線層120下に進入する可能性がある。
[effect]
In the above-described embodiment, the temperature detecting unit 22 is arranged so as to be exposed to the opening 50 together with the humidity detecting unit 21, so that the light incident from the opening 50 and the overcoat film 87 having a light-transmitting property can be detected. It penetrates the wet film 86. The transmitted light passes through the slit S1 between the light shielding film 88 and the lower electrode 83 and the slit S2 between the light shielding film 88 and the wiring 85 (see FIGS. 19 and 20) to the second wiring layer 121 and below. May enter. Further, the light that has entered under the second wiring layer 121 may enter under the first wiring layer 120 through the slit S3 (see FIGS. 15 and 20) between the conductive film 97 and the wiring 95.
仮に、温度検出部22に光が入射した場合には、光電効果が生じて不要な電荷が発生することにより電気特性が変動し、温度の検出精度が劣化する可能性がある。 If light is incident on the temperature detection unit 22, there is a possibility that a photoelectric effect occurs and unnecessary electric charges are generated, so that electric characteristics are changed and the temperature detection accuracy is deteriorated.
上記実施形態では、上述のように第1プラグ層122、第1配線層120、第2プラグ層123、及び第2配線層121を用いて温度検出部22を遮光する遮光構造が設けられているので、光の進入路となるスリットS1〜S3等から進入する光を遮蔽することができ、光電変換の発生を防止することができる。これにより、温度検出部22の温度の検出精度が向上する。 In the above-described embodiment, as described above, the light shielding structure that shields the temperature detecting unit 22 from light by using the first plug layer 122, the first wiring layer 120, the second plug layer 123, and the second wiring layer 121 is provided. Therefore, it is possible to block the light entering through the slits S1 to S3 and the like, which are the light entrance paths, and prevent the occurrence of photoelectric conversion. This improves the temperature detection accuracy of the temperature detection unit 22.
[変形例]
以下に、上記実施形態の各種変形例について説明する。
[Modification]
Various modifications of the above embodiment will be described below.
上記実施形態では、センサチップ20を、p型半導体基板70を用いて形成しているが、これに代えてn型半導体基板を用いて形成することも可能である。 Although the sensor chip 20 is formed by using the p-type semiconductor substrate 70 in the above-described embodiment, it may be formed by using an n-type semiconductor substrate instead.
また、上記実施形態では、半導体基板上の配線層を、第1配線層120と第2配線層121との2層としているが、3層以上としてもよい。この場合には、複数の配線層のうちの最上層の配線層により、遮光膜を形成する。また、この場合、複数の配線層のうちの最下層の配線層と半導体基板とを接続する基板接続層により第1遮光壁を形成し、前記複数の配線層間を接続する複数の層間接続層のそれぞれにより第2遮光壁を形成する。このように第2遮光壁が複数存在する場合には、上層側の第2遮光壁ほど外側に位置するように形成することが好ましい。但し、複数の第2遮光壁を、XY平面において同一の位置に配置してもよい。 Further, in the above embodiment, the wiring layer on the semiconductor substrate has two layers, that is, the first wiring layer 120 and the second wiring layer 121, but it may have three or more layers. In this case, the light shielding film is formed by the uppermost wiring layer of the plurality of wiring layers. Further, in this case, the first light-shielding wall is formed by the substrate connection layer that connects the lowermost wiring layer of the plurality of wiring layers and the semiconductor substrate, and the plurality of interlayer connection layers that connect the plurality of wiring layers are formed. A second light shielding wall is formed by each. When there are a plurality of second light-shielding walls in this way, it is preferable that the second light-shielding wall on the upper layer side is located outward. However, the plurality of second light shielding walls may be arranged at the same position on the XY plane.
また、遮光膜は、最上層の配線層に限られず、第2遮光壁よりも上層の配線層により形成されていればよい。また、基板接続層は、最下層の配線層に限られず、複数の配線層のうちの少なくとも1つの配線層に接続されていればよい。 Further, the light-shielding film is not limited to the uppermost wiring layer, and may be any wiring layer formed above the second light-shielding wall. Further, the substrate connection layer is not limited to the lowermost wiring layer, and may be connected to at least one wiring layer of the plurality of wiring layers.
上記実施形態では、温度検出部22をnpn型のバイポーラトランジスタ90により構成しているが、pnp型のバイポーラトランジスタにより構成してもよい。さらに、バイポーラトランジスタに代えて、1又は複数のpn接合ダイオードにより温度検出部22を構成してもよい。 In the above embodiment, the temperature detection unit 22 is composed of the npn-type bipolar transistor 90, but it may be composed of the pnp-type bipolar transistor. Further, the temperature detection unit 22 may be configured by one or a plurality of pn junction diodes instead of the bipolar transistor.
また、温度検出部22は、pn接合を有するバンドギャップ型以外の温度センサであってもよい。例えば、温度検出部22は、不純物拡散層(n型拡散層又はp型拡散層)を抵抗体として用い、抵抗値の温度依存性に基づいて温度を検出する抵抗型温度センサであってもよい。 Further, the temperature detection unit 22 may be a temperature sensor other than a band gap type sensor having a pn junction. For example, the temperature detection unit 22 may be a resistance-type temperature sensor that uses an impurity diffusion layer (n-type diffusion layer or p-type diffusion layer) as a resistor and detects the temperature based on the temperature dependence of the resistance value. ..
また、上述の多結晶シリコン(ポリシリコン)は、半導体プロセスによりn型またはp型として形成されてもよい。例えば、図6に示すゲート電極74を多結晶シリコンで形成する場合に、不純物濃度や不純物種を変えることで、ゲート電極74と同じ層で同時に抵抗体を作成することが可能である。さらに、下記のブリッジ回路は、多結晶シリコンによる抵抗とインプラ拡散抵抗との組み合わせによって形成することが可能である。 Further, the above-mentioned polycrystalline silicon (polysilicon) may be formed as an n-type or a p-type by a semiconductor process. For example, when the gate electrode 74 shown in FIG. 6 is formed of polycrystalline silicon, it is possible to simultaneously form a resistor in the same layer as the gate electrode 74 by changing the impurity concentration and the impurity species. Furthermore, the bridge circuit described below can be formed by combining a resistance made of polycrystalline silicon and an implantation diffusion resistance.
図21は、温度検出部を抵抗型温度センサとした例を示す図である。図21に示す温度検出部22aは、第1抵抗体201と、第2抵抗体202と、第3抵抗体203と、第4抵抗体204とが互いに接続されたブリッジ回路200を有する。 FIG. 21 is a diagram showing an example in which the temperature detection unit is a resistance type temperature sensor. The temperature detection unit 22a shown in FIG. 21 has a bridge circuit 200 in which a first resistor 201, a second resistor 202, a third resistor 203, and a fourth resistor 204 are connected to each other.
第1抵抗体201と第2抵抗体202とは、電源電位(VDD)とグランド電位との間に直列に接続される。同様に、第3抵抗体203と第4抵抗体204とは、電源電位とグランド電位との間に直列に接続される。 The first resistor 201 and the second resistor 202 are connected in series between the power supply potential (VDD) and the ground potential. Similarly, the third resistor 203 and the fourth resistor 204 are connected in series between the power supply potential and the ground potential.
第1〜第4抵抗体201〜204は、半導体基板の表層に形成されたn型拡散層又はp型拡散層による抵抗体、またはポリシリコンによる抵抗体であり、シリコンの不純物拡散抵抗体の組み合わせであるので、ダイオードにより温度検出部22が構成される場合と同様に光が入射することにより光電効果が生じて温度の検出精度が劣化する可能性がある。抵抗型温度センサにおいても、上記実施形態と同様に、光を遮蔽して光電変換の発生を防止することが好ましい。 The first to fourth resistors 201 to 204 are resistors made of an n-type diffusion layer or a p-type diffusion layer formed on the surface layer of the semiconductor substrate, or resistors made of polysilicon, and are a combination of silicon impurity diffusion resistors. Therefore, similarly to the case where the temperature detecting unit 22 is configured by the diode, there is a possibility that the photoelectric effect may occur due to the incident light and the temperature detection accuracy may be deteriorated. Also in the resistance type temperature sensor, it is preferable to block light to prevent occurrence of photoelectric conversion, as in the above embodiment.
第1抵抗体201と第4抵抗体204とは、不純物濃度がほぼ同一であって、温度係数がほぼ同一である。第2抵抗体202と第3抵抗体203とは、不純物濃度がほぼ同一であって、温度係数がほぼ同一である。 The first resistor 201 and the fourth resistor 204 have substantially the same impurity concentration and substantially the same temperature coefficient. The second resistor 202 and the third resistor 203 have almost the same impurity concentration and substantially the same temperature coefficient.
第1抵抗体201と第2抵抗体202との接続部の電位V1は、外部端子OUT1を介して差動増幅器210に入力される。第3抵抗体203と第4抵抗体204との接続部の電位V2は、外部端子OUT2を介して差動増幅器210に入力される。外部端子OUT1,OUT2は、前述の温度検出用端子に代えて2つのパッド24により形成されたものである。 The potential V1 at the connection between the first resistor 201 and the second resistor 202 is input to the differential amplifier 210 via the external terminal OUT1. The potential V2 at the connection between the third resistor 203 and the fourth resistor 204 is input to the differential amplifier 210 via the external terminal OUT2. The external terminals OUT1 and OUT2 are formed by two pads 24 instead of the above-mentioned temperature detecting terminals.
差動増幅器210は、例えば、ASICチップ30内に設けられており、電位V1と電位V2との差を増幅して、差動出力Voutを出力する。第1抵抗体201と第4抵抗体204との抵抗値をR1、第2抵抗体202と第3抵抗体203との抵抗値をR2とすると、差動出力値Voutは下式(1)で表される。 The differential amplifier 210 is provided, for example, in the ASIC chip 30, and amplifies the difference between the potential V1 and the potential V2 and outputs a differential output Vout. When the resistance value of the first resistor 201 and the fourth resistor 204 is R1 and the resistance value of the second resistor 202 and the third resistor 203 is R2, the differential output value Vout is expressed by the following equation (1). expressed.
Vout=[(R1−R2)/(R1+R2)]×VDD ・・・(1)
抵抗値R1,R2の温度に対する変化がそれぞれ異なるので、差動出力Voutに基づいて温度を求めることができる。なお、式(1)によると、差動出力Voutは、電源電位VDDに依存するので、差動出力Voutを電源電位VDDで割った値Vout/VDDに基づいて温度を求めることが好ましい。
Vout=[(R1−R2)/(R1+R2)]×VDD (1)
Since the changes of the resistance values R1 and R2 with respect to the temperature are different, the temperature can be obtained based on the differential output Vout. Since the differential output Vout depends on the power supply potential VDD according to the equation (1), it is preferable to obtain the temperature based on the value Vout/VDD obtained by dividing the differential output Vout by the power supply potential VDD.
また、上記実施形態では、湿度検出装置10を、センサチップ20とASICチップ30とを積層したスタック構造としているが、本発明は、スタック構造以外の湿度検出装置にも適用可能である。 Further, in the above-described embodiment, the humidity detecting device 10 has a stack structure in which the sensor chip 20 and the ASIC chip 30 are stacked, but the present invention is also applicable to humidity detecting devices other than the stack structure.
また、本発明は、湿度検出部と温度検出部とを有する湿度検出装置に限られず、温度検出部のみを有する温度検出装置にも適用可能である。 Further, the present invention is not limited to the humidity detecting device having the humidity detecting unit and the temperature detecting unit, and can be applied to the temperature detecting device having only the temperature detecting unit.
また、本開示において、「覆う」や「上」という文言により表される2つの要素の位置関係は、第1の要素を第2の要素の表面に、他の要素を介して間接的に設けられる場合、及び直接的に設けられる場合の両方を含む。 Further, in the present disclosure, the positional relationship between the two elements represented by the words “cover” and “upper” means that the first element is indirectly provided on the surface of the second element via the other element. Both when provided and when provided directly.
以上、本発明の好ましい実施の形態について詳説したが、本発明は、上述した実施の形態に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施の形態に種々の変形及び置換を加えることができる。 Although the preferred embodiments of the present invention have been described above in detail, the present invention is not limited to the above-described embodiments, and various modifications are made to the above-described embodiments without departing from the scope of the present invention. And substitutions can be added.
10 湿度検出装置、20 センサチップ、21 湿度検出部、22 温度検出部、23 加熱部、24,24a〜24f ボンディングパッド、30 ASICチップ、40 モールド樹脂(封止部材)、41 リード端子、42 第1DAF、45 第2DAF、50 開口部、51 有効開口部、60 ESD保護回路、61 ダイオード、70 p型半導体基板、80 湿度検出用キャパシタ、81 参照用キャパシタ、82 参照電極、83 下部電極、84 上部電極、84a 開口、86 感湿膜、87 オーバーコート膜、88 遮光膜、90 バイポーラトランジスタ、94〜96 配線、97 導電膜、97a 開口、97b 配線、107,108 配線、110 第1絶縁膜、111 第2絶縁膜、112 第3絶縁膜、120 第1配線層、121 第2配線層、122 第1プラグ層(基板接続層)、122a プラグ群、122b 遮光壁(第1遮光壁)、122c 遮光壁、123 第2プラグ層(層間接続層)、123a プラグ群、123b プラグ群、123c 遮光壁(第2遮光壁)、123d 遮光壁 10 Humidity Detector, 20 Sensor Chip, 21 Humidity Detector, 22 Temperature Detector, 23 Heating Unit, 24, 24a to 24f Bonding Pad, 30 ASIC Chip, 40 Mold Resin (Sealing Member), 41 Lead Terminal, 42th 1 DAF, 45 2nd DAF, 50 opening, 51 effective opening, 60 ESD protection circuit, 61 diode, 70 p type semiconductor substrate, 80 humidity detecting capacitor, 81 reference capacitor, 82 reference electrode, 83 lower electrode, 84 upper part Electrode, 84a opening, 86 moisture sensitive film, 87 overcoat film, 88 light shielding film, 90 bipolar transistor, 94 to 96 wiring, 97 conductive film, 97a opening, 97b wiring, 107, 108 wiring, 110 first insulating film, 111 Second insulating film, 112 Third insulating film, 120 First wiring layer, 121 Second wiring layer, 122 First plug layer (substrate connecting layer), 122a Plug group, 122b Light shielding wall (first light shielding wall), 122c Light shielding Wall, 123 second plug layer (interlayer connection layer), 123a plug group, 123b plug group, 123c light shielding wall (second light shielding wall), 123d light shielding wall
Claims (12)
前記センサチップは、
前記温度検出部が形成された半導体基板と、
前記半導体基板上に形成された複数の配線層と、
前記複数の配線層のうちの少なくとも1つの配線層と前記半導体基板とを接続する基板接続層と、
前記複数の配線層間を接続する1又は複数の層間接続層と、
前記基板接続層により形成され、前記温度検出部の周囲を囲う第1遮光壁と、
前記層間接続層により形成され、前記温度検出部の周囲を囲う第2遮光壁と、
前記複数の配線層のうちの前記第2遮光壁よりも上層の配線層により形成され、前記温度検出部の上方を覆う遮光膜と、を有する湿度検出装置。 A sensor chip having a humidity detector and a temperature detector, and a humidity detector including a sealing member that seals the sensor chip in a state where the humidity detector and the temperature detector are exposed,
The sensor chip is
A semiconductor substrate on which the temperature detection unit is formed,
A plurality of wiring layers formed on the semiconductor substrate,
A substrate connection layer connecting at least one wiring layer of the plurality of wiring layers and the semiconductor substrate;
One or more interlayer connection layers connecting the plurality of wiring layers;
A first light shielding wall formed of the substrate connecting layer and surrounding the temperature detecting unit;
A second light shielding wall that is formed by the interlayer connection layer and surrounds the temperature detection unit;
A humidity detecting device, comprising: a light-shielding film formed of a wiring layer above the second light-shielding wall of the plurality of wiring layers, the light-shielding film covering an upper portion of the temperature detecting unit.
前記第1遮光壁及び前記第2遮光壁は、前記温度検出部の周囲のうち、前記温度検出部から引き出される前記信号線以外の部分を囲っている請求項1ないし3いずれか1項に記載の湿度検出装置。 A signal line is connected to the temperature detector,
The said 1st light-shielding wall and the said 2nd light-shielding wall surround the part of the circumference|surroundings of the said temperature detection part other than the said signal wire|line pulled out from the said temperature detection part. Humidity detector.
前記複数の配線層のうちの最上層の配線層により形成された下部電極と、
前記下部電極上に形成された感湿膜と、
前記感湿膜上に形成された上部電極と、
を有する請求項1ないし6いずれか1項に記載の湿度検出装置。 The humidity detector is
A lower electrode formed by the uppermost wiring layer of the plurality of wiring layers,
A moisture sensitive film formed on the lower electrode,
An upper electrode formed on the moisture-sensitive film,
The humidity detecting device according to claim 1, further comprising:
前記半導体基板上に形成された複数の配線層と、
前記複数の配線層のうちの少なくとも1つの配線層と前記半導体基板とを接続する基板接続層と、
前記複数の配線層間を接続する1又は複数の層間接続層と、
前記基板接続層により形成され、前記温度検出部の周囲を囲う第1遮光壁と、
前記層間接続層により形成され、前記温度検出部の周囲を囲う第2遮光壁と、
前記複数の配線層のうちの前記第2遮光壁よりも上層の配線層により形成され、前記温度検出部の上方を覆う遮光膜と、
を有する温度検出装置。 A semiconductor substrate on which a temperature detecting portion is formed,
A plurality of wiring layers formed on the semiconductor substrate,
A substrate connection layer connecting at least one wiring layer of the plurality of wiring layers and the semiconductor substrate;
One or more interlayer connection layers connecting the plurality of wiring layers;
A first light shielding wall formed of the substrate connecting layer and surrounding the temperature detecting unit;
A second light shielding wall that is formed by the interlayer connection layer and surrounds the temperature detection unit;
A light-shielding film formed of a wiring layer above the second light-shielding wall of the plurality of wiring layers and covering the temperature detecting unit;
Temperature detecting device having a.
前記第1抵抗体と前記第2抵抗体とは、電源電位とグランド電位との間に直列に接続され、前記第3抵抗体と前記第4抵抗体とは、電源電位とグランド電位との間に直列に接続されており、
前記第1抵抗体、前記第2抵抗体、前記第3抵抗体、及び前記第4抵抗体は、前記半導体基板の表層に形成されている請求項10に記載の温度検出装置。 The temperature detection unit is a resistance-type temperature sensor including a bridge circuit in which a first resistor, a second resistor, a third resistor, and a fourth resistor are connected to each other,
The first resistor and the second resistor are connected in series between a power source potential and a ground potential, and the third resistor and the fourth resistor are between a power source potential and a ground potential. Connected in series to
The temperature detecting device according to claim 10, wherein the first resistor, the second resistor, the third resistor, and the fourth resistor are formed on a surface layer of the semiconductor substrate.
前記第2抵抗体と前記第3抵抗体とは、不純物濃度および温度係数がほぼ同一である請求項11に記載の温度検出装置。 The first resistor and the fourth resistor have substantially the same impurity concentration and temperature coefficient,
The temperature detecting device according to claim 11, wherein the second resistor and the third resistor have substantially the same impurity concentration and temperature coefficient.
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