JP2020077664A - Silicon carbide semiconductor device - Google Patents
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Abstract
Description
本発明は、Ｓｉ（シリコン）半導体（以降Ｓｉと略記）より、バンドギャップが大きい炭化珪素半導体（以降ＳｉＣと略記）を用いた、高耐圧の炭化珪素半導体装置に関する。 The present invention relates to a high breakdown voltage silicon carbide semiconductor device using a silicon carbide semiconductor (hereinafter abbreviated as SiC) having a larger band gap than a Si (silicon) semiconductor (hereinafter abbreviated as Si).
高耐圧、大電流を制御するパワー半導体素子の材料としては、従来Ｓｉが多く用いられている。Ｓｉ製パワー半導体素子にはいくつかの種類があり、用途に合わせてそれらが使い分けられているのが現状である。例えばＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）は、電流密度を多く取れるが、高速でのスイッチングができず、数十ｋＨｚ程度の周波数が、その使用限界である。一方、パワーＭＯＳＦＥＴは、大電流を流せないが、数ＭＨｚまでの高速で使用することができる。しかしながら、市場では大電流と高速性を兼ね備えたパワーデバイスへの要求が強く、ＩＧＢＴやパワーＭＯＳＦＥＴの改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んできた。そして、パワー半導体素子の観点からの材料検討も行われ、１９８９年に、非特許文献１にてＫ．Ｓｈｅｎａｉらが報告しているように、ＳｉＣは、次世代のパワー半導体素子として低オン電圧、高速・高温特性に優れた素子であることから、現在にいたるまで長く注目を集めている。これは、ＳｉＣが化学的に非常に安定した材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用できるからである。また、ＳｉＣは、最大電界強度がシリコンより１桁以上大きい。 As a material of a power semiconductor element that controls a high breakdown voltage and a large current, Si has been often used conventionally. There are several types of power semiconductor elements made of Si, and the present situation is that they are used properly according to the application. For example, an IGBT (insulated gate bipolar transistor) can have a large current density, but cannot switch at high speed, and its use limit is a frequency of several tens of kHz. On the other hand, the power MOSFET cannot flow a large current, but can be used at a high speed up to several MHz. However, in the market, there is a strong demand for a power device having both a large current and a high speed, and efforts have been made to improve the IGBT and power MOSFET, and at present, the development has advanced to a point near the material limit. Then, materials have been studied from the viewpoint of power semiconductor elements, and in 1989, K. As reported by Shenai et al., SiC is a next-generation power semiconductor device that is excellent in low on-voltage, high-speed and high-temperature characteristics, and therefore has been attracting attention for a long time. This is because SiC is a chemically very stable material, has a wide band gap of 3 eV, and can be used very stably as a semiconductor even at high temperatures. Further, the maximum electric field strength of SiC is larger than that of silicon by one digit or more.
従来のパワー半導体素子の代表的なものとして、パワーＭＯＳＦＥＴがある。パワーＭＯＳＦＥＴは、高速で容易に駆動できる素子であり、その構造には、大きく分けてプレーナゲート型とトレンチゲート型の２種類がある。図１１にプレーナゲート型ＭＯＳＦＥＴの断面構造を示し、図１２にトレンチゲート型ＭＯＳＦＥＴの断面構造を示す。プレーナゲート型ＭＯＳＦＥＴは、ｎ型（ｎ＋）半導体基板１と、その上に形成されたｎドリフト層２と、さらにその上に積層されたｐベース層３と、その表面に選択的に形成されたｎ＋ソース層４と、その上にゲート絶縁膜６を介して形成されたゲート電極７とを有する。エピタキシャル成長または不純物拡散によって、ｎドリフト層２、ｐベース層３が、順次ｎ型半導体基板１上に形成されている。 A power MOSFET is a typical conventional power semiconductor device. The power MOSFET is an element that can be easily driven at high speed, and its structure is roughly classified into two types, a planar gate type and a trench gate type. FIG. 11 shows a sectional structure of the planar gate type MOSFET, and FIG. 12 shows a sectional structure of the trench gate type MOSFET. The planar gate MOSFET is an n-type (n + ) semiconductor substrate 1, an n drift layer 2 formed thereon, a p base layer 3 further laminated thereon, and a surface selectively formed on the surface thereof. The n + source layer 4 and the gate electrode 7 formed on the n + source layer 4 with the gate insulating film 6 interposed therebetween. The n drift layer 2 and the p base layer 3 are sequentially formed on the n type semiconductor substrate 1 by epitaxial growth or impurity diffusion.
一方、トレンチゲート型ＭＯＳＦＥＴは、ｎ型（ｎ＋）半導体基板１と、その上に形成されたｎドリフト層２と、さらにその上に積層されたｐベース層３と、その表面に選択的に形成されたｎ＋ソース層４とを有する。ｎ＋ソース層４を貫通し、ｎドリフト層２に達するトレンチが掘られている。トレンチの中には、内壁面に形成されたゲート絶縁膜６を介して、ゲート電極７が充填されている。プレーナ型ＭＯＳＦＥＴと同様に、トレンチゲート型ＭＯＳＦＥＴにおいても、エピタキシャル成長または不純物拡散によって、ｎドリフト層２、ｐベース層３が、順次ｎ型半導体基板１上に形成されている。さらに、ｎ＋ソース層４が、イオン注入等によって形成されている。そして、ゲートが設けられている部分において、エッチングしてｐベース層３を貫き、ｎドリフト層２に達するトレンチが形成されている。トレンチの内部には、ゲート絶縁膜６とゲート材料が成膜され、その一部をエッチングしたところにゲート電極７が形成されている。最上部と最下部に、それぞれ電極８、９が形成されている。 On the other hand, the trench gate type MOSFET has an n-type (n + ) semiconductor substrate 1, an n drift layer 2 formed thereon, a p base layer 3 further laminated thereon, and a surface selectively formed on the p base layer 3. Formed n + source layer 4. A trench penetrating the n + source layer 4 and reaching the n drift layer 2 is dug. A gate electrode 7 is filled in the trench via a gate insulating film 6 formed on the inner wall surface. Similar to the planar type MOSFET, also in the trench gate type MOSFET, the n drift layer 2 and the p base layer 3 are sequentially formed on the n type semiconductor substrate 1 by epitaxial growth or impurity diffusion. Further, the n + source layer 4 is formed by ion implantation or the like. Then, in the portion where the gate is provided, a trench is formed by etching to penetrate the p base layer 3 and reach the n drift layer 2. A gate insulating film 6 and a gate material are formed inside the trench, and a gate electrode 7 is formed when a part of the film is etched. Electrodes 8 and 9 are formed on the uppermost and lowermost portions, respectively.
図１２に示したようなトレンチゲート型ＭＯＳＦＥＴを、ワイドバンドギャップ半導体で形成する場合、前述のとおり半導体材料の最大電界強度が高いため、例えば前記ＭＯＳＦＥＴのソース・ドレイン間に高電圧が印加された場合、半導体材料がアバランシェ破壊電界に達する前に、ゲートトレンチの底に加わる電界によって、シリコン酸化膜が絶縁破壊を起こしてしまう。そこで、例えばＳｉＣのトレンチＭＯＳＦＥＴの場合には、ゲートトレンチの底に、ゲート酸化膜の許容電界以上の電界がかからないようにするため、Ｐ層を設けるという手法が非特許文献２で提案されている。 When the trench gate type MOSFET as shown in FIG. 12 is formed of a wide band gap semiconductor, the maximum electric field strength of the semiconductor material is high as described above, and therefore, for example, a high voltage is applied between the source and drain of the MOSFET. In this case, before the semiconductor material reaches the avalanche breakdown electric field, the silicon oxide film causes dielectric breakdown due to the electric field applied to the bottom of the gate trench. Therefore, for example, in the case of a SiC trench MOSFET, Non-Patent Document 2 proposes a method of providing a P layer at the bottom of the gate trench so that an electric field higher than the allowable electric field of the gate oxide film is not applied. ..
このＭＯＳＦＥＴを使ってインバータ回路を構成する場合、ＭＯＳＦＥＴに逆並列にダイオードを接続する必要がある（図１３参照）。そのため、例えばＳｉ-ＭＯＳＦＥＴの場合は、装置を小型化する目的で、図１１、１２に示すｐベース層３とｎドリフト層２ならびにｎ＋基板１とで構成される、ＰｉＮ内蔵ダイオードを活用する場合がある。しかしながら、ＳｉＣ−ＭＯＳＦＥＴの場合、前記ｐベース層３とｎドリフト層２の拡散電位差が大きく２．７Ｖ程度もある。これはＳｉ−ＭＯＳＦＥＴ内蔵のＰｉＮダイオードの拡散電位差０．６Ｖと比べて４倍以上と大きく、その結果として、そのオン電圧が極めて高くなるという問題がある。また、たとえ内蔵ＰｉＮダイオードを導通させても、ＰｉＮダイオードがバイポーラデバイスであるため、その電流をオフするために必要な時間である逆回復時間が、少数キャリアの注入により遅くなる。その結果として、ＭＯＳＦＥＴターンオン時のスイッチング損失が大きくなってしまうという問題もある。 When an inverter circuit is constructed using this MOSFET, it is necessary to connect a diode in antiparallel to the MOSFET (see FIG. 13). Therefore, in the case of a Si-MOSFET, for example, a PiN built-in diode composed of the p base layer 3, the n drift layer 2 and the n + substrate 1 shown in FIGS. 11 and 12 is used for the purpose of downsizing the device. There are cases. However, in the case of the SiC-MOSFET, the difference in diffusion potential between the p base layer 3 and the n drift layer 2 is large and is about 2.7V. This is four times as large as the diffusion potential difference of 0.6 V of the SiN MOSFET built-in PiN diode, and as a result, there is a problem that the ON voltage becomes extremely high. Further, even if the built-in PiN diode is turned on, the PiN diode is a bipolar device, so that the reverse recovery time, which is the time required to turn off the current, is delayed by the injection of minority carriers. As a result, there is also a problem that switching loss at MOSFET turn-on becomes large.
つまり、ＳｉＣ-ＭＯＳＦＥＴの内蔵ダイオードには、電流導通時のオン損失ならびに逆回復損失が、極めて大きくなるという欠点がある。さらに信頼性においても問題がある。ＳｉＣ−ＭＯＳＦＥＴの内蔵ＰｉＮダイオードを導通させると、非特許文献３、４で報告されているとおり、ＰｉＮダイオードのバイポーラ動作の際に生じる電子・正孔の再結合時に発生するエネルギーにより、ＳｉＣ-ｎ＋基板近傍に存在する結晶欠陥である基底面転位が積層欠陥に成長し、その結果、素子内電流導通面積が減少、ダイオードの導通抵抗が増加するという、いわゆる内蔵ダイオードの順方向劣化現象が生じるのである。そして、この内蔵ダイオードの順方向電圧の劣化は、ＭＯＳＦＥＴのオン抵抗の増大をも引き起こしてしまう、という問題が指摘されている。それを解決する手段として、電子と正孔の再結合促進層（ｎ＋バッファ層）をｎ＋ＳｉＣ基板１とｎドリフト層２の間に挿入し、基底面転位の存在する領域と電子・正孔の再結合は生じるところを離す方法が提案されている（非特許文献５）。しかしながら、この手法でも、完全に内蔵ダイオードの順方向劣化現象を排除できるかどうかは確認されていない。 That is, the built-in diode of the SiC-MOSFET has a drawback that the on loss and the reverse recovery loss at the time of current conduction become extremely large. There is also a problem with reliability. When the built-in PiN diode of the SiC-MOSFET is turned on, as reported in Non-Patent Documents 3 and 4, the energy generated when the electrons and holes are recombined during the bipolar operation of the PiN diode causes SiC-n. + A basal plane dislocation, which is a crystal defect near the substrate, grows into a stacking fault, and as a result, a so-called built-in diode forward deterioration phenomenon occurs, in which the current conduction area in the device decreases and the conduction resistance of the diode increases. Of. It has been pointed out that the deterioration of the forward voltage of the built-in diode causes an increase in the on-resistance of the MOSFET. As a means for solving this, an electron-hole recombination promoting layer (n + buffer layer) is inserted between the n + SiC substrate 1 and the n drift layer 2, and the region where the basal plane dislocation exists and the electron / positive layer are formed. A method has been proposed in which recombination of holes is separated where they occur (Non-Patent Document 5). However, it has not been confirmed whether this method can completely eliminate the forward deterioration phenomenon of the built-in diode.
これらのＳｉＣ−ＭＯＳＦＥＴにおける、内蔵ＰｉＮダイオードに起因する問題を解決するために、内蔵ダイオードを、バイポーラ動作のＰｉＮダイオードではなく、ユニポーラ動作のショットキーバリアダイオード（ＳＢＤ）にするという手法が多く提案されている（特許文献１〜３、非特許文献６〜９）。これらの手法により、内蔵ダイオードの電流導通時のオン損失ならびに逆回復損失が大きく低減し、それに伴い、ＭＯＳＦＥＴのターンオン損失を低減させることも可能となる。さらに、内蔵ダイオードがＳＢＤであり、ユニポーラ動作することから、内蔵ダイオードの順方向劣化問題が原理的に発生せず、信頼性を向上させることが可能となる。特に、ＳＢＤをトレンチＭＯＳＦＥＴ構造の中に内蔵した構造（特許文献３、非特許文献６、９）は、ＭＯＳＦＥＴの低オン抵抗化も実現できるため、将来のＳｉＣ−ＭＯＳＦＥＴとしても有望な構造の一つであるといえる。 In order to solve the problem caused by the built-in PiN diode in these SiC-MOSFETs, many methods have been proposed in which the built-in diode is not a bipolar operation PiN diode but a unipolar operation Schottky barrier diode (SBD). (Patent Documents 1 to 3, Non-Patent Documents 6 to 9). By these methods, the ON loss and the reverse recovery loss of the built-in diode at the time of current conduction can be greatly reduced, and accordingly, the turn-on loss of the MOSFET can be reduced. Furthermore, since the built-in diode is an SBD and operates unipolarly, the problem of forward deterioration of the built-in diode does not occur in principle, and the reliability can be improved. In particular, the structure in which the SBD is built in the trench MOSFET structure (Patent Document 3, Non-Patent Documents 6 and 9) can realize the low on-resistance of the MOSFET, and is therefore one of the promising structures as a future SiC-MOSFET. Can be said to be one.
交流モータを駆動するインバータ回路として、前述した図１３の回路構成は一般的であり、ＳＢＤを内蔵したＳｉＣトレンチＭＯＳＦＥＴも、この回路内に組み込まれることにより、低損失で高効率、かつ高信頼性を有するインバータの実現が可能となる。しかしながら、図１３に示すインバータ回路において、負荷が短絡するといった事故の対策として、ＳｉＣ−ＭＯＳＦＥＴの破壊耐量を上げることは、実使用上きわめて重要である。現在の中・大容量パワーエレクトロニクス回路に用いられているＳｉ-ＩＧＢＴにおいてもこの負荷が短絡した際の破壊耐量（以下、負荷短絡耐量と記す）が十分である必要があり、現状では、負荷短絡耐量が最低でも５μｓｅｃ以上必要であると言われている。ＳＢＤを内蔵したＳｉＣトレンチＭＯＳＦＥＴにおいて、そのオン抵抗やスイッチング特性が良好であることは報告されているが（特許文献３、非特許文献６〜９）、その負荷短絡耐量を、他の特性を犠牲にすることなく向上させる方策については、いまだ解明されていない。 As an inverter circuit for driving an AC motor, the above-mentioned circuit configuration of FIG. 13 is general, and a SiC trench MOSFET having a built-in SBD is also incorporated in this circuit, so that it has low loss, high efficiency, and high reliability. It is possible to realize an inverter having However, in the inverter circuit shown in FIG. 13, it is extremely important in actual use to increase the breakdown resistance of the SiC-MOSFET as a measure against an accident such as a short circuit of the load. Even in the Si-IGBT used in the current medium- and large-capacity power electronics circuits, it is necessary that the breakdown resistance when this load is short-circuited (hereinafter referred to as load short-circuit resistance) is sufficient. It is said that the withstand level must be at least 5 μsec or more. Although it has been reported that the SiC trench MOSFET having the SBD built therein has good on-resistance and switching characteristics (Patent Document 3, Non-Patent Documents 6 to 9), its load short circuit withstand capability sacrifices other characteristics. The measures to improve without doing so have not yet been clarified.
ＳｉＣは、Ｓｉの材料限界を超える可能性が高いことから、パワー半導体用途、特にＭＯＳＦＥＴ用途の材料として大きく期待される。上述したように、パワーエレクトロニクス装置のインバータ回路動作において、ＳｉＣ-ＭＯＳＦＥＴの内蔵ＰｉＮダイオードには、その電流導通時、ならびに逆回復時の損失が大きくなってしまうという欠点がある。そこで、内蔵ダイオードとしてユニポーラ動作するＳＢＤを形成し、このＳＢＤの形成時の構造を最適化することにより、前述した電流導通時、ならびに逆回復時の損失の低減を図ることができる。 Since there is a high possibility that SiC will exceed the material limit of Si, SiC is highly expected as a material for power semiconductor applications, especially for MOSFET applications. As described above, in the operation of the inverter circuit of the power electronic device, the built-in PiN diode of the SiC-MOSFET has a drawback that the loss during the current conduction and the loss during the reverse recovery becomes large. Therefore, by forming an SBD that performs a unipolar operation as a built-in diode and optimizing the structure at the time of forming this SBD, it is possible to reduce the above-mentioned loss during current conduction and during reverse recovery.
ＳＢＤは、ＳｉＣなどのワイドバンドギャップ半導体においても、そのオン抵抗が小さくなり、ユニポーラ素子であるために逆回復損失が小さく、なおかつ十分な逆耐圧を保持できる。したがって、ＳＢＤを適用した半導体装置は、より小型となり、パワー損失が少なくてすむこととなる。これらは、特許文献１〜３、非特許文献６〜９で既に公開されている技術である。 Even in a wide band gap semiconductor such as SiC, the SBD has a small on-resistance, and since it is a unipolar element, it has a small reverse recovery loss and can maintain a sufficient reverse breakdown voltage. Therefore, the semiconductor device to which the SBD is applied becomes smaller and has less power loss. These are the technologies already disclosed in Patent Documents 1 to 3 and Non-Patent Documents 6 to 9.
しかしながら、ＳＢＤを内蔵したＳｉＣトレンチＭＯＳＦＥＴの負荷短絡耐量を、ＳＢＤを内蔵することよって負荷短絡耐量を劣化させることなく、かつ実用に耐え得る十分な値（例えば負荷短絡耐量５μｓｅｃ以上）を示す構造は、未だ示されておらず、当該素子構造で本当に十分な負荷短絡耐量が得られるか明確ではなかった。 However, the structure showing the load short-circuit withstand capability of the SiC trench MOSFET with the SBD built-in does not deteriorate the load short-circuit withstand by the built-in SBD and has a practically sufficient value (for example, load short-circuit withstand capability of 5 μsec or more). However, it has not been shown yet, and it was not clear whether the device structure could provide a sufficient load short circuit withstand capability.
本発明は上記事情に鑑みてなされたものであり、実用に耐え得る負荷短絡耐量を有する、炭化珪素半導体装置を提供することを目的とする。 The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a silicon carbide semiconductor device having a load short circuit withstand capability that can be practically used.
上記課題を解決するため、本発明は以下の手段を採用している。 In order to solve the above problems, the present invention employs the following means.
（１）本発明の一態様に係る炭化珪素半導体装置は、第一導電型の半導体基板と、前記半導体基板の一方の主面に形成され、前記半導体基板より低い不純物濃度を有するの第一導電型のドリフト層と、前記ドリフト層の上に形成され、前記ドリフト層より高い不純物濃度を有する第二導電型のベース層と、前記ベース層の上に形成された第一導電型のソース層と、前記ソース層の上面から前記ドリフト層に達する位置まで、各層の厚み方向に貫通するように、前記厚み方向からの平面視において、中央に形成された第一トレンチ、およびその周囲に形成された第二トレンチと、前記第一トレンチの内部を、ゲート絶縁膜を介して充填する制御電極層と、前記第二トレンチの内壁面を構成する前記ドリフト層とショットキー接合する金属層と、前記第二トレンチの内部を充填し、かつ前記半導体基板の一方の主面上の露出面を覆う第一主電極層と、前記半導体基板の他方の主面に形成された第二主電極層と、を有し、前記金属層のショットキー接合面が、（１１−２０）面もしくは（１−１００）面であり、かつ前記金属層と前記ドリフト層との間のショットキーバリアエネルギーが、１．７６ｅＶ以上３．１０ｅＶ以下である。 (1) A silicon carbide semiconductor device according to one aspect of the present invention includes a semiconductor substrate of a first conductivity type and a first conductivity type formed on one main surface of the semiconductor substrate and having an impurity concentration lower than that of the semiconductor substrate. Type drift layer, a second conductivity type base layer formed on the drift layer and having a higher impurity concentration than the drift layer, and a first conductivity type source layer formed on the base layer. The first trench formed in the center and the periphery thereof in a plan view from the thickness direction so as to penetrate in the thickness direction of each layer from the upper surface of the source layer to the position reaching the drift layer. A second trench, a control electrode layer that fills the inside of the first trench via a gate insulating film, and a metal layer that forms a Schottky junction with the drift layer that forms the inner wall surface of the second trench, A first main electrode layer filling the inside of the second trench and covering the exposed surface on one main surface of the semiconductor substrate, and a second main electrode layer formed on the other main surface of the semiconductor substrate. , The Schottky junction surface of the metal layer is a (11-20) plane or a (1-100) plane, and the Schottky barrier energy between the metal layer and the drift layer is 1 It is 0.76 eV or more and 3.10 eV or less.
（２）前記（１）に記載の炭化珪素半導体装置において、前記ドリフト層のうち、前記第一トレンチの底面を構成する部分が第二導電型であることが好ましい。 (2) In the silicon carbide semiconductor device according to (1), it is preferable that a portion of the drift layer that forms a bottom surface of the first trench be of a second conductivity type.
（３）前記（１）または（２）のいずれかに記載の炭化珪素半導体装置において、前記ドリフト層のうち、前記第二トレンチの底面を構成する部分が第二導電型であることが好ましい。 (3) In the silicon carbide semiconductor device according to any one of (1) and (2), it is preferable that a portion of the drift layer that forms a bottom surface of the second trench be of a second conductivity type.
（４）前記（１）〜（３）のいずれか一つに記載の炭化珪素半導体装置において、前記ショットキーバリアエネルギーが、１．９５ｅＶ以上３．１０ｅＶ以下であることが好ましい。 (4) In the silicon carbide semiconductor device according to any one of (1) to (3), the Schottky barrier energy is preferably 1.95 eV or more and 3.10 eV or less.
（５）前記（１）〜（４）のいずれか一つに記載の炭化珪素半導体装置において、前記第一導電型がｎ型であり、前記第二導電型がｐ型であることが好ましい。 (5) In the silicon carbide semiconductor device according to any one of (1) to (4), it is preferable that the first conductivity type is n-type and the second conductivity type is p-type.
（６）本発明の他の一態様に係る炭化珪素半導体装置は、第一導電型の半導体基板と、前記半導体基板の一方の主面に形成され、前記半導体基板よりも低い不純物濃度を有する第一導電型のドリフト層と、前記ドリフト層の上面から深さ方向広がるように形成され、前記ドリフト層より高い不純物濃度を有する第二導電型のベース層と、前記ドリフト層の上面のうち、前記ベース層の露出部分に形成された第一導電型のソース層と、ゲート絶縁膜を挟んで、少なくとも前記ソース層を覆うように形成された一体の制御電極と、前記半導体基板の一方の主面上の露出面を覆う第一主電極と、前記ドリフト層の上面において露出する前記ベース層の周囲とショットキー接合する金属層と、前記半導体基板の他方の主面に形成されたドレイン電極層と、を有する。 (6) A silicon carbide semiconductor device according to another aspect of the present invention is a semiconductor substrate of a first conductivity type and a first conductivity type semiconductor substrate having a lower impurity concentration than that of the semiconductor substrate. A drift layer of one conductivity type, a base layer of a second conductivity type formed so as to spread in a depth direction from an upper surface of the drift layer and having a higher impurity concentration than the drift layer, and an upper surface of the drift layer, A first-conductivity-type source layer formed in an exposed portion of the base layer, an integrated control electrode formed so as to cover at least the source layer with a gate insulating film interposed therebetween, and one main surface of the semiconductor substrate. A first main electrode covering the upper exposed surface, a metal layer that forms a Schottky junction with the periphery of the base layer exposed on the upper surface of the drift layer, and a drain electrode layer formed on the other main surface of the semiconductor substrate It has a.
（７）前記（６）に記載の炭化珪素半導体装置において、前記金属層のショットキー接合面が（０００１）面であり、かつ前記金属層と前記ドリフト層との間のショットキーバリアエネルギーが、１．９５ｅＶ以上３．１０ｅＶ以下であることが好ましい。 (7) In the silicon carbide semiconductor device according to (6), the Schottky junction surface of the metal layer is a (0001) plane, and the Schottky barrier energy between the metal layer and the drift layer is: It is preferably 1.95 eV or more and 3.10 eV or less.
（８）前記（６）または（７）のいずれかに記載の炭化珪素半導体装置において、前記第一導電型がｎ型であり、前記第二導電型がｐ型であることが好ましい。 (8) In the silicon carbide semiconductor device according to any one of (6) and (7), it is preferable that the first conductivity type is n-type and the second conductivity type is p-type.
本発明は、ＳｉＣを使ったＳＢＤ内蔵トレンチＭＯＳＦＥＴ、およびプレーナＭＯＳＦＥＴにおいて、良好な電気特性と負荷短絡耐量を同時に示すことが可能な素子構造を提供することができる。本発明の素子構造を適用することにより、炭化珪素半導体装置のさらなる小型化、低損失化を実現することができる。 INDUSTRIAL APPLICABILITY The present invention can provide an element structure capable of simultaneously exhibiting good electrical characteristics and load short-circuit withstand capability in an SBD built-in trench MOSFET using SiC and a planar MOSFET. By applying the element structure of the present invention, further miniaturization and loss reduction of the silicon carbide semiconductor device can be realized.
以下、本発明を適用した実施形態に係る炭化珪素半導体装置について、図面を用いて詳細に説明する。なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。 Hereinafter, a silicon carbide semiconductor device according to an embodiment to which the present invention is applied will be described in detail with reference to the drawings. Note that, in the drawings used in the following description, in order to make the features easy to understand, there are cases in which features that are the features are enlarged for convenience, and the dimensional ratios of the components are not necessarily the same as the actual ones. Absent. Further, the materials, dimensions, and the like exemplified in the following description are examples, and the present invention is not limited to them, and can be appropriately modified and implemented without changing the gist thereof.
＜第一実施形態＞
図１は、本発明の第一実施形態に係る炭化珪素半導体装置１００が、トレンチゲート型ＭＯＳＦＥＴである場合について、その構成を模式的に示す断面図である。炭化珪素半導体装置１００は、主に、半導体基板１と、ドリフト層２と、ベース層３と、ソース層４と、第一トレンチ８と、第二トレンチ９と、制御電極層７と、金属層５００と、第一主電極層１０と、第二主電極層１１と、を有する。
<First embodiment>
FIG. 1 is a cross-sectional view schematically showing the configuration of a case where silicon carbide semiconductor device 100 according to the first embodiment of the present invention is a trench gate type MOSFET. Silicon carbide semiconductor device 100 mainly includes semiconductor substrate 1, drift layer 2, base layer 3, source layer 4, first trench 8, second trench 9, control electrode layer 7, and metal layer. It has 500, the 1st main electrode layer 10, and the 2nd main electrode layer 11.
半導体基板１としては、例えば、不純物濃度が１．０×１０１８ｃｍ−３以上の第一導電型のＳｉＣ基板が用いられる。 As the semiconductor substrate 1, for example, a first conductivity type SiC substrate having an impurity concentration of 1.0 × 10 18 cm −3 or more is used.
ドリフト層２は、半導体基板１より低い不純物濃度を有する第一導電型の半導体層であり、半導体基板の一方の主面１ａに形成されている。本実施形態では、ドリフト層２が３つの層２Ａ、２Ｂ、２Ｃを積層してなる場合について例示しているが、ドリフト層２は、４つ以上の層が積層されていてもよいし、単層で構成されていてもよい。ドリフト層２が複数の層を積層してなる場合、半導体基板１に接する最下層（ここでは層２Ａ）は、他の層（ここでは層２Ｂ、２Ｃ）より低い不純物濃度を有していることが好ましい。 The drift layer 2 is a semiconductor layer of the first conductivity type having an impurity concentration lower than that of the semiconductor substrate 1, and is formed on one main surface 1a of the semiconductor substrate. The present embodiment exemplifies the case where the drift layer 2 is formed by laminating the three layers 2A, 2B, and 2C. However, the drift layer 2 may be formed by laminating four or more layers. It may be composed of layers. When the drift layer 2 is formed by stacking a plurality of layers, the lowermost layer (here, the layer 2A) in contact with the semiconductor substrate 1 has a lower impurity concentration than the other layers (here, the layers 2B and 2C). Is preferred.
ベース層３は、ドリフト層２より高い不純物濃度を有する第二導電型の半導体層であり、ドリフト層２の上に形成されている。ソース層４は、ベース層３の上の所定の領域に選択的に形成された、第一導電型の半導体層である。 The base layer 3 is a second conductivity type semiconductor layer having an impurity concentration higher than that of the drift layer 2, and is formed on the drift layer 2. The source layer 4 is a semiconductor layer of the first conductivity type selectively formed in a predetermined region on the base layer 3.
第一トレンチ８、第二トレンチ９は、それぞれ、ソース層の上面４ａから深さ方向に沿って、ドリフト層２に達する位置まで、各層を厚み方向Ｔに貫通するように形成されている。第一トレンチ８、第二トレンチ９底面は、ドリフト層２の上面から下面の間にあるものとする。第一トレンチ８、第二トレンチ９の内壁面のうち底面は、ドリフト層２で構成されている。各層の厚み方向Ｔからの平面視において、第一トレンチ８は中央に形成され、第二トレンチ９はその周囲の２箇所に形成されている。ドリフト層２のうち、第一トレンチ８、第二トレンチ９の底面を構成する一部分または全部が、第二導電型であることが好ましい。 The first trench 8 and the second trench 9 are formed so as to penetrate each layer in the thickness direction T from the upper surface 4a of the source layer along the depth direction to a position reaching the drift layer 2. The bottom surfaces of the first trench 8 and the second trench 9 are between the upper surface and the lower surface of the drift layer 2. The bottom surface of the inner wall surfaces of the first trench 8 and the second trench 9 is formed of the drift layer 2. In a plan view from the thickness direction T of each layer, the first trench 8 is formed at the center and the second trench 9 is formed at two locations around it. It is preferable that part or all of the bottom surface of the first trench 8 and the second trench 9 in the drift layer 2 is of the second conductivity type.
ドリフト層２（２Ａ、２Ｂ、２Ｃ）、ベース３、ソース層４で構成される第一トレンチ８の内壁面に沿って、ゲート絶縁膜６が形成されている。制御電極（ゲート電極）層７は、このゲート絶縁膜６を介して第一トレンチ８の内部を充填している。 A gate insulating film 6 is formed along the inner wall surface of the first trench 8 composed of the drift layer 2 (2A, 2B, 2C), the base 3, and the source layer 4. The control electrode (gate electrode) layer 7 fills the inside of the first trench 8 via the gate insulating film 6.
金属層５００は、第二トレンチの内壁面を構成するドリフト層２と、ショットキー接合している。金属層５００の材料としては、例えばチタン、ニッケル、金、タングステン、白金、クロム等を用いることができる。金属層５００の厚みは、概ね４０ｎｍ以上３００ｎｍ以下であることが好ましい。 The metal layer 500 is in Schottky contact with the drift layer 2 forming the inner wall surface of the second trench. As a material of the metal layer 500, for example, titanium, nickel, gold, tungsten, platinum, chromium or the like can be used. The thickness of the metal layer 500 is preferably approximately 40 nm or more and 300 nm or less.
第一主電極（ソース電極）層１０は、第二トレンチ９の内部を充填し、かつ半導体基板の一方の主面１ａ上の露出面を覆っている。金属層５００は、この第一主電極層１０に接続されている。第二主電極（ドレイン電極）層１１は、半導体基板の他方の主面に形成されている。 The first main electrode (source electrode) layer 10 fills the inside of the second trench 9 and covers the exposed surface on one main surface 1a of the semiconductor substrate. The metal layer 500 is connected to the first main electrode layer 10. The second main electrode (drain electrode) layer 11 is formed on the other main surface of the semiconductor substrate.
金属層５００と第１導電型ドリフト層２との間のショットキーバリアエネルギーは、１．７６ｅＶ以上３．１０ｅＶ以下、好ましくは１．９５ｅＶ以上３．１０ｅＶ以下となるように設定する。その際、トレンチＭＯＳＦＥＴとしてのチャネル移動度を高めるため、第一トレンチ８を構成する、第１導電型のソース層４、第２導電型のベース層３、および第１導電型のドリフト層２の表面、ならびにゲート絶縁膜６が接するチャネル層の結晶面を、（１１−２０）面（ａ面）、もしくは（１−１００）面（ｍ面）とする。そのため、第二トレンチ９の内壁面とショットキー接合を形成する、金属層５００のショットキー接合面（結晶面）も、（１１-２０）面（ａ面）もしくは（１−１００）面（ｍ面）となる。 The Schottky barrier energy between the metal layer 500 and the first conductivity type drift layer 2 is set to 1.76 eV or more and 3.10 eV or less, preferably 1.95 eV or more and 3.10 eV or less. At that time, in order to increase the channel mobility as the trench MOSFET, the first conductivity type source layer 4, the second conductivity type base layer 3, and the first conductivity type drift layer 2 which form the first trench 8 are formed. The surface and the crystal plane of the channel layer in contact with the gate insulating film 6 are the (11-20) plane (a plane) or the (1-100) plane (m plane). Therefore, the Schottky junction surface (crystal surface) of the metal layer 500 forming the Schottky junction with the inner wall surface of the second trench 9 is also the (11-20) surface (a surface) or the (1-100) surface (m). Surface).
本実施形態の炭化珪素半導体装置１００では、ゲート電極部７だけでなくソース電極部１０にも、互いに近接した形でトレンチが形成されている。そして、ソース電極部１０の第二トレンチ９内において、金属層５００が、第１導電型のドリフト層２とショットキー接合されている。これにより、ＳｉＣ半導体のトレンチＭＯＳＦＥＴとして、低オン抵抗を示し、なおかつ逆回復時間の速い内蔵ショットキーダイオードを実現することができる。 In silicon carbide semiconductor device 100 of the present embodiment, trenches are formed not only in gate electrode portion 7 but also in source electrode portion 10 so as to be close to each other. Then, in the second trench 9 of the source electrode portion 10, the metal layer 500 is in Schottky contact with the first conductivity type drift layer 2. As a result, it is possible to realize a built-in Schottky diode that exhibits low on-resistance and has a fast reverse recovery time as a SiC MOSFET trench MOSFET.
さらに、内蔵ショットキーダイオード部の、第１導電型ドリフト層２２と接する部分のショットキーバリアハイト（ショットキーバリアエネルギー）ΦＢが１．７６ｅＶ以上、好ましくは１．９５ｅＶ以上に設定されている。これにより、当該トレンチＭＯＳＦＥＴが負荷短絡した際に、１０００Ｋ（ケルビン）以上にもなる素子内温度上昇に伴う、ショットキーバリアダイオードからＳｉＣ基板に向かった熱電界放出によるもれ電流を低減させることができる。その結果、負荷短絡耐量を、例えば５μｓｅｃ以上とすることができ、十分大きな耐量の確保を実現することができる。 Further, the Schottky barrier height (Schottky barrier energy) ΦB of the portion of the built-in Schottky diode portion which is in contact with the first conductivity type drift layer 22 is set to 1.76 eV or more, preferably 1.95 eV or more. As a result, when the trench MOSFET is short-circuited with a load, the leakage current due to thermal field emission from the Schottky barrier diode toward the SiC substrate, which accompanies the temperature increase in the element of 1000 K (Kelvin) or more, can be reduced. it can. As a result, the load short-circuit withstand capability can be set to, for example, 5 μsec or more, and a sufficiently large withstand capability can be secured.
ＳｉＣの場合、Ｓｉとは異なり、ショットキー接合で発生するもれ電流に関しては、熱電界放出が支配的であることが知られている（非特許文献１０）。このショットキーバリアハイトΦＢを、３．５０ｅＶを超える値に設定すると、内蔵されたショットキーバリアダイオードが動作する前に、寄生しているＰｉＮダイオードが動作してしまい、損失の増大ならびに順方向電圧特性の劣化を引き起こしてしまう。本実施形態のように、ショットキーバリアハイトΦＢを１．７６ｅＶ以上３．５０ｅＶ以下、好ましくは１．９５ｅＶ以上３．５０ｅＶ以下にすることによって、低オン抵抗でスイッチング損失が少なく、かつ負荷短絡耐量が十分大きい、ＳＢＤ内蔵ＳｉＣトレンチＭＯＳＦＥＴを実現することができる。 It is known that, in the case of SiC, thermal field emission is dominant in the leakage current generated in the Schottky junction, unlike Si (Non-Patent Document 10). When this Schottky barrier height ΦB is set to a value exceeding 3.50 eV, the parasitic PiN diode operates before the built-in Schottky barrier diode operates, increasing loss and increasing the forward voltage. It causes deterioration of characteristics. As in the present embodiment, the Schottky barrier height ΦB is set to 1.76 eV or more and 3.50 eV or less, preferably 1.95 eV or more and 3.50 eV or less, so that the on-resistance is low, the switching loss is small, and the load short-circuit withstand capability is low. It is possible to realize a SiC trench MOSFET with a built-in SBD.
以上のように、本実施形態では、ＳｉＣ基板を使ったＳＢＤ内蔵トレンチＭＯＳＦＥＴにおいて、良好な電気特性と負荷短絡耐量を同時に示すことが可能な素子構造を提供することができる。本実施形態の素子構造を適用することにより、炭化珪素半導体装置のさらなる小型化、低損失化を実現することができる。 As described above, in the present embodiment, it is possible to provide an element structure capable of simultaneously exhibiting good electrical characteristics and load short-circuit withstand capability in an SBD built-in trench MOSFET using a SiC substrate. By applying the element structure of the present embodiment, it is possible to further reduce the size and reduce the loss of the silicon carbide semiconductor device.
＜第二実施形態＞
図２は、本発明の第二実施形態として、炭化珪素半導体装置２００がプレーナ型ＭＯＳＦＥＴである場合について、その構成を模式的に示す断面図である。本実施形態の炭化珪素半導体装置２００は、制御電極層７を半導体層内に埋め込んでいない点で、第一実施形態の炭化珪素半導体装置１００と異なる。すなわち、本実施形態では、一体の制御電極７が、ドリフト層２の上面のうち、少なくとも、２つのベース層３の露出部分にそれぞれ形成された第一導電型のソース層４を、ゲート絶縁膜を間に挟んで、覆うよう形成されている。それ以外の構成については、第一実施形態の炭化珪素半導体装置１００の構成と同様であり、炭化珪素半導体装置１００と対応する箇所については、形状の違いによらず、同じ符号で示している。
<Second embodiment>
FIG. 2 is a cross-sectional view schematically showing the configuration of silicon carbide semiconductor device 200, which is a planar MOSFET, as a second embodiment of the present invention. Silicon carbide semiconductor device 200 of the present embodiment is different from silicon carbide semiconductor device 100 of the first embodiment in that control electrode layer 7 is not embedded in the semiconductor layer. That is, in the present embodiment, the integrated control electrode 7 includes the first conductivity type source layer 4 formed on at least the exposed portions of the two base layers 3 on the upper surface of the drift layer 2 and the gate insulating film. It is formed so as to be sandwiched between and to cover. The other configurations are the same as the configurations of silicon carbide semiconductor device 100 of the first embodiment, and the portions corresponding to silicon carbide semiconductor device 100 are denoted by the same reference numerals regardless of the difference in shape.
炭化珪素半導体装置２００は、第一導電型のドリフト層２の上面とショットキー接合を形成する金属層５００を有する。金属層５００は、第一導電型ソース層４の上面と第二導電型ベース層３の上面とを共通に被覆する第一主電極１０と接続されている。金属層５００と第一導電型ドリフト層２との間のショットキーバリアエネルギーを、１．９５ｅＶ以上３．１０ｅＶ以下となるように設定する。その際、プレーナゲート部の第一導電型ソース層４の主面と第２導電型ベース層３の主面、ならびにゲート絶縁膜が接するチャネル層の結晶面は（０００１）面となるため、ショットキー接合を形成する結晶面も（０００１）面となる。 Silicon carbide semiconductor device 200 has a metal layer 500 that forms a Schottky junction with the upper surface of drift layer 2 of the first conductivity type. The metal layer 500 is connected to the first main electrode 10 that commonly covers the upper surface of the first conductivity type source layer 4 and the upper surface of the second conductivity type base layer 3. The Schottky barrier energy between the metal layer 500 and the first conductivity type drift layer 2 is set to be 1.95 eV or more and 3.10 eV or less. At this time, the crystal plane of the channel layer in contact with the main surface of the first-conductivity-type source layer 4 and the second conductivity-type base layer 3 in the planar gate portion, and the channel layer in contact with the gate insulating film are (0001) planes. The crystal plane forming the key junction is also the (0001) plane.
本実施形態では、内蔵ショットキーダイオード部の、第１導電型ドリフト層２と接する部分のショットキーバリアハイトΦＢが、１．９５ｅＶ以上に設定されている。これにより、当該プレーナＭＯＳＦＥＴが負荷短絡した際に、１０００Ｋ（ケルビン）以上にもなる素子内温度上昇に伴う、ショットキーバリアダイオードからＳｉＣ基板に向かった熱電界放出によるもれ電流を低減させることができる。その結果、負荷短絡耐量を、例えば５μｓｅｃ以上とすることができ、十分大きな耐量のを確保を実現することができる。 In the present embodiment, the Schottky barrier height ΦB of the portion of the built-in Schottky diode portion that is in contact with the first conductivity type drift layer 2 is set to 1.95 eV or more. As a result, when the planar MOSFET is short-circuited with a load, the leakage current due to thermal field emission from the Schottky barrier diode toward the SiC substrate, which accompanies the temperature increase in the element of 1000 K (Kelvin) or more, can be reduced. it can. As a result, the load short circuit withstand capability can be set to, for example, 5 μsec or more, and a sufficiently large withstand capability can be secured.
ショットキーバリアハイトΦＢを、３．５０ｅＶを超える値に設定すると、内蔵されたショットキーバリアダイオードが動作する前に、寄生しているＰｉＮダイオードが動作してしまい、損失の増大ならびに順方向電圧特性の劣化を引き起こしてしまう。本実施形態のように、ショットキーバリアハイトΦＢを１．７６ｅＶ以上３．５０ｅＶ以下、好ましくは１．９５ｅＶ以上３．５０ｅＶ以下にすることによって、低オン抵抗でスイッチング損失が少なく、かつ負荷短絡耐量が十分大きい、ＳＢＤ内蔵ＳｉＣトレンチＭＯＳＦＥＴを実現することができる。 When the Schottky barrier height ΦB is set to a value exceeding 3.50 eV, the parasitic PiN diode operates before the built-in Schottky barrier diode operates, increasing loss and increasing forward voltage characteristics. Cause deterioration of. As in the present embodiment, the Schottky barrier height ΦB is set to 1.76 eV or more and 3.50 eV or less, preferably 1.95 eV or more and 3.50 eV or less, so that the on-resistance is low, the switching loss is small, and the load short-circuit withstand capability is low. It is possible to realize a SiC trench MOSFET with a built-in SBD.
以上のように、本実施形態では、ＳｉＣ基板を使ったＳＢＤ内蔵レーナＭＯＳＦＥＴにおいて、良好な電気特性と負荷短絡耐量を同時に示すことが可能な素子構造を提供することができる。本実施形態の素子構造を適用することにより、炭化珪素半導体装置のさらなる小型化、低損失化を実現することができる。 As described above, in the present embodiment, it is possible to provide an element structure capable of exhibiting good electrical characteristics and load short-circuit withstanding capability at the same time in an SBD-embedded lane MOSFET using a SiC substrate. By applying the element structure of the present embodiment, it is possible to further reduce the size and reduce the loss of the silicon carbide semiconductor device.
以下、実施例により本発明の効果をより明らかなものとする。なお、本発明は、以下の実施例に限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することができる。 Hereinafter, the effects of the present invention will be made more apparent by examples. It should be noted that the present invention is not limited to the following examples, and can be implemented with appropriate modifications within the scope of the invention.
（実施例１）
縦型トレンチゲートＭＯＳパワー半導体デバイスとして、耐圧１２００ＶのトレンチＭＯＳＦＥＴを作製した。なお、第１導電型をｎ型、第２導電型をｐ型として記述するが、その逆でもよい。
(Example 1)
As a vertical trench gate MOS power semiconductor device, a trench MOSFET having a breakdown voltage of 1200 V was manufactured. Although the first conductivity type is described as n-type and the second conductivity type is described as p-type, the opposite may be applied.
まず、十分に高濃度のｎ型ＳｉＣの半導体基板１を用意した。ここでは、不純物として窒素を５×１０１８ｃｍ−３程度含むＳｉＣ半導体とした。半導体基板１の一方の主面に、窒素を８．０×１０１５ｃｍ−３程度含むｎ型ＳｉＣ層２Ａを９μｍ程度成長させ、その上に少し高濃度で１．０×１０１７ｃｍ−３程度含むｎ型ＳｉＣ層２Ｂを、０．５μｍ程度成長させた。ここで、アルミニウム３．０×１０１８ｃｍ−３程度含む、幅１．５μｍのｐ型ＳｉＣ層２Ｄをイオン注入法と熱処理で２．５μｍおきに形成した。 First, a sufficiently high-concentration n-type SiC semiconductor substrate 1 was prepared. Here, a SiC semiconductor containing nitrogen as an impurity in an amount of about 5 × 10 18 cm −3 was used. On one main surface of the semiconductor substrate 1, an n-type SiC layer 2A containing nitrogen at about 8.0 × 10 15 cm −3 is grown for about 9 μm, and 1.0 × 10 17 cm −3 is slightly higher thereon. The n-type SiC layer 2B containing about 10 μm was grown to about 0.5 μm. Here, a p-type SiC layer 2D having a width of 1.5 μm and containing aluminum of about 3.0 × 10 18 cm −3 was formed every 2.5 μm by an ion implantation method and heat treatment.
その後１．０×１０１７ｃｍ−３程度含むｎ型ＳｉＣ層２Ｃを０．５μｍ程度成長させた。そしてさらに、アルミ二ウムを２．０×１０１７ｃｍ−３程度含むｐ型ＳｉＣ層３を、１．３μｍエピタキシャル成長させた。活性領域内に、ｐ＋コンタクト層５やｎ＋ソース層４をイオン注入法と熱処理で形成した。不純物元素として、ｐ＋コンタクト層にはアルミ二ウムを用い、ｎ＋ソース層にはリンを用いた。そして、不純物活性化のため、熱処理を実施した。熱処理温度を１７２０℃とし、熱処理時間を１分とした。 After that, the n-type SiC layer 2C containing about 1.0 × 10 17 cm −3 was grown to about 0.5 μm. Further, a p-type SiC layer 3 containing aluminum of about 2.0 × 10 17 cm −3 was epitaxially grown to 1.3 μm. The p + contact layer 5 and the n + source layer 4 were formed in the active region by the ion implantation method and heat treatment. As the impurity element, aluminum was used for the p + contact layer and phosphorus was used for the n + source layer. Then, heat treatment was performed to activate the impurities. The heat treatment temperature was 1720 ° C. and the heat treatment time was 1 minute.
次に、ｐ＋コンタクト層およびｎ＋ソース層の表面に、厚さ１．６μｍのシリコン酸化膜（以下酸化膜と略す）を成長させ、フォトリソグラフおよびエッチングにより２．５μｍおきに０．８μｍ幅の酸化膜マスクを形成した。その後、トレンチエッチングにより、所定の位置（ゲート電極形成部、ソース電極形成部）において、ｎ型半導体層２Ａ、２Ｂ、２Ｃ、およびｐ型半導体層３をエッチングにより取り除いた。なお、このときのトレンチ深さは１．８μｍとした。つまり、このトレンチ溝は、前述のｐ型ＳｉＣ層２Ｄに到達するように形成した。 Next, a 1.6 μm-thick silicon oxide film (hereinafter abbreviated as an oxide film) is grown on the surfaces of the p + contact layer and the n + source layer, and a 0.8 μm width is formed every 2.5 μm by photolithography and etching. An oxide film mask was formed. Then, by trench etching, the n-type semiconductor layers 2A, 2B, 2C and the p-type semiconductor layer 3 were removed by etching at predetermined positions (gate electrode formation portion, source electrode formation portion). The trench depth at this time was 1.8 μm. That is, this trench groove was formed so as to reach the above-mentioned p-type SiC layer 2D.
ゲート電極形成部では、トレンチ内部に８０ｎｍのゲート酸化膜６を成長させた後に、ゲート電極７を埋め込み平坦化し、リンガラス（ＰＳＧ：Phospho Silicate Glass）膜を用いて絶縁層を形成した。その際、トレンチに沿ってｎ＋ソース層４、ｐ型ＳｉＣ層３、およびｎ型ＳｉＣ層２Ａ、２Ｂ、２Ｃの表面、ならびにゲート絶縁膜が接するチャネル層の結晶面を（１−１００）面（ｍ面）とした。 In the gate electrode formation portion, after the gate oxide film 6 having a thickness of 80 nm was grown inside the trench, the gate electrode 7 was embedded and flattened, and an insulating layer was formed using a phosphorus glass (PSG: Phospho Silicate Glass) film. At that time, the crystal plane of the channel layer in contact with the surfaces of the n + source layer 4, the p-type SiC layer 3 and the n-type SiC layers 2A, 2B, 2C and the gate insulating film along the trench is set to the (1-100) plane. (M-plane).
ソース電極部においても、同様にトレンチ溝を形成した。ソース電極部のトレンチ溝も前述のゲート電極部のトレンチ溝と同時に形成した。その際、トレンチ幅は０．８μｍ、深さはゲート電極部と同じ１．８μｍとした。ソース電極部のトレンチを形成後、トレンチ内部においてｎ型半導体層２Ｃと接する領域に、ショットキーバリアを形成するための金属層を、スパッタとその後の熱処理で形成した。その際、ショットキー接合を形成する結晶面を（１−１００）面（ｍ面）とした。本実施例では、チタン、ニッケルをスパッタ法と熱処理により形成した。熱処理は、アニール無ならびに４００℃から８５０℃の間で変えて行った。これは、ｎ型ドリフト層２とショットキー金属間のバリアハイトΦＢを変えるためである。 A trench groove was similarly formed in the source electrode portion. The trench groove in the source electrode portion was also formed at the same time as the trench groove in the gate electrode portion. At that time, the trench width was 0.8 μm and the depth was 1.8 μm, which is the same as the gate electrode portion. After forming the trench of the source electrode portion, a metal layer for forming a Schottky barrier was formed by sputtering and subsequent heat treatment in a region in contact with the n-type semiconductor layer 2C inside the trench. At that time, the crystal plane forming the Schottky junction was the (1-100) plane (m-plane). In this embodiment, titanium and nickel are formed by sputtering and heat treatment. The heat treatment was performed without annealing and was changed between 400 ° C and 850 ° C. This is to change the barrier height ΦB between the n-type drift layer 2 and the Schottky metal.
その後、ソース電極部のトレンチ溝の内部に、スパッタにより、アルミニウムを厚さ５μｍほど埋め込み、ソース電極を形成した。さらに、半導体基板１の裏面に、ドレイン電極としてニッケルをスパッタし、レーザーアニールを用いて９００℃でアニールし、シリサイド化させることにより、裏面のオーミック電極を形成した。その後、チタン、ニッケル、金を蒸着して形成して、図１に示すＳＢＤ内蔵トレンチＭＯＳＦＥＴが完成させた。 Then, aluminum was embedded in the trench groove of the source electrode portion by sputtering to a thickness of 5 μm to form a source electrode. Further, nickel was sputtered on the back surface of the semiconductor substrate 1 as a drain electrode and annealed at 900 ° C. using laser annealing to be silicidized to form an ohmic electrode on the back surface. Then, titanium, nickel, and gold were formed by vapor deposition to complete the SBD built-in trench MOSFET shown in FIG.
このＳＢＤ内蔵トレンチＭＯＳＦＥＴの電気特性の測定結果及びシミュレーション結果を、表１〜３に示す。金に関しては、非特許文献１１で開示された（０００１）面でのΦＢの値を用い、チタンならびにニッケルの（０００１）面と（１−１００）面のΦＢの違いから、金の各熱処理温度でのΦＢを手計算で求め、その値を用いてシミュレーションした。 Tables 1 to 3 show the measurement results and the simulation results of the electric characteristics of the trench MOSFET with the built-in SBD. With respect to gold, the value of ΦB on the (0001) plane disclosed in Non-Patent Document 11 is used, and from the difference between ΦB of (0001) plane and (1-100) plane of titanium and nickel, each heat treatment temperature of gold Was calculated by hand, and the value was used for simulation.
各温度での各ショットキー金属とｎ型半導体層２２とのショットキーバリアハイトΦＢを、表１〜３に記載する。なお、本実験で得られたチタン、ニッケルでのショットキーバリアハイトΦＢの一部の結果（ΦＢ＜１．７５ｅＶ）は、非特許文献６で開示されている結果といい一致をしている。チップサイズは３ｍｍ角、活性面積は５．５ｍｍ２であり、定格電流は２５Ａである。どの条件の素子も、オン抵抗（ＲｏｎＡ）はおよそ２．７０ｍΩｃｍ２と十分低い値を示し、初期の素子耐圧も１４３０Ｖ〜１４６０Ｖと、１２００Ｖ素子となり、十分良好な特性を示している。 Tables 1 to 3 show the Schottky barrier height ΦB of each Schottky metal and the n-type semiconductor layer 22 at each temperature. Note that some results (ΦB <1.75 eV) of the Schottky barrier height ΦB with titanium and nickel obtained in this experiment are in good agreement with the results disclosed in Non-Patent Document 6. The chip size is 3 mm square, the active area is 5.5 mm 2 , and the rated current is 25 A. The on-resistance (RonA) of any of the conditions showed a sufficiently low value of about 2.70 mΩcm 2, and the initial withstand voltage of the device was 1430 V to 1460 V, which was 1200 V, showing sufficiently good characteristics.
比較のために、ソース電極部トレンチ内にＳＢＤを形成せず、深いｐ＋層を形成した従来型のトレンチＭＯＳＦＥＴ３００（図３参照）を形成し、耐圧を測定したところ、素子耐圧１４５５Ｖとほぼ同等であった。内蔵したショットキーダイオードのＩ−Ｖ特性を測定したところ良好な特性が得られ、例えば２５Ａ導通時のダイオードのオン電圧は、全素子条件において２．２Ｖ以下と、Ｓｉの１２００Ｖ ＰｉＮダイオードのオン電圧２．２Ｖ（＠ＲＴ）と同等以下の、低い値を示した。さらに、内蔵ショットキーダイオードの逆回復特性を測定したところ、ショットキー金属の違いによらず、同一定格電圧・電流のＳｉ−ＰｉＮダイオードに比べ、逆回復時間が極めて小さく、その結果ダイオードでの発生損失はＳｉ−ＰｉＮダイオードと比べて、１７５℃において約１０分の１に低減し、かつ２５℃での特性とほどんど変わらない特性が得られ、１２５℃において約１０分の１の低損失特性が可能となった（図４参照：ニッケル７５０℃アニール素子の場合）。 For comparison, when a conventional trench MOSFET 300 (see FIG. 3) in which a deep p + layer was formed was formed without forming an SBD in the source electrode trench and the breakdown voltage was measured, it was almost equal to the device breakdown voltage 1455V. Met. When the IV characteristic of the built-in Schottky diode is measured, good characteristics are obtained. For example, the ON voltage of the diode at 25 A conduction is 2.2 V or less under all element conditions and the ON voltage of the 1200 V PiN diode of Si. A low value equal to or less than 2.2 V (@RT) was shown. Furthermore, when the reverse recovery characteristics of the built-in Schottky diode were measured, the reverse recovery time was extremely short compared to Si-PiN diodes with the same rated voltage and current, regardless of the difference in Schottky metal, and as a result, the diode generated The loss is reduced to about 1/10 at 175 ° C, and the characteristic is almost the same as the characteristic at 25 ° C as compared with the Si-PiN diode, and the low loss characteristic is about 1/10 at 125 ° C. Became possible (see FIG. 4: in the case of nickel 750 ° C. annealed element).
次に、負荷短絡耐量の測定ならびにシミュレーションを行った。測定ならびにシミュレーションに用いた回路を図５に示す。直流電圧８００Ｖをソース・ドレイン間に印加し、この状態でゲート電極にゲート電圧Ｖｇとして＋２０Ｖのパルス電圧を印加して負荷短絡耐量を評価した。測定温度は１７５℃とした。評価に用いた素子は、ショットキー金属種とその後のアニール条件がそれぞれ異なるものを用いた。また、印加するゲート電圧のパルス幅を２μｓｅｃから１μｓｅｃ刻みで増やしていき、素子が破壊した時点の１つ前のパルス幅を、負荷短絡耐量と定義した。表２に負荷短絡耐量評価結果を示す。表４、５に、チタン、ニッケルの各ショットキー金属とｎ半導体層２２とのショットキーバリアハイトΦＢとして、事前に評価した値を記載してある。なお、比較のために内蔵ＳＢＤの無いトレンチＭＯＳＦＥＴの評価結果も併せて示した。 Next, the load short circuit withstand capability was measured and simulated. The circuit used for measurement and simulation is shown in FIG. A DC voltage of 800 V was applied between the source and drain, and a pulse voltage of +20 V was applied to the gate electrode as the gate voltage Vg in this state to evaluate the load short circuit withstand capability. The measurement temperature was 175 ° C. As the elements used for evaluation, those having different Schottky metal species and subsequent annealing conditions were used. In addition, the pulse width of the applied gate voltage was increased from 2 μsec in steps of 1 μsec, and the pulse width immediately before the time when the element was broken was defined as the load short circuit withstand capability. Table 2 shows the results of load short circuit withstand evaluation. Tables 4 and 5 show the values evaluated in advance as the Schottky barrier height ΦB of each of the Schottky metals of titanium and nickel and the n semiconductor layer 22. For comparison, the evaluation results of a trench MOSFET without a built-in SBD are also shown.
この結果から分かるように、負荷短絡耐量はバリアハイトΦＢに大きく依存し、例えばΦＢ＝１．３０ｅＶのチタン４００℃アニールの場合、負荷短絡耐量は内蔵ＳＢＤの無いトレンチＭＯＳＦＥＴの半分以下の３μｓｅｃであった。これに対し、チタン７５０℃アニールのΦＢ＝１．９５ｅＶの場合、負荷短絡耐量は、内蔵ＳＢＤの無いトレンチＭＯＳＦＥＴと同等以上の１１μｓｅｃまで向上した。 As can be seen from these results, the load short-circuit withstand capability greatly depends on the barrier height ΦB. For example, in the case of titanium 400 ° C. anneal with ΦB = 1.30 eV, the load short-circuit withstand is 3 μsec which is less than half that of the trench MOSFET without the built-in SBD. .. On the other hand, in the case of ΦB = 1.95 eV of titanium 750 ° C. annealing, the load short circuit withstand capability was improved to 11 μsec which is equal to or more than that of the trench MOSFET without the built-in SBD.
また、ΦＢ＝１．６０ｅＶのニッケル４００℃アニールの場合、負荷短絡耐量は内蔵ＳＢＤの無いトレンチＭＯＳＦＥＴの半分以下の３μｓｅｃであった。これに対し、ニッケル７５０℃アニールのΦＢ＝２．０８ｅＶの場合、負荷短絡耐量は内蔵ＳＢＤの無いトレンチＭＯＳＦＥＴと同等以上の１１μｓｅｃまで向上した。 Further, in the case of nickel 400 ° C. annealing of ΦB = 1.60 eV, the load short circuit withstand capability was 3 μsec which is less than half that of the trench MOSFET without the built-in SBD. On the other hand, when ΦB of the nickel 750 ° C. anneal was 2.08 eV, the load short-circuit withstand capability was improved to 11 μsec, which is equal to or higher than that of the trench MOSFET without the built-in SBD.
図６に、ΦＢ＝１．３０ｅＶのチタン４００℃アニール条件での負荷短絡耐量評価結果を示す。ΦＢ＝１．３０ｅＶのチタン４００℃アニール条件により、素子内部状態を解析するため、デバイスシミュレーションを実施した。 FIG. 6 shows the results of load short-circuit withstand evaluation under the conditions of 400 ° C. titanium annealing at φB = 1.30 eV. Device simulation was carried out in order to analyze the internal state of the device under the condition of 400 ° C. annealing of titanium with φB = 1.30 eV.
図７（ａ）に示すＳＢＤ内蔵トレンチＭＯＳＦＥＴのうち、破線で囲んだ部分における、温度分布、全電流分布の結果を、それぞれ図７（ｂ）、（ｃ）に示す。負荷短絡時には素子内の温度が上昇し、負荷短絡が起こってから３μｓｅｃ経過後では、ショットキー金属とｎ半導体層２２界面近傍で、その温度が約１０００Ｋ以上にまで到達している。そして、ショットキー金属側から、もれ電流がＭＯＳＦＥＴ内に流れていることが判明した。つまり、ＳｉＣ-ＭＯＳＦＥＴの負荷短絡発生により、高電圧印加と大電流導通が同時に生じたため、素子内温度が急上昇し、それに伴ってショットキー金属とｎ半導体層２２界面の温度も上昇し、ついには熱電界放出によるもれ電流により、大電流が流れ破壊に至ったと考えられる。 7B and 7C show the results of the temperature distribution and the total current distribution in the portion surrounded by the broken line in the SBD built-in trench MOSFET shown in FIG. 7A, respectively. When the load is short-circuited, the temperature inside the element rises, and after 3 μsec has elapsed after the load short-circuited, the temperature reached about 1000 K or higher near the interface between the Schottky metal and the n semiconductor layer 22. Then, it was found that the leakage current was flowing in the MOSFET from the Schottky metal side. That is, due to the occurrence of load short circuit of the SiC-MOSFET, high voltage application and large current conduction occur at the same time, the temperature inside the element rapidly rises, and the temperature at the interface between the Schottky metal and the n semiconductor layer 22 also rises accordingly, and finally, It is considered that the leakage current due to the thermal field emission caused a large current to flow and lead to destruction.
そこで、ΦＢが大きくなるようにショットキー金属、ならびにその後のアニール条件を最適化すると、熱電界放出によるもれ電流の発生が収まり、ΦＢ＝１．７６ｅＶ以上では負荷短絡耐量がＳＢＤを内蔵しないトレンチＭＯＳＦＥＴとほぼ同等で、実使用上問題ない８μｓｅｃに向上した。さらに、ΦＢ＝１．９５ｅＶ以上の条件においては、負荷短絡耐量がＳＢＤを内蔵しないトレンチＭＯＳＦＥＴとほぼ同等以上の特性を示していることが分かる。金については、シミュレーションを実施した。その結果を表３ならびに表６に示す。その結果は、チタンならびにニッケルと同様の傾向を示しており、ΦＢ＝１．７６ｅＶ以上では負荷短絡耐量がＳＢＤを内蔵しないトレンチＭＯＳＦＥＴとほぼ同等で、実使用上問題ない８μｓｅｃ以上に向上した。さらに、ΦＢ＝１．９５ｅＶ以上の条件においては、負荷短絡耐量がＳＢＤを内蔵しないトレンチＭＯＳＦＥＴと、ほぼ同等以上の特性を示していることが分かる。 Therefore, if the Schottky metal and the subsequent annealing conditions are optimized so that ΦB becomes large, the generation of leakage current due to thermal field emission is suppressed, and at ΦB = 1.76 eV or more, the load short circuit withstand capability does not include the SBD trench. Almost the same as the MOSFET, and improved to 8 μsec, which is practically no problem. Further, it can be seen that under the condition of ΦB = 1.95 eV or more, the load short-circuit withstand capability exhibits a characteristic almost equal to or higher than that of the trench MOSFET in which the SBD is not incorporated. For gold, a simulation was conducted. The results are shown in Tables 3 and 6. The results show a tendency similar to that of titanium and nickel, and at ΦB = 1.76 eV or more, the load short circuit withstand capability is almost equal to that of the trench MOSFET having no SBD built-in, and improved to 8 μsec or more, which is practically no problem. Further, it can be seen that under the condition of ΦB = 1.95 eV or more, the load short-circuit withstand capability exhibits characteristics substantially equal to or higher than those of the trench MOSFET in which the SBD is not incorporated.
（実施例２）
実施例１で作製したＳＢＤ内蔵トレンチＭＯＳＦＥＴに対し、デバイスシミュレーションを行い、負荷短絡耐量のΦＢ依存性を調査した。その結果を図８に示す。ΦＢが１．７６ｅＶ以上では９μｓｅｃという実用に耐え得る破壊耐量が得られ、かつＳＢＤを内蔵しないトレンチＭＯＳＦＥＴと同等以上の負荷短絡耐量を示した。また、ΦＢを１．７６ｅＶ以上増加させると、負荷短絡耐量の向上はさらに向上するがΦＢを１．９５ｅＶ以上にすると１０〜１０．５μｓｅｃで飽和することが分かる。一方、ΦＢが３．１ｅＶを超えると、内蔵したＳＢＤの順方向電流特性において、ＳＢＤが動作する前に寄生のＰｉＮダイオードが動作することが判明した。
(Example 2)
A device simulation was performed on the SBD built-in trench MOSFET manufactured in Example 1 to investigate the ΦB dependency of the load short circuit withstand capability. The result is shown in FIG. When ΦB is 1.76 eV or more, a breakdown withstand capacity of 9 μsec that can withstand practical use was obtained, and a load short-circuit withstand capacity equal to or higher than that of a trench MOSFET having no built-in SBD was obtained. Further, it can be seen that when ΦB is increased by 1.76 eV or more, the improvement of the load short-circuit withstand capability is further improved, but when ΦB is set to 1.95 eV or more, it is saturated in 10 to 10.5 μsec. On the other hand, when ΦB exceeds 3.1 eV, it was found in the forward current characteristics of the built-in SBD that the parasitic PiN diode operates before the SBD operates.
これは図８中に記載の、電流２５Ａ導通時のダイオードの順方向電圧降下が、ΦＢが３．１ｅＶを超えた領域からＳＢＤ内蔵トレンチＭＯＳＦＥＴのほうが大きな値を示していることからも分かる。つまり、ΦＢが３．１ｅＶを超えると本発明素子のダイオード順方向電圧降下の方がＳｉＣ−ＰｉＮダイオードの順方向電圧降下の３．３Ｖよりも大きくなってしまう。このことと実施例１の結果から、ＳＢＤ内蔵トレンチＭＯＳＦＥＴの特徴を示し、かつ高負荷短絡耐量を維持するためには、ΦＢは１．７６ｅＶ以上３．１０ｅＶ以下、さらに好ましくは１．９５ｅＶ以上３．１０ｅＶ以下に設定することが必要であることが判明した。 This can be understood from the fact that the forward voltage drop of the diode when the current of 25 A is conducted as shown in FIG. 8 is larger in the SBD built-in trench MOSFET from the region where ΦB exceeds 3.1 eV. That is, when ΦB exceeds 3.1 eV, the diode forward voltage drop of the device of the present invention becomes larger than the forward voltage drop of 3.3 V of the SiC-PiN diode. From this fact and the results of Example 1, in order to show the characteristics of the SBD built-in trench MOSFET and to maintain the high load short-circuit withstand capability, ΦB is 1.76 eV or more and 3.10 eV or less, and more preferably 1.95 eV or more 3 It has been found that it is necessary to set it to 0.10 eV or less.
（実施例３）
実施例１と同様、ゲート電極部ならびにソース電極部のトレンチにおいて、ｎ＋ソース層、ｐ型ＳｉＣ層３、およびｎ型ＳｉＣ層２Ａ、２Ｂ、２Ｃの表面、ならびにゲート絶縁膜が接するチャネル層の結晶面、ならびにショットキー接合を形成する結晶面も（１１−２０）面（ａ面）とした素子を試作し、シミュレーションを行い、同様の評価を行った。その結果、実施例１の（１−１００）面（ｍ面）の場合と同様の結果を得ることができた。その結果、ＳＢＤ内蔵トレンチＭＯＳＦＥＴの特徴を示し、かつ高負荷短絡耐量を維持するためには、ΦＢは１．７６ｅＶ以上３．１０ｅＶ以下、さらに好ましくは１．９５ｅＶ以上３．１０ｅＶ以下に設定することが必要であることが判明した。
(Example 3)
As in Example 1, in the trenches of the gate electrode portion and the source electrode portion, the surfaces of the n + source layer, the p-type SiC layer 3 and the n-type SiC layers 2A, 2B, 2C, and the channel layer in contact with the gate insulating film are formed. A device having a crystal plane and a crystal plane forming a Schottky junction with the (11-20) plane (a plane) was prototyped, simulated, and similarly evaluated. As a result, the same results as in the case of the (1-100) plane (m-plane) of Example 1 could be obtained. As a result, ΦB should be set to 1.76 eV or more and 3.10 eV or less, and more preferably 1.95 eV or more and 3.10 eV or less in order to exhibit the characteristics of the SBD built-in trench MOSFET and to maintain the high load short circuit withstand capability. Turned out to be necessary.
（実施例４）
縦型プレーナゲートＭＯＳパワー半導体デバイスとして、耐圧１２００ＶのＭＯＳＦＥＴを作製した。なお、第１導電型をｎ型、第２導電型をｐ型として記述するが、その逆でもよい。
(Example 4)
As a vertical planar gate MOS power semiconductor device, a MOSFET having a withstand voltage of 1200 V was manufactured. Although the first conductivity type is described as n-type and the second conductivity type is described as p-type, the opposite may be applied.
まず、十分に高濃度のｎ型ＳｉＣ半導体基板１を用意した。ここでは、不純物として窒素を５×１０１８ｃｍ−３程度含むＳｉＣ半導体とした。半導体基板１の一方の主面に、窒素を８．０×１０１５ｃｍ−３程度含むｎ型ＳｉＣ層２を９μｍ程度成長させ、その上に幅１３μｍで深さ０．５μｍのｐ＋層３１を、イオン注入法で形成した。その際のイオンとしてはアルミニウムを用いた。また、不純物濃度が１．０×１０１８ｃｍ−３となるように、ドーズ量を設定した。さらに、その上にｐベース層３を厚さ０．５μｍ厚でｐ＋層３１ならびにｎドリフト層２上に、イオン注入法を用いて選択的に形成した。その際の不純物はアルミニウムとし、不純物濃度は１．０×１０１７ｃｍ−３となるようにした。その後、Ｎ＋ソース層４、Ｐ＋コンタクト層５をｐベース層３内に選択的に形成した。そして、不純物活性化のため熱処理を実施した。熱処理温度・時間は１７２０℃・１分とした。 First, a sufficiently high concentration n-type SiC semiconductor substrate 1 was prepared. Here, a SiC semiconductor containing nitrogen as an impurity in an amount of about 5 × 10 18 cm −3 was used. On one main surface of the semiconductor substrate 1, an n-type SiC layer 2 containing nitrogen at about 8.0 × 10 15 cm −3 is grown by about 9 μm, and a p + layer 31 having a width of 13 μm and a depth of 0.5 μm is formed thereon. Was formed by an ion implantation method. Aluminum was used as the ions at that time. Further, the dose amount was set so that the impurity concentration was 1.0 × 10 18 cm −3 . Further, a p base layer 3 having a thickness of 0.5 μm was selectively formed on the p + layer 31 and the n drift layer 2 by an ion implantation method. The impurity at that time was aluminum, and the impurity concentration was set to 1.0 × 10 17 cm −3 . After that, the N + source layer 4 and the P + contact layer 5 were selectively formed in the p base layer 3. Then, heat treatment was performed to activate the impurities. The heat treatment temperature and time were 1720 ° C. and 1 minute.
その後、厚さ８０ｎｍのゲート酸化膜を熱酸化で形成し、窒素雰囲気中にて１２００℃付近でアニールした。リンがドープされた多結晶シリコン層をゲート電極として形成し、パターニング後、層間絶縁膜としてリンガラス（ＰＳＧ：Phospho Silicate Glass）を１．０μｍ厚で成膜し、パターニングして熱処理を行った。ｎ型ドリフト層２と接する領域にショットキーバリアを形成するための金属層５００を、スパッタとその後の熱処理で形成した。このとき、ｎ型ＳｉＣ層２がショットキー電極と接する結晶面が（０００１）面となる。本実施例では、チタン、ニッケルをスパッタ法と熱処理により形成した。金属とその後の熱処理温度を熱処理無、ならびに４００℃から８５０℃の間で変えて作成した。これは、ｎ型ドリフト層２とショットキー金属間のバリアハイトΦＢを変えるためである。 Then, a gate oxide film having a thickness of 80 nm was formed by thermal oxidation, and annealed at about 1200 ° C. in a nitrogen atmosphere. A polycrystalline silicon layer doped with phosphorus was formed as a gate electrode, and after patterning, phosphorus glass (PSG: Phospho Silicate Glass) was deposited to a thickness of 1.0 μm as an interlayer insulating film, patterned, and heat-treated. A metal layer 500 for forming a Schottky barrier was formed in a region in contact with the n-type drift layer 2 by sputtering and subsequent heat treatment. At this time, the crystal plane where the n-type SiC layer 2 contacts the Schottky electrode becomes the (0001) plane. In this embodiment, titanium and nickel are formed by sputtering and heat treatment. The metal and the subsequent heat treatment temperature were prepared without heat treatment and between 400 ° C. and 850 ° C. This is to change the barrier height ΦB between the n-type drift layer 2 and the Schottky metal.
その後、アルミニウムを、ソース電極部として形成するため厚さ５μｍほどスパッタすることでソース電極として形成した。さらに、半導体基板１の裏面に、ドレイン電極としてニッケルをスパッタし、レーザーアニールを用いて９００℃でアニールし、シリサイド化させることにより、裏面のオーミック電極を形成した。その後、チタン、ニッケル、金を蒸着して形成して、図２に示すＳＢＤ内蔵プレーナＭＯＳＦＥＴが完成させた。 Then, aluminum was formed as a source electrode by sputtering to have a thickness of 5 μm to form a source electrode portion. Further, nickel was sputtered on the back surface of the semiconductor substrate 1 as a drain electrode and annealed at 900 ° C. using laser annealing to be silicidized to form an ohmic electrode on the back surface. After that, titanium, nickel, and gold were formed by vapor deposition to complete the SBD built-in planar MOSFET shown in FIG.
チップサイズは３ｍｍ角で活性面積は５．５ｍｍ２であり、定格電流は２５Ａとした。どの条件の素子も、オン抵抗（ＲｏｎＡ）は、およそ４．７０ｍΩｃｍ２と十分低い値を示し、初期の素子耐圧も１４８０Ｖ〜１５２０Ｖと、１２００Ｖ素子として十分良好な特性を示している。比較のために、ｎ型ドリフト層２上にＳＢＤを形成せず、そのかわりに前記ｐベース層３を形成した従来型のプレーナＭＯＳＦＥＴ４００（図９参照）を形成し耐圧を測定したところ、素子耐圧１４９５Ｖとほぼ同等であった。内蔵したショットキーダイオードのＩ−Ｖ特性を測定したところ良好な特性が得られ、例えば２５Ａ導通時のダイオードのオン電圧は全素子条件において２．２Ｖ以下と、Ｓｉの１２００Ｖ ＰｉＮダイオードのオン電圧２．２Ｖ（＠ＲＴ）と同等の、低い値を示した。さらに、内蔵ショットキーダイオードの逆回復特性を測定したところ、ショットキー金属の違いによらず同一定格電圧・電流のＳｉ−ＰｉＮダイオードに比べ、逆回復時間が極めて小さく、その結果ダイオードでの発生損失はＳｉ−ＰｉＮダイオードとくらべ、１２５℃において約１０分の１の低損失特性が可能となった。 The chip size was 3 mm square, the active area was 5.5 mm 2 , and the rated current was 25 A. The on-resistance (RonA) of any of the devices showed a sufficiently low value of about 4.70 mΩcm 2, and the initial device breakdown voltage was 1480 V to 1520 V, which is a sufficiently good property as a 1200 V device. For comparison, a conventional planar MOSFET 400 (see FIG. 9) in which the SBD is not formed on the n-type drift layer 2 and the p-base layer 3 is formed instead of the SBD is measured and the breakdown voltage is measured. It was almost equal to 1495V. When the IV characteristics of the built-in Schottky diode were measured, good characteristics were obtained. For example, the ON voltage of the diode when conducting 25 A was 2.2 V or less under all element conditions, and the ON voltage of the 1200 V PiN diode of Si was 2 It showed a low value equivalent to .2V (@RT). Furthermore, when the reverse recovery characteristics of the built-in Schottky diode were measured, the reverse recovery time was extremely short compared to the Si-PiN diode of the same rated voltage and current regardless of the difference in Schottky metal, and as a result, the loss generated in the diode In comparison with the Si-PiN diode, the low loss characteristic of about 1/10 can be achieved at 125 ° C.
次に、負荷短絡耐量の測定を行った。測定に用いた回路を図５に示す。直流電圧８００Ｖをソース・ドレイン間に印加し、この状態でゲート電極にゲート電圧Ｖｇとして＋２０Ｖのパルス電圧を印加して負荷短絡耐量を評価した。測定温度は１７５℃とした。評価に用いた素子は、ショットキー金属種と、その後のアニール条件がそれぞれ異なるものを用いた。また、印加するゲート電圧のパルス幅を２μｓｅｃから１μｓｅｃ刻みで増やしていき、素子が破壊した時点の１つ前のパルス幅を負荷短絡耐量と定義した。 Next, the load short circuit withstand capability was measured. The circuit used for the measurement is shown in FIG. A DC voltage of 800 V was applied between the source and drain, and a pulse voltage of +20 V was applied to the gate electrode as the gate voltage Vg in this state to evaluate the load short circuit withstand capability. The measurement temperature was 175 ° C. As the elements used for evaluation, those having different Schottky metal species and different annealing conditions thereafter were used. Further, the pulse width of the applied gate voltage was increased from 2 μsec in steps of 1 μsec, and the pulse width immediately before the time when the element was broken was defined as the load short circuit withstand capability.
表７〜９に、それぞれチタン、ニッケルならびに金を用いた時の負荷短絡耐量評価結果を示す。なお、本実験で得られたチタン、ニッケルでのショットキーバリアハイトΦＢの一部の結果（ΦＢ＜１．８５ｅＶ）は、非特許文献６、１１で開示されている結果といい一致をしている。金に関しては、非特許文献１１で開示された（０００１）面でのΦＢの値を用い、チタンならびにニッケルの（０００１）面と熱処理温度によるΦＢの違いから、手計算でΦＢを求めその値を用いてシミュレーションした。各ショットキー金属とｎドリフト層２とのショットキーバリアハイトΦＢは、事前に評価解析した値を表中に記載してある。なお、比較とために内蔵ＳＢＤの無いプレーナＭＯＳＦＥＴの評価結果も併せて示す。 Tables 7 to 9 show the results of load short circuit withstand evaluation when titanium, nickel and gold were used, respectively. Note that some results (ΦB <1.85 eV) of the Schottky barrier height ΦB with titanium and nickel obtained in this experiment are in good agreement with the results disclosed in Non-Patent Documents 6 and 11. There is. For gold, the value of ΦB on the (0001) plane disclosed in Non-Patent Document 11 is used, and ΦB is manually calculated from the difference between the (0001) plane of titanium and nickel and ΦB depending on the heat treatment temperature, and the value is calculated. It was used and simulated. The Schottky barrier height ΦB of each Schottky metal and the n drift layer 2 is shown in the table as a value obtained by evaluation and analysis in advance. For comparison, the evaluation result of the planar MOSFET without the built-in SBD is also shown.
この結果から分かるように、負荷短絡耐量はバリアハイトΦＢに大きく依存し、ΦＢ＝１．２２ｅＶのチタン４００℃アニールの場合、負荷短絡耐量は内蔵ＳＢＤの無いプレーナＭＯＳＦＥＴの１／５以下の２μｓｅｃであったが、これがニッケル８００℃アニールのΦＢ＝１．９９ｅＶの場合、負荷短絡耐量は、内蔵ＳＢＤの無いプレーナＭＯＳＦＥＴと同等の１１μｓｅｃまで向上した。 As can be seen from these results, the load short-circuit withstand capability greatly depends on the barrier height ΦB, and in the case of titanium 400 ° C. annealing with ΦB = 1.22 eV, the load short-circuit withstand is 1/5 or less of 2 μsec of the planar MOSFET without the built-in SBD. However, in the case of ΦB = 1.99 eV of 800 ° C. nickel anneal, the load short circuit withstand capability improved to 11 μsec, which is equivalent to that of a planar MOSFET without a built-in SBD.
（実施例５）
実施例４で作製したプレーナＭＯＳＦＥＴについて、デバイスシミュレーションを行い、負荷短絡耐量のΦＢ依存性を調査した。その結果を図１０に示す。ΦＢが１．９５ｅＶ以上ではおよそ１１μｓｅｃという実用に耐え得る破壊耐量が得られ、かつＳＢＤを内蔵しないプレーナＭＯＳＦＥＴと同等以上の負荷短絡耐量を示した。また、ΦＢを１．９５ｅＶ以上増加させても、負荷短絡耐量はほとんど向上しないことが分かる。一方、ΦＢが３．１ｅＶを超えると、内蔵したＳＢＤの順方向電流特性において、ＳＢＤが動作する前に寄生のＰｉＮダイオードが動作することが判明した。これは、図１０中に記載の、電流２５Ａ導通時のダイオードの順方向電圧降下が、ΦＢが３．１ｅＶを超えた領域からＳＢＤ内蔵プレーナＭＯＳＦＥＴの方が大きな値を示していることからも分かる。つまり、ΦＢが３．１ｅＶを超えると本発明素子のダイオード順方向電圧降下の方がＳｉＣ−ＰｉＮダイオードの順方向電圧降下の３．３Ｖよりも大きくなってしまう。このことから、ＳＢＤ内蔵プレーナＭＯＳＦＥＴの特徴を示し、かつ高負荷短絡耐量を維持するためには、ΦＢは１．９５ｅＶ以上３．１０ｅＶ以下に設定することが必要であることが判明した。
(Example 5)
A device simulation was performed on the planar MOSFET manufactured in Example 4 to investigate the ΦB dependency of the load short circuit withstand capability. The result is shown in FIG. When .PHI.B is 1.95 eV or more, a breakdown withstand capacity of about 11 .mu.sec which can withstand practical use was obtained, and a load short circuit withstand capacity equal to or higher than that of the planar MOSFET having no SBD built-in was exhibited. Further, it can be seen that even if ΦB is increased by 1.95 eV or more, the load short-circuit withstand capacity hardly improves. On the other hand, when ΦB exceeds 3.1 eV, it was found in the forward current characteristics of the built-in SBD that the parasitic PiN diode operates before the SBD operates. This is also understood from the fact that the forward voltage drop of the diode at the time of conducting the current of 25 A shown in FIG. 10 is larger in the planar MOSFET having the SBD from the region where ΦB exceeds 3.1 eV. .. That is, when ΦB exceeds 3.1 eV, the diode forward voltage drop of the device of the present invention becomes larger than the forward voltage drop of 3.3 V of the SiC-PiN diode. From this, it has been revealed that it is necessary to set ΦB to 1.95 eV or more and 3.10 eV or less in order to show the characteristics of the SBD built-in planar MOSFET and to maintain the high load short-circuit withstand capability.
１００、２００、３００、４００・・・炭化珪素半導体装置
１・・・半導体基板
２、２Ａ、２Ｂ、２Ｃ、２Ｄ・・・ドリフト層
３・・・ベース層
４・・・ソース層
５・・・コンタクト層
６・・・ゲート絶縁膜
７・・・ゲート電極（制御電極）
８・・・第一トレンチ
９・・・第二トレンチ
１０・・・ソース電極（第一主電極）
１１・・・ドレイン電極（第二主電極）
５００・・・金属層
Ｔ・・・厚み方向
100, 200, 300, 400 ... Silicon carbide semiconductor device 1 ... Semiconductor substrate 2, 2A, 2B, 2C, 2D ... Drift layer 3 ... Base layer 4 ... Source layer 5 ... Contact layer 6 ... Gate insulating film 7 ... Gate electrode (control electrode)
8 ... First trench 9 ... Second trench 10 ... Source electrode (first main electrode)
11 ... Drain electrode (second main electrode)
500 ... Metal layer T ... Thickness direction
Claims (8)
前記半導体基板の一方の主面に形成され、前記半導体基板より低い不純物濃度を有するの第一導電型のドリフト層と、
前記ドリフト層の上に形成され、前記ドリフト層より高い不純物濃度を有する第二導電型のベース層と、
前記ベース層の上に形成された第一導電型のソース層と、
前記ソース層の上面から前記ドリフト層に達する位置まで、各層の厚み方向に貫通するように、前記厚み方向からの平面視において、中央に形成された第一トレンチ、およびその周囲に形成された第二トレンチと、
前記第一トレンチの内部を、ゲート絶縁膜を介して充填する制御電極層と、
前記第二トレンチの内壁面を構成する前記ドリフト層とショットキー接合する金属層と、
前記第二トレンチの内部を充填し、かつ前記半導体基板の一方の主面上の露出面を覆う第一主電極層と、
前記半導体基板の他方の主面に形成された第二主電極層と、を有し、
前記金属層のショットキー接合面が、（１１−２０）面もしくは（１−１００）面であり、かつ前記金属層と前記ドリフト層との間のショットキーバリアエネルギーが、１．７６ｅＶ以上３．１０ｅＶ以下であることを特徴とする炭化珪素半導体装置。 A first conductivity type semiconductor substrate;
A first conductivity type drift layer formed on one main surface of the semiconductor substrate and having an impurity concentration lower than that of the semiconductor substrate;
A second conductivity type base layer formed on the drift layer and having a higher impurity concentration than the drift layer;
A first conductivity type source layer formed on the base layer;
From the upper surface of the source layer to the position reaching the drift layer, so as to penetrate in the thickness direction of each layer, in a plan view from the thickness direction, the first trench formed in the center, and the first trench formed around the first trench. Two trenches,
A control electrode layer that fills the inside of the first trench via a gate insulating film;
A metal layer that forms a Schottky junction with the drift layer that forms the inner wall surface of the second trench,
A first main electrode layer filling the inside of the second trench and covering the exposed surface on one main surface of the semiconductor substrate;
A second main electrode layer formed on the other main surface of the semiconductor substrate,
2. The Schottky junction surface of the metal layer is a (11-20) plane or a (1-100) plane, and the Schottky barrier energy between the metal layer and the drift layer is 1.76 eV or more. A silicon carbide semiconductor device having a voltage of 10 eV or less.
前記半導体基板の一方の主面に形成され、前記半導体基板よりも低い不純物濃度を有する第一導電型のドリフト層と、
前記ドリフト層の上面から深さ方向広がるように形成され、前記ドリフト層より高い不純物濃度を有する第二導電型のベース層と、
前記ドリフト層の上面のうち、前記ベース層の露出部分に形成された第一導電型のソース層と、
ゲート絶縁膜を挟んで、少なくとも前記ソース層を覆うように形成された一体の制御電極と、
前記半導体基板の一方の主面上の露出面を覆う第一主電極と、
前記ドリフト層の上面において露出する前記ベース層の周囲とショットキー接合する金属層と、
前記半導体基板の他方の主面に形成されたドレイン電極層と、を有することを特徴とする炭化珪素半導体装置。 A first conductivity type semiconductor substrate;
A first conductivity type drift layer formed on one main surface of the semiconductor substrate and having an impurity concentration lower than that of the semiconductor substrate;
A second conductivity type base layer formed so as to spread in the depth direction from the upper surface of the drift layer and having a higher impurity concentration than the drift layer;
A first conductivity type source layer formed on an exposed portion of the base layer on the upper surface of the drift layer;
An integrated control electrode formed so as to cover at least the source layer with a gate insulating film interposed therebetween;
A first main electrode covering an exposed surface on one main surface of the semiconductor substrate;
A metal layer that forms a Schottky junction with the periphery of the base layer exposed on the upper surface of the drift layer,
And a drain electrode layer formed on the other main surface of the semiconductor substrate.
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