JP2020074462A - Solid-state imaging sensor and imaging system - Google Patents
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Abstract
Description
本発明は、基板の上に光電変換層が形成された固体撮像素子および撮像システムに係る。 The present invention relates to a solid-state image pickup device and an image pickup system in which a photoelectric conversion layer is formed on a substrate.
固体撮像素子において、光電変換層が基板の上に形成された受光部を含む画素を備えた構成が知られている。特許文献１には、光電変換層として有機光電変換層を用いることが記載されている。特許文献１にはさらに、瞳分割位相差検出を実現するために、１対の位相差検出用画素を設けることが記載されている。位相差検出用画素は、光電変換層の上に設けられた保護層とマイクロレンズとの間に、入射光の一部を遮るための遮光膜を持つ。
In a solid-state imaging device, a configuration is known in which a photoelectric conversion layer includes pixels including a light receiving portion formed on a substrate.
しかしながら、特許文献１には、光電変換層を有する素子に容量を設ける場合の具体的な構成が提案されていなかった。
However,
本発明の目的は、光電変換層を有する素子に容量を設ける場合の具体的な構成を提案することである。 An object of the present invention is to propose a specific configuration when a capacitor is provided in an element having a photoelectric conversion layer.
上記目的を達成する本発明の一の側面である固体撮像素子は、二次元状に配列された複数の画素を有する固体撮像素子であって、前記複数の画素のそれぞれは、画素電極と、前記画素電極の上に設けられた光電変換層と、前記光電変換層を前記画素電極とで挟むように設けられた対向電極とを含む光電変換部を複数備えるとともに、前記複数の光電変換部の上にマイクロレンズを備えることを特徴とする。 A solid-state image sensor according to one aspect of the present invention that achieves the above object is a solid-state image sensor having a plurality of pixels arranged two-dimensionally, each of the plurality of pixels is a pixel electrode, and A plurality of photoelectric conversion units including a photoelectric conversion layer provided on a pixel electrode and a counter electrode provided so as to sandwich the photoelectric conversion layer with the pixel electrode, and on the plurality of photoelectric conversion units. Is equipped with a microlens.
上記目的を達成する本発明の別の一の側面である固体撮像素子は、二次元状に配列された複数の画素を有する固体撮像素子であって、前記複数の画素のそれぞれは、画素電極と、前記画素電極の上に設けられた光電変換層と、前記光電変換層を前記画素電極とで挟むように設けられた対向電極とを含む光電変換部および前記光電変換部の上に配置されたマイクロレンズを備え、前記複数の画素が備える前記画素電極および前記対向電極の少なくとも一方は、互いに独立に制御可能な複数の部分電極を含んで成ることを特徴とする。 A solid-state image sensor according to another aspect of the present invention that achieves the above object is a solid-state image sensor having a plurality of pixels arranged two-dimensionally, and each of the plurality of pixels includes a pixel electrode and a pixel electrode. A photoelectric conversion part including a photoelectric conversion layer provided on the pixel electrode and a counter electrode provided so as to sandwich the photoelectric conversion layer between the pixel electrode and the photoelectric conversion part, and arranged on the photoelectric conversion part. At least one of the pixel electrode and the counter electrode included in the plurality of pixels that includes a microlens includes a plurality of partial electrodes that can be controlled independently of each other.
本発明によれば、位相差検出用画素の位置を容易に切り替えられることができる。 According to the present invention, the position of the pixel for phase difference detection can be easily switched.
（第１の実施形態）
図１は、固体撮像素子１０００の構成例を示すためのブロック図である。固体撮像素子１０００は、複数の画素１００が二次元状に配された画素アレイ１１０、行駆動回路１２０、垂直信号線１３０、信号処理部１４０、列選択回路１５０、出力アンプ１７０および定電流源１８０を含む。
(First embodiment)
FIG. 1 is a block diagram showing a configuration example of the solid-
図１においては、４行×４列の画素１００を持つ場合を示しているが、画素アレイ１１０に含まれる画素１００の数はこれに限られない。
Although FIG. 1 shows the case where the
行駆動回路１２０は、複数の画素１００を行単位で制御する回路であって、例えばシフトレジスタやアドレスデコーダを含む。本実施形態において、行駆動回路１２０は信号ｐＲｅｓ（Ｍ）、ＰＡＤＤ（Ｍ）、Ｖａ（Ｍ）、Ｖｂ（Ｍ）およびｐＳＥＬ（Ｍ）を出力する。Ｍは、行を表す数字である。行駆動回路１２０は、後述する駆動容量を介して、画素１００が有する画素電極の電位を制御する、画素電極制御手段として機能する。
The
同じ列に属する複数の画素１００は、共通の垂直信号線１３０に接続されている。画素１００から出力された信号は、垂直信号線１３０を介して信号処理部１４０に伝達される。
A plurality of
信号処理部１４０は、それぞれが画素アレイ１１０の列毎に設けられた複数の列信号処理部を含む。各列信号処理部は、ノイズを低減するためのＣＤＳ回路、信号を増幅するための増幅器、信号を保持するためのサンプルホールド回路などを備えても良い。列信号処理部は、列選択回路１５０から供給される信号ＣＳＥＬ（Ｎ）によって選択されると信号を出力し、出力された信号は出力アンプ１７０に伝達される。Ｎは、列を表す数字である。
The
画素１００のある断面における構造例を図２に示す。本実施形態において、画素１００は２個の光電変換部ＰＣ１およびＰＣ２を持つ。さらに、２個の光電変換部ＰＣ１およびＰＣ２は、後述する増幅トランジスタ４０３および選択トランジスタ４０４を共有する。画素アレイ１１０は、シリコン基板（Ｓｉ基板）３００と、Ｓｉ基板３００の上に設けられた下部絶縁層３０１および下部絶縁層３０１中に配された配線層３０２を含む。Ｓｉ基板３００上には、ＭＯＳトランジスタが形成され、ＭＯＳトランジスタに電源を供給するための配線ならびに、ＭＯＳトランジスタを制御するための信号を伝達するための配線も配線層３０２に含まれる。配線層３０２に含まれる配線の一部は、Ｓｉ基板３００に形成された不図示の信号読み出し回路と画素電極３０３とを接続する。画素電極３０３の上には層間絶縁層３０４と、光電変換層３０５、ブロッキング層３０６、対向電極３０７、カラーフィルタ層３０８および複数のマイクロレンズを持つマイクロレンズ層３０９が設けられる。本実施形態において、１個の画素１００に２個の画素電極３０３ａ、３０３ｂが設けられる一方、対向電極３０７は、複数の光電変換部に対して共通に設けられている。また１つのマイクロレンズにより集光された光が複数の光電変換部に入射する構造となっている。カラーフィルタ層３０８におけるカラーフィルタの配列は、ベイヤ配列を用いることができる。１個の画素１００に設けられた２個の画素電極３０３ａ、３０３ｂは互いに独立して制御可能な部分電極であるとも言える。
FIG. 2 shows a structural example of a cross section of the
同一のマイクロレンズに対応して設けられた２個の画素電極３０３ａ、３０３ｂは、互いから距離ｄ離れて配置されて、２個の光電変換部を構成する。図では示していないが、隣接する画素の画素電極どうしは、距離ｄよりも大きい距離Ｄ離れて配置してもよい。ある画素の画素電極３０３ａは、この画素の別の画素電極３０３ｂとは距離ｄだけ離れて設けられるとともに、隣接する画素の画素電極３０３ｂに対して距離Ｄだけ離れて設けられる。このように画素電極を配置することで、ある画素に入射した光に応じて生成された電荷が、隣接する画素の光電変換部に蓄積されることを抑制できる。各画素がカラーフィルタを持つ場合には、混色を低減する効果が得られる。
The two
画素電極３０３の上に設けられた層間絶縁層３０４は、画素電極３０３と光電変換層３０５との間で電子およびホールが通過することを阻止するための層であって、たとえば水素化アモルファス窒化シリコン（ａ−ＳｉＮ：Ｈ）で形成される。層間絶縁層３０４の厚さは、トンネル効果による電子およびホールの通貨が生じない程度の厚さに設定される。具体的には、５０ｎｍ以上の厚さにすることが好ましい。
The interlayer insulating
画素電極３０３の上に、層間絶縁層３０４を介して設けられた光電変換層３０５は、入射光を受けると電子−ホール対を生成する、光電変換能力を備える層である。光電変換層３０５を構成する材料として、真性の（イントリンシックな）水素化アモルファスシリコン（ａ−Ｓｉ：Ｈ）、化合物半導体や有機半導体を用いることができる。化合物半導体の例としては、ＢＮ、ＧａＡｓ、ＧａＰ、ＡｌＳｂ、ＧａＡｌＡｓＰなどのＩＩＩ−ＶＩ化合物半導体やＣｄＳｅ、ＺｎＳ、ＨｄＴｅなどのＩＩ−ＩＶ化合物半導体が挙げられる。また、有機半導体の例としては、フラーレン、クマリン６（Ｃ６）、ローダミン６Ｇ（Ｒ６Ｇ）、キナクリドン、亜鉛フタロシアニン（ＺｎＰｃ）等のフタロシアニン系材料、ナフタロシアニン系材料が挙げられる。
The
さらに、光電変換層３０５には、上述の化合物半導体を原材料とした量子ドット膜を用いることができる。非晶質シリコン膜、有機半導体膜、量子ドット膜は、薄膜の形成が容易であるため、好適である。
Further, for the
イントリンシックな半導体は、キャリア密度が少ないため、これを光電変換層３０５に用いることで、広い空乏層幅を実現できるという点で優れているが、Ｎ−型やＰ−型の半導体を用いても良い。
Since an intrinsic semiconductor has a small carrier density, it is excellent in that a wide depletion layer width can be realized by using the carrier for the
光電変換層３０５の上には、ブロッキング層３０６が設けられる。本実施形態のブロッキング層３０６は、対向電極３０７から光電変換層３０５にホールが注入されることを阻止する機能を有する層であって、例えばＮ＋型の水素化アモルファスシリコンが用いられる。本例では、ホールが注入されることを阻止するためにＮ＋型ａ−ＳｉＨを用いるが、電子が注入されることを阻止する場合には、Ｐ＋型ａ−ＳｉＨを用いればよい。ブロッキング層３０６としては、電子とホールのうち、どちらか一方の導電型のキャリアが、対向電極３０７から光電変換層３０５に注入されることを阻止することが求められる。ブロッキング層３０６には、光電変換層３０５に用いる半導体材料のＰ型あるいはＮ型の半導体を用いることができる。この場合には、ブロッキング層３０６に用いられる半導体中の不純物濃度が、光電変換層３０５に用いられる半導体中の不純物濃度よりも高くする。
The
光電変換層３０５の上にブロッキング層３０６を介して設けられた対向電極３０７は、マイクロレンズ層３０９およびカラーフィルタ層３０８を介して入射した光を光電変換層３０５に透過するような材料で形成される。具体的にはＩＴＯのようにインジウムおよびスズを含む化合物、酸化物などが用いられる。
The
対向電極３０７とマイクロレンズ層３０９との間に、さらに、光透過性層を設けてもよい。マイクロレンズ層３０９、カラーフィルタ層３０８および光透過性層は、マイクロレンズ層３０９の焦点が光電変換層３０５にあるように設計することが好ましい。光透過性層には参加Ｓｉや窒化シリコンのような無機物で形成されても良いし、有機物で形成されても良い。
A light transmitting layer may be further provided between the
図３は、本実施形態に係る画素１００の等価回路図である。画素１００は、ブロッキング層３０６、光電変換層３０５、層間絶縁層３０４からなる光電変換部ＰＣ１、ＰＣ２と信号読み出し回路４００とを含む。
FIG. 3 is an equivalent circuit diagram of the
信号読み出し回路４００は、リセットトランジスタ４０１、駆動容量４０２、増幅トランジスタ４０３、選択トランジスタ４０４、および切り替えスイッチ４０５を含む。リセットトランジスタ４０１ａの一方の主ノードにはリセット電圧が供給され、他方の主ノードは、光電変換部ＰＣ１の画素電極３０３ａと接続される。リセットトランジスタ４０１ａの他方の主ノードと、画素電極３０３ａとの共通ノードをノードＮ１とする。リセットトランジスタ４０１ａの制御ノードには、リセット信号ｐＲＥＳ１が供給される。駆動容量４０２ａの一方のノードにはバイアス電圧Ｖａが印加され、他方のノードはノードＮ１に接続される。ノードＮ１は、切り替えスイッチ４０５を介して増幅トランジスタ４０３の制御ノードに接続される。この増幅トランジスタ４０３の制御ノードをノードＮ２とする。切り替えスイッチ４０５は、信号ｐＡＤＤによって制御される。光電変換部ＰＣ２の画素電極３０３ｂはノードＮ２に接続される。ノードＮ２にはさらに、リセットトランジスタ４０１ｂと駆動容量４０２ｂが接続される。リセットトランジスタ４０１ｂの制御ノードには、リセット信号ｐＲＥＳ２が供給される。駆動容量４０２ｂの一方のノードにはバイアス電圧Ｖｂが印加され、他方のノードはノードＮ２に接続される。光電変換部ＰＣ２は、画素電極３０３ｂを介してノードＮ２に接続される。増幅トランジスタ４０３の一方の主ノードには固定電圧が印加され、他方の主ノードは選択トランジスタ４０４を介して垂直信号線１３０に接続される。選択トランジスタ４０４の制御ノードには、画素選択信号ｐＳＥＬが供給される。画素内アンプとしての増幅トランジスタ４０３は、選択トランジスタ４０４がオンすると、定電流源１８０とともにソースフォロワ回路として動作し、ノードＮ１の電位に応じた電圧出力が、画素１００からの画素信号として信号処理部に入力される。ノードＮ１は、画素内アンプの入力部である。画素内アンプはソースフォロワ回路に限らず、ソース接地増幅回路としても良いし、複数のトランジスタで構成されるインバータや差動増幅器などでも良い。
The
次に、本実施形態に係る画素１００から信号を読み出す動作について説明する。ここでは簡単のために、切り替えスイッチ４０５がオフ状態にあるときに、光電変換部ＰＣ２から信号を読み出す場合を説明する。図４は、信号読み出し動作を説明するための、光電変換部のポテンシャル図である。同図において、下に行くほど電子に対するポテンシャルが下がる。図中、左から対向電極３０７（ノードＮ２に相当）、光電変換層３０５、層間絶縁層３０４、画素電極３０３ｂの順に各領域のポテンシャルの様子が描かれている。ここでは、説明を簡単にするために、ブロッキング層３０６は省略した。同図において、黒い丸は電子を表し、白い丸はホールを表す。
Next, an operation of reading a signal from the
本実施形態において、リセット電圧は１［Ｖ］であり、上部電極に印加される光電変換部駆動バイアス電圧Ｖｓは３［Ｖ］であるとする。さらに、バイアス電圧Ｖｂは不図示の制御回路によって５［Ｖ］または０［Ｖ］に切り替え可能であるとする。ここで挙げる数字は例示的なものなので、バイアス電圧の値は限定されない。 In this embodiment, the reset voltage is 1 [V], and the photoelectric conversion unit drive bias voltage Vs applied to the upper electrode is 3 [V]. Further, the bias voltage Vb can be switched to 5 [V] or 0 [V] by a control circuit (not shown). Since the numbers given here are exemplary, the value of the bias voltage is not limited.
画素１００の読み出し動作は、下記のａ）〜ｆ）の動作を行うことによって実現される。
ａ）蓄積前リセット
ｂ）光電荷蓄積
ｃ）蓄積後リセット
ｄ）Ｎ信号読み
ｅ）電荷転送
ｆ）Ｓ信号読み
The read operation of the
a) Reset before storage b) Photocharge storage c) Reset after storage d) N signal reading e) Charge transfer f) S signal reading
以下では、上記の各ステップについて詳細に説明を行う。 Hereinafter, each of the above steps will be described in detail.
ａ）蓄積前リセット
バイアス電圧Ｖｂを０［Ｖ］に設定した状態で、リセットトランジスタ４０１ｂをオン状態にすることでノードＮ２を１［Ｖ］にリセットする。その後、リセットトランジスタ４０１ｂをオフ状態にすると、リセットトランジスタの動作に伴うｋＴＣノイズ（ｋＴＣ１）が発生する。これにより、ノードＮ２、すなわち画素電極３０３の電位が１［Ｖ］＋ｋＴＣ１になる（図４（ａ））。
a) Pre-accumulation reset With the bias voltage Vb set to 0 [V], the
ｂ）光電荷蓄積
光電変換層３０５に光が入射した状態で、蓄積前リセットが完了すると、光電荷蓄積動作が開始する。光電荷蓄積を行っている期間中、バイアス電圧Ｖｂは０［Ｖ］に維持される。このため、画素電極３０３ｂの電位は、３［Ｖ］の電圧が印加された対向電極３０７に対して負の電位になる。したがって、光電変換層３０５中の電子は対向電極３０７の方に導かれて、ブロッキング層３０６を介して対向電極３０７から排出される。一方、ホールは画素電極３０３の方に導かれる。なお、ブロッキング層３０６があるため、対向電極３０７から光電変換層３０５への注入は行われない（図４（ｂ−１））。
b) Photoelectric charge accumulation When the pre-accumulation reset is completed in the state where light is incident on the
光電変換層３０５が入射光を吸収すると、入射光量に応じて電子−ホール対が発生する。発生した電子は、対向電極３０７から排出される一方で、発生したホールは光電変換層３０５内を移動して、層間絶縁層３０４との界面に達する。しかし、ホールは層間絶縁層３０４内には移動できないため、光電変換層３０５内に蓄積される（図４（ｂ−２））。こうして蓄積されるホールが、入射光に基づく信号電荷として用いられる。光電変換層３０５内に蓄積されたホールによって、ノードＮ２の電位がＶｐだけ上昇し、ノードＮ１の電位は１［Ｖ］＋ｋＴＣ１＋Ｖｐ１となる。
When the
ｃ）蓄積後リセット
リセットトランジスタ４０１ｂを一時的にオンして、ノードＮ２を１［Ｖ］にリセットする。リセットトランジスタ４０１ｂの動作に伴ってノイズ（ｋＴＣ２）が発生するので、ノードＮ２の電位は１［Ｖ］＋ｋＴＣ２となる。蓄積前リセットで生じたノイズｋＴＣ１と蓄積後リセットで生じるノイズｋＴＣ２とは、互いに相関のない、いわゆるランダムノイズ成分である。
c) Reset after accumulation The
なお、リセットトランジスタ４０１ｂによりノードＮ２をリセットしても、光電変換層３０５に蓄積されたホールは光電変換層３０５に留まる（図４（ｃ））。
Even if the node N2 is reset by the
ｄ）Ｎ信号読み出し
選択トランジスタ４０４をオンし、この時のノードＮ２の電位に応じた信号が垂直信号線１３０に出力される。出力された信号は例えば列信号処理部によって保持される。
d) N signal read
ｅ）電荷転送
バイアス電圧Ｖｂを０［Ｖ］から５［Ｖ］に変化させる。これにより、ノードＮ２の電位が変動する。この電位の変動量は、光電変換部の容量と駆動容量４０２ｂの容量値の比で決まる。仮に、光電変換部の容量値をＣ１、駆動容量４０２ｂの容量値をＣ２とし、バイアス電圧Ｖｂの正の変化量をΔＶｂとすると、ノードＮ２の電位の変動量ΔＶＮ２は、次式で表される。
ΔＶＮ２＝ΔＶｂ×Ｃ１／（Ｃ１＋Ｃ２） ・・・（１）
e) Charge transfer The bias voltage Vb is changed from 0 [V] to 5 [V]. As a result, the potential of the node N2 changes. The variation amount of this potential is determined by the ratio of the capacitance of the photoelectric conversion unit and the capacitance value of the
ΔVN2 = ΔVb × C1 / (C1 + C2) (1)
本実施形態において、駆動容量４０２ｂの容量値Ｃ１が光電変換部の容量値Ｃ２の４倍であるとすると、バイアス電圧Ｖｂを５［Ｖ］変化させた時のノードＮ２の電位の変動量は４［Ｖ］となる。
In the present embodiment, assuming that the capacitance value C1 of the
ノードＮ２の電位が４［Ｖ］だけ上昇して、５［Ｖ］＋ｋＴＣ２となると、ノードＮ２の電位と対向電極３０７の電位とが逆転するこの結果、光電変換層３０５中のポテンシャルの傾きが逆転する（図４（ｅ−１））。これにより、電子が対向電極３０７からブロッキング層３０６を介して光電変換層３０５に注入される。また、光電変換層３０５に蓄積されていたホールは対向電極３０７の方へと導かれ、ブロッキング層３０６内で電子と再結合して消滅する。この結果、光電変換層３０５内に蓄積されていたホールはすべて光電変換層３０５から排出される。つまり、光電変換層３０５が完全空乏化されることによる完全転送が行われる（図４（ｅ−２））。
When the potential of the node N2 rises by 4 [V] and becomes 5 [V] + kTC2, the potential of the node N2 and the potential of the
次に、バイアス電圧Ｖｂを再び０［Ｖ］にすると、ノードＮ２の電位は対向電極３０７の電位に対して負になるため、バイアス電圧Ｖｂが５［Ｖ］であったときに光電変換層３０５に注入されていた電子がブロッキング層３０６を介して光電変換層３０５から排出される。こうして排出される電子の量と、光電変換層３０５に注入されていた電子の量とは理想的には等しくなるので、信号の読み出しには影響しない。バイアス電圧Ｖｂを０［Ｖ］にすることで、ノードＮ２の電位も１［Ｖ］＋ｋＴＣ２に戻ろうとするが、対向電極３０７と光電変換層３０５との間にブロッキング層３０６が設けられているために、光電変換層３０５へのホールの注入が行われない。そのため、光電荷蓄積動作によって光電変換層３０５に蓄積されていたホールによる信号は、光信号成分Ｖｐとして残るので、ノードＮ２の電位は１［Ｖ］＋ｋＴＣ２＋Ｖｐとなる。
Next, when the bias voltage Vb is set to 0 [V] again, the potential of the node N2 becomes negative with respect to the potential of the
ｆ）Ｓ信号読み
選択トランジスタ４０４をオンし、この時のノードＮ２の電位に応じた信号が垂直信号線１３０に出力される。出力された信号は例えば列信号処理部によって保持される。本ステップにおいて得られる信号と、ｄ）のＮ信号読みによって得られた信号とを差分処理すると、ノイズ成分であるｋＴＣ２が相殺されるので、結果として光信号成分Ｖｐに相当する信号が得られる。
f) The S signal
選択トランジスタ４０４は、Ｎ信号読み以降、オン状態に維持しても良い。
The
以上の動作により、画素信号を読み出すことができる。 With the above operation, the pixel signal can be read.
次に、光電変換部で生じた電荷に基づく画素信号を読み出さずに、電荷を排出する場合の動作を説明する。ここでも、切り替えスイッチ４０５がオフ状態にある場合の光電変換部ＰＣ２のみの動作に着目して説明する。
Next, an operation in the case of discharging the electric charge without reading the pixel signal based on the electric charge generated in the photoelectric conversion unit will be described. Also here, description will be made focusing on the operation of only the photoelectric conversion unit PC2 when the
図５は、電荷排出動作を説明するための、光電変換部のポテンシャル図である。同図において、下に行くほど電子に対するポテンシャルが下がる。図中、左から対向電極３０７、光電変換層３０５、層間絶縁層３０４、画素電極３０３ｂの順に各領域のポテンシャルの様子が描かれている。ここでは、説明を簡単にするために、ブロッキング層３０６は省略した。同図において、黒い丸は電子を表し、白い丸はホールを表す。
FIG. 5 is a potential diagram of the photoelectric conversion unit for explaining the charge discharging operation. In the figure, the potential for electrons decreases as it goes downward. In the figure, the state of the potential of each region is illustrated in the order of the
図４を用いて説明した、画素信号の読み出し動作との相違点は、図４に示した（ｂ−１）および（ｂ−２）の光電荷蓄積期間に、駆動容量４０２ｂに印加されるバイアスＶｂを５［Ｖ］とする点である（図５（ｂ−１）、図５（ｂ−２））。駆動容量４０２ｂにバイアス電圧Ｖｂ＝５［Ｖ］を印加した状態では、画素電極は対向電極に対して正の電位が与えられている。そのため、光電変換層３０５に光が入射すると、発生したホールは画素電極−対向電極間の電界によって対向電極へと導かれて排出される。
The difference from the pixel signal readout operation described with reference to FIG. 4 is that the bias applied to the
一方、光電変換層３０５で発生した電子は画素電極−対向電極間の電界によって層間絶縁層３０４の方へと導かれるが、光電変換層３０５と層間絶縁層３０４との界面に蓄積される。しかし、蓄積された電子は、図５（ｃ）の工程で画素電極３０３ｂの電位をリセットトランジスタ４０１ｂによって１［Ｖ］にリセットすることにより、対向電極から排出される。この結果、入射光に応じて光電変換層３０５内で発生した電荷は、ホールも電子も対向電極から排出されるので、光信号成分Ｖｐが０になる。
On the other hand, the electrons generated in the
本実施形態における固体撮像素子１０００の動作の一例を説明する。図６は、いわゆるローリングシャッタ動作を行った際の、画素アレイのうちのｎ行目と（ｎ＋１）行目の画素に係る動作に係るタイミング図である。ここでは、ｎ行目の画素からは２個の光電変換部ＰＣ１、ＰＣ２に基づく画素信号を読み出し、（ｎ＋１）行目の画素からは２個のうちの一方の光電変換部ＰＣ２のみに基づく画素信号を読み出す動作を説明する。このため、（ｎ＋１）行目の画素については、切り替えスイッチ４０５がオフ状態に保たれる。
An example of the operation of the solid-
各行の信号読み出しに係る期間は、水平ブランキング期間ＨＢＬＮＫと水平走査期間ＨＳＣＡＮに大別できる。ＨＢＬＮＫ、ＨＳＣＡＮならびに信号およびバイアス電圧に付したカッコ内の数字は、画素アレイ内の行を示す数字である。例えばＨＢＬＮＫ（ｎ）は、画素アレイ内のｎ行目の画素に係る水平ブランキング期間であることを意味する。また、信号ｐＲＥＳ１とｐＲＥＳ２は信号ｐＲＥＳと同じであるものとする。 The period related to the signal reading of each row can be roughly divided into a horizontal blanking period HBLNK and a horizontal scanning period HSCAN. The numbers in parentheses for HBLNK, HSCAN and the signal and bias voltages are the numbers indicating the rows in the pixel array. For example, HBLNK (n) means that it is a horizontal blanking period relating to the pixels in the n-th row in the pixel array. Further, it is assumed that the signals pRES1 and pRES2 are the same as the signal pRES.
ｎ行目の画素の水平ブランキング期間であるＨＢＬＮＫ（ｎ）の開始前に、ｎ行目の画素の光電変換部ＰＣ１、ＰＣ２には、光電変換によって発生した電荷が蓄積された状態、すなわち、図４（ｂ−１）の状態にあるものとする。 Before the start of HBLNK (n), which is the horizontal blanking period of the pixel in the n-th row, the photoelectric conversion units PC1 and PC2 in the pixel in the n-th row store the charge generated by the photoelectric conversion, that is, It is assumed that the state is as shown in FIG. 4 (b-1).
時刻ｔ１に、信号ｐＳＥＬ（ｎ）、ｐＲＥＳ（ｎ）、ｐＡＤＤ（ｎ）がハイ（Ｈ）レベルになる。この他の信号は、Ｖａ（ｎ＋１）以外はロー（Ｌ）レベルである。これにより、ｎ行目の画素が選択された状態になり、ｎ行目の画素からの信号が垂直信号線１３０に現れるようになる。さらに、信号ｐＡＤＤ（ｎ）および信号ｐＲＥＳ（ｎ）がＨレベルになることで、ノードＮ１とＮ２とが短絡され、このノードが１［Ｖ］にリセットされる。つまり、図４（ｂ−２）に示した状態となる。
At time t1, the signals pSEL (n), pRES (n), and pADD (n) become high (H) level. The other signals are low (L) level except for Va (n + 1). As a result, the pixel on the n-th row is selected, and the signal from the pixel on the n-th row appears on the
時刻ｔ２から信号ｐＴＮを一時的にＨレベルにすると、この時のノードＮ２の電位に応じた信号が信号処理部１４０にサンプルホールドされる。すなわち、Ｎ信号読み出しが行われる。
When the signal pTN is temporarily set to the H level from time t2, the
時刻ｔ３からバイアス電圧Ｖａ（ｎ）、Ｖｂ（ｎ）を一時的にＨレベルにすることで、光電変換部ＰＣ１、ＰＣ２に蓄積された電荷量に応じてノードＮ２の電位が変動する。これは、図４（ｅ−１）、（ｅ−２）の電荷転送動作である。 By temporarily setting the bias voltages Va (n) and Vb (n) to the H level from time t3, the potential of the node N2 changes according to the amount of charge accumulated in the photoelectric conversion units PC1 and PC2. This is the charge transfer operation of FIGS. 4 (e-1) and 4 (e-2).
時刻ｔ４から信号ｐＴＳを一時的にＨレベルとすると、この時のノードＮ２の電位に応じた信号が信号処理部１４０にサンプルホールドされる。すなわち、Ｓ信号読み出しが行われる。この時に読み出されるＳ信号は、同一のマイクロレンズ下に設けられた２個の光電変換部ＰＣ１、ＰＣ２に基づく信号であるので、撮像用信号として利用できる。
When the signal pTS is temporarily set to the H level from time t4, the
時刻ｔ５に信号ｐＲＥＳ（ｎ）がＨレベルになると、ノードＮ２が再び１［Ｖ］にリセットされる。つまり、図４（ａ）に示す蓄積前リセットが行われた状態になる。 When the signal pRES (n) becomes H level at time t5, the node N2 is reset to 1 [V] again. That is, the pre-accumulation reset shown in FIG. 4A is performed.
時刻ｔ６に信号ｐＳＥＬ（ｎ）、ｐＡＤＤ（ｎ）がローレベルになると、ｎ行目の画素の選択状態が解除されるとともに、ノードＮ１とＮ２とが電気的に切断される。 When the signals pSEL (n) and pADD (n) become low level at time t6, the selected state of the pixel on the n-th row is released, and the nodes N1 and N2 are electrically disconnected.
その後、水平走査期間ＨＳＣＡＮ（ｎ）が開始すると、時刻ｔ７に信号ＰＨＳＴがＨレベルになる。これを受けて、列選択回路１５０は列信号処理部の走査を開始する。列選択回路１５０は、不図示のクロック信号に同期して動作するので、列信号処理部からの信号は出力アンプ１７０から順次出力される。
Then, when the horizontal scanning period HSCAN (n) starts, the signal PHST becomes H level at time t7. In response to this, the
列選択回路１５０による走査が終了した後、時刻ｔ８にバイアス電圧Ｖａ（ｎ＋１）がローレベルになる。これにより、光電変換部ＰＣ１で生じた電荷が蓄積される状態になる。
After the scanning by the
時刻ｔ９に、信号ｐＳＥＬ（ｎ＋１）とｐＲＥＳ（ｎ＋１）がＨレベルになる。これにより、ｎ行目の画素が選択された状態になり、ｎ＋１行目の画素からの信号が垂直信号線１３０に現れるようになる。さらに、信号ｐＲＥＳ（ｎ＋１）がＨレベルになることで、ノードＮ２が１［Ｖ］にリセットされる。
At time t9, the signals pSEL (n + 1) and pRES (n + 1) become H level. As a result, the pixels in the nth row are selected, and the signals from the pixels in the (n + 1) th row appear on the
時刻ｔ１０から信号ｐＴＮを一時的にＨレベルにすると、この時のノードＮ２の電位に応じた信号が信号処理部１４０にサンプルホールドされる。すなわち、Ｎ信号読み出しが行われる。
When the signal pTN is temporarily set to the H level from time t10, a signal corresponding to the potential of the node N2 at this time is sampled and held in the
時刻ｔ１１からバイアス電圧Ｖａ（ｎ＋１）、Ｖｂ（ｎ＋１）を一時的にＨレベルにすることで、光電変換部ＰＣ１に蓄積された電荷量に応じてノードＮ１の電位が変動するとともに、光電変換部ＰＣ２に蓄積された電荷量に応じてノードＮ２の電位が変動する。これは、図４（ｅ−１）、（ｅ−２）の電荷転送動作である。 By temporarily setting the bias voltages Va (n + 1) and Vb (n + 1) to the H level from time t11, the potential of the node N1 changes according to the amount of charges accumulated in the photoelectric conversion unit PC1 and the photoelectric conversion unit PC1 changes. The potential of the node N2 changes according to the amount of charge accumulated in PC2. This is the charge transfer operation of FIGS. 4 (e-1) and 4 (e-2).
時刻ｔ１２から信号ｐＴＳを一時的にＨレベルとすると、この時のノードＮ２の電位に応じた信号が信号処理部１４０にサンプルホールドされる。すなわち、Ｓ信号読み出しが行われる。この時に読み出されるＳ信号は、同一のマイクロレンズ下に設けられた２個の光電変換部ＰＣ１、ＰＣ２のうちのＰＣ２のみに基づく信号であるので、位相差検出用信号として利用できる。
When the signal pTS is temporarily set to the H level from the time t12, a signal corresponding to the potential of the node N2 at this time is sampled and held in the
時刻ｔ１３に信号ｐＲＥＳ（ｎ＋１）がＨレベルになると、ノードＮ１およびＮ２が再び１［Ｖ］にリセットされる。つまり、図４（ａ）に示す蓄積前リセットが行われた状態になる。 When the signal pRES (n + 1) becomes H level at time t13, the nodes N1 and N2 are reset to 1 [V] again. That is, the pre-accumulation reset shown in FIG. 4A is performed.
時刻ｔ１４に信号ｐＳＥＬ（ｎ＋１）がローレベルになると、ｎ＋１行目の画素の選択状態が解除される。 When the signal pSEL (n + 1) becomes low level at time t14, the selected state of the pixels in the (n + 1) th row is released.
その後、水平走査期間ＨＳＣＡＮ（ｎ＋１）が開始すると、時刻ｔ１５にバイアス電圧Ｖａ（ｎ＋１）がＨレベルになり、光電変換部ＰＣ１がホールを蓄積しない状態に再びなる。 After that, when the horizontal scanning period HSCAN (n + 1) starts, the bias voltage Va (n + 1) becomes H level at time t15, and the photoelectric conversion unit PC1 returns to a state in which holes are not accumulated.
また、時刻ｔ１５に信号ＰＨＳＴがＨレベルになる。これを受けて、列選択回路１５０は列信号処理部の走査を開始する。列選択回路１５０は、不図示のクロック信号に同期して動作するので、列信号処理部からの信号は出力アンプ１７０から順次出力される。
At time t15, signal PHST goes high. In response to this, the
以上で説明したように、ｎ行目の画素については、同一マイクロレンズに対応して設けられた２個の光電変換部に基づく画素信号を読み出して、撮像用信号とする。その一方で、（ｎ＋１）行目の画素については、同一マイクロレンズに対応して設けられた２個の光電変換部のうちの一方のみに基づく画素信号を読み出している。位相差検出は、ある画素からは光電変換部ＰＣ１のみに、別の画素はＰＣ２のみに基づく画素信号を読み出すようにして、２つの画素信号の差分処理を行うことで実現できる。そこで、ある画素は図２において左側の光電変換部をＰＣ２とし、ある画素は図２の右側の光電変換部をＰＣ２になるように配置しても良い。 As described above, for the pixels in the n-th row, the pixel signals based on the two photoelectric conversion units provided corresponding to the same microlens are read and used as the imaging signals. On the other hand, for the pixel in the (n + 1) th row, a pixel signal based on only one of the two photoelectric conversion units provided corresponding to the same microlens is read. The phase difference detection can be realized by performing a difference process between two pixel signals by reading out a pixel signal based on only the photoelectric conversion unit PC1 from one pixel and another pixel based on PC2 from another pixel. Therefore, a pixel may be arranged so that the photoelectric conversion unit on the left side in FIG. 2 is PC2 and the photoelectric conversion unit on the right side in FIG. 2 is PC2 in a pixel.
固体撮像素子１０００の動作は、上述した動作に限定されず、どの画素から撮像用信号を読み出し、どの画素から位相差検出用信号を読み出すのかは、例えば静止画を撮影する場合と動画を撮影する場合とで切り替えたり、画素信号を読み出す画素の数に応じて切り替えたりしても良い。
The operation of the solid-
以上で説明した通り、本実施形態によれば、撮像用信号と位相差検出用信号とを得ることができる。本実施形態に係る画素は、互いに独立に制御される２個の部分電極、（ここでは画素電極３０３）を備えることにより、この画素を撮像用画素としても位相差検出用画素としても用いることができる。このようにすることで、特許文献１とは異なり、位相差検出用画素の位置を動的に変更することが可能となる。さらに、特許文献１に記載の構造では、位相差検出用画素の一部を覆うように遮光膜を設けていたために、撮像用画素とでは光学的な特性が異なるおそれがあった。これに対して、本実施形態に係る画素によれば、位相差検出用画素として用いられる画素も、撮像用画素として用いられる画素も光学的な特性を同等にできるという利点がある。
As described above, according to this embodiment, the image pickup signal and the phase difference detection signal can be obtained. The pixel according to the present embodiment is provided with two partial electrodes (here, the pixel electrode 303) that are controlled independently of each other, so that this pixel can be used as both an image pickup pixel and a phase difference detection pixel. it can. By doing so, it becomes possible to dynamically change the position of the pixel for phase difference detection, unlike
（第２の実施形態）
図７は、本実施形態に係る画素アレイ１１０を示した図である。ここでは、４行×４列の画素が配列された場合を説明する。
(Second embodiment)
FIG. 7 is a diagram showing the
ここでは、左から１列目と右から１列目の画素を撮像用画素として固定的に用い、間にある２列の画素を位相差検出用画素と撮像用画素とのどちらかに切り替えて用いる例を説明する。 Here, the pixels in the first column from the left and the pixels in the first column from the right are fixedly used as the imaging pixels, and the pixels in the two columns between them are switched to either the phase difference detection pixels or the imaging pixels. An example of use will be described.
左から１列目と右から１列目の各画素１００ａは、図３に示した構成において、信号ｐＡＤＤをＨレベルに固定したり、切り替えスイッチ４０５の制御ノードを電源に固定したりすることで、撮像用画素として動作させる。
In each
左から２列目の各画素１００ｂは、図中左側が光電変換部ＰＣ２になるようにし、右から２列目の各画素１００ｃは、図中右側が光電変換部ＰＣ２になるようにする。これにより、左から２列目と右から２列目とで、位相差検出動作が実現できる。
Each
左から２列目と右から２列目の画素は、動作モードに応じて、撮像用画素として動作させても良い。例えば、動画撮影時には位相差検出用画素として動作させ、静止画撮影時には撮像用画素として動作させることができる。また、例えばユーザの操作によって、画素１００ｂおよび１００ｃを位相差検出用画素として動作させるか撮像用画素として動作させるかを切り替えるようにしても良い。
The pixels in the second column from the left and the pixels in the second column from the right may be operated as imaging pixels according to the operation mode. For example, it can be operated as a phase difference detection pixel when shooting a moving image and as an imaging pixel when shooting a still image. Further, for example, a user operation may switch between operating the
（第３の実施形態）
図８に、本実施形態に係る固体撮像素子の構成例を示す。図１に示した固体撮像素子と共通する要素については同じ符号を付している。以下では、図１の構成との相違点を中心に説明する。
(Third Embodiment)
FIG. 8 shows a configuration example of the solid-state image sensor according to this embodiment. Elements common to those of the solid-state image sensor shown in FIG. 1 are designated by the same reference numerals. Below, it demonstrates centering around difference with the structure of FIG.
本実施形態に係る固体撮像素子は、図１に示した固体撮像素子とは、各画素１００が、光電変換部毎に独立した信号読み出し回路４００ａ、４００ｂを持つ点と、画素アレイの１列につき２本の垂直信号線１３０ａ、１３０ｂが設けられている点で異なる。
The solid-state image sensor according to the present embodiment is different from the solid-state image sensor shown in FIG. 1 in that each
図９は、本実施形態に係る画素１００の構成例を示すための等価回路図である。図３に示した画素１００から切り替えトランジスタをなくし、増幅トランジスタおよび選択トランジスタをそれぞれ追加した構成となっている。光電変換部ＰＣ１に対しては信号読み出し回路４００ａが設けられ、信号読み出し回路４００ａの出力は、垂直信号線１３０ａに供給される。信号読み出し回路４００ａは、増幅トランジスタ４０３ａ、選択トランジスタ４０４ａ、リセットトランジスタ４０１ａ、および駆動容量４０２ａを含む。増幅トランジスタ４０３ａは、選択トランジスタ４０４ａがオンすると、垂直信号線１３０ａに設けられた定電流源１８０ａとともにソースフォロワ回路として動作する。同様に、光電変換部ＰＣ２に対しては信号読み出し回路４００ｂが設けられ、信号読み出し回路４００ｂの出力は、垂直信号線１３０ｂに供給される。信号読み出し回路４００ｂは、増幅トランジスタ４０３ｂ、選択トランジスタ４０４ｂ、リセットトランジスタ４０１ｂ、および駆動容量４０２ｂを含む。増幅トランジスタ４０３ｂは、選択トランジスタ４０４ｂがオンすると、垂直信号線１３０ｂに設けられた定電流源１８０ｂとともにソースフォロワ回路として動作する。
FIG. 9 is an equivalent circuit diagram for showing a configuration example of the
本実施例では、画素アレイ１１０の各列に２本の垂直信号線１３０ａ、１３０ｂが設けられているため、同一の画素１００内に設けられた２個の光電変換部ＰＣ１、ＰＣ２に基づく信号を並行して読み出すことができる。そのため、信号読み出し回路４００ａおよび４００ｂは共通の信号によって制御される。
In this embodiment, since the two
図１０は、本実施形態に係る画素１００の断面図である。図から明らかなように、同一のマイクロレンズの下に設けられた２個の光電変換部のそれぞれに対して、信号読み出し回路が設けられている。
FIG. 10 is a cross-sectional view of the
図１１は、本実施形態に係る動作を説明するためのタイミング図である。本実施形態においても、ローリングシャッタ動作を例にとって説明する。図６に示した動作とは、ｎ行目も（ｎ＋１）行目も２個の光電変換部に基づく信号を読み出している点にある。 FIG. 11 is a timing chart for explaining the operation according to the present embodiment. Also in this embodiment, the rolling shutter operation will be described as an example. The operation shown in FIG. 6 is that the signals based on the two photoelectric conversion units are read in both the n-th row and the (n + 1) -th row.
本実施形態では、時刻ｔ４に、２個の光電変換部のそれぞれに基づく信号が、列信号処理部にサンプルホールドされる。これらの信号から、時刻ｔ２に列信号処理部にサンプルホールドされた信号との差分を取ることで、ＣＤＳ（相関二重サンプリング；Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ）処理が行える。差分処理後の信号を加算すると、２個の光電変換部に基づく信号が得られるので、これを撮像用信号として利用できる。一方、差分処理後の信号のそれぞれは、位相差検出用信号として利用できる。したがって、撮像用信号を取得しつつ位相差検出を行うことができる。 In the present embodiment, at time t4, the signals based on each of the two photoelectric conversion units are sampled and held by the column signal processing unit. The CDS (Correlated Double Sampling) processing can be performed by calculating the difference between these signals and the signal sampled and held by the column signal processing unit at time t2. When the signals after the difference processing are added, a signal based on the two photoelectric conversion units is obtained, which can be used as an imaging signal. On the other hand, each of the signals after the difference processing can be used as a phase difference detection signal. Therefore, the phase difference can be detected while acquiring the image pickup signal.
時刻ｔ１２でサンプルホールドされる信号についても同様である。 The same applies to the signal sampled and held at time t12.
本実施形態についても、第１の実施形態と同様に、画素が、互いに独立に制御される２個の画素電極３０３を備えることにより、撮像用画素としても位相差検出用画素としても用いることができる。このようにすることで、位相差検出用画素の位置を動的に変更することが可能となる。さらに、本実施形態によれば、各画素が信号読み出し回路を持つことで、位相差検出用信号と撮像用信号とが並行して得られる。
Also in this embodiment, as in the first embodiment, the pixel includes two
（第４の実施形態）
図１２は、本実施例に係る固体撮像素子の構成例を示すためのブロック図である。以下では、第１の実施形態との相違点を中心に説明する。
(Fourth Embodiment)
FIG. 12 is a block diagram showing a configuration example of the solid-state imaging device according to the present embodiment. Below, it demonstrates centering around difference with 1st Embodiment.
図１に示した固体撮像素子とは、各画素１００の２個の対向電極３０７ａ、３０７ｂならびに１個の画素電極３０３を持つ点と、切り替えスイッチ４０５を持たない点で異なる。さらに、駆動容量に与えられるバイアス電圧は固定のバイアス電圧である点でも相違する。第１の実施形態では、互いに独立して制御可能な部分電極として、各画素が２個の画素電極を持つ例を説明したが、本実施形態では、互いに独立して制御可能な部分電極として、２個の対向電極を用いる。
The solid-state imaging device shown in FIG. 1 is different in that it has two
２個の対向電極３０７ａ、３０７ｂは、それぞれ独立に制御できるように構成されており、行駆動回路１２０は、２個の対向電極３０７ａ、３０７ｂに対してバイアス電圧Ｖｓａ、Ｖｓｂを供給する。一方、画素電極３０３は、２個の光電変換部に対して共通である。
The two
図１３は、本実施形態に係る画素１００の断面図である。図２では、１個の画素には１個の対向電極３０７が設けられていたのに対して、本実施形態では、各画素は２個の対向電極３０７ａ、３０７ｂを持つ。また、図２では、２個設けられていた画素電極３０３ａ、３０３ｂが、本実施形態では１個の画素電極３０３として共通化されている。これに伴って、切り替えスイッチ４０５がなくなったほか、２個あったリセットトランジスタ４０１ａ、４０１ｂも１個になっている。本実施形態においては、各画素は、画素電極３０３と対向電極３０７ａ、３０７ｂとで構成される光電変換部ＰＣ１、ＰＣ２を持つ。
FIG. 13 is a cross-sectional view of the
同一のマイクロレンズに対応して設けられた２個の対向電極３０７ａ、３０７ｂは、互いから距離ｄ離れて配置されて、２個の光電変換部を構成する。図では示していないが、隣接する画素の対向電極どうしは、距離ｄよりも大きい距離Ｄ離れて配置してもよい。ある画素の対向電極３０７ａは、この画素の別の対向電極３０７ｂとは距離ｄだけ離れて設けられるとともに、隣接する画素の対向電極３０７ｂに対して距離Ｄだけ離れて設けられる。このように対向電極を配置することで、ある画素に入射した光に応じて生成された電荷が、隣接する画素の光電変換部に蓄積されることを抑制できる。各画素がカラーフィルタを持つ場合には、混色を低減する効果が得られる。カラーフィルタは、例えば対向電極とマイクロレンズとの間に設けられる。さらに、カラーフィルタと対向電極３０７との間であって、隣接する２個の画素間に、遮光膜を設けることで、混色をさらに抑制できる。また、カラーフィルタとマイクロレンズとの間には、保護層を設け、カラーフィルタを形成したことで生じる段差を低減しても良い。
The two opposing
図１４は、本実施形態に係る画素１００の等価回路図である。本実施形態において、駆動容量１０３の一方のノードはノードＮ１に接続され、他方のノードは接地電位に固定される。また、対向電極３０７ａおよび３０７ｂには、それぞれバイアス電圧ＶｓａおよびＶｓｂが供給される。
FIG. 14 is an equivalent circuit diagram of the
図１５は、本実施形態に係る信号読み出し動作を説明するための光電変換部のポテンシャル図である。ここでは、簡単のために１個の光電変換部ＰＣ１に着目して動作を説明する。 FIG. 15 is a potential diagram of the photoelectric conversion unit for explaining the signal reading operation according to this embodiment. Here, for simplicity, the operation will be described by focusing on one photoelectric conversion unit PC1.
画素１００の読み出し動作は、下記のａ）〜ｆ）の動作を行うことによって実現される。
ａ）蓄積前リセット
ｂ）光電荷蓄積
ｃ）蓄積後リセット
ｄ）Ｎ信号読み
ｅ）電荷転送
ｆ）Ｓ信号読み
The read operation of the
a) Reset before storage b) Photocharge storage c) Reset after storage d) N signal reading e) Charge transfer f) S signal reading
以下では、上記の各ステップについて詳細に説明を行う。 Hereinafter, each of the above steps will be described in detail.
ａ）蓄積前リセット
対向電極３０７に５［Ｖ］のバイアス電圧Ｖｓａを与えた状態で、リセットトランジスタ４０１をオン状態にすることでノードＮ１を３［Ｖ］にリセットする。その後、リセットトランジスタ４０１ｂをオフ状態にすると、リセットトランジスタの動作に伴うｋＴＣノイズ（ｋＴＣ１）が発生する。これにより、ノードＮ１、すなわち画素電極３０３の電位が３［Ｖ］＋ｋＴＣ１になる（図１５（ａ））。
a) Pre-accumulation reset With the bias voltage Vsa of 5 [V] applied to the
ｂ）光電荷蓄積
光電変換層３０５に光が入射した状態で、蓄積前リセットが完了すると、光電荷蓄積動作が開始する。光電荷蓄積を行っている期間中、バイアス電圧Ｖｓａは５［Ｖ］に維持される。このため、画素電極３０３ｂの電位は、３［Ｖ］の電圧が印加された対向電極３０７に対して負の電位になる。したがって、光電変換層３０５中の電子は対向電極３０７の方に導かれて、ブロッキング層３０６を介して対向電極３０７から排出される。一方、ホールは画素電極３０３の方に導かれる。なお、ブロッキング層３０６があるため、対向電極３０７から光電変換層３０５への注入は行われない（図１５（ｂ−１））。
b) Photoelectric charge accumulation When the pre-accumulation reset is completed in the state where light is incident on the
光電変換層３０５が入射光を吸収すると、入射光量に応じて電子−ホール対が発生する。発生した電子は、対向電極３０７から排出される一方で、発生したホールは光電変換層３０５内を移動して、層間絶縁層３０４との界面に達する。しかし、ホールは層間絶縁層３０４内には移動できないため、光電変換層３０５内に蓄積される（図１５（ｂ−２））。こうして蓄積されるホールが、入射光に基づく信号電荷として用いられる。光電変換層３０５内に蓄積されたホールによって、ノードＮ２の電位がＶｐだけ上昇し、ノードＮ１の電位は３［Ｖ］＋ｋＴＣ１＋Ｖｐ１となる。
When the
ｃ）蓄積後リセット
リセットトランジスタ４０１を一時的にオンして、ノードＮ１を３［Ｖ］にリセットする。リセットトランジスタ４０１の動作に伴ってノイズ（ｋＴＣ２）が発生するので、ノードＮ２の電位は３［Ｖ］＋ｋＴＣ２となる。蓄積前リセットで生じたノイズｋＴＣ１と蓄積後リセットで生じるノイズｋＴＣ２とは、互いに相関のない、いわゆるランダムノイズ成分である。
c) Reset after accumulation The
なお、リセットトランジスタ４０１によりノードＮ１をリセットしても、光電変換層３０５に蓄積されたホールは光電変換層３０５に留まる（図１５（ｃ））。
Even if the node N1 is reset by the
ｄ）Ｎ信号読み出し
選択トランジスタ４０４をオンし、この時のノードＮ１の電位に応じた信号が垂直信号線１３０に出力される。出力された信号は例えば列信号処理部によって保持される。
d) N signal
ｅ）電荷転送
対向電極３０７ａに与えられるバイアス電圧Ｖｓａを５［Ｖ］から０［Ｖ］に変化させる。これにより、ノードＮ１の電位が変動する。この電位の変動量は、光電変換部の容量と駆動容量４０２の容量値の比で決まる。仮に、光電変換部の容量値をＣ１、駆動容量４０２の容量値をＣ２とし、バイアス電圧Ｖｓａの正の変化量をΔＶｂとすると、ノードＮ１の電位の変動量ΔＶＮ１は、次式で表される。
ΔＶＮ１＝ΔＶｓａ×Ｃ１／（Ｃ１＋Ｃ２） ・・・（１）
e) Charge transfer The bias voltage Vsa applied to the
ΔVN1 = ΔVsa × C1 / (C1 + C2) (1)
本実施形態において、駆動容量４０２の容量値Ｃ１が光電変換部の容量値Ｃ２の４倍であるとすると、バイアス電圧Ｖｓａを５［Ｖ］変化させた時のノードＮ１の電位の変動量は４［Ｖ］となる。
In the present embodiment, assuming that the capacitance value C1 of the
ノードＮ１の電位が４［Ｖ］だけ上昇して、５［Ｖ］＋ｋＴＣ２となると、ノードＮ１の電位と対向電極３０７ａの電位とが逆転するこの結果、光電変換層３０５中のポテンシャルの傾きが逆転する（図１５（ｅ−１））。これにより、電子が対向電極３０７からブロッキング層３０６を介して光電変換層３０５に注入される。また、光電変換層３０５に蓄積されていたホールは対向電極３０７ａの方へと導かれ、ブロッキング層３０６内で電子と再結合して消滅する。この結果、光電変換層３０５内に蓄積されていたホールはすべて光電変換層３０５から排出される。つまり、光電変換層３０５が完全空乏化されることによる完全転送が行われる（図１５（ｅ−２））。
When the potential of the node N1 rises by 4 [V] and becomes 5 [V] + kTC2, the potential of the node N1 and the potential of the
次に、バイアス電圧Ｖｓａを再び５［Ｖ］にすると、ノードＮ１の電位は対向電極３０７の電位に対して負になるため、バイアス電圧Ｖｓａが０［Ｖ］であったときに光電変換層３０５に注入されていた電子がブロッキング層３０６を介して光電変換層３０５から排出される。こうして排出される電子の量と、光電変換層３０５に注入されていた電子の量とは理想的には等しくなるので、信号の読み出しには影響しない。バイアス電圧Ｖｓａを５［Ｖ］にすることで、ノードＮ１の電位も３［Ｖ］＋ｋＴＣ２に戻ろうとするが、対向電極３０７と光電変換層３０５との間にブロッキング層３０６が設けられているために、光電変換層３０５へのホールの注入が行われない。そのため、光電荷蓄積動作によって光電変換層３０５に蓄積されていたホールによる信号は、光信号成分Ｖｐとして残るので、ノードＮ１の電位は３［Ｖ］＋ｋＴＣ２＋Ｖｐとなる。
Next, when the bias voltage Vsa is set to 5 [V] again, the potential of the node N1 becomes negative with respect to the potential of the
ｆ）Ｓ信号読み
選択トランジスタ４０４をオンし、この時のノードＮ１の電位に応じた信号が垂直信号線１３０に出力される。出力された信号は例えば列信号処理部によって保持される。本ステップにおいて得られる信号と、ｄ）のＮ信号読みによって得られた信号とを差分処理すると、ノイズ成分であるｋＴＣ２が相殺されるので、結果として光信号成分Ｖｐに相当する信号が得られる。
f) The S signal
選択トランジスタ４０４は、Ｎ信号読み以降、オン状態に維持しても良い。
The
以上の動作により、画素信号を読み出すことができる。 With the above operation, the pixel signal can be read.
図１８は、本実施形態に係る電荷排出動作を説明するための、光電変換部のポテンシャル図である。同図において、下に行くほど電子に対するポテンシャルが下がる。図中、左から対向電極３０７ａ、光電変換層３０５、層間絶縁層３０４、画素電極３０３の順に各領域のポテンシャルの様子が描かれている。ここでは、説明を簡単にするために、ブロッキング層３０６は省略した。同図において、黒い丸は電子を表し、白い丸はホールを表す。
FIG. 18 is a potential diagram of the photoelectric conversion unit for explaining the charge discharging operation according to the present embodiment. In the figure, the potential for electrons decreases as it goes downward. In the figure, the state of the potential of each region is drawn in the order of the
図１５を用いて説明した、画素信号の読み出し動作との相違点は、図１５に示した（ｂ−１）および（ｂ−２）の光電荷蓄積期間に、対向電極３０７ａに印加されるバイアスＶｓａを０［Ｖ］とする点である（図１６（ｂ−１）、図１６（ｂ−２））。対向電極３０７ａにバイアス電圧Ｖｓａ＝０［Ｖ］を印加した状態では、画素電極は対向電極に対して正の電位となる。そのため、光電変換層３０５に光が入射すると、発生したホールは画素電極−対向電極間の電界によって対向電極へと導かれて排出される。
The difference from the pixel signal reading operation described with reference to FIG. 15 is the bias applied to the
一方、光電変換層３０５で発生した電子は画素電極−対向電極間の電界によって層間絶縁層３０４の方へと導かれるが、光電変換層３０５と層間絶縁層３０４との界面に蓄積される。しかし、蓄積された電子は、図５（ｃ）の工程で画素電極３０３の電位をリセットトランジスタ４０１によって３［Ｖ］にリセットすることにより、対向電極から排出される。この結果、入射光に応じて光電変換層３０５内で発生した電荷は、ホールも電子も対向電極から排出されるので、光信号成分Ｖｐが０になる。
On the other hand, the electrons generated in the
本実施形態における固体撮像素子１０００の動作の一例を説明する。図１７は、いわゆるローリングシャッタ動作を行った際の、画素アレイのうちのｎ行目と（ｎ＋１）行目の画素に係る動作に係るタイミング図である。ここでは、ｎ行目の画素からは２個の光電変換部ＰＣ１、ＰＣ２に基づく画素信号を読み出し、（ｎ＋１）行目の画素からは２個のうちの一方の光電変換部ＰＣ２のみに基づく画素信号を読み出す動作を説明する。
An example of the operation of the solid-
ｎ行目の画素の水平ブランキング期間であるＨＢＬＮＫ（ｎ）の開始前に、ｎ行目の画素の光電変換部ＰＣ１、ＰＣ２には、光電変換によって発生した電荷が蓄積された状態、すなわち、図１５（ｂ−１）の状態にあるものとする。 Before the start of HBLNK (n), which is the horizontal blanking period of the pixel in the n-th row, the photoelectric conversion units PC1 and PC2 in the pixel in the n-th row store the charge generated by the photoelectric conversion, that is, It is assumed that the state is as shown in FIG. 15 (b-1).
時刻ｔ１に、信号ｐＳＥＬ（ｎ）、ｐＲＥＳ（ｎ）がＨレベルになる。これにより、ｎ行目の画素が選択された状態になり、ｎ行目の画素からの信号が垂直信号線１３０に現れるようになるとともに、ノードＮ１が３［Ｖ］にリセットされる。つまり、図１５（ｂ−２）に示した状態となる。
At time t1, the signals pSEL (n) and pRES (n) become H level. As a result, the pixel on the n-th row is selected, the signal from the pixel on the n-th row appears on the
時刻ｔ２から信号ｐＴＮを一時的にＨレベルにすると、この時のノードＮ１の電位に応じた信号が信号処理部１４０にサンプルホールドされる。すなわち、Ｎ信号読み出しが行われる。
When the signal pTN is temporarily set to the H level from time t2, a signal corresponding to the potential of the node N1 at this time is sampled and held in the
時刻ｔ３からバイアス電圧Ｖｓａ（ｎ）、Ｖｓｂ（ｎ）を一時的にＬレベルにすることで、光電変換部ＰＣ１、ＰＣ２に蓄積された電荷量に応じてノードＮ１の電位が変動する。これは、図１５（ｅ−１）、（ｅ−２）の電荷転送動作である。 By temporarily setting the bias voltages Vsa (n) and Vsb (n) to the L level from time t3, the potential of the node N1 changes according to the amount of charge accumulated in the photoelectric conversion units PC1 and PC2. This is the charge transfer operation of FIGS. 15 (e-1) and 15 (e-2).
時刻ｔ４から信号ｐＴＳを一時的にＨレベルとすると、この時のノードＮ１の電位に応じた信号が信号処理部１４０にサンプルホールドされる。すなわち、Ｓ信号読み出しが行われる。この時に読み出されるＳ信号は、同一のマイクロレンズ下に設けられた２個の光電変換部ＰＣ１、ＰＣ２に基づく信号であるので、撮像用信号として利用できる。
When the signal pTS is temporarily set to the H level from time t4, a signal corresponding to the potential of the node N1 at this time is sampled and held in the
時刻ｔ５に信号ｐＲＥＳ（ｎ）がＨレベルになると、ノードＮ１が再び３［Ｖ］にリセットされる。つまり、図１５（ａ）に示す蓄積前リセットが行われた状態になる。 When the signal pRES (n) becomes H level at time t5, the node N1 is reset to 3 [V] again. That is, the pre-accumulation reset shown in FIG. 15A is performed.
時刻ｔ６に信号ｐＳＥＬ（ｎ）がローレベルになると、ｎ行目の画素の選択状態が解除される。 When the signal pSEL (n) becomes low level at time t6, the selected state of the pixels in the nth row is released.
その後、水平走査期間ＨＳＣＡＮ（ｎ）が開始すると、時刻ｔ７に信号ＰＨＳＴがＨレベルになる。これを受けて、列選択回路１５０は列信号処理部の走査を開始する。列選択回路１５０は、不図示のクロック信号に同期して動作するので、列信号処理部からの信号は出力アンプ１７０から順次出力される。
Then, when the horizontal scanning period HSCAN (n) starts, the signal PHST becomes H level at time t7. In response to this, the
時刻ｔ８にバイアス電圧Ｖｓａ（ｎ＋１）がＨレベル（ここでは５［Ｖ］）になるまでは、光電変換部で発生した電荷が光電変換層に蓄積されずに排出される状態にある。 Until the bias voltage Vsa (n + 1) reaches the H level (5 [V] here) at time t8, the charge generated in the photoelectric conversion unit is discharged without being accumulated in the photoelectric conversion layer.
時刻ｔ９に、信号ｐＳＥＬ（ｎ＋１）とｐＲＥＳ（ｎ＋１）がＨレベルになる。これにより、ｎ行目の画素が選択された状態になり、ｎ＋１行目の画素からの信号が垂直信号線１３０に現れるようになる。さらに、信号ｐＲＥＳ（ｎ＋１）がＨレベルになることで、ノードＮ１が３［Ｖ］にリセットされる。
At time t9, the signals pSEL (n + 1) and pRES (n + 1) become H level. As a result, the pixels in the nth row are selected, and the signals from the pixels in the (n + 1) th row appear on the
時刻ｔ１０から信号ｐＴＮを一時的にＨレベルにすると、この時のノードＮ２の電位に応じた信号が信号処理部１４０にサンプルホールドされる。すなわち、Ｎ信号読み出しが行われる。
When the signal pTN is temporarily set to the H level from time t10, a signal corresponding to the potential of the node N2 at this time is sampled and held in the
時刻ｔ１１からバイアス電圧Ｖｓａ（ｎ＋１）、Ｖｓｂ（ｎ＋１）を一時的にＬレベルにすることで、光電変換部ＰＣ１およびＰＣ２に蓄積された電荷量に応じてノードＮ１の電位が変動する。これは、図１５（ｅ−１）、（ｅ−２）の電荷転送動作である。光電変換部ＰＣ１は、時刻ｔ８までは電荷を蓄積しない状態にあるため、光電変換部ＰＣ１による信号成分への寄与は、時刻ｔ８から時刻ｔ１１までに蓄積された電荷のみとなる。 By temporarily setting the bias voltages Vsa (n + 1) and Vsb (n + 1) to the L level from the time t11, the potential of the node N1 changes according to the amount of charge accumulated in the photoelectric conversion units PC1 and PC2. This is the charge transfer operation of FIGS. 15 (e-1) and 15 (e-2). Since the photoelectric conversion unit PC1 is in a state of not accumulating electric charges until time t8, the photoelectric conversion unit PC1 only contributes to the signal component by the electric charges accumulated from time t8 to time t11.
時刻ｔ１２から信号ｐＴＳを一時的にＨレベルとすると、この時のノードＮ１の電位に応じた信号が信号処理部１４０にサンプルホールドされる。すなわち、Ｓ信号読み出しが行われる。この時に読み出されるＳ信号は、同一のマイクロレンズ下に設けられた２個の光電変換部ＰＣ１、ＰＣ２のうちのＰＣ２のみに基づく信号であるので、位相差検出用信号として利用できる。
When the signal pTS is temporarily set to the H level from time t12, a signal corresponding to the potential of the node N1 at this time is sampled and held in the
時刻ｔ１３に信号ｐＲＥＳ（ｎ＋１）がＨレベルになると、ノードＮ１が再び３［Ｖ］にリセットされる。つまり、図１５（ａ）に示す蓄積前リセットが行われた状態になる。 When the signal pRES (n + 1) becomes H level at time t13, the node N1 is reset to 3 [V] again. That is, the pre-accumulation reset shown in FIG. 15A is performed.
時刻ｔ１４に信号ｐＳＥＬ（ｎ＋１）がローレベルになると、ｎ＋１行目の画素の選択状態が解除される。 When the signal pSEL (n + 1) becomes low level at time t14, the selected state of the pixels in the (n + 1) th row is released.
その後、水平走査期間ＨＳＣＡＮ（ｎ＋１）が開始すると、時刻ｔ１５にバイアス電圧Ｖａ（ｎ＋１）がＨレベルになり、光電変換部ＰＣ１がホールを蓄積しない状態に再びなる。 After that, when the horizontal scanning period HSCAN (n + 1) starts, the bias voltage Va (n + 1) becomes H level at time t15, and the photoelectric conversion unit PC1 returns to a state in which holes are not accumulated.
また、バイアス電圧Ｖｓａ（ｎ＋１）がローレベルになった後、時刻ｔ１５に信号ＰＨＳＴがＨレベルになる。これを受けて、列選択回路１５０は列信号処理部の走査を開始する。列選択回路１５０は、不図示のクロック信号に同期して動作するので、列信号処理部からの信号は出力アンプ１７０から順次出力される。
Further, after the bias voltage Vsa (n + 1) becomes low level, the signal PHST becomes H level at time t15. In response to this, the
以上で説明したように、ｎ行目の画素については、同一マイクロレンズに対応して設けられた２個の光電変換部に基づく画素信号を読み出して、撮像用信号とする。その一方で、（ｎ＋１）行目の画素については、同一マイクロレンズに対応して設けられた２個の光電変換部のうちの一方のみに基づく画素信号を読み出して、位相差検出用信号としている。 As described above, for the pixels in the n-th row, the pixel signals based on the two photoelectric conversion units provided corresponding to the same microlens are read and used as the imaging signals. On the other hand, for the pixel on the (n + 1) th row, a pixel signal based on only one of the two photoelectric conversion units provided corresponding to the same microlens is read and used as a phase difference detection signal. ..
第１の実施形態と同様に、固体撮像素子１０００の動作は、上述した動作に限定されず、どの画素から撮像用信号を読み出し、どの画素から位相差検出用信号を読み出すのかは、例えば静止画を撮影する場合と動画を撮影する場合とで切り替えたり、画素信号を読み出す画素の数に応じて切り替えたりしても良い。
Similar to the first embodiment, the operation of the solid-
以上で説明した通り、本実施形態によれば、撮像用信号と位相差検出用信号とを得ることができる。本実施形態に係る画素は、互いに独立に制御される２個の部分電極（ここでは対向電極３０７）を備えることにより、この画素を撮像用画素としても位相差検出用画素としても用いることができる。このようにすることで、特許文献１とは異なり、位相差検出用画素の位置を動的に変更することが可能となる。さらに、特許文献１に記載の構造では、位相差検出用画素の一部を覆うように遮光膜を設けていたために、撮像用画素とでは光学的な特性が異なるおそれがあった。これに対して、本実施形態に係る画素によれば、位相差検出用画素として用いられる画素も、撮像用画素として用いられる画素も光学的な特性を同等にできるという利点がある。
As described above, according to this embodiment, the image pickup signal and the phase difference detection signal can be obtained. The pixel according to the present embodiment includes two partial electrodes (here, the counter electrode 307) that are controlled independently of each other, so that this pixel can be used as both an image pickup pixel and a phase difference detection pixel. .. By doing so, it becomes possible to dynamically change the position of the pixel for phase difference detection, unlike
（第５の実施形態）
図１８に、本実施形態に係る固体撮像素子の構成例を示す。図１に示した固体撮像素子と共通する要素については同じ符号を付している。以下では、図１の構成との相違点を中心に説明する。
(Fifth Embodiment)
FIG. 18 shows a configuration example of the solid-state image sensor according to this embodiment. Elements common to those of the solid-state image sensor shown in FIG. 1 are designated by the same reference numerals. Below, it demonstrates centering around difference with the structure of FIG.
本実施形態に係る固体撮像素子は、各画素１００が２個の対向電極３０７ａ、３０７ｂを持つ点で、図１に示した固体撮像素子と異なる。そのため、行駆動回路１２０は、各行の画素に対して、駆動容量に印加するバイアスＶａ、Ｖｂに加えて、対向電極に印加するバイアスＶｓａ、Ｖｓｂを供給する構成になっている。２個の対向電極３０７ａ、３０７ｂは、それぞれ画素電極３０３ａ、３０３ｂとで光電変換層を挟むように向き合って配置されることで、２個の光電変換部ＰＣ１、ＰＣ２を構成する。言い換えると、本実施形態においては、画素電極３０３および対向電極３０７がそれぞれ互いに独立して制御可能な部分電極を含んで成る。
The solid-state image sensor according to the present embodiment is different from the solid-state image sensor shown in FIG. 1 in that each
図１９は、画素１００の構成例を示すための等価回路図である。図３では、対向電極３０７に印加されるバイアス電圧がＶｓのみだったのに対して、本実施形態では、２個の光電変換部ＰＣ１およびＰＣ２に対して独立のバイアス電圧Ｖｓａ、Ｖｓｂを与えられるように構成されている。
FIG. 19 is an equivalent circuit diagram showing a configuration example of the
図２０は、画素１００の構成例を示すための断面図である。図２との相違点は、対向電極３０７が対向電極３０７ａ、３０７ｂに分離されている点のみである。分離された対向電極３０７ａと３０７ｂの間には、例えば絶縁部材や遮光部材を設けることで、２個の光電変換部の間のクロストークを抑制できる。
FIG. 20 is a cross-sectional view showing a configuration example of the
図２１は、本実施形態に係る固体撮像素子の動作を説明するためのタイミング図である。本実施例では、ローリングシャッタを行い、ｎ行目の画素からは２個の光電変換部に基づく画素信号を得る一方、（ｎ＋１）行目の画素からは２個の光電変換部のうちの一方に基づく画素信号を得る。 FIG. 21 is a timing chart for explaining the operation of the solid-state image sensor according to this embodiment. In this embodiment, the rolling shutter is performed to obtain a pixel signal based on the two photoelectric conversion units from the pixel in the nth row, and one of the two photoelectric conversion units from the pixel in the (n + 1) th row. To obtain a pixel signal based on
本実施形態において、対向電極に印加されるバイアス電圧Ｖｓａ、Ｖｓｂ以外の信号は、図６に示したものと同じである。バイアス電圧Ｖｓａ、Ｖｓｂは、図１７に示したものと同じである。このようにすることで、ｎ行目の画素からは２個の光電変換部に基づく画素信号を得る一方、（ｎ＋１）行目の画素からは２個の光電変換部のうちの一方に基づく画素信号を得ることができる。 In this embodiment, signals other than the bias voltages Vsa and Vsb applied to the counter electrode are the same as those shown in FIG. The bias voltages Vsa and Vsb are the same as those shown in FIG. By doing so, a pixel signal based on two photoelectric conversion units is obtained from the pixel in the n-th row, while a pixel signal based on one of the two photoelectric conversion units is obtained from the pixel in the (n + 1) -th row. You can get a signal.
本実施形態に係る画素は、互いに独立に制御される２個の画素電極３０３および２個の対向電極３０７を備えることにより、この画素を撮像用画素としても位相差検出用画素としても用いることができる。このようにすることで、特許文献１とは異なり、位相差検出用画素の位置を動的に変更することが可能となる。さらに、特許文献１に記載の構造では、位相差検出用画素の一部を覆うように遮光膜を設けていたために、撮像用画素とでは光学的な特性が異なるおそれがあった。これに対して、本実施形態に係る画素によれば、位相差検出用画素として用いられる画素も、撮像用画素として用いられる画素も光学的な特性を同等にできるという利点がある。
The pixel according to the present embodiment includes two
（第６の実施形態）
図２２は、本実施形態に係る固体撮像素子の構成例を示すためのブロック図である。図１８に示した固体撮像素子は、４行×４列の画素１００のすべてが、２個の対向電極３０７ａ、３０７ｂを持つ。これに対して、本実施形態では、図示した画素のうち、（ｍ＋１）列目および（ｍ＋２）列目の画素は、２個の対向電極３０７ａ、３０７ｂを持つが、ｍ列目および（ｍ＋３）列目の画素は１個の対向電極３０７を持つように構成されている。さらに、図１８においては、各画素が持つ２個の対向電極３０７ａ、３０７ｂは画素アレイ内で並進対称の関係にあったが、本実施形態では、（ｍ＋１）列目および（ｍ＋２）列目の画素が持つ対向電極３０７ａ、３０７ｂは、線対称の関係にある。
(Sixth Embodiment)
FIG. 22 is a block diagram showing a configuration example of the solid-state imaging device according to this embodiment. In the solid-state imaging device shown in FIG. 18, all the
図２３に、ｍ列目および（ｍ＋３）列目の画素の断面図を示す。図示の通り、１個の画素電極３０３と１個の対向電極３０７を備え、この両者で光電変換層３０５を挟むことによって１個の光電変換部ＰＣを構成している。
FIG. 23 shows a cross-sectional view of pixels in the m-th column and the (m + 3) -th column. As shown in the figure, one
図２４は、ｍ列目および（ｍ＋３）列目の画素の等価回路図である。図３に示した画素の構成から、リセットトランジスタ４０１ｂ、駆動容量４０２ｂ、および切り替えスイッチ４０５をなくした構成となる。
FIG. 24 is an equivalent circuit diagram of pixels in the m-th column and the (m + 3) -th column. The configuration of the pixel shown in FIG. 3 does not include the
（ｍ＋１）列目の画素は、図１４に示した等価回路図と同じになる。（ｍ＋２）列目の画素は、図１４に示した等価回路図において、光電変換部ＰＣ１にはバイアス電圧Ｖｓｂを供給し、光電変換部ＰＣ２にはバイアス電圧Ｖｓａを供給する構成となる。 The pixels in the (m + 1) th column are the same as in the equivalent circuit diagram shown in FIG. The pixel in the (m + 2) th column is configured to supply the bias voltage Vsb to the photoelectric conversion unit PC1 and the bias voltage Vsa to the photoelectric conversion unit PC2 in the equivalent circuit diagram shown in FIG.
本実施形態に係る動作を、図２５のタイミング図をさらに参照しながら説明する。 The operation according to this embodiment will be described with further reference to the timing chart of FIG.
ｎ行目の各画素からは、撮像用信号が得られる。ｍ列目および（ｍ＋３）列目は、図１７に示したｎ行目の動作と同様の動作を行うが、本実施形態では画素が１個の光電変換部しか持たない点で相違する。（ｍ＋１）列目および（ｍ＋２）列目の画素からは、図１７に示したｎ行目の動作と同様の動作を行うことで、２個の光電変換部ＰＣ１、ＰＣ２に蓄積された電荷に基づく信号が得られる。 An image pickup signal is obtained from each pixel in the nth row. The m-th column and the (m + 3) -th column perform the same operation as the operation of the n-th row shown in FIG. 17, except that the pixel has only one photoelectric conversion unit in the present embodiment. From the pixels in the (m + 1) th column and the (m + 2) th column, an operation similar to the operation in the nth row shown in FIG. 17 is performed, so that the charge accumulated in the two photoelectric conversion units PC1 and PC2 is changed. A signal based on it is obtained.
図２５は、本実施形態に係る動作を説明するためのタイミング図である。（ｎ＋１）行目については、ｍ列目および（ｍ＋３）列目の画素は、ｎ行目と同様に撮像用信号が得られる。（ｍ＋１）列目は、図２２における右側、（ｍ＋２）列目は図２２における左側の光電変換部に基づく信号が読み出される。（ｍ＋１）列目の画素の左側の光電変換部、（ｍ＋２）列目の画素の右側の光電変換部に基づく信号は読み出されることなく対向電極から排出される。このようにすることで、（ｍ＋１）および（ｍ＋２）列目の画素から得られた信号は、位相差検出用信号として用いられる。 FIG. 25 is a timing chart for explaining the operation according to the present embodiment. With respect to the (n + 1) th row, the pixels for the mth column and the (m + 3) th column can obtain an image pickup signal similarly to the nth row. A signal based on the photoelectric conversion unit on the right side in FIG. 22 is read out in the (m + 1) th column, and a signal based on the left side in FIG. 22 is read out in the (m + 2) th column. The signals based on the photoelectric conversion unit on the left side of the pixel in the (m + 1) th column and the photoelectric conversion unit on the right side of the pixel in the (m + 2) th column are discharged from the counter electrode without being read. By doing so, the signals obtained from the pixels in the (m + 1) and (m + 2) th columns are used as the phase difference detection signals.
（ｎ＋２）行目以降については、位相差検出に必要な精度に応じて、ｎ行目と同じ動作を行うか、または（ｎ＋１）行目と同じ動作を行うのかを設定すればよい。つまり、本実施形態によれば、撮像用信号のみを得る行と、位相差検出用信号を得る行とを動的に切り替えることができる。 For the (n + 2) th row and thereafter, it is only necessary to set whether to perform the same operation as the nth row or the same operation as the (n + 1) th row, depending on the accuracy required for the phase difference detection. That is, according to the present embodiment, it is possible to dynamically switch between the row for obtaining only the image pickup signal and the row for obtaining the phase difference detection signal.
本実施形態によっても、画素の一部が、互いに独立に制御される２個の部分電極（ここでは対向電極３０７）を備えることにより、この画素を撮像用画素としても位相差検出用画素としても用いることができる。このようにすることで、特許文献１とは異なり、位相差検出用画素の位置を動的に変更することが可能となる。さらに、特許文献１に記載の構造では、位相差検出用画素の一部を覆うように遮光膜を設けていたために、撮像用画素とでは光学的な特性が異なるおそれがあった。これに対して、本実施形態に係る画素によれば、位相差検出用画素として用いられる画素も、撮像用画素として用いられる画素も光学的な特性を同等にできるという利点がある。
Also in this embodiment, a part of the pixel is provided with the two partial electrodes (here, the counter electrode 307) that are controlled independently of each other, so that this pixel is used as an imaging pixel or a phase difference detection pixel. Can be used. By doing so, it becomes possible to dynamically change the position of the pixel for phase difference detection, unlike
（第７の実施形態）
図２６は、本実施形態に係る画素の断面構造を説明するための図である。上述の各実施形態と異なるのは、複数の光電変換部が積層されている点にある。図を簡略化するために、図２６には層間絶縁層３０４およびブロッキング層３０６を示していない。
(Seventh embodiment)
FIG. 26 is a diagram for explaining the cross-sectional structure of the pixel according to the present embodiment. The difference from each of the above-described embodiments is that a plurality of photoelectric conversion units are stacked. The interlayer insulating
図２６には、３個の光電変換部ＰＣ１、ＰＣ２、ＰＣ３が半導体基板からマイクロレンズに向かう方向に順に積層された構成を示す。光電変換部ＰＣ１は、光電変換部ＰＣ１ａとＰＣ１ｂを含んでなる。各光電変換層３０５ａ、３０５ｂ、３０５ｃの間に介在する各層に、光透過性を有する材料を用いることで、このような構成とすることができる。光電変換部ＰＣ３の画素電極３０３と光電変換部ＰＣ２の対向電極３０７との間には層間絶縁層ＩＮＳが設けられている。同様に、光電変換部ＰＣ２の画素電極３０３と光電変換部ＰＣ１の対向電極３０７との間には層間絶縁層ＩＮＳが設けられている。さらに、光電変換部ＰＣ３の対向電極３０７とマイクロレンズ３０９との間に層間絶縁層ＩＮＳを備えている。
FIG. 26 shows a configuration in which three photoelectric conversion units PC1, PC2, and PC3 are sequentially stacked in the direction from the semiconductor substrate to the microlens. The photoelectric conversion unit PC1 includes photoelectric conversion units PC1a and PC1b. Such a structure can be obtained by using a light-transmitting material for each layer interposed between the photoelectric conversion layers 305a, 305b, 305c. An interlayer insulating layer INS is provided between the
３層の光電変換部のうち、最上層は入射光の青色成分を吸収し、２層目が緑色成分を吸収し、最下層が赤色成分を吸収するように各光電変換層３０５の膜厚を設定すると、同一のマイクロレンズに入射した光から、カラーフィルタを設けることなくＢ、Ｇ、Ｒの信号成分を得ることができる。
Of the three layers of photoelectric conversion parts, the thickness of each
本実施形態において、光電変換部ＰＣ２、ＰＣ３は画素電極および対向電極を１個ずつ有し、光電変換部ＰＣ１は、１個の対向電極と２個の画素電極３０３ａ、３０３ｂを備える。つまり、３層のうちのマイクロレンズに近い２層の光電変換部からは撮像用信号を取得し、最下層の光電変換部ＰＣ１からは位相差検出用信号を取得できる構成になっている。
In this embodiment, the photoelectric conversion units PC2 and PC3 each have one pixel electrode and one counter electrode, and the photoelectric conversion unit PC1 includes one counter electrode and two
各光電変換層に対応して、信号読み出し回路が設けられる。信号読み出し回路は、先の各実施形態で説明したものを適用しても良いし、別の構成の信号読み出し回路を用いても良い。 A signal read circuit is provided corresponding to each photoelectric conversion layer. As the signal reading circuit, those described in each of the above embodiments may be applied, or a signal reading circuit having another configuration may be used.
図２７に、信号読み出し回路の構成例を示す。図２７（ａ）は、３個の光電変換部ＰＣ１〜ＰＣ３のうちの光電変換部ＰＣ２、ＰＣ３に対応する信号読み出し回路の等価回路図である。図９に示した構造のうちの一方の光電変換部および信号読み出し回路の構成に転送トランジスタ４０６が設けられた構成である。図２７（ｂ）は、３個の光電変換部ＰＣ１に対応する信号読み出し回路の等価回路図である。図３に示した構造から一方の光電変換部と、リセットトランジスタ４０１ｂ、駆動容量４０２ｂ、および切り替えスイッチ４０５をなくし、転送トランジスタ４０６ａ、４０６ｂが設けられた構成である。なお、各光電変換部に対応して設けられた信号読み出し回路の出力は、互いに異なる垂直信号線に接続される。先述の各実施形態と同様に、画素アレイ１１０の同一の列に設けられた各画素は、垂直信号線を共有する。
FIG. 27 shows a configuration example of the signal reading circuit. FIG. 27A is an equivalent circuit diagram of a signal reading circuit corresponding to the photoelectric conversion units PC2 and PC3 among the three photoelectric conversion units PC1 to PC3. This is a configuration in which the
図２８に、本実施形態に係るタイミング図を示す。本実施形態では、光電変換部ＰＣ２、ＰＣ３からは撮像用信号を読み出し、光電変換部ＰＣ１からは位相差検出用信号と撮像用信号とを読み出す動作を説明する。 FIG. 28 shows a timing chart according to this embodiment. In the present embodiment, an operation of reading an image pickup signal from the photoelectric conversion units PC2 and PC3 and reading a phase difference detection signal and an image pickup signal from the photoelectric conversion unit PC1 will be described.
時刻ｔ１に、信号ｐＳＥＬ（ｎ）と信号ｐＲＥＳ（ｎ）がＨレベルになる。これにより、ｎ行目の画素が選択状態になるとともに、ノードＮ１がリセット状態になる。ノードＮ１がリセットされた後の信号を列信号処理部でサンプルホールドすることで、先述のＮ信号読み動作を行う。 At time t1, the signal pSEL (n) and the signal pRES (n) become H level. As a result, the pixel on the n-th row is brought into the selected state and the node N1 is brought into the reset state. The signal after the node N1 is reset is sampled and held by the column signal processing unit to perform the N signal reading operation described above.
時刻ｔ２に信号ｐＴＸ１（ｎ）および信号ｐＴＸＡ１（ｎ）がＨレベルになり、その後、時刻ｔ３に駆動容量に供給するバイアス電圧Ｖａ（ｎ）をＨレベルにすると、光電変換部ＰＣ２、ＰＣ３および光電変換部ＰＣ１ａに蓄積された電荷量に応じた信号がそれぞれ増幅トランジスタ４０３から出力される。増幅トランジスタ４０３から出力された信号を列信号処理部でサンプルホールドすることで、先述のＳ信号読み動作を行う。光電変換部ＰＣ２およびＰＣ３については、Ｎ信号読みで得られた信号との差分を取ることにより、ノイズが低減された撮像用信号が得られる。一方、光電変換部ＰＣ１ａについては、Ｎ信号読みで得られた信号との差分を取ることにより、ノイズが低減された位相差検出用信号が得られる。
When the signal pTX1 (n) and the signal pTXA1 (n) become the H level at the time t2, and then the bias voltage Va (n) supplied to the drive capacitor at the time t3 becomes the H level, the photoelectric conversion units PC2, PC3 and the photoelectric conversion units PC2, PC3 and A signal corresponding to the amount of charge accumulated in the conversion unit PC1a is output from the
時刻ｔ４に信号ｐＴＸＢ１（ｎ）がＨレベルになり、その後、時刻ｔ５にバイアス電圧Ｖａ（ｎ）をＨレベルにすると、光電変換部ＰＣ１ｂに蓄積された電荷に基づく信号が、光電変換部ＰＣ１ａに蓄積された電荷に基づく信号に重畳される。つまり、光電変換部ＰＣ１ａおよびＰＣ１ｂに蓄積された電荷の総和に基づく信号であるので、増幅トランジスタ４０３から出力される信号は、撮像用信号としても利用できる。この信号を列信号処理部でサンプルホールドする。さらに、信号ｐＴＸＡ１（ｎ）がローレベルになった後であって、時刻ｔ４の前にサンプルホールドされた信号との差分を取ることにより、光電変換部ＰＣ１ｂのみに蓄積された電荷に基づく信号を算出できる。これにより、光電変換部ＰＣ１からは撮像用信号と位相差検出用信号の両方を得ることができる。
When the signal pTXB1 (n) becomes H level at time t4 and then the bias voltage Va (n) is set at H level at time t5, a signal based on the charges accumulated in the photoelectric conversion unit PC1b is transferred to the photoelectric conversion unit PC1a. It is superimposed on the signal based on the accumulated charge. That is, since the signal is a signal based on the sum of the charges accumulated in the photoelectric conversion units PC1a and PC1b, the signal output from the
（ｎ＋１）行目以降に係る動作も、ｎ行目と同様の動作なので、説明を省略する。 The operation related to the (n + 1) th row and subsequent rows is the same as that of the nth row, and thus the description thereof is omitted.
図２９は、本実施形態に係る信号読み出し回路の別の構成例を示す図である。図２９（ａ）は、３個の光電変換部ＰＣ１〜ＰＣ３のうちの光電変換部ＰＣ２、ＰＣ３に対応する信号読み出し回路の等価回路図である。図２９（ｂ）は、３個の光電変換部ＰＣ１に対応する信号読み出し回路の等価回路図である。なお、各光電変換部に対応して設けられた信号読み出し回路の出力は、互いに異なる垂直信号線に接続される。先述の各実施形態と同様に、画素アレイ１１０の同一の列に設けられた各画素は、垂直信号線を共有する。
FIG. 29 is a diagram showing another configuration example of the signal reading circuit according to the present embodiment. FIG. 29A is an equivalent circuit diagram of a signal read circuit corresponding to the photoelectric conversion units PC2 and PC3 among the three photoelectric conversion units PC1 to PC3. FIG. 29B is an equivalent circuit diagram of a signal reading circuit corresponding to the three photoelectric conversion units PC1. Note that the outputs of the signal reading circuits provided corresponding to the photoelectric conversion units are connected to different vertical signal lines. Similar to the above-described embodiments, each pixel provided in the same column of the
図２９（ａ）に示す信号読み出し回路は、転送トランジスタ４０６および駆動容量がノードＮ１に接続されておらず、第２転送トランジスタ４０７を介してノードＮ１に接続されるという点で、図２７（ａ）の構成とは異なる。
The signal reading circuit illustrated in FIG. 29A is different from FIG. 27A in that the
同様に、図２９（ｂ）に示す信号読み出し回路は、転送トランジスタ４０６ａ、４０６ｂおよび駆動容量がノードＮ１に接続されておらず、それぞれが第２転送トランジスタ４０７ａ、４０７ｂを介してノードＮ１に接続されるという点で、図２７（ｂ）の構成とは異なる。
Similarly, in the signal reading circuit illustrated in FIG. 29B, the
次に、図３０をさらに参照しながら、図２９に示す信号読み出し回路の動作を説明する。 Next, the operation of the signal read circuit shown in FIG. 29 will be described with further reference to FIG.
時刻ｔ１に信号ｐＲＥＳ（ｎ）、ｐＲＥＳ（ｎ）がＨレベルになるとともに、信号ｐＴＸ２（ｎ）およびｐＴＸＡ２（ｎ）がＨレベルになる。これにより、ノードＮ１がリセットされる。ノードＮ１がリセットされた後の信号を列信号処理部でサンプルホールドすることで、先述のＮ信号読み動作を行う。 At time t1, the signals pRES (n) and pRES (n) become H level, and the signals pTX2 (n) and pTXA2 (n) become H level. This resets the node N1. The signal after the node N1 is reset is sampled and held by the column signal processing unit to perform the N signal reading operation described above.
時刻ｔ２に信号ｐＴＸ１（ｎ）およびｐＴＸＡ１（ｎ）がＨレベルになり、その後、駆動容量に供給するバイアス電圧Ｖａ（ｎ）が時刻ｔ３から一時的にＨレベルになると、光電変換部ＰＣ２、ＰＣ３および光電変換部ＰＣ１ａに蓄積された電荷量に応じた電圧が駆動容量４０２に保持される。
When the signals pTX1 (n) and pTXA1 (n) become H level at time t2, and then the bias voltage Va (n) supplied to the drive capacitor temporarily becomes H level from time t3, the photoelectric conversion units PC2, PC3 are detected. A voltage corresponding to the amount of charge accumulated in the photoelectric conversion unit PC1a is held in the
時刻ｔ４に信号ＰＴＸ２（ｎ）、ＰＴＸＡ２（ｎ）がＨレベルになると、駆動容量４０２がノードＮ１に接続される。これにより、駆動容量４０２に保持された電圧に対応する信号が増幅トランジスタ４０３から出力される。増幅トランジスタ４０３から出力された信号を列信号処理部でサンプルホールドすることで、先述のＳ信号読み動作を行う。光電変換部ＰＣ２およびＰＣ３については、Ｎ信号読みで得られた信号との差分を取ることにより、ノイズが低減された撮像用信号が得られる。一方、光電変換部ＰＣ１ａについては、Ｎ信号読みで得られた信号との差分を取ることにより、ノイズが低減された位相差検出用信号が得られる。
When the signals PTX2 (n) and PTXA2 (n) become H level at time t4, the
これに引き続いて行われる、水平ブランキング期間ＨＢＬＮＫ（ｎ＋１）の動作では、信号ｐＴＸＡ１、ｐＴＸＡ２がローレベルを保つ代わりに、信号ｐＴＸＢ１、ｐＴＸＢ２が、水平ブランキング期間ＨＢＬＮＫ（ｎ）における信号ｐＴＸＡ１、ｐＴＸＡ２と同じ波形となる。これにより、光電変換部ＰＣ１については、光電変換部ＰＣ１ｂのみに基づく信号が読み出される。この信号は位相差検出用信号として用いられるとともに、ＨＢＬＮＫ（ｎ）に光電変換部ＰＣ１ａから読み出される信号と加算することで、撮像信号として用いることができる。すなわち、本実施形態によれば、３個の光電変換部ＰＣ１〜ＰＣ３のうちのすべてから撮像用信号を取得しつつ、最下層の光電変換部ＰＣ１からは位相差検出信号も取得できる。 In the operation of the horizontal blanking period HBLNK (n + 1) which is subsequently performed, the signals pTXA1 and pTXA2 are kept at the low level, but the signals pTXB1 and pTXB2 are changed to the signals pTXA1 and pTXA2 in the horizontal blanking period HBLNK (n). It has the same waveform as. As a result, the photoelectric conversion unit PC1 reads out a signal based only on the photoelectric conversion unit PC1b. This signal is used as a phase difference detection signal, and can also be used as an imaging signal by adding HBLNK (n) to a signal read from the photoelectric conversion unit PC1a. That is, according to the present embodiment, the phase difference detection signal can be acquired from the photoelectric conversion unit PC1 in the lowermost layer while acquiring the imaging signal from all of the three photoelectric conversion units PC1 to PC3.
なお、ＰＣ２、ＰＣ３に基づく撮像用信号は、この動作の間に２回読み出されるが、水平ブランキング期間ＨＢＬＮＫ（ｎ）に読み出される信号のみを用いて画像を形成しても良いし、水平ブランキング期間ＨＢＬＮＫ（ｎ＋１）に読み出される信号を加算して画像を形成しても良い。 Note that the imaging signals based on PC2 and PC3 are read twice during this operation, but the image may be formed using only the signals read in the horizontal blanking period HBLNK (n), or the horizontal blanking may be performed. An image may be formed by adding signals read in the ranking period HBLNK (n + 1).
図３１は、本実施形態に係る、信号読み出し回路の配置例を示すための平面模式図である。光電変換部ＰＣ１に対応する信号読み出し回路４００−１は、光電変換部ＰＣ２、ＰＣ３に対応する信号読み出し回路４００−２、４００−３よりも素子数が多いため、図３１（ａ）に示すように、より大きな面積となる。なお、信号読み出し回路の配置と、画素電極３０３ａ、３０３ｂの配置とは自由に決められる。例えば、図３１（ｂ）に示すように、画素電極３０３ａが信号読み出し回路４００−１と信号読み出し回路４００−２を覆うように配置し、画素電極３０３ｂが信号読み出し回路４００−１と信号読み出し回路４００−３を覆うように配置してもよい。
FIG. 31 is a schematic plan view showing an arrangement example of the signal read circuit according to the present embodiment. Since the signal reading circuit 400-1 corresponding to the photoelectric conversion unit PC1 has more elements than the signal reading circuits 400-2 and 400-3 corresponding to the photoelectric conversion units PC2 and PC3, as illustrated in FIG. In addition, the area becomes larger. Note that the arrangement of the signal reading circuit and the arrangement of the
本実施形態では、３個の光電変換部ＰＣ１〜ＰＣ３を半導体基板からマイクロレンズに向かう方向に積層した構成を説明したが、光電変換部の数は３に限らず、２個でも良いし、４個以上であっても良い。 In the present embodiment, the configuration in which the three photoelectric conversion units PC1 to PC3 are stacked in the direction from the semiconductor substrate toward the microlens has been described, but the number of photoelectric conversion units is not limited to three, and may be two or four. It may be more than one.
また、本実施形態では、最下層の光電変換部のみから位相差検出用信号を得る場合を例示したが、その他の層からも位相差検出用信号を取得しても良い。ただし、位相差検出を行うためには、入射した光が光電変換層３０５の対向電極３０７側の界面もしくは光電変換層３０５の内部に焦点を結ぶようにマイクロレンズが設計されることが好ましい。そのため、マイクロレンズに最も近い光電変換部を用いて位相差検出用信号を取得することは難しいので、マイクロレンズに最も近い光電変換部を除く光電変換部から位相差検出用信号を取得用にすることが好ましい。
Further, in the present embodiment, the case where the phase difference detection signal is obtained only from the photoelectric conversion unit of the lowermost layer is illustrated, but the phase difference detection signal may be obtained from other layers. However, in order to detect the phase difference, it is preferable that the microlens is designed so that the incident light is focused on the interface of the
本実施形態においても、画素が互いに独立に制御される２個の対向電極３０７を備えることにより、この画素を撮像用画素としても位相差検出用画素としても用いることができる。このようにすることで、特許文献１とは異なり、位相差検出用画素の位置を動的に変更することが可能となる。さらに、特許文献１に記載の構造では、位相差検出用画素の一部を覆うように遮光膜を設けていたために、撮像用画素とでは光学的な特性が異なるおそれがあった。これに対して、本実施形態に係る画素によれば、位相差検出用画素として用いられる画素も、撮像用画素として用いられる画素も光学的な特性を同等にできるという利点がある。
Also in this embodiment, by providing the two
（第８の実施形態）
図３２に、本実施形態に係る画素の断面構造を示す。図２６との違いは、積層された３個の光電変換部に対して、１個の信号読み出し回路が設けられた点にある。
(Eighth Embodiment)
FIG. 32 shows a cross-sectional structure of the pixel according to this embodiment. The difference from FIG. 26 is that one signal read circuit is provided for the three stacked photoelectric conversion units.
図３３に本実施形態に係る信号読み出し回路の等価回路図を示す。図３３（ａ）は、図２７の信号読み出し回路と類似の回路で、複数の光電変換部ＰＣ１〜ＰＣ３に対して、共通の増幅トランジスタ４０３が設けられている点で図２７の信号読み出し回路と相違する。図３３（ｂ）は、図２９の信号読み出し回路と類似の回路で、複数の光電変換部ＰＣ１〜ＰＣ３に対して、共通の増幅トランジスタ４０３が設けられている点で図２９の信号読み出し回路と相違する。このように構成することで、第７の実施形態で説明した構成に比べて信号読み出し回路の規模を低減することができるので、画素アレイの多画素化ならびに画素の微細化に有利である。
FIG. 33 shows an equivalent circuit diagram of the signal reading circuit according to the present embodiment. FIG. 33A is a circuit similar to the signal reading circuit of FIG. 27, and is similar to the signal reading circuit of FIG. 27 in that a
図３４は、信号読み出し回路４００として、図３３（ａ）に示した構成を用いた場合に、３層の光電変換部から信号を読み出す動作を説明するためのタイミング図である。
FIG. 34 is a timing chart for explaining an operation of reading a signal from the three-layer photoelectric conversion unit when the configuration shown in FIG. 33A is used as the
まずは、光電変換部ＰＣ２に基づく信号を読み出す。時刻ｔ１に、信号ｐＳＥＬ（ｎ）、ｐＲＥＳ（ｎ）がＨレベルになり、増幅トランジスタ４０３のゲートノードＮ１がリセットされる。信号ｐＲＥＳ（ｎ）がＬレベルに変化した後、列信号処理部によって、垂直信号線１３０に出力された信号をサンプルホールドする。
First, the signal based on the photoelectric conversion unit PC2 is read. At time t1, the signals pSEL (n) and pRES (n) become H level, and the gate node N1 of the
時刻ｔ２に信号ｐＴＸ１１（ｎ）がＨレベルになり、信号ｐＴＸ１１（ｎ）がＨレベルを維持している間の時刻ｔ３に、駆動容量４０２に印加されるバイアス電圧ＶａがＨレベルになる。これにより、光電変換部ＰＣ２に蓄積された電荷に基づく信号が垂直信号線１３０に出力されるので、この信号を列信号処理部でサンプルホールドする。本実施形態においても、ノードＮ１をリセットしたことで得られる信号との差分を取ることにより、ノイズが低減された信号が得られる。
The signal pTX11 (n) becomes H level at time t2, and the bias voltage Va applied to the
時刻ｔ４から、光電変換部ＰＣ１に基づく信号の読み出しが開始する。時刻ｔ４に、信号ｐＲＥＳ（ｎ）がＨレベルになることで、ノードＮ１が再びリセットされる。これによって垂直信号線１３０に出力された信号を列信号処理部でサンプルホールドする。
From time t4, the reading of the signal based on the photoelectric conversion unit PC1 starts. At time t4, the signal pRES (n) becomes H level, and the node N1 is reset again. As a result, the signal output to the
時刻ｔ５から信号ｐＴＸ１２（ｎ）およびバイアス電圧Ｖａが順次Ｈレベルになると、光電変換部ＰＣ１ａに蓄積された電荷に基づく信号が垂直信号線１３０に出力される。垂直信号線１３０に出力された信号を列信号処理部でサンプルホールドする。
When the signal pTX12 (n) and the bias voltage Va sequentially become H level from time t5, a signal based on the charges accumulated in the photoelectric conversion unit PC1a is output to the
時刻ｔ６から信号ｐＴＸ１３（ｎ）およびバイアス電圧Ｖａが順次Ｈレベルになると、光電変換部ＰＣ１ｂに蓄積された電荷量に応じて、ノードＮ１の電位が変化する。この結果、光電変換部ＰＣ１ａおよびＰＣ１ｂに蓄積された電荷の和に基づく信号が垂直信号線１３０に出力される。垂直信号線１３０に出力された信号を列信号処理部でサンプルホールドする。先の実施例で説明したのと同様に、時刻ｔ５から時刻ｔ６までの間にサンプルホールドされた信号を位相差検出用信号として利用し、時刻ｔ６からの動作で読み出された信号を撮像用信号として利用できる。さらに、両者の差分を取ることにより、光電変換部ＰＣ１ｂに蓄積された電荷のみに基づく位相差検出用信号も得られる。
When the signal pTX13 (n) and the bias voltage Va sequentially become H level from time t6, the potential of the node N1 changes according to the amount of charge accumulated in the photoelectric conversion unit PC1b. As a result, a signal based on the sum of charges accumulated in the photoelectric conversion units PC1a and PC1b is output to the
時刻ｔ７から、光電変換部ＰＣ３に基づく信号を読み出す。この動作は、光電変換部ＰＣ２に基づく信号を読み出す動作と同様なので、説明を省略する。 From time t7, the signal based on the photoelectric conversion unit PC3 is read. This operation is the same as the operation of reading a signal based on the photoelectric conversion unit PC2, and thus the description thereof will be omitted.
以上により、積層された光電変換部ＰＣ１〜ＰＣ３から個別の信号を読み出すことができる。 As described above, individual signals can be read from the stacked photoelectric conversion units PC1 to PC3.
図３５は、信号読み出し回路４００として、図３３（ｂ）に示した構成を用いた場合に、３層の光電変換部から信号を読み出す動作を説明するためのタイミング図である。本実施形態では、各光電変換部に蓄積された電荷を対応する駆動容量に同時に転送し、その後、順次増幅トランジスタから信号を出力する。以下では、ノードＮ１に付随する容量の容量値は、各駆動容量の容量値に対して十分に小さいものとする。
FIG. 35 is a timing chart for explaining an operation of reading a signal from the three-layer photoelectric conversion unit when the configuration shown in FIG. 33B is used as the
時刻ｔ１に、信号ｐＳＥＬ（ｎ）、ｐＲＥＳ（ｎ）がＨレベルになり、増幅トランジスタ４０３のゲートノードＮ１がリセットされる。信号ｐＲＥＳ（ｎ）がＬレベルに変化した後、列信号処理部によって、垂直信号線１３０に出力された信号をサンプルホールドする。時刻ｔ１に、信号ｐＴＸ２１（ｎ）、ｐＴＸ２２（ｎ）、ｐＴＸ２３（ｎ）、ｐＴＸ２４（ｎ）もＨレベルになることから、駆動容量４０２ａ〜４０２ｄもリセットされる。
At time t1, the signals pSEL (n) and pRES (n) become H level, and the gate node N1 of the
時刻ｔ２から、信号ｐＴＸ１１（ｎ）、ｐＴＸ１２（ｎ）、ｐＴＸ１３（ｎ）、ｐＴＸ１４（ｎ）がＨレベルになり、信号ｐＴＸ１１（ｎ）、ｐＴＸ１２（ｎ）、ｐＴＸ１３（ｎ）、ｐＴＸ１４（ｎ）がＨレベルを維持している間に駆動容量へのバイアス電圧ＶａがＨレベルになることで、各光電変換部に蓄積された電荷に基づく電圧が対応する駆動容量４０２ａ〜ｄに保持される。
From time t2, the signals pTX11 (n), pTX12 (n), pTX13 (n), pTX14 (n) become H level, and the signals pTX11 (n), pTX12 (n), pTX13 (n), pTX14 (n). The bias voltage Va to the drive capacitors becomes the H level while is maintained at the H level, whereby the voltage based on the charges accumulated in each photoelectric conversion unit is held in the
その後、時刻ｔ３に信号ｐＴＸ２１（ｎ）がＨレベルになると、駆動容量４０２ａに保持された電荷に応じて、ノードＮ１の電位が変動する。この結果増幅トランジスタから出力される信号を、列信号処理部によってサンプルホールドする。これは、光電変換部ＰＣ２に基づく信号である。
After that, when the signal pTX21 (n) becomes the H level at time t3, the potential of the node N1 changes in accordance with the electric charge held in the
次に、時刻ｔ４に信号ｐＴＸ２２（ｎ）がＨレベルになると、駆動容量４０２ｂに保持された電荷に応じて、ノードＮ１の電位が変動する。この結果増幅トランジスタから出力される信号を、列信号処理部によってサンプルホールドする。これは、光電変換部ＰＣ１ａに基づく信号である。時刻ｔ４には、光電変換部ＰＣ２に基づく電荷がノードＮ１に保持されているが、ノードＮ１に付随する容量の容量値が、各駆動容量の容量値よりも十分に小さいため、信号ｐＴＸ２２（ｎ）をＨレベルにする前にノードＮ１をリセットしなくてもよい。ノードＮ１に付随する容量の容量値が、各駆動容量の容量値に対して無視できない程度に大きい場合には、信号ｐＴＸ２２をＨレベルにする前に、ノードＮ１をリセット必要がある。
Next, when the signal pTX22 (n) becomes H level at time t4, the potential of the node N1 changes in accordance with the electric charge held in the
この後、ｐＴＸ２３（ｎ）、ｐＴＸ２４（ｎ）が順次Ｈレベルになり、増幅トランジスタ４０３から出力された信号が列信号処理部によってサンプルホールドされる。
After that, pTX23 (n) and pTX24 (n) sequentially become H level, and the signal output from the
以上により、積層された光電変換部ＰＣ１〜ＰＣ３から個別の信号を読み出すことができる。 As described above, individual signals can be read from the stacked photoelectric conversion units PC1 to PC3.
なお、信号を読み出す順番は図３４および３５に示した順番に限られず、光電変換部ＰＣ１に基づく信号を、光電変換部ＰＣ２、ＰＣ３に基づく信号に先立って読み出しても良い。 The order of reading the signals is not limited to the order shown in FIGS. 34 and 35, and the signal based on the photoelectric conversion unit PC1 may be read prior to the signals based on the photoelectric conversion units PC2 and PC3.
本実施形態においても、第７の実施形態と同じく、マイクロレンズに最も近い光電変換部ＰＣ３を除く光電変換部を用いて位相差検出用信号を取得することが好ましい。また、本実施形態においても、２層あるいは４層以上の光電変換部を有する構成としても良い。 Also in the present embodiment, as in the seventh embodiment, it is preferable to acquire the phase difference detection signal by using the photoelectric conversion units except the photoelectric conversion unit PC3 closest to the microlens. Further, also in the present embodiment, a configuration having two or four or more layers of photoelectric conversion units may be adopted.
本実施形態によっても、第７の実施形態と同じ効果が得られるとともに、積層された光電変換部に蓄積された電荷の総量に基づく信号が読み出せるという利点がある。 This embodiment also has the advantages that the same effects as the seventh embodiment can be obtained and that a signal based on the total amount of charges accumulated in the stacked photoelectric conversion units can be read.
（第９の実施形態）
図３６は、撮像システムの構成例を示す図である。撮像システム８００は、例えば、光学部８１０、固体撮像素子１０００、映像信号処理部８３０、記録・通信部８４０、タイミング制御部８５０、システム制御部８６０、及び再生・表示部８７０を含む。撮像装置８２０は、固体撮像素子１０００及び映像信号処理部８３０を有する。固体撮像素子１０００は、先の各実施形態で説明した固体撮像素子が用いられる。
(Ninth Embodiment)
FIG. 36 is a diagram showing a configuration example of an image pickup system. The
レンズ等の光学系である光学部８１０は、被写体からの光を固体撮像素子１０００の、複数の画素が２次元状に配列された画素アレイ１１０に結像させ、被写体の像を形成する。固体撮像素子１０００は、タイミング制御部８５０からの信号に基づくタイミングで、画素アレイ１１０に結像された光に応じた信号を出力する。固体撮像素子１０００から出力された信号は、映像信号処理部である映像信号処理部８３０に入力され、映像信号処理部８３０が、プログラム等によって定められた方法に従って信号処理を行う。映像信号処理部８３０での処理によって得られた信号は画像データとして記録・通信部８４０に送られる。記録・通信部８４０は、画像を形成するための信号を再生・表示部８７０に送り、再生・表示部８７０に動画や静止画像を再生・表示させる。記録・通信部８４０は、また、映像信号処理部８３０からの信号を受けて、システム制御部８６０と通信を行うほか、不図示の記録媒体に、画像を形成するための信号を記録する動作も行う。
An
システム制御部８６０は、撮像システムの動作を統括的に制御するものであり、光学部８１０、タイミング制御部８５０、記録・通信部８４０、及び再生・表示部８７０の駆動を制御する。また、システム制御部８６０は、例えば記録媒体である不図示の記憶装置を備え、ここに撮像システムの動作を制御するのに必要なプログラム等が記録される。また、システム制御部８６０は、例えばユーザの操作に応じて駆動モードや感度を切り替える信号を撮像システム内に供給する。具体的な例としては、読み出す行やリセットする行の変更、電子ズームに伴う画角の変更や、電子防振に伴う画角のずらし等である。ユーザの入力に応じて撮像システムの感度を切り替えると、この切り替えに応じて固体撮像素子１０００の感度も切り替えられる。すなわち、システム制御部８６０は、撮像システム８００の感度を選択するための感度選択部としての機能を備え、選択された感度に応じて、固体撮像素子１０００の感度が切り替えられる。
The
タイミング制御部８５０は、システム制御部８６０による制御に基づいて固体撮像素子１０００及び映像信号処理部８３０の駆動タイミングを制御する。また、タイミング制御部８５０は、固体撮像素子１０００の撮影感度を設定する感度設定部としても機能しうる。
The
（その他）
第１の実施形態では、各画素が２個の画素電極３０３ａ、３０３ｂを持つことを説明した。これらの２個の画素電極３０３ａ、３０３ｂは、画素内において様々な配置として良い。図３７に、画素電極の配置例を説明するための、画素の平面模式図である。図３７において、水平方向は、画素アレイの行に沿った方向であり、それに直交する方向が画素アレイの列に沿った方向となる。
(Other)
In the first embodiment, it has been described that each pixel has two
図３７（ａ）は、画素電極３０３ａ、３０３ｂが、行に沿った方向に配置される例である。
FIG. 37A is an example in which the
図３７（ｂ）は、画素電極３０３ａ、３０３ｂが、列に沿った方向に配置される例である。
FIG. 37B is an example in which the
図３７（ｃ）は、画素電極３０３ａ、３０３ｂが、行に沿った方向および列に沿った方向に対して４５°の角度をなす方向に沿って配置される例である。
FIG. 37C is an example in which the
図３７（ａ）〜（ｃ）のような画素を複数備えることで、画素アレイにおける複数の方向に沿って位相差検出を行える。例えば、図３７（ａ）に示した画素を複数個、列に沿った方向に配置し、図３７（ｂ）に示した画素を複数個、行に沿った方向に配置することで、撮像面内の縦方向と横方向とで位相差検出を実現できる。デジタルカメラのような撮像システムにおいては、一方向のみの位相差検出ではなく、複数の方向の位相差検出が求められるので、特に有用である。 By providing a plurality of pixels as shown in FIGS. 37A to 37C, phase difference detection can be performed along a plurality of directions in the pixel array. For example, by arranging a plurality of pixels shown in FIG. 37A in a direction along a column and arranging a plurality of pixels shown in FIG. 37B in a direction along a row, The phase difference can be detected in the vertical and horizontal directions. In an imaging system such as a digital camera, phase difference detection in a plurality of directions is required instead of phase difference detection in only one direction, which is particularly useful.
図３７（ｄ）、（ｅ）に、画素電極３０３を３個以上備える場合の構成例を示す。
37D and 37E show configuration examples in the case where three or
図３７（ｄ）は、４個の画素電極を有し、それらを２行×２列に配置した例である。各画素電極を独立に制御できるようにすることで、ある動作モードでは図３７（１）のように分けて用い、別の動作モードでは図３７（ｂ）のように動作させることができる。つまり、位相差検出の方向を動的に切り替えることが可能となる。 FIG. 37D is an example in which there are four pixel electrodes and they are arranged in 2 rows × 2 columns. By making it possible to control each pixel electrode independently, it is possible to separately use as shown in FIG. 37 (1) in one operation mode and to operate as shown in FIG. 37 (b) in another operation mode. That is, the direction of phase difference detection can be dynamically switched.
図３７（ｅ）も同様に、同時に動作させる画素電極の組を動的に切り替えることができる。 Similarly, in FIG. 37E, the set of pixel electrodes to be operated simultaneously can be dynamically switched.
ここでは画素電極について説明したが、対向電極も図３７に示したのと同様に設けることで、同様の効果が得られる。 Although the pixel electrode has been described here, the same effect can be obtained by providing the counter electrode in the same manner as shown in FIG.
また、上述の各実施形態において、同一の画素に含まれる複数の光電変換部に対して、光電変換層が連続している、つまり、共通に設けられている例を説明した。光電変換層を絶縁性部材あるいは遮光部材の少なくとも一方を含んで成る光電変換層分離部によって分離しても良い。これによって、位相差検出の精度を向上できる。 Further, in each of the above-described embodiments, the example in which the photoelectric conversion layers are continuous, that is, the photoelectric conversion layers are commonly provided for the plurality of photoelectric conversion units included in the same pixel has been described. The photoelectric conversion layer may be separated by a photoelectric conversion layer separation section including at least one of an insulating member and a light shielding member. Thereby, the accuracy of phase difference detection can be improved.
同様に隣接する画素の光電変換層を絶縁性部材あるいは遮光部材の少なくとも一方を含んで成る光電変換層分離部によって分離しても良い。 Similarly, the photoelectric conversion layers of adjacent pixels may be separated by a photoelectric conversion layer separation section including at least one of an insulating member and a light shielding member.
また、各画素に設けられるマイクロレンズの形状は同一でなくともよい。例えば、画素アレイ１１０の中心から遠い位置にある画素ほど、画素への光の入射角度が半導体基板に対して平行に近づくので、均一な光を固体撮像素子に照射しても、得られる信号レベルは画素アレイの中心に近いほど高くなる。この点を考慮して、マイクロレンズの形状を変えることにより、一様な入射光に対して均一な信号が得られるようにすることができる。より具体的には、マイクロレンズどうしの曲率を変えたり、断面形状を異ならせたりすることが考えられる。
Further, the shape of the microlenses provided in each pixel may not be the same. For example, a pixel located farther from the center of the
上述した各実施形態は、例示的なものに過ぎず、本発明の思想から逸脱しない範囲で変更を加えることができる。例えば、各実施形態を互いに組み合わせてもよい。 The above-described respective embodiments are merely examples, and changes can be made without departing from the concept of the present invention. For example, the respective embodiments may be combined with each other.
１０００ 固体撮像素子
１００ 画素
３０３ 画素電極
３０５ 光電変換層
３０７ 対向電極
３０９ マイクロレンズ層
４００ 信号読み出し回路
1000 solid-
Claims (14)
複数の画素電極と、前記複数の画素電極の上に設けられた光電変換層と、前記光電変換層を前記複数の画素電極とで挟むように設けられた対向電極と、を含む光電変換部と、平面視で前記複数の画素電極と重なる１つのマイクロレンズと、
基板に設けられた回路と、
前記光電変換部から前記回路までの間の電気経路に設けられた容量と、
前記複数の画素電極と前記基板との間に設けられた第１の配線層と、
前記第１の配線層と前記基板との間に設けられた第２の配線層と、を有し、
前記容量は、
前記第１の配線層に設けられた第１の配線と、
前記第２の配線層に設けられ、平面視で前記第１の配線と重なる第２の配線と、
前記第１の配線と前記第２の配線との間に形成された第１の絶縁層により構成されることを特徴とする光電変換素子。 A photoelectric conversion element,
A photoelectric conversion unit including a plurality of pixel electrodes, a photoelectric conversion layer provided on the plurality of pixel electrodes, and a counter electrode provided so as to sandwich the photoelectric conversion layer between the plurality of pixel electrodes, and A microlens that overlaps the plurality of pixel electrodes in plan view,
A circuit provided on the board,
A capacitor provided in an electric path from the photoelectric conversion unit to the circuit,
A first wiring layer provided between the plurality of pixel electrodes and the substrate;
A second wiring layer provided between the first wiring layer and the substrate,
The capacity is
A first wiring provided in the first wiring layer;
A second wiring provided in the second wiring layer and overlapping the first wiring in plan view;
A photoelectric conversion element comprising a first insulating layer formed between the first wiring and the second wiring.
前記第３の配線層が有する第３の配線と、前記第２の配線は、第４の配線で電気的に接続されており、
前記基板の主面に対して交差する方向の前記第４の配線の長さよりも、前記第１の絶縁層の厚さが薄いことを特徴とする請求項１に記載の光電変換素子。 A third wiring layer provided between the second wiring layer and the substrate,
The third wiring of the third wiring layer and the second wiring are electrically connected by a fourth wiring,
The photoelectric conversion element according to claim 1, wherein the thickness of the first insulating layer is smaller than the length of the fourth wiring in the direction intersecting with the main surface of the substrate.
前記増幅トランジスタのゲートと、前記第１の配線とが電気的に接続していることを特徴とする請求項１または２に記載の光電変換素子。 The circuit is an amplification transistor,
The photoelectric conversion element according to claim 1, wherein the gate of the amplification transistor and the first wiring are electrically connected.
前記増幅トランジスタは、第１の増幅トランジスタからなり、
前記第１の増幅トランジスタに、前記第１の画素電極と前記第２の画素電極から出力される信号が入力されるように構成されていることを特徴とする請求項３に記載の光電変換素子。 The plurality of pixel electrodes has a first pixel electrode and a second pixel electrode,
The amplifying transistor comprises a first amplifying transistor,
The photoelectric conversion element according to claim 3, wherein the first amplification transistor is configured to receive signals output from the first pixel electrode and the second pixel electrode. ..
第１の光電変換部は、第１の画素電極と第２の画素電極を有し、
第２の光電変換部は、第３の画素電極と第４の画素電極を有し、
平面視において、前記第２の画素電極と前記第３の画素電極との間に遮光膜を持つことを特徴とする請求項１から７のいずれかに記載の光電変換素子。 Having a plurality of the photoelectric conversion units,
The first photoelectric conversion unit has a first pixel electrode and a second pixel electrode,
The second photoelectric conversion unit has a third pixel electrode and a fourth pixel electrode,
The photoelectric conversion element according to claim 1, further comprising a light-shielding film between the second pixel electrode and the third pixel electrode in a plan view.
前記複数の画素に像を形成する光学系と、
前記光電変換素子から出力された信号を処理して画像データを生成する映像信号処理部と、を備えたことを特徴とする撮像システム。 A photoelectric conversion element according to any one of claims 1 to 13,
An optical system for forming an image on the plurality of pixels,
An image pickup system, comprising: a video signal processing unit that processes a signal output from the photoelectric conversion element to generate image data.
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