JP2020068405A - High frequency amplifier - Google Patents
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- 239000003990 capacitor Substances 0.000 claims description 35
- 238000001514 detection method Methods 0.000 claims description 16
- 230000003321 amplification Effects 0.000 claims description 11
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 11
- 238000003860 storage Methods 0.000 claims description 8
- 230000008859 change Effects 0.000 claims description 6
- 102100036285 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Human genes 0.000 claims description 4
- 101000875403 Homo sapiens 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Proteins 0.000 claims description 4
- 238000004804 winding Methods 0.000 claims description 4
- 238000000034 method Methods 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 16
- 238000009826 distribution Methods 0.000 description 13
- 230000007423 decrease Effects 0.000 description 10
- 230000010355 oscillation Effects 0.000 description 9
- 230000005540 biological transmission Effects 0.000 description 8
- 230000007613 environmental effect Effects 0.000 description 6
- 230000006870 function Effects 0.000 description 6
- 230000009471 action Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 101100281682 Danio rerio fsta gene Proteins 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
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Abstract
Description
本発明は、高周波アンプに関する。 The present invention relates to a high frequency amplifier.
高周波アンプは、様々な回路トポロジを用いて開発されている。例えば、高周波アンプがＭＯＳＦＥＴによるソース接地回路により構成され、その直流電源端子側にインダクタ負荷を接続した開ループ回路により構成される場合がある。このような回路の場合、直流電源電圧がインダクタ負荷を通じてＭＯＳＦＥＴのドレイン出力端子に印加されるため、出力電圧はこの直流電源電圧を基準として振動する。このため、ＭＯＳＦＥＴのドレインソース間には直流電源電圧を超える高電圧が印加されてしまう。直流電源電圧が高くなればなるほどＭＯＳＦＥＴの寿命は短くなりやすい。また高周波アンプは、その出力振幅がスペックを超えすぎると、消費電流が大きくなってしまう。 High frequency amplifiers have been developed using various circuit topologies. For example, the high frequency amplifier may be composed of a grounded source circuit composed of a MOSFET and an open loop circuit in which an inductor load is connected to the DC power supply terminal side. In the case of such a circuit, since the DC power supply voltage is applied to the drain output terminal of the MOSFET through the inductor load, the output voltage oscillates with this DC power supply voltage as a reference. Therefore, a high voltage exceeding the DC power supply voltage is applied between the drain and source of the MOSFET. The higher the DC power supply voltage, the shorter the life of the MOSFET tends to be. Moreover, if the output amplitude of the high-frequency amplifier exceeds the specifications, the current consumption increases.
また高周波アンプは、その内部に寄生容量を生じる。このため高周波アンプは、この寄生容量及びインダクタ負荷のインダクタンスにより定まる周波数特性を備える。高周波アンプを設計するときには、この周波数特性のピーク周波数を必要な周波数帯域に収めるように設計する。しかし実際には設計によるピーク周波数と実測によるピーク周波数とがずれてしまう場合がある。この場合何度も試作する必要を生じコストアップにつながる。 Further, the high frequency amplifier produces a parasitic capacitance inside thereof. Therefore, the high frequency amplifier has frequency characteristics determined by the parasitic capacitance and the inductance of the inductor load. When designing a high-frequency amplifier, design it so that the peak frequency of this frequency characteristic falls within the required frequency band. However, in reality, the peak frequency of the design and the peak frequency of the actual measurement may deviate from each other. In this case, it is necessary to make a prototype many times, which leads to an increase in cost.
例えば、高周波アンプの利得を一定に制御するためには、ＰＶＴ（Process, Voltage, Temperature）の例えば少なくとも一つ以上の要因に基づくばらつきに応じて、ルックアップテーブルなど各種要因との関係を示すメモリ等を別途用意しなくてはならない。このような場合、複雑な制御方式を用いることが必要となる。 For example, in order to control the gain of the high-frequency amplifier to be constant, a memory showing a relationship with various factors such as a look-up table according to variations in PVT (Process, Voltage, Temperature) based on, for example, at least one factor. Etc. must be prepared separately. In such a case, it is necessary to use a complicated control method.
本発明の目的は、寿命を極力長くしつつコストを抑制し、さらに複雑な制御方式を用いることなく利得を一定に保つことを可能にした高周波アンプを提供することにある。 It is an object of the present invention to provide a high frequency amplifier which has a long life as much as possible, suppresses cost, and can maintain a constant gain without using a complicated control method.
請求項１記載の発明は、高周波入力電圧を増幅する高周波アンプ部（２）と、高周波アンプ部の高周波出力電圧振幅を一定に負帰還制御する負帰還部（３）と、を備える。負帰還部は、高周波アンプ部の高周波出力電圧振幅の増加に対し単調増加する電圧を検出する電圧振幅検出器（９）と、電圧振幅検出器の検出電圧と一定の参照電圧（ＶREF）とを比較するオペアンプ（１２）を有する主帰還部（１３）とを備え、主帰還部はオペアンプの出力に応じた制御電圧を高周波アンプ部に帰還する。 The invention according to claim 1 includes a high frequency amplifier section (2) for amplifying a high frequency input voltage, and a negative feedback section (3) for constant negative feedback control of the high frequency output voltage amplitude of the high frequency amplifier section. The negative feedback unit includes a voltage amplitude detector (9) that detects a voltage that monotonically increases with an increase in the high frequency output voltage amplitude of the high frequency amplifier unit, a detection voltage of the voltage amplitude detector, and a constant reference voltage (VREF). A main feedback section (13) having an operational amplifier (12) to be compared is provided, and the main feedback section feeds back a control voltage according to the output of the operational amplifier to the high frequency amplifier section.
電圧振幅検出器の検出電圧が、オペアンプのイマジナリショートの作用から一定の参照電圧に収束する。このため、高周波アンプの高周波出力電圧振幅を一定に制御できる。請求項１の回路構成によれば、高周波出力電圧振幅を一定に制御できるため、目標周波数帯域において概ねフラットな目標振幅特性を得ることができる。このため、何度も試作を繰り返す必要がなくなりコストを抑制できる。また高周波アンプの出力振幅が必要以上に大きくならないため高周波アンプ１の寿命を長くできる。しかも、ルックアップテーブルなどを用意しなくても良くなり、簡易な制御方式を用いて実現できる。 The detection voltage of the voltage amplitude detector converges to a constant reference voltage due to the action of the imaginary short circuit of the operational amplifier. Therefore, the high frequency output voltage amplitude of the high frequency amplifier can be controlled to be constant. According to the circuit configuration of the first aspect, since the high frequency output voltage amplitude can be controlled to be constant, it is possible to obtain a substantially flat target amplitude characteristic in the target frequency band. Therefore, it is not necessary to repeat the trial production many times, and the cost can be suppressed. Further, since the output amplitude of the high frequency amplifier does not become larger than necessary, the life of the high frequency amplifier 1 can be extended. Moreover, it is not necessary to prepare a look-up table or the like, which can be realized by using a simple control method.
以下、高周波アンプの幾つかの実施形態について図面を参照しながら説明する。 Hereinafter, some embodiments of the high frequency amplifier will be described with reference to the drawings.
（第１実施形態）
図１に示す高周波アンプ１は、高周波アンプ部２、及び負帰還部３を備える。高周波アンプ部２は、複数のトランス４〜７、及び複数の差動アンプ８〜１０を図示形態に備える。負帰還部３は、電圧振幅検出器(Voltage Amplitude Detector)１１と、オペアンプ１２を有する主帰還部１３とを備える。この負帰還部３は、主帰還部１３を用いて高周波アンプ部２の高周波出力電圧振幅を一定に負帰還制御する。
(First embodiment)
The high frequency amplifier 1 shown in FIG. 1 includes a high
図１に示すように、差動入力端子ＩＮから差動出力端子ＯＵＴにかけて、第１トランス４、第１差動アンプ８、第２トランス５、第２差動アンプ９、第３トランス６、第３差動アンプ１０、及び第４トランス７が縦続接続されている。以下、差動出力端子ＯＵＴの正相側の出力端子を正相出力端子ＯＵＴａと称し、差動出力端子ＯＵＴの逆相側の出力端子を逆相出力端子ＯＵＴｂと称する。
As shown in FIG. 1, from the differential input terminal IN to the differential output terminal OUT, the
各差動アンプ８〜１０は、図２に示すように、その差動入力段に一対のｎチャネル型のＭＯＳＦＥＴ＿Ｍ１ａ、Ｍ１ｂを備えたソース接地回路により構成される。ＭＯＳＦＥＴ＿Ｍ１ａ、Ｍ１ｂは、それぞれ第１ＭＯＳＦＥＴ相当の構成である。この差動アンプ８〜１０は、それぞれ電圧電流変換するトランスコンダクタンスアンプによるものである。
As shown in FIG. 2, each of the
第１差動アンプ８のＭＯＳＦＥＴ＿Ｍ１ａ、Ｍ１ｂの各ドレインは、第２トランス５の一次側に接続されている。第２差動アンプ９のＭＯＳＦＥＴ＿Ｍ１ａ、Ｍ１ｂの各ドレインは、第３トランス６の一次側に接続されている。第３差動アンプ１０のＭＯＳＦＥＴ＿Ｍ１ａ、Ｍ１ｂの各ドレインは第３トランス７の一次側に接続されている。第２トランス５、第３トランス６、第４トランス７には、センタタップが設けられており、このセンタタップから直流の電源電圧ＶＤＤが印加される。
電源電圧ＶＤＤは、各差動アンプ８〜１０を構成するＭＯＳＦＥＴ＿Ｍ１ａ、Ｍ１ｂの各ドレインに印加される。これにより、差動アンプ８〜１０はこの電源電圧ＶＤＤの供給を受けて動作でき、高周波アンプ部２は、差動入力端子ＩＮに高周波電圧を入力すると、高周波入力電圧を増幅し差動出力端子ＯＵＴから出力する。
なお、各差動アンプ８〜１０は、一方のＭＯＳＦＥＴ＿Ｍ１ａのドレインと他方のＭＯＳＦＥＴ＿Ｍ１ｂのゲートとの間、他方のＭＯＳＦＥＴ＿Ｍ１ｂのドレインと一方のＭＯＳＦＥＴ＿Ｍ１ａのゲートとの間、に図示しないコンデンサをクロスカップル接続して構成しても良いし、ＭＯＳＦＥＴ＿Ｍ１ａ、Ｍ１ｂのソース共通接続点とグランドとの間に定電流源を接続して構成しても良い。
The drains of the MOSFETs M1a and M1b of the first
The power supply voltage VDD is applied to the drains of the MOSFETs M1a and M1b that form the
In each of the
逆相出力端子ＯＵＴｂには電圧振幅検出器１１が接続されている。電圧振幅検出器１１は、図３に示すように入力される高周波電圧の振幅の増加に対して単調増加する出力直流電圧を検出する特性を示す。このため電圧振幅検出器１１は、高周波アンプ部２の高周波出力電圧振幅の増加に対し単調増加する直流電圧を検出できる。
The
また図１に示すように、負帰還部３は、電圧振幅検出器１１の後段に位相補償回路１４を備える。位相補償回路１４は、コンデンサＣｐ及び抵抗Ｒｐを図示形態に接続して構成され、電圧振幅検出器１１の検出出力の位相を調整しオペアンプ１２の入力に出力する。この位相補償回路１４は、負帰還制御ループの発振防止を図るために設けられる。またコンデンサＣｐ及び抵抗Ｒｐはローパスフィルタとしても設けられる。また電圧振幅検出器１１とオペアンプ１２との間には、コンデンサＣ２が電圧リップルを抑制するために設けられている。
Further, as shown in FIG. 1, the
主帰還部１３は、オペアンプ１２、インバータ１６、及びチョーク抵抗Ｒｃ１〜Ｒｃ３を主に備える。オペアンプ１２は、電圧振幅検出器１１の後段に接続されている。オペアンプ１２は、電圧振幅検出器１１の検出電圧を非反転入力端子に入力すると共に、一定の参照電圧ＶREFを反転入力端子に入力して比較結果を出力する。
The
位相補償回路１５がオペアンプ１２の後段に接続されている。位相補償回路１５は、コンデンサＣｐｄ及び抵抗Ｒｐｄを図示形態に接続して構成され、オペアンプ１２の出力の位相を変化させる。またコンデンサＣｐｄ及び抵抗Ｒｐｄはローパスフィルタとしても設けられる。位相補償回路１５は、負帰還制御ループの発振防止のために設けられている。またオペアンプ１２とインバータ１６との間には、コンデンサＣ２ｄが電圧リップルを抑制するために設けられている。
The
インバータ１６は、ｐチャネルＭＯＳＦＥＴ＿Ｍ２により構成され、オペアンプ１２のＤＣ出力の変化を反転するために設けられる。電源電圧ＶＤＤの供給端子とグランドとの間には、ＭＯＳＦＥＴ＿Ｍ２のソースドレイン間と、ダイオード接続されたｎチャネルＭＯＳＦＥＴ＿Ｍ３とが直列接続されている。
The
第２トランス５、第３トランス６、第４トランス７の二次側にはセンタタップが設けられており、このセンタタップにはそれぞれチョーク抵抗Ｒｃ１〜Ｒｃ３の一端が接続されており、このチョーク抵抗Ｒｃ１〜Ｒｃ３の他端は共通接続されている。そして、ＭＯＳＦＥＴ＿Ｍ２のドレインが、チョーク抵抗Ｒｃ１〜Ｒｃ３の共通接続点に接続されている。これにより、インバータ１６の出力電圧は、チョーク抵抗Ｒｃ１〜Ｒｃ３を通じて各差動アンプ８〜１０の入力段のＭＯＳＦＥＴ＿Ｍ１ａ、Ｍ１ｂのゲートに入力される。このようにして負帰還部３が構成されている。
A center tap is provided on the secondary side of the
次に、高周波アンプ１の過渡的な動作を説明する。差動入力端子ＩＮには高周波電圧が入力される。第１トランス４、第２トランス５、第３トランス６、第４トランス７は、それぞれに入力される高周波電圧を電圧変換し、第１差動アンプ８、第２差動アンプ９、第３差動アンプ１０は入力される高周波電圧を増幅する。
Next, the transient operation of the high frequency amplifier 1 will be described. A high frequency voltage is input to the differential input terminal IN. The
このため、差動入力端子ＩＮに入力される高周波電圧の振幅が大きくなると、差動出力端子ＯＵＴの高周波出力電圧振幅も大きくなる。このとき、逆相出力端子ＯＵＴｂの高周波出力電圧振幅も大きくなるため、電圧振幅検出器１１の出力直流電圧も大きくなる。
電圧振幅検出器１１の出力直流電圧が大きくなると、オペアンプ１２の出力電圧も大きくなる。するとインバータ１６を構成するＭＯＳＦＥＴ＿Ｍ２のゲート電圧が大きくなる。ＭＯＳＦＥＴ＿Ｍ２のゲートソース間電圧が小さくなるため、ＭＯＳＦＥＴ＿Ｍ２のドレイン電圧も小さくなる。このため、制御電圧Ｖcntlとしてのバイアス電圧ＶＧは小さくなり、第１〜第３トランス４〜６の二次側のセンタタップに入力される電圧も小さくなる。
Therefore, when the amplitude of the high frequency voltage input to the differential input terminal IN increases, the amplitude of the high frequency output voltage of the differential output terminal OUT also increases. At this time, the high frequency output voltage amplitude of the negative phase output terminal OUTb also increases, and the output DC voltage of the
When the output DC voltage of the
前述したように、差動アンプ８〜１０はその入力段にＭＯＳＦＥＴ＿Ｍ１ａ、Ｍ１ｂを備える。このため、入力段のＭＯＳＦＥＴ＿Ｍ１ａ、Ｍ１ｂのゲートに入力されるバイアス電圧ＶＧが小さくなる。差動アンプ８〜１０の各利得が下がるため、全体の高周波アンプ１の利得が下がり、差動出力端子ＯＵＴの高周波出力電圧振幅も小さくなる。この結果、差動出力端子ＯＵＴの高周波出力電圧振幅を一定に保つことができる。
As described above, the
逆に、差動入力端子ＩＮに入力される高周波電圧の振幅が小さくなると、高周波アンプ部２が差動出力端子ＯＵＴの高周波出力電圧振幅も小さくなる。このとき、逆相出力端子ＯＵＴｂの高周波出力電圧振幅も小さくなるため、電圧振幅検出器１１の出力直流電圧も減少する。電圧振幅検出器１１の出力直流電圧が小さくなると、オペアンプ１２の出力電圧も小さくなる。このため、インバータ１６を構成するＭＯＳＦＥＴ＿Ｍ２のゲート電圧が小さくなる。ＭＯＳＦＥＴ＿Ｍ２のゲートソース間電圧が大きくなるため、ＭＯＳＦＥＴ＿Ｍ２のドレイン電圧が大きくなる。このためバイアス電圧ＶＧも大きくなり、第１〜第３トランス４〜６の各センタタップに印加される電圧も大きくなる。
Conversely, when the amplitude of the high frequency voltage input to the differential input terminal IN decreases, the high frequency output voltage amplitude of the high
この結果、差動アンプ８〜１０の入力段のＭＯＳＦＥＴ＿Ｍ１ａ、Ｍ１ｂに印加されるバイアス電圧ＶＧも大きくなる。差動アンプ８〜１０の利得が大きくなり、高周波アンプ１の利得も大きくなる。差動出力端子ＯＵＴの高周波出力電圧振幅も大きくなる。
As a result, the bias voltage VG applied to the MOSFET_M1a and M1b in the input stage of the
このため、差動入力端子ＩＮに入力される高周波電圧が大きくなれば高周波アンプ１の利得を小さくできると共に、差動入力端子ＩＮに入力される高周波電圧が小さくなれば高周波アンプ１の利得を大きくできる。 Therefore, the gain of the high frequency amplifier 1 can be reduced as the high frequency voltage input to the differential input terminal IN increases, and the gain of the high frequency amplifier 1 can be increased as the high frequency voltage input to the differential input terminal IN decreases. it can.
この負帰還動作は、オペアンプ１２のイマジナリショートの作用により電圧振幅検出器１１の検出電圧が一定の参照電圧ＶREFにセトリングするまで繰り返される。この結果、差動出力端子ＯＵＴの高周波出力電圧振幅を一定に保つことができる。この高周波アンプ１は負帰還動作するため、その信号伝達経路途中にインパルスノイズが加わったとしても、高周波アンプ１はインパルスノイズの影響により発振することはない。
This negative feedback operation is repeated until the detection voltage of the
次に、環境温度の変化に伴う各部の電圧変化を説明する。一般に、環境温度が変化すると高周波アンプ部２の高周波出力電圧振幅も変化する。例えば、負帰還部３を設けていない開ループ構成の場合、環境温度が上昇すると高周波アンプ部２の高周波出力電圧振幅も大幅に低下する。
Next, a change in voltage of each part due to a change in environmental temperature will be described. Generally, when the environmental temperature changes, the high frequency output voltage amplitude of the high
これに対し、本実施形態の場合、環境温度が上昇したとしても、負帰還部３は、オペアンプ１２のイマジナリショートの作用により入力電圧を一定の参照電圧ＶREFに保持するように制御するため、高周波アンプ１の出力振幅を一定に保つことができる。
On the other hand, in the case of the present embodiment, even if the environmental temperature rises, the
なお、環境温度が極端に上昇すれば、差動アンプ８〜１０のゲインがわずかに下降し、電圧振幅検出器１１の出力もわずかに低下し、オペアンプ１２の入力電圧もわずかに低下する。しかし、オペアンプ１２の直流ゲインに応じてインバータ１６の出力電圧も上がるため、各差動アンプ８〜１０の入力段のＭＯＳＦＥＴ＿Ｍ１ａ、Ｍ１ｂのバイアス電圧ＶＧを上げることができる。これにより、各差動アンプ８〜１０のゲインを大きくでき負帰還制御できる。この結果、環境温度が変化したとしても高周波アンプ１の出力振幅を一定に制御できる。
When the environmental temperature rises extremely, the gains of the
図１の構成において、負帰還部３を設けることなく高周波アンプ部２だけ構成し、第１トランス４、第２トランス５、第３トランス６の二次側のセンタタップに固定的なバイアス電圧ＶＧを印加した場合には負帰還動作しないことになる。このような開ループ回路構成の場合、図４に周波数特性を示すように、高周波アンプ部２の出力電圧振幅の周波数依存特性は、あるピーク周波数を中心とした山形になり、目標周波数帯域（Target Frequency Band）において目標振幅（Target Amplitude）を超えると共に耐圧（Voltage Limit）をも超えてしまう。
これに対し、本実施形態の高周波アンプ１は、図５に周波数特性を示すように、目標周波数帯域において概ねフラットな目標振幅の特性を示すことになる。これにより、高周波アンプ１は、たとえ差動アンプ８〜１０の利得のピーク周波数がずれたとしても、このずれの影響を吸収できる。また高周波アンプ１の出力振幅が必要以上に大きくならないため、高周波アンプ１の寿命を長くできる。
In the configuration of FIG. 1, only the high-
On the other hand, the high frequency amplifier 1 of the present embodiment exhibits a substantially flat target amplitude characteristic in the target frequency band, as shown in the frequency characteristic in FIG. Thereby, even if the peak frequency of the gain of the
本実施形態によれば、電圧振幅検出器１１の検出電圧がオペアンプ１２のイマジナリショートの作用から一定の参照電圧ＶREFに収束するため、高周波アンプ１の高周波出力電圧振幅を一定に制御できる。この回路構成によれば、目標周波数帯域において概ねフラットな目標振幅特性を得られるため、何度も試作を繰り返す必要がなくなりコストを抑制できる。しかも、ルックアップテーブルなどを用意しなくても良くなり簡易な制御方式により実現できる。
According to the present embodiment, the detection voltage of the
（第２実施形態）
図６の高周波アンプ２０１に示すように、第４トランス７に生じる差動電圧を検出巻線７ａにより検出し、電圧振幅検出器１１がこの検出巻線７ａを通じて振幅電圧を検出するように設けても良い。この場合、負帰還部２０３は、高周波アンプ部２により差動増幅された出力電圧振幅を一定に負帰還制御できる。
(Second embodiment)
As shown in the
（第３実施形態）
図７の高周波アンプ３０１に示すように、高周波アンプ１からインバータ１６を取り除くと共に極性を反転したオペアンプ３１２をオペアンプ１２に代えて設けても良い。オペアンプ３１２は、電圧振幅検出器１１の検出電圧を反転入力端子に入力すると共に、一定の参照電圧ＶREFを非反転入力端子に入力し比較結果を出力する。
電圧振幅検出器１１が、高周波アンプ部２の高周波出力電圧振幅を大きく検出するとオペアンプ３１２の出力が小さくなり、高周波アンプ部２の利得を小さくできる。逆に、電圧振幅検出器１１が、高周波アンプ部２の高周波出力電圧振幅を大きく検出するとオペアンプ３１２の出力が大きくなり、高周波アンプ部２の利得を大きくできる。このような構成によれば、電圧振幅検出器１１の検出電圧がオペアンプ３１２のイマジナリショートの作用から一定の参照電圧ＶREFに収束するため、高周波アンプ３０１の高周波出力電圧振幅を一定に制御できる。この結果、第１実施形態と同様の効果を奏する。
(Third Embodiment)
As shown in the high-
When the
なお、後述の第６、第７実施形態に示すように、ホールドキャパシタＣｈを設けても良いし、ボルテージフォロワ４０を設けても良い。本形態に第６、第７実施形態の構成を適用するときには、オペアンプ３１２の出力電圧をホールドするホールドキャパシタＣｈを設けると良い。さらにホールドキャパシタＣｈの後段にボルテージフォロワ４０を設け、ボルテージフォロワ４０がバイアス電圧ＶＧを出力するように構成しても良い。
A hold capacitor Ch may be provided, or a
（第４実施形態）
図８に示す高周波アンプ４０１は、オペアンプ４０２に代わるオペアンプ４１２を備え、ＭＯＳＦＥＴ＿Ｍ２に代わるＭＯＳＦＥＴ＿Ｍ４０２をレベルシフト回路として備える。その他の回路構成は、前述実施形態の高周波アンプ１と同様の構成である。オペアンプ４１２は、第１直流電源電圧ＶＤＤａにより動作し、電圧振幅検出器１１の検出電圧を非反転入力端子に入力すると共に、一定の参照電圧ＶREFを反転入力端子に入力し比較結果を出力する。高周波アンプ部２の差動アンプ８〜１０は電源電圧ＶＤＤにより動作する。
(Fourth Embodiment)
The
第１直流電源電圧ＶＤＤａは電源電圧ＶＤＤと異なる電圧である。電源電圧ＶＤＤは、第２直流電源電圧相当である。第１直流電源電圧ＶＤＤａは電源電圧ＶＤＤよりも高い。第１直流電源電圧ＶＤＤａは、例えば１．８Ｖであり、電源電圧ＶＤＤは、例えば１．１Ｖである。 The first DC power supply voltage VDDa is a voltage different from the power supply voltage VDD. The power supply voltage VDD is equivalent to the second DC power supply voltage. The first DC power supply voltage VDDa is higher than the power supply voltage VDD. The first DC power supply voltage VDDa is, for example, 1.8V, and the power supply voltage VDD is, for example, 1.1V.
オペアンプ４１２の出力にはｐチャネル型のＭＯＳＦＥＴ＿Ｍ４０２のゲートが接続されている。この場合、ＭＯＳＦＥＴ＿Ｍ４０２は、そのゲート絶縁膜の膜厚として高電源電圧ＶＤＤ用の厚膜構成のものを用いると良い。
The output of the
ＭＯＳＦＥＴ＿Ｍ４０２は、オペアンプ４１２の出力電圧をゲートに入力すると、電源電圧ＶＤＤに適合した電圧にレベルシフトし、ＭＯＳＦＥＴ＿Ｍ４０２のドレイン電圧をバイアス電圧ＶＧとして出力する。
When the output voltage of the
図９には、入力段ＭＯＳＦＥＴ＿Ｍ１ａ、Ｍ１ｂのゲートのバイアス電圧ＶＧの変化に対する差動アンプ８〜１０の電圧増幅度Ａｖの変化を模式的に示している。図９に示すように、バイアス電圧ＶＧが上昇すると電圧増幅度Ａｖも線形性良く増加するが、バイアス電圧ＶＧが高くなりすぎると電圧増幅度Ａｖは飽和する。高周波アンプ４０１の出力振幅を一定に保つためには、電圧増幅度Ａｖの線形性を保持可能な範囲Ｖａのバイアス電圧ＶＧを用いて差動アンプ８〜１０のＭＯＳＦＥＴ＿Ｍ１ａ、Ｍ１ｂを動作させることが望ましい。
FIG. 9 schematically shows changes in the voltage amplification degree Av of the
本実施形態では、ＭＯＳＦＥＴ＿Ｍ４０２が、オペアンプ４１２の出力電圧を差動アンプ８〜１０の動作用の電源電圧ＶＤＤに適合したレベルにレベルシフトしてバイアス電圧ＶＧとして出力する。このため、差動アンプ８〜１０の電圧増幅度Ａｖの線形性を保持可能な範囲Ｖａにバイアス電圧ＶＧを調整できる。これにより、高周波アンプ部２の電圧増幅度Ａｖの線形性を補償できる。
In the present embodiment, the MOSFET_M 402 level-shifts the output voltage of the
本実施形態によれば、ＭＯＳＦＥＴ＿Ｍ２、Ｍ３が入力電圧をレベルシフトしている。このため、電源電圧ＶＤＤａ、ＶＤＤが異なる場合であっても、入力段ＭＯＳＦＥＴ＿Ｍ１ａ、Ｍ１ｂのバイアス電圧ＶＧを変更できるようになり、高周波アンプ部２の電圧増幅度Ａｖの線形性を補償できる。
According to this embodiment, the MOSFET_M2 and M3 level-shift the input voltage. Therefore, even when the power supply voltages VDDa and VDD are different, the bias voltage VG of the input stage MOSFETs M1a and M1b can be changed, and the linearity of the voltage amplification degree Av of the high
（第５実施形態）
図１０に示す高周波アンプ５０１は負帰還部５０３を備え、負帰還部５０３は主帰還部５１３を備える。この主帰還部５１３は、オペアンプ１２、ｐチャネル型のＭＯＳＦＥＴ＿Ｍ４を備える。
(Fifth Embodiment)
The
各トランス４、５、６の二次側のセンタタップには、図示しないバイアス回路から所定の直流のバイアス電圧ＶＧが印加されている。また各トランス５、６、７の一次側のセンタタップは共通接続されており、この共通接続点にはＭＯＳＦＥＴ＿Ｍ４のドレインが接続されている。ＭＯＳＦＥＴ＿Ｍ４のソースには直流の電源電圧ＶＤＤ２が供給されており、ＭＯＳＦＥＴ＿Ｍ４のゲートはオペアンプ１２の出力端子に接続されている。高周波アンプ部２の構成は第１実施形態と同様であるため説明を省略する。
A predetermined DC bias voltage VG is applied to the center taps on the secondary side of each of the
上記構成の作用効果を説明する。高周波アンプ部２の高周波出力電圧振幅が大きくなると、電圧振幅検出器１１の検出電圧も大きくなる。このため、オペアンプ１２の出力電圧も大きくなり、ＭＯＳＦＥＴ＿Ｍ４の制御電圧Ｖcntlとなるゲート電圧Ｖgaも大きくなる。この結果、ＭＯＳＦＥＴ＿Ｍ４のゲートソース間電圧を小さくでき、電源電圧ＶＤＤ１を小さく制御できる。これにより、高周波アンプ部２の高周波出力電圧振幅を小さくできる。
高周波アンプ部２の高周波出力電圧振幅が小さくなる場合には、前述と逆方向に動作するため説明を省略する。これにより負帰還部５０３は、主帰還部５１３により制御電圧Ｖcntlを帰還することで高周波アンプ部２の電源電圧ＶＤＤ１を負帰還制御でき、高周波アンプ２の高周波出力電圧振幅を一定に制御できる。
The effects of the above configuration will be described. As the high frequency output voltage amplitude of the high
When the high-frequency output voltage amplitude of the high-
本実施形態によれば、負帰還部５０３は、主帰還部５１３により制御電圧Ｖctrlを帰還することで高周波アンプ部２の電源電圧ＶＤＤ１を制御している。この結果、バイアス電圧ＶＧを負帰還制御する場合と比較して、負帰還制御ループ内に生じるノイズの影響を受けにくくできる。
According to the present embodiment, the
（第６実施形態）
図１１から図１５は、第６実施形態における説明図を示している。本実施形態ではレーダシステム２１に適用した形態を示すが、第１実施形態と異なる部分について説明する。
(Sixth Embodiment)
11 to 15 show explanatory views in the sixth embodiment. In the present embodiment, a form applied to the
図１１に示すように、レーダシステム２１は、制御器２２、及びＭＭＩＣ（Monolithic Microwave Integrated Circuit）による集積回路２３を備える。制御器２２は、ＣＰＵ２４、ＲＯＭ、ＲＡＭ等によるメモリ２５、及びインタフェース２６を備える。集積回路２３は、ＰＬＬ２８、受信部２９、周波数ダブラ２９ａ、送信部３０、デジタル部３１、インタフェース３２、及び局部信号分配増幅器３３を備える。デジタル部３１は、制御部３１ａ、レジスタ３１ｂ、及び不揮発性メモリ３１ｃを備える。
As shown in FIG. 11, the
制御器２２は、インタフェース３２を介して集積回路２３のレジスタ３１ｂに各種の制御パラメータを書込むことで、集積回路２３への指令処理及び回路制御処理を行う。この制御パラメータは、スタート周波数ｆsta及びストップ周波数ｆstoによる周波数指令値などである。
The
デジタル部３１が、制御器２２の制御指令をインタフェース３２を通じてレジスタ３１ｂに入力すると、制御部３１ａは例えば図１２又は図１３に示すようにＦＭＣＷ（Frequency Modulated Continuous Wave）方式によりある一定周期で周波数を漸増又は漸減して変化する局部発振信号をＰＬＬ２８から出力させる。
When the
図１２に示す例では、ＰＬＬ２８は、あるタイミングｔ０においてスタート周波数ｆsta1から線形的に周波数を増加させストップ周波数ｆsto1まで出力した後、周波数をスタート周波数ｆsta1にステップ的に戻す局部発振信号を出力する。
In the example illustrated in FIG. 12, the
また図１３に示す例では、ＰＬＬ２８は、あるタイミングｔ１０においてスタート周波数ｆsta2から線形的に周波数を低下させストップ周波数ｆsto2まで出力した後、周波数をスタート周波数ｆsta2にステップ的に戻す局部発振信号を出力する。以下、局部発振信号の周波数を図１２に示すように一定周期で漸増させる場合を例に挙げて説明する。
Further, in the example shown in FIG. 13, the
図１１に示すように、局部信号分配増幅器３３は複数の分配増幅器３３ａ、３３ｂを備える。局部信号分配増幅器３３の分配増幅器３３ａはＰＬＬ２８の出力を増幅し送信部３０に出力する。局部信号分配増幅器３３の分配増幅器３３ｂはＰＬＬ２８の出力を増幅し、周波数ダブラ２９ａに出力する。周波数ダブラ２９ａは、分配増幅器３３ｂにより増幅された信号の周波数を２倍して受信部２９に出力する。また、局部信号分配増幅器３３は、ＰＬＬ２８の出力を増幅した局部発振信号を集積回路２３の局部信号出力ポート２３ａを通じて外部に出力できる。
As shown in FIG. 11, the local
送信部３０は、複数の送信チャンネルTX1ch〜TXnch分だけ同一構成を備える。送信部３０は、移相器３４、周波数ダブラ３５、及び電力増幅器３６を図示形態に備える。移相器３４は、局部信号分配増幅器３３の分配増幅器３３ａにより増幅された局部発振信号の位相を調整し周波数ダブラ３５に出力する。周波数ダブラ３５は、移相器３４の出力信号の周波数を２倍し電力増幅器３６に出力する。電力増幅器３６は、周波数ダブラ３５の出力信号を電力増幅し送信アンテナＡＴａの給電点に出力する。送信アンテナＡＴａは送信波を対象物に向けて出力する。なお移相器３４は、周波数ダブラ３５の後に構成しても良い。また周波数ダブラ３５に代えて周波数を３倍にする周波数トリプラを用いて構成することも可能である。
The
他方、受信部２９は複数の受信チャンネルRX1ch〜RXmch分だけ同一構成を備える。受信部２９は、低雑音増幅器３７、ミキサ３８、中間周波数増幅器３９を図示形態に備える。低雑音増幅器３７は、受信アンテナＡＲａを通じて受信した信号を低雑音増幅し、ミキサ３８に出力する。
On the other hand, the
ミキサ３８は、低雑音増幅器３７の出力と周波数ダブラ２９ａの出力とを混合し低周波側の混合信号を中間周波数増幅器３９に出力する。中間周波数増幅器３９は、ミキサ３８の出力信号を増幅し制御器２２に出力する。
The
ＰＬＬ２８は、同一タイミングにおいて同一周波数の信号を送信部３０及び受信部２９に出力する。このため制御器２２は、周波数を漸増又は漸減する一周期の間に、送信部３０の送信周波数と受信部２９の受信周波数との周波数差により対象物との間の距離等を求めることができる。本実施形態では、このようなレーダシステム２１のうち、局部信号分配増幅器３３を構成する各分配増幅器３３ａ、３３ｂに高周波アンプ６０１を用いた形態を示す。
The
図１４に示すように、高周波アンプ６０１は、高周波アンプ部２と負帰還部６０３とにより構成され、概ね高周波アンプ１と同様の回路により構成されている。高周波アンプ６０１は、高周波アンプ１の構成の他に、切替部としてのスイッチＳＷ１と、ホールドキャパシタＣｈとを図示形態に備える。
As shown in FIG. 14, the
スイッチＳＷ１は、ＭＯＳＦＥＴ＿Ｍ２のドレインとチョーク抵抗Ｒｃ１、Ｒｃ２、Ｒｃ３との間に介在して構成されている。デジタル部３１の制御部３１ａは、スイッチＳＷ１をオン・オフ制御する。デジタル部３１の制御部３１ａが、スイッチＳＷ１をオン制御することで負帰還部６０３による高周波アンプ部２の高周波出力電圧振幅の負帰還制御機能を有効化できる。以下、負帰還制御機能を有効化したモードを閉ループモードと称する。
また、デジタル部３１の制御部３１ａは、スイッチＳＷ１をオフ制御することで負帰還部６０３による負帰還制御機能を無効化できる。以下、負帰還制御機能を無効化したモードを開ループモードと称する。
The switch SW1 is arranged between the drain of the MOSFET_M2 and the choke resistors Rc1, Rc2, Rc3. The
Further, the
ホールドキャパシタＣｈは、バイアス電圧ＶＧの供給ノードとグランドとの間に接続されている。ホールドキャパシタＣｈは、インバータ１６の出力電圧をオン状態のスイッチＳＷ１を通じて入力し、閉ループモードにて負帰還制御した制御電圧Ｖcntlを取得、保持する。このホールドキャパシタＣｈは取得部相当の構成である。
The hold capacitor Ch is connected between the supply node of the bias voltage VG and the ground. The hold capacitor Ch inputs the output voltage of the
図１５に示すように、ＰＬＬ２８が周波数の漸増を開始するタイミングｔ０の直前のタイミングｔ０ａまでレスト時間を設けている。そして、デジタル部３１の制御部３１ａはこのレスト時間の間にスイッチＳＷ１をオン制御する。これにより閉ループモードにおいて高周波アンプ６０１の高周波出力振幅を負帰還制御し、高周波出力振幅を一定に制御できる。
As shown in FIG. 15, the rest time is provided until the timing t0a immediately before the timing t0 when the
レスト時間中には、バイアス電圧ＶＧが過渡的に変動すると共に高周波アンプ６０１の高周波出力振幅も大きく変動する。しかし、オペアンプ１２のイマジナリショートの作用により、オペアンプ１２の入力電圧が参照電圧ＶREFに収束する。このため、高周波アンプ６０１の高周波出力振幅も次第に一定値に収束する。
During the rest time, the bias voltage VG transiently changes and the high frequency output amplitude of the
高周波アンプ６０１の高周波出力振幅が一定値に収束した後、制御部３１ａはタイミングｔ０ａにてスイッチＳＷ１をオフ制御することで開ループモードとする。ホールドキャパシタＣｈは、閉ループモードにて負帰還制御した制御電圧Ｖcntlを保持できる。このホールドキャパシタＣｈの保持電圧は、各差動アンプ８〜１０の入力段のＭＯＳＦＥＴ＿Ｍ１ａ、Ｍ１ｂのバイアス電圧ＶＧとして与えられる。
After the high-frequency output amplitude of the high-
例えば、閉ループモードのまま高周波アンプ６０１を動作させると、例えば電圧振幅検出器１１等からノイズを生じてしまう虞がある。この場合、後段のオペアンプ１２はこのノイズを増幅しホールドキャパシタＣｈがノイズを蓄積し、このノイズの影響によりバイアス電圧ＶＧが変化する虞がある。しかし、本実施形態における制御部３１ａは、ＰＬＬ２８が周波数の漸増を開始するタイミングｔ０の直前のタイミングｔ０ａにて開ループモードとしているため、ホールドキャパシタＣｈへの蓄積ノイズ量を制限できる。
For example, if the
そして、通常時のタイミングｔ０〜ｔ１において、制御部３１ａはＰＬＬ２８の出力を変化させ制御器２２が距離や相対速度を測定する。通常時のタイミングｔ０〜ｔ１の間、ホールドキャパシタＣｈは制御電圧Ｖcntlを保持しているため、高周波アンプ部２にバイアス電圧ＶＧを安定して与えることができる。
Then, at the normal timing t0 to t1, the
なお、ホールドキャパシタＣｈの保持電荷は時間経過すると放電される。このため、タイミングｔ１ａ以降の破線の特性Ｓａに示すように、バイアス電圧ＶＧも低下しやすい。このような場合には、制御部３１ａが、タイミングｔ１ａ以降に定期／不定期的にスイッチＳＷ１をオン制御して閉ループモードにおける制御を実行すると良い。すると図１５のタイミングｔ１ａ以降のバイアス電圧ＶＧに示すように、ホールドキャパシタＣｈにより取得、保持される制御電圧Ｖcntlをリフレッシュできる。
なお図１４に示す回路構成においては、ホールドキャパシタＣｈの蓄積電荷がチョーク抵抗Ｒｃ１〜Ｒｃ３を通じて高周波アンプ部２の内部の入力段ＭＯＳＦＥＴ＿Ｍ１ａ、Ｍ１ｂの第１ゲート絶縁膜を通じて図示しないシリコン基板内に放電される虞もある。このリーク電流の影響を無視可能な程度に構成できれば、第６実施形態の構成を採用することでコストダウンを図ることができる。
It should be noted that the charge held in the hold capacitor Ch is discharged after a lapse of time. Therefore, the bias voltage VG is likely to decrease as shown by the characteristic Sa of the broken line after the timing t1a. In such a case, the
In the circuit configuration shown in FIG. 14, the accumulated charges in the hold capacitor Ch are discharged into the silicon substrate (not shown) through the first gate insulating films of the input stage MOSFETs M1a and M1b in the high
（第７実施形態）
図１６は第７実施形態における説明図を示す。本実施形態では、第６実施形態と同一部分には同一符号を付して説明を省略し、異なる部分を説明する。
(Seventh embodiment)
FIG. 16 shows an explanatory diagram of the seventh embodiment. In the present embodiment, the same parts as those in the sixth embodiment are designated by the same reference numerals, the description thereof will be omitted, and different parts will be described.
差動アンプ８〜１０の入力段ＭＯＳＦＥＴ＿Ｍ１ａ、Ｍ１ｂの第１ゲート絶縁膜の第１膜厚が薄いと、ホールドキャパシタＣｈの保持電荷がこの第１ゲート絶縁膜を通じてシリコン基板内に流れやすくなる。このようなことが想定される場合には、図１６に示すようにボルテージフォロワ４０を設けることが望ましい。
図１６に示す高周波アンプ７０１は、ボルテージフォロワ４０を負帰還部７０３の主帰還部７１３に備える。ボルテージフォロワ４０は、ホールドキャパシタＣｈの保持電圧を入力し、バイアス電圧ＶＧを制御電圧Ｖcntlとして出力する。ボルテージフォロワ４０の入力段には、図示していないが第２ＭＯＳＦＥＴが構成されている。
When the first film thickness of the first gate insulating film of the input stage MOSFETs_M1a and M1b of the
The
ボルテージフォロワ４０の入力段の第２ＭＯＳＦＥＴの第２ゲート絶縁膜の膜厚を第２膜厚とすると、この第２膜厚を差動アンプ８〜１０の入力段ＭＯＳＦＥＴ＿Ｍ１ａ、Ｍ１ｂの第１ゲート絶縁膜の第１膜厚より厚く構成することが望ましい。すると、リーク電流が第２ゲート絶縁膜を通じて流れにくくなるため、ホールドキャパシタＣｈの電荷保持時間を長くできる。
If the film thickness of the second gate insulating film of the second MOSFET of the input stage of the
（第８実施形態）
図１７及び図１８は、第８実施形態における説明図を示している。第８実施形態は、制御電圧Ｖcntlを記憶しておき記憶された制御電圧Ｖcntlを高周波アンプ部２に帰還する形態を示す。
(Eighth Embodiment)
17 and 18 show explanatory views in the eighth embodiment. The eighth embodiment shows a mode in which the control voltage Vcntl is stored and the stored control voltage Vcntl is fed back to the high
図１７に示す高周波アンプ８０１は、高周波アンプ部２、電圧振幅検出器１１、オペアンプ１２、インバータ１６、スイッチＳＷ１、位相補償回路１４、１５に加え、デジタル制御部５１、ＡＤ変換器５２、ＤＡ変換器５３、インバータ５４、スイッチＳＷ２、ＳＷ３を図示形態に備える。ここで、高周波アンプ部２は、第１実施形態に示した第１〜第４トランス４〜７、及び第１〜第３差動アンプ８〜１０を組合せた構成を略記しており、制御電圧Ｖcntlがバイアス電圧ＶＧに対応している。
A
図１７は、閉ループモードにおける各スイッチＳＷ１〜ＳＷ３のオン・オフ状態、図１８は開ループモードにおけるスイッチＳＷ１〜ＳＷ３のオン・オフ状態を示している。デジタル制御部５１は、スイッチＳＷ３をオン・オフ制御すると共にインバータ５４を通じてスイッチＳＷ１、ＳＷ２をオン・オフ制御する。図１７に示すように、閉ループモードではスイッチＳＷ３がオフすると共にスイッチＳＷ１及びＳＷ２がオンする。図１８に示すように開ループモードではスイッチＳＷ３がオンすると共にスイッチＳＷ１及びＳＷ２がオフする。
FIG. 17 shows the on / off states of the switches SW1 to SW3 in the closed loop mode, and FIG. 18 shows the on / off states of the switches SW1 to SW3 in the open loop mode. The
これにより、図１７に示す閉ループモードでは、ＡＤ変換器５２の動作を有効化できると共にＤＡ変換器５３の動作を無効化できる。また、図１８に示す開ループモードでは、ＤＡ変換器５３の動作を有効化できると共にＡＤ変換器５２の動作を無効化できる。
As a result, in the closed loop mode shown in FIG. 17, the operation of the
また図１７に示す閉ループモードでは、デジタル制御部５１はスイッチＳＷ１をオン制御するため、高周波アンプ８０１は前述実施形態に示したような負帰還制御を実行することになる。閉ループモードでは、ＡＤ変換器５２の動作が有効化されている。このため、ＡＤ変換器５２が制御電圧Ｖcntlをアナログデジタル変換し、デジタル制御部５１はこの制御電圧Ｖcntlのデジタル値を記憶部５１ａに保持できる。
Further, in the closed loop mode shown in FIG. 17, the
また図１８に示す開ループモードでは、デジタル制御部５１がスイッチＳＷ１をオフ制御するため、高周波アンプ８０１が負帰還制御を行うことはない。開ループモードにおいて、デジタル制御部５１がスイッチＳＷ３をオン制御することでＤＡ変換器５３の動作を有効化し、記憶部５１ａに記憶された制御電圧Ｖcntlのデジタル値をＤＡ変換器５３に出力する。
In the open loop mode shown in FIG. 18, the
ＤＡ変換器５３は、記憶部５１ａに記憶された制御電圧Ｖcntlのデジタル値をアナログ変換し、高周波アンプ部２にバイアス電圧ＶＧを制御電圧Ｖcntlとして帰還できる。
The
本実施形態によれば、閉ループモードにて記憶部５１ａに制御電圧Ｖcntlのデジタル値を記憶し、開ループモードにてデジタル値をＤＡ変換器５３により制御電圧Ｖcntlとして高周波アンプ部２に出力する。この結果、たとえ電圧振幅検出器１１がノイズを発生したとしてもノイズの影響を極力排除した制御電圧Ｖcntlを高周波アンプ部２に出力できる。
According to the present embodiment, the digital value of the control voltage Vcntl is stored in the
本実施形態によれば、ホールドキャパシタＣｈ、さらにボルテージフォロワ４０を用いた回路に比較して、レスト時間を設ける必要性がなくなる。このため、時間をかけることなく制御電圧Ｖcntlを高周波アンプ部２に出力できる。
According to the present embodiment, it is not necessary to provide the rest time as compared with the circuit using the hold capacitor Ch and the
（他の実施形態）
本開示は、前述した実施形態に限定されるものではなく、種々変形して実施することができ、その要旨を逸脱しない範囲で種々の実施形態に適用可能である。例えば以下に示す変形又は拡張が可能である。位相補償回路１４、１５は何れか一方又は双方を必要に応じて設ければ良い。コンデンサＣ２、Ｃ２ｄは必要に応じて設ければ良い。
制御器２２の機能は集積回路２３に組み込んでも良い。
(Other embodiments)
The present disclosure is not limited to the above-described embodiments, can be variously modified and implemented, and can be applied to various embodiments without departing from the gist thereof. For example, the following modifications or extensions are possible. Either one or both of the
The function of the
前述実施形態に示した高周波アンプ６０１、７０１、８０１は、レーダシステム２１のうち送信部３０の周波数ダブラ３５や電力増幅器３６に用いても良いし、受信部２９の周波数ダブラ２９ａに用いても良い。すなわち送信部３０の全ての高周波アンプと、受信部２９のミキサ３８の局部発振信号入力端子を駆動する高周波アンプに用いても良い。
The
また第６〜第８実施形態では、高周波アンプ６０１、７０１、８０１を、車両用のレーダシステム２１の集積回路２３内に用いた形態を示したが、これに限るものではなく、広く適用できる。
In the sixth to eighth embodiments, the high-
前述した複数の実施形態の構成、機能を組み合わせても良い。前述実施形態の一部を、課題を解決できる限りにおいて省略した態様も実施形態と見做すことが可能である。また、特許請求の範囲に記載した文言によって特定される発明の本質を逸脱しない限度において考え得るあらゆる態様も実施形態と見做すことが可能である。 The configurations and functions of the above-described embodiments may be combined. A mode in which a part of the above-described embodiment is omitted as long as the problem can be solved can be regarded as the embodiment. Further, all possible modes can be regarded as the embodiments without departing from the essence of the invention specified by the wording recited in the claims.
本開示は、前述した実施形態に準拠して記述したが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範畴や思想範囲に入るものである。 Although the present disclosure has been described based on the above-described embodiments, it is understood that the present disclosure is not limited to the embodiments and structures. The present disclosure also includes various modifications and modifications within an equivalent range. In addition, various combinations and forms, and other combinations and forms including one element, more, or less than them are also included in the scope and concept of the present disclosure.
図面中、２は高周波アンプ部、３、２０３、３０３、４０３、５０３、６０３、７０３、８０３は負帰還部、４〜７は第１〜第４トランス、７ａは検出巻線、９は電圧振幅検出器、１２、３１２は電圧振幅検出器、１３、２１３、３１３、４１３、５１３、６１３、７１３、８１３は主帰還部、３１ａは制御部、４０はボルテージフォロワ、５１はデジタル制御部、５１ａは記憶部、Ｍ１ａ，Ｍ１ｂは第１ＭＯＳＦＥＴ、Ｃｈはホールドキャパシタ、Ｍ４０２はＭＯＳＦＥＴ（レベルシフト回路）、ＳＷ１、ＳＷ２、ＳＷ３はスイッチ（切替部）、を示す。 In the drawing, 2 is a high-frequency amplifier section, 3, 203, 303, 403, 503, 603, 703 and 803 are negative feedback sections, 4 to 7 are first to fourth transformers, 7a is a detection winding, and 9 is a voltage amplitude. Detectors, 12, 312 are voltage amplitude detectors, 13, 213, 313, 413, 513, 613, 713, 813 are main feedback units, 31a is a control unit, 40 is a voltage follower, 51 is a digital control unit, and 51a is Storage units, M1a and M1b are first MOSFETs, Ch is a hold capacitor, M402 is a MOSFET (level shift circuit), and SW1, SW2, and SW3 are switches (switching unit).
Claims (13)
前記高周波アンプ部の高周波出力電圧振幅を一定に負帰還制御する負帰還部（３；２０３；３０３；４０３；５０３；６０３；７０３；８０３）と、を備え、
前記負帰還部は、
前記高周波アンプ部の高周波出力電圧振幅の増加に対して単調増加する電圧を検出する電圧振幅検出器（１１）と、
前記電圧振幅検出器の検出電圧と一定の参照電圧（ＶREF）とを比較するオペアンプ（１２；３１２；４１２）を有する主帰還部（１３；３１３；４１３；５１３；６１３；７１３；８１３）と、を備え、
前記主帰還部は前記オペアンプの出力に応じた制御電圧（Ｖcntl）を前記高周波アンプ部に帰還する高周波アンプ。 A high frequency amplifier section (2) for amplifying a high frequency input voltage,
A negative feedback unit (3; 203; 303; 403; 503; 603; 703; 803) for controlling the high-frequency output voltage amplitude of the high-frequency amplifier unit to a constant negative feedback;
The negative feedback section is
A voltage amplitude detector (11) for detecting a voltage that monotonically increases with an increase in the high frequency output voltage amplitude of the high frequency amplifier section,
A main feedback section (13; 313; 413; 513; 613; 713; 813) having an operational amplifier (12; 312; 412) for comparing the detection voltage of the voltage amplitude detector with a constant reference voltage (VREF); Equipped with
The main feedback unit is a high frequency amplifier for feeding back a control voltage (Vcntl) according to the output of the operational amplifier to the high frequency amplifier unit.
前記負帰還部は、
前記主帰還部が前記第１ＭＯＳＦＥＴのゲートに印加するバイアス電圧（ＶＧ）を前記制御電圧として帰還することで前記高周波アンプ部の高周波出力電圧振幅を一定に負帰還制御する請求項１記載の高周波アンプ。 The high-frequency amplifier unit includes a first MOSFET (M1a, M1b) at the input stage,
The negative feedback section is
2. The high frequency amplifier according to claim 1, wherein the main feedback unit feeds back a bias voltage (VG) applied to the gate of the first MOSFET as the control voltage to control the high frequency output voltage amplitude of the high frequency amplifier unit to a constant negative feedback. .
前記主帰還部は、前記第１膜厚よりも厚い第２膜厚の第２ゲート絶縁膜を備える第２ＭＯＳＦＥＴを入力段に有するボルテージフォロワ（４０）を備え、
前記ボルテージフォロワは、前記ホールドキャパシタの保持電圧を前記第１ＭＯＳＦＥＴのゲートに前記制御電圧として出力する請求項３記載の高周波アンプ。 The high-frequency amplifier unit includes an input-stage first MOSFET (M1a, M1b) having a first gate insulating film having a first film thickness,
The main feedback section includes a voltage follower (40) having a second MOSFET having a second gate insulating film having a second film thickness that is thicker than the first film thickness as an input stage.
The high-frequency amplifier according to claim 3, wherein the voltage follower outputs the holding voltage of the hold capacitor to the gate of the first MOSFET as the control voltage.
前記インバータの出力電圧を前記制御電圧として保持するホールドキャパシタ（Ｃｈ）と、をさらに備える請求項３記載の高周波アンプ。 An inverter (16) for inverting the change of the output of the operational amplifier,
The high frequency amplifier according to claim 3, further comprising a hold capacitor (Ch) that holds the output voltage of the inverter as the control voltage.
前記オペアンプが動作する第１直流電源電圧と前記高周波アンプ部に与えられる第２直流電源電圧とが異なる場合、
前記主帰還部は、
前記第２直流電源電圧を入力して前記オペアンプの出力をレベルシフトすることで前記第１ＭＯＳＦＥＴのゲート電圧の変化に対する前記高周波アンプ部の電圧増幅度の線形性を補償するレベルシフト回路（Ｍ４０２）をさらに備える請求項１または２記載の高周波アンプ。 The high-frequency amplifier unit includes a first MOSFET in the input stage,
When the first DC power supply voltage at which the operational amplifier operates and the second DC power supply voltage applied to the high frequency amplifier unit are different,
The main return section,
A level shift circuit (M402) for compensating the linearity of the voltage amplification degree of the high frequency amplifier unit with respect to the change of the gate voltage of the first MOSFET by inputting the second DC power supply voltage and level shifting the output of the operational amplifier. The high frequency amplifier according to claim 1, further comprising:
前記制御電圧を保持するホールドキャパシタ（Ｃｈ）を備え、
前記主帰還部は、前記第１膜厚よりも厚い第２膜厚を備える第２ゲート絶縁膜の第２ＭＯＳＦＥＴを入力段に有するボルテージフォロワ（４０）を備え、前記ボルテージフォロワは前記ホールドキャパシタの保持電圧を前記第１ＭＯＳＦＥＴのゲートに前記制御電圧として帰還する請求項１または２記載の高周波アンプ。 The high-frequency amplifier section includes a first MOSFET (M2) having a first gate insulating film having a first film thickness in an input stage,
A hold capacitor (Ch) for holding the control voltage,
The main feedback section includes a voltage follower (40) having a second MOSFET having a second gate insulating film having a second film thickness larger than the first film thickness in an input stage, and the voltage follower holds the hold capacitor. The high frequency amplifier according to claim 1, wherein a voltage is fed back to the gate of the first MOSFET as the control voltage.
前記主帰還部が、前記制御電圧（Ｖctrl）を帰還することで前記高周波アンプ部の電源電圧（ＶＤＤ１）を制御し前記高周波アンプ部の高周波出力電圧振幅を一定に負帰還制御する請求項１記載の高周波アンプ。 The negative feedback section is
2. The main feedback unit controls the power supply voltage (VDD1) of the high frequency amplifier unit by feeding back the control voltage (Vctrl), and negatively feedback controls the high frequency output voltage amplitude of the high frequency amplifier unit to be constant. High frequency amplifier.
前記閉ループモードにおいて前記制御電圧を取得する取得部（Ｃｈ；Ｃｈ、４０；５１、５１ａ、５２）と、を備え、
前記閉ループモードにて前記取得部により取得された前記主帰還部（６１３；７１３；８１３）の前記制御電圧を前記開ループモードにおいて前記高周波アンプ部に帰還する請求項１記載の高周波アンプ。 In the closed loop mode, the negative feedback section enables the negative feedback control function of the high frequency output voltage amplitude of the high frequency amplifier section, and in the open loop mode, the negative feedback section performs the negative feedback control function of the high frequency output voltage amplitude of the high frequency amplifier section. A switching unit (SW1; SW1, SW2, SW3) to be invalidated,
An acquisition unit (Ch; Ch, 40; 51, 51a, 52) for acquiring the control voltage in the closed loop mode,
The high frequency amplifier according to claim 1, wherein the control voltage of the main feedback unit (613; 713; 813) acquired by the acquisition unit in the closed loop mode is fed back to the high frequency amplifier unit in the open loop mode.
通常時には前記開ループモードにて前記高周波アンプ部（２）を動作させ、前記閉ループモードを定期／不定期的に実行することで前記ホールドキャパシタにより取得される前記制御電圧をリフレッシュする制御部（３１ａ）を備える請求項１０記載の高周波アンプ。 The acquisition unit includes a hold capacitor (Ch) that holds the control voltage,
Normally, the control unit (31a) that refreshes the control voltage acquired by the hold capacitor by operating the high frequency amplifier unit (2) in the open loop mode and executing the closed loop mode regularly / irregularly. ) The high frequency amplifier according to claim 10.
前記記憶部に記憶されるデジタル値をＤＡ変換するＤＡ変換器（５３）を備え、
前記閉ループモードにおいて前記記憶部に記憶されたデジタル値を、前記開ループモードにて前記ＤＡ変換器により変換して前記制御電圧を出力するデジタル制御部（５１）を備える請求項１０記載の高周波アンプ。 The acquisition unit includes an AD converter (52) that AD-converts the control voltage, and a storage unit (51a) that stores the digital value converted by the AD converter.
A DA converter (53) for DA converting the digital value stored in the storage unit,
The high frequency amplifier according to claim 10, further comprising a digital control unit (51) that converts the digital value stored in the storage unit in the closed loop mode by the DA converter in the open loop mode to output the control voltage. .
前記負帰還部は、前記差動増幅された出力電圧振幅を前記トランスの検出巻線（７ａ）により検出して一定に負帰還制御する請求項１記載の高周波アンプ。 The high frequency amplifier unit includes a transformer (4 to 7) and a differential amplifier (8 to 10) and is configured to differentially amplify the high frequency input voltage.
2. The high frequency amplifier according to claim 1, wherein the negative feedback section detects the differentially amplified output voltage amplitude by the detection winding (7a) of the transformer and performs constant negative feedback control.
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| Application Number | Priority Date | Filing Date | Title |
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| JP (1) | JP7215067B2 (en) |
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