JP2020036460A - Semiconductor device and power supply device - Google Patents

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Abstract

To achieve total area reduction of a semiconductor device, loss reduction in a snubber resistance, and improvement of surge voltage suppression effect of a snubber circuit.SOLUTION: A semiconductor device 20 is provided with: semiconductor elements 21 and 22 turning on and off; and a snubber circuit 30 for suppressing surge voltage generated when the semiconductor elements 21 and 22 turn off. The snubber circuit 30 is incorporated in the semiconductor elements 21 and 22 and has a snubber diode 31 for flowing the surge current, generated when the semiconductor elements 21 and 22 turn off, to the prescribed direction, and a snubber capacitor 32 disposed near the snubber diode 31 and for absorbing the surge current. A snubber resistance 33 is provided inside or outside of the semiconductor elements 21 and 22.SELECTED DRAWING: Figure 1

Description

本発明は、半導体素子及びスナバ回路を有する半導体装置と、この半導体装置を用いたスイッチング電源等の電源装置と、に関するものである。   The present invention relates to a semiconductor device having a semiconductor element and a snubber circuit, and a power supply device such as a switching power supply using the semiconductor device.

特許文献1には、GaN系トランジスタのゲート絶縁膜を過電圧から保護するための保護ダイオードを有する半導体装置が開示されている。又、特許文献2には、ボディダイオードを有さない高電子移動度トランジスタ(以下「GaN−HEMT」という。)のターンオフ時に生じるサージ電圧を、クランプダイオードで保護する半導体装置が開示されている。   Patent Literature 1 discloses a semiconductor device having a protection diode for protecting a gate insulating film of a GaN-based transistor from overvoltage. Patent Document 2 discloses a semiconductor device in which a surge voltage generated when a high electron mobility transistor having no body diode (hereinafter, referred to as “GaN-HEMT”) is turned off is protected by a clamp diode.

従来、スイッチング素子や整流用ダイオードのターンオフ時に発生するスパイク状の高電圧(これを「サージ電圧」という。)を抑制するための種々のスナバ回路が知られている。
スナバ回路には、保護対象となる全ての半導体素子に対して1対1で接続される個別スナバ回路と、直流配線間に一括で接続される一括スナバ回路と、がある。個別スナバ回路としては、例えば、RCスナバ回路、充放電形RCDスナバ回路、及び放電阻止形RCDスナバ回路があり、一括スナバ回路としては、例えば、Cスナバ回路、及びRCDスナバ回路がある。
2. Description of the Related Art Conventionally, various snubber circuits for suppressing a spike-like high voltage (hereinafter referred to as “surge voltage”) generated when a switching element or a rectifying diode is turned off are known.
Snubber circuits include an individual snubber circuit that is connected one-to-one to all semiconductor elements to be protected, and a collective snubber circuit that is collectively connected between DC wirings. The individual snubber circuits include, for example, an RC snubber circuit, a charge / discharge type RCD snubber circuit, and a discharge prevention type RCD snubber circuit, and the collective snubber circuits include, for example, a C snubber circuit and an RCD snubber circuit.

図5A、図5B、図5C、図5D及び図5Eは、従来のスナバ回路を示す回路図である。
図5AはRCスナバ回路、図5BはCスナバ回路、図5CはRCDスナバ回路、図5Dは放電阻止形RCDスナバ回路、及び、図5Eは充放電形RCDスナバ回路をそれぞれ示す回路図である。
5A, 5B, 5C, 5D, and 5E are circuit diagrams showing a conventional snubber circuit.
5A is a circuit diagram showing an RC snubber circuit, FIG. 5B is a circuit diagram showing a C snubber circuit, FIG. 5C is a circuit diagram showing an RCD snubber circuit, FIG. 5D is a circuit diagram showing a discharge blocking RCD snubber circuit, and FIG.

図5Aの回路では、直流の正極側配線1Pと負極側配線1Nとの間に直列に接続された2つの半導体素子(例えば、MOS型電界効果トランジスタ、これを以下「MOSFET」という。)2−1,2−2に対して、RCスナバ回路10A−1,10A−2がそれぞれ並列に接続されている。2つのMOSFET2−1,2−2の内、一方のMOSFET2−1は、このドレイン・ソースが正極側配線1Pと接続点1Cとに接続されている。他方のMOSFET2−2は、このドレイン・ソースが接続点1Cと負極側配線1Nとに接続されている。各MOSFET2−1,2−2のドレイン・ソース間には、寄生ダイオードであるボディダイオード2aが逆並列に接続されている。各RCスナバ回路10A−1,10A−2は、スナバ抵抗11及びスナバコンデンサ12の直列回路により構成されている。   In the circuit of FIG. 5A, two semiconductor elements (for example, a MOS type field effect transistor, hereinafter referred to as "MOSFET") 2- connected in series between the DC positive electrode wiring 1P and the negative electrode wiring 1N. RC snubber circuits 10A-1 and 10A-2 are connected in parallel to 1 and 2-2, respectively. The drain / source of one of the two MOSFETs 2-1 and 2-2 is connected to the positive wiring 1P and the connection point 1C. The drain and source of the other MOSFET 2-2 are connected to the connection point 1C and the negative wiring 1N. A body diode 2a, which is a parasitic diode, is connected in anti-parallel between the drain and source of each of the MOSFETs 2-1 and 2-2. Each of the RC snubber circuits 10A-1 and 10A-2 is configured by a series circuit of a snubber resistor 11 and a snubber capacitor 12.

2つのMOSFET2−1,2−2が交互にオン/オフする時、スイッチング速度が速いと、ターンオフ時にサージ電圧が発生するので、このサージ電圧が各RCスナバ回路10A−1,10A−2にて抑制される。この際、スナバコンデンサ12により、サージ電流が吸収され、スナバ抵抗11により、スナバコンデンサ12の蓄積電荷が放電される。   When the two MOSFETs 2-1 and 2-2 are turned on / off alternately and the switching speed is high, a surge voltage is generated at the time of turn-off. This surge voltage is applied to each of the RC snubber circuits 10A-1 and 10A-2. Is suppressed. At this time, the surge current is absorbed by the snubber capacitor 12, and the accumulated charge in the snubber capacitor 12 is discharged by the snubber resistor 11.

図5Bの回路では、直列に接続された2つのMOSFET2−1,2−2に対して、1つのCスナバ回路10Bが並列に接続されている。Cスナバ回路10Bは、1つのスナバコンデンサ12により構成され、2つのMOSFET2−1,2−2のターンオフ時に発生するサージ電流がそのスナバコンデンサ12により吸収され、サージ電圧が抑制される。なお、スナバコンデンサ12と直列に、このスナバコンデンサ12の蓄積電荷を放電する、つまり振動防止用のスナバ抵抗11が付く場合もある。   In the circuit of FIG. 5B, one C snubber circuit 10B is connected in parallel to two MOSFETs 2-1 and 2-2 connected in series. The C snubber circuit 10B is constituted by one snubber capacitor 12, and a surge current generated when the two MOSFETs 2-1 and 2-2 are turned off is absorbed by the snubber capacitor 12, and the surge voltage is suppressed. Note that a snubber resistor 11 for discharging the accumulated charge of the snubber capacitor 12 in series with the snubber capacitor 12, that is, for preventing vibration, may be provided.

図5Cの回路では、直列に接続された2つのMOSFET2−1,2−2に対して、1つのRCDスナバ回路10Cが並列に接続されている。RCDスナバ回路10Cは、直列に接続されたスナバダイオード13及びスナバコンデンサ12と、そのスナバダイオード13に対して並列に接続されたスナバ抵抗11と、により構成されている。スナバダイオード13は、2つのMOSFET2−1,2−2のターンオフ時に発生するサージ電流(即ち、MOSFET2−1,2−2のスイッチング動作時のターンオフによってインダクタンスで発生する起電力によるサージ電流)をスナバコンデンサ12へ流す機能を有している。   In the circuit of FIG. 5C, one RCD snubber circuit 10C is connected in parallel to two MOSFETs 2-1 and 2-2 connected in series. The RCD snubber circuit 10C includes a snubber diode 13 and a snubber capacitor 12 connected in series, and a snubber resistor 11 connected in parallel to the snubber diode 13. The snubber diode 13 snubbers a surge current generated when the two MOSFETs 2-1 and 2-2 turn off (that is, a surge current due to an electromotive force generated by inductance due to turn-off during the switching operation of the MOSFETs 2-1 and 2-2). It has a function of flowing to the capacitor 12.

スナバダイオード13がない場合、大容量のMOSFET2−1,2−2に適用する際には、スナバ抵抗11を小さい値にしなければならない。そのため、MOSFET2−1,2−2のターンオン時のドレイン電流が増大し、MOSFET2−1,2−2の責務が厳しくなる。この対策として、スナバダイオード13が追加されているので、スナバ抵抗値を大きくでき、MOSFET2−1,2−2のターンオン時の責務の問題を回避できる。   Without the snubber diode 13, the snubber resistor 11 must be set to a small value when applied to the large-capacity MOSFETs 2-1 and 2-2. Therefore, the drain current at the time of turning on the MOSFETs 2-1 and 2-2 increases, and the duty of the MOSFETs 2-1 and 2-2 becomes strict. As a countermeasure, the snubber diode 13 is added, so that the snubber resistance value can be increased, and the problem of responsibility at the time of turning on the MOSFETs 2-1 and 2-2 can be avoided.

図5Dの回路では、直列に接続された2つのMOSFET2−1,2−2に対して、2つの放電阻止形RCDスナバ回路10D−1,10D−2がそれぞれ並列に接続されている。一方のRCDスナバ回路10D−1は、スナバコンデンサ12、スナバダイオード13及びスナバ抵抗11−1により構成されている。RCDスナバ回路10D−1内のスナバコンデンサ12及びスナバダイオード13は、直列に接続され、この直列回路が、MOSFET2−1に並列に接続されている。RCDスナバ回路10D−1側のスナバ抵抗11−1は、RCDスナバ回路10D−1内のスナバコンデンサ12及びスナバダイオード13間の接続点と、負極側配線1Nと、の間に接続されている。同様に、他方のRCDスナバ回路10D−2は、スナバダイオード13、スナバコンデンサ12、及びスナバ抵抗11−2により構成され、そのスナバダイオード13及びスナバコンデンサ12が直列に接続され、この直列回路が、MOSFET2−2に並列に接続されている。RCDスナバ回路10D−2側のスナバ抵抗11−2は、正極側配線1Pと、RCDスナバ回路10D−2内のスナバダイオード13及びスナバコンデンサ12間の接続点と、の間に接続されている。   In the circuit of FIG. 5D, two discharge blocking RCD snubber circuits 10D-1 and 10D-2 are respectively connected in parallel to two MOSFETs 2-1 and 2-2 connected in series. One RCD snubber circuit 10D-1 includes a snubber capacitor 12, a snubber diode 13, and a snubber resistor 11-1. Snubber capacitor 12 and snubber diode 13 in RCD snubber circuit 10D-1 are connected in series, and this series circuit is connected in parallel to MOSFET 2-1. The snubber resistor 11-1 on the RCD snubber circuit 10D-1 side is connected between a connection point between the snubber capacitor 12 and the snubber diode 13 in the RCD snubber circuit 10D-1 and the negative wiring 1N. Similarly, the other RCD snubber circuit 10D-2 includes a snubber diode 13, a snubber capacitor 12, and a snubber resistor 11-2. The snubber diode 13 and the snubber capacitor 12 are connected in series. It is connected in parallel to MOSFET 2-2. The snubber resistor 11-2 on the RCD snubber circuit 10D-2 side is connected between the positive wiring 1P and a connection point between the snubber diode 13 and the snubber capacitor 12 in the RCD snubber circuit 10D-2.

RCDスナバ回路10D−1内のスナバダイオード13により、そのRCDスナバ回路10D−1側のスナバ抵抗11−1への放電が阻止され、RCDスナバ回路10D−2内のスナバダイオード13により、そのRCDスナバ回路10D−2側のスナバ抵抗11−2への放電が阻止される。   Discharge to snubber resistor 11-1 on the side of RCD snubber circuit 10D-1 is prevented by snubber diode 13 in RCD snubber circuit 10D-1, and the RCD snubber diode 13 in RCD snubber circuit 10D-2. Discharge to the snubber resistor 11-2 on the circuit 10D-2 side is prevented.

図5Eの回路では、直列に接続された2つのMOSFET2−1,2−2に対して、2つの充放電形RCDスナバ回路10E−1,10E−2がそれぞれ並列に接続されている。各スナバ回路10E−1,10E−2は、各MOSFET2−1,2−2に対して並列に接続された、スナバダイオード13及びスナバコンデンサ12からなる直列回路と、そのスナバダイオード13に対して並列に接続されたスナバ抵抗11と、によりそれぞれ構成されている。各充放電形RCDスナバ回路10E−1,10E−2では、スナバ抵抗11及びスナバダイオード13により、スナバコンデンサ12の充放電が行われる。   In the circuit of FIG. 5E, two charge / discharge RCD snubber circuits 10E-1 and 10E-2 are connected in parallel to two MOSFETs 2-1 and 2-2 connected in series. Each of the snubber circuits 10E-1 and 10E-2 is connected in parallel with each of the MOSFETs 2-1 and 2-2, and is composed of a series circuit including a snubber diode 13 and a snubber capacitor 12, and a parallel circuit with the snubber diode 13. , And a snubber resistor 11 connected to each other. In each of the charge / discharge type RCD snubber circuits 10E-1 and 10E-2, the snubber resistor 11 charges and discharges the snubber capacitor 12 with the snubber diode 13.

特開2013−12692号公報JP 2013-12692 A 特開2017−123359号公報JP 2017-123359 A

半導体素子(例えば、MOSFET)2−1,2−2を保護するために、従来の図5AのRCスナバ回路10A−1,10A−2や図5BのCスナバ回路10B(但し、振動防止用のスナバ抵抗11が付く場合がある。)を使用した場合、スナバ抵抗11での発生損失が大きく、実装面での問題が生じている。スナバ抵抗11の損失低減のために、図5C、図5D及び図5EのRCDスナバ回路10C,10D−1,10D−2,10E−1,10E−2を使用した場合、半導体素子及びスナバ回路を有する半導体装置を、パッケージに収容してパワーモジュールを構成する際に、部品点数が多いので、パワーモジュールでの実装制約が出る場合がある。又、スナバダイオード13及びスナバコンデンサ12間の配線距離が長いと、配線インダクタンスによるターンオフ時のサージ電圧の発生により、スナバ回路10C,10D−1,10D−2,10E−1,10E−2によるサージ電圧抑制効果が出ない場合がある。   In order to protect the semiconductor elements (for example, MOSFETs) 2-1 and 2-2, the conventional RC snubber circuits 10A-1 and 10A-2 of FIG. 5A and the C snubber circuit 10B of FIG. In some cases, the snubber resistor 11 is attached.), The loss generated in the snubber resistor 11 is large, and there is a problem in mounting. When the RCD snubber circuits 10C, 10D-1, 10D-2, 10E-1, and 10E-2 shown in FIGS. 5C, 5D, and 5E are used to reduce the loss of the snubber resistor 11, the semiconductor element and the snubber circuit are reduced. When a power module is configured by housing a semiconductor device having the same in a package, the number of components is large, so that mounting restrictions on the power module may occur. Also, if the wiring distance between the snubber diode 13 and the snubber capacitor 12 is long, a surge voltage is generated at the time of turn-off due to wiring inductance, so that the surge caused by the snubber circuits 10C, 10D-1, 10D-2, 10E-1, 10E-2. The voltage suppression effect may not be obtained.

本発明の半導体装置は、オン/オフ動作する半導体素子と、前記半導体素子のターンオフ時に発生するサージ電圧を抑制するスナバ回路と、を備える半導体装置であって、前記スナバ回路は、前記半導体素子に内蔵され、前記半導体素子のターンオフ時に発生したサージ電流を所定方向へ流すスナバダイオードを有することを特徴とする。
前記スナバ回路には、例えば、前記スナバダイオードの近傍に配置され、前記サージ電流を吸収するスナバコンデンサや、更に、前記スナバコンデンサの蓄積電荷を放電するスナバ抵抗を設けても良い。
A semiconductor device of the present invention is a semiconductor device including a semiconductor element that performs on / off operation, and a snubber circuit that suppresses a surge voltage generated when the semiconductor element is turned off, wherein the snubber circuit includes a semiconductor element. It has a built-in snubber diode for flowing a surge current generated when the semiconductor element is turned off in a predetermined direction.
The snubber circuit may be provided with, for example, a snubber capacitor arranged near the snubber diode and absorbing the surge current, and further, a snubber resistor discharging the accumulated charge of the snubber capacitor.

本発明の電源装置は、前記半導体装置を用いて電力変換を行うことを特徴とする。   A power supply device of the present invention is characterized in that power conversion is performed using the semiconductor device.

本発明の半導体装置及びこれを用いた電源装置によれば、スナバダイオードが半導体素子に内蔵されるため、スナバダイオードを外付けした場合と比較して、半導体装置のトータル面積(全体の形成面積)の低減、スナバ抵抗での損失低減、及び、スナバ回路のサージ電圧抑制効果の改善が可能になる。
例えば、スナバ抵抗は、スナバコンデンサの放電用のため、スナバコンデンサから配線距離が離れていても、サージ電圧抑制効果の弊害にならない。又、半導体素子として、例えば、GaN−HEMT等の化合物半導体素子を用いた場合、横型構造にできるので、1チップ化し易く、高速ハードスイッチング時に、より有効なサージ電圧抑制が期待できる。
According to the semiconductor device of the present invention and the power supply device using the same, since the snubber diode is built in the semiconductor element, the total area (the entire formation area) of the semiconductor device is smaller than when the snubber diode is externally mounted. , The loss in the snubber resistance, and the effect of suppressing the surge voltage of the snubber circuit can be improved.
For example, since the snubber resistor is used for discharging the snubber capacitor, even if the wiring distance is long from the snubber capacitor, it does not adversely affect the surge voltage suppressing effect. Further, when a compound semiconductor element such as GaN-HEMT is used as the semiconductor element, it can be formed into a horizontal structure, so that it can be easily formed into one chip, and more effective surge voltage suppression can be expected during high-speed hard switching.

本発明の実施例1における半導体装置の概略を示す模式的な断面図1 is a schematic cross-sectional view schematically illustrating a semiconductor device according to a first embodiment of the present invention. 図1の模式的な平面図Schematic plan view of FIG. 図1の回路図Circuit diagram of FIG. 発明の実施例2における図1の半導体装置20を有す電源装置の構成例を示す回路図FIG. 4 is a circuit diagram showing a configuration example of a power supply device having the semiconductor device 20 of FIG. 従来のRCスナバ回路を示す回路図Circuit diagram showing a conventional RC snubber circuit 従来のCスナバ回路を示す回路図Circuit diagram showing a conventional C snubber circuit 従来のRCDスナバ回路を示す回路図Circuit diagram showing a conventional RCD snubber circuit 従来の放電阻止形RCDスナバ回路を示す回路図Circuit diagram showing a conventional discharge blocking RCD snubber circuit 従来の充放電形RCDスナバ回路を示す回路図Circuit diagram showing a conventional charge / discharge type RCD snubber circuit

本発明を実施するための形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。   Embodiments of the present invention will become apparent from the following description of the preferred embodiments when read in light of the accompanying drawings. However, the drawings are for explanation only, and do not limit the scope of the present invention.

(実施例1の構成)
図1は、本発明の実施例1における半導体装置の概略を示す模式的な断面図である。図2は、図1の模式的な平面図である。更に、図3は、図1の回路図である。
なお、図示を簡略化するために、図3の破線で囲まれた半導体装置20内の二点鎖線で囲まれた半導体装置部分20Aの模式的な平面図が図2に示され、その図2の模式的な断面図が図1に示されている。
(Configuration of Embodiment 1)
FIG. 1 is a schematic cross-sectional view schematically illustrating a semiconductor device according to a first embodiment of the present invention. FIG. 2 is a schematic plan view of FIG. FIG. 3 is a circuit diagram of FIG.
In order to simplify the illustration, FIG. 2 is a schematic plan view of a semiconductor device portion 20A surrounded by a two-dot chain line in the semiconductor device 20 surrounded by a broken line in FIG. Is schematically shown in FIG.

図3に示すように、本実施例1の半導体装置部分20Aを含む半導体装置20は、パワーモジュールを構成するパッケージ20a内に収容されている。パッケージ20aの外側には、電源用の正極側端子23P、接地用の負極側端子23N、及び接続端子23Cが設けられている。パッケージ20a内において、正極側端子23Pと負極側端子23Nとの間には、複数(例えば、2つ)の半導体素子(例えば、MOSFET)21,22が直列に接続されている。2つのMOSFET21,22の内、一方のMOSFET21は、ドレインが正極側端子23Pに接続され、ソースが接続端子23Cに接続され、そのドレイン及びソース間にボディダイオード21aが逆並列に接続されている。MOSFET21は、ゲートに印加されるスイッチング駆動電圧によりオン/オフ動作する素子である。同様に、他方のMOSFET22は、ドレインが接続端子23Cに接続され、ソースが負極側端子23Nに接続され、そのソース及びドレイン間にボディダイオード22aが逆並列に接続されている。   As shown in FIG. 3, the semiconductor device 20 including the semiconductor device portion 20A of the first embodiment is housed in a package 20a constituting a power module. A positive terminal 23P for power, a negative terminal 23N for ground, and a connection terminal 23C are provided outside the package 20a. In the package 20a, a plurality (for example, two) of semiconductor elements (for example, MOSFETs) 21 and 22 are connected in series between the positive terminal 23P and the negative terminal 23N. One of the two MOSFETs 21 and 22 has a drain connected to the positive terminal 23P, a source connected to the connection terminal 23C, and a body diode 21a connected in anti-parallel between the drain and the source. The MOSFET 21 is an element that is turned on / off by a switching drive voltage applied to the gate. Similarly, the other MOSFET 22 has a drain connected to the connection terminal 23C, a source connected to the negative terminal 23N, and a body diode 22a connected in anti-parallel between the source and the drain.

一方のMOSFET21のドレインと他方のMOSFET22のソースとの間には、スナバ回路(例えば、RCDスナバ回路)30が並列に接続されている。RCDスナバ回路30は、スナバダイオード31、スナバコンデンサ32及びスナバ抵抗33を有し、そのスナバダイオード31及びスナバコンデンサ32が直列に接続されている。スナバダイオード31のアノード及びカソード間には、スナバ抵抗33が並列に接続されている。
なお、スナバ抵抗33は、パッケージ20aの外部に外付けされることもある。
A snubber circuit (for example, an RCD snubber circuit) 30 is connected in parallel between the drain of one MOSFET 21 and the source of the other MOSFET 22. The RCD snubber circuit 30 has a snubber diode 31, a snubber capacitor 32, and a snubber resistor 33, and the snubber diode 31 and the snubber capacitor 32 are connected in series. A snubber resistor 33 is connected in parallel between the anode and the cathode of the snubber diode 31.
The snubber resistor 33 may be externally provided outside the package 20a.

図2に示す半導体装置部分20Aにおいて、ドレイン基板41上には、MOSFET21が形成されている。このMOSFET21に内蔵される形で、RCDスナバ回路30を構成するスナバダイオード31、スナバコンデンサ32及びスナバ抵抗33が形成されている。スナバコンデンサ32、スナバダイオード31及びスナバ抵抗33は、近傍に形成されている。MOSFET21の外周には、ゲートPoly−Siに接続した21G側の配線48が形成されている。
なお、スナバコンデンサ32及びスナバ抵抗33は、MOSFET21の外部に形成されていても良く、あるいは、半導体装置20の外部に外付けされる構成になっていても良い。
In the semiconductor device portion 20 </ b> A shown in FIG. 2, the MOSFET 21 is formed on the drain substrate 41. A snubber diode 31, a snubber capacitor 32, and a snubber resistor 33 that constitute the RCD snubber circuit 30 are formed so as to be built in the MOSFET 21. The snubber capacitor 32, snubber diode 31, and snubber resistor 33 are formed in the vicinity. On the outer periphery of the MOSFET 21, a wiring 48 on the 21G side connected to the gate Poly-Si is formed.
The snubber capacitor 32 and the snubber resistor 33 may be formed outside the MOSFET 21 or may be configured to be externally provided outside the semiconductor device 20.

図1に示す半導体装置部分20Aには、隣接するMOSFET形成領域21Aとスナバ回路形成領域30Aとが設けられている。
MOSFET形成領域21Aにおいて、MOSFET21のドレイン21Dに相当するドレイン基板41は、例えば、Ti−Ni−Ag等により形成されている。このドレイン基板41上には、MOSFET21を構成する高濃度不純物のN層42及び低濃度不純物のN領域43が積層されている。N層43内の上部には、複数の高濃度不純物のP領域44が形成されている。複数のP領域44内の上部の一部には、高濃度不純物のN領域45が形成されている。複数のN領域45の内の一部の上には、例えば、導電性Poly−Si膜48aを介して、Al−Si金属膜の配線48からなるソース21Sが形成されている。又、他のP領域44上には、例えば、SiO膜からなる絶縁膜46、PSG膜からなる絶縁膜47、及び導電性Poly−Si膜48aを介して、配線48からなるゲート21Gが形成されている。ソース21Sの一部とゲート21Gとは、例えば、Polyimide絶縁膜からなるパッシベーション膜49により覆われている。
ソース21S、ゲート21G、及びドレイン基板41からなるドレイン21Dを含む領域により、縦型のMOSFET21が構成されている。
In the semiconductor device portion 20A shown in FIG. 1, an adjacent MOSFET formation region 21A and a snubber circuit formation region 30A are provided.
In the MOSFET formation region 21A, the drain substrate 41 corresponding to the drain 21D of the MOSFET 21 is formed of, for example, Ti-Ni-Ag. On this drain substrate 41, a high-concentration impurity N + layer 42 and a low-concentration impurity N region 43 constituting the MOSFET 21 are stacked. A plurality of high-concentration impurity P + regions 44 are formed in the upper portion of the N layer 43. A high concentration impurity N + region 45 is formed in a part of the upper part of the plurality of P + regions 44. On a part of the plurality of N + regions 45, for example, a source 21S including a wiring 48 of an Al-Si metal film is formed via a conductive Poly-Si film 48a. On the other P + region 44, for example, a gate 21G including a wiring 48 is formed via an insulating film 46 formed of a SiO 2 film, an insulating film 47 formed of a PSG film, and a conductive Poly-Si film 48a. Is formed. Part of the source 21S and the gate 21G are covered with a passivation film 49 made of, for example, a Polyimide insulating film.
The region including the source 21S, the gate 21G, and the drain 21D including the drain substrate 41 constitutes a vertical MOSFET 21.

スナバ回路形成領域30Aにおいて、ドレイン基板41上には、N層42が形成されている。N層42上には、ドレイン基板41との分離を行う高濃度不純物のP型埋め込み層51が、スナバ回路形成領域30Aを包囲するように形成されている。P型埋め込み層51内には、N層43が形成されている。N層43内の上部の一部には、P領域44が形成されている。N層43上の一部には、絶縁膜46が形成されている。絶縁膜46上には、配線48が形成されると共に、P領域44上にも、配線48が形成されている。
層43、絶縁膜46、及びその上に形成された配線48により、スナバコンデンサ32が構成されている。更に、P領域44及びN層43により、スナバダイオード31が構成されている。スナバコンデンサ32側の配線48とスナバダイオード31側の配線48との間は、絶縁膜47及びパッシベーション膜49により、絶縁されている。
In the snubber circuit formation region 30 </ b > A , an N + layer 42 is formed on the drain substrate 41. On the N + layer 42, a P + -type buried layer 51 of a high-concentration impurity for separating from the drain substrate 41 is formed so as to surround the snubber circuit formation region 30 </ b > A. An N layer 43 is formed in the P + type buried layer 51. A P + region 44 is formed in a part of the upper portion in the N layer 43. An insulating film 46 is formed on a part of the N layer 43. A wiring 48 is formed on the insulating film 46 and a wiring 48 is also formed on the P + region 44.
The N layer 43, the insulating film 46, and the wiring 48 formed thereon form the snubber capacitor 32. Furthermore, snubber diode 31 is constituted by P + region 44 and N layer 43. The wiring 48 on the snubber capacitor 32 side and the wiring 48 on the snubber diode 31 side are insulated by an insulating film 47 and a passivation film 49.

スナバ回路形成領域30A上には、スナバ抵抗33が搭載されている。スナバ抵抗33は、例えば、帯状の抵抗性Poly−Si膜により絶縁膜46上に形成され、この両端に、例えば、Al−Si膜からなる2つの電極52,53が形成されている。一方の電極52は、絶縁膜46を窓開けし、N−層43に接続されている。他方の電極53は、シリーズ形状で配線48に接続されている。   A snubber resistor 33 is mounted on the snubber circuit forming area 30A. The snubber resistor 33 is formed on the insulating film 46 by, for example, a strip-shaped resistive Poly-Si film, and two electrodes 52 and 53 made of, for example, an Al-Si film are formed at both ends. One electrode 52 opens the insulating film 46 and is connected to the N− layer 43. The other electrode 53 is connected to the wiring 48 in a series shape.

(実施例1の動作)
本実施例1の半導体装置20では、貫通電流防止のために2つのMOSFET21,22が交互にオン/オフ動作するようなスイッチング駆動電圧が、そのMOSFET21のゲートとMOSFET22のゲートとにそれぞれ印加される。2つのMOSFET21,22が交互にオン/オフ動作する時、スイッチング速度が速いと、ターンオフ時にサージ電圧が発生する。このサージ電圧の電荷は、スナバダイオード31及びスナバ抵抗33を通してスナバコンデンサ32に蓄積される。これにより、RCDスナバ回路30によってサージ電圧が抑制される。
(Operation of Embodiment 1)
In the semiconductor device 20 of the first embodiment, a switching drive voltage for turning on / off the two MOSFETs 21 and 22 alternately to prevent a through current is applied to the gate of the MOSFET 21 and the gate of the MOSFET 22, respectively. . When the two MOSFETs 21 and 22 alternately perform on / off operations, if the switching speed is high, a surge voltage is generated at the time of turn-off. The charge of the surge voltage is accumulated in the snubber capacitor 32 through the snubber diode 31 and the snubber resistor 33. Thus, the surge voltage is suppressed by the RCD snubber circuit 30.

(実施例1の変形例)
本実施例1は、例えば、以下の(a)〜(c)のように変形しても良い。
(a) 半導体素子は、2つのMOSFET21,22で構成されているが、その半導体素子を絶縁ゲート・バイポーラ・トランジスタ(以下「IGBT」という。)、GaN−HEMT等の化合物半導体素子、GaNダイオード等の整流用ダイオード等で構成しても良い。例えば、半導体素子をIGBTで構成する場合、図1のMOSFET形成領域21AにおけるN層42をP層に変更すれば良い。又、その半導体素子は、1又は3以上の数であっても良い。
(b) 半導体装置20の図1の断面構造及び図2の平面構造は、他の構造に変形しても良い。例えば、図1のMOSFET形成領域21A内において、PN接合領域を利用して、スナバダイオード31を構成しても良い。又、スナバ回路形成領域30A内、あるいは、MOSFET形成領域21A内に、ノンドープ・ポリシリコン等の抵抗層からなるスナバ抵抗33を形成しても良い。
(c) RCDスナバ回路30は、図5Dの放電阻止形RCDスナバ回路や、図5Eの充放電形RCDスナバ回路、或いは、スナバダイオード31のみを有するスナバ回路等の他の構成のスナバ回路に置き換えても良い。
(Modification of First Embodiment)
The first embodiment may be modified, for example, as in the following (a) to (c).
(A) The semiconductor element is composed of two MOSFETs 21 and 22, and the semiconductor element is an insulated gate bipolar transistor (hereinafter referred to as “IGBT”), a compound semiconductor element such as GaN-HEMT, a GaN diode, or the like. Rectifier diode or the like. For example, when the semiconductor element is formed of an IGBT, the N + layer 42 in the MOSFET formation region 21A in FIG. 1 may be changed to a P layer. Further, the number of the semiconductor elements may be one or three or more.
(B) The cross-sectional structure in FIG. 1 and the planar structure in FIG. 2 of the semiconductor device 20 may be modified to other structures. For example, the snubber diode 31 may be configured using a PN junction region in the MOSFET formation region 21A of FIG. Further, a snubber resistor 33 made of a resistive layer such as non-doped polysilicon may be formed in the snubber circuit formation region 30A or the MOSFET formation region 21A.
(C) The RCD snubber circuit 30 is replaced with a snubber circuit of another configuration such as a discharge blocking RCD snubber circuit of FIG. 5D, a charge / discharge RCD snubber circuit of FIG. 5E, or a snubber circuit having only the snubber diode 31. May be.

(実施例1の効果)
本実施例1の半導体装置20によれば、スナバダイオード31がMOSFET21,22に内蔵されるため、スナバダイオード31を外付けした場合と比較して、半導体装置20のトータル面積(全体の形成面積)の低減、スナバ抵抗33での損失低減、及び、RCDスナバ回路30のサージ電圧抑制効果の改善が可能になる。スナバ抵抗33は、スナバコンデンサ32の放電用のため、スナバコンデンサ32から配線距離が離れていても、サージ電圧抑制効果の弊害にならない。
又、半導体素子として、例えば、GaN−HEMT等の化合物半導体素子を用いた場合、横型構造にできるので、1チップ化し易く、高速ハードスイッチング時に、より有効なサージ電圧抑制が期待できる。
(Effect of Embodiment 1)
According to the semiconductor device 20 of the first embodiment, since the snubber diodes 31 are built in the MOSFETs 21 and 22, the total area of the semiconductor device 20 (the entire formation area) is smaller than when the snubber diodes 31 are externally mounted. , The loss in the snubber resistor 33, and the surge voltage suppression effect of the RCD snubber circuit 30 can be improved. Since the snubber resistor 33 is used for discharging the snubber capacitor 32, even if the wiring distance is long from the snubber capacitor 32, it does not adversely affect the surge voltage suppressing effect.
Further, when a compound semiconductor element such as GaN-HEMT is used as the semiconductor element, it can be formed into a horizontal structure, so that it can be easily formed into one chip, and more effective surge voltage suppression can be expected during high-speed hard switching.

(実施例2の構成)
図4は、本発明の実施例2における図1の半導体装置20を有す電源装置の構成例を示す回路図である。
この電源装置60は、単相の直流電圧DCinを三相の交流電圧ACoutに変換する三相インバータ回路であり、その直流電圧DCinを蓄積する入力コンデンサ61を有している。入力コンデンサ61には、1相、2相、3相の半導体装置20−1,20−2,20−3が並列に接続され、これらの1相、2相、3相の半導体装置20−1〜20−3から出力される三相の交流電圧ACoutを、三相モータ等の負荷ZLへ供給する構成になっている。
(Configuration of Second Embodiment)
FIG. 4 is a circuit diagram showing a configuration example of a power supply device having the semiconductor device 20 of FIG. 1 according to the second embodiment of the present invention.
The power supply device 60 is a three-phase inverter circuit that converts a single-phase DC voltage DCin into a three-phase AC voltage ACout, and has an input capacitor 61 that stores the DC voltage DCin. One-phase, two-phase, and three-phase semiconductor devices 20-1, 20-2, and 20-3 are connected in parallel to the input capacitor 61, and these one-phase, two-phase, and three-phase semiconductor devices 20-1 are connected. 20-3 are supplied to a load ZL such as a three-phase motor.

各半導体装置20−1〜20−3は、図3の半導体装置20と同一の構成である。即ち、1相の半導体装置20−1は、直列に接続された2つのMOSFET21−1,22−1を有している。各MOSFET21−1,22−1には、ボディダイオード21a,22aがそれぞれ逆並列に接続されている。2つのMOSFET21−1,22−1には、RCDスナバ回路30−1が並列に接続されている。RCDスナバ回路30−1は、直列に接続されたスナバダイオード31及びスナバコンデンサ32を有し、そのスナバダイオード31に対して、スナバ抵抗33が並列に接続されている。同様に、2相の半導体装置20−2は、2つのMOSFET21−2,22−2とRCDスナバ回路30−2により構成され、3相の半導体装置30−3も、2つのMOSFET21−3,22−3とRCDスナバ回路30−3により構成されている。   Each of the semiconductor devices 20-1 to 20-3 has the same configuration as the semiconductor device 20 of FIG. That is, the one-phase semiconductor device 20-1 has two MOSFETs 21-1 and 22-1 connected in series. Body diodes 21a and 22a are connected in anti-parallel to the MOSFETs 21-1 and 22-1, respectively. An RCD snubber circuit 30-1 is connected in parallel to the two MOSFETs 21-1 and 22-1. The RCD snubber circuit 30-1 has a snubber diode 31 and a snubber capacitor 32 connected in series, and a snubber resistor 33 is connected in parallel to the snubber diode 31. Similarly, the two-phase semiconductor device 20-2 includes two MOSFETs 21-2 and 22-2 and an RCD snubber circuit 30-2, and the three-phase semiconductor device 30-3 also has two MOSFETs 21-3 and 22. -3 and an RCD snubber circuit 30-3.

(実施例2の動作)
本実施例2の電源装置60では、単相の直流電圧DCinが入力されると、この直流電圧DCinが入力コンデンサ61に蓄積される。蓄積された直流電圧DCinは、1相の半導体装置20−1において、図示しない第1スイッチング駆動電圧によって2つのMOSFET21−1,22−1が交互にオン/オフ動作し、1相の交流電圧に変換される。この際、交互にオン/オフ動作するMOSFET21−1,22−1のターンオフ時に生じるサージ電圧が、RCDスナバ回路30−1によって抑制される。
(Operation of Embodiment 2)
In the power supply device 60 according to the second embodiment, when a single-phase DC voltage DCin is input, the DC voltage DCin is stored in the input capacitor 61. The accumulated DC voltage DCin is alternately turned on / off by the first switching drive voltage (not shown) in the one-phase semiconductor device 20-1, and the two MOSFETs 21-1 and 22-1 are turned on and off to a one-phase AC voltage. Is converted. At this time, the surge voltage generated at the time of turning off the MOSFETs 21-1 and 22-1 that alternately turn on / off is suppressed by the RCD snubber circuit 30-1.

次に、第1スイッチング駆動電圧から120°位相が遅れた図示しない第2スイッチング駆動電圧により、2相の半導体装置20−2内の2つのMOSFET21−2,22−2が交互にオン/オフ動作し、直流電圧DCinが2相の交流電圧に変換される。この際、交互にオン/オフ動作するMOSFET21−2,22−2のターンオフ時に生じるサージ電圧が、RCDスナバ回路30−2によって抑制される。更に、第2スイッチング駆動電圧から120°位相が遅れた図示しない第3スイッチング駆動電圧により、3相の半導体装置20−3内の2つのMOSFET21−3,22−3が交互にオン/オフ動作し、直流電圧DCinが3相の交流電圧に変換される。この際、交互にオン/オフ動作するMOSFET21−3,22−3のターンオフ時に生じるサージ電圧が、RCDスナバ回路30−3によって抑制される。変換された三相の交流電圧ACoutは、負荷ZLへ供給される。   Next, the two MOSFETs 21-2 and 22-2 in the two-phase semiconductor device 20-2 are alternately turned on / off by a second switching drive voltage (not shown) whose phase is delayed by 120 ° from the first switching drive voltage. Then, the DC voltage DCin is converted into a two-phase AC voltage. At this time, the surge voltage generated at the time of turning off the MOSFETs 21-2 and 22-2 that alternately turn on / off is suppressed by the RCD snubber circuit 30-2. Furthermore, the two MOSFETs 21-3 and 22-3 in the three-phase semiconductor device 20-3 alternately turn on / off by a third switching drive voltage (not shown) whose phase is delayed by 120 ° from the second switching drive voltage. , DC voltage DCin is converted into a three-phase AC voltage. At this time, the surge voltage generated at the time of turning off the MOSFETs 21-3 and 22-3 that are turned on / off alternately is suppressed by the RCD snubber circuit 30-3. The converted three-phase AC voltage ACOut is supplied to the load ZL.

(実施例2の変形例)
本実施例2の電源装置60は、三相インバータ回路以外の他の構成の電源装置に変更しても良い。
(Modification of Embodiment 2)
The power supply device 60 according to the second embodiment may be changed to a power supply device having a configuration other than the three-phase inverter circuit.

(実施例2の効果)
本実施例2の電源装置60によれば、実施例1と同様の効果を奏することができる。
(Effect of Embodiment 2)
According to the power supply device 60 of the second embodiment, the same effects as those of the first embodiment can be obtained.

20,20−1〜20−3 半導体装置
20A 半導体装置部分
21,22,21−1〜21−3,22−1〜22−3 MOSFET
21A MOSFET形成領域
30,30−1〜30−3 RCDスナバ回路
30A スナバ回路形成領域
31 スナバダイオード
32 スナバコンデンサ
33 スナバ抵抗
41 ドレイン基板
60 電源装置
20, 20-1 to 20-3 Semiconductor device 20A Semiconductor device portion 21, 22, 21-1 to 21-3, 22-1 to 22-3 MOSFET
21A MOSFET forming region 30, 30-1 to 30-3 RCD snubber circuit 30A snubber circuit forming region 31 snubber diode 32 snubber capacitor 33 snubber resistor 41 drain substrate 60 power supply device

Claims (9)

オン/オフ動作する半導体素子と、
前記半導体素子のターンオフ時に発生するサージ電圧を抑制するスナバ回路と、
を備える半導体装置であって、
前記スナバ回路は、
前記半導体素子に内蔵され、前記半導体素子のターンオフ時に発生したサージ電流を所定方向へ流すスナバダイオードを有する、
ことを特徴とする半導体装置。
A semiconductor element that performs on / off operation,
A snubber circuit that suppresses a surge voltage generated when the semiconductor element is turned off,
A semiconductor device comprising:
The snubber circuit,
Having a snubber diode built in the semiconductor element and causing a surge current generated when the semiconductor element is turned off to flow in a predetermined direction,
A semiconductor device characterized by the above-mentioned.
前記スナバ回路は、
前記スナバダイオードの近傍に配置され、前記サージ電流を吸収するスナバコンデンサを有する、
ことを特徴とする請求項1記載の半導体装置。
The snubber circuit,
A snubber capacitor that is disposed near the snubber diode and absorbs the surge current,
The semiconductor device according to claim 1, wherein:
前記スナバダイオード及び前記スナバコンデンサは、
直列に接続されている、
ことを特徴とする請求項2記載の半導体装置。
The snubber diode and the snubber capacitor,
Connected in series,
3. The semiconductor device according to claim 2, wherein:
前記スナバ回路は、
前記半導体素子の内部又は外部に設けられ、前記スナバコンデンサの蓄積電荷を放電するスナバ抵抗を有する、
ことを特徴とする請求項2又は3記載の半導体装置。
The snubber circuit,
A snubber resistor is provided inside or outside the semiconductor element, and has a snubber resistance for discharging accumulated charge of the snubber capacitor.
4. The semiconductor device according to claim 2, wherein:
前記スナバ抵抗は、前記スナバコンデンサに対して直列に接続され、
前記スナバダイオードは、前記スナバ抵抗に対して並列に接続されている、
ことを特徴とする請求項4記載の半導体装置。
The snubber resistor is connected in series with the snubber capacitor,
The snubber diode is connected in parallel to the snubber resistor,
5. The semiconductor device according to claim 4, wherein:
前記半導体素子及び前記スナバ回路は、同一の基板上に形成されている、
ことを特徴とする請求項1〜3のいずれか1項記載の半導体装置。
The semiconductor element and the snubber circuit are formed on the same substrate,
The semiconductor device according to claim 1, wherein:
前記半導体素子及び前記スナバ回路は、
パワーモジュールを構成するパッケージ内に収容されている、
ことを特徴とする請求項1〜3のいずれか1項記載の半導体装置。
The semiconductor element and the snubber circuit,
Housed in the package that constitutes the power module,
The semiconductor device according to claim 1, wherein:
前記半導体素子は、
MOS型電界効果トランジスタ、絶縁ゲート型バイポーラトランジスタ、化合物半導体素子、及び整流用ダイオードを含む素子、
であることを特徴とする請求項1〜7のいずれか1項記載の半導体装置。
The semiconductor element is
MOS field-effect transistors, insulated gate bipolar transistors, compound semiconductor devices, and devices including rectifying diodes,
The semiconductor device according to claim 1, wherein:
請求項1〜8のいずれか1項記載の半導体装置を用いて電力変換を行うことを特徴とする電源装置。   A power supply device that performs power conversion using the semiconductor device according to claim 1.
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