JP7222270B2 - Semiconductor device and snubber device - Google Patents

Semiconductor device and snubber device Download PDF

Info

Publication number
JP7222270B2
JP7222270B2 JP2019038290A JP2019038290A JP7222270B2 JP 7222270 B2 JP7222270 B2 JP 7222270B2 JP 2019038290 A JP2019038290 A JP 2019038290A JP 2019038290 A JP2019038290 A JP 2019038290A JP 7222270 B2 JP7222270 B2 JP 7222270B2
Authority
JP
Japan
Prior art keywords
capacitor
terminal
positive
negative
path
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019038290A
Other languages
Japanese (ja)
Other versions
JP2020145774A (en
Inventor
隆二 山田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2019038290A priority Critical patent/JP7222270B2/en
Publication of JP2020145774A publication Critical patent/JP2020145774A/en
Application granted granted Critical
Publication of JP7222270B2 publication Critical patent/JP7222270B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Description

本発明は、半導体装置およびスナバ装置に関する。 The present invention relates to semiconductor devices and snubber devices.

従来、パワーエレクトロニクスなどの分野においては、サージ電圧による素子破壊を防止する技術や、短絡電流による素子破壊を防止する技術、配線インダクタンスを低減するための技術など、種々の技術が開発されている(例えば特許文献1~4参照)。
特許文献1 特開2016-144340号公報
特許文献2 特開2008-206348号公報
特許文献3 特開2012-110099号公報
特許文献4 特開2016-66974号公報
Conventionally, in fields such as power electronics, various technologies have been developed, such as technology to prevent element destruction due to surge voltage, technology to prevent element destruction due to short-circuit current, and technology to reduce wiring inductance ( For example, see Patent Documents 1 to 4).
Patent Document 1: JP-A-2016-144340 Patent Document 2: JP-A-2008-206348 Patent Document 3: JP-A-2012-110099 Patent Document 4: JP-A-2016-66974

しかしながら、従来の技術では、短絡電流およびサージ電圧のそれぞれによる素子破壊を防止することができない場合がある。 However, the conventional technology may not be able to prevent element breakdown due to short-circuit current and surge voltage.

上記課題を解決するために、本発明の第1の態様においては、半導体装置が提供される。半導体装置は、半導体モジュールを備えてよい。半導体装置は、半導体モジュールの正側端子および負側端子の間に装着されたスナバ装置を備えてよい。半導体装置は、スナバ装置と正側端子との間の配線長、および、スナバ装置と負側端子との間の配線長よりも長い配線を介して正側端子および負側端子に接続されたコンデンサを備えてよい。半導体装置は、配線に流れる電流を測定する電流センサを備えてよい。 In order to solve the above problems, a first aspect of the present invention provides a semiconductor device. The semiconductor device may comprise a semiconductor module. The semiconductor device may comprise a snubber device mounted between the positive terminal and the negative terminal of the semiconductor module. A semiconductor device has a capacitor connected to a positive terminal and a negative terminal through a wiring longer than the wiring length between the snubber device and the positive terminal and the wiring length between the snubber device and the negative terminal. may be provided. The semiconductor device may include a current sensor that measures the current flowing through the wiring.

スナバ装置は、正側端子および負側端子の間に接続されるコンデンサを有してよい。スナバ装置は、正側端子および負側端子からコンデンサに充電する充電パスを有してよい。スナバ装置は、コンデンサから正側端子および負側端子へと放電する、充電パスとは少なくとも一部が異なる放電パスを有してよい。 The snubber device may have a capacitor connected between the positive and negative terminals. The snubber device may have a charging path that charges the capacitor from the positive and negative terminals. The snubber device may have a discharge path that is at least partially different from the charge path that discharges from the capacitor to the positive and negative terminals.

スナバ装置は、正側端子および負側端子の間に直列に順に接続される正側コンデンサ、第1ダイオード、および負側コンデンサをそれぞれ有し、正側端子側から負側端子側へと電流を流す並列なn個(但しnは1以上の整数)の充電パスを有してよい。スナバ装置は、負側端子またはn個の充電パスのうち第Nの充電パス(但しNは0≦N≦nの整数)における負側コンデンサと、n個の充電パスのうち第N+1の充電パスにおける正側コンデンサまたは正側端子と、の間に接続される第2ダイオードをそれぞれ有し、負側コンデンサおよび正側コンデンサの少なくとも一方を介して負側端子側から正側端子側へと電流を流す並列なn+1個の放電パスを有してよい。 The snubber device has a positive capacitor, a first diode, and a negative capacitor connected in series between a positive terminal and a negative terminal, respectively, and conducts current from the positive terminal to the negative terminal. It may have n (where n is an integer equal to or greater than 1) charging paths in parallel. The snubber device includes a negative capacitor at a negative terminal or an N-th charging path (where N is an integer of 0≦N≦n) among n charging paths, and a N+1-th charging path among n charging paths. and the positive side capacitor or the positive side terminal of each of the positive side capacitors, and current flows from the negative side terminal side to the positive side terminal side via at least one of the negative side capacitor and the positive side capacitor. There may be n+1 parallel discharge paths flowing.

各充電パスの配線インダクタンスは、各放電パスの配線インダクタンスよりも小さくてよい。各充電パスの配線長は、各放電パスの配線長よりも短くてよい。 The wiring inductance of each charging path may be less than the wiring inductance of each discharging path. The wire length of each charge path may be shorter than the wire length of each discharge path.

半導体装置は、電流センサの検出値に基づいて、半導体モジュールの短絡を検出する短絡検出部を更に備えてよい。配線は、電線であってよい。 The semiconductor device may further include a short circuit detector that detects a short circuit in the semiconductor module based on the detected value of the current sensor. The wiring may be an electric wire.

半導体装置は、複数の半導体モジュールを備えてよい。半導体装置は、複数の半導体モジュールの正側端子同士、負側端子同士をそれぞれ接続する積層ブスバーを備えてよい。スナバ装置は、積層ブスバーを介して正側端子および負側端子の間に装着されてよい。 A semiconductor device may comprise a plurality of semiconductor modules. The semiconductor device may include laminated bus bars that connect positive terminals and negative terminals of a plurality of semiconductor modules. A snubber device may be mounted between the positive and negative terminals via a laminated busbar.

本発明の第2の態様においては、半導体モジュールの正側端子および負側端子の間に接続されるスナバ装置が提供される。スナバ装置は、正側端子および負側端子の間に接続されるコンデンサを備えてよい。スナバ装置は、正側端子および負側端子からコンデンサに充電する充電パスを備えてよい。スナバ装置は、コンデンサから正側端子および負側端子へと放電する、充電パスとは少なくとも一部が異なる放電パスを備えてよい。スナバ装置は、放電パスに流れる電流を測定する電流センサを備えてよい。 A second aspect of the present invention provides a snubber device connected between a positive terminal and a negative terminal of a semiconductor module. The snubber device may comprise a capacitor connected between the positive and negative terminals. The snubber device may comprise a charging path that charges the capacitor from the positive and negative terminals. The snubber device may comprise a discharge path, at least partially different from the charge path, discharging from the capacitor to the positive and negative terminals. The snubber device may comprise a current sensor that measures the current flowing in the discharge path.

電流センサは、放電パスのうち充電パスとは異なる箇所に設けられてよい。 The current sensor may be provided at a location in the discharge path that is different from the charge path.

スナバ装置は、正側端子および負側端子の間に直列に順に接続される正側コンデンサ、第1ダイオード、および負側コンデンサをそれぞれ有し、正側端子側から負側端子側へと電流を流す並列なn個(但しnは1以上の整数)の充電パスを備えてよい。スナバ装置は、負側端子またはn個の充電パスのうち第Nの充電パス(但しNは0≦N≦nの整数)における負側コンデンサと、n個の充電パスのうち第N+1の充電パスにおける正側コンデンサまたは正側端子と、の間に接続される第2ダイオードをそれぞれ有し、負側コンデンサおよび正側コンデンサの少なくとも一方を介して負側端子側から正側端子側へと電流を流す並列なn+1個の放電パスを備えてよい。 The snubber device has a positive capacitor, a first diode, and a negative capacitor connected in series between a positive terminal and a negative terminal, respectively, and conducts current from the positive terminal to the negative terminal. There may be provided n parallel charging paths (where n is an integer equal to or greater than 1). The snubber device includes a negative capacitor at a negative terminal or an N-th charging path (where N is an integer of 0≦N≦n) among n charging paths, and a N+1-th charging path among n charging paths. and the positive side capacitor or the positive side terminal of each of the positive side capacitors, and current flows from the negative side terminal side to the positive side terminal side via at least one of the negative side capacitor and the positive side capacitor. There may be n+1 parallel discharge paths to flow.

各充電パスの配線インダクタンスが、各放電パスの配線インダクタンスよりも小さくてよい。各充電パスの配線長が、各放電パスの配線長よりも短くてよい。 The wiring inductance of each charging path may be smaller than the wiring inductance of each discharging path. The wiring length of each charging path may be shorter than the wiring length of each discharging path.

本発明の第3の態様においては、半導体装置が提供される。半導体装置は、半導体モジュールを備えてよい。半導体装置は、第2の態様のスナバ装置を備えてよい。 A third aspect of the present invention provides a semiconductor device. The semiconductor device may comprise a semiconductor module. A semiconductor device may comprise the snubber device of the second aspect.

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。 It should be noted that the above summary of the invention does not list all the necessary features of the invention. Subcombinations of these feature groups can also be inventions.

本実施形態に係る半導体装置1を示す。1 shows a semiconductor device 1 according to this embodiment. 本実施形態に係る半導体装置1の回路図を示す。1 shows a circuit diagram of a semiconductor device 1 according to this embodiment. FIG. スイッチング素子11がターンオフされた場合の電流の流れを示す。It shows the current flow when the switching element 11 is turned off. スイッチング素子11がターンオンされた場合の電流の流れを示す。It shows the current flow when the switching element 11 is turned on. 短絡が生じた場合の電流の流れを示す。Shows the current flow when a short circuit occurs. 短絡が生じた場合に流れる電流量を示す。Indicates the amount of current that will flow if a short circuit occurs. 変形例に係る半導体装置1Aを示す。A semiconductor device 1A according to a modification is shown. スナバ装置7Aの外観構成を示す。2 shows an external configuration of the snubber device 7A.

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。 Hereinafter, the present invention will be described through embodiments of the invention, but the following embodiments do not limit the invention according to the claims. Also, not all combinations of features described in the embodiments are essential for the solution of the invention.

[1.半導体装置の外観構成]
図1は、本実施形態に係る半導体装置1を示す。なお、図中の上部分,下部分は半導体装置1を別々の方向から見た外観構成を示す。また、図中の破線枠Bは、破線枠Aで囲まれた半導体装置1の一部を別の方向から見た部分拡大図を示す。半導体装置1は、半導体モジュール5と、ヒートシンク6と、スナバ装置7と、コンデンサ10と、電流センサ9とを備える。
[1. Appearance Configuration of Semiconductor Device]
FIG. 1 shows a semiconductor device 1 according to this embodiment. It should be noted that the upper and lower portions of the figure show the external configuration of the semiconductor device 1 viewed from different directions. A dashed frame B in the figure shows a partially enlarged view of a part of the semiconductor device 1 surrounded by the dashed frame A viewed from another direction. A semiconductor device 1 includes a semiconductor module 5 , a heat sink 6 , a snubber device 7 , a capacitor 10 and a current sensor 9 .

半導体モジュール5は、1または複数の半導体素子を内蔵する。例えば、半導体モジュール5は、1または複数のスイッチング素子を内蔵してスイッチングを行ってよい。半導体モジュール5は、正側端子51、負側端子52および出力端子19を有する。半導体モジュール5は、図示しない1または複数の制御端子をさらに有してよく、当該制御端子を介して半導体モジュール5の制御装置に接続されてよい。 The semiconductor module 5 incorporates one or more semiconductor elements. For example, the semiconductor module 5 may incorporate one or more switching elements to perform switching. The semiconductor module 5 has a positive terminal 51 , a negative terminal 52 and an output terminal 19 . The semiconductor module 5 may further have one or more control terminals (not shown), and may be connected to the control device of the semiconductor module 5 via the control terminals.

ヒートシンク6は、少なくとも半導体モジュール5で生じる熱を吸収する。ヒートシンク6は、半導体モジュールとは反対側の面に放熱フィン(図示せず)を有してよい。ヒートシンク6は半導体モジュール5に取り付けられて半導体スタック50(複合体とも称する)をなしてよい。なお、ヒートシンク6は半導体装置6に具備されなくてもよい。 The heat sink 6 absorbs at least heat generated in the semiconductor module 5 . The heat sink 6 may have radiation fins (not shown) on the surface opposite to the semiconductor module. The heat sink 6 may be attached to the semiconductor module 5 to form a semiconductor stack 50 (also called composite). Note that the heat sink 6 may not be provided in the semiconductor device 6 .

スナバ装置7は、半導体モジュール5の正側端子51および負側端子52の間に装着される。スナバ装置7は、半導体モジュール5のスイッチング動作時に生じる瞬時的なサージ電圧を吸収してよい。スナバ装置7は、サージ電圧を吸収するためのコンデンサなどがプリント配線基板70上に設けられることで構成されてよい。 The snubber device 7 is mounted between the positive terminal 51 and the negative terminal 52 of the semiconductor module 5 . The snubber device 7 may absorb an instantaneous surge voltage that occurs during switching operation of the semiconductor module 5 . The snubber device 7 may be configured by providing a capacitor or the like for absorbing surge voltage on the printed wiring board 70 .

プリント配線基板70は、端子700を介して半導体モジュール5の正側端子51および負側端子52に接続された図示しない面状の正側配線および負側配線を内部に有してよい。これらの正側配線および負側配線は、互いに差動的に作用して磁界を打ち消し合うよう、絶縁層を挟んで積層されてよい。これにより、正側配線および負側配線のインダクタンスが小さくなる。また、並列な複数のコンデンサがスナバ装置7に具備される場合に、各コンデンサに均一に充放電を行わせることができる。 The printed wiring board 70 may internally have planar positive wiring and negative wiring (not shown) connected to the positive terminal 51 and the negative terminal 52 of the semiconductor module 5 via terminals 700 . These positive wiring and negative wiring may be stacked with an insulating layer interposed therebetween so that they act differentially on each other to cancel out the magnetic field. This reduces the inductance of the positive wiring and the negative wiring. Moreover, when the snubber device 7 is provided with a plurality of parallel capacitors, each capacitor can be uniformly charged and discharged.

コンデンサ10は、配線100を介して半導体モジュール5の正側端子51および負側端子52に接続される。配線100は、スナバ装置7と正側端子51との間の配線長、および、スナバ装置7と負側端子52との間の配線長よりも長い。 Capacitor 10 is connected to positive terminal 51 and negative terminal 52 of semiconductor module 5 via wiring 100 . The wiring 100 is longer than the wiring length between the snubber device 7 and the positive terminal 51 and the wiring length between the snubber device 7 and the negative terminal 52 .

なお、コンデンサ10は、半導体モジュール5に直流電源として機能する直流コンデンサでもよいし、半導体モジュール5の正側端子51および負側端子52の間の電圧を平滑化する平滑コンデンサでもよい。コンデンサ10が平滑コンデンサである場合には、半導体モジュール5の正側端子51および負側端子52には、図示しない電源が接続されてもよい。 Note that the capacitor 10 may be a DC capacitor that functions as a DC power source for the semiconductor module 5 or a smoothing capacitor that smoothes the voltage between the positive terminal 51 and the negative terminal 52 of the semiconductor module 5 . If capacitor 10 is a smoothing capacitor, a power supply (not shown) may be connected to positive terminal 51 and negative terminal 52 of semiconductor module 5 .

電流センサ9は、配線100に流れる電流を測定する。電流センサ9は、半導体モジュール5の短絡、つまり正側端子51および負側端子52の間の短絡を検出するための後述の短絡検出部8(図2参照)や、半導体モジュール5の制御装置に、測定結果を供給してよい。 A current sensor 9 measures the current flowing through the wiring 100 . The current sensor 9 includes a short-circuit detector 8 (see FIG. 2) for detecting a short-circuit in the semiconductor module 5, that is, a short-circuit between the positive terminal 51 and the negative terminal 52, and a controller for the semiconductor module 5. , may supply the measurement results.

なお、本実施形態では一例として、図中の破線枠B内に図示されるように、電流センサ9は環状に形成されて配線100を内部に挿通させるが、配線100を挟んでもよい。電流センサ9は、CT方式やホール素子方式、ロゴスキー方式、ゼロフラックス方式などの何れの方式で電流を測定してもよい。 In the present embodiment, as an example, the current sensor 9 is formed in a ring shape with the wiring 100 inserted therein, as shown in the dashed frame B in the figure, but the wiring 100 may be sandwiched. The current sensor 9 may measure current by any method such as a CT method, a Hall element method, a Rogowski method, or a zero flux method.

以上の半導体装置1によれば、電流センサ9を用いて電流の変化から短絡を検知することにより、短絡電流による素子破壊を未然に防ぐことができる。また、スナバ装置7と正側端子51との間の配線長、および、スナバ装置7と負側端子52との間の配線長よりも長い配線100によって正側端子51および負側端子52とコンデンサ10とが接続されるので、半導体モジュール5とコンデンサ10との間の配線インダクタンスが大きくなる。従って、半導体モジュール5の破損などに起因して正側端子51および負側端子52の間で短絡が生じる場合に、電流の変化が抑えられて素子破壊までの時間が長くなるため、短絡電流による素子破壊を確実に防ぐことができる。また、半導体モジュール5とコンデンサ10との間の配線100に電流センサ9が設けられるので、半導体モジュール5とスナバ装置7との間の配線に設けられる場合と異なり、半導体モジュール5とスナバ装置7との間の配線を短くすることができる。よって、半導体モジュール5を駆動して電流を遮断するときのサージ電圧を低減してスナバ装置7で確実に吸収し、サージ電圧による素子破壊を防止することができる。 According to the semiconductor device 1 described above, by detecting a short circuit from a change in current using the current sensor 9, it is possible to prevent element destruction due to a short circuit current. The positive terminal 51 and the negative terminal 52 are connected to the capacitor by the wiring 100 longer than the wiring length between the snubber device 7 and the positive terminal 51 and the wiring length between the snubber device 7 and the negative terminal 52 . 10 are connected, the wiring inductance between the semiconductor module 5 and the capacitor 10 is increased. Therefore, when a short circuit occurs between the positive terminal 51 and the negative terminal 52 due to breakage of the semiconductor module 5 or the like, the change in current is suppressed and the time until element breakdown is increased. Element destruction can be reliably prevented. Further, since the current sensor 9 is provided on the wiring 100 between the semiconductor module 5 and the capacitor 10, unlike the case where it is provided on the wiring between the semiconductor module 5 and the snubber device 7, the semiconductor module 5 and the snubber device 7 are connected. The wiring between can be shortened. Therefore, it is possible to reduce the surge voltage when the semiconductor module 5 is driven to cut off the current, and to reliably absorb the surge voltage by the snubber device 7, thereby preventing element destruction due to the surge voltage.

[2.半導体装置1の回路構成]
図2は、本実施形態に係る半導体装置1の回路図である。本図において半導体装置1は直流電力を多相交流電力に変換する半導体装置の1相分である。半導体装置1は、電源コンデンサ10の各電極と電源出力端子19との接続を切り替えることで変換した電圧を電源出力端子19から出力する。なお、出力される交流電流の帰路は他の相の電源出力端子19であってよい。電源出力端子19には誘導負荷(図示せず)が接続されてよい。半導体装置1は、コンデンサ10と、電流センサ9と、短絡検出部8と、半導体モジュール5と、スナバ装置7とを備える。なお、半導体装置1は直流電力を単相交流電力に変換してもよい。この場合に半導体装置1は、直列接続された2つのコンデンサ10を備えてよく、電源出力端子19から出力される交流電流の帰路をコンデンサ10の中点としてよい。
[2. Circuit Configuration of Semiconductor Device 1]
FIG. 2 is a circuit diagram of the semiconductor device 1 according to this embodiment. In the figure, a semiconductor device 1 is for one phase of a semiconductor device that converts DC power into multiphase AC power. The semiconductor device 1 outputs a converted voltage from the power output terminal 19 by switching the connection between each electrode of the power supply capacitor 10 and the power output terminal 19 . Note that the return path of the alternating current to be output may be the power supply output terminal 19 of another phase. An inductive load (not shown) may be connected to the power output terminal 19 . A semiconductor device 1 includes a capacitor 10 , a current sensor 9 , a short circuit detector 8 , a semiconductor module 5 and a snubber device 7 . Note that the semiconductor device 1 may convert DC power into single-phase AC power. In this case, the semiconductor device 1 may include two capacitors 10 connected in series, and the return path of the alternating current output from the power supply output terminal 19 may be the middle point of the capacitors 10 .

コンデンサ10は、正側配線101を介して正極側が半導体モジュール5の正側端子51に接続され、負側配線102を介して負極側が負側端子52に接続される。 The capacitor 10 has a positive side connected to the positive terminal 51 of the semiconductor module 5 via a positive wiring 101 and a negative side connected to a negative terminal 52 via a negative wiring 102 .

正側配線101および負側配線102は配線100の一例であり、その配線長に応じて配線インダクタンス1011を持ちうる。配線100は、本実施形態では一例として電線であるが、電流センサ9が設けられうるものであれば、電線でなくてもよい。例えば、配線100はバスバーのような配線部材であってもよい。 The positive wiring 101 and the negative wiring 102 are examples of the wiring 100, and can have wiring inductance 1011 according to the wiring length. Although the wiring 100 is an electric wire as an example in this embodiment, it may not be an electric wire as long as the current sensor 9 can be provided. For example, the wiring 100 may be a wiring member such as a busbar.

電流センサ9は、本実施形態では一例として、正側配線101に設けられている。電流センサ9は、測定結果を短絡検出部9に供給する。 The current sensor 9 is provided on the positive wiring 101 as an example in this embodiment. The current sensor 9 supplies the measurement result to the short circuit detector 9 .

短絡検出部8は、電流センサ9の検出値に基づいて、半導体モジュール5の短絡を検出する。短絡検出部8は、測定結果(本実施形態においては一例として正側配線101に流れる電流検出値)が閾値を超えるか否かに基づいて短絡の有無を検出してよい。但し、短絡検出部8は、正側配線101の電流量に基づいて短絡を検出する限りにおいて、他の手法により短絡を検出してもよい。短絡検出部8は、図示しない制御装置に検出結果を供給してよい。 The short circuit detector 8 detects a short circuit of the semiconductor module 5 based on the detected value of the current sensor 9 . The short-circuit detection unit 8 may detect the presence or absence of a short-circuit based on whether the measurement result (in this embodiment, as an example, a detected value of the current flowing through the positive wiring 101) exceeds a threshold. However, as long as the short-circuit detector 8 detects a short-circuit based on the current amount of the positive wiring 101, the short-circuit may be detected by other methods. The short-circuit detector 8 may supply the detection result to a control device (not shown).

半導体モジュール5は、スイッチング素子11,12と、環流ダイオード13,14とを有する。スイッチング素子11,12は、負側配線102および正側配線101の間に直列に順次接続されている。スイッチング素子11,12は、電力変換装置における上アームおよび下アームを構成してよい。 The semiconductor module 5 has switching elements 11 and 12 and freewheeling diodes 13 and 14 . Switching elements 11 and 12 are sequentially connected in series between negative wiring 102 and positive wiring 101 . The switching elements 11 and 12 may constitute an upper arm and a lower arm in the power converter.

スイッチング素子11,12は、それぞれ正側端子51の側にドレイン端子が接続され、負側端子52の側にソース端子が接続される。スイッチング素子11,12のゲート端子には、図示しない制御装置が接続され、スイッチング素子11,12のオン/オフを制御する。例えば、スイッチング素子11,12は、両方がオフとなるデッドタイムを挟んで択一的に接続状態となるよう制御されてよい。スイッチング素子11,12はPWM方式で制御されてよい。スイッチング素子11およびスイッチング素子12の中点には電源出力端子19が接続される。 The switching elements 11 and 12 each have a drain terminal connected to the positive terminal 51 side and a source terminal connected to the negative terminal 52 side. A control device (not shown) is connected to gate terminals of the switching elements 11 and 12 to control ON/OFF of the switching elements 11 and 12 . For example, the switching elements 11 and 12 may be controlled to alternatively be in the connected state with a dead time in which both are turned off. The switching elements 11 and 12 may be controlled by PWM. A power supply output terminal 19 is connected to the middle point of the switching element 11 and the switching element 12 .

スイッチング素子11,12は、シリコンを基材としたシリコン半導体素子でもよいし、ワイドバンドギャップ半導体素子でもよい。ワイドバンドギャップ半導体素子とは、シリコン半導体素子よりもバンドギャップが大きい半導体素子であり、例えばSiC、GaN、ダイヤモンド、窒化ガリウム系材料、酸化ガリウム系材料、AlN、AlGaN、または、ZnOなどを含む半導体素子である。なお、スイッチング素子11,12はMOSFETでもよいし、IGBTやバイポーラトランジスタなど、他構造の半導体素子でもよい。 The switching elements 11 and 12 may be silicon semiconductor elements based on silicon, or may be wide bandgap semiconductor elements. A wide bandgap semiconductor device is a semiconductor device having a bandgap larger than that of a silicon semiconductor device, and includes, for example, SiC, GaN, diamond, gallium nitride-based materials, gallium oxide-based materials, AlN, AlGaN, or ZnO. element. The switching elements 11 and 12 may be MOSFETs, or semiconductor elements having other structures such as IGBTs and bipolar transistors.

環流ダイオード13,14は、正側配線101の側がカソードとなるようスイッチング素子11,12に逆並列に接続される。環流ダイオード13,14は、ショットキーバリアダイオードでもよい。環流ダイオード13,14は、シリコン半導体素子でもよいし、ワイドバンドギャップ半導体素子でもよい。 Freewheeling diodes 13 and 14 are connected in anti-parallel to switching elements 11 and 12 so that the positive wiring 101 side serves as a cathode. Freewheeling diodes 13 and 14 may be Schottky barrier diodes. Freewheeling diodes 13 and 14 may be silicon semiconductor devices or wide bandgap semiconductor devices.

[2.1.スナバ装置7]
スナバ装置7は、スイッチング素子11,12が電流を遮断した場合に生じるサージ電圧を吸収して半導体装置1の各素子を保護する。スナバ装置7は、スナバ回路2を有する。スナバ回路2は、正側端子51および負側端子52の間に(直接的または間接的に)接続される1または複数のコンデンサ211,213と、正側端子51および負側端子52からコンデンサ10に充電する1または複数の充電パス21と、コンデンサ10から正側端子51および負側端子52へと放電する1または複数の放電パス22とを有してよく、放電パス22は充電パス21とは少なくとも一部が異なってよい。
[2.1. snubber device 7]
The snubber device 7 protects each element of the semiconductor device 1 by absorbing a surge voltage generated when the switching elements 11 and 12 cut off the current. The snubber device 7 has a snubber circuit 2 . Snubber circuit 2 includes one or more capacitors 211 and 213 connected (directly or indirectly) between positive terminal 51 and negative terminal 52 and capacitor 10 from positive terminal 51 and negative terminal 52 . and one or more discharge paths 22 discharging from the capacitor 10 to the positive terminal 51 and the negative terminal 52, the discharging path 22 being the charging path 21 and the negative terminal 52. may be at least partially different.

本実施形態では一例として、スナバ回路2は、並列なn個の充電パス21と、並列なn+1個の放電パス22とを有する。なお、個数nは1以上の整数であり、本実施形態では一例として3である。また、本実施形態では一例として、3つの充電パス21を図の左側から順に第1の充電パス21(1),第2の充電パス21(2),第3の充電パス21(3)として説明する。また、4つの放電パス22を図の左側から順に第1の放電パス22(1),第2の放電パス22(2),第3の放電パス22(3),第4の放電パス22(4)として説明する。 In this embodiment, as an example, the snubber circuit 2 has n parallel charging paths 21 and n+1 parallel discharging paths 22 . Note that the number n is an integer of 1 or more, and is 3 as an example in this embodiment. In this embodiment, as an example, the three charging paths 21 are designated as a first charging path 21(1), a second charging path 21(2), and a third charging path 21(3) in order from the left side of the drawing. explain. In addition, the four discharge paths 22 are arranged in order from the left side of the drawing as a first discharge path 22(1), a second discharge path 22(2), a third discharge path 22(3), and a fourth discharge path 22( 4).

各充電パス21は、正側端子51および負側端子52の間に直列に順に接続される正側コンデンサ211、第1ダイオード212、および負側コンデンサ213を有する。正側コンデンサ211および負側コンデンサ213は、それぞれスナバコンデンサとして機能するものであり、スイッチング素子11,12の駆動時に生じる瞬時的なサージ電圧(一例として10nsより大きく10μs未満の期間で素子に印加されるサージ電圧)を吸収してよい。例えば正側コンデンサ211および負側コンデンサ213は、100kHzより大きく100MHz未満の振動を抑えてよい。正側コンデンサ211および負側コンデンサ213は、一例としてフィルムコンデンサまたは積層セラミックコンデンサであってよい。 Each charging path 21 has a positive capacitor 211 , a first diode 212 and a negative capacitor 213 connected in series between a positive terminal 51 and a negative terminal 52 in order. The positive side capacitor 211 and the negative side capacitor 213 function as snubber capacitors, respectively, and an instantaneous surge voltage generated when the switching elements 11 and 12 are driven (for example, applied to the elements for a period greater than 10 ns and less than 10 μs). surge voltage). For example, positive side capacitor 211 and negative side capacitor 213 may suppress vibrations greater than 100 kHz and less than 100 MHz. Positive side capacitor 211 and negative side capacitor 213 may be, for example, film capacitors or laminated ceramic capacitors.

第1ダイオード212は、正側端子51の側にアノードを向け、負側端子52の側にカソードを向けて配設される。これにより、各充電パス21は正側端子51側から負側端子52側へと電流を流す。 The first diode 212 is arranged with its anode facing the positive terminal 51 side and its cathode facing the negative terminal 52 side. As a result, each charging path 21 causes current to flow from the positive terminal 51 side to the negative terminal 52 side.

各放電パス22は、第2ダイオード221を有する。第2ダイオード221は、負側端子52またはn個の充電パス21のうち第Nの充電パス21(但しNは0≦N≦nの整数)における負側コンデンサ213と、n個の充電パス21のうち第N+1の充電パス21における正側コンデンサ211または正側端子51と、の間に接続される。例えば、第1の放電パス22(1)の第2ダイオード221は、負側端子52と、第1の充電パス21(1)の正側コンデンサ211との間に接続される。第2の放電パス22(2)の第2ダイオード221は、第1の充電パス21(1)の負側コンデンサ213と、第2の充電パス21(2)の正側コンデンサ211との間に接続される。第3の放電パス22(3)の第2ダイオード221は、第2の充電パス21(2)の負側コンデンサ213と、第3の充電パス21(3)の正側コンデンサ211との間に接続される。第4の放電パス22(4)の第2ダイオード221は、第3の充電パス21(3)の負側コンデンサ213と、正側端子51との間に接続される。第2ダイオード221は、第Nの充電パス21(N)または負側端子52の側にアソードを向け、第N+1の充電パス21(N+1)または正側端子51の側にカソードを向けて配設される。これにより、各放電パス22は、負側コンデンサ213および正側コンデンサ211の少なくとも一方を介して負側端子52側から正側端子51側へと電流を流す。 Each discharge path 22 has a second diode 221 . The second diode 221 connects the negative capacitor 213 at the negative terminal 52 or the Nth charging path 21 (where N is an integer of 0≦N≦n) among the n charging paths 21 and the n charging paths 21 . and the positive side capacitor 211 or the positive side terminal 51 in the N+1-th charging path 21 among the charging paths 21 . For example, the second diode 221 of the first discharge path 22(1) is connected between the negative terminal 52 and the positive capacitor 211 of the first charge path 21(1). A second diode 221 of the second discharge path 22(2) is between the negative capacitor 213 of the first charge path 21(1) and the positive capacitor 211 of the second charge path 21(2). Connected. The second diode 221 of the third discharge path 22(3) is between the negative capacitor 213 of the second charge path 21(2) and the positive capacitor 211 of the third charge path 21(3). Connected. A second diode 221 of the fourth discharge path 22 ( 4 ) is connected between the negative capacitor 213 of the third charge path 21 ( 3 ) and the positive terminal 51 . The second diode 221 is disposed with its anode facing the Nth charging path 21 (N) or the negative terminal 52 side and with its cathode facing the N+1th charging path 21 (N+1) or the positive terminal 51 side. be done. As a result, each discharge path 22 causes current to flow from the negative terminal 52 side to the positive terminal 51 side via at least one of the negative capacitor 213 and the positive capacitor 211 .

ここで、n個(本実施形態では一例として3個)の各充電パス21の配線インダクタンスは、各放電パス22の配線インダクタンスよりも小さくてよい。また、各充電パス21の配線長は、各放電パス22の配線長よりも短くてよい。例えば、正側端子51および負側端子52を結ぶ各充電パス21の配線長は、正側端子51および負側端子52を結ぶ各放電パス22の配線長よりも短くてよい。また、3個の充電パス21における、正側コンデンサ211および負側コンデンサ213の間の各配線部分の配線長は、放電パス22のそれぞれにおける、負側コンデンサ213と正側コンデンサ211とを結ぶ配線部分の配線長よりも短くてよい。本実施形態では一例として、各充電パス21は、正側端子51および負側端子52の間に物理的に直線状に配設されている。 Here, the wiring inductance of each of the n charging paths 21 (three as an example in this embodiment) may be smaller than the wiring inductance of each of the discharging paths 22 . Also, the wiring length of each charging path 21 may be shorter than the wiring length of each discharging path 22 . For example, the wiring length of each charging path 21 connecting the positive terminal 51 and the negative terminal 52 may be shorter than the wiring length of each discharging path 22 connecting the positive terminal 51 and the negative terminal 52 . Also, the wiring length of each wiring portion between the positive side capacitor 211 and the negative side capacitor 213 in the three charging paths 21 is equal to the length of the wiring connecting the negative side capacitor 213 and the positive side capacitor 211 in each discharging path 22 . It may be shorter than the wiring length of the part. In this embodiment, as an example, each charging path 21 is physically arranged linearly between the positive terminal 51 and the negative terminal 52 .

[2.1.1.スナバ回路2の動作]
まず、スイッチング素子11がオン、スイッチング素子12がオフの状態から、スイッチング素子11がターンオフされる場合の動作について説明する。スイッチング素子11がオン、スイッチング素子12がオフの状態では、出力電流は、コンデンサ10、正側配線101、スイッチング素子11、および、電源出力端子19の経路で流れる。このとき、配線インダクタンス1011には出力電流が流れてエネルギーが蓄積される。
[2.1.1. Operation of snubber circuit 2]
First, the operation when the switching element 11 is turned off from the state where the switching element 11 is on and the switching element 12 is off will be described. When the switching element 11 is on and the switching element 12 is off, the output current flows through the capacitor 10 , the positive wiring 101 , the switching element 11 , and the power output terminal 19 . At this time, an output current flows through the wiring inductance 1011 and energy is accumulated.

図3は、この状態からスイッチング素子11がターンオフされた場合の電流の流れを示す。なお、図中の破線の矢印は電流の流れを示し、実線の矢印はコンデンサ10、正側コンデンサ211および負側コンデンサ213の電圧を示す。また、この図3と、後述の図4とでは、電流センサ9の図示を省略している。 FIG. 3 shows the current flow when the switching element 11 is turned off from this state. In the figure, broken line arrows indicate current flow, and solid line arrows indicate voltages of capacitor 10, positive side capacitor 211 and negative side capacitor 213. FIG. Further, illustration of the current sensor 9 is omitted in FIG. 3 and FIG. 4 described later.

スイッチング素子11がターンオフされると、出力電流は転流して、コンデンサ10および正側配線101から各充電パス21の正側コンデンサ211、第1ダイオード212および負側コンデンサ213に流れ、環流ダイオード14を介して電源出力端子19から出力される。これにより、配線インダクタンス1011の電流エネルギーは、充電パス21の正側コンデンサ211および負側コンデンサ213の充電により吸収される。そして、出力電流は最終的に、コンデンサ10、負側配線102、環流ダイオード14、および、電源出力端子19の経路に全て転流する。これにより、スイッチング素子11のターンオフ動作に伴う転流が完了する。 When the switching element 11 is turned off, the output current is commutated and flows from the capacitor 10 and the positive wiring 101 to the positive capacitor 211, the first diode 212 and the negative capacitor 213 of each charging path 21, and flows through the freewheeling diode 14. It is output from the power supply output terminal 19 via. As a result, the current energy of the wiring inductance 1011 is absorbed by charging the positive side capacitor 211 and the negative side capacitor 213 of the charging path 21 . Then, the output current is finally commutated to the capacitor 10 , the negative wiring 102 , the freewheeling diode 14 and the power supply output terminal 19 . This completes the commutation accompanying the turn-off operation of the switching element 11 .

図4は、スイッチング素子11のターンオフ動作が完了した状態から、あらためてスイッチング素子11がターンオンされた場合の電流の流れを示す。 FIG. 4 shows the current flow when the switching element 11 is turned on again after the turn-off operation of the switching element 11 is completed.

あらためてスイッチング素子11がターンオンされると、コンデンサ10、負側配線102、環流ダイオード14、および、電源出力端子19の経路に流れていた出力電流は、コンデンサ10、負側配線102、各放電パス22の第2ダイオード221、スイッチング素子11、および、電源出力端子19の経路に転流し、このとき第2ダイオード221のアノード側/カソード側の正側コンデンサ211および/または負側コンデンサ213に蓄えられていたターンオフ動作時のエネルギーが放出される。そして、出力電流は最終的にコンデンサ10、正側配線101、スイッチング素子11、および、電源出力端子19の経路に全て転流する。これにより、スイッチング素子11のターンオン動作に伴う転流が完了する。 When the switching element 11 is turned on again, the output current flowing through the path of the capacitor 10, the negative wiring 102, the freewheeling diode 14, and the power supply output terminal 19 changes to the capacitor 10, the negative wiring 102, and each discharge path 22. of the second diode 221, the switching element 11, and the path of the power supply output terminal 19. At this time, it is stored in the positive side capacitor 211 and/or the negative side capacitor 213 on the anode side/cathode side of the second diode 221. Energy is released during the turn-off operation. Then, the output current is finally commutated to the capacitor 10 , the positive wiring 101 , the switching element 11 and the power supply output terminal 19 . This completes the commutation accompanying the turn-on operation of the switching element 11 .

ここで、スイッチング素子11のターンオフ及びターンオンの動作時における正側コンデンサ211および負側コンデンサ213の電圧について説明する。ターンオフ動作時における各充電パス21の正側コンデンサ211および負側コンデンサ213の電圧の関係は、以下の式(1)で表される。但し、式中、Eはコンデンサ10の電圧、Vdc-offはターンオフ動作時の正側端子51および負側端子52の間の端子間電圧である。また、Vp(1)~Vp(3)は第1の充電パス21(1)~第3の充電パス21(3)における正側コンデンサ211の電圧である。また、Vn(1)~Vn(3)は第1の充電パス21(1)~第3の充電パス21(3)における負側コンデンサ213の電圧である。 Here, the voltages of the positive side capacitor 211 and the negative side capacitor 213 when the switching element 11 is turned off and turned on will be described. The relationship between the voltages of the positive side capacitor 211 and the negative side capacitor 213 of each charging path 21 during turn-off operation is represented by the following equation (1). However, in the formula, E is the voltage of the capacitor 10, and V dc-off is the inter-terminal voltage between the positive terminal 51 and the negative terminal 52 during turn-off operation. V p(1) to V p(3) are the voltages of the positive capacitor 211 in the first charging path 21(1) to the third charging path 21(3). V n(1) to V n(3) are the voltages of the negative capacitor 213 in the first charging path 21(1) to the third charging path 21(3).

E≦(V(1)+V(1))
=(V(2)+V(2))
=(V(3)+V(3))
=Vdc-off …(1)
E≦( Vp (1)+ Vn (1))
=( Vp (2)+ Vn (2))
=( Vp (3)+ Vn (3))
=V dc-off (1)

また、ターンオン動作時における各放電パス22の正側コンデンサ211および負側コンデンサ213の電圧の関係は、以下の式(2)で表される。但し、式中、Vdc-onはターンオン動作時の正側端子51および負側端子52の間の端子間電圧である。 Also, the relationship between the voltages of the positive side capacitor 211 and the negative side capacitor 213 of each discharge path 22 during turn-on operation is represented by the following equation (2). However, in the formula, V dc-on is the inter-terminal voltage between the positive terminal 51 and the negative terminal 52 during turn-on operation.

E≧V(1)
=(V(1)+V(2))
=(V(2)+V(3))
=V(3)
=Vdc-on …(2)
E≧V p (1)
=( Vn (1)+ Vp (2))
=( Vn (2)+ Vp (3))
= V n (3)
= Vdc-on (2)

式(1)及び式(2)により、各正側コンデンサ211および各負側コンデンサ213の電圧の関係は以下の式(3)で表される(図3、図4に図示した電圧も参照)。但し、式中、Vdcは定常時の正側端子51および負側端子52の間の端子間電圧である。 From equations (1) and (2), the relationship between the voltages of each positive capacitor 211 and each negative capacitor 213 is expressed by the following equation (3) (see also the voltages shown in FIGS. 3 and 4). . However, in the formula, Vdc is the inter-terminal voltage between the positive terminal 51 and the negative terminal 52 during normal operation.

E=Vdc≒V(1)
=V(3)
=1.5×V(2)
=1.5×V(2)
=3×V(1)
=3×V(3) …(3)
E=V dc ≈V p (1)
= V n (3)
= 1.5 x Vp (2)
= 1.5 x Vn (2)
= 3 x Vn (1)
=3×V p (3) (3)

式(3)より、コンデンサ電流が遮断される場合の各充電パス21における充電電圧(図4では一例として4E/3)は、放電パス22のそれぞれにおける放電電圧(図4では一例としてE)よりも高いことがわかる。なお、出力電流が逆向きの場合でのスイッチング素子12のターンオンおよびターンオフ動作においても、回路の対称性より同様の効果が得られるため、詳細な説明は省略する。 From equation (3), the charging voltage in each charging path 21 when the capacitor current is cut off (4E/3 as an example in FIG. 4) is obtained from the discharging voltage in each discharging path 22 (E as an example in FIG. 4). is also found to be high. The same effect can be obtained from the symmetry of the circuit in the turn-on and turn-off operations of the switching element 12 when the output current is reversed, so detailed description will be omitted.

以上の半導体装置1におけるスナバ回路2によれば、半導体モジュール5によって電流が遮断されると、正側端子51および負側端子52から充電パス21を介して正側,負側のコンデンサ211,213に充電が行われるので、半導体モジュール5とコンデンサ211,213との間の配線100の配線インダクタンスに蓄積されたエネルギーは充電パス21を通ってコンデンサ211,213を正側端子51および負側端子52の間の電圧よりも高い電圧に充電する。これにより、サージ電圧による素子破壊が防止される。 According to the snubber circuit 2 in the semiconductor device 1 described above, when the current is cut off by the semiconductor module 5 , the positive and negative capacitors 211 and 213 are supplied from the positive terminal 51 and the negative terminal 52 through the charging path 21 . Therefore, the energy accumulated in the wiring inductance of the wiring 100 between the semiconductor module 5 and the capacitors 211 and 213 passes through the charging path 21 and the capacitors 211 and 213 to the positive terminal 51 and the negative terminal 52. to a voltage higher than the voltage between This prevents element breakdown due to surge voltage.

また、放電パス22が正側,負側のコンデンサ211または213から正側端子51および負側端子52へと放電を行うので、半導体モジュール5によって電流が流されると、コンデンサ211,213に蓄積されたエネルギーが放電され、各放電パス22の放電電圧は正側端子51および負側端子52の間の電圧まで低下する。

In addition, since the discharge path 22 discharges from the positive side and negative side capacitors 211 or 213 to the positive side terminal 51 and the negative side terminal 52, when a current is supplied by the semiconductor module 5, it is accumulated in the capacitors 211 and 213. The energy is discharged, and the discharge voltage of each discharge path 22 drops to the voltage between the positive terminal 51 and the negative terminal 52 .

また、放電パス22の少なくとも一部は充電パス21と異なるので、半導体モジュール5により電流が遮断される場合に、充電パス21を介してコンデンサ211,213を充電するエネルギーが放電パス22を介して放電され改めてコンデンサ211,213を充電する、といった共振動作が防止される。また、スナバ回路2には正側コンデンサ211および負側コンデンサ213を有するn個の並列な充電パス21と、負側コンデンサ213および正側コンデンサ211の少なくとも一方を介して負側端子52側から正側端子51側へと電流を流すn+1個の放電パス22とが具備されるため、電流が遮断される場合のn個の充電パス21のそれぞれにおける充電電圧は、放電パス22のそれぞれにおける放電電圧よりも高くなる。従って、電流が遮断されて充電パス21を充電したエネルギーは、放電パス22によって放電されても充電パス21をさらに充電することができない。よって、電流が遮断される場合に正側コンデンサ211および負側コンデンサ213を充電したエネルギーは、配線インダクタンス1011と正側コンデンサ211や負側コンデンサ213との共振動作により充放電されて回路損失として消費されることなく正側コンデンサ211および負側コンデンサ213に蓄えられて回生される。これにより、共振動作による回路損失を確実に低減することができる。 At least part of the discharge path 22 is different from the charge path 21, so that when the current is cut off by the semiconductor module 5, the energy for charging the capacitors 211 and 213 through the charge path 21 is transferred through the discharge path 22. Resonance operation such as discharging and charging the capacitors 211 and 213 is prevented. The snubber circuit 2 also includes n parallel charging paths 21 each having a positive capacitor 211 and a negative capacitor 213 , and a positive charge from the negative terminal 52 through at least one of the negative capacitor 213 and the positive capacitor 211 . Since n+1 discharge paths 22 are provided for flowing a current to the side terminal 51 side, the charging voltage in each of the n charging paths 21 when the current is interrupted is the discharge voltage in each of the discharge paths 22. higher than Therefore, the energy that charges the charging path 21 when the current is interrupted cannot further charge the charging path 21 even if it is discharged by the discharging path 22 . Therefore, the energy charged in the positive side capacitor 211 and the negative side capacitor 213 when the current is interrupted is charged and discharged by the resonance operation of the wiring inductance 1011 and the positive side capacitor 211 and the negative side capacitor 213, and is consumed as circuit loss. It is stored in the positive side capacitor 211 and the negative side capacitor 213 and regenerated. As a result, circuit loss due to resonance operation can be reliably reduced.

そして、このように電流遮断時のサージ電圧による素子破壊を防止するとともに、回路損失を低減することができるため、正側端子51および負側端子52に接続される配線のインダクタンスの許容量を大きくし、ひいては半導体モジュール5とコンデンサ10との間の配線100の長さの自由度を高めることができる。よって、当該配線100をスナバ装置7と半導体モジュール5との間の配線長よりも長くしても、サージ電圧による素子破壊を防止して回路損失を低減することができる。また、電流センサ9の配置を容易化することができる。 In this way, it is possible to prevent element destruction due to surge voltage when current is interrupted and reduce circuit loss. In addition, the flexibility of the length of the wiring 100 between the semiconductor module 5 and the capacitor 10 can be increased. Therefore, even if the wiring 100 is longer than the wiring length between the snubber device 7 and the semiconductor module 5, it is possible to prevent element breakdown due to surge voltage and reduce circuit loss. Also, the arrangement of the current sensor 9 can be facilitated.

また、各充電パス21の配線長が各放電パス22の配線長よりも短く、充電パス21の配線インダクタンスが放電パス22の配線インダクタンスよりも小さい。従って、半導体モジュール5によって電流が遮断される場合に生じるサージ電圧を低減するとともに、半導体モジュール5によって電流が流される場合に放電電流のピークを抑制することができる。 Also, the wiring length of each charging path 21 is shorter than the wiring length of each discharging path 22 , and the wiring inductance of the charging path 21 is smaller than the wiring inductance of the discharging path 22 . Therefore, it is possible to reduce the surge voltage that occurs when the current is interrupted by the semiconductor module 5, and suppress the peak of the discharge current when the semiconductor module 5 allows the current to flow.

[3.短絡時の動作]
図5は、短絡が生じた場合の電流の流れを示す。スイッチング素子11,12がそれぞれオン状態となって正側端子51および負側端子52の間で短絡が生じると、図中に破線の矢印で図示したように、コンデンサ10、正側配線101、スイッチング素子11,12、負側配線102、およびコンデンサ10の順に電流が流れる。
[3. Operation at short circuit]
FIG. 5 shows the current flow when a short circuit occurs. When the switching elements 11 and 12 are turned on and a short circuit occurs between the positive terminal 51 and the negative terminal 52, the capacitor 10, the positive wiring 101, the switching element 101, and the switching elements 101, 101, 101, 101, 101, 101, 101, 101, 101, 101, and 101 are connected as indicated by broken arrows in the figure. Current flows through the elements 11 and 12, the negative wiring 102, and the capacitor 10 in this order.

ここで、本実施形態に係る半導体装置1では、正側配線101および負側配線102の配線長がスナバ装置7と半導体モジュール5との間の配線長よりも長いので、電流の急激な変化が抑えられる。そのため、電流センサ9によって短絡を検知してスイッチング素子11,12をそれぞれターンオフすることで、素子破壊が未然に防がれる。 Here, in the semiconductor device 1 according to the present embodiment, since the wiring lengths of the positive wiring 101 and the negative wiring 102 are longer than the wiring length between the snubber device 7 and the semiconductor module 5, a rapid change in current is prevented. suppressed. Therefore, by detecting a short circuit with the current sensor 9 and turning off the switching elements 11 and 12 respectively, element destruction can be prevented.

図6は、短絡が生じた場合に流れる電流量を示す。図中の縦軸は電流量であり、横軸は時間である。 FIG. 6 shows the amount of current that flows when a short circuit occurs. The vertical axis in the figure is the amount of current, and the horizontal axis is time.

図中、実線のグラフG1は、本実施形態に係る半導体装置1において短絡が検知された場合にスイッチング素子11,12をターンオフした場合の波形を示す。破線のグラフG2は、本実施形態に係る半導体装置1において短絡が検知された場合にスイッチング素子11,12をターンオフしなかった場合の波形を示す。二点鎖線のグラフG3は、半導体モジュール5とスナバ装置7との間の配線長よりも長くない配線でコンデンサ10と半導体モジュール5とが接続され、かつ電流センサ9が設けられていない従来の半導体装置において短絡が生じた場合の波形を示す。この図に示されるように、本実施形態に係る半導体装置1によれば、短絡が検知された場合にスイッチング素子11,12をターンオフすることで素子破壊を確実に防ぐことができる。 In the figure, the solid line graph G1 shows the waveform when the switching elements 11 and 12 are turned off when a short circuit is detected in the semiconductor device 1 according to this embodiment. A dashed line graph G2 shows a waveform when the switching elements 11 and 12 are not turned off when a short circuit is detected in the semiconductor device 1 according to this embodiment. A graph G3 of a two-dot chain line shows a conventional semiconductor in which the capacitor 10 and the semiconductor module 5 are connected by a wiring not longer than the wiring length between the semiconductor module 5 and the snubber device 7 and in which the current sensor 9 is not provided. Fig. 4 shows waveforms when a short circuit occurs in the device; As shown in this figure, according to the semiconductor device 1 according to the present embodiment, it is possible to reliably prevent element destruction by turning off the switching elements 11 and 12 when a short circuit is detected.

[4.変形例]
図7は、変形例に係る半導体装置1Aを示す。半導体装置1Aは、スナバ装置7に代えてスナバ装置7Aを備える。スナバ装置7Aのスナバ回路2Aは、1または複数の電流センサ9Aを有する点においてスナバ回路2と異なる。
[4. Modification]
FIG. 7 shows a semiconductor device 1A according to a modification. The semiconductor device 1A includes a snubber device 7A instead of the snubber device 7. FIG. Snubber circuit 2A of snubber device 7A differs from snubber circuit 2 in that it has one or more current sensors 9A.

電流センサ9Aは、放電パス22に流れる電流を測定する。電流センサ9Aは、放電パス22のうち充電パス21とは異なる箇所に設けられてよい。電流センサ9Aは、測定結果を半導体モジュール5の制御装置に供給してよい。制御装置は、電流センサ9Aの設けられた放電パス22と、短絡電流の概ね全体が流れる経路(一例としてコンデンサ10、正側配線101、スイッチング素子11,12、負側配線102、およびコンデンサ10の経路。短絡経路とも称する)とのインダクタンス比、あるいは、短絡発生時の両者の電流比を予め記憶してよく、その比の値に基づき短絡経路上での電流量を算出して短絡を検知してよい。 Current sensor 9A measures the current flowing through discharge path 22 . The current sensor 9</b>A may be provided at a location different from the charge path 21 in the discharge path 22 . The current sensor 9A may supply the measurement result to the control device of the semiconductor module 5 . The control device includes a discharge path 22 provided with the current sensor 9A and a path through which substantially the entire short-circuit current flows (for example, the capacitor 10, the positive wiring 101, the switching elements 11 and 12, the negative wiring 102, and the capacitor 10). A short-circuit path may be stored in advance, or the current ratio between the two when a short circuit occurs, and the amount of current on the short-circuit path is calculated based on the value of the ratio to detect a short circuit. you can

なお、本変形例においては、半導体装置1Aは、コンデンサ10と半導体モジュール5との間の配線100や、配線100に設けられた電流センサ9を備えなくてよい。この場合、コンデンサ10は、半導体モジュール5とスナバ装置7との間の配線長よりも長くない配線で半導体モジュール5と接続されてよい。 In addition, in this modification, the semiconductor device 1A does not need to include the wiring 100 between the capacitor 10 and the semiconductor module 5 and the current sensor 9 provided on the wiring 100 . In this case, the capacitor 10 may be connected to the semiconductor module 5 with a wiring that is not longer than the wiring length between the semiconductor module 5 and the snubber device 7 .

以上のスナバ装置7Aによれば、電流センサ9が設けられるので、電流センサ9を用いて電流の変化から短絡を検知することにより、短絡電流による素子破壊を確実に防ぐことができる。また、電流センサ9が放電パス22に設けられるので、充電パス21に設けられる場合と異なり、充電パス21を短くすることができる。よって、半導体モジュールを駆動して電流を遮断するときのサージ電圧を低減して正側,負側のコンデンサ211,213で確実に吸収し、サージ電圧による素子破壊を防止することができる。また、電流センサ9Aが放電パス22に設けられるので、短絡経路に設けられる場合と比較して、電流センサ9Aを低容量のセンサとすることができる。 According to the snubber device 7A described above, since the current sensor 9 is provided, by detecting a short circuit from a change in current using the current sensor 9, it is possible to reliably prevent element breakdown due to a short circuit current. Moreover, since the current sensor 9 is provided on the discharge path 22, the charge path 21 can be shortened unlike the case where the current sensor 9 is provided on the charge path 21. FIG. Therefore, it is possible to reduce the surge voltage when the semiconductor module is driven and cut off the current, and to reliably absorb the surge voltage by the capacitors 211 and 213 on the positive and negative sides, thereby preventing element destruction due to the surge voltage. Further, since the current sensor 9A is provided in the discharge path 22, the current sensor 9A can be a low-capacity sensor compared to the case where the current sensor 9A is provided in the short-circuit path.

また、電流センサ9は放電パス22のうち充電パス21とは異なる箇所に設けられるので、充電パス21と共有される箇所(例えば正側コンデンサ211と正側配線101との間や、負側コンデンサ213と負側配線102との間)に設けられる場合と比較して、充電パス21を短くすることができる。従って、充電パス21の配線インダクタンスを放電パス22の配線インダクタンスよりも小さくすることができるため、半導体モジュール5によって電流が遮断される場合に生じるサージ電圧を低減するとともに、半導体モジュール5によって電流が流される場合に放電電流のピークを抑制することができる。 In addition, since the current sensor 9 is provided in a portion of the discharge path 22 different from the charge path 21, a portion shared with the charge path 21 (for example, between the positive side capacitor 211 and the positive side wiring 101, or between the negative side capacitor 213 and the negative wiring 102), the charging path 21 can be shortened. Therefore, since the wiring inductance of the charging path 21 can be made smaller than the wiring inductance of the discharging path 22, the surge voltage generated when the current is interrupted by the semiconductor module 5 can be reduced, and the current can be prevented from flowing by the semiconductor module 5. The peak of the discharge current can be suppressed when the

図8は、スナバ装置7Aの外観構成を示す。n+1個の放電パス22のそれぞれにおける、第Nの充電パス21の負側コンデンサ213と第N+1の充電パス21の正側コンデンサ211とを結ぶ配線部分は、プリント配線基板70外に引き出されてもよい。例えば、この配線部分は、プリント配線基板70の2つのランド705と、2つのランド705の間に接続されたループ状の配線701とを有してよい。電流センサ9Aは、当該配線701に設けられてよい。 FIG. 8 shows the external configuration of the snubber device 7A. In each of the n+1 discharging paths 22, the wiring portion connecting the negative capacitor 213 of the Nth charging path 21 and the positive capacitor 211 of the N+1 charging path 21 may be pulled out of the printed wiring board 70. good. For example, this wiring portion may have two lands 705 of the printed wiring board 70 and a looped wiring 701 connected between the two lands 705 . The current sensor 9A may be provided on the wiring 701 concerned.

なお、別々の放電パス22に設けられた配線701同士は、互いに近接して配設されてよい。これにより、一の配線701における近接部分同士や、複数の配線701における近接部分同士がそれぞれ和動的に作用して磁界を強め合ってよく、配線701のインダクタンスは大きくなってよい。この場合には、半導体モジュール5によって電流が流される場合の放電電流のピークをより確実に抑制することができる。 The wirings 701 provided in separate discharge paths 22 may be arranged close to each other. As a result, the adjacent portions of one wiring 701 and the adjacent portions of the plurality of wirings 701 may act in a synergistic manner to strengthen the magnetic field, and the inductance of the wiring 701 may be increased. In this case, the peak of the discharge current when the current is caused to flow by the semiconductor module 5 can be suppressed more reliably.

また、配線701は互いに重なる2つの領域を含んでよい。本図では一例として、配線701は図中の上側で左右方向に延在する領域と、下側で左右方向に延在する領域とを有しており、これら2つの領域は互いに重なり合っている。これにより、重なり合う領域同士がそれぞれ和動的に作用して磁界を強め合ってよく、配線701のインダクタンスは大きくなってよい。この場合には、半導体モジュール5によって電流が流される場合の放電電流のピークをより確実に抑制することができる。 Also, the wiring 701 may include two regions that overlap each other. In this figure, as an example, the wiring 701 has a region extending in the horizontal direction on the upper side in the drawing and a region extending in the horizontal direction on the lower side, and these two regions overlap each other. As a result, the overlapping regions may act synergistically to strengthen the magnetic field, and the inductance of the wiring 701 may increase. In this case, the peak of the discharge current when the current is caused to flow by the semiconductor module 5 can be suppressed more reliably.

なお、図8では図示の簡略化のため、配線701をプリント配線基板70から分離して図示している。また、図8では、2つのランド705および配線701が第2ダイオード221および正側コンデンサ211の間に設けられているが、これに代えて/加えて、第2ダイオード221および負側コンデンサ213の間に設けられてもよい。 In FIG. 8, the wiring 701 is shown separated from the printed wiring board 70 for simplification of illustration. 8, two lands 705 and wiring 701 are provided between the second diode 221 and the positive side capacitor 211, but instead/in addition to this, the second diode 221 and the negative side capacitor 213 may be provided in between.

[5.その他の変形例]
なお、上記の実施形態および変形例においては、半導体装置1を直流電力から交流電力への電力変換装置として説明したが、交流電力から直流電力への電力変換装置としてもよいし、周波数や位相、電圧、相数などを変換する電力変換装置としてもよい。また、半導体装置1は、半導体モジュール5でスイッチングを行う限りにおいて、電力変換を行わなくてもよい。
[5. Other Modifications]
In the above embodiments and modifications, the semiconductor device 1 has been described as a power conversion device from DC power to AC power, but it may be a power conversion device from AC power to DC power. It may be a power conversion device that converts voltage, the number of phases, and the like. In addition, the semiconductor device 1 does not need to perform power conversion as long as the semiconductor module 5 performs switching.

また、半導体モジュール5、スナバ装置7、コンデンサ10、および電流センサ9のそれぞれの個数を1として説明したが、それぞれ独立に他の個数としてもよい。半導体装置1,1Aが複数の半導体モジュール5を備える場合には、これらの半導体モジュール5は直列に接続されてもよいし、並列に接続されてもよい。同様に、半導体装置1,1Aが複数のコンデンサ10を備える場合には、これらのコンデンサ10は直列に接続されてもよいし、並列に接続されてもよい。また、スナバ装置7,7Aは半導体モジュール5よりも少なくてもよい。この場合には、1または複数の相の交流電力を生成する複数の半導体モジュール5に対して1つのスナバ装置7が取り付けられてよい。また、スナバ装置7は半導体モジュール5よりも多くてもよい。この場合には、1つの半導体モジュール5に対して複数の半導体モジュール5が取り付けられてよい。 Also, although the semiconductor module 5, the snubber device 7, the capacitor 10, and the current sensor 9 have each been described as one in number, they may be provided independently in other numbers. When semiconductor devices 1 and 1A include a plurality of semiconductor modules 5, these semiconductor modules 5 may be connected in series or in parallel. Similarly, when semiconductor devices 1 and 1A include a plurality of capacitors 10, these capacitors 10 may be connected in series or in parallel. Also, the number of snubber devices 7 and 7A may be less than the number of semiconductor modules 5 . In this case, one snubber device 7 may be attached to a plurality of semiconductor modules 5 that generate AC power of one or more phases. Also, the number of snubber devices 7 may be greater than the number of semiconductor modules 5 . In this case, a plurality of semiconductor modules 5 may be attached to one semiconductor module 5 .

半導体装置1,1Aが複数の半導体モジュール5を備える場合には、複数の半導体モジュール5の正側端子51同士、負側端子52同士がそれぞれ積層ブスバー(図示せず)によって接続されてよい。また、この場合には、スナバ装置7は、積層ブスバーを介して正側端子51および負側端子52の間に装着されてよい。積層ブスバーは絶縁層を挟んで面状の配線層が積層された構造を有しており、これにより配線層同士が差動的に作用して磁界を打ち消し合うため、半導体モジュール5同士の間や、半導体モジュール5とスナバ装置7との間での配線インダクタンスが小さくなる。従って、半導体モジュール5によって電流が遮断される場合に生じるサージ電圧を低減することができる。このように積層ブスバーを用いる場合であっても、配線100,705に電流センサ9,9Aが設けられるので、確実に電流を検出することができる。 When the semiconductor devices 1 and 1A include a plurality of semiconductor modules 5, the positive terminals 51 and the negative terminals 52 of the semiconductor modules 5 may be connected to each other by laminated busbars (not shown). Also, in this case, the snubber device 7 may be mounted between the positive side terminal 51 and the negative side terminal 52 via the laminated bus bar. The laminated bus bar has a structure in which planar wiring layers are laminated with an insulating layer sandwiched therebetween. , the wiring inductance between the semiconductor module 5 and the snubber device 7 is reduced. Therefore, it is possible to reduce the surge voltage that occurs when the current is interrupted by the semiconductor module 5 . Even when the laminated busbar is used in this manner, the current can be reliably detected because the current sensors 9 and 9A are provided in the wirings 100 and 705 .

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。 Although the present invention has been described above using the embodiments, the technical scope of the present invention is not limited to the scope described in the above embodiments. It is obvious to those skilled in the art that various modifications and improvements can be made to the above embodiments. It is clear from the description of the scope of claims that forms with such modifications or improvements can also be included in the technical scope of the present invention.

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。 The execution order of each process such as actions, procedures, steps, and stages in the devices, systems, programs, and methods shown in the claims, the specification, and the drawings is particularly "before", "before etc., and it should be noted that they can be implemented in any order unless the output of the previous process is used in the subsequent process. Regarding the operation flow in the claims, the specification, and the drawings, even if the description is made using "first," "next," etc. for the sake of convenience, it means that it is essential to carry out in this order. not a thing

1 半導体装置、2 スナバ回路、5 半導体モジュール、7 スナバ装置、8 短絡検出部、9 電流センサ、10 コンデンサ、11 スイッチング素子、12 スイッチング素子、13 環流ダイオード、14 環流ダイオード、19 出力端子、21 充電パス、22 放電パス、51 正側端子、52 負側端子、70 プリント配線基板、100 配線、101 正側配線、102 負側配線、211 正側コンデンサ、212 第1ダイオード、213 負側コンデンサ、221 第2ダイオード、700 端子、701 配線、705 ランド、1011 配線インダクタンス REFERENCE SIGNS LIST 1 semiconductor device 2 snubber circuit 5 semiconductor module 7 snubber device 8 short circuit detector 9 current sensor 10 capacitor 11 switching element 12 switching element 13 freewheeling diode 14 freewheeling diode 19 output terminal 21 charge path 22 discharge path 51 positive terminal 52 negative terminal 70 printed circuit board 100 wiring 101 positive wiring 102 negative wiring 211 positive capacitor 212 first diode 213 negative capacitor 221 2nd diode, 700 terminal, 701 wiring, 705 land, 1011 wiring inductance

Claims (6)

半導体モジュールの正側端子および負側端子の間に接続されるスナバ装置であって、
前記正側端子および前記負側端子の間に接続されるコンデンサと、
前記正側端子および前記負側端子から前記コンデンサに充電する充電パスと、
前記コンデンサから前記正側端子および前記負側端子へと放電する、前記充電パスとは少なくとも一部が異なる放電パスと、
前記放電パスに流れる電流を測定する電流センサと
を備えるスナバ装置。
A snubber device connected between a positive terminal and a negative terminal of a semiconductor module,
a capacitor connected between the positive terminal and the negative terminal;
a charging path that charges the capacitor from the positive terminal and the negative terminal;
a discharge path, at least partially distinct from the charge path, discharging from the capacitor to the positive terminal and the negative terminal;
A snubber device comprising: a current sensor that measures the current flowing in the discharge path.
前記電流センサは、前記放電パスのうち前記充電パスとは異なる箇所に設けられる、請求項に記載のスナバ装置。 2. The snubber device according to claim 1 , wherein said current sensor is provided at a location in said discharge path different from said charge path. 前記スナバ装置は、
前記正側端子および前記負側端子の間に直列に順に接続される正側コンデンサ、第1ダイオード、および負側コンデンサをそれぞれ有し、前記正側端子側から前記負側端子側へと電流を流す並列なn個(但しnは1以上の整数)の充電パスと、
前記負側端子または前記n個の充電パスのうち第Nの充電パス(但しNは0≦N≦nの整数)における前記負側コンデンサと、前記n個の充電パスのうち第N+1の充電パスにおける前記正側コンデンサまたは前記正側端子と、の間に接続される第2ダイオードをそれぞれ有し、前記負側コンデンサおよび前記正側コンデンサの少なくとも一方を介して前記負側端子側から前記正側端子側へと電流を流す並列なn+1個の放電パスと、
を備える、請求項1または2に記載のスナバ装置。
The snubber device is
each having a positive side capacitor, a first diode, and a negative side capacitor connected in series between the positive side terminal and the negative side terminal, and conducting current from the positive side terminal side to the negative side terminal side; n parallel charging paths (where n is an integer equal to or greater than 1) to flow;
the negative capacitor at the negative terminal or the Nth charging path (where N is an integer of 0≦N≦n) among the n charging paths, and the N+1th charging path among the n charging paths and the positive side capacitor or the positive side terminal of the positive side capacitor, and from the negative side terminal side to the positive side via at least one of the negative side capacitor and the positive side capacitor. n+1 parallel discharge paths that pass current to the terminal side;
3. The snubber device of claim 1 or 2 , comprising:
各充電パスの配線インダクタンスが、各放電パスの配線インダクタンスよりも小さい、請求項1から3のいずれか一項に記載のスナバ装置。 4. A snubber device according to any one of claims 1 to 3 , wherein the wiring inductance of each charging path is smaller than the wiring inductance of each discharging path. 各充電パスの配線長が、各放電パスの配線長よりも短い、請求項に記載のスナバ装置。 5. The snubber device of claim 4 , wherein the wire length of each charge path is shorter than the wire length of each discharge path. 半導体モジュールと、
請求項1から5のいずれか一項に記載のスナバ装置と、
を備える半導体装置。
a semiconductor module;
a snubber device according to any one of claims 1 to 5 ;
A semiconductor device comprising
JP2019038290A 2019-03-04 2019-03-04 Semiconductor device and snubber device Active JP7222270B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2019038290A JP7222270B2 (en) 2019-03-04 2019-03-04 Semiconductor device and snubber device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019038290A JP7222270B2 (en) 2019-03-04 2019-03-04 Semiconductor device and snubber device

Publications (2)

Publication Number Publication Date
JP2020145774A JP2020145774A (en) 2020-09-10
JP7222270B2 true JP7222270B2 (en) 2023-02-15

Family

ID=72354647

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019038290A Active JP7222270B2 (en) 2019-03-04 2019-03-04 Semiconductor device and snubber device

Country Status (1)

Country Link
JP (1) JP7222270B2 (en)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003032478A1 (en) 2001-09-25 2003-04-17 Daikin Industries, Ltd. Phase current detector
JP2016144340A (en) 2015-02-03 2016-08-08 株式会社サムスン日本研究所 Snubber circuit
WO2018073909A1 (en) 2016-10-19 2018-04-26 三菱電機株式会社 Inverter device and method for stopping inverter device

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH114584A (en) * 1997-06-11 1999-01-06 Hitachi Ltd Inverter device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003032478A1 (en) 2001-09-25 2003-04-17 Daikin Industries, Ltd. Phase current detector
JP2016144340A (en) 2015-02-03 2016-08-08 株式会社サムスン日本研究所 Snubber circuit
WO2018073909A1 (en) 2016-10-19 2018-04-26 三菱電機株式会社 Inverter device and method for stopping inverter device

Also Published As

Publication number Publication date
JP2020145774A (en) 2020-09-10

Similar Documents

Publication Publication Date Title
US10715053B2 (en) Power conversion apparatus in which an inductance of a last off closed circuit is smaller than an inductance of a non-last off closed circuit
US9979314B2 (en) Power semiconductor module and power conversion device
JP6425380B2 (en) Power circuit and power module
US20170257022A1 (en) Active snubber
JP6047423B2 (en) Semiconductor module
WO2009116273A1 (en) Power conversion device
JP5369922B2 (en) 3-level power converter
US20120063185A1 (en) Modular switch for an electrical converter, electrical converter, as well as method for operating an electrical converter
US10305372B2 (en) Power conversion device with snubber circuit to suppress surge voltage
US11451135B2 (en) Multilevel port under-voltage protection circuit with flying capacitor
WO2018006970A1 (en) Semiconductor power stack of a modular multilevel converter
RU2691959C1 (en) Electric power conversion circuit
JP6648850B1 (en) Snubber module, snubber device and power converter
JP7222270B2 (en) Semiconductor device and snubber device
JP3420021B2 (en) Semiconductor power converter
US11165333B2 (en) Snubber device and power conversion apparatus
JP7276006B2 (en) Snubber circuit and power converter
JP2004153951A (en) Semiconductor power inverter circuit
JP6915672B2 (en) Snubber module, snubber device and power converter
JP5488244B2 (en) Power semiconductor module
JP2022108967A (en) Snubber device and power conversion device
US11750109B2 (en) Power conversion device
JP7132038B2 (en) Semiconductor device and power supply device
JP2020198734A (en) Power conversion device
JPH099638A (en) High frequency power supply for induction heating

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220214

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20221129

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20221130

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20221214

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230104

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230117

R150 Certificate of patent or registration of utility model

Ref document number: 7222270

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150