JP2000299434A - Protective device for integrated circuit - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、外部信号端子に静
電気などのノイズが印加された場合に、半導体集積回路
が破壊されないように保護するための集積回路用保護装
置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a protection device for an integrated circuit for protecting a semiconductor integrated circuit from being destroyed when noise such as static electricity is applied to an external signal terminal.
【０００２】[0002]
【発明が解決しようとする課題】このような集積回路用
保護装置の従来技術として、例えば、図９に示すよう
に、特開昭５９−１８１７２２号公報や特開平３−１５
４３７４号公報に開示されているものがある。図９にお
いて、半導体集積回路の入力端子１には、ＮＰＮ型のト
ランジスタ２のコレクタ−エミッタを介してグランドに
接続されており、トランジスタ２のベースとエミッタと
の間には抵抗３が接続されている。また、入力端子１と
グランドとの間には、ダイオード４が逆方向に接続され
ている。As a prior art of such an integrated circuit protection device, for example, as shown in FIG. 9, JP-A-59-181722 and JP-A-3-15.
There is one disclosed in Japanese Patent No. 4374. In FIG. 9, the input terminal 1 of the semiconductor integrated circuit is connected to ground via the collector-emitter of an NPN transistor 2, and a resistor 3 is connected between the base and the emitter of the transistor 2. I have. A diode 4 is connected in the opposite direction between the input terminal 1 and the ground.
【０００３】そして、入力端子１に静電気などにより正
極性のサージ電圧が印加されると、トランジスタ２にお
けるコレクタ−ベース間の接合がブレークダウンし、電
流の一部は抵抗３を介してグランドに流れ、その他の電
流はベースを介してエミッタからグランドへと流れる。
また、入力端子１に負極性のサージ電圧が印加された場
合は、ダイオード４がオンすることで半導体集積回路は
保護される。When a positive surge voltage is applied to the input terminal 1 due to static electricity or the like, the junction between the collector and the base of the transistor 2 breaks down, and a part of the current flows to the ground via the resistor 3. , And other currents flow from the emitter through the base to ground.
When a negative surge voltage is applied to the input terminal 1, the diode 4 is turned on to protect the semiconductor integrated circuit.
【０００４】しかしながら、このような保護装置におい
ては、正極性のサージ電圧が印加された場合には、トラ
ンジスタ２をブレークダウンさせることで半導体集積回
路を保護するため、入力端子１に繋がる半導体集積回路
の耐圧は、トランジスタ２よりも高くなれければならな
い。従って、半導体集積回路のチップサイズが増加する
という問題がある。However, in such a protection device, when a positive surge voltage is applied, the transistor 2 is broken down to protect the semiconductor integrated circuit, so that the semiconductor integrated circuit connected to the input terminal 1 is protected. Must be higher than the transistor 2. Therefore, there is a problem that the chip size of the semiconductor integrated circuit increases.
【０００５】また、これら保護装置を形成するプロセス
としては、接合分離工程を用いている。そのため、トラ
ンジスタ２をブレークダウンさせた場合に流れる電流
は、保護装置が形成されている半導体基板を介して他の
回路素子へと流れ込むおそれがあり、場合によっては、
回路の誤動作やラッチアップが発生することも考えられ
る。Further, as a process for forming these protection devices, a junction separation step is used. Therefore, a current flowing when the transistor 2 is broken down may flow into another circuit element through the semiconductor substrate on which the protection device is formed, and in some cases,
It is also conceivable that a malfunction or latch-up of the circuit occurs.
【０００６】本発明は上記事情に鑑みてなされたもので
あり、その目的は、半導体集積回路のチップサイズを増
加させたり、保護動作によって流れた電流が他の回路素
子に影響を及ぼすことを防止できる集積回路用保護装置
を提供することにある。SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and has as its object to increase the chip size of a semiconductor integrated circuit and prevent a current flowing through a protection operation from affecting other circuit elements. An object of the present invention is to provide a protection device for an integrated circuit that can be used.
【０００７】[0007]
【課題を解決するための手段】請求項１記載の集積回路
用保護装置によれば、半導体集積回路の外部信号端子に
静電気などによって正極性のサージ電圧が印加される
と、外部信号端子とグランドとの間には、コレクタとベ
ースとの間に存在する寄生容量及びベースとエミッタと
の間に接続される抵抗を介した経路で電流が流れる。す
ると、トランジスタにもベース電流が流れてオンとなる
ので、外部信号端子とグランドとの間が導通する。その
結果、外部信号端子からトランジスタを介してグランド
へと至る経路により電流が流れる。また、外部信号端子
に負極性のサージ電圧が印加された場合には、グランド
からダイオードを介して外部信号端子側へと負の電流が
流れる。According to the first aspect of the present invention, when a positive surge voltage is applied to the external signal terminal of the semiconductor integrated circuit due to static electricity or the like, the external signal terminal is connected to the ground. A current flows through the path between the base and the emitter via a parasitic capacitance existing between the collector and the base and a resistor connected between the base and the emitter. Then, a base current flows to the transistor and the transistor is turned on, so that conduction between the external signal terminal and the ground is established. As a result, a current flows through a path from the external signal terminal to the ground via the transistor. Further, when a negative surge voltage is applied to the external signal terminal, a negative current flows from the ground to the external signal terminal via the diode.
【０００８】従って、半導体集積回路を、正，負何れの
極性を有するサージ電圧からも保護することができる。
そして、これらのトランジスタ及びダイオードは半導体
基板上に絶縁分離された状態で一体に形成されるので、
上記保護動作において流れた電流が半導体基板を介して
他の回路素子に流れ込むことを抑制し、誤動作やラッチ
アップなどの発生を確実に防止することができる。Therefore, the semiconductor integrated circuit can be protected from a surge voltage having any of positive and negative polarities.
And since these transistors and diodes are formed integrally on the semiconductor substrate in an insulated state,
It is possible to suppress the current flowing in the above protection operation from flowing into another circuit element via the semiconductor substrate, and it is possible to reliably prevent the occurrence of malfunction, latch-up, and the like.
【０００９】請求項２記載の集積回路用保護装置によれ
ば、半導体集積回路の外部信号端子に静電気などによっ
て負極性のサージ電圧が印加されると、電源端子と外部
信号端子との間には、コレクタとベースとの間に存在す
る寄生容量及びベースとエミッタとの間に接続される抵
抗を介した経路で電流が流れる。すると、トランジスタ
にもベース電流が流れてオンとなるので、電源端子と外
部信号端子との間が導通する。その結果、電源端子から
トランジスタを介して外部信号端子へと至る経路により
電流が流れる。また、外部信号端子に正極性のサージ電
圧が印加された場合には、外部信号端子からダイオード
を介して電源側に電流が流れる。According to the integrated circuit protection device, when a negative surge voltage is applied to the external signal terminal of the semiconductor integrated circuit by static electricity or the like, a voltage is applied between the power supply terminal and the external signal terminal. A current flows through a path via a parasitic capacitance existing between the collector and the base and a resistor connected between the base and the emitter. Then, a base current flows to the transistor and the transistor is turned on, so that conduction between the power supply terminal and the external signal terminal is established. As a result, current flows through a path from the power supply terminal to the external signal terminal via the transistor. Further, when a positive surge voltage is applied to the external signal terminal, a current flows from the external signal terminal to the power supply side via the diode.
【００１０】従って、請求項１と同様に、半導体集積回
路を、正，負何れの極性を有するサージ電圧からも保護
することができる。そして、これらのトランジスタ及び
ダイオードは半導体基板上に絶縁分離された状態で一体
に形成されるので、請求項１と同様に、上記保護動作に
おいて流れた電流が半導体基板を介して他の回路素子に
流れ込むことを防止することができる。Therefore, the semiconductor integrated circuit can be protected from a surge voltage having any of positive and negative polarities. Since the transistor and the diode are integrally formed on the semiconductor substrate while being insulated and separated from each other, the current flowing in the protection operation is transmitted to another circuit element via the semiconductor substrate as in the first embodiment. Inflow can be prevented.
【００１１】請求項３記載の集積回路用保護装置によれ
ば、トランジスタの耐圧を、半導体集積回路の耐圧より
も高くなるように設定する。この場合、トランジスタ
は、サージ電圧の印加によって接合がブレークダウンす
るよりも、接合部分に形成されている寄生容量を介して
電流が流れることでオンする傾向がより強くなる。即
ち、このように動作する傾向を高めることで、逆に言え
ば、半導体集積回路側の耐圧を相対的に低く設定するこ
とが可能となり、半導体集積回路のチップサイズをより
小さくすることができる。According to the third aspect of the present invention, the withstand voltage of the transistor is set to be higher than the withstand voltage of the semiconductor integrated circuit. In this case, the transistor is more likely to be turned on by current flowing through the parasitic capacitance formed at the junction than when the junction is broken down by application of a surge voltage. That is, by increasing the tendency to operate in this way, conversely, it becomes possible to set the withstand voltage on the semiconductor integrated circuit side relatively low, and it is possible to further reduce the chip size of the semiconductor integrated circuit.
【００１２】請求項４記載の集積回路用保護装置によれ
ば、ダイオードを、トランジスタのコレクタまたはエミ
ッタを構成する半導体領域と、そのトランジスタの外周
部に形成され、前記半導体領域とは逆の伝導型を有する
半導体領域との接合により構成する。従って、ダイオー
ドをトランジスタと一体にして効率良く形成することが
できる。According to a fourth aspect of the present invention, a diode is formed in a semiconductor region forming a collector or an emitter of a transistor and in an outer peripheral portion of the transistor, and has a conductivity type opposite to that of the semiconductor region. And a junction with a semiconductor region having Therefore, the diode can be efficiently formed integrally with the transistor.
【００１３】請求項５記載の集積回路用保護装置によれ
ば、逆の伝導型を有する半導体領域を、トランジスタが
形成されている領域の外周部を取り囲むように形成する
ので、ダイオードの電流容量が大きくなり、ダイオード
の作用による保護機能を高めることができる。According to the protection device for an integrated circuit according to the fifth aspect, the semiconductor region having the opposite conductivity type is formed so as to surround the outer peripheral portion of the region where the transistor is formed. The protection function by the action of the diode can be enhanced.
【００１４】請求項６記載の集積回路用保護装置によれ
ば、トランジスタに対して並列に接続されるツェナーダ
イオードを備えるので、トランジスタ等と併せて保護機
能を一層高めることができる。According to the protection device for an integrated circuit of the present invention, since the Zener diode connected in parallel to the transistor is provided, the protection function can be further enhanced together with the transistor and the like.
【００１５】請求項７記載の集積回路用保護装置によれ
ば、ツェナーダイオードのツェナー電圧を半導体集積回
路の耐圧よりも低くなるように設定する。即ち、ツェナ
ーダイオードは、サージ電圧が印加されてからツェナー
降伏が生じるまでの時間が比較的遅いため、先にトラン
ジスタが保護動作を開始することになる。従って、ツェ
ナー電圧を低く設定することで、トランジスタの動作開
始後に続いてツェナー降伏をスムーズに発生させること
ができ、両者の保護動作の連携を適切に行うことで総じ
て半導体集積回路の保護機能を高めることができる。According to the integrated circuit protection device of the present invention, the Zener voltage of the Zener diode is set to be lower than the breakdown voltage of the semiconductor integrated circuit. That is, in the Zener diode, since the time from the application of the surge voltage to the occurrence of Zener breakdown is relatively slow, the transistor starts the protection operation first. Therefore, by setting the Zener voltage low, Zener breakdown can be generated smoothly after the start of operation of the transistor, and the protection function of the semiconductor integrated circuit is generally improved by appropriately coordinating the protection operations of the two. be able to.
【００１６】請求項８記載の集積回路用保護装置によれ
ば、トランジスタ及びツェナーダイオードを、半導体基
板上に、半導体集積回路の外部信号端子，トランジス
タ，ツェナーダイオード及び半導体集積回路の順序で配
置するので、各素子間を電気的に接続する例えばアルミ
ニュウムからなる配線などが有する抵抗分が作用するこ
とによって、サージ電圧に対する耐量をより向上させる
ことができる。According to the protection device for an integrated circuit, the transistor and the Zener diode are arranged on the semiconductor substrate in the order of the external signal terminal of the semiconductor integrated circuit, the transistor, the Zener diode, and the semiconductor integrated circuit. In addition, resistance to surge voltage can be further improved by the action of the resistance of a wiring made of, for example, aluminum, which electrically connects the elements.
【００１７】[0017]
【発明の実施の形態】（第１実施例）以下、本発明の第
１実施例について図１乃至図４を参照して説明する。電
気的構成を示す図１において、ＮチャネルＭＯＳＦＥＴ
（以下、単にＦＥＴと称す）１１は、半導体集積回路の
出力段に配置されており、そのドレインは、半導体集積
回路の出力端子（外部信号端子）１２となっている。Ｆ
ＥＴ１１は、ＬＤＭＯＳ(Lateral Double-diffused MO
S：横型二重拡散ＭＯＳトランジスタ) として構成され
ている。そして、出力端子１２は、負荷１３を介して電
源端子１４に接続されており、ＦＥＴ１１のソースはグ
ランド１５に接続されている。(First Embodiment) A first embodiment of the present invention will be described below with reference to FIGS. In FIG. 1 showing the electrical configuration, an N-channel MOSFET
An FET (hereinafter simply referred to as an FET) 11 is arranged at an output stage of the semiconductor integrated circuit, and has a drain serving as an output terminal (external signal terminal) 12 of the semiconductor integrated circuit. F
ET11 is an LDMOS (Lateral Double-diffused MO)
S: horizontal double diffusion MOS transistor). The output terminal 12 is connected to a power supply terminal 14 via a load 13, and the source of the FET 11 is connected to a ground 15.
【００１８】また、ＦＥＴ１１のドレインとゲートとの
間には、ダイオード１６（順），ツェナーダイオード１
７ａ及び１７ｂ（逆）の直列回路が接続されている。こ
れらのダイオードは、ＦＥＴ１１がオンからオフに切り
替わった場合に、負荷１３が有するインダクタンスによ
って発生する遅れ電流をゲートへとバイパスさせること
で、ＦＥＴ１１を保護するために設けられている。尚、
ＦＥＴ１１，ダイオード１６，ツェナーダイオード１７
ａ及び１７ｂは、半導体集積回路を構成している。A diode 16 (in order) and a Zener diode 1 are connected between the drain and the gate of the FET 11.
Series circuits 7a and 17b (reverse) are connected. These diodes are provided to protect the FET 11 by bypassing the delay current generated by the inductance of the load 13 to the gate when the FET 11 switches from on to off. still,
FET 11, diode 16, zener diode 17
a and 17b constitute a semiconductor integrated circuit.
【００１９】ＦＥＴ１１は、半導体集積回路の図示しな
い駆動制御回路によってハイレベルのゲート信号が与え
られるとオン状態となり、電源端子１４，負荷１３，Ｆ
ＥＴ１１及びグランド１５の経路でシンク電流を流すこ
とで負荷１３を駆動するようになっている。The FET 11 is turned on when a high-level gate signal is given by a drive control circuit (not shown) of the semiconductor integrated circuit, and the power supply terminal 14, the load 13, and the F
The load 13 is driven by flowing a sink current through the path of the ET 11 and the ground 15.
【００２０】一方、出力端子１２には、ＮＰＮ型のトラ
ンジスタ１８のコレクタが接続されており、トランジス
タ１８のエミッタはグランド１５に接続されている。ま
た、トランジスタ１８のベース−エミッタ間には抵抗１
９が接続されており、コレクタ−エミッタ間には、ダイ
オード２０が逆並列に接続されている。On the other hand, the collector of an NPN transistor 18 is connected to the output terminal 12, and the emitter of the transistor 18 is connected to the ground 15. A resistor 1 is connected between the base and the emitter of the transistor 18.
9 is connected, and a diode 20 is connected in anti-parallel between the collector and the emitter.
【００２１】図２は、図１の集積回路用保護装置を半導
体基板２１に形成した場合の模式的な平面図（ａ）及び
断面図（ｂ）である。この図２において、例えば、ＳＯ
Ｉ(Silicon On Insulator)基板などからなる半導体基板
２１は、例えばＰ型シリコン基板からなるベース基板２
２上に、絶縁分離用のシリコン酸化膜（ＳｉＯ２）２３
を介して単結晶シリコン層２４が設けられている。この
単結晶シリコン層２４には、枠状をなす絶縁用トレンチ
２５によって絶縁分離された島状の形成領域２６に、集
積回路用保護装置が形成されている。尚、絶縁用トレン
チ２５は、シリコン酸化膜２７及びポリシリコン２８に
よって埋め戻されている。FIG. 2 is a schematic plan view (a) and a cross-sectional view (b) when the integrated circuit protection device of FIG. 1 is formed on a semiconductor substrate 21. In FIG. 2, for example, SO
The semiconductor substrate 21 composed of an I (Silicon On Insulator) substrate or the like is, for example, a base substrate 2 composed of a P-type silicon substrate.
2, a silicon oxide film (SiO 2 ) 23 for insulation separation
The single crystal silicon layer 24 is provided through the intermediary of the semiconductor device. In the single crystal silicon layer 24, an integrated circuit protection device is formed in an island-shaped formation region 26 insulated and separated by a frame-shaped insulating trench 25. The insulating trench 25 is back-filled with the silicon oxide film 27 and the polysilicon 28.
【００２２】形成領域２６において、単結晶シリコン層
２４の内、シリコン酸化膜２３に接する下層領域にはＮ
＋拡散層２９があり、その上層はＮ−拡散層３０となっ
ている。枠状のＰ＋拡散層からなるＰウェル３１は、形
成領域２６の再外周に配置されている。そのＰウェル３
１の内周部には、Ｐ＋拡散層からなるＰウェル３２が比
較的広い略矩形の領域として形成されていると共に、Ｎ
＋拡散層からなるＮウェル３３が比較的狭い略矩形の領
域として形成されている。Ｐウェル３２の内部には、Ｎ
＋拡散層からなるＮウェル３４が矩形の領域として形成
されている。また、Ｎウェル３３の拡散深さは、Ｎ＋拡
散層２９に達するように設定されている。In the formation region 26, the lower region of the single crystal silicon layer 24 which is in contact with the silicon oxide film 23 has N
There is a + diffusion layer 29, and an upper layer is an N − diffusion layer 30. The P-well 31 made of a frame-shaped P + diffusion layer is arranged on the outer periphery of the formation region 26 again. The P well 3
A P well 32 formed of a P + diffusion layer is formed as a relatively wide, substantially rectangular
An N well 33 made of a + diffusion layer is formed as a relatively narrow, substantially rectangular area. N inside the P well 32
An N well 34 composed of a + diffusion layer is formed as a rectangular region. The diffusion depth of the N well 33 is set to reach the N + diffusion layer 29.
【００２３】そして、Ｎウェル３３，Ｐウェル３２及び
Ｎウェル３４が、トランジスタ１８のコレクタ（Ｃ），
ベース（Ｂ）及びエミッタ（Ｅ）に夫々対応している。
また、Ｐウェル３１及びＮウェル３３は、ダイオード２
０のアノード（Ａ）及びカソード（Ｋ）に夫々対応して
いる。The N well 33, the P well 32 and the N well 34 are connected to the collector (C) of the transistor 18,
They correspond to the base (B) and the emitter (E), respectively.
The P well 31 and the N well 33 are connected to the diode 2
0 corresponds to the anode (A) and the cathode (K), respectively.
【００２４】また、トランジスタ１８のコレクタたるＮ
ウェル３３は出力端子１２と、エミッタたるＮウェル３
４はグランド１５と、ベースたるＰウェル３２及びＮウ
ェル３４は抵抗１９（半導体基板２１の図示しない領域
に形成されている）と、図示しないアルミニュウム配線
を介して夫々接続されている。尚、トランジスタ１８の
耐圧は、半導体集積回路の耐圧よりも高くなるように
（例えば、２倍程度）各半導体領域の不純物濃度が設定
されている。Further, the collector N of the transistor 18
The well 33 has the output terminal 12 and the N well 3 as an emitter.
Reference numeral 4 denotes a ground, and the base P-well 32 and N-well 34 are connected to the resistor 19 (formed in a region (not shown) of the semiconductor substrate 21) via an aluminum wiring (not shown). The impurity concentration of each semiconductor region is set so that the withstand voltage of the transistor 18 is higher (for example, about twice) than the withstand voltage of the semiconductor integrated circuit.
【００２５】ここで、Ｎウェル３３には、サージ電圧が
出力端子１２を介して直接印加されるため、領域のコー
ナー部分３３ａは、電界が集中することを避けるために
所謂“面取り”を施した形状をなすように形成されてい
る。または、コーナー部分３３ａを所謂Ｒを付けるよう
に形成しても良い。Here, since a surge voltage is directly applied to the N-well 33 via the output terminal 12, the corner 33a of the region is so-called "chamfered" in order to avoid concentration of the electric field. It is formed so as to have a shape. Alternatively, the corner portion 33a may be formed so as to add a so-called R.
【００２６】次に、本実施例の作用について図３及び図
４をも参照して説明する。トランジスタ１８のベース
は、抵抗１９を介してグランド１５に接続されているた
め、ＦＥＴ１１のオンオフにかかわらず通常はオフ状態
である。ここで、トランジスタ１８の耐圧は、半導体集
積回路の耐圧よりも高くなるように設定されているの
で、ＦＥＴ１１がオンからオフに切り替わった場合に負
荷１３に流れている負荷電流の減少時間をより短縮する
ことができるという効果もある。Next, the operation of the present embodiment will be described with reference to FIGS. Since the base of the transistor 18 is connected to the ground 15 via the resistor 19, the base is normally off regardless of whether the FET 11 is on or off. Here, since the withstand voltage of the transistor 18 is set to be higher than the withstand voltage of the semiconductor integrated circuit, the reduction time of the load current flowing through the load 13 when the FET 11 switches from on to off is further reduced. There is also an effect that can be done.
【００２７】以降は、出力端子１２にサージ電圧が印加
された場合について説明する。 （１）出力端子１２に正極性のサージ電圧が印加された
場合 例えば、ＥＳＤ(Electric Static Discharge: 静電気放
電) によって、出力端子１２に正極性のサージ電圧が印
加された場合を想定する。すると、出力端子１２の電位
は急激に上昇する。一般に、トランジスタ１８のコレク
タ−ベース間には、図１において破線で示すように寄生
容量３５が存在している（その容量分のほとんどは、Ｐ
ウェル３２−Ｎウェル３３のＰＮ接合容量である）。従
って、出力端子１２の電位が急激に上昇すると、寄生容
量３５及び抵抗１９の経路を介してグランド１５へと電
流が流れる。Hereinafter, a case where a surge voltage is applied to the output terminal 12 will be described. (1) When Positive Surge Voltage is Applied to Output Terminal 12 For example, assume that a positive surge voltage is applied to output terminal 12 by ESD (Electric Static Discharge). Then, the potential of the output terminal 12 rises sharply. Generally, a parasitic capacitance 35 exists between the collector and the base of the transistor 18 as shown by a broken line in FIG.
PN junction capacity of the well 32-N well 33). Therefore, when the potential of the output terminal 12 rises rapidly, a current flows to the ground 15 via the path of the parasitic capacitance 35 and the resistor 19.
【００２８】すると、トランジスタ１８のベース電位が
上昇し、ベース電流が流れることによりトランジスタ１
８がオンとなり、トランジスタ１８は、ベース電流のｈ
FE倍のコレクタ電流をエミッタを介してグランド１５へ
と流す。従って、図３に示すように、本来破線で示すレ
ベルで出力端子１２に印加されるサージ電圧を、実線で
示すレベルのように減少させることができる。Then, the base potential of the transistor 18 rises and the base current flows, so that the transistor 1
8 is turned on, and the transistor 18 receives the base current h
FE times the collector current flows to the ground 15 via the emitter. Therefore, as shown in FIG. 3, the surge voltage originally applied to the output terminal 12 at the level shown by the broken line can be reduced to the level shown by the solid line.
【００２９】（２）出力端子１２に負極性のサージ電圧
が印加された場合 この場合は、グランド１５からダイオード２０を介して
出力端子１２へと負の電流が流れる経路が形成される。
また、ＦＥＴ１１がパワーＭＯＳＦＥＴである場合は、
ソース−ドレイン間に寄生ダイオードが形成されている
ため、グランド１５からその寄生ダイオードを介しても
負の電流が流れる。加えて、出力端子１２の電位が−Ｖ
f （Ｖf ：ＰＮ接合の順方向降下電圧）に低下すると、
トランジスタ１８のベース−コレクタ間が順バイアスさ
れ、トランジスタ１８が逆方向のＮＰＮトランジスタと
してオン状態となり、グランド１５から出力端子１２へ
と負の電流を流す。(2) When a Negative Surge Voltage is Applied to Output Terminal 12 In this case, a path through which a negative current flows from ground 15 to output terminal 12 via diode 20 is formed.
When the FET 11 is a power MOSFET,
Since a parasitic diode is formed between the source and the drain, a negative current flows from the ground 15 through the parasitic diode. In addition, the potential of the output terminal 12 is -V
f (Vf: forward drop voltage of PN junction)
A forward bias is applied between the base and the collector of the transistor 18, the transistor 18 is turned on as a reverse NPN transistor, and a negative current flows from the ground 15 to the output terminal 12.
【００３０】これらの作用によって、図４に示すよう
に、本来破線で示すレベルで出力端子１２に印加される
負極性のサージ電圧を、実線で示すレベルのように減少
させることができる。By these operations, as shown in FIG. 4, the negative surge voltage originally applied to the output terminal 12 at the level shown by the broken line can be reduced to the level shown by the solid line.
【００３１】以上のように本実施例によれば、半導体集
積回路の出力端子１２とグランド１５との間に、ベース
−エミッタ間を抵抗１９が接続されたトランジスタ１８
を配置すると共に、そのトランジスタ１８に対して逆並
列にダイオード２０を接続した。従って、出力端子１２
に正極性のサージ電圧が印加された場合には、トランジ
スタ１８がオンしてグランド１５に電流を流し、負極性
のサージ電圧が印加された場合には、ダイオード２０を
介してグランド１５から出力端子１２に負の電流を流す
ことで半導体集積回路を保護することができる（ロウサ
イド保護）。As described above, according to the present embodiment, the transistor 18 having the resistor 19 connected between the base and the emitter is provided between the output terminal 12 of the semiconductor integrated circuit and the ground 15.
And a diode 20 is connected in anti-parallel to the transistor 18. Therefore, the output terminal 12
When a positive surge voltage is applied to the transistor, the transistor 18 is turned on and a current flows to the ground 15, and when a negative surge voltage is applied, the output terminal is connected from the ground 15 via the diode 20. The semiconductor integrated circuit can be protected by passing a negative current through the circuit 12 (low-side protection).
【００３２】そして、トランジスタ１８及びダイオード
２０を、半導体基板２１上において絶縁用トレンチ２５
により絶縁分離された島状の形成領域２６に形成したの
で、保護装置が動作したことによってグランド１５に流
入またはグランド１５から流出した電流が、半導体基板
２１を介して他の回路素子に流れ込むことを抑制し得
て、誤動作やラッチアップなどが発生することを確実に
防止できる。Then, the transistor 18 and the diode 20 are formed on the semiconductor substrate 21 by an insulating trench 25.
Is formed in the island-shaped formation region 26 which is insulated and isolated by the protection device. Therefore, a current flowing into or out of the ground 15 due to the operation of the protection device flows into another circuit element via the semiconductor substrate 21. It is possible to suppress the occurrence of malfunction and latch-up.
【００３３】また、本実施例によれば、トランジスタ１
８の耐圧を、半導体集積回路の耐圧よりも高くなるよう
に設定したことで、サージ電圧が印加された場合に、ト
ランジスタ１８が接合部分に形成されている寄生容量３
５を介して流れる電流によってオンする傾向をより強め
ることで、換言すれば半導体集積回路側の耐圧を相対的
に低く設定することができ、チップサイズの増加を抑制
することができる。加えて、半導体集積回路のＦＥＴ１
１がオンからオフに切り替わった場合に、負荷１３に流
れている負荷電流の減少時間をより短縮することができ
る。According to the present embodiment, the transistor 1
8 is set to be higher than the withstand voltage of the semiconductor integrated circuit, so that when a surge voltage is applied, the transistor 18 has a parasitic capacitance 3 formed at the junction.
By increasing the tendency to turn on by the current flowing through 5, in other words, the breakdown voltage on the semiconductor integrated circuit side can be set relatively low, and an increase in chip size can be suppressed. In addition, FET1 of the semiconductor integrated circuit
When 1 is switched from on to off, the reduction time of the load current flowing through the load 13 can be further reduced.
【００３４】更に、本実施例によれば、ダイオード２０
を、トランジスタ１８のコレクタを構成する半導体領域
であるＮウェル３３と、トランジスタ１８の外周部に形
成され、Ｎウェル３３とは逆の伝導型を有する半導体領
域であるＰウェル３１との接合により構成したので、ダ
イオード２０をトランジスタ１８と一体にして効率良く
形成することができる。また、Ｐウェル３１を、トラン
ジスタ１８が形成されている領域の外周部を取り囲むよ
うに形成したので、ダイオード２０の電流容量がより大
きくなり、ダイオード２０による保護機能を高めること
ができる。Further, according to the present embodiment, the diode 20
Is formed by a junction between an N well 33 which is a semiconductor region forming a collector of the transistor 18 and a P well 31 which is formed on the outer peripheral portion of the transistor 18 and has a conductivity type opposite to that of the N well 33. Therefore, the diode 20 can be efficiently formed integrally with the transistor 18. Further, since the P well 31 is formed so as to surround the outer peripheral portion of the region where the transistor 18 is formed, the current capacity of the diode 20 is further increased, and the protection function of the diode 20 can be enhanced.
【００３５】（第２実施例）図５及び図６は、本発明の
第２実施例を示すものであり、第１実施例と同一部分に
は同一符号を付して説明を省略し以下異なる部分につい
てのみ説明する。電気的構成を示す図５において、第２
実施例では、出力端子１２とグランド１５との間に、ツ
ェナーダイオード３６が接続されている。(Second Embodiment) FIGS. 5 and 6 show a second embodiment of the present invention. The same parts as those of the first embodiment are denoted by the same reference numerals, and the description thereof will be omitted. Only the parts will be described. In FIG. 5 showing the electrical configuration, the second
In the embodiment, a Zener diode 36 is connected between the output terminal 12 and the ground 15.
【００３６】また、図６は、ＦＥＴ１１，トランジスタ
１８（及びダイオード２０），ツェナーダイオード３６
等を半導体基板２１上に形成した場合の、各素子の配置
を概略的に示す平面図である。即ち、図６中左端側から
右方向にかけて、出力端子１２となるパッド，トランジ
スタ１８（及びダイオード２０），ツェナーダイオード
３６，ＦＥＴ１１の順で配置されている。尚、ツェナー
ダイオード３６のツェナー電圧は、半導体集積回路の耐
圧よりも低くなるように設定されている。FIG. 6 shows the FET 11, the transistor 18 (and the diode 20), and the Zener diode 36.
FIG. 4 is a plan view schematically showing the arrangement of each element when the elements are formed on a semiconductor substrate 21. That is, the pad serving as the output terminal 12, the transistor 18 (and the diode 20), the Zener diode 36, and the FET 11 are arranged in this order from the left end to the right in FIG. The Zener voltage of the Zener diode 36 is set to be lower than the withstand voltage of the semiconductor integrated circuit.
【００３７】従って、出力端子１２に正極性のサージ電
圧が印加された場合は、第１実施例のように、電位が急
激に上昇する過渡的な初期状態においてはトランジスタ
１８がオンするのが速いため、そのトランジスタ１８に
よって電流経路が形成される。そして、トランジスタ１
８がオンした後は、ツェナーダイオード３６も作用して
グランド１５へと電流を流す。Therefore, when a positive surge voltage is applied to the output terminal 12, the transistor 18 is turned on quickly in a transient initial state in which the potential rises sharply as in the first embodiment. Therefore, a current path is formed by the transistor 18. And transistor 1
After the switch 8 is turned on, the Zener diode 36 also acts to supply a current to the ground 15.
【００３８】そして、図６では図示しないが、実際には
図５に示すように、出力端子１２とトランジスタ１８と
の間，トランジスタ１８とツェナーダイオード３６との
間，ツェナーダイオード３６とＦＥＴ１１との間を夫々
アルミニュウム配線３７ａ，３７ｂ，３７ｃで接続する
ことになる。これらの配線３７ａ〜３７ｃは、例えば数
十ｍΩ程度の抵抗分を有しているので、これらの抵抗分
が出力端子１２に印加されたサージ電圧をダンピングす
ることになり、サージ電圧に対する耐量を一層向上させ
ることができる。Although not shown in FIG. 6, actually between the output terminal 12 and the transistor 18, between the transistor 18 and the Zener diode 36, and between the Zener diode 36 and the FET 11, as shown in FIG. Are connected by aluminum wirings 37a, 37b and 37c, respectively. Since these wirings 37a to 37c have a resistance of, for example, about several tens of mΩ, these resistances dampen the surge voltage applied to the output terminal 12, and the resistance to the surge voltage is further increased. Can be improved.
【００３９】以上のように第２実施例によれば、保護装
置にツェナーダイオード３６を加えると共に、半導体基
板２１上における各素子の配置を最適化することによっ
て、総体的にサージ電圧に対する耐量を向上させること
ができる。As described above, according to the second embodiment, by adding the Zener diode 36 to the protection device and optimizing the arrangement of each element on the semiconductor substrate 21, the resistance to surge voltage is improved as a whole. Can be done.
【００４０】（第３実施例）図７は、本発明の第３実施
例を示すものであり、第１実施例と同一部分には同一符
号を付して説明を省略し以下異なる部分についてのみ説
明する。第３実施例は、第１実施例におけるＮＰＮ型の
トランジスタ１８を、ＰＮＰ型のトランジスタ３８に置
き換えたものである。即ち、トランジスタ３８のエミッ
タは、出力端子１２に接続されており、コレクタはグラ
ンド１５に接続されている。そして、エミッタ−ベース
間には、抵抗３９が接続されている。また、トランジス
タ３８のエミッタ−コレクタ間には、ダイオード４０が
逆並列に接続されている。(Third Embodiment) FIG. 7 shows a third embodiment of the present invention. The same parts as those in the first embodiment are denoted by the same reference numerals, and description thereof will be omitted. explain. In the third embodiment, the NPN transistor 18 in the first embodiment is replaced with a PNP transistor 38. That is, the emitter of the transistor 38 is connected to the output terminal 12, and the collector is connected to the ground 15. A resistor 39 is connected between the emitter and the base. A diode 40 is connected in anti-parallel between the emitter and the collector of the transistor 38.
【００４１】以上のように構成された第３実施例によれ
ば、出力端子１２に正極性のサージ電圧が印加される
と、抵抗３９を介してトランジスタ３８のベース電位が
上昇し、トランジスタ３８のベース−コレクタ間に存在
する浮遊容量４１を介してベースからコレクタへと電流
が流れる。すると、ベース電流が流れてトランジスタ３
８がオンすることによりエミッタからコレクタ，グラン
ド１５へと電流が流れてサージ電圧は吸収される。According to the third embodiment configured as described above, when a positive surge voltage is applied to the output terminal 12, the base potential of the transistor 38 rises via the resistor 39, and the transistor 38 A current flows from the base to the collector via the stray capacitance 41 existing between the base and the collector. Then, the base current flows and the transistor 3
When the switch 8 is turned on, a current flows from the emitter to the collector and the ground 15, and the surge voltage is absorbed.
【００４２】また、出力端子１２に負極性のサージ電圧
が印加された場合には、第１実施例と同様に、グランド
１５からダイオード４０を介して出力端子へ負の電流が
流れ、サージ電圧が吸収される。従って、第１実施例と
同様の効果が得られる。When a negative surge voltage is applied to the output terminal 12, as in the first embodiment, a negative current flows from the ground 15 to the output terminal via the diode 40, and the surge voltage is reduced. Absorbed. Therefore, the same effect as that of the first embodiment can be obtained.
【００４３】（第４実施例）図８は、本発明の第４実施
例を示すものであり、第１実施例と同一部分には同一符
号を付して説明を省略し以下異なる部分についてのみ説
明する。第４実施例では、ＦＥＴ１１のドレインは電源
端子１４に接続されており、ソースは出力端子（外部信
号端子）４２及び負荷４３を介してグランド１５に接続
されている。(Fourth Embodiment) FIG. 8 shows a fourth embodiment of the present invention. The same parts as those in the first embodiment are denoted by the same reference numerals, and description thereof will be omitted. explain. In the fourth embodiment, the drain of the FET 11 is connected to the power supply terminal 14, and the source is connected to the ground 15 via the output terminal (external signal terminal) 42 and the load 43.
【００４４】この場合、ＦＥＴ１１は、自身がオンする
ことにより、出力端子４２とグランド１５との間に接続
されている負荷４３に対してソース電流を供給するよう
にドライブするようになっている。そして、ＦＥＴ１１
のソース−ドレイン間には、第１実施例と同様に、コレ
クタ−ベース間に抵抗１９が接続されたトランジスタ１
８と、ダイオード２０とが接続されている。In this case, when the FET 11 is turned on, the FET 11 is driven to supply a source current to the load 43 connected between the output terminal 42 and the ground 15. And FET11
Between the source and the drain of the transistor 1 in which the resistor 19 is connected between the collector and the base as in the first embodiment.
8 and the diode 20 are connected.
【００４５】第４実施例における保護装置の機能は、第
１実施例の場合とサージ電圧の極性を逆にした場合に応
じて作用する。即ち、出力端子１２に負極性のサージ電
圧が印加されると、出力端子４２の電位が急激に下降
し、トランジスタ１８のコレクタ−ベース間に存在する
寄生容量３５及び抵抗１９の経路を介してエミッタへと
電流が流れる。すると、トランジスタ１８のベース電位
が上昇し、ベース電流が流れることによりトランジスタ
１８がオンとなり、コレクタ電流がエミッタへと流れて
サージ電圧は吸収される。また、出力端子４２に正極性
のサージ電圧が印加されると、ダイオード２０を介して
電源端子１４側に電流が流れてサージ電圧は吸収され
る。The function of the protection device in the fourth embodiment operates according to the case of the first embodiment and the case where the polarity of the surge voltage is reversed. That is, when a negative surge voltage is applied to the output terminal 12, the potential of the output terminal 42 sharply drops, and the emitter via the path of the parasitic capacitance 35 and the resistor 19 existing between the collector and the base of the transistor 18. The current flows to. Then, the base potential of the transistor 18 increases, and the transistor 18 is turned on by the flow of the base current, the collector current flows to the emitter, and the surge voltage is absorbed. When a positive surge voltage is applied to the output terminal 42, a current flows to the power supply terminal 14 via the diode 20, and the surge voltage is absorbed.
【００４６】従って、以上のように構成された第４実施
例によれば、出力段においてＦＥＴ１１が負荷４３に対
してソース電流を供給するようにドライブを行う構成の
半導体集積回路についても、第１実施例と同様に保護
（ハイサイド保護）することが可能である。Therefore, according to the fourth embodiment configured as described above, the semiconductor integrated circuit in which the FET 11 drives in the output stage so as to supply the source current to the load 43 is also provided in the first embodiment. Protection (high-side protection) can be performed in the same manner as in the embodiment.
【００４７】本発明は上記し且つ図面に記載した実施例
にのみ限定されるものではなく、次のような変形または
拡張が可能である。トランジスタ１８の耐圧は、必ずし
も半導体集積回路の耐圧より高く設定する必要はない。
また、ツェナーダイオード３６のツェナー電圧も、必ず
しも半導体集積回路の耐圧より低く設定する必要はな
い。第３及び第４実施例においても、第１実施例と同様
ツェナーダイオードを設けても良い。第４実施例のよう
にハイサイド保護を行う場合にも、トランジスタにＰＮ
Ｐ型のものを用いても良い。The present invention is not limited to the embodiment described above and shown in the drawings, and the following modifications or extensions are possible. The withstand voltage of the transistor 18 does not necessarily need to be set higher than the withstand voltage of the semiconductor integrated circuit.
Also, the Zener voltage of the Zener diode 36 does not necessarily need to be set lower than the breakdown voltage of the semiconductor integrated circuit. Also in the third and fourth embodiments, a zener diode may be provided as in the first embodiment. Even when the high-side protection is performed as in the fourth embodiment, the PN
A P-type may be used.
【００４８】半導体集積回路の出力段に配置される素子
は、ＮチャネルＭＯＳＦＥＴ１１に限ることなく、その
他のＭＯＳＦＥＴやトランジスタなどでも良い。Ｐウェ
ル３１は、必ずしもトランジスタ１８が形成されている
領域の外周部を取り囲むように形成する必要はない。ダ
イオードは、必ずしもトランジスタと一体に形成する必
要はなく、独立した素子として構成しても良い。保護装
置を配置する半導体集積回路の外部信号端子としては、
出力端子１２，４２に限らず、入力端子或いは入出力端
子に配置しても良い。The elements arranged at the output stage of the semiconductor integrated circuit are not limited to the N-channel MOSFET 11, but may be other MOSFETs or transistors. P well 31 does not necessarily need to be formed so as to surround the outer peripheral portion of the region where transistor 18 is formed. The diode does not necessarily need to be formed integrally with the transistor, and may be configured as an independent element. As the external signal terminal of the semiconductor integrated circuit where the protection device is arranged,
Not only the output terminals 12 and 42 but also an input terminal or an input / output terminal may be provided.
【図１】本発明の第１実施例における集積回路用保護装
置の電気的構成を示す図FIG. 1 is a diagram showing an electrical configuration of an integrated circuit protection device according to a first embodiment of the present invention.
【図２】（ａ）は、集積回路用保護装置を半導体基板に
形成した場合の模式的な平面図、（ｂ）は模式的な断面
図FIG. 2A is a schematic plan view when an integrated circuit protection device is formed on a semiconductor substrate, and FIG. 2B is a schematic cross-sectional view.
【図３】半導体集積回路の出力端子に正極性のサージ電
圧が印加された場合の波形を示す図FIG. 3 is a diagram illustrating a waveform when a positive surge voltage is applied to an output terminal of a semiconductor integrated circuit;
【図４】半導体集積回路の出力端子に負極性のサージ電
圧が印加された場合の波形を示す図FIG. 4 is a diagram showing a waveform when a negative surge voltage is applied to an output terminal of a semiconductor integrated circuit;
【図５】本発明の第２実施例を示す図１相当図FIG. 5 is a view corresponding to FIG. 1 showing a second embodiment of the present invention.
【図６】保護装置及びＦＥＴなどを半導体基板上に形成
した場合の模式的な平面図FIG. 6 is a schematic plan view when a protection device, an FET, and the like are formed on a semiconductor substrate.
【図７】本発明の第３施例を示す図１相当図FIG. 7 is a view corresponding to FIG. 1, showing a third embodiment of the present invention;
【図８】本発明の第４施例を示す図１相当図FIG. 8 is a view corresponding to FIG. 1, showing a fourth embodiment of the present invention.
【図９】従来技術を示す図１相当図FIG. 9 is a diagram corresponding to FIG. 1 showing a conventional technique.
１１はＮチャネルＭＯＳＦＥＴ（半導体集積回路装
置）、１２は出力端子（外部信号端子）、１５はグラン
ド、１６はダイオード（半導体集積回路装置）、１７ａ
及び１７ｂはツェナーダイオード（半導体集積回路装
置）、１８はトランジスタ、１９は抵抗、２０はダイオ
ード、２１は半導体基板、２５は絶縁用トレンチ、２６
は形成領域、３１はＰウェル（半導体領域）、３３はＮ
ウェル（半導体領域）、３６はツェナーダイオード、３
８はトランジスタ、３９は抵抗、４０はダイオード、４
２は出力端子（外部信号端子）を示す。11 is an N-channel MOSFET (semiconductor integrated circuit device), 12 is an output terminal (external signal terminal), 15 is ground, 16 is a diode (semiconductor integrated circuit device), 17a
And 17b are Zener diodes (semiconductor integrated circuit devices), 18 is a transistor, 19 is a resistor, 20 is a diode, 21 is a semiconductor substrate, 25 is an insulating trench, 26
Is a formation region, 31 is a P well (semiconductor region), 33 is N
Well (semiconductor region), 36 is a Zener diode, 3
8 is a transistor, 39 is a resistor, 40 is a diode,
Reference numeral 2 denotes an output terminal (external signal terminal).
Claims (8)
路の外部信号端子とグランドとの間を導通させるトラン
ジスタと、 このトランジスタのベースとエミッタとの間に接続され
る抵抗と、 前記トランジスタに対して逆並列に接続されるダイオー
ドとを備え、 前記トランジスタ及びダイオードは、半導体基板上に絶
縁分離された状態で一体に形成されることを特徴とする
集積回路用保護装置。1. A transistor that conducts between an external signal terminal of a semiconductor integrated circuit and a ground when turned on, a resistor connected between a base and an emitter of the transistor, And a diode connected in anti-parallel, wherein the transistor and the diode are integrally formed on a semiconductor substrate in a state of being insulated and separated.
導体集積回路の外部信号端子との間を導通させるトラン
ジスタと、 このトランジスタのベースとエミッタとの間に接続され
る抵抗と、 前記トランジスタに対して逆並列に接続されるダイオー
ドとを備え、 前記トランジスタ及びダイオードは、半導体基板上に絶
縁分離された状態で一体に形成されることを特徴とする
集積回路用保護装置。2. A transistor that conducts between a power supply terminal and an external signal terminal of a semiconductor integrated circuit when turned on, a resistor connected between a base and an emitter of the transistor, And a diode connected in anti-parallel, wherein the transistor and the diode are integrally formed on a semiconductor substrate in a state of being insulated and separated.
集積回路の耐圧よりも高くなるように設定されているこ
とを特徴とする請求項１または２記載の集積回路用保護
装置。3. The integrated circuit protection device according to claim 1, wherein a withstand voltage of said transistor is set to be higher than a withstand voltage of said semiconductor integrated circuit.
コレクタまたはエミッタを構成する半導体領域と、前記
トランジスタの外周部に形成され、前記コレクタまたは
エミッタを構成する半導体領域とは逆の伝導型を有する
半導体領域との接合により構成されていることを特徴と
する請求項１乃至３の何れかに記載の集積回路用保護装
置。4. The semiconductor device according to claim 1, wherein the diode is a semiconductor region forming a collector or an emitter of the transistor, and a semiconductor region formed on an outer peripheral portion of the transistor and having a conductivity type opposite to that of the semiconductor region forming the collector or the emitter. 4. The integrated circuit protection device according to claim 1, wherein the integrated circuit protection device is configured by bonding with the integrated circuit.
前記トランジスタが形成されている領域の外周部を取り
囲むように形成されていることを特徴とする請求項４記
載の集積回路用保護装置。5. The semiconductor region having the opposite conductivity type,
5. The integrated circuit protection device according to claim 4, wherein the protection device is formed so as to surround an outer peripheral portion of a region where the transistor is formed.
れるツェナーダイオードを具備したことを特徴とする請
求項１乃至４の何れかに記載の集積回路用保護装置。6. The integrated circuit protection device according to claim 1, further comprising a Zener diode connected in parallel to said transistor.
は、前記半導体集積回路の耐圧よりも低くなるように設
定されていることを特徴とする請求項６記載の集積回路
用保護装置。7. The integrated circuit protection device according to claim 6, wherein a Zener voltage of said Zener diode is set to be lower than a withstand voltage of said semiconductor integrated circuit.
ドは、前記半導体基板上に、前記半導体集積回路の外部
信号端子，トランジスタ，ツェナーダイオード及び半導
体集積回路の順序で配置されていることを特徴とする請
求項７記載の集積回路用保護装置。8. The semiconductor device according to claim 7, wherein the transistor and the Zener diode are arranged on the semiconductor substrate in the order of the external signal terminal of the semiconductor integrated circuit, the transistor, the Zener diode, and the semiconductor integrated circuit. The protection device for an integrated circuit according to the above.
Priority Applications (1)
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|---|---|---|---|
| JP10799499A JP4106804B2 (en) | 1999-04-15 | 1999-04-15 | Integrated circuit protection device |
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|---|---|---|---|
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| JP2000299434A true JP2000299434A (en) | 2000-10-24 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005353985A (en) * | 2004-06-14 | 2005-12-22 | Denso Corp | Semiconductor device |
-
1999
- 1999-04-15 JP JP10799499A patent/JP4106804B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005353985A (en) * | 2004-06-14 | 2005-12-22 | Denso Corp | Semiconductor device |
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