JP2019526472A - 信号経路を介して伝搬された入力制御信号 - Google Patents

Abstract

一部の例において、流体噴射装置のための制御装置は、流体噴射装置のそれぞれのノズルを選択するための信号を生成するために入力制御信号によって制御可能な複数のセレクタを含む。第１のセレクタは、第１の信号経路を介して伝搬された入力制御信号に応答して第１のセレクタ内のデバイスをオンにし、第２のセレクタは、入力制御信号に応答して異なるタスクを実施する。メモリエンコーダは、メモリ内のメモリ位置を選択するためのものである。メモリエンコーダは、第２の信号経路を介して伝搬された入力制御信号に応答してメモリエンコーダ内のデバイスをオンにする。第２の信号経路の信号負荷は、第１の信号経路の信号負荷から分離されている。【選択図】図６

Description

背景
印刷システムは、印刷流体を目標に供給するためのノズルを有するプリントヘッドを含むことができる。二次元（２Ｄ）印刷システムでは、目標は、その上に印刷画像を形成することができる紙又は他のタイプの基板のような印刷媒体である。２Ｄ印刷システムの例としては、インクの液滴を供給することができるインクジェット印刷システムが挙げられる。三次元（３Ｄ）印刷システムの場合、目標は、三次元物体を形成するために堆積された１層または複数層の造形材料であってもよい。

本開示の一部の実施形態は、以下の図に関して説明される。
一部の例による、流体噴射装置のブロック図である。 一部の例による、プリントヘッドを含む印刷流体カートリッジのブロック図である。 一部の例による、電圧分割器を使用して別々の信号経路を提供する構成のブロック図である。 一部の例による、電圧分割器を使用して別々の信号経路を提供する構成のブロック図である。 一部の例による、電圧分割器を使用して別々の信号経路を提供する構成のブロック図である。 一部の例による、電圧分割器を使用して別々の信号経路を提供する構成のブロック図である。 一部の例による、セレクタとシフトレジスタを含むメモリエンコーダとを含む構成のブロック図である。 一部の例による、シフトレジスタセルの回路図である。 一部の例による、流体噴射装置のための制御回路のブロック図である。 一部の例による、プロセスのフロー図である。

詳細な説明
用語「含む」、「含んでいる」、「有する」又は「有している」は、非限定的であり、記載した要素の存在を示しているが、他の要素の存在や追加を排除するものではない。

印刷システムで使用するためのプリントヘッドは、それぞれのノズルから印刷流体の液滴を噴射するように作動されるノズルを含むことができる。各ノズルは、作動されたときに、そのノズルの発射室内で印刷流体を気化させるために熱を発生する発熱素子を含み、その熱によって、ノズルからの印刷流体の液滴の排出が生成される。印刷システムは、二次元（２Ｄ）印刷システムであってもよいし、三次元（３Ｄ）印刷システムであってもよい。２Ｄ印刷システムは、紙媒体または他のタイプの印刷媒体のような印刷媒体上に画像を形成するために、インクのような印刷流体を供給する。３Ｄ印刷システムは、造形材料の連続した層を堆積させることによって三次元物体を形成する。３Ｄ印刷システムから供給される印刷流体としては、インクはもちろん、造形材料の層の粉末を融着したり、造形材料の層の細部を形成したりするために使用される流体（造形材料の層の縁や形状を画定すること等による）も含まれ得る。

以下の説明において、「プリントヘッド」という用語は一般に、プリントヘッドダイを指すこともあれば、支持構造上に取り付けられた複数のプリントヘッドダイを含むアセンブリ全体を指すこともある。一部の例では、印刷システムで使用するためのプリントヘッドについて言及しているが、本開示の技術または機構は、ノズルを通して流体を供給することができる印刷以外の用途に使用される他のタイプの流体噴射装置にも適用可能である。そのような他のタイプの流体噴射装置の例としては、流体検知システム、医療システム、車両、流体フロー制御システム等において使用されるものが挙げられる。

プリントヘッドは、作動させるノズルの選択に使用されるセレクタを含むことができる。作動されたノズルは、印刷流体を噴射することができる。一部の実施形態では、セレクタは、どのノズルを作動させるかを指定するアドレスを生成するアドレス発生器を含む。生成されたアドレスにより選択されなかったノズルは、非作動のままであり、したがって印刷液流体を噴射しない。他の例では、セレクタは、作動させるノズルを選択するために、他の信号を生成してもよい。

一部の例示的プリントヘッドは、メモリをさらに含む。プリントヘッド内のメモリを使用して、プリントヘッドに関連する識別子、シリアル番号、セキュリティ情報等のような特定の情報を記憶することができる。プリントヘッドは、メモリのメモリ位置を選択するために使用されるメモリエンコーダをさらに含むことができ、選択されたメモリ位置は、読み出され、または書き込まれることができる。一部の例では、メモリエンコーダは、シリアル入力を受け取り、プリントヘッド内のメモリのメモリ位置（または複数のメモリ位置）を選択するために使用される複数の信号のパラレル出力を提供するシフトレジスタを含む。メモリエンコーダのシフトレジスタへの入力は、メモリのメモリ位置にアクセスするために使用されるメモリアクセス信号を含むことができる。

様々なタスクを実行するために入力制御信号をプリントヘッドに供給することができる。動作周波数が高くなると、入力制御信号は、入力制御信号の信号負荷に敏感になる場合がある。信号負荷は、入力制御信号が接続される相手方のトランジスタのようなデバイスの数に基づく。例えば、入力制御信号が多数のトランジスタをオンにするために使用される場合、入力制御信号が受ける信号負荷は、増大する。信号負荷が増大すると、入力制御信号のローからハイへの遷移やハイからローへの遷移が見逃される可能性があり、特に比較的高い周波数で入力制御信号の遷移が見逃される可能性がある。入力制御信号の遷移が見逃されると、アドレス発生器やメモリ用のメモリエンコーダのようなプリントヘッドの特定の回路の動作に、エラーが発生する可能性がある。例えば、入力制御信号の大量の信号負荷は、本来作動されるべきときに作動されない特定のノズルをもたらす可能性があり、これによって、最適ではない印刷画像がもたらされる可能性がある（例えば、印刷画像中の種々の空白領域の形で）。

本開示の一部の実施形態によれば、信号経路分離を使用して、入力制御信号を作動させるノズル（複数可）の選択に使用される第１のセレクタ（例えば、第１のアドレス発生器）へ伝搬する際に使用される第１の信号経路が、入力制御信号をメモリのメモリ位置（複数可）の選択に使用されるメモリエンコーダへ伝搬する際に使用される第２の信号経路から分離される。入力制御信号は、作動させるノズル（複数可）を選択するための第２のセレクタ（例えば、第２のアドレス発生器）にも供給される。入力制御信号は、第１及び第２のセレクタにおいて異なるタスクを実施させることから、第１のセレクタは、第２のセレクタよりも入力制御信号の信号負荷に対して敏感である場合がある。なお、第１のセレクタ及び第２のセレクタは、作動させるノズルの異なるサブセットの選択に使用されてもよいことに留意されたい。例えば、第１のセレクタは、流体噴射装置（例えば、プリントヘッドまたは他のタイプの流体噴射装置）の第１の領域内のノズルの選択に使用される一方、第２のセレクタは、流体噴射装置の第２の領域内のノズルの選択に使用されてもよく、ここで、第２の領域は、第１の領域とは異なる。異なる領域は、流体噴射装置の別々の物理的領域であってもよいし、別々の論理的領域であってもよい。

作動させるノズルを選択するための第１及び第２のセレクタについて言及しているが、他の例では、３以上のセレクタを流体噴射装置に設けてもよいことに留意されたい。

図１は、流体噴射装置１００の一例を示している。流体噴射装置１００は、印刷システム（例えば、２Ｄ印刷システムや３Ｄ印刷システム）で使用されるプリントヘッドであってもよいし、印刷以外のシステムで使用される流体噴射装置であってもよい。流体噴射装置は、ノズルが設けられた基板と、ノズルによる流体の噴射を制御するための制御回路とを含む集積回路（ＩＣ）ダイとして実施することができる。印刷システムの場合、ダイは、プリントヘッドダイである場合があり、プリントヘッドダイは、印刷システムのキャリッジに搭載され、若しくは取り付けられてもよいし、又は、印刷流体カートリッジに搭載され、若しくは取り付けられてもよい。

流体噴射装置１００は、ノズル１０２と、ノズル１０２の作動を制御するためのコントローラ１０４とを含む。本明細書において、用語「コントローラ」は、マイクロプロセッサ、マルチコアマイクロプロセッサのコア、マイクロコントローラ、プログラマブルゲートアレイ、プログラマブル集積回路デバイス、又は任意の他のハードウェア処理回路の何れか又は何らかの組み合わせを指すことができる。さらに別の例として、「コントローラ」は、ハードウェア処理回路と、ハードウェア処理回路上で実行可能な種々の機械読み取り可能命令との組み合わせを指すことができる。

コントローラ１０４は、第１のアドレス発生器１０６−１と、第２のアドレス発生器１０６−２とを含む。各アドレス発生器１０６−１又は１０６−２は、作動させるノズル（単数または複数）の選択に使用されるアドレスを生成するためのものである。第１のアドレス発生器１０６−１は、第１のノズル群１０８−１内のノズル１０２の作動の制御に使用され、第２のアドレス発生器１０６−２は、第２のノズル群１０８−２内のノズル１０２の作動の制御に使用される。図１には、２つのアドレス発生器、及び２つの対応するノズル群が示されているが、他の例では、コントローラ１０４は、３以上のノズル群を制御するために、３以上のアドレス発生器を含む場合がある。また、より一般的には、アドレス発生器１０６−１及び１０６−２は、セレクタと呼ばれる場合がある。

図示していないが、コントローラ１０４は、それぞれのノズルの作動を制御するための発射回路をさらに含むことができる。一部の例では、ノズルごとに１つの発射回路がある。別の例では、複数のノズルに対して１つの発射回路があってもよい。発射回路は、発射セルとも呼ばれる。発射回路は、発射抵抗器のような発熱素子を含み、これが作動されると、ノズルの発射室から流体を噴射するための熱を生成する。アドレス発生器１０６−１又は１０６−２によって生成されたアドレスは、発射回路に提供される。アドレスは、どの発射回路が選択されるかを制御し、したがって、どのノズル１０２が作動されるかを制御する。

流体噴射装置１００は、メモリ１１０と、アクセス（読み出しまたは書き込みの実施の一環として）するメモリ１１０内のメモリ位置の選択を制御するメモリエンコーダ１１２とをさらに含む。メモリエンコーダ１１２及びメモリ１１０は、メモリダイのようなメモリデバイスの一部として実施されてもよく、あるいは、メモリエンコーダ１１２及びメモリ１１０は、別々の構成要素として実施されてもよい。

メモリ１１０は、消去可能なプログラマブル・リード・オンリー・メモリ（ＥＰＲＯＭ）、フラッシュメモリ、又は任意の他のタイプの不揮発性メモリのような不揮発性メモリであってよい。他の例では、メモリ１１０は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）、又は任意の他のタイプの揮発性メモリのような揮発性メモリであってよい。

メモリエンコーダ１１２は、入力信号を受け取り、入力信号に基づいて、アクセスするメモリ１１０内のメモリ位置（又は、複数のメモリ位置）を選択するためのメモリ選択信号を生成する。同様に、アドレス発生器１０６−１及び１０６−２は、入力信号に応答してアドレスを生成する。

メモリエンコーダ１１２とアドレス発生器１０６−１、１０６−２とによって共有される入力信号のうちの１つは、入力制御信号１１４である。１つの入力制御信号がメモリエンコーダ１１２とアドレス発生器１０６−１、１０６−２とによって共有されるものとして言及されているが、他の例では、複数の入力制御信号がメモリエンコーダ１１２とアドレス発生器１０６−１、１０６−２とによって共有されてもよいことに留意されたい。

流体噴射装置における入力制御信号の重い負荷は、特に比較的高い動作周波数で、流体噴射装置の動作にエラーを引き起こすことがある。本開示の一部の実施形態によれば、入力制御信号１１４をそれぞれ異なる制御回路に提供する際に使用される信号経路を互いに分離することによって、信号負荷の影響を低減または排除することができる。図１による例では、入力制御信号１１４は、第１の信号経路１１６−１を介して第１のアドレス発生器１０６−１に提供される。また、入力制御信号１１４は、第２の信号経路１１６−２を介してメモリエンコーダ１１２にも提供される。第１の信号経路１１６−１の信号負荷は、第２の信号経路１１６−２の信号負荷から分離されている。第１及び第２の信号経路上の信号の信号遷移（ローからハイ、又はハイからロー）を駆動するために使用される信号源が異なっていれば、第１の信号経路の信号負荷と第２の信号経路の信号負荷は、互いに分離される。

メモリエンコーダ１１２は、第２の信号経路１１６−２を介して伝搬された入力制御信号１１４に応答して、メモリエンコーダ１１２内のデバイス（トランジスタなど）をオンにする。本開示において、デバイス（例えば、トランジスタ）をオンにすることは、デバイスをオフ状態からオン状態に切り替えることを指している。同様に、第１のアドレス発生器１０６−１は、第１の信号経路１０６−１上を介して伝搬された入力制御信号１１４に応答して、第１のアドレス発生器１０６−１内のデバイス（トランジスタなど）をオンにする。第１のアドレス発生器１０６−１及びメモリエンコーダ１１２内にはオンにするための比較的多数のデバイスがあり得るため、信号負荷分離を提供すべく別々の信号経路１１６−１及び１１６−２が設けられなかった場合、入力制御信号１１４は、重い負荷を受けることになる。

さらに、入力制御信号１１４は、第１のアドレス発生器１０６−１内のデバイスとメモリエンコーダ１１２内のデバイスとを実質的に同時にオンにするために使用され、このことが、入力制御信号１の重い負荷の影響をさらに悪化させる場合がある。デバイスを「実質的に同時に」オンにすることは、デバイスを同時にオンにすること、または、互いに指定された時間範囲内にオンにすることを指す場合がある。

第２のアドレス発生器１０６−２は、信号経路１１６−Ｘを介して伝搬された入力制御信号１１４に応答して、入力制御信号１１４に応答して第１アドレス発生器１０６−１及びメモリエンコーダ１１２で実施されるタスクとは異なるタスクを第１のアドレス発生器１０６−２で実施する。信号経路１１６−Ｘは、信号経路１１６−２と同じであってもよいし、あるいは、信号経路１１６−Ｘの信号負荷が信号経路１１６−２の信号負荷から分離されるようにするために、信号経路１１６−Ｘは、信号経路１１６−２とは異なっていてもよい。第２のアドレス発生器１０６−２及びメモリエンコーダ１１２に提供される入力制御信号１１４は、共通の信号経路を共有することができる。なぜなら、入力制御信号１１４が接続される相手方の第２のアドレス発生器１０６−２及びメモリエンコーダ１１２内のデバイスの数は、過大な負荷を引き起こさないものであるからである。

一部の例では、入力制御信号１１４に応答して第２のアドレス生成器１０６−２において実施されるタスクは、第２のアドレス生成器１０６−２内のノードをプリチャージすることを含む場合がある。ノードをプリチャージすることは、ノードを指定電圧まで充電することを指す場合がある。一般に、ノードのプリチャージは、高い周波数での高速動作に依存するデバイスをオンにする動作よりも、信号負荷の影響を受けにくい。

他の例では、入力制御信号１１４に応答して第２のアドレス発生器１０６−２において実施されるタスクは、第１のアドレス発生器１０６−１又はメモリエンコーダ１１２内のデバイスをオンにする時とは異なる時に、第２のアドレス発生器１０６−２内のデバイス（トランジスタなど）をオンにすることを含む。信号タイミングに従ってデバイスをオンにすることは、指定された時点で遷移（ローからハイへ遷移、及びハイからローへ遷移）する信号に基づいてデバイスをオンにすることを指す場合がある。より一般的には、第２のアドレス生成器１０６−２は、第１のアドレス生成器１０６−１により実施されるタスクとは異なるタイミングに従って、入力制御信号１１４に応答してタスクを実施することができる。

図２は、２Ｄ印刷システムまたは３Ｄ印刷システムで使用するための、例示的印刷流体カートリッジ２００（インクカートリッジなど）のブロック図である。印刷流体カートリッジが図示されているが、図２に示した構成要素は、印刷以外の応用例に含まれるように修正されてもよいことに留意されたい。

タブヘッドアセンブリ２０２は、印刷流体カートリッジ２００の表面（単数または複数）に取り付けることができる。タブヘッドアセンブリ２０２は、可撓性ケーブル２０３を含み、その上に、プリントヘッド２０４（これは、図２による例ではプリントヘッドダイである）、導電性パッド２０６、及び他の構成要素（複数可）（図示せず）を設けることができる。さらなる例では、タブヘッドアセンブリ２０２の一部として、複数のプリントヘッドダイが設けられる場合がある。図２において、プリントヘッド２０４は、図１に示した流体噴射装置１００の一例である。可撓性ケーブル２０３は、プリントヘッド２０４、導電性パッド２０６、及び他の構成要素を含むタブヘッドアセンブリ２０２の種々の構成要素を電気的に接続するための導電体を含む。

図２は、印刷流体カートリッジ２００の一部である一体型プリントヘッドの一例を示している。一体型プリントヘッドでは、プリントヘッドダイが、印刷流体カートリッジ２００に取り付けられる。印刷流体カートリッジ２００は、印刷システムに取り外し可能に取り付けられている。例えば、印刷流体カートリッジは、印刷システムから取り外されることができ、新しい印刷流体カートリッジと交換されることができる。印刷流体カートリッジ２００が印刷システムのキャリッジ上のクレードル又は他の受容部に取り付けられると、導電パッド２０６は、キャリッジの対応する電気的構造との間に電気的接触を形成し、その結果、印刷システムは、印刷流体カートリッジ２００と通信し、プリントヘッド２０４を含む印刷流体カートリッジ２００の動作を制御することができるようになる。

プリントヘッド２０４はコントローラ２１０を含み、コントローラ２１０は、複数のセレクタ２１２−１〜２１２−Ｎ（Ｎ≧２）を含む。セレクタ２１２−１〜２１２−Ｎは、作動させるプリントヘッド２０４のそれぞれのノズル１０２を選択するために使用される。一部の例では、セレクタ２１２−１及び２１２−Ｎは、図１に示したアドレス発生器１０６−１及び１０６−２のようなアドレス発生器であってよい。

上述のように、コントローラ２１０は、メモリ１１０及びメモリエンコーダ１１２をさらに含む。また、入力制御信号２２０をセレクタ２１２−１、２１２−Ｎ及びメモリエンコーダ１１２に伝搬する際に使用される別々の信号経路２２２を設けることによって、入力制御信号２２０に対する信号負荷分離を達成することができる。別々の信号経路２２２は、図１の信号経路１１６−１、１１６−Ｘ及び１１６−２と同様であってもよい。

他の例では、プリントヘッド２０４は、２Ｄ印刷システムや３Ｄ印刷システムのような印刷システムのキャリッジに取り付けられてもよい。

図３Ａ〜図３Ｄは、採用可能な別々の信号経路の種々の例を示している。図３Ａ、図３Ｃ及び図３Ｄの各々において、２つの入力制御信号Ｓ２及びＳ４は、セレクタ２１２−１、セレクタ２１２−Ｎ、及びメモリエンコーダ１１２の間で共有されることを仮定している。他の例では、もっと多くの入力制御信号が、セレクタ２１２−１、セレクタ２１２−Ｎ、及びメモリエンコーダ１１２によって共有されてもよい。

図３Ａにおいて、２つの別々の信号経路は、第１の電圧分割回路３０２を含む第１の信号経路と、第２の電圧分割回路３０４を含む第２の信号経路とを含む。各電圧分割回路３０２又は３０４は、入力制御信号Ｓ２用の電圧分割器と、入力制御信号Ｓ４用の別の電圧分割器とを含む。

電圧分割器の一例が、図３Ｂに示されている。この電圧分割器は、入力制御信号Ｓ（例えば、Ｓ２又はＳ４）と、基準電圧（例えば、グラウンド）との間に直列に配置された抵抗器３０６及び３０８を含む。抵抗器３０６と抵抗器３０８の間のノードは、入力制御信号Ｓの低電圧バージョンＳＬＶを提供する。ＳＬＶの電圧レベルは、Ｓの電圧レベルに抵抗器３０６の抵抗値と抵抗器３０８の抵抗値との比を乗じたものに基づいて決定される。

図３Ａの各電圧分割回路３０２又は３０４には、図３に示した２つの電圧分割器を設けることができる。１つはＳ２用であり、もう１つはＳ４用である。電圧分割回路３０２は、Ｓ２からＳ２ＬＶ−１を生成し（Ｓ２ＬＶ−１は、Ｓ２の低電圧バージョン）、Ｓ４からＳ４ＬＶ−１を生成する（Ｓ４ＬＶ−１は、Ｓ４の低電圧バージョン）。電圧分割回路３０４は、Ｓ２からＳ２ＬＶ−Ｎを生成し（Ｓ２ＬＶ−Ｎは、Ｓ２の低電圧バージョン）、Ｓ４からＳ４ＬＶ−Ｎを生成する（Ｓ４ＬＶ−Ｎは、Ｓ４の低電圧バージョン）。

図３Ａでは、入力制御信号Ｓ２及びＳ４の各々が、第１の信号経路（これは電圧分割回路３０２を含む）を介してセレクタ２１２−１に提供される。電圧分割回路３０２の出力信号Ｓ２ＬＶ−１、Ｓ４ＬＶ−１は、セレクタ２１２−１に提供される。

入力制御信号Ｓ２及びＳ４の各々は、第２の信号経路（これは電圧分割回路３０４を含む）を介してセレクタ２１２−Ｎ及びメモリデコーダ１１２に提供される。電圧分割回路３０２からの出力信号Ｓ２ＬＶ−Ｎ、Ｓ４ＬＶ−Ｎは、セレクタ２１２−Ｎ及びメモリデコーダ１１２に提供される。一部の例では、信号Ｓ２ＬＶ−１は、セレクタ２１２−１内のトランジスタをオンにするために使用され、信号Ｓ２ＬＶ−Ｎは、メモリデコーダ１１２内のトランジスタをオンにするために使用される。信号Ｓ２ＬＶ−Ｎは、信号Ｓ２ＬＶ−１に応答してセレクタ２１２−１で実施されるタスクとは異なるタスクを、セレクタ２１２−Ｎに実施させるためのものである。

図３Ｃは、図３Ａに示した構成の変形を示している。図３Ｃでは、入力制御信号Ｓ２は、第１の信号経路（電圧分割回路３０２を含む）を介してセレクタ２１２−１に伝搬され、第２の信号経路（電圧分割回路３０４を含む）を介してセレクタ２１２―Ｎ及びメモリデコーダ１１２に伝搬される。入力制御信号Ｓ４は、第１の信号経路（電圧分割回路３０２を含む）を介してセレクタ２１２−１及びメモリデコーダ１１２に伝搬され、入力制御信号Ｓ４は、第２の信号経路（電圧分割回路３０４を含む）を介してセレクタ２１２−Ｎに伝搬される。

図３Ｄは、電圧分割回路３０２、３０４に加えて、さらに別の電圧分割回路３０６を含む別の例示的構成を示している。図３Ｄでは、入力制御信号Ｓ２及びＳ４は、３つの信号経路（電圧分割器３０２、３０４及び３０６をそれぞれ含む）を介して、セレクタ２１２−１、セレクタ２１２−Ｎ、及びメモリデコーダ１１２にそれぞれ提供される。言い換えれば、図３Ｄでは、各信号Ｓ２又はＳ４は、それぞれ別々の信号経路を介してセレクタ２１２−１、セレクタ２１２−Ｎ及びメモリデコーダ１１２の各々に伝搬される。

さらに別の例として、別々の信号経路を提供するために異なる電圧分割器を使用する代わりに、他の回路を使用してもよい。例えば、複数の信号駆動回路を使用してもよく、この場合、各信号駆動回路が、入力制御信号の異なるインスタンスを出力する。さらに別の例として、複数のボンドパッドを使用して、入力制御信号の異なるインスタンスを提供してもよい。

図４は、上で説明したコントローラ１０４又はコントローラ２１０において使用可能な特定の例示的構成のブロック図である。図４において、セレクタ２１２−１、セレクタ２１２−Ｎ及びメモリデコーダ１１２の各々は、入力信号をシフトさせ、信号を出力するために使用されるシフトレジスタを含む。セレクタ２１２−１はシフトレジスタ４０２−１を含み、セレクタ２１２−Ｎはシフトレジスタ４０２−Ｎを含み、メモリエンコーダ１１２は、シフトレジスタ４０４−１、４０４−２、４０４−３を含む。特定の数のシフトレジスタがセレクタ２１２−１、セレクタ２１２−Ｎ、及びメモリエンコーダ１１２の各々に含まれるように図示されているが、他の例では、異なる数のシフトレジスタが採用されてもよい。また、セレクタ２１２−１、セレクタ２１２−Ｎ、及びメモリエンコーダ１１２の各々は、それぞれのシフトレジスタの他に、さらに別の回路を含んでもよいことに留意されたい。

各シフトレジスタ４０２−１、４０２−Ｎ、４０４−１、４０４−２又は４０４−３は、一連のシフトレジスタセルを含み、これらは、フリップフロップとして実施されてもよいし、記憶素子の次の選択まで値を保持する他の記憶素子として実施されてもよい。一連のシフトレジスタセルのうちの１つのシフトレジスタセルの出力を次のシフトレジスタセルの入力に提供することにより、シフトレジスタを通してデータシフトを実施することができる。

シフトレジスタ４０２−１、４０２−Ｎ、及び４０４−１、４０４−２、４０４−３内のデータビットのシフトを制御するために、入力制御信号４０６が、信号経路４０８−１、４０８−Ｘ、及び４０８−２を介して提供される。信号経路４０８−１、４０８−Ｘ、及び４０８−２によれば、図１、図２、及び図３Ａ〜図３Ｄに関連して上で説明した回路と同様の信号負荷分離を提供することができる。

図５は、図４のシフトレジスタにおいて使用することができるシフトレジスタセル５００の一例を示している。複数のシフトレジスタセル５００を直列に接続することにより、シフトレジスタを形成することができる。シフトレジスタセル５００は、第１ステージと第２ステージとを含む。第１ステージでは、ＰＲＥ−１信号がハイにパルス駆動されることに応答して、ＰＲＥ−１信号を使用して、内部ノードＮ１がトランジスタ５０２を通してプリチャージされる。さらに、内部ノードＮ１がＰＲＥ−１信号によってプリチャージされた後、選択ＳＥＬ−１信号がハイにパルス駆動され、トランジスタ５０４がオンになる。これによって、ノードＮ１は、シフトレジスタセル５００の付加回路５０６への入力信号ＳＩの状態に応じて、充電状態を維持するか、または、放電される。

第２ステージでは、ＰＲＥ−２信号がハイにパルス駆動されることに応答して、ＰＲＥ−２信号を使用して、出力ノードＳＯがトランジスタ５０８を通してプリチャージされる。シフトレジスタ出力ＳＯがプリチャージされた後、選択信号ＳＥＬ−２を使用してトランジスタ５１０をオンにすることができ、シフトレジスタ出力は、トランジスタ５１２を制御するノードＮ１の状態に応じて、放電されるか、または、充電状態を維持する。

信号ＰＲＥ−１、ＳＥＬ−１、ＰＲＥ−２及びＳＥＬ−２は、図４に示した入力制御信号４０６の例である。さらに、一部の例では、図１の入力制御信号１１４や図２の入力制御信号２２０は、ＳＥＬ−１信号またはＳＥＬ−２信号の何れかであってもよい。

図６は、制御回路６００を含む例示的構成のブロック図である。制御回路６００は、図１に示したコントローラ１０４、図２に示したコントローラ２１０又は他の制御回路の一部であってもよい。制御回路６００は、図２のコントローラ２１０のセレクタに類似したセレクタ２１２−１〜２１２−Ｎを含む。さらに、制御回路６００は、図１に示したメモリ１１０及びメモリエンコーダ１１２に類似したメモリ１１０及びメモリエンコーダ１１２を含む。

セレクタ２１２−１〜２１２−Ｎは、入力制御信号１１４によって制御可能であり、流体噴射装置のそれぞれのノズルを選択するための信号を生成する。第１のセレクタ２１２−１は、第１の信号経路１１６−１を介して伝搬された入力制御信号１１４に応答して第１のセレクタ２１２−１内のデバイスをオンにし、第２のセレクタ２１２−Ｎは、信号経路１１６−Ｘを介して伝搬された入力制御信号１１４に応答して、第１のセレクタ２１２−１内の前記デバイスをオンにすることとは異なるタスクを実施する。

メモリエンコーダ１１２は、第２の信号経路１１６−２を介して伝搬された入力制御信号１１４に応答して、メモリエンコーダ１１２内のデバイスをオンにする。第２の信号経路１１６−２の信号負荷は、第１の信号経路１１６の信号負荷から分離されている。

図７は、流体噴射装置を制御する例示的プロセスのフロー図である。このプロセスは、入力制御信号を使用して複数のセレクタを制御することにより、流体噴射装置のそれぞれのノズルを選択するための信号を生成することを含む（７０２）。第１のセレクタは、第１の信号経路を介して伝搬された入力制御信号に応答して第１のセレクタ内のトランジスタをオンにし、第２のセレクタは、入力制御信号に応答して、前記トランジスタをオンにすることとは異なるタスクを実施する。

このプロセスは、第２の信号経路を介して伝搬された入力制御信号に応答してシフトレジスタ内のトランジスタをオンにし、メモリ内のメモリ位置を選択するための信号をシフトレジスタによって出力することを含む（７０４）。第２の信号経路の信号負荷は、第１の信号経路の信号負荷から分離されている。

前述の説明では、本明細書に開示した主題の理解を提供するために多数の詳細が記載されている。しかしながら、実施形態は、これらの詳細の一部を備えることなく実施されてもよい。他の実施形態は、上で説明した詳細からの修正及び変形を含む場合がある。添付の特許請求の範囲は、そうした修正や変形をカバーすることを意図している。

Claims (15)

1. 流体噴射装置のための制御装置であって、
   流体噴射装置のそれぞれのノズルを選択するための信号を生成するために入力制御信号によって制御可能な複数のセレクタであって、前記複数のセレクタのうちの第１のセレクタは、第１の信号経路を介して伝搬された前記入力制御信号に応答して第１のセレクタ内のデバイスをオンにし、前記複数のセレクタのうちの第２のセレクタは、前記入力制御信号に応答して異なるタスクを実施する、複数のセレクタと、
   メモリと、
   前記メモリ内のメモリ位置を選択するためのメモリエンコーダであって、第２の信号経路を介して伝搬された前記入力制御信号に応答してメモリエンコーダ内のデバイスをオンにする、メモリエンコーダと
   を含み、前記第２の信号経路の信号負荷が、前記第１の信号経路の信号負荷から分離されている、制御装置。
2. 前記複数のセレクタは、前記それぞれのノズルを選択するためのアドレスを生成するための複数のアドレス生成器を含む、請求項１に記載の制御装置。
3. 前記入力制御信号に応答して前記第２のセレクタにより実施される前記タスクは、前記第２のセレクタ内のノードをプリチャージすることを含む、請求項１に記載の制御装置。
4. 前記入力制御信号に応答してオンにされる前記第１のセレクタ内の前記デバイスは、トランジスタを含み、前記入力制御信号に応答してオンにされる前記メモリエンコーダ内の前記デバイスは、トランジスタを含む、請求項１に記載の制御装置。
5. 前記第１の信号経路は、前記入力制御信号に対応する信号を前記第１のセレクタに出力する第１の電圧分割器を含み、前記第２の信号経路は、前記入力制御信号に対応する信号を前記第２のセレクタ及び前記メモリエンコーダに出力する第２の電圧分割器を含む、請求項１に記載の制御装置。
6. 前記第１の信号経路は、前記入力制御信号に対応する信号を前記第１のセレクタに出力する第１の電圧分割器を含み、前記第２の信号経路は、前記入力制御信号に対応する信号を前記メモリエンコーダに出力する第２の電圧分割器を含む、請求項１に記載の制御装置。
7. 前記第１の信号経路は、前記入力制御信号に対応する信号を前記第１のセレクタに出力する第１の電圧分割器を含み、前記第２の信号経路は、前記入力制御信号に対応する信号を前記メモリエンコーダに出力する第２の電圧分割器を含み、前記制御装置は、
   前記入力制御信号に対応する信号を前記第２のセレクタに出力するための第３の電圧分割器を含む第３の信号経路
   をさらに含む、請求項１に記載の制御装置。
8. 前記メモリエンコーダは、シフトレジスタの複数のセルを通してメモリアクセス信号をシフトさせ、前記メモリ内の前記メモリ位置を選択するための信号を出力するシフトレジスタを含む、請求項１に記載の制御装置。
9. 前記シフトレジスタは、前記第２の信号経路を介して伝搬された前記入力制御信号に応答して前記シフトレジスタ内の複数のデバイスをオンにする、請求項８に記載の制御装置。
10. 前記シフトレジスタ内の前記複数のデバイスは、前記入力制御信号に応答してオンにされる複数のトランジスタを含む、請求項９に記載の制御装置。
11. システムの動作中に流体を供給するための複数のノズルと、
    複数のノズルのそれぞれのノズルを選択するためのアドレスを生成するために入力制御信号によって制御可能な複数のアドレス発生器を含むコントローラであって、前記複数のアドレス発生器のうちの第１のアドレス発生器は、第１の信号経路を介して伝搬された前記入力制御信号に応答して第１のアドレス発生器内のデバイスをオンにし、前記複数のアドレス発生器のうちの第２のアドレス発生器は、前記入力制御信号に応答して、第２の異なるタイミングに従って第１のアドレス発生器でタスクを実施する、コントローラと、
    メモリと、
    前記メモリ内のメモリ位置を選択するためのメモリエンコーダであって、第２の信号経路を介して伝搬された前記入力制御信号に応答してメモリエンコーダ内のデバイスをオンにする、メモリエンコーダと
    を含み、前記第２の信号経路の信号負荷が、前記第１の信号経路の信号負荷から分離されている、流体噴射装置。
12. 前記第１の信号経路は、前記入力制御信号に対応する信号を前記第１のアドレス発生器に出力する第１の電圧分割器を含み、前記第２の信号経路は、前記入力制御信号に対応する信号を前記アドレス発生器に出力する第２の電圧分割器を含む、請求項１１に記載の流体噴射装置。
13. 前記複数のノズル及び前記コントローラを含むプリントヘッドダイを含む、請求項１１に記載の流体噴射装置。
14. 入力制御信号を使用して複数のセレクタを制御することにより、流体噴射装置のそれぞれのノズルを選択するための信号を生成し、前記複数のセレクタのうちの第１のセレクタが、第１の信号経路を介して伝搬された前記入力制御信号に応答して当該第１のセレクタ内のトランジスタをオンにし、前記複数のセレクタのうちの第２のセレクタが、前記入力制御信号に応答して、前記トランジスタをオンにすることとは異なるタスクを実施し、
    第２の信号経路を介して伝搬された前記入力制御信号に応答して前記シフトレジスタ内のトランジスタをオンにし、前記メモリ内のメモリ位置を選択するための信号を前記シフトレジスタによって出力すること
    を含み、前記第２の信号経路の信号負荷が、前記第１の信号経路の信号負荷から分離されている、方法。
15. 前記第２の信号経路は、別々の電圧分割器の使用により、前記第１の信号経路の信号負荷から分離されている、請求項１４に記載の方法。
    
    

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