JP2019525354A - アドレスを圧縮するための方法及び装置 - Google Patents

アドレスを圧縮するための方法及び装置 Download PDF

Info

Publication number
JP2019525354A
JP2019525354A JP2019508974A JP2019508974A JP2019525354A JP 2019525354 A JP2019525354 A JP 2019525354A JP 2019508974 A JP2019508974 A JP 2019508974A JP 2019508974 A JP2019508974 A JP 2019508974A JP 2019525354 A JP2019525354 A JP 2019525354A
Authority
JP
Japan
Prior art keywords
memory address
cache
stored
tag
way
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2019508974A
Other languages
English (en)
Other versions
JP6768928B2 (ja
JP2019525354A5 (ja
Inventor
カリヤナスンダラム ヴィドヒャナサン
カリヤナスンダラム ヴィドヒャナサン
ディー． ダンリー グレゴリー
ディー． ダンリー グレゴリー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Publication of JP2019525354A publication Critical patent/JP2019525354A/ja
Publication of JP2019525354A5 publication Critical patent/JP2019525354A5/ja
Application granted granted Critical
Publication of JP6768928B2 publication Critical patent/JP6768928B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0638—Organizing or formatting or addressing of data
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0811—Multiuser, multiprocessor or multiprocessing cache systems with multilevel cache hierarchies
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0813—Multiuser, multiprocessor or multiprocessing cache systems with a network or matrix configuration
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0815—Cache consistency protocols
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0815—Cache consistency protocols
    • G06F12/0817—Cache consistency protocols using directory methods
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0864—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches using pseudo-associative means, e.g. set-associative or hashing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0893—Caches characterised by their organisation or structure
    • G06F12/0895—Caches characterised by their organisation or structure of parts of caches, e.g. directory or tag array
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0893—Caches characterised by their organisation or structure
    • G06F12/0897—Caches characterised by their organisation or structure with two or more cache hierarchy levels
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0646—Horizontal data movement in storage systems, i.e. moving data in between storage devices or systems
    • G06F3/0647—Migration mechanisms
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0683—Plurality of storage devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0842—Multiuser, multiprocessor or multiprocessing cache systems for multiprocessing or multitasking
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0877—Cache access modes
    • G06F12/0886—Variable-length word access
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/40—Specific encoding of data in memory or cache
    • G06F2212/401—Compressed data
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/60—Details of cache memory

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Mathematical Physics (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Abstract

送信のためにアドレスを圧縮する方法及び装置は、第１デバイスにおいて、第２デバイス上のメモリ位置に対するメモリアドレスの要求を含むトランザクションをソースから受信することを含む。メモリアドレスの第１部分が、第１デバイスに配置されたキャッシュに記憶されているかどうかが判別される。メモリアドレスの第１部分がキャッシュに記憶されていない場合に、メモリアドレスの第１部分がキャッシュに記憶され、メモリアドレスの全体と、第１部分の記憶に関する情報と、が第２デバイスに送信される。メモリアドレスの第１部分がキャッシュに記憶されている場合に、メモリアドレスの第２部分のみと、アドレスの第１部分が記憶されているキャッシュのウェイを示す識別子と、が第２デバイスに送信される。【選択図】図２

Description

（関連出願の相互参照）
本願は、２０１６年８月１７日に出願された米国仮特許出願第６２／３７６，０９６号及び２０１６年１１月８日に出願された米国特許出願第１５／３４５，６３９号の利益を主張し、その内容は、完全に記載されているかのように、参照により本明細書に組み込まれる。
チップ（例えば、プロセッサ）間のリンクは、制御情報及びデータを同じワイヤのセットを介して送信する。例えば、グローバルメモリインターコネクト（ＧＭＩ）リンクでは、送信される各リンクパケットは１２８Ｂ幅である。リンクを介した典型的な要求送信は、トランザクションを完了するために、「要求」コマンドと、「応答」コマンドと、「確認」（ＡＣＫ）コマンドと、を含む。これら３つのコマンドは制御パケットであり、オーバーヘッドとみなされる。システム内の一般的なキャッシュラインは６４Ｂである。したがって、リンクを介して６４Ｂのデータを送信するためには、４つのリンクパケットと、コマンドパケットを送信するための他の３つのリンクパケットとを要する。
添付の図面と共に例として与えられる以下の説明から、より詳細な理解が得られるであろう。
１つ以上の開示された例を実施することができる例示的なデバイスのブロック図である。 例示的な複数ダイシステムのブロック図である。 アドレスを圧縮するための例示的な方法のフロー図である。 インデックス及びウェイの例示的なテーブルである。
プロセッサダイ間のリンク帯域幅は、利用可能な帯域幅が狭く、且つ、制御情報及びデータを同じワイヤのセットを介して送信するオーバーヘッドのために、貴重なリソースである。リンク（例えば、ＧＭＩ／ＧＯＰ／ＨＴ／ＰＣＩｅ）帯域幅を節約するために、高度の局所性を示すアドレスストリームを圧縮することができる。本方法は、本明細書でより詳細に説明されるが、送信側リンクコントローラ（例えば、リンクインタフェースモジュール）は、要求ストリーム（本明細書の文脈では、特定のプロセッサ（例えば、中央処理装置（ＣＰＵ））、スレッド又は入出力（Ｉ／Ｏ）ストリームを指す）毎に送信された直近の最大アドレスビットを保持する。後続の要求アドレスの上位ビットが同じストリームからの保存された直近の要求の上位ビットと一致すると、要求パケットが、アドレス圧縮されているものとしてマークされ、上位ビットは、パックされたＧＭＩパケットに含まれない。受信側リンクコントローラは、アドレス圧縮要求の受信に応じて、同じストリームの直近の要求について上位アドレスビットのローカルに保持されたコピーを取り出すことによって、完全な要求アドレスを再生成する。
例えば、アドレスを圧縮する方法が本明細書に開示されている。この方法は、第１デバイスにおいて、第２デバイス上のメモリ位置に対するメモリアドレスの要求であって、第１部分と第２部分とを含むメモリアドレスの要求を含むトランザクションをソースから受信することを含む。メモリアドレスの第１部分が、第１デバイスに配置されたキャッシュに記憶されているかどうかが判別される。メモリアドレスの第１部分が、第１デバイスに配置されたキャッシュに記憶されていない場合に、メモリアドレスの第１部分が第１デバイスのキャッシュに記憶され、非圧縮メモリアドレス全体と、第１部分の記憶に関する情報と、が第２デバイスに送信される。メモリアドレスの第１部分が第１デバイスに配置されたキャッシュに記憶されている場合に、メモリアドレスの第２部分のみを含む圧縮メモリアドレスと、アドレスの第１部分が記憶されている第１デバイスのキャッシュのウェイを示す識別子と、が第２デバイスに送信される。
図１は、１つ以上の開示された実施形態を実施することができる例示的なデバイス１００のブロック図である。デバイス１００は、例えば、コンピュータ、ゲームデバイス、ハンドヘルドデバイス、セットトップボックス、テレビ、携帯電話又はタブレットコンピュータを含むことができる。デバイス１００は、プロセッサ１０２と、メモリ１０４と、ストレージ１０６と、１つ以上の入力デバイス１０８と、１つ以上の出力デバイス１１０と、を含む。また、デバイス１００は、入力ドライバ１１２及び出力ドライバ１１４をオプションで含むことができる。
プロセッサ１０２は、中央処理装置（ＣＰＵ）、グラフィックス処理装置（ＧＰＵ）、同じダイ上に配置されたＣＰＵ及びＧＰＵ、又は、１つ以上のプロセッサコアを含むことができ、各プロセッサコアはＣＰＵ又はＧＰＵとすることができる。メモリ１０４は、プロセッサ１０２と同じダイ上に配置されてもよいし、プロセッサ１０２とは別に配置されてもよい。メモリ１０４は、例えば、ランダムアクセスメモリ（ＲＡＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）若しくはキャッシュ等の揮発性又は不揮発性メモリを含むことができる。
ストレージ１０６は、例えば、ハードディスクドライブ、ソリッドステートドライブ、光ディスク若しくはフラッシュドライブ等の固定又は取り外し可能なストレージデバイスを含むことができる。入力デバイス１０８は、キーボード、キーパッド、タッチスクリーン、タッチパッド、検出器、マイクロフォン、加速度計、ジャイロスコープ、バイオメトリックスキャナ又はネットワーク接続（例えば、無線ＩＥＥＥ８０２信号を送信及び／若しくは受信するための無線ローカルエリアネットワークカード）を含むことができる。出力デバイス１１０は、ディスプレイ、スピーカ、プリンタ、触覚フィードバックデバイス、１つ以上のライト、アンテナ又はネットワーク接続（例えば、無線ＩＥＥＥ８０２信号を送信及び／若しくは受信するための無線ローカルエリアネットワークカード）を含むことができる。
入力ドライバ１１２は、プロセッサ１０２及び入力デバイス１０８と通信し、プロセッサ１０２が入力デバイス１０８から入力を受信することを可能にする。出力ドライバ１１４は、プロセッサ１０２及び出力デバイス１１０と通信し、プロセッサ１０２が出力デバイス１１０に出力を送信することを可能にする。入力ドライバ１１２及び出力ドライバ１１４は、オプションのコンポーネントであり、デバイス１００は、入力ドライバ１１２及び出力ドライバ１１４が存在しない場合であっても同様に動作することに留意されたい。
図２は、マルチダイ装置２００の一例を示すブロック図である。ダイ装置２００は、１つ以上のダイ２１０（例えば、ダイ１ ２１０１、ダイ２ ２１０２及びダイ３ ２１０３で示されている）を含む。各ダイ２１０は、リンクコントローラ２１１と、リンクアドレスキャッシュ２１２と、Ｉ／Ｏデバイス２１３と、プロセッサ２１４と、を含む。キャッシュ２１２は、図１で上述したメモリ１０４と実質的に同様のものとすることができる。Ｉ／Ｏデバイスは、図１の上記の要素１０８，１１０，１１２，１１４を含むことができ、プロセッサ２１４は、図１の上記のプロセッサ１０２と実質的に同様のものとすることができる。リンクコントローラ２１１は、ダイ２１０間の通信を制御する。例えば、図２に示すように、ダイ２ ２１０２は、ダイ１ ２１０１及びダイ３ ２１０３と通信する。したがって、各ダイ２１０のペアに対するリンクコントローラ２１１は、これら２つのダイ間の通信リンクを制御する。各ダイ２１０内のリンクコントローラ２１１は、同じダイ２１０内のキャッシュ２１２、Ｉ／Ｏデバイス２１３及びプロセッサ２１４と通信して、アドレスを圧縮するための以下に説明する方法の実行をサポートする。
図３は、アドレスを圧縮するための方法の一例３００を示すフロー図である。ステップ３１０において、トランザクションがソースによって生成され、トランザクションは、トランザクションを生成したソースとは異なるダイ２１０に記憶されているメモリアドレス位置を含む。例えば、図２に戻って参照すると、ダイ１ ２１０１のプロセッサ２１４上で実行されているスレッドは、ダイ２ ２１０２上のメモリに配置されているメモリアドレスを含むトランザクションを生成する。すなわち、ダイ１ ２１０１のプロセッサ２１４上で実行されているスレッドは、ダイ２ ２１０２上に位置するＤＲＡＭへの読み出し又は書き込みを生成するか、実行中にダイ２ ２１０２上に位置するアドレスへのコードフェッチを必要とする。或いは、ダイ１ ２１０１のＩ／Ｏデバイス２１３は、ダイ２ ２１０２上に位置する入出力トランザクション（例えば、読み出し又は書き込み）に関するアドレスを生成する。アドレスが、ダイ３ ２１０３又は存在する他のダイに配置されている場合もある。
トランザクションが（例えば、ダイ１ ２１０１上のソースによって）生成されると、ダイ１ ２１０１のリンクコントローラ２１１は、インデックスを形成し、ローカルキャッシュ２１２内の一致についてタグ部分を比較する（ステップ３２０）。タグ部分は、生成されたトランザクション内のメモリアドレスの上位ビットを指し、圧縮されていない１２８ビット幅のメモリアドレスでは、例えば２８ビット幅である。
インデックスは、例えば、各ストリームを一意に識別する情報に基づいて形成される。これには、何れのＣＰＵ、コア、スレッド又はＩ／Ｏデバイスがアドレスを生成したかを識別する情報が含まれる。また、アドレスビット、仮想チャネルインジケータ、読み出し／書き込みインジケータ、又は、他の何らかの情報の組み合せを使用して、特定のソース（例えば、スレッド又はＩ／Ｏストリーム）からのトランザクションを、キャッシュ内の特定のインデックスにマッピングすることができる。したがって、各ストリームは、無関係のストリームがキャッシュ内のアドレスを絶えず置き換えて効率を低下させないように、特定のインデックスにマッピングされる。
場合によっては、ＣＰＵ等の同じデバイス、又は、スレッドを生成するデバイス等が、複数のアドレスストリームを生成することがある。生成されたトランザクションは、１つ以上のアドレスストリームを介してメモリを読み出し、異なるアドレスストリームを介して１つ以上の異なるメモリ領域に書き込み、別のアドレスストリームを使用してコードをフェッチする、インターリーブトランザクションを含むことができる。ストリームを生成するプロセスによって利用されるストリームの数に厳しい制限はない。
したがって、各キャッシュインデックスは、キャッシュが直近の４つの異なるアドレスストリーム（すなわち、上位ビット）を含むのを可能にする複数（例えば、この場合には４つ）の結合方法を含むことができる。Ｉ／Ｏデバイスは、さらに多くのアドレスストリームをインターリーブすることができる。したがって、有用なアドレスが時期尚早に上書きされるのを避けるようにより多くのインデックスに亘ってアドレスストリームを分配するために、Ｉ／Ｏソース毎に複数のインデックスが割り当てられる。この場合、関連するアドレスを異なるエントリにマッピングするために、いくつかのアドレスビットが使用される。また、読み出しと書き込みとは独立したアドレスストリームであるため、読み出し及び書き込みは、異なるエントリにマッピングされる。なお、受信側リンクコントローラは、新たなアドレスを記憶するためのエントリ、又は、パケットを圧縮解除する場合にアドレスが読み出されるためのエントリを見つけることができるように、同じ情報を使用可能にし、同じアルゴリズムを使用して特定のトランザクションに対するキャッシュインデックスを生成する必要がある。ステップ３３０において、タグがローカルキャッシュに記憶されているタグと一致するかどうかが判別される。例えば、ダイ１ ２１０１のリンクコントローラ２１１は、タグが、ダイ１ ２１０１のキャッシュメモリ２１２に記憶されているタグと一致するかどうかをチェックする。ステップ３３０において一致しない場合、タグは、ローカルキャッシュメモリの特定のウェイに記憶され、アドレス全体と、使用されるウェイに関する情報と、を含む非圧縮パケットが受信側リンクコントローラに送信される（ステップ３４０）。
したがって、アドレス情報は、送信側によって示されるキャッシュの特定のウェイに記憶される。例えば、アドレスを含まない（例えば、有効とマークされていない）任意のウェイが選択される。全てのウェイが有効である場合、１つのウェイが（例えば、ランダムに）選択される。別の例では、最長未使用時間（used least recently）のエントリ（割り当てられたか、パケット圧縮に使用されたか）が追跡され、置き換えられる。例えば、ダイ１ ２１０１のリンクコントローラ２１１が、アドレスのタグが、ダイ１ ２１０１のキャッシュメモリ２１２（すなわち、ダイ１ ２１０１のローカルキャッシュメモリ）に記憶されているタグと一致しないアドレスを含むトランザクションを受信した場合、ダイ１ ２１０１のリンクコントローラ２１１は、タグと、当該タグがダイ１ ２１０１のキャッシュメモリ２１２内のテーブルに記憶されるウェイと、を示すインデックスを記憶する。ウェイは、タグが記憶される方法（way）を示し、アドレスを生成したソースからのトランザクションのタイプ（例えば、プロセッサからの命令フェッチ、読み出し要求又は書き込み要求）を示すことができる。
図４は、キャッシュメモリに記憶することができるインデックス及びウェイの例示的なテーブル４００を示す図である。テーブル４００は、行０〜４０に対応する複数のインデックス４１０（４１００，４１０１，４１０２，…，４１０３９，４１０４０と示されている）を含む。４０のインデックスが示されているが、テーブルは、必要に応じてより多くの又はより少ないインデックスを含むことができる。また、テーブル４００には、４つのウェイ４２０（４２０１，…，４２０４と示されている）が存在する。必要に応じてより多くの又はより少ないウェイを記憶することができることに留意されたい。また、テーブル４００は、トランザクションのソースに応じてさらに分離することができる。例えば、図４に示すように、行０〜３１は、ＣＰＵ上で実行されているスレッドによって生成されたＣＰＵトランザクションに対応している。行３２〜３５は、Ｉ／Ｏ読み出しトランザクションに対応しており、行３６〜４０は、Ｉ／Ｏ書き込みトランザクションに対応している。タグは、インデックス行（すなわち、４１０）及びウェイ列（すなわち、４２０）に対応するセルに記憶される。
したがって、ステップ３４０に戻って参照すると、ステップ３３０において、ダイ１ ２１０１のリンクコントローラ２１１は、一致するタグをローカルメモリ内で見つけられない場合に、インデックスを形成し、タグをテーブル４００のウェイに記憶する。例えば、トランザクションがプロセッサ２１４上で実行されているスレッドから受信された場合、タグを、インデックス０、ウェイ０（すなわち、行４１００、列４２０１）に記憶することができる。キャッシュメモリが一杯になると、新たなインデックスを保存する前に先ずインデックスを削除する必要があることに留意されたい。したがって、テーブル４００が一杯であるというケースが存在する場合、ダイ１ ２１０１のリンクコントローラ２１１は、削除するインデックスを選択し、新たに生成されたアドレスタグ及びウェイを、そのインデックス行に記憶する。例えば、置き換えられるインデックス内の任意のウェイが選択されるが、各インデックスは、インデックス生成アルゴリズムを介して特定のソースに関連付けられており、これにより、特定のトランザクションが１つのインデックスにマッピングされ、当該インデックスのみが、これにマッピングされた任意のトランザクションからアクセスされ得る。
或いは、送信側リンクコントローラは、トランザクションの特定のソースに関連するインデックスを追跡し、そのソースに対して記憶されているインデックスを削除する。例えば、トランザクションがプロセッサスレッド「５」から受信された場合、ダイ１ ２１０１上のリンクコントローラは、何れのインデックスがスレッド５に関連付けられているかを調べ、これらのインデックスのうち１つのインデックスを削除し、新たなトランザクションに対して形成された新たなインデックスを記憶する。他の選択肢として、最長未使用時間のアドレスが識別され、そのインデックスが削除される。
タグが記憶されると、ダイ１ ２１０１のリンクコントローラ２１１は、アドレス全体と、記憶されたウェイに関する情報と、を含む非圧縮パケットをダイ２ ２１０２のリンクコントローラに送信する。記憶されたタグ及びウェイに関する情報は、パケットのヘッダに追加される２ビットの形式であって、例えばウェイを識別する２ビットの形式である。つまり、アドレスキャッシュが現在のアドレスを割り当てる必要があることを示すために１ビットが送信され、現在のトランザクションがマッピングされている単一のインデックスに関連する４つのウェイのうち何れのウェイに書き込むかを示す２ビットが送信される。インデックスは、圧縮されていないトランザクションの内容から派生する。衝突を回避するために、ダイ１ ２１０１上の送信側リンクコントローラは、現在のトランザクションアドレスをダイ２ ２１０２上のリンクコントローラに送信する前にそのキャッシュ上で更新／照合されるのと同じ順序で、同じインデックスにアクセスする全てのトランザクションを送信する。そうでない場合、そのインデックスに関連する第１トランザクションが処理される前に同じインデックスが後続のトランザクションによって変更されると、受信側リンクコントローラは、送信された第１トランザクションに関連するタグ及びウェイの正しい場所を記憶しないか、調べない。
ステップ３５０において、受信側リンクコントローラ（すなわち、ダイ２ ２１０２上のリンクコントローラ）は、処理のためのアドレス全体と、記憶されたウェイに関する情報と、を受信し、タグを、ダイ２ ２１０２上に配置されたキャッシュメモリ内の対応するテーブル４００に記憶する。
ここで、タグが、ローカルキャッシュメモリ内のタグ及びウェイと一致するか判別するステップ３３０を再度参照すると、ダイ１ ２１０１のリンクコントローラは、圧縮パケットと、タグが記憶されているウェイを識別するポインタビットとを、ダイ２ ２１０２上の受信側リンクコントローラに送信する（ステップ３６０）。例えば、ダイ１ ２１０１のリンクコントローラ２１１は、ダイ１ ２１０１のキャッシュメモリ２１２のテーブル４００に記憶されているタグと一致するタグを有するアドレスを含むトランザクションを受信する。
この例の場合、ダイ１ ２１０１のリンクコントローラ２１１は、アドレスから上位ビット（すなわち、タグ）を除去し、アドレスの下位ビット部分のみと、タグが記憶されるテーブル４００内のウェイを示す２ビットポインタと、をダイ２ ２１０２上の受信側リンクコントローラに送信する。受信側リンクコントローラ（すなわち、この例ではダイ２ ２１０２のリンクコントローラ）は、ウェイ情報を読み出し、ダイ２ ２１０２のキャッシュメモリ内のテーブル４００からタグビットにアクセスして、処理のために非圧縮パケット全体を再生成する（ステップ３７０）。
提供された方法は、汎用コンピュータ、プロセッサ又はプロセッサコアで実施されてもよい。適切なプロセッサには、例として、汎用プロセッサ、専用プロセッサ、従来のプロセッサ、デジタル信号プロセッサ（ＤＳＰ）、複数のマイクロプロセッサ、グラフィックスプロセッサ、ＤＳＰコアに関連する１つ以上のマイクロプロセッサ、コントローラ、マイクロコントローラ、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）回路、他のタイプの集積回路（ＩＣ）、及び／又は、ステートマシンが含まれる。このようなプロセッサは、処理されたハードウェア記述言語（ＨＤＬ）命令（このような命令は、コンピュータ可読媒体に記憶することが可能である）の結果及びネットリストを含む他の中間データを用いて製造プロセスを構成することによって製造され得る。このようなプロセスの結果は、実施形態の態様を実施するプロセッサを製造するために半導体製造プロセスにおいて使用されるマスクワークであってもよい。
本明細書で提供された方法又はフローチャートは、汎用コンピュータ又はプロセッサによる実行のために非一時的なコンピュータ可読記憶媒体に組み込まれたコンピュータプログラム、ソフトウェア又はファームウェアで実施されてもよい。非一時的なコンピュータ可読記憶媒体の例には、例えば読み出し専用メモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、レジスタ、キャッシュメモリ、半導体メモリデバイス、内蔵ハードディスク、リムーバブルディスク等の磁気媒体、光磁気記憶媒体、例えばＣＤ−ＲＯＭディスク及びデジタル多用途ディスク（ＤＶＤ）等の光学媒体が含まれる。
また、上述した方法又はフロー図は、２つのダイ（例えばダイ１ ２１０１及びダイ２ ２１０２）間の通信に関して説明されているが、通信は任意のダイ間でも起こり得る。
装置が本明細書に開示される。装置は、第１リンクコントローラと、第１リンクコントローラに動作可能に接続された第１キャッシュと、を含む。第１リンクコントローラは、第２装置上のメモリ位置に対するメモリアドレスの要求であって、第１部分と第２部分とを含むメモリアドレスの要求を含むトランザクションをソースから受信する。第１リンクコントローラは、メモリアドレスの第１部分が第１キャッシュに記憶されているかどうかを判別する。メモリアドレスの第１部分が第１キャッシュに記憶されていない場合に、第１リンクコントローラは、メモリアドレスの第１部分を第１キャッシュに記憶し、非圧縮メモリアドレス全体と、第１部分の記憶に関する情報と、を第２装置に送信する。メモリアドレスの第１部分が第１キャッシュに記憶されている場合に、第１リンクコントローラは、メモリアドレスの第２部分のみを含む圧縮メモリアドレスと、メモリアドレスの第１部分が記憶されている第１キャッシュのウェイを示す識別子と、を第２装置に送信する。
コンピューティングデバイスによって実行されると、コンピューティングデバイスに動作を実行させる命令を記憶する非一時的なコンピュータ可読記憶媒体が本明細書に開示される。動作は、第１デバイスにおいて、第２デバイス上のメモリ位置に対するメモリアドレスの要求であって、第１部分と第２部分とを含むメモリアドレスの要求を含むトランザクションをソースから受信することを含む。メモリアドレスの第１部分が、第１デバイスに配置されたキャッシュに記憶されているかどうかが判別される。メモリアドレスの第１部分が、第１デバイスに配置されたキャッシュに記憶されていない場合に、メモリアドレスの第１部分が第１デバイスのキャッシュに記憶され、非圧縮メモリアドレス全体と、第１部分の記憶に関する情報と、が第２デバイスに送信される。メモリアドレスの第１部分が第１デバイスに配置されたキャッシュに記憶されている場合に、メモリアドレスの第２部分のみを含む圧縮メモリアドレスと、メモリアドレスの第１部分が記憶されている第１デバイスのキャッシュのウェイを示す識別子と、が第２デバイスに送信される。
システムが本明細書に開示される。システムは、第１リンクコントローラと、第１キャッシュと、第１プロセッサと、第１入出力（Ｉ／Ｏ）デバイスと、を含む第１デバイスと、第２リンクコントローラと、第２キャッシュと、第２プロセッサと、第２Ｉ／Ｏデバイスと、を含む第２デバイスと、を備える。第１リンクコントローラは、第２デバイス上のメモリ位置に対するメモリアドレスの要求であって、第１部分と第２部分とを含むメモリアドレスの要求を含むトランザクションを、第１プロセッサ又は第１Ｉ／Ｏデバイスから受信する。第１リンクコントローラは、メモリアドレスの第１部分が第１キャッシュに記憶されているかどうかを判別する。メモリアドレスの第１部分が第１キャッシュに記憶されていない場合に、第１リンクコントローラは、メモリアドレスの第１部分を第１キャッシュに記憶し、非圧縮メモリアドレス全体と、第１部分の記憶に関する情報と、を第２デバイスに送信する。メモリアドレスの第１部分が第１キャッシュに記憶されている場合に、第１リンクコントローラは、メモリアドレスの第２部分のみを含む圧縮メモリアドレスと、メモリアドレスの第１部分が記憶されている第１キャッシュのウェイを示す識別子と、を第２デバイスに送信する。第２リンクコントローラは、第１部分の記憶に関する情報を受信すると、第１部分の記憶に関する情報を第２キャッシュに記憶する。第２リンクコントローラは、圧縮メモリアドレスと、メモリアドレスの第１部分が記憶されている第１キャッシュのウェイを示す識別子と、を受信すると、第２デバイスに配置された第２キャッシュからメモリアドレスの第１部分を識別子に基づいて取り出し、非圧縮メモリアドレスの全体を再構成（reassemble）する。
いくつかの例では、第２デバイスは、第１部分の記憶に関する情報を受信すると、第１部分の記憶に関する情報を、第２デバイスに配置されたキャッシュに記憶する。いくつかの例では、第２デバイスは、圧縮メモリアドレスと、アドレスの第１部分が記憶されている第１デバイスのキャッシュのウェイを示す識別子と、を受信すると、第２デバイスに配置されたキャッシュからメモリアドレスの第１部分を識別子に基づいて取り出し、非圧縮メモリアドレスの全体を再構成する。いくつかの例では、再構成することは、第１部分と第２部分とを連結（attach）することを含む。
いくつかの例では、第１部分は、非圧縮メモリアドレスの上位ビットを含むタグである。いくつかの例では、タグは、第１デバイスに配置されたキャッシュのテーブル内の場所であって、トランザクションを生成したソースに関連付けられた場所に記憶される。いくつかの例では、タグは、タグが記憶されているウェイに関連するテーブルに記憶されている。いくつかの例では、タグは、タグが記憶されているテーブルインデックスで識別されるテーブル内の行に記憶されており、タグが記憶されているウェイに関連する、当該行に対応する列にも記憶されている。いくつかの例では、１つ以上のインデックス行が特定のソースに関連付けられている。
いくつかの例では、ソースは、第１デバイスのプロセッサ又は入出力（Ｉ／Ｏ）デバイスを含む。いくつかの例では、インデックス行は、複数のウェイ列に関連付けられている。いくつかの例では、トランザクションタイプは、プログラム実行スレッド、読み出し要求、書き込み要求のうち１つ以上を含む。いくつかの例では、Ｉ／Ｏデバイスに関連する特定の行インデックスは、読み出し要求又は書き込み要求に関連付けられている。
装置が本明細書に開示される。装置は、第１リンクコントローラと、第１リンクコントローラに動作可能に接続された第１キャッシュと、を含む。第１リンクコントローラは、第２装置上のメモリ位置に対するメモリアドレスの要求であって、第１部分と第２部分とを含むメモリアドレスの要求を含むトランザクションをソースから受信する。第１リンクコントローラは、メモリアドレスの第１部分が第１キャッシュに記憶されているかどうかを判別する。メモリアドレスの第１部分が第１キャッシュに記憶されていない場合に、第１リンクコントローラは、メモリアドレスの第１部分を第１キャッシュに記憶し、非圧縮メモリアドレス全体と、第１部分の記憶に関する情報と、を第２装置に送信する。メモリアドレスの第１部分が第１キャッシュに記憶されている場合に、第１リンクコントローラは、メモリアドレスの第２部分のみを含む圧縮メモリアドレスと、メモリアドレスの第１部分が記憶されている第１キャッシュのウェイを示す識別子と、を第２装置に送信する。

Claims (44)

  1. 第１デバイスから第２デバイスへリンクを介して送信するためにアドレスを圧縮する方法であって、
    前記第１デバイスにおいて、前記第２デバイス上のメモリ位置に対するメモリアドレスの要求であって、第１部分と第２部分とを含むメモリアドレスの要求を含むトランザクションをソースから受信することと、
    前記メモリアドレスの第１部分が前記第１デバイスに配置されたキャッシュに記憶されているかどうかを判別することと、
    前記メモリアドレスの第１部分が前記第１デバイスに配置されたキャッシュに記憶されていない場合に、前記メモリアドレスの第１部分を前記第１デバイスの前記キャッシュに記憶し、前記メモリアドレス全体と、前記第１部分の記憶に関する情報と、を前記第２デバイスに送信することと、
    前記メモリアドレスの第１部分が前記第１デバイスに配置されたキャッシュに記憶されている場合に、前記メモリアドレスの第２部分のみと、前記メモリアドレスの第１部分が記憶されている前記第１デバイスの前記キャッシュのウェイを示す識別子と、を前記第２デバイスに送信することと、を含む、
    方法。
  2. 前記第２デバイスが、前記第１部分の記憶に関する情報を受信すると、前記第１部分の記憶に関する情報を、前記第２デバイスに配置されたキャッシュに記憶することをさらに含む、
    請求項１の方法。
  3. 前記第２デバイスが、前記メモリアドレスの第２部分と、前記メモリアドレスの第１部分が記憶されている前記第１デバイスの前記キャッシュのウェイを示す識別子と、を受信すると、
    前記識別子に基づいて、前記第２デバイスに配置されたキャッシュから前記メモリアドレスの第１部分を読み出すことと、
    前記メモリアドレス全体を再構成することと、をさらに含む、
    請求項２の方法。
  4. 前記再構成することは、前記第１部分と前記第２部分とを連結することを含む、
    請求項３の方法。
  5. 前記第１部分は、前記メモリアドレス全体の上位ビットを含むタグである、
    請求項１の方法。
  6. 前記タグを、前記第１デバイスに配置された前記キャッシュのテーブル内の場所であって、前記トランザクションを生成した前記ソースに関連付けられた場所に記憶することをさらに含む、
    請求項５の方法。
  7. 前記タグが記憶されているウェイに関連するテーブルに前記タグを記憶することをさらに含む、
    請求項６の方法。
  8. 前記タグは、前記テーブル内の行に記憶されており、前記行は、前記テーブル内の前記タグの記憶場所を示すインデックスによって識別されており、前記タグは、前記タグが記憶されているウェイに関連する列に記憶される、
    請求項７の方法。
  9. １つ以上のインデックス行が、特定のソースに関連付けられている、
    請求項８の方法。
  10. 前記ソースは、プロセッサ、又は、前記第１デバイスの入出力（Ｉ／Ｏ）デバイスのうち何れかを含む、
    請求項９の方法。
  11. インデックス行が、複数のウェイ列に関連付けられている、
    請求項１０の方法。
  12. トランザクションタイプが、プログラム実行スレッド、読み出し要求、書き込み要求のうち１つ以上を含む、
    請求項１１の方法。
  13. 前記Ｉ／Ｏデバイスに関連する特定の行インデックスが、読み出し要求又は書き込み要求のうち１つ以上のトランザクションに関連付けられている、
    請求項１０の方法。
  14. 第１リンクコントローラと、
    前記第１リンクコントローラに動作可能に接続された第１キャッシュと、を備える装置であって、
    前記第１リンクコントローラは、
    第２装置上のメモリ位置に対するメモリアドレスの要求であって、第１部分と第２部分とを含むメモリアドレスの要求を含むトランザクションをソースから受信し、
    前記メモリアドレスの第１部分が前記第１キャッシュに記憶されているかどうかを判別し、
    前記メモリアドレスの第１部分が前記第１キャッシュに記憶されていない場合に、前記メモリアドレスの第１部分を前記第１キャッシュに記憶し、前記メモリアドレス全体と、前記第１部分の記憶に関する情報と、を前記第２装置に送信し、
    前記メモリアドレスの第１部分が前記第１キャッシュに記憶されている場合に、前記メモリアドレスの第２部分のみと、前記メモリアドレスの第１部分が記憶されている前記第１キャッシュのウェイを示す識別子と、を前記第２装置に送信する、
    装置。
  15. 前記第１部分は、前記メモリアドレス全体の上位ビットを含むタグである、
    請求項１４の装置。
  16. 前記タグを、前記第１キャッシュのテーブル内の場所であって、前記トランザクションを生成した前記ソースに関連付けられた場所に記憶することをさらに含む、
    請求項１５の装置。
  17. 前記タグが記憶されているウェイに関連するテーブルに前記タグを記憶することをさらに含む、
    請求項１６の装置。
  18. 前記タグは、前記テーブル内の行に記憶されており、前記行は、前記テーブル内の前記タグの記憶場所を示すインデックスによって識別されており、前記タグは、前記タグが記憶されているウェイに関連する列に記憶される、
    請求項１７の装置。
  19. １つ以上のインデックス行が、特定のソースに関連付けられている、
    請求項１８の装置。
  20. インデックス行が、複数のウェイ列に関連付けられている、
    請求項１９の装置。
  21. プロセッサをさらに備える、
    請求項１４の装置。
  22. 前記プロセッサは、前記トランザクションを生成した前記ソースである、
    請求項２１の装置。
  23. トランザクションタイプが、プログラム実行スレッド、読み出し要求、書き込み要求のうち１つ以上を含む、
    請求項２２の装置。
  24. 入出力（Ｉ／Ｏ）デバイスをさらに備える、
    請求項１４の装置。
  25. 前記Ｉ／Ｏデバイスは、前記トランザクションを生成した前記ソースである、
    請求項２４の装置。
  26. 前記Ｉ／Ｏデバイスに関連する特定の行インデックスが、読み出し要求又は書き込み要求のうち１つ以上のトランザクションに関連付けられている、
    請求項２５の装置。
  27. 前記第１リンクコントローラは、メモリアドレスの第１部分の記憶に関する情報を前記第２装置から受信すると、前記第１部分の記憶に関する情報を前記第１キャッシュに記憶する、
    請求項１４の装置。
  28. 前記第１リンクコントローラは、前記メモリアドレスの第２部分と、前記メモリアドレスの第１部分が記憶されている前記第２装置のキャッシュのウェイを示す識別子と、を受信すると、
    前記識別子に基づいて、前記第１キャッシュから前記メモリアドレスの第１部分を取り出し、
    前記メモリアドレス全体を再構成する、
    請求項２７の装置。
  29. 前記再構成することは、前記第１部分と前記第２部分とを連結することを含む、
    請求項２８の装置。
  30. コンピューティングデバイスによって実行されると、コンピューティングデバイスに動作を実行させる命令を記憶するコンピュータ可読記憶媒体であって、
    前記動作は、
    前記コンピューティングデバイスにおいて、第２デバイス上のメモリ位置に対するメモリアドレスの要求であって、第１部分と第２部分とを含むメモリアドレスの要求を含むトランザクションをソースから受信することと、
    前記メモリアドレスの第１部分が前記コンピューティングデバイスに配置されたキャッシュに記憶されているかどうかを判別することと、
    前記メモリアドレスの第１部分が前記コンピューティングデバイスに配置されたキャッシュに記憶されていない場合に、前記メモリアドレスの第１部分を前記コンピューティングデバイスの前記キャッシュに記憶し、前記メモリアドレス全体と、前記第１部分の記憶に関する情報と、を前記第２デバイスに送信することと、
    前記メモリアドレスの第１部分が前記コンピューティングデバイスに配置されたキャッシュに記憶されている場合に、前記メモリアドレスの第２部分のみと、前記メモリアドレスの第１部分が記憶されている前記コンピューティングデバイスの前記キャッシュのウェイを示す識別子と、を前記第２デバイスに送信することと、を含む、
    コンピュータ可読記憶媒体。
  31. 前記第２デバイスが、前記第１部分の記憶に関する情報を受信すると、前記第１部分の記憶に関する情報を、前記第２デバイスに配置されたキャッシュに記憶することをさらに含む、
    請求項３０のコンピュータ可読記憶媒体。
  32. 前記第２のデバイスが、前記メモリアドレスの第２部分と、前記メモリアドレスの第１部分が記憶されている前記コンピューティングデバイスの前記キャッシュのウェイを示す識別子と、を受信すると、
    前記識別子に基づいて、前記第２デバイスに配置されたキャッシュから前記メモリアドレスの第１部分を読み出すことと、
    前記メモリアドレス全体を再構成することと、をさらに含む、
    請求項３１のコンピュータ可読記憶媒体。
  33. 前記再構成することは、前記第１部分と前記第２部分とを連結することを含む、
    請求項３２のコンピュータ可読記憶媒体。
  34. 前記第１部分は、前記メモリアドレス全体の上位ビットを含むタグである、
    請求項３０のコンピュータ可読記憶媒体。
  35. 前記タグを、前記コンピューティングデバイスに配置された前記キャッシュのテーブル内の場所であって、前記トランザクションを生成した前記ソースに関連付けられた場所に記憶することをさらに含む、
    請求項３４のコンピュータ可読記憶媒体。
  36. 前記タグが記憶されているウェイに関連するテーブルに前記タグを記憶することをさらに含む、
    請求項３５のコンピュータ可読記憶媒体。
  37. 前記タグは、前記テーブル内の行に記憶されており、前記行は、前記テーブル内の前記タグの記憶場所を示すインデックスによって識別されており、前記タグは、前記タグが記憶されているウェイに関連する列に記憶される、
    請求項３６のコンピュータ可読記憶媒体。
  38. １つ以上のインデックス行が、特定のソースに関連付けられている、
    請求項３７のコンピュータ可読記憶媒体。
  39. 前記ソースは、プロセッサ、又は、前記第１デバイスの入出力（Ｉ／Ｏ）デバイスのうち何れかを含む、
    請求項３８のコンピュータ可読記憶媒体。
  40. インデックス行が、複数のウェイ列に関連付けられている、
    請求項３９のコンピュータ可読記憶媒体。
  41. トランザクションタイプが、プログラム実行スレッド、読み出し要求、書き込み要求のうち１つ以上を含む、
    請求項４０のコンピュータ可読記憶媒体。
  42. 前記Ｉ／Ｏデバイスに関連付する特定の行インデックスが、読み出し要求又は書き込み要求のうち１つ以上のトランザクションに関連付けられている、
    請求項３９のコンピュータ可読記憶媒体。
  43. 第１リンクコントローラと、第１キャッシュと、第１プロセッサと、第１入出力（Ｉ／Ｏ）デバイスと、を含む第１デバイスと、
    第２リンクコントローラと、第２キャッシュと、第２プロセッサと、第２入出力（Ｉ／Ｏ）デバイスと、を含む第２デバイスと、を備えるシステムであって、
    前記第１リンクコントローラは、
    前記第２デバイス上のメモリ位置に対するメモリアドレスの要求であって、第１部分と第２部分とを含むメモリアドレスの要求を含むトランザクションを、前記第１プロセッサ又は前記第１Ｉ／Ｏデバイスから受信し、
    前記メモリアドレスの第１部分が前記第１キャッシュに記憶されているかどうかを判別し、
    前記メモリアドレスの第１部分が前記第１キャッシュに記憶されていない場合に、前記メモリアドレスの第１部分を前記第１キャッシュに記憶し、前記メモリアドレス全体と、前記第１部分の記憶に関する情報と、を前記第２デバイスに送信し、
    前記メモリアドレスの第１部分が前記第１キャッシュに記憶されている場合に、前記メモリアドレスの第２部分のみと、前記メモリアドレスの第１部分が記憶されている前記第１キャッシュのウェイを示す識別子と、を前記第２デバイスに送信し、
    前記第２リンクコントローラは、
    前記第１部分の記憶に関する情報を受信すると、前記第１部分の記憶に関する情報を前記第２キャッシュに記憶し、又は、
    前記メモリアドレスの第２部分と、前記アドレスの第１部分が記憶されている前記第１キャッシュのウェイを示す識別子と、を受信すると、
    前記第２デバイスに配置された前記第２キャッシュから前記メモリアドレスの第１部分を前記識別子に基づいて取り出し、
    前記メモリアドレス全体を再構成する、
    システム。
  44. 前記再構成することは、前記第１部分と前記第２部分とを連結することを含む、
    請求項４３のシステム。
JP2019508974A 2016-08-17 2017-08-04 アドレスを圧縮するための方法及び装置 Active JP6768928B2 (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201662376096P 2016-08-17 2016-08-17
US62/376,096 2016-08-17
US15/345,639 US10042576B2 (en) 2016-08-17 2016-11-08 Method and apparatus for compressing addresses
US15/345,639 2016-11-08
PCT/US2017/045639 WO2018034875A1 (en) 2016-08-17 2017-08-04 Method and apparatus for compressing addresses

Publications (3)

Publication Number Publication Date
JP2019525354A true JP2019525354A (ja) 2019-09-05
JP2019525354A5 JP2019525354A5 (ja) 2020-09-10
JP6768928B2 JP6768928B2 (ja) 2020-10-14

Family

ID=61191652

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019508974A Active JP6768928B2 (ja) 2016-08-17 2017-08-04 アドレスを圧縮するための方法及び装置

Country Status (6)

Country Link
US (1) US10042576B2 (ja)
EP (2) EP4220415A3 (ja)
JP (1) JP6768928B2 (ja)
KR (1) KR102219845B1 (ja)
CN (1) CN109564545B (ja)
WO (1) WO2018034875A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022511377A (ja) * 2018-10-03 2022-01-31 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 並び替えの間のキャッシュ一貫性を維持する方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10031834B2 (en) 2016-08-31 2018-07-24 Microsoft Technology Licensing, Llc Cache-based tracing for time travel debugging and analysis
US10042737B2 (en) 2016-08-31 2018-08-07 Microsoft Technology Licensing, Llc Program tracing for time travel debugging and analysis
US10310963B2 (en) 2016-10-20 2019-06-04 Microsoft Technology Licensing, Llc Facilitating recording a trace file of code execution using index bits in a processor cache
US10489273B2 (en) 2016-10-20 2019-11-26 Microsoft Technology Licensing, Llc Reuse of a related thread's cache while recording a trace file of code execution
US10310977B2 (en) 2016-10-20 2019-06-04 Microsoft Technology Licensing, Llc Facilitating recording a trace file of code execution using a processor cache
US10540250B2 (en) * 2016-11-11 2020-01-21 Microsoft Technology Licensing, Llc Reducing storage requirements for storing memory addresses and values
US10318332B2 (en) 2017-04-01 2019-06-11 Microsoft Technology Licensing, Llc Virtual machine execution tracing
CN109240944B (zh) * 2018-08-16 2021-02-19 上海天数智芯半导体有限公司 一种基于可变长缓存行的数据读写方法
CN111126589B (zh) * 2019-12-31 2022-05-20 昆仑芯(北京)科技有限公司 神经网络数据处理装置、方法和电子设备
KR102494444B1 (ko) * 2020-11-17 2023-02-06 성균관대학교산학협력단 어드레스 압축 방법 및 장치
JP2023079640A (ja) * 2021-11-29 2023-06-08 富士通株式会社 演算処理装置および演算処理方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0735487B1 (en) * 1995-03-31 2001-10-31 Sun Microsystems, Inc. A fast, dual ported cache controller for data processors in a packet switched cache coherent multiprocessor system
US6477613B1 (en) 1999-06-30 2002-11-05 International Business Machines Corporation Cache index based system address bus
US6449689B1 (en) 1999-08-31 2002-09-10 International Business Machines Corporation System and method for efficiently storing compressed data on a hard disk drive
US6795897B2 (en) 2002-05-15 2004-09-21 International Business Machines Corporation Selective memory controller access path for directory caching
US7143238B2 (en) * 2003-09-30 2006-11-28 Intel Corporation Mechanism to compress data in a cache
US7512750B2 (en) 2003-12-31 2009-03-31 Intel Corporation Processor and memory controller capable of use in computing system that employs compressed cache lines' worth of information
US20080229026A1 (en) 2007-03-15 2008-09-18 Taiwan Semiconductor Manufacturing Co., Ltd. System and method for concurrently checking availability of data in extending memories
US20090006757A1 (en) 2007-06-29 2009-01-01 Abhishek Singhal Hierarchical cache tag architecture
US9026568B2 (en) 2012-03-30 2015-05-05 Altera Corporation Data compression for direct memory access transfers
US9558120B2 (en) * 2014-03-27 2017-01-31 Intel Corporation Method, apparatus and system to cache sets of tags of an off-die cache memory

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022511377A (ja) * 2018-10-03 2022-01-31 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 並び替えの間のキャッシュ一貫性を維持する方法
JP7108135B2 (ja) 2018-10-03 2022-07-27 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 並び替えの間のキャッシュ一貫性を維持する方法

Also Published As

Publication number Publication date
CN109564545A (zh) 2019-04-02
EP4220415A3 (en) 2023-09-06
JP6768928B2 (ja) 2020-10-14
CN109564545B (zh) 2021-02-02
EP3500935A1 (en) 2019-06-26
US10042576B2 (en) 2018-08-07
KR20190032527A (ko) 2019-03-27
WO2018034875A1 (en) 2018-02-22
EP4220415A2 (en) 2023-08-02
US20180052631A1 (en) 2018-02-22
KR102219845B1 (ko) 2021-02-24
EP3500935A4 (en) 2020-04-08

Similar Documents

Publication Publication Date Title
JP6768928B2 (ja) アドレスを圧縮するための方法及び装置
US9996466B2 (en) Apparatus, system and method for caching compressed data
US9734085B2 (en) DMA transmission method and system thereof
US20170177497A1 (en) Compressed caching of a logical-to-physical address table for nand-type flash memory
US10339079B2 (en) System and method of interleaving data retrieved from first and second buffers
EP2732374B1 (en) Mobile memory cache read optimization
JP6859361B2 (ja) 中央処理ユニット（ｃｐｕ）ベースシステムにおいて複数のラストレベルキャッシュ（ｌｌｃ）ラインを使用してメモリ帯域幅圧縮を行うこと
KR102147356B1 (ko) 캐시 메모리 시스템 및 그 동작방법
JP6945544B2 (ja) プロセッサベースシステムにおけるメモリ内の圧縮メモリラインの優先度ベースのアクセス
WO2017041570A1 (zh) 向缓存写入数据的方法及装置
KR20190033284A (ko) PCIe P2P 접속된 스토리지 장치들 사이의 데이터 전송 방법 및 시스템
KR20170075359A (ko) 메모리 시스템 및 메모리 콘트롤러의 동작 방법
JP2017527877A (ja) フラッシュメモリから／フラッシュメモリへデータを読み取る／書き込むための方法および装置、ならびにユーザ機器
KR102617360B1 (ko) 바이트 어드레스 지정 가능한 메모리로서 비-휘발성 메모리에 액세스하는 방법 및 장치
KR20180126656A (ko) 데이터 저장 장치 및 그것의 동작 방법
WO2018052718A1 (en) Method and apparatus for masking and transmitting data
US10922239B2 (en) Device for performing iterator operation in database
US20230409332A1 (en) Devices transferring cache lines, including metadata on external links
CN113821162A (zh) 存储对象操作方法及装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200731

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200731

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20200731

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20200807

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200825

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200923

R150 Certificate of patent or registration of utility model

Ref document number: 6768928

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250