JP2019525294A5 - - Google Patents

Claims (5)

1. メモリ動作を行う方法であって、
   プロセッサによって、メモリの2つ以上のソースアドレスおよび対応する2つ以上の宛先アドレスをトランザクション入力バッファに与えるステップであって、
   前記2つ以上のソースアドレスが、前記メモリにおいて不連続であり、
   前記2つ以上の宛先アドレスが、前記メモリにおいて不連続である、ステップと、
   前記トランザクション入力バッファによって、前記2つ以上のソースアドレスおよび前記対応する2つ以上の宛先アドレスをトランザクションシーケンサに供給するステップと、
   前記プロセッサ内のレジスタへの中間コピーなしで、前記メモリ内で前記2つ以上のソースアドレスから前記対応する2つ以上の宛先アドレスに2つ以上のデータ要素をコピーするための、前記トランザクションシーケンサによって供給された2つ以上の命令を実行するステップと
   を含む、方法。
2. 前記メモリ内で前記2つ以上のソースアドレスから前記対応する2つ以上の宛先アドレスに各データ要素を前記コピーすることが、単一命令複数データ(SIMD)コピー命令を実行することを含む、請求項1に記載の方法。
3. 前記プロセッサによる指示なしで前記SIMDコピー命令を実行するステップを含む、請求項2に記載の方法。
4. 装置であって、
   メモリの2つ以上のソースアドレスおよび対応する2つ以上の宛先アドレスをトランザクション入力バッファに与えるように構成されたプロセッサであって、
   前記2つ以上のソースアドレスが、前記メモリにおいて不連続であり、
   前記2つ以上の宛先アドレスが、前記メモリにおいて不連続であり、
   前記トランザクション入力バッファが、前記2つ以上のソースアドレスおよび前記対応する2つ以上の宛先アドレスをトランザクションシーケンサに供給するように構成される、プロセッサと、
   前記プロセッサ内のレジスタへの中間コピーなしで、前記メモリ内で前記2つ以上のソースアドレスから前記対応する2つ以上の宛先アドレスに2つ以上のデータ要素をコピーするように構成された論理手段と
   を含む、装置。
5. 前記プロセッサによる指示なしで、前記2つ以上のソースアドレスから前記対応する2つ以上の宛先アドレスに前記2つ以上のデータ要素をコピーするように構成された論理手段を含む、請求項4に記載の装置。