JP2019523093A5 - - Google Patents

Description

図１は、本発明の原理に従って構成された超音波システムフロントエンドのＩＣの構成をブロック図で示す。 図２は、本発明の原理に従って、パルサー及び線形波形送信器の両方と、送信−受信スイッチとが同じＩＣ上に集積化された送信ＩＣの概略図である。 図３は、本発明の原理に従って構成された送信制御及び受信器ＩＣのブロック図及び概略図である。 図４は、図１の超音波システムフロントエンド回路の動作を説明するフローチャートである。 図５は、図１から図３の超音波システムフロントエンド回路のパルサー及び線形波形送信器の両方を使用するカラーフロー画像用のエコー信号の取得を説明するフローチャートである。 図６は、図１から図３のフロントエンド回路を使用する超音波システムをブロック図で示す。

図４に、超音波送信−受信走査シーケンスのために、図１から図３のフロントエンドＩＣ回路を動作させる方法が示される。ステップ１０２における開始において、超音波システムのバックエンドからＦＰＧＡ１０に、走査シーケンスを規定する情報が送信される。ステップ１０４において、ＦＰＧＡ１０は、送信制御及び受信器ＩＣ１６に、送信及び受信制御データを送信する。ステップ１０６において、ＩＣ１６は、次に、線形及びパルサー送信器ＩＣ１４に、送信制御データを送信する。ステップ１０８において、ＩＣ１６は、所望のＴＧＣ動作のために受信信号経路を調整する。ステップ１１０において、送信制御及び受信器ＩＣ１６内で送信波形が生成され、線形及びパルサー送信器ＩＣのイネーブルされたパルサーか又は線形送信器に印加され、トランスデューサ素子に所望のパルス又は線形波形を送信させ、結果として、エコー信号を受信させる。エコー信号は、Ｔ／Ｒスイッチ６０を介して、送信制御及び受信器ＩＣ１６の受信信号経路に結合され、そこで、ＴＧＣ増幅が適用される。ステップ１１２において、増幅されたエコー信号は、ＡＤＣ ＩＣに印加され、ＡＤＣ ＩＣは、増幅されたエコー信号をデジタル信号サンプルに変換する。ステップ１１４において、デジタルエコー信号サンプルが、ＦＰＧＡ１０内でのビーム形成のために、シリアルデータ線を介して、ＦＰＧＡ１０に送信される。

Claims (15)

1. トランスデューサ素子のアレイを含むプローブと、
   前記トランデューサ素子のアレイの共通のトランスデューサ素子にフロントエンド高電圧送信器集積回路の共通の出力部を介して結合されるパルサー及び線形送信器を含む、当該フロントエンド高電圧送信器集積回路であって、前記パルサーは、第１の撮像モード中に、前記共通のトランスデューサ素子から送信パルスを生成し、前記線形送信器は、第２の撮像モード中に、前記共通のトランスデューサ素子から線形波形を送信する、フロントエンド高電圧送信器集積回路と、
   前記アレイに結合され、前記アレイからのエコー信号をビーム形成するビームフォーマと、
   前記ビームフォーマからビーム形成されたエコー信号を受信し、前記第１の撮像モードからの画像データと前記第２の撮像モードからの画像データとを組み合わせたマルチモード画像を生成する画像プロセッサと、
   を含む、マルチモード撮像用の超音波システム。
2. 前記アレイと前記ビームフォーマとの間に、ＴＧＣ前置増幅器を更に含む、請求項１に記載の超音波システム。
3. 前記アレイと前記ビームフォーマとの間に、アナログ−デジタル変換器を更に含む、請求項２に記載の超音波システム。
4. 前記第１の撮像モードは、カラーフロー撮像を含み、前記第２の撮像モードは、Ｂモード撮像を含む、請求項１に記載の超音波システム。
5. 前記パルサー及び前記線形送信器を、時間的に交互に動作させる、請求項４に記載の超音波システム。
6. 前記パルサーは更に、画像フィールド内の点からドップラーエコー信号の複数の集合体を生成する、請求項５に記載の超音波システム。
7. 前記ビームフォーマに結合される入力部、及び、前記画像プロセッサに結合される出力部を有するドップラープロセッサと、
   前記ビームフォーマに結合される入力部、及び、前記画像プロセッサに結合される出力部を有するＢモードプロセッサと、
   を更に含み、
   前記ドップラープロセッサは、前記パルサーから生成されるドップラーエコー信号を処理し、
   前記Ｂモードプロセッサは、前記線形波形から生成されるＢモードエコー信号を処理する、請求項４に記載の超音波システム。
8. 前記ビームフォーマは、ＦＰＧＡビームフォーマを含む、請求項１に記載の超音波システム。
9. 前記パルサー及び前記線形送信器に結合される送信データメモリを更に含み、
   前記送信データメモリは、前記パルサー及び前記線形送信器の両方用の送信データバイトを含む、請求項１に記載の超音波システム。
10. 前記送信データメモリと、前記線形送信器の入力部との間に結合されるＤＡＣを更に含む、請求項９に記載の超音波システム。
11. トランスデューサ素子のアレイを含むプローブと、
    前記トランスデューサ素子のアレイの共通素子にフロントエンド高電圧送信器集積回路の共通の出力部を介して結合されるパルサー及び線形送信器を含む、当該フロントエンド高電圧送信器集積回路と、
    前記フロントエンド高電圧送信器集積回路の入力部に結合され、前記パルサー及び前記線形送信器の両方用の送信データバイトを含む送信データメモリと、
    各受信信号経路が前記アレイの別個のトランスデューサ素子にそれぞれ結合される、複数の受信信号経路と、
    前記複数の受信信号経路に結合される入力部及びシリアルデータ出力線に結合される出力部をそれぞれ有する複数の集積回路ＡＤＣと、
    前記複数の集積回路ＡＤＣの１つ以上のシリアルデータ出力線からエコー信号を受信するように結合される集積回路パッケージ内のビームフォーマＦＰＧＡ集積回路と、
    前記ビームフォーマＦＰＧＡ集積回路からビーム形成されたエコー信号を受信するように結合される画像プロセッサと、
    を含む、マルチモード画像を生成する超音波システム。
12. 前記送信データメモリは、前記ビームフォーマＦＰＧＡ集積回路の集積回路とは異なる集積回路にある、請求項１１に記載の超音波システム。
13. 前記プローブは、１２８素子トランスデューサアレイプローブを含み、
    前記フロントエンド高電圧送信器集積回路は、前記アレイのトランスデューサ素子にそれぞれ結合される１２８個のパルサー、及び、前記アレイのトランスデューサ素子にそれぞれ結合される１２８個の線形送信器を含む、請求項１１に記載の超音波システム。
14. 前記ビームフォーマＦＰＧＡ集積回路は、画像走査シーケンス用の制御データを受信し、前記画像走査シーケンス用の制御データを、前記送信データメモリ及び前記受信信号経路に供給し、
    前記ビームフォーマＦＰＧＡ集積回路は、単一ＦＰＧＡ集積回路を含む、請求項１３に記載の超音波システム。
15. 前記送信データメモリ及び受信信号経路は、１つの集積回路にあり、
    前記送信データメモリは、前記ビームフォーマＦＰＧＡ集積回路の集積回路とは異なる集積回路にある、請求項１４に記載の超音波システム。