JP2019514287A - デジタルフラクショナルｎ乗算注入同期発振器 - Google Patents

Abstract

例示的なクロック生成回路は、ベース基準クロックおよび位相誤差信号に応じて基準クロックを生成するように構成される、フラクショナル基準生成器（２０２）を含み、基準クロックは、ベース基準クロックの周波数の有理数倍である周波数を有する。クロック生成回路は、第１の制御コードに基づいて基準クロックを遅延させるデジタル制御遅延線（ＤＣＤＬ）（３０８）と、遅延した基準クロックに基づいてパルスを生成するように構成されるパルス生成器（２０６）とを含む。クロック生成回路は、第２の制御コードに基づいて出力クロックを生成するように構成されるデジタル制御発振器（ＤＣＯ）（２０８）を含み、ＤＣＯは、パルスを受け取るようにパルス生成器に結合される注入入力を含む。クロック生成回路は、出力クロックと基準クロックを比較して位相誤差信号を生成するように構成される位相検出器（３１６）と、位相誤差信号に基づいて第１および第２の制御コードを生成するように構成される制御回路を含む。【選択図】図２

Description

本開示の例は、一般的に電子回路に関し、詳細には、デジタルフラクショナルＮ乗算注入同期発振器に関する。

フラクショナルＮクロック生成器は、有線システムおよびワイヤレスシステムの積分構成要素である。許容できる雑音性能のため、インダクタンス−キャパシタンス（ＬＣ）ベースのフラクショナルＮ位相同期ループ（ＰＬＬ）を使用して、フラクショナルクロックを生成することができる。しかし、ＬＣベースのフラクショナルＰＬＬは、集積回路（ＩＣ）内で、大きい実装面積を費やす。そのため、ＬＣベースのフラクショナルＰＬＬは、ディープサブミクロンＩＣには好適でない。一方、リング電圧制御発振器（ＶＣＯ）ベースのフラクショナルＰＬＬは、ＬＣベースのフラクショナルＰＬＬよりも小さい実装面積を費やすが、より悪い雑音性能を有する。したがって、実装面積を節約し、許容できる雑音性能を呈することの両方を満たすフラクショナルＮ発振器回路を提供することが望ましい。

デジタルフラクショナルＮ乗算注入同期発振器を提供する技法が記載される。一例では、クロック生成回路は、ベース基準クロックおよび位相誤差信号に応じて基準クロックを生成するように構成されるフラクショナル基準生成器を含み、基準クロックは、ベース基準クロックの周波数の有理数倍である周波数を有する。クロック生成回路は、第１の制御コードに基づいて基準クロックを遅延させるように構成されるデジタル制御遅延線（ＤＣＤＬ）をさらに含む。クロック生成回路は、遅延した基準クロックに基づいてパルスを生成するように構成されるパルス生成器をさらに含む。クロック生成回路は、パルスを受け取るようにパルス生成器に結合される注入入力を含むデジタル制御発振器（ＤＣＯ）をさらに含み、ＤＣＯは、パルスおよび第２の制御コードに基づいて出力クロックを生成するように構成される。クロック生成回路は、出力クロックと基準クロックの位相を比較して位相誤差信号を生成するように構成される位相検出器をさらに含む。クロック生成回路は、位相誤差信号に基づいて第１および第２の制御コードを生成するように構成される制御回路をさらに含む。

別の例では、クロック生成回路は、ベース基準クロックを受け取るように構成される第１の入力、周波数制御コードを受け取るように構成される第２の入力、第３の入力、および基準クロックを提供するように構成される出力を有するフラクショナル基準生成器を含む。クロック生成回路は、フラクショナル基準生成器の出力に結合される第１の入力、第２の入力、および出力を有するデジタル制御遅延線（ＤＣＤＬ）をさらに含む。クロック生成回路は、ＤＣＤＬの出力に結合される第１の入力、第２の入力、および出力を有するパルス生成器さらに含む。クロック生成回路は、パルス生成器の出力に結合される第１の入力、第２の入力、および出力クロックを提供するように構成される出力を有するデジタル制御発振器（ＤＣＯ）をさらに含む。クロック生成回路は、ＤＣＯの出力に結合される第１の入力、フラクショナル基準生成器の出力に結合される第２の入力、および基準周波数生成器の第３の入力に結合される出力を有する位相検出器をさらに含む。クロック生成回路は、位相検出器の出力に結合される第１の入力、ＤＣＤＬの第２の入力に結合される第１の出力、パルス生成器の第２の入力に結合される第２の出力、ＤＣＯの第２の入力に結合される第３の出力を有する制御回路をさらに含む。

別の例では、出力クロックを生成する方法が、ベース基準クロックおよび位相誤差に応じて基準クロックを生成することを含み、基準クロックは、ベース基準クロックの周波数の有理数倍である周波数を有する。方法は、第１の制御コードに基づいて基準クロックを遅延させることをさらに含む。方法は、遅延した基準クロックに基づいてパルスを生成することをさらに含む。方法は、第２の制御コードおよびパルスに基づいて出力クロックを生成することをさらに含む。方法は、出力クロックと基準クロックの位相を比較して位相誤差信号を生成することをさらに含む。方法は、位相誤差信号に基づいて第１および第２の制御コードを生成することをさらに含む。

これらおよび他の態様は、以下の詳細な説明を参照して理解することができる。

上で記載した特徴を詳細に理解できるように、上で簡単に要約されたより具体的な記載を、例示の実装を参照して行うことができ、そのうちのいくつかが添付図面に図示される。しかし、添付図面は単に典型的な例示の実装を図示しており、したがってその範囲を制限するものと考えるべきでないことに留意されたい。

例にしたがったクロック生成器を採用できるフィールドプログラム可能ゲートアレイ（ＦＰＧＡ）の例示的なアーキテクチャを図示する図である。 クロック生成器の一例を示すブロック図である。 クロック生成器の具体的な例を示すブロック図である。 ベースクロック生成器の一例を示すブロック図である。 一例にしたがった出力クロックを生成する方法を示す流れ図である。

理解を容易にするため、可能な場合には、図面間で共通な同一要素を表すために、同一の参照番号が使用された。一例の要素を他の例で有利に組み込むことができることが意図されている。

以降では、図面を参照して、様々な特徴が記載される。図面は原寸に比例する場合も比例しない場合もあり、同様の構造または機能の要素が図面を通して同様の参照番号によって表されることに留意されたい。図面は、特徴の記載を容易にすることだけを意図していることに留意されたい。図面は、特許請求される発明の網羅的な記載、または特許請求される発明の範囲の限定として意図されていない。加えて、図示された例が、示されるすべての態様または利点を有する必要はない。具体的な例と一緒に記載される態様または利点は、必ずしもその例に限定されず、そのように図示されない場合、またはそのように明示的に記載されない場合でさえ、任意の他の実施例中で実施することができる。

デジタルフラクショナルＮ乗算注入同期発振器が記載される。一例では、発振器回路は、周波数トラッキングを制御する積分パス、および発振器雑音抑制のためのパルス生成器パスを提供するフラクショナルＮ乗算注入同期ループを含む。発振器回路は、注入ゲート動作を採用して、トラッキングと雑音抑制の間で交番する。一例では、キャリブレーションされたデジタル制御遅延線（ＤＣＤＬ）を使用して、フラクショナルＮ基準クロックを生成する。第２のＤＣＤＬを使用して遅延同期ループ（ＤＬＬ）を作り、遅延同期ループ（ＤＬＬ）は、パルス生成器注入タイミングを変更する。このＤＬＬループが、発振器のための２次雑音整形伝達関数を実現し、ランダム雑音およびフリッカー雑音の両方を抑制する。加えて、ＤＬＬは、位相検出器オフセットのキャンセルを実現し、決定性ジッタを減少させる。

図１は、マルチギガビットトランシーバ（ＭＧＴ）１０１、設定可能ロジックブロック（ＣＬＢ）１０２、ランダムアクセスメモリブロック（ＢＲＡＭ）１０３、入出力ブロック（ＩＯＢ）１０４、設定およびクロックロジック（ＣＯＮＦＩＧ／ＣＬＯＣＫＳ）１０５、デジタル信号処理ブロック（ＤＳＰ）１０６、特殊入出力ブロック（Ｉ／Ｏ）１０７（たとえば、設定ポートおよびクロックポート）、およびデジタルクロックマネージャ、アナログ／デジタル変換器、システム監視ロジックなどのような他のプログラム可能ロジック１０８を含む多数の異なるプログラム可能タイルを含む、ＦＰＧＡ１００の例示的なアーキテクチャを図示する。いくつかのＦＰＧＡは、専用プロセッサブロック（ＰＲＯＣ）１１０も含む。

いくつかのＦＰＧＡにおいて、図１Ａの上部に含まれる例に示されるように、各プログラム可能タイルは、同じタイル内のプログラム可能論理要素の入出力端子１２０への接続を有する、少なくとも１つのプログラム可能相互接続要素（ＩＮＴ）１１１を含むことができる。各プログラム可能相互接続要素１１１（「相互接続要素１１１」とも呼ぶ）は、同じタイルまたは他のタイル中の隣接するプログラム可能相互接続要素の相互接続セグメント１２２への接続を含むこともできる。各プログラム可能相互接続要素１１１は、論理ブロック（図示せず）間の汎用経路指定リソースの相互接続セグメント１２４への接続を含むこともできる。汎用経路指定リソースは、相互接続セグメント（たとえば、相互接続セグメント１２４）のトラックを備える論理ブロック（図示せず）間の経路チャネルと、相互接続セグメントを接続するためのスイッチブロック（図示せず）とを含むことができる。汎用経路指定リソースの相互接続セグメント（たとえば、相互接続セグメント１２４）は、１つまたは複数の論理ブロックに及ぶことができる。汎用経路指定リソースと共に用いられるプログラム可能相互接続要素１１１は、図示されたＦＰＧＡのための、プログラム可能相互接続構造（プログラム可能相互接続）を実装する。

例示的な実装では、ＣＬＢ１０２は、ユーザロジックに加えて単一のプログラム可能相互接続要素（ＩＮＴ）１１１を実装するようにプログラムできる、設定可能論理要素（ＣＬＥ）１１２を含むことができる。ＢＲＡＭ１０３は、１つまたは複数のプログラム可能相互接続要素に加えて、ＢＲＡＭ論理要素（ＢＲＬ）１１３を含むことができる。典型的には、タイルに含まれる相互接続要素の数は、タイルの高さに依存する。描かれた例では、ＢＲＡＭタイルは、５つのＣＬＢと同じ高さを有するが、他の数（たとえば、４）も使用することができる。ＤＳＰタイル１０６は、適切な数のプログラム可能相互接続要素に加えて、ＤＳＰ論理要素（ＤＳＰＬ）１１４を含むことができる。ＩＯＢ１０４は、たとえば、プログラム可能相互接続要素１１１の１つのインスタンスに加えて、入出力論理要素（ＩＯＬ）１１５の２つのインスタンスを含むことができる。当業者には明らかなように、たとえば、Ｉ／Ｏ論理要素１１５に接続される実際のＩ／Ｏパッドは、典型的には、入出力論理要素１１５の区域に限定されない。

描かれた例では、（図１Ａに示される）ダイの中心近くの水平な区域は、設定、クロック、および他の制御ロジックのために使用される。この水平な区域またはカラムから延びる垂直のカラム１０９を使用して、ＦＰＧＡの幅にわたって、クロックおよび設定信号を分配する。

図１に図示されるアーキテクチャを利用するいくつかのＦＰＧＡは、ＦＰＧＡの大部分をなす規則的なカラム構造を中断する追加論理ブロックを含む。追加の論理ブロックは、プログラム可能ブロックおよび／または専用ロジックであってよい。たとえば、プロセッサブロック１１０は、ＣＬＢおよびＢＲＡＭのいくつかのカラムに及ぶ。プロセッサブロック１１０は、単一のマイクロプロセッサから、マイクロプロセッサ、メモリコントローラ、周辺機器などの完全なプログラム可能処理システムにわたる様々な構成要素を含むことができる。

図１は単に例としてのＦＰＧＡアーキテクチャを図示するのを意図していることに留意されたい。たとえば、図１の上部に含まれる、行中の論理ブロックの数、行の相対的な幅、行の数および順番、行に含まれる論理ブロックのタイプ、論理ブロックの相対的なサイズ、ならびに相互接続／論理実装は純粋に例示である。たとえば、実際にＦＰＧＡでは、典型的には、ＣＬＢが現れる場所にはどこでもＣＬＢの１つ以上の隣接する行が含まれて、ユーザロジックの効果的な実装を容易にするが、隣接するＣＬＢ行の数は、ＦＰＧＡの全体サイズで変わる。別の例では、ＦＰＧＡは、プロセッサブロック１１０の代わりに、またはプロセッサブロック１１０に加えて、全処理システム（たとえば、プロセッサ、メモリ、周辺機器など）を含むことができる。そのような実装形態では、システムオンチップ（Ｓｏｃ）は、処理システムと通信するプログラム可能機構（ＦＰＧＡ１００に示されるようなプログラム可能ロジック）を含むことができる。

ＦＰＧＡ１００は、クロック生成器１５０を含むことができる。クロック生成器１５０は、本明細書の例に記載されるような、デジタルフラクショナルＮ乗算注入同期発振器であってよい。クロック生成器１５０を使用して、ＭＧＴ１０１などの、ＦＰＧＡ１００中の様々な回路、またはプログラム可能機構中で構成される回路のための所望の周波数のクロックを生成することができる。以下に記載されるように、クロック生成器１５０は、すべてデジタルまたはほぼデジタルであってよく、ＦＰＧＡ１００を製造するのに使用されるサブミクロン製造プロセスに特に好適である。さらに、クロック生成器１５０は、ベース基準クロックのフラクショナルＮ乗算を実装し、整数Ｎクロック生成器と比較して、フレキシビリティーおよび性能を向上することが可能になる。さらに、クロック生成器１５０は、発振器フリッカー雑音を抑制して低いジッタを有する出力クロックを生成するアーキテクチャを含む。ＦＰＧＡ１００は、クロック生成器１５０の１つよりも多いインスタンスを含むことができる。ＦＰＧＡ１００は、クロック生成器１５０を使用できる例示的なシステムとして示されるが、クロック生成器１５０は、低雑音、低ジッタの出力クロックを生成するために、多種多様な他のシステムで使用することができる。

図２は、クロック生成器１５０の一例を示すブロック図である。クロック生成器１５０は、フラクショナル基準生成器２０２、遅延同期ループ（ＤＬＬ）２０４、パルス生成器２０６、デジタル制御発振器（ＤＣＯ）、積分制御回路２１０、および周波数トラッキング回路２１２を含む。いくつかの例では、クロック生成器１５０は、ベースクロック生成器２０５を含むことができる。いくつかの例では、クロック生成器１５０は、周波数粗制御回路２１４を含むことができる。他の例では、ベースクロック生成器２０５および／または周波数粗制御回路２１４を省略することができる。一例では、クロック生成器１５０は、外部クロック発生源（たとえば、水晶発振器など）から外部基準クロックを受け取ることができる。あるいは、クロック生成器１５０は、内部発生源（たとえば、ＩＣ中の別の位相同期ループ（ＰＬＬ））から外部基準クロックを受け取ることができる。クロック生成器１５０は、外部制御ロジック２１６に結合することができる。外部制御ロジック２１６は、所望の周波数を有する出力クロックを生成するために、クロック生成器１５０をプログラムするように構成することができる。たとえば、外部制御ロジック２１６は、上で記載したＦＰＧＡ１００の部分であってよい。

ベースクロック生成器２０５の入力が外部基準クロックを受け取る。ベースクロック生成器２０５の出力は、フラクショナル基準生成器２０２の入力に結合される。ベースクロック生成器２０５は、フラクショナル基準生成器２０２が使用するためのベースクロック（ベース基準クロックとも呼ばれる）を提供する。

フラクショナル基準生成器２０２のさらなる入力が、周波数制御信号および位相誤差信号を受け取る。周波数制御信号は、外部制御ロジック２１６が生成することができる。位相誤差信号は、周波数トラッキング回路２１２が生成する。フラクショナル基準生成器２０２は、ＤＬＬ２０４の入力および周波数トラッキング回路２１２の入力に結合される出力を含む。フラクショナル基準生成器２０２の出力は、基準クロックを提供する。フラクショナル基準生成器２０２の例が図３に示され、以下に記載される。

ＤＬＬ２０４は、パルス生成器２０６の入力に結合される出力を含む。ＤＬＬ２０４の出力は、パルス生成器２０６が使用するための遅延した基準クロックを提供する。ＤＬＬ２０４の例が図３に示され、以下に記載される。クロック生成器１５０は、フラクショナル基準生成器２０２、ＤＬＬ２０４、およびパルス生成器２０６を備える「注入パス」を含む。ＤＬＬ２０４の一部は、注入パス上に存在する。ＤＬＬ２０４の別の部分は、周波数トラッキング回路２１２と回路を共有する。

パルス生成器２０６の出力は、ＤＣＯ２０８の入力に結合される。パルス生成器２０６の出力は、本明細書では「注入パルス」と呼ばれる、パルスのシーケンスを提供する。パルス生成器２０６の別の入力は、周波数トラッキング回路２１２からのゲート動作信号を受け取ることができる。ゲート動作信号は、パルス生成器２０６に、パルスを選択的にゲート動作させる。すなわち、ゲート動作信号がアクティブであるとき、パルス生成器２０６は、遅延した基準クロックからパルスを生成しない。ゲート動作信号が非アクティブであるとき、パルス生成器２０６は、遅延した基準クロックからパルスを生成する。積分制御回路２１０は、ゲート動作信号の論理反転を受け取るように構成される。そのため、パルス生成器２０６がアクティブであるとき、積分制御回路２１０は非アクティブであり、逆も同様である。いくつかの例では、パルスは、固定幅を有することができる。他の例では、パルス生成器２０６をプログラム可能とすることができ、パルス幅を（たとえば、外部制御ロジック２１６によって）ダイナミックに変えることができる。パルス生成器２０６は、デジタルロジックを使用して実装することができる。ＤＣＯ２０８の実装に基づいてパルス生成器２０６を実装するために、様々なデジタルまたはアナログパルス生成回路を採用することができる。一般的に、パルス生成器２０６は、１つまたは複数の論理ゲートなどの組合せ論理を含み、１つまたは複数のフリップフロップなどの順序論理を含むこともできる。

ＤＣＯ２０８のさらなる入力が、周波数粗制御回路２１４の出力に結合される。ＤＣＯ２０８のさらに別の入力が、積分制御回路２１０の出力に結合される。ＤＣＯ２０８の出力が、出力クロックを提供する。ＤＣＯ２０８は、デジタル回路またはデジタル回路とアナログ回路の組合せを使用して実装することができる。一例では、ＤＣＯ２０８は、リング電圧制御発振器（ＶＣＯ）を含む。他のタイプのＶＣＯを採用することもできる。あるいは、数値制御発振器（ＮＣＯ）などといった、他のタイプの発振器を採用することができる。一般的に、ＤＣＯ２０８は、周波数制御ポートおよび注入ポートを含む。周波数制御ポートは、ＤＣＯ２０８の周波数を調整するために使用される。周波数制御ポートは、粗い周波数選択（ＣＦＳ）ポートと細かい周波数選択（ＦＦＳ）とに分割することができる。示される例では、周波数粗制御回路２１４がＣＦＳポートに結合され、積分制御回路２１０がＦＦＳポートに結合される。パルス生成器２０６は、注入ポートに結合される。注入ポートを使用して、ベースクロックの整数倍または小数倍であってよい、注入パルス周波数の特定の高調波に発振器を注入同期させる。周波数制御ポートを使用して、所望の高調波近くにＤＣＯ２０８を調節することによって、所望の高調波を選択することができる。

積分制御回路２１０は、周波数トラッキング回路２１２の部分である。周波数トラッキング回路２１２の入力は、ＤＣＯ２０８の出力に結合される。周波数トラッキング回路２１２の出力は、積分制御回路２１０の出力、パルス生成器２０６にゲート動作信号を提供する出力、フラクショナル基準生成器２０２に位相誤差信号を提供する出力を含む。周波数トラッキング回路２１２および積分制御回路２１０の例は、図３に示され、以下に記載される。

動作において、外部制御ロジック２１６がクロック生成器１５０をプログラムして、ベースクロックの周波数の「Ｎ．Ｆ」倍である周波数を有する出力クロックを生成する。フラクショナル基準生成器２０２は、ベースクロックの周波数の有理数倍である周波数を有する基準クロックを生成する。いくつかの例では、ベースクロック周波数の非整数倍として、有理数倍が設定される。フラクショナル基準生成器２０２により適用される有理数乗数を設定して、クロック生成器１５０により適用されるＮ．Ｆ乗数の所望の小数部分を得ることができる。

フラクショナル基準生成器２０２とパルス生成器２０６の間のＤＬＬ２０４が、注入パルスのタイミングを調整する。ＤＬＬ２０４ならびにパルス注入は、ＤＣＯ２０８がランダム雑音およびフリッカー雑音の両方を抑制する、２次雑音整形伝達関数を実現する。ＤＬＬ２０４は、また、オフセットのキャンセルを容易にし、決定性ジッタを減少させる。パルス生成器２０６は、遅延した基準クロックにしたがってパルスを生成する。ゲート動作信号が非アクティブであるとき、パルスは、ＤＣＯ２０８の注入ポートに結合される。ゲート動作信号がアクティブであるとき、１つまたは複数のパルスが間引かれて、ＤＣＯ２０８の注入ポートに印可されず、積分制御回路２１０がアクティブである。積分制御回路２１０および／または周波数粗制御回路２１４は、ＤＣＯ２０８の周波数を、基準クロック周波数のＮ次高調波の近くに調節する。この様式では、クロック生成器１５０は、ベースクロックの周波数にＮ．Ｆ乗数を適用する。

周波数トラッキング回路２１２は、フラクショナル基準生成器２０２にとってのキャリブレーション信号として位相誤差を生成する。周波数トラッキング回路２１２は、ゲート動作信号の状態に基づいた負帰還として、位相誤差をＤＬＬ２０４または積分制御回路２１０に、やはり選択的に結合する。パルスがゲート動作されないとき、周波数トラッキング回路２１２は、位相誤差を負帰還としてＤＬＬ２０４に結合する。パルスがゲート動作されるとき、周波数トラッキング回路２１２は、位相誤差を負帰還として積分制御回路２１０に結合する。ＤＬＬ２０４は、注入パルスタイミングを調整して位相オフセットを最小化し、ＤＣＯ位相雑音抑制を実現する。積分制御回路２１０は、ＤＣＯ２０８の周波数を調整して位相誤差を最小化する。周波数トラッキング回路２１２（または直接外部制御）は、ゲート動作信号の周波数およびデューティサイクルを設定することができる。

図３は、クロック生成器１５０の具体的な例を示すブロック図である。図３に示されるように、フラクショナル基準生成器２０２は、デジタル制御遅延線（ＤＣＤＬ）３０２、キャリブレーション回路３０４、および少なくとも１つのデルタシグマ変調器３０６を含む。デルタシグマ変調器３０６の入力は、周波数制御コードを受け取る。デルタシグマ変調器３０６の出力は、キャリブレーション回路３０４の入力に結合される。キャリブレーション回路３０４の別の入力は、位相誤差信号を受け取るように結合される。キャリブレーション回路３０４の出力は、ＤＣＤＬ３０２の入力に結合される。ＤＣＤＬ３０２の入力は、ベース基準クロックを受け取る。ＤＣＤＬ３０２の出力は、ＲＥＦ_ｆｒａｃと呼ばれる基準クロックを提供する。

動作において、ＤＣＤＬ３０２は、ベース基準クロックに可変遅延を適用して基準クロックを生成する。遅延の量は、キャリブレーション回路３０４によって制御される。最大遅延範囲がデルタシグマ変調器３０６の次数に依存してＤＣＯクロック期間の整数倍であるように、デルタシグマ変調器３０６の出力および位相誤差に基づいて、キャリブレーション回路３０４が、ＤＣＤＬ３０２によって適用される遅延を調整する。一例では、デルタシグマ変調器３０６は、単一のデルタシグマ変調器を含む。デルタシグマ変調器は、キャリブレーション回路３０４に、周波数制御コードに基づいて、複数の値の間で遅延を変調させる。基準クロックの周波数は、こうして、ベース基準クロックの何らかの有理数倍の時間にわたっての平均値を取得する。別の例では、デルタシグマ変調器３０６は、１対のデルタシグマ変調器を含む。第１のデルタシグマ変調器は、解像度情報を完全に保ちながらマルチビット周波数情報をより少ない数のビットに変換する。第２のデルタシグマ変調器は、周波数信号を累算することによって周波数情報を位相情報へと変換する。

周波数トラッキング回路２１２は、制御回路３１８を含む。制御回路３１８は、位相検出器３１６、注入ゲート動作制御回路３１２、デジタルアキュムレータ３１４（ＡＣＣ）、デジタルアキュムレータ３１０（ＡＣＣ）、およびデマルチプレクサ３２０を含む。ＤＬＬ２０４は、ＤＣＤＬ３０８、位相検出器３１６、およびデジタルアキュムレータ３１４（点線のＤＬＬ経路により示される）を含む。ＤＣＤＬ３０８は、ＤＣＤＬ３０２とパルス生成器２０６との間に結合される。ＤＣＤＬ３０８の入力はＤＣＤＬ３０２の出力に結合される。ＤＣＤＬ３０８の別の入力はデジタルアキュムレータ３１４の出力に結合される。ＤＣＤＬ３０８の出力は、パルス生成器２０６の入力に結合される。ＤＣＤＬ３０８は、出力として、ＲＥＦ_ｄｅｌと呼ばれる遅延した基準クロックを提供する。一例では、クロック生成器１５０は、フラクショナル基準生成器２０２の出力と位相検出器３１６の入力との間に結合されるＤＣＤＬ３３０をも含む。ＤＣＤＬ３３０は、公称オフセット遅延をキャンセルするように構成される。

積分制御回路２１０は、デジタルアキュムレータ３１０および位相検出器３１６を含む（点線の積分制御パスによって示される）。デジタルアキュムレータ３１０の出力は、ＤＣＯ２０８の周波数制御入力に結合される。位相検出器３１６の入力は、それぞれ、ＤＣＤＬ３０２およびＤＣＯ２０８の出力に結合される。位相検出器３１６の出力は、デマルチプレクサ３２０の入力およびキャリブレーション回路の入力に結合される。デマルチプレクサ３２０の出力は、それぞれ、デジタルアキュムレータ３１４および３１０の入力に結合される。デマルチプレクサ３２０の制御入力は、注入ゲート動作制御回路３１２の出力に結合される。

動作において、注入ゲート動作制御回路３１２は、ゲート動作制御信号を生成する。ゲート動作制御信号が非アクティブであるとき、パルス生成器２０６により生成されたパルスは、ＤＣＯ２０８の注入ポートに結合される。また、デマルチプレクサ３２０は、位相検出器３１６によって生成された位相誤差信号をデジタルアキュムレータ３１４に結合する。一例では、位相検出器３１６は、サブサンプリングバンバン位相検出器を備える。他のタイプの位相検出器を使用することもできる。一般的に、位相検出器３１６は、出力クロックと基準クロックの位相を比較して位相誤差を決定する。位相誤差信号は、＋１、０、および−１などといった、離散的な単一ビットまたはマルチビット値（たとえば、アップ／ダウン値）を有することができる。ゲート動作信号が非アクティブであるとき、位相誤差がデジタルアキュムレータ３１４を更新し、このことが次いで、ＤＣＤＬ３０８によって適用される遅延を調整して、遅延した基準クロックを作る。ＤＣＤＬ３０８、デジタルアキュムレータ３１４、および位相検出器３１６によって形成されるループは、上で記載されたＤＬＬ２０４として機能する。

ゲート動作制御信号がアクティブであるとき、パルス生成器２０６により生成されたパルスは、ゲート動作され、ＤＣＯ２０８の注入ポートに結合されない。また、デマルチプレクサ３２０は、位相検出器３１６によって生成された位相誤差信号をデジタルアキュムレータ３１０に結合する。位相誤差は、デジタルアキュムレータ３１０を更新し、このことが次いで、ＤＣＯ２０８の周波数を調整する。ＤＣＯ２０８、デジタルアキュムレータ３１０、および位相検出器３１６によって形成されるループは、積分周波数制御を可能にする。

図４は、ベースクロック生成器２０５の一例を示すブロック図である。ベースクロック生成器２０５は、マルチプレクサ４０４および内部クロック生成器４０２を含む。マルチプレクサ４０４の入力は、外部基準クロックおよび内部クロック生成器４０２によって生成される内部基準クロックを受け取るように結合される。内部クロック生成器４０２は、外部基準クロックを受け取るように結合される入力、およびマルチプレクサ４０４の入力に結合される出力を含むことができる。内部クロック生成器４０２は、外部基準クロックに基づいて基準クロックを生成する。マルチプレクサ４０４の制御入力は、ベースクロック選択信号を受け取る。マルチプレクサ４０４の出力は、ベースクロックを提供する。外部クロックがきれいな場合、外部クロックをベースクロックとして使用することができる。そうでない場合、内部クロックを使用することができる。ベースクロックは、外部制御ロジック２１６などといった、外部制御回路によって選択することができる。一例では、内部クロック生成器４０２は、分割器に結合されるＰＬＬまたは乗算ＤＬＬ（ＭＤＬＬ）を含むことができる。

図５は、一例にしたがった出力クロックを生成する方法５００を示す流れ図である。方法５００は、本明細書で記載されるクロック生成器１５０により実施することができる。方法５００のステップは、説明する目的のためだけに、順に示される。方法５００の実際のステップ／機能は、クロック生成器１５０のハードウェアによって並行して実施される。

ステップ５０２において、外部クロック回路がベース基準クロックを選択する。ステップ５０４において、フラクショナル基準生成器２０２が、ベース基準クロックから基準クロックを生成する。特にステップ５０６において、デルタシグマ変調器３０６が制御信号を生成する。ステップ５０８において、ＤＣＤＬ３０８がベース基準クロックを遅延させる。ステップ５１０において、キャリブレーション回路３０４が、制御信号および位相誤差信号に基づいて遅延を調整する。

ステップ５１２において、ＤＣＤＬ３０８は、デジタルアキュムレータ３１４によって提供される雑音抑制コードに基づいて基準クロックを遅延させる。ステップ５１４において、パルス生成器２０６は、遅延した基準クロックに基づいて注入パルスを生成する。ステップ５１６において、ＤＣＯ２０８は、注入パルスおよびデジタルアキュムレータ３１０からのトラッキングコードに基づいて出力クロックを生成する。

ステップ５１８において、位相検出器３１６が、出力クロックと基準クロックを比較して、位相誤差信号を生成する。ステップ５２０において、位相誤差信号を使用して、トラッキングおよび雑音抑制コードを生成する。特にステップ５２２において、注入ゲート動作制御回路３１２がゲート動作制御信号を生成する。ステップ５２４において、デマルチプレクサ３２０が位相誤差信号を選択的に結合して、ゲート動作制御信号に基づいてコードを更新する。

一例では、クロック生成回路を提供することができる。クロック生成回路は、ベース基準クロックおよび位相誤差信号に応じて基準クロックを生成するように構成されるフラクショナル基準生成器であって、基準クロックが、ベース基準クロックの周波数の有理数倍である周波数を有するフラクショナル基準生成器と、第１の制御コードに基づいて基準クロックを遅延させるように構成されるデジタル制御遅延線（ＤＣＤＬ）と、遅延した基準クロックに基づいてパルスを生成するように構成されるパルス生成器と、パルスを受け取るようにパルス生成器に結合される注入入力を含むデジタル制御発振器（ＤＣＯ）であって、パルスおよび第２の制御コードに基づいて出力クロックを生成するように構成されるＤＣＯと、出力クロックと基準クロックの位相を比較して位相誤差信号を生成するように構成される位相検出器と、位相誤差信号に基づいて第１および第２の制御コードを生成するように構成される制御回路とを含むことができる。

いくつかのそのようなクロック生成回路では、制御ロジックは、パルス生成器がゲート動作速度で周期的にパルスをゲートするように制御するようにさらに構成することができる。

いくつかのそのようなクロック生成回路では、ＤＣＤＬが第１のＤＣＤＬであってよく、フラクショナル基準生成器が、第３の制御コードに基づいて少なくとも１つの制御信号を生成するように構成される少なくとも１つのデルタシグマ変調器と、ベース基準クロックを遅延させて基準クロックを生成するように構成される第２のＤＣＤＬと、少なくとも１つの制御信号および位相誤差信号に基づいて第２のＤＣＤＬの遅延を調整するように構成されるキャリブレーション回路とを含むことができる。

いくつかのそのようなクロック生成回路では、有理数倍は、非整数倍であってよい。

いくつかのそのようなクロック生成回路では、制御回路は、位相誤差信号に基づいて第１の制御コードを生成するように構成される第１のデジタルアキュムレータと、位相誤差信号に基づいて第２の制御コードを生成するように構成される第２のデジタルアキュムレータとを含むことができる。

いくつかのそのようなクロック生成回路では、制御回路は、ゲート制御信号を生成するように構成されるゲート制御回路であって、ゲート制御信号がパルス生成器に結合されるゲート制御回路と、ゲート制御信号に基づいて、位相誤差信号を第１のデジタルアキュムレータまたは第２のデジタルアキュムレータのいずれかに選択的に結合するように構成されるデマルチプレクサとをさらに含むことができる。

いくつかのそのようなクロック生成器は、選択信号に基づいて、ベース基準クロックとして、外部基準クロックまたは内部基準クロックのいずれかを選択するように構成されるマルチプレクサをさらに含むことができる。

別の例では、別のクロック生成器を提供することができる。そのようなクロック生成器は、ベース基準クロックを受け取るように構成される第１の入力、周波数制御コードを受け取るように構成される第２の入力、第３の入力、および基準クロックを提供するように構成される出力を有するフラクショナル基準生成器と、フラクショナル基準生成器の出力に結合される第１の入力、第２の入力、および出力を有するデジタル制御遅延線（ＤＣＤＬ）と、ＤＣＤＬの出力に結合される第１の入力、第２の入力、および出力を有するパルス生成器と、パルス生成器の出力に結合される第１の入力、第２の入力、および出力クロックを提供するように構成される出力を有するデジタル制御発振器（ＤＣＯ）と、ＤＣＯの出力に結合される第１の入力、フラクショナル基準生成器の出力に結合される第２の入力、および基準周波数生成器の第３の入力に結合される出力を有する位相検出器と、位相検出器の出力に結合される第１の入力、ＤＣＤＬの第２の入力に結合される第１の出力、パルス生成器の第２の入力に結合される第２の出力、ＤＣＯの第２の入力に結合される第３の出力を有する制御回路とを含むことができる。

そのようなクロック生成器では、ＤＣＤＬが第１のＤＣＤＬであってよく、フラクショナル基準生成器が、各々が入力および出力を有する少なくとも１つのデルタシグマ変調器であって、各デルタシグマ変調器の入力がフラクショナル基準生成器の第２の入力である少なくとも１つのデルタシグマ変調器と、各デルタシグマ変調器の出力に結合される第１の入力、第２の入力、および出力を有するキャリブレーション回路であって、キャリブレーション回路の第２の入力がフラクショナル基準生成器の第３の入力であるキャリブレーション回路と、第１の入力、キャリブレーション回路の出力に結合される第２の入力、および出力を有する第２のＤＣＤＬであって、第２のＤＣＤＬの第１の入力がフラクショナル基準生成器の第１の入力であり、第２のＤＣＤＬの出力がフラクショナル基準生成器の出力である第２のＤＣＤＬとを含むことができる。

そのようなクロック生成器では、制御回路は、入力および出力を有する第１のデジタルアキュムレータであって、第１のデジタルアキュムレータの出力が制御回路の第１の出力である第１のデジタルアキュムレータと、入力および出力を有する第２のデジタルアキュムレータであって、第２のデジタルアキュムレータの出力が制御回路の第３の出力である第２のデジタルアキュムレータとを含むことができる。

そのようなクロック生成器では、制御回路は、制御回路の第２の出力である出力を有するゲート制御回路をさらに含むことができる。

そのようなクロック生成器では、制御回路は、位相検出器の出力に結合される第１の入力、ゲート制御回路の出力に結合される第２の入力、第１のデジタルアキュムレータの入力に結合される第１の出力、および第２のデジタルアキュムレータの入力に結合される第２の出力を有するデマルチプレクサをさらに含むことができる。

いくつかのそのようなクロック生成器は、外部基準クロックを受け取るように構成される第１の入力、内部基準クロックを受け取るように構成される第２の入力、選択信号を受け取るように構成される第３の入力、およびフラクショナル基準生成器の第１の入力に結合されてベース基準クロックを提供する出力を有するマルチプレクサをさらに含むことができる。

そのようなクロック生成器では、位相検出器が、サブサンプリングバンバン位相検出器を含むことができる。

別の例では、出力クロックを生成する方法を提供することができる。出力クロックを生成するそのような方法は、ベース基準クロックおよび位相誤差に応じて基準クロックを生成することであって、基準クロックが、ベース基準クロックの周波数の有理数倍である周波数を有することと、第１の制御コードに基づいて基準クロックを遅延させることと、遅延した基準クロックに基づいてパルスを生成することと、第２の制御コードおよびパルスに基づいて出力クロックを生成することと、出力クロックと基準クロックの位相を比較して位相誤差信号を生成することと、位相誤差信号に基づいて第１および第２の制御コードを生成することとを含むことができる。

そのような方法は、ゲート動作速度で周期的にパルスをゲートすることをさらに含むことができる。

いくつかのそのような方法では、基準クロックを生成するステップが、第３の制御コードに基づいて少なくとも１つのデルタシグマ変調器を使用して少なくとも１つの制御信号を生成することと、ベース基準クロックを遅延させて基準クロックを生成することと、少なくとも１つの制御信号および位相誤差信号に基づいて第２のＤＣＤＬの遅延を調整することとを含むことができる。

いくつかのそのような方法では、第１および第２の制御コードを生成するステップが、位相誤差信号に基づいて第１の制御コードを生成することと、位相誤差信号に基づいて第２の制御コードを生成することとを含むことができる。

いくつかのそのような方法では、第１および第２の制御コードを生成するステップが、ゲート制御信号を生成してゲート動作速度でパルスをゲートすることと、ゲート制御信号に基づいて第１の制御コードまたは第２の制御コードを選択的に更新することとをさらに含むことができる。

いくつかのそのような方法では、選択信号に基づいてベース基準クロックとして外部基準クロックまたは内部基準クロックのいずれかを選択することをさらに含むことができる。

上記は特定の例に関するが、その基本的な範囲から逸脱することなく、他の例およびさらなる例を考案することができ、その範囲は、以下の請求項によって規定される。

Claims (13)

1. ベース基準クロックおよび位相誤差信号に応じて基準クロックを生成するように構成されるフラクショナル基準生成器であって、前記基準クロックが、前記ベース基準クロックの周波数の有理数倍である周波数を有するフラクショナル基準生成器と、
   第１の制御コードに基づいて前記基準クロックを遅延させるように構成されるデジタル制御遅延線（ＤＣＤＬ）と、
   前記遅延した基準クロックに基づいてパルスを生成するように構成されるパルス生成器と、
   前記パルスを受け取るように前記パルス生成器に結合される注入入力を含むデジタル制御発振器（ＤＣＯ）であって、前記パルスおよび第２の制御コードに基づいて出力クロックを生成するように構成されるＤＣＯと、
   前記出力クロックと前記基準クロックの位相を比較して前記位相誤差信号を生成するように構成される位相検出器と、
   前記位相誤差信号に基づいて前記第１および第２の制御コードを生成するように構成される制御回路と
   を備える、クロック生成回路。
2. 前記パルス生成器がゲート動作速度で周期的に前記パルスをゲートするように制御するように制御ロジックがさらに構成される、請求項１に記載のクロック生成回路。
3. 前記ＤＣＤＬが第１のＤＣＤＬであり、前記フラクショナル基準生成器が、
   第３の制御コードに基づいて少なくとも１つの制御信号を生成するように構成される少なくとも１つのデルタシグマ変調器と、
   前記ベース基準クロックを遅延させて前記基準クロックを生成するように構成される第２のＤＣＤＬと、
   前記少なくとも１つの制御信号および前記位相誤差信号に基づいて前記第２のＤＣＤＬの前記遅延を調整するように構成されるキャリブレーション回路と
   を備える、請求項１に記載のクロック生成回路。
4. 前記有理数倍が非整数倍である、請求項１に記載のクロック生成器。
5. 前記制御回路が、
   前記位相誤差信号に基づいて前記第１の制御コードを生成するように構成される第１のデジタルアキュムレータと、
   前記位相誤差信号に基づいて前記第２の制御コードを生成するように構成される第２のデジタルアキュムレータと
   を備える、請求項１に記載のクロック生成器。
6. 前記制御回路が、
   ゲート制御信号を生成するように構成されるゲート制御回路であって、前記ゲート制御信号が前記パルス生成器に結合されるゲート制御回路と、
   前記ゲート制御信号に基づいて、前記位相誤差信号を前記第１のデジタルアキュムレータまたは前記第２のデジタルアキュムレータのいずれかに選択的に結合するように構成されるデマルチプレクサと
   をさらに備える、請求項５に記載のクロック生成器。
7. 選択信号に基づいて前記ベース基準クロックとして外部基準クロックまたは内部基準クロックのいずれかを選択するように構成されるマルチプレクサをさらに備える、請求項１に記載のクロック生成器。
8. ベース基準クロックおよび位相誤差に応じて基準クロックを生成することであって、前記基準クロックが、前記ベース基準クロックの周波数の有理数倍である周波数を有することと、
   第１の制御コードに基づいて前記基準クロックを遅延させることと、
   前記遅延した基準クロックに基づいてパルスを生成することと、
   第２の制御コードおよび前記パルスに基づいて前記出力クロックを生成することと、
   前記出力クロックと前記基準クロックの位相を比較して前記位相誤差信号を生成することと、
   前記位相誤差信号に基づいて前記第１および第２の制御コードを生成することと
   を含む、出力クロックを生成する方法。
9. ゲート動作速度で周期的に前記パルスをゲートすることをさらに含む、請求項８に記載の方法。
10. 前記基準クロックを生成する前記ステップが、
    第３の制御コードに基づいて少なくとも１つのデルタシグマ変調器を使用して少なくとも１つの制御信号を生成することと、
    前記ベース基準クロックを遅延させて前記基準クロックを生成することと、
    前記少なくとも１つの制御信号および前記位相誤差信号に基づいて前記第２のＤＣＤＬの前記遅延を調整することと
    を含む、請求項８に記載の方法。
11. 前記第１および第２の制御コードを生成する前記ステップが、
    前記位相誤差信号に基づいて前記第１の制御コードを生成することと、
    前記位相誤差信号に基づいて前記第２の制御コードを生成することと
    を含む、請求項８に記載の方法。
12. 前記第１および第２の制御コードを生成する前記ステップが、
    ゲート制御信号を生成してゲート動作速度で前記パルスをゲートすることと、
    前記ゲート制御信号に基づいて前記第１の制御コードまたは前記第２の制御コードを選択的に更新することと
    をさらに含む、請求項１１に記載の方法。
13. 選択信号に基づいて前記ベース基準クロックとして外部基準クロックまたは内部基準クロックのいずれかを選択することをさらに含む、請求項８に記載の方法。

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