JP2019504585A - スケーラブル集積データ変換器 - Google Patents

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Abstract

本発明は、集積データ変換器、特に、電荷に基づく手法を使用する、アナログデジタル変換器（ＡＤＣ）及びデジタルアナログ変換器（ＤＡＣ）に関する。スケーラブルＡＤＣ及びＤＡＣを形成するための増幅器を形成するために使用される相補ペアの電流電界効果トランジスタが開示され、これは、逐次比較型データ変換器（ＡＤＣ及びＤＡＣ）、及びパイプライン型データ変換器（ＡＤＣ及びＤＡＣ）を含む。

Description

関連出願の相互参照
本出願は、２０１５年１２月１７日に出願された米国特許仮出願第６２／２６８，９８３号、及び２０１６年７月２９日に出願されたＰＣＴ国際特許出願第ＰＣＴ／ＵＳ２０１６／０４４７７０号の優先権を主張し、これらの内容は、その全体の参照によって本明細書に組み込まれる。
本発明は、集積データ変換器、特に、電荷に基づく手法を使用する、アナログデジタル変換器及びデジタルアナログ変換器に関する。
新しいミレニアムは、極めて急速なペースで拡張する接続性の需要をもたらす。２０１５年末までに、グローバルネットワーク接続の数は、世界人口の２倍を超えており、２０２０年には３００億個を超えるデバイスが、もののインターネット（つまり「ＩｏＴ」）を形成するクラウドに無線接続されることになると推定される。この新時代を可能にすることは、ここ２０年間にわたって生じたモバイルコンピューティング及び無線通信における革新的な発展である。ムーアの法則によると、高集積及びコスト効果のあるシリコン相補型金属酸化物半導体（ＣＭＯＳ）デバイスの開発は、分厚いアナログデジタル変換器または送受信機等のデジタル及びアナログシステム要素のよりコスト効果のある単一チップソリューションへの組み込みを可能にした。
しかしながら、ここ数年で、デジタル回路は、ほとんど予測された道筋を辿り、ＣＭＯＳ技術のウルトラディープサブミクロン（サブμｍ）のスケーリングから利益を享受している一方、アナログ回路は、同一の傾向に従うことを可能にされておらず、アナログ設計のパラダイムシフトなくしては決して可能にされない可能性がある。アナログ及び無線周波数（つまり「ＲＦ」）設計者は、ウルトラディープサブミクロン特徴サイズのための高性能集積回路（つまり「ＩＣ」）を、低消費電力、コンパクトなフットプリント、及びより高い演算周波数を含む小型化の利益を損なうことなく作製する方法を発見しようと依然として取り組んでいる。実に、アナログ設計の確立された科学を躍進させて、新しいミレニアムのシステムオンチップ（ＳｏＣ）需要を満たすために、パラダイムシフトが必要とされる。
先行技術：
アナログ回路のコア構成ブロックは、増幅器である。別個の構成要素増幅器は、抵抗器、キャパシタ、インダクタ、変圧器、及び非線形要素、並びに様々なタイプのトランジスタを自由に使用する。様々な構成要素間の望ましくない寄生は、通常、無視することができる。しかしながら、集積回路内で増幅器を構築するために、通常のアナログ回路構成要素は、容易に入手可能ではなく、仮にそのような場合、しばしば、これらの回路要素を取得するために特別なＩＣプロセス拡張を採用する。集積回路増幅器上の寄生は、それらの近接性、かつそれらが集積されるシリコンウエハを通して共に結合されていることに起因して、深刻である。ムーアの法則のＩＣプロセスの進歩は、デジタル、マイクロプロセッサ、及びメモリプロセス開発に焦点が向けられている。アナログ構成要素にＩＣプロセスを拡張するために１世代（約１８か月）または２世代を要し、したがって、アナログ機能は、最新のプロセス単一チップシステム上に概して含まれない。これらの「混合モード」ＩＣプロセスは、入手可能性が低く、ベンダ依存的であり、かつより高価であり、さらにパラメトリック変化に非常に影響を受ける。任意のＩＣ上で低密度のアナログ機能を含むためには相当なエンジニアリングを要し、これは、そのＩＣベンダ及びプロセスノードに対して特有になる。アナログ回路が、各プロセスノードのために慎重かつ特異的に設計または配置されるので、このようなアナログ回路は、非常に移植性がない。この制限を見限ることで、アナログ回路設計技術者が不足しており、適切な配置転換なく、ゆっくりと退職している。
演算増幅器（つまりオペアンプ）は、アナログ情報を処理するために必要な基礎的ＩＣアナログ利得ブロックである。オペアンプは、非常に高度に整合したペアのトランジスタを活用して、電圧入力で差動ペアのトランジスタを形成する。整合は、集積回路上で容易に入手可能であるパラメータであるが、要求される整合レベルに近付けるために、多くの他の検討項目の中でも、重心レイアウト、複数大型デバイス、ウェル分離、及び物理レイアウト技術のような、多くの検討項目が使用される。トランジスタの大面積の整合セットがまた、カレントミラー及び負荷デバイスのために使用される。オペアンプは、バイアス用の電流源を必要とする。オペアンプは、振動を防止するために、抵抗器及びキャパシタ（つまりＲＣ）補償ポールをさらに必要とする。抵抗器は、「Ｒ」に対して必要であり、ＲＣ時定数の値は、比較的正確である。抵抗器に対する過大な値は、増幅器を非常に遅く、かつ非常に小さくし、結果として振動をもたらすことになる。一定「バイアス」電流は、消費される電力を付加する。一般に、これらのバイアス電流は、完全な信号演算中に必要とされるピーク電流よりも大きいことを望む。
ＩＣプロセスが縮小される際、閾値電圧は、幾分一定のままである。これは、金属酸化物半導体（つまりＭＯＳ）閾値カットオフ曲線が、ＩＣプロセスの縮小と共には実質的に変化せず、総チップオフ漏洩電流が、完全チップ電源漏洩に影響を及ぼさないように十分に小さく保たなければならないことによる。閾値及び飽和電圧は、電源電圧全体を取り込み、アナログ電圧スイングのための十分な空間を残さない傾向がある。信号スイング電圧のこの欠如に適応するために、オペアンプは、複数のカレントミラーセットを与えられ、それらの設計をさらに複雑化し、一方でより多くの電力を消費し、追加の物理レイアウト面積を使用する。この特許は、電源電圧が１ボルトを遥かに下回って縮小されるときにより良好に動作する増幅器設計を説明する。
従来のＭＯＳ増幅器利得形成は、トランスコンダクタンス（ｇｍ）を駆動する入力電圧であり、これは、入力電圧を出力電流に変換する。この出力電流は、その後、出力負荷を駆動し、これは、通常、高負荷抵抗を確立する目的のための電流源の出力である。この高抵抗負荷は、出力電流を出力電圧に戻すように変換する。等価出力負荷抵抗は、実際には、負荷電流源トランジスタ及び増幅器出力トランジスタの並列の組み合わせである。要求される電圧利得を提供するようにこの等価負荷抵抗を高く保つために、これらの負荷トランジスタは、非常に長くなければならないが、十分な電流を駆動するために、これらのトランジスタはまた、非常に幅が広くなければならず、したがって、非常に大きなトランジスタが必要である。負荷抵抗、増幅器出力は、電圧利得を低下させる追加の並列抵抗であることがまた留意される場合がある。負荷容量が、増幅器の出力抵抗と相互作用し、ＡＣ性能を変更することがまた留意されるべきである。実際に必要とされるものは、まさに反転動作原理であり、本発明は、これに関する。
通常、ＭＯＳ増幅器は、強い反転ＭＯＳトランジスタ二乗測特性による二乗測関係内で演算し、これらは、アナログ回路が必要とする程度に対してあまり十分に定義されていないか、または予測どおりに安定していない。バイポーラトランジスタ演算のような指数測演算は、より高い利得であり、安定的、かつ十分に定義されている。非常に弱い動作条件において、ＭＯＳトランジスタは、指数演算に変換するが、それらは、非常に遅いのであまり有用ではない。さらに、これらの２つの動作モード間の「適度の反転」移行は、アナログＭＯＳ回路の品質を低下させる非線形性を提供する。ＭＯＳトランジスタがその近辺で動作する閾値電圧において、５０％の電流が二乗測であり、残りの５０％が指数である。これは、最新のＭＯＳシミュレーション方程式の閾値電圧の定義である。高速での完全指数ＭＯＳ動作は、予測可能、安定的、かつ十分に定義されている、より高い利得を提供するであろう。この特許は、指数モードで動作する増幅器に関する。
ここで、ＩＣ上でアナログ回路を構築することは、常に問題があった。性能が不十分であるアナログ構成要素周辺のエンジニアリングは、アナログ回路が集積されていたので、アナログＩＣ設計者に対して優先的な目的であった。これは、デジタルマジックをもたらすアルゴリズム開発によるデジタル信号処理の必要性を引き起こした。
今日の現実世界のアナログ回路設計において、信号は、信号処理システムのフロントエンド及びバックエンドの両方で変換されることを依然として必要とする。この必要性は、ディープサブμｍスケールでの障害になっている。
別の問題は、固体増幅器が、その発端から悪名高い非線形であったことであり得る。それらを線形にするために、増加した開ループ利得（最終的に必要とされるレベルより非常に高いレベルを有する）が、閉ループ（フィードバック）の使用を通して実際の回路利得及び線形性を制御するために交換される。閉ループ増幅器は、負のフィードバックを必要とする。ほとんどの増幅器ステージが反転しており、必要な負のフィードバックを提供する。閉ループを有する単一ステージインバータは、安定的である（振動しない）。増加したループ利得は、必要な負のフィードバックを提供するために、常に奇数のステージ（符号が負である）が存在するように、ステージが追加されることを必要とする。単一ステージ増幅器は、本質的に安定的であるが、３つのステージ及び最も明確に５つのステージは、不安定である（それらは、それらがリング発振器であるので、常に振動する）。
次の問題は、合理的な利得帯域幅積を維持しつつ、マルチステージ閉ループ増幅器を適切に補償する方法である。これは、回路ステージがその設計において簡素でなければならないディープサブミクロンスケールで特に困難である。厳格に制限された電源電圧は、従来のアナログ設計手法の使用を妨げる。加えて、アナログ拡張に依存することを回避して、全てデジタル部品を使用して必要なアナログ機能を達成して、歩留まりを改善し、コストを減少させることが望ましい。全てデジタル部品を使用することは、アナログ拡張をまだ有していない、かつそれらを決して有しない可能性がある、プロセスノードでのアナログ機能を可能にする。
もののインターネット、スマートセンサ、及び他のユビキタスデバイス等の入手可能な価格の高容量デバイスのための単一チップ上に集積された、アナログデジタル変換器及びデジタルアナログ変換器を含むが、これらに限定されない、集積データ変換器等の、低コスト／高性能アナログフロントエンドデバイスまたは構成要素に対する長年の必要性が存在する。
本発明は、集積データ変換器、特に、電荷に基づく手法を使用する、アナログデジタル変換器及びデジタルアナログ変換器に関する。本発明は、新規かつ進歩性を有する複合デバイス構造で構築された回路に関し、これは、過飽和ソースチャネル電界効果トランジスタの指数関係の利点を用いる、電荷に基づく手法を可能にし、アナログＣＭＯＳ回路設計に対して使用されるとき、サブスレッショルド様の動作を処理する。本発明は、通常のＣＭＯＳインバータの考案である。それは、全てデジタルナノスケールまたはディープサブμｍＩＣプロセスを使用する、非常に高い、精度、速度、線形性、低ノイズ、及びコンパクトな物理レイアウトを提供する。予期されるデジタルインバータ機能に加えて、アナログ回路の５つの分類である、電圧入力増幅器、電流入力増幅器、カレントミラーとは対照的な電流インバータ、調節可能な遅延回路、及び電圧または電流基準源が例示される。アナログ機能が、デジタルＩＣプロセスで、単一の適度に最適化されたデジタル論理回路セルを使用して実現されることに特に留意されたい。
本発明の一態様によると、スケーラブルな電荷に基づく逐次比較型アナログデジタル変換器を提供する。
本発明の別の態様によると、スケーラブルな電荷に基づく差動逐次比較型アナログデジタル変換器を提供する。
本発明のさらに別の態様によると、スケーラブルな電荷に基づく逐次比較型デジタルアナログ変換器を提供する。
本発明のまたさらなる態様によると、スケーラブルな電荷に基づく差動逐次比較型デジタルアナログ変換器を提供する。
本発明のまたさらなる態様によると、電荷に基づくパイプライン型デジタルアナログ変換器を提供する。
本発明のまたさらなる態様によると、電荷に基づくパイプライン型差動デジタルアナログ変換器を提供する。
本発明のまたさらなる態様によると、電荷に基づくパイプライン型アナログデジタル変換器を提供する。
本発明のまたさらなる態様によると、電荷に基づくパイプライン型差動アナログデジタル変換器を提供する。
本発明の新しい中央チャネル双方向電流ポート（ｉＰｏｒｔ）を有する電流電界効果トランジスタ（つまりｉＦＥＴ）の３次元斜視図を例示する。 可視化されたチャネル電荷分布を有する本発明のｉＦＥＴの断面図を例示する。 本発明の様々なｉＦＥＴの概略図を示す。 本発明の相補ペアのｉＦＥＴ（つまりＣｉＦＥＴ）の概略図を例示する。 本発明の相補ペアのｉＦＥＴ（つまりＣｉＦＥＴ）複合デバイスの物理レイアウト抽象概念を例示する。 ＣｉＦＥＴ複合デバイスの３次元斜視図を示す。 図５または６の区分ＡＡの断面図を例示する。 本発明の３ステージ補償されたＣｉＦＥＴ増幅器（つまりＣｉＡｍｐ）トランジスタの概略図を例示する。 本発明のＣｉＡｍｐ用の記号を例示する。 本発明による、サンプル増幅器及びホールド増幅器を使用する電圧加算能力を含むコンパクトＤＡＣのビットスライス（１／２利得を有する）の概略図を示す。 本発明による、サンプル増幅器及びホールド増幅器を使用する電圧加算能力を含むコンパクトＤＡＣのビットスライス（１／２利得を有する）の概略図を示す。 本発明の逐次比較型デジタルアナログ変換器（ＤＡＣ）の概略図を例示する。 本発明の逐次比較型デジタルアナログ変換器（ＤＡＣ）の概略図を例示する。 本発明の高精度完全差動デジタルアナログ変換器（ＤＡＣ）のビットスライスの好ましい実施形態の概略図を例示する。 本発明の高精度完全差動デジタルアナログ変換器（ＤＡＣ）のビットスライスの好ましい実施形態の概略図を例示する。 本発明の逐次比較型差動ＤＡＣの概略図を例示する。 本発明の逐次比較型差動ＤＡＣの概略図を例示する。 本発明のアナログデジタル変換器（ＡＤＣ）のビットスライスの概略図を例示する。 本発明のアナログデジタル変換器（ＡＤＣ）のビットスライスの概略図を例示する。 本発明の逐次比較型アナログデジタル変換器（ＡＤＣ）の概略図を例示する。 本発明の逐次比較型アナログデジタル変換器（ＡＤＣ）の概略図を例示する。 本発明の差動ＡＤＣのビットスライスの概略図を例示する。 本発明の差動ＡＤＣのビットスライスの概略図を例示する。 本発明の逐次比較型差動ＡＤＣの概略図を例示する。 本発明の逐次比較型差動ＡＤＣの概略図を例示する。 本発明のパイプライン型ＤＡＣの概略図を例示する。 本発明のパイプライン型ＤＡＣの概略図を例示する。 本発明のパイプライン型差動ＤＡＣの概略図を例示する。 本発明のパイプライン型差動ＤＡＣの概略図を例示する。 本発明のパイプライン型ＡＤＣの概略図を例示する。 本発明のパイプライン型ＡＤＣの概略図を例示する。 本発明のパイプライン型差動ＡＤＣの概略図を例示する。 本発明のパイプライン型差動ＡＤＣの概略図を例示する。 ＡＤＣ（図１４ａ及び１４ｂに示されたＡＤＣ）のタイミング図及び出力データの一例を例示する。 差動ＤＡＣ（図１２ａ及び１２ｂに示されたＤＡＣ）のタイミング図及び出力電圧の一例を例示する。 本発明のデータ変換器動作電圧範囲を例示する。 本発明の２相データ変換器の機能図を例示する。
本明細書ではｉＦＥＴと呼ばれるＭＯＳ構造は、文字「ｉ」が電流を指し、「ＦＥＴ」は電界効果トランジスタを指すが、本発明の数個の高性能かつ新規設計を可能にする要素である。本発明は、電界効果トランジスタ（つまりＦＥＴ）チャネル内の中間点への直接接続の追加、及びこれが低飽和電圧で非常に低いインピーダンスを有する双方向電流シンク／ソース中間チャネルを提供する低インピーダンスポート（電流ポート、または本明細書では「ｉＰｏｒｔ」と呼ばれる）であることを実現することに基づき、電源間の中間点の近くで自己バイアスするようにチームとして及び対称的に動作するそれらの相補性質の利点をもたらすように相互接続された反対の「導電性タイプ」（Ｐ型及びＮ型）の相互ｉＦＥＴペアを追加的に接続する。加えて、ｉＦＥＴの第１及び第２のチャネルの相対強度は、本発明のこのような相補ｉＦＥＴ（つまりＣｉＦＥＴ）複合デバイスの利得、速度、静止電流及び入力インピーダンスを適合させるように調節され得る（閾値選択、相対サイズ変更、及びドーピングプロファイル）。
ｉＦＥＴは、そのｉＰｏｒｔと共に、補償問題に対して一般的ではない、かつ予期されない解決策を提供し、次に、産業の予想を超える、他の古い問題に対する新しいまたは代替的な解決策を提供することに続く。「弱反転」内の動作回路の利点は、長く既知であるが、問題も有している。ＣｉＦＥＴは、回路が、優れた速度性能を犠牲にすることなく、「弱反転」で利用可能な高利得及びより広い動的範囲を利用することを可能にする。ＣｉＦＥＴ複合デバイスは、デジタルＩＣホストアナログ機能を生成する通常のアナログＭＯＳＥＴよりも優れた標準アクティブＩＣ利得デバイスを提供する。それは、トレードオフではない。
以下は、ＣｉＦＥＴ基盤回路の一般的ではない態様の一部のリストであり、限定されるものではないが、
・低電源電圧で動作すること、
・高利得、
・極めて線形、
・非常に高速（広い帯域）、
・自己バイアス、
・低ノイズ
・高速復元（ＤＣ）、
・全てデジタル部品及びプロセスを使用すること、
・ｉＰｏｒｔが、抵抗に加わる電圧ではなく電荷に応答すること（本質的に電荷に基づく）、
・ｉＰｏｒｔが、開ループ内の一定利得を含む広い動的範囲を有すること、を含む。
図１及び２を参照すると、本発明の好ましい実施形態による、電流ＦＥＴ（つまりｉＦＥＴ）２００を提供し、これは、基板２６、ソース端子２４、及びドレイン端子２９からなり、基板上２６で、その間に２つのチャネル２３及び２５を画定し、典型的には、第１のチャネル（ソースチャネル２３）が電源（図示せず）に接続され、一方で第２のチャネル（ドレインチャネル２５）が負荷（図示せず）に接続する。基板２６は、Ｎ型またはＰ型である。２つのチャネルである、ソースチャネル２３及びドレインチャネル２５は、それぞれ、図１及び図２に示されるように、ｉＰｏｒｔ制御端子２１で互いに接続され、チャネル２３及び２５は、コモンゲート制御端子２７を共有する。この構成は、ｉＦＥＴ２００が１つを超える制御入力端子を有することを意味する。
ゲート制御端子２７は、従来のＭＯＳＦＥＴ絶縁ゲートのように動作し、その高入力インピーダンス及び特性トランスコンパクタンス（ｇｍ）伝達機能を有する。小信号ＭＯＳＦＥＴトランジスタに対する（ｇｍ）の典型的な値は、各々、トランスコンダクタンスの測定値で１〜３０ミリジーメンス（１ミリジーメンス＝１／１Ｋオーム）である。
ｉＰｏｒｔ制御端子２１は、ソース端子２４に対して低インピーダンスであり、よりバイポーラトランジスタのベータ（β）のように見える伝達関数を有するが、実際にはトランスレジスタンス（つまりｒｍ）、またはより一般に、特に高周波数で、Ｋオームで測定されるトランスインピーダンスであり、出力電圧は、入力電流の結果である。ＣｉＦＥＴのチャネルサイズに応じて、小信号ｉＦＥＴトランジスタ２００に対する典型的な抵抗値（つまりｒｍの値）は、トランスレジスタンスの測定値で１ＫΩ〜４ＭΩである。電圧出力に対する電流入力（トランスインピーダンス）は、大きい信号レベルで１μＡ入力が１００ｍＶの出力をもたらす（つまり１００，０００：１の利得）か、または低ノイズ増幅器（つまりＬＮＡ）内で１ｐＡ入力が１００ナノＶをもたらす（つまり１００，０００：１の利得）（両方が同一回路から結果として生じ、この動的範囲にわたって線形である）断定の基礎となる。
これらの値は、シミュレーションで同一回路を使用する、１ピコアンペア〜１０マイクロアンペアの入力を有する、単一最小サイズのｉＦＥＴに対して依然として当てはまることが示されている。１８０ｎｍのＣＭＯＳ構築物では、ノイズフロアは、約１０ピコアンペアよりも小さい測定値を制限する。ｉＦＥＴは、非常に予想通りの異なる結果を有する、幅に対する長さの異なる比率で構築され得る。
高利得は、最先端設計とは異なる特徴的でないまたは驚くべき結果であるが、図２の高イオン化過飽和モードで動作するｉＦＥＴ２００のソースチャネル２３の「弱反転」特性の結果である。
この過飽和ソースチャネル２３の速度は、チャネル２３に沿ったキャリアの通過時間によって限定されないが、アクティブチャネル内の高濃度のイオン化電荷キャリアのみが、電荷がｉＰｏｒｔ制御端子２１によってチャネル２３に加えられるかまたは除去されるかのいずれかであるときに周囲の電荷を少し押す必要があり、これが、拡散電流をもたらし、これは、ＭＯＳＦＥＴが弱反転で動作されるときに実現される指数関係によって定義される。これは、ゲート制御電圧の二乗測関数である、電荷にチャネルを通過させる電界とは対照的である。本構成において、速度は、同一基礎トランジスタから構築され、かつバイポーラトランジスタのようなより高い利得を有する「弱反転」ステージによって制約されない論理よりも高速である。バイポーラトランジスタと対照的に、制御電流は、ｉＰｏｒｔ制御端子２１の中または外のいずれかに進み、かつｉＰｏｒｔ電流なしで動作することができ、これは、自己バイアス動作点を作成するために有用である。ｉＰｏｒｔのいずれかまたは両方に合計された電流は、トランスレジスタンス（ｒｍ）によって出力電圧を線形に上昇させる。入力抵抗が実質的に一定なので、入力電流は、ノイズフロアから飽和まで線形である、約１００の過度に広い動的範囲にわたって電圧利得に影響を及ぼす等価入力電圧を有する。出力インピーダンスはまた、寄生を有する負荷を効率的に駆動するために低い。
より低いノイズは、自己バイアス動作点によって容易化される。ここで、ドレイン端子２９の電位は、ゲート制御端子２７での電位と同一であり、従来のアナログ回路設計において見られるピンチオフ効果を大幅に低減する。
ｉＦＥＴ２００は、ソースチャネル２３及びドレインチャネル２５にわたるコモンゲート接続によって、ソース端子２４またはソースチャネル２３のゲート制御端子２７（つまりＧＳ）上の予期される電圧よりも高くなる。予期される電圧よりも高い電圧は、非常に厚いかつ深い（低抵抗高イオン化）導電性層の原因であり、キャリアの大部分が、結晶格子の表面内での捕捉を回避することを可能にし、それゆえ、接合型電界効果トランジスタ（つまりｊ−ＦＥＴ）導電性チャネルが表面よりも下に位置する様式に類似して非常に低ノイズである。
トランスレジスタンス（ｒｍ）は、トランスコンダクタンス（ｇｍ）の「双対」である。トランスレジスタンスを探す場合、基準の大部分は、インダクタ及びキャパシタに対するものであり、ｉＦＥＴが、インダクタを合成する際に有用であり得ることを示唆する。
ｉＦＥＴは、以下の方式で機能する。低ノイズ増幅器は、低インピーダンスチャネルを必要とする。低インピーダンスチャネルは、電圧利得において低いが、電流利得において高い。電圧利得を確立するために、電流電圧変換器として動作する、第２のステージが必要とされる。カスケードペアが、このような構成を提供する。カスケードペアに対するバイアス要件は、バイアス問題に対する解決策が見出されない限り、低電圧でのその使用を妨げる。ｉＦＥＴは、相補ペアの自己バイアスを通してこの問題に解決策を提供する。チャネルのインピーダンスは、それを駆動する特定の信号源のインピーダンスに適応するように設計され得る（比率に対する後述のセクションを参照されたい）。
一般にＦＥＴに関して、キャリアは、ゲート電界によって表面に吸引され、低ゲート電圧は、チャネル上で薄い表面層を作成し（導電性が生じる）、一方でより高いゲート電圧は、同様の電荷が押し分けるかまたは分散することによって、より厚い下層を作成する。キャリアの薄層は、不均一表面欠陥によって妨げられ、１／周波数の「ピンク」電気ノイズを結果として生じ、一方でキャリアのより厚い層は、表面下のより滑らかな経路を見出し、したがって、総電気ノイズを低減する。これは、より高いゲート電圧がより低いノイズに変わることを示す。チャネル抵抗はまた、より低く、より低い周波数の平坦な「ホワイト」抵抗ノイズを提供する。
図２を参照すると、ｉＦＥＴ２００内で、ゲート制御端子２７上でゲート電圧Ｖｇによって作成された電界は、キャリアを基板２６から、容量または飽和当たり比較的多数のキャリアを含む導体に半導体材料を変換するソースチャネル２３領域に上昇させ、したがって、あるレベルの導電性を確立する。
ｉＰｏｒｔ制御端子２１内に導入された注入電流Ｉｉｎｊが、ソースチャネル２３にわたって及びその中で拡散電荷を増加させ（容積当たりのキャリア数）、したがって、ソースチャネル２３をさらにより導電的にする。導電率変化は、指数的であり、「弱反転」で見出されるものに類似する。この指数的導電率変化は、ソースチャネル２３に沿った低電圧勾配（ソース端子２４からｉＰｏｒｔ制御端子２１への電圧勾配）によるものである。これは、二乗測電圧駆動電流とは対照的である、拡散駆動電流（指数的）である。
ソースチャネル２３の電荷とゲート電圧２７との間のｉＦＥＴ指数関係は、対数関数の利用を提供し、２つの対数関数の加算は、乗算に等しい。反転真数、または反転指数の演算は、対向する相補ｉＦＥＴチャネルを通してアナログ出力を復元する。このような指数関係は、様々な低ノイズ増幅器用途に使用され得る。指数関係はまた、これらのｉＦＥＴ回路のより広い動的範囲の原因でもある。
再度、図１のソース領域を参照すると、電荷（容積当たりのキャリア数）をｉＰｏｒｔ制御端子２１から除去することは、ソースチャネル２３内の半導体材料の低下した導電性を結果としてもたらす。この点では、ｉＰｏｒｔ制御端子２１〜ソース端子２４の接続は、バイポーラトランジスタのベース領域と同様の様式で動作し（指数的である）、ｉＰｏｒｔ制御端子２１に対するより大きな制御電流が、より大きなデバイス導電性（ｇｍ）をもたらす。
図１のｉＦＥＴ２００のドレインチャネル２５は、従来のＦＥＴとより同様に動作し、つまりドレインチャネル２５の厚さは、ｉＰｏｒｔ制御端子２１の近くで大きくなり（ソースチャネル２３と同一厚さ）、それがドレイン端子２９の周囲のその拡散領域に到達し（ドレインチャネル２５とゲート制御端子２７との間の減少する電圧差が電界を減少させる）、ゲート電圧Ｖｇによって設定されるトランジスタの出力抵抗を確立するようにテーパ状になる。より低いドレイン電圧Ｖｄ（ゲート上で見出される電圧に近い）は、ドレインチャネル出力抵抗を減少させる（ドレイン拡散でのチャネルがより厚い）。より厚い導電性層と共に、このより低いドレインチャネル抵抗は、厚い導電性層によって提供される低インピーダンス駆動部を有するドレイン端子２９での所望されるドレイン電圧を確立するために、より低いノイズ及び高出力駆動能力を結果としてもたらす。
低電圧で動作する、ｉＦＥＴ２００のソース領域２４の周囲の拡散領域は、より低い電圧利得を有するが、低ノイズも有する。より高い電圧で動作する、ドレイン端子２９の周囲の拡散領域は、Ｖｇと同一であるドレイン電圧によって、最小ノイズ寄与を有する所望される電圧利得を提供する。この電圧等価性は、固有のバイアス構築物よって寄与され、以下に説明される。
ｉＰｏｒｔ制御端子に関して、Ｎチャネル及びＰチャネルデバイスの両方の場合において、ｉＰｏｒｔ制御端子のいずれかへの正電流が、関連するドレインチャネルを通って進む等価電流を変位させ、ドレイン（出力）接続を正電圧方向、したがって、両方のｉＰｏｒｔ入力の非反転性質、に動かす。
ｉＰｏｒｔはまた、従来のカレントミラーとは対照的に電流インバータとしても動作する。
単一のｉＦＥＴがそれ自体に対して興味深い特性を有するが、相補ペアのｉＦＥＴ（つまりCｉＦＥＴ）が、よりいっそう有益であることを証明する。負荷デバイスとしての対向する半導体タイプｉＦＥＴを使用して、対向するｉＦＥＴを好都合に提供し、そのバイアスが、それに加えて、ＭＯＳＦＥＴ動作の固有の非線形性のバランスをとる（線形化）利点を有する。例えば、ソースチャネルの過飽和動作の高利得指数特性は、相補負荷の過飽和ソースチャネルの指数特性によって、極めて広い動的範囲にわたって線形化される。
結果として生じる相補デバイス（発展性ＣｉＦＥＴセル）は、ほぼ間違いなく最も高い可能な電力利得帯域幅ＭＯＳＦＥＴ増幅器ステージであり得る。例えば、いずれかのｉＰｏｒｔ内を見ると、過飽和ソースチャネル入力インピーダンスは、比較的低い定数の不変抵抗である。これは、任意の入力電流を小さい入力電圧に変換し、大きい数ｒｍのトランスレジスタンスによって実装される非常に高い電圧利得伝達関数であるように算出する。加えて、過飽和ソースチャネルの部分表面動作は、任意のＭＯＳデバイスに対して最低ノイズで動作することができ得る。ドレインチャネルはまた、低ノイズに対するその表面欠陥の下で最大限に動作する。最終的には、全てが信号対ノイズ比に関する。
図４は、本発明の発展性相補ペアのｉＦＥＴ（つまりＣｉＦＥＴ）の概略図を提示し、図５は、図解の類似物理レイアウト抽象概念を示し、図６は、３次元斜視図、図７は、図５または６の区分ＡＡの断面図を例示する。相補ペアのｉＦＥＴは、アナログ拡張なしで論理構成要素から完全に構築されるが、スケーリング及び移植性を可能にする。利得／帯域幅当たりのフットプリント及び消費電力の両方は、当該技術分野の現在の状態から大幅に低減され、一方で優れたノイズ性能を保持する。
図４を参照すると、相補ペアのｉＦＥＴ（つまりＣｉＦＥＴ）３００は、Ｐ型ｉＦＥＴ（つまりＰｉＦＥＴ）３１０及びＮ型ｉＦＥＴ（つまりＮｉＦＥＴ）３２０を備え、ＰｉＦＥＴ３１０のゲート制御端子３１１及びＮｉＦＥＴ３２０のゲート制御端子３２１の両方に接続され、コモンゲート端子３０１として機能する、入力端子３０１を備える。ＣｉＦＥＴ３００は、電力、電力−及び電力＋を受信し、電力−は、ＮｉＦＥＴ３２０のソース端子３２２に接続され、電力＋は、ＰｉＦＥＴ３１０のソース端子３１２に接続される。ＰｉＦＥＴ３１０及びＮｉＦＥＴ３２０の各々は、注入電流を受信するためのｉＰｏｒｔ制御端子（それぞれ３１３及び３２３）を備える。ＰｉＦＥＴ３１０のドレイン端子３１４及びＮｉＦＥＴ３２０のドレイン端子３２４は、組み合わされて、出力３０２を提供する。
図５は、図４のＰｉＦＥＴ３１０デバイス及びＮｉＦＥＴ３２０デバイスを含む、ＣｉＦＥＴ３００の物理レイアウト抽象概念を示す。
図５を参照すると、ＰｉＦＥＴ３１０及びＮｉＦＥＴ３２０を備えるＣｉＦＥＴ３００が、そこに示されたウェル線ＷＢ’に沿って鏡像のような基板（またはそれぞれ本体Ｂ＋３１５及びＢ−３２５）上に配置され、ＰｉＦＥＴ３１０は、ソース端子Ｓ＋３１２、ドレイン端子Ｄ＋３１４、及びｉＰｏｒｔ制御端子Ｐｉ／拡散領域３１３を備え、ソース端子Ｓ＋３１２とｉＰｏｒｔ制御端子Ｐｉ拡散領域３１３との間のソース＋チャネル３１６、及びドレイン端子Ｄ＋３１４とｉＰｏｒｔ制御端子Ｐｉ拡散領域３１３との間のドレインチャネル３１７を画定する。ＮｉＦＥＴ３２０は、ソース端子Ｓ−３２２、ドレイン端子Ｄ−３２４、及びｉＰｏｒｔ制御端子Ｎｉ／拡散領域３２３を備え、ソース端子Ｓ−３２２とｉＰｏｒｔ制御端子Ｎｉ拡散領域３２３との間のソース−チャネル３２６、及びドレイン端子Ｄ−３２４とｉＰｏｒｔ制御端子Ｎｉ拡散領域３２３との間のドレインチャネル３２７を画定する。ＣｉＦＥＴ３００は、ゲート端子３１１及び３２１を接続するコモンゲート端子３０１をさらに含み、ソース＋チャネル３１６、ドレイン＋チャネル３１７、並びにソース−チャネル３２６及びドレイン−チャネル３２７上を覆う。したがって、かつ効果的に、コモンゲート端子３０１は、チャネル３１６、３１７、３２６、及び３２７に容量結合される。
図６は、図５のＣｉＦＥＴ物理レイアウトの３次元表現であり、図７は、図５または６の区分ＡＡである。見ることができるように、ＣｉＦＥＴ３００は、ウェル線ＷＢと共に接続されたＰｉＦＥＴ３１０及びＮｉＦＥＴ３２０を含む。
図３は、本発明の様々なｉＦＥＴデバイスの概略図を示す。Ｐ型ｉＦＥＴ（ＰｉＦＥＴ）３０ａ及び３０ｂ、並びにＮ型ｉＦＥＴ（ＮｉＦＥＴ）３０ｃ及び３０ｄが示される。ＰｉＦＥＴ３０ａは、ゲート端子３１ａ、ソース端子３２ａ、ドレイン端子３４ａ及びｉＰｏｒｔ（またはＰｉＰｏｒｔ）端子３３ａを含む。ＰｉＦＥＴ３０ｂは、ＰｉＦＥＴを表すさらに別の方式であり、ゲート端子３１ｂ、ソース端子３２ｂ、ドレイン端子３４ｂ及びｉＰｏｒｔ（またはＰｉＰｏｒｔ）端子３３ｂ、及びＮ−本体端子３５ｂを含む。ＮｉＦＥＴ３０ｃは、ゲート端子３１ｃ、ドレイン端子３４ｃ、ソース端子３２ｃ及びｉＰｏｒｔ（またはＮｉＰｏｒｔ）端子３３ｃを含む。ＮｉＦＥＴ３０ｄは、ＮｉＦＥＴを表すさらに別の方式であり、ゲート端子３１ｄ、ドレイン端子３４ｄ、ソース端子３２ｄ及びｉＰｏｒｔ（またはＮｉＰｏｒｔ）端子３３ｄ、及びＰ本体端子３５ｄを含む。
例えば、ＮｉＦＥＴ３０ｃまたは３０ｄは、ドレイン端子３４ｃまたは３４ｄとｉＰｏｒｔ端子（またはＮｉＰｏｒｔ）３３ｃまたは３３ｄとの間により長いソースチャネルを有するＮ型ｉＦＥＴ（つまりＮｉＦＥＴ）を表し、したがって、見ることができるように、ＮｉＰｏｒｔ３３ｃまたは３３ｄは、ドレイン端子３４ｃまたは３４ｄの近くに示される。ＮｉＦＥＴデバイス３０ｃの例示サイズは、ドレインチャネルについて２ＸＷｍｉｎ／Ｌｍｉｎを有し、一方でソースチャネルは、１／４のｉＦＥＴ比に対してＷｍｉｎ／２ＸＬｍｉｎであり得る。このＮｉＦＥＴは、より高い利得使用のためのより高い入力ｉＰｏｒｔ抵抗を可能にすることになり、これは、電圧入力増幅器用途に対して有用である。同様に、ＰｉＦＥＴ３０ａまたは３０ｂは、同様にドレイン端子３４ａまたは３４ｂの近くにＰｉＰｏｒｔ端子３３ａまたは３３ｂを有するように示され、これは、より長いソースチャネルを意味する。
ｉＦＥＴ増幅器は、かなりの高速応答及び高精度のための出力で十分な電流を提供する最小サイズのデバイスで構築され得、相補ｉＦＥＴ増幅器が、機械的故障をもたらす過度に大きい電流を通過させないように配慮が働かせられる必要がある。物理レイアウトは、必要なＤＣ及び過渡電流のための十分な接点及び金属を必要とする。
図８ａは、本発明の好ましい実施形態の３ステージ電圧増幅器（つまりＣｉＡｍｐ）６００を示し、図８ｂは、ＣｉＡｍｐ６００の記号図を示す。ＣｉＡｍｐ６００は、反転入力６０ｉｎ、注入電流ポート＋Ｐｉ ６０ｐｉ及び＋Ｎｉ ６０ｎｉ、出力６０ｏｕｔ、第１の相補ペアのＰｉＦＥＴ Ｑ５１ａ及びＮｉＦＥＴ Ｑ５２ａからなる第１のＣｉＦＥＴ Ｐ５０ａ、第２のペアのＰｉＦＥＴ Ｑ５１ｂ及びＮｉＦＥＴ Ｑ５２ｂからなる第２のＣｉＦＥＴ Ｐ５０ｂ、第３のペアのＰｉＦＥＴ Ｑ５１ｃ及びＮｉＦＥＴ Ｑ５２ｃからなる第３のＣｉＦＥＴ Ｐ５０ｃを含み、これらは、直列に接続され、後続ペアの入力が、そこに示されるように前のペアの出力から供給される。マルチステージ増幅器６００の入力６０ｉｎは、第１のＣｉＦＥＴ Ｐ５０ａ、ＰｉＦＥＴ Ｑ５１ａ及びＮｉＦＥＴ Ｑ５２ａの入力３０１ａに接続され、次いで、これらは、そのゲートポートに接続され、第１のペアのＰｉＦＥＴ Ｑ５１ａ及びＮｉＦＥＴ Ｑ５２ａからのドレインは、第１のＣｉＦＥＴ Ｐ５０ａの出力３０２ａを形成し、これは、第２のＣｉＦＥＴ Ｐ５０ｂ、ＰｉＦＥＴ Ｑ５１ｂ及びＮｉＦＥＴ Ｑ５２ｂの入力３０１ｂに接続され、次いで、第２のペアのＰｉＦＥＴ Ｑ５１ｂ及びＮｉＦＥＴ Ｑ５２ｂのドレインは、出力３０２ｂを形成し、これは、次いで、第３のＣＩＦＥＴ Ｐ５１ｃ、相補ペアのＰｉＦＥＴ Ｑ５１ｃ及びＮｉＦＥＴ Ｑ５２ｃの入力３０１ｃに接続される。第３のペアのＰｉＦＥＴ Ｑ５１ｃ及びＮｉＦＥＴ Ｑ５２ｃのドレインは、ＣｉＡｍｐ６００の出力６０ｏｕｔに対する出力３０２ｃとして形成する。ここで、第２のＣｉＦＥＴ Ｐ５０ｂ、ＰｉＦＥＴ Ｑ５１ｂ及びＮｉＦＥＴ Ｑ５２ｂの出力は、ロールオフキャパシタＣ５１及びＣ５２を通して、第１のＣｉＦＥＴＰ５０ａ、ＰｉＦＥＴ Ｑ５１ａ及びＮｉＦＥＴ Ｑ５２ａの注入電流ｉ５１ａ及びｉ５２ａとして接続され得る。
図８の回路は、向上した速度及び改善された安定性のために、「フィードフォワード」ＣｉＦＥＴ Ｐ５０ｄ、ＰｉＦＥＴ Ｑ５１ｄ及びＮｉＦＥＴ Ｑ５２ｄを任意に含み得る。フィードフォワードペアＰ５０ｄのＮｉＦＥＴ Ｑ５１ｄ及びＰｉＦＥＴ Ｑ５２ｄの入力は、増幅器６００の入力６０ｉｎに接続され、フィードフォワードペアＰ５０ｄのＮｉＦＥＴ Ｑ５１ｄ及びＮｉＦＥＴ Ｑ５２ｄの出力３０２ｄは、第３のペアＰ５０ｃのＰｉＦＥＴ Ｑ５１ｃ及びＮｉＦＥＴ Ｑ５２ｃの出力３０２ｃと結合される。
第３のペアＰ５０ｃのＰｉＦＥＴ Ｑ５１ｃ及びＮｉＦＥＴ Ｑ５２ｃは、機能的な高利得のための必要な符号反転、閉ループ増幅器を提供する。加えて、ＰｉＦＥＴ Ｑ５１ｄ及びＮｉＦＥＴ Ｑ５１ｄを含む「フィードフォワード」回路Ｐ５０ｄは、出力（より低い利得を有する）上で早期の運動を提供するが、一方で第１の３つのＣｉＦＥＴステージは、より正確な出力信号（より高い利得を有する）を後から提供する。
回路構成の初期検査に際して、トランジスタまたはＰｉＦＥＴ Ｑ５１ｃ及びＮｉＦＥＴ Ｑ５２ｃが、トランジスタまたはＰｉＦＥＴ Ｑ５１ｄ及びＮｉＦＥＴ Ｑ５２ｄと競合すると思われる。しかしながら、両方の経路に対する最終出力電圧の行先は、より長い（後者の）経路に対してより高い正確性を有することを除いて同一である。
ほとんど入力ステージは、通常のＭＯＳＦＥＴで実現され得るが、しかしながら、全ての段階についてｉＦＥＴを用いるとき、著しい利得及びバイアス点整合の利点が存在する。
フィードフォワードペアＰ５０ｄを有する図８において、結果は、３ステージの補償された高利得増幅器であり、向上した速度のための「フィードフォワード」を有し、安定性のための優位に遅いステージＱ５１ｂ及びＱ５２ｂを有する。
ステージがその最大利得点で動作するように自己バイアスされるので、この構成は、任意のアナログプロセス拡張を用いることなく、周囲のデジタル隣接物の論理遷移時間を超える速度で動作する。
回路全体は、小さいサイズのデバイスで構築され、そのため、フットプリントが意外に小さく、物理回路レイアウト寄生が最小化され、速度が大きく向上し、かつ電力消費が先行技術と比較して極めて小さい。
図２４は、本発明による、２相データ変換器２０００の機能図またはアーキテクチャ図を示す。データ変換器２０００は、「設定」相２０００ａ及び「有効化」相２０００ｂを含む、制御信号の２つの相の間で動作する。データ変換器２０００は、容量スタック２０１０、オフセットキャパシタスタック２０１１、及び反転増幅器２０１２を備える。容量スタック２０１０は、複数のフライングキャパシタまたはサンプリングキャパシタを含み、オフセットキャパシタスタック２０１１はまた、一組のオフセットキャパシタを含む。容量スタック２０１０、オフセットキャパシタスタック２０１１は、以下にさらに説明されるように、制御信号の相に従って異なって構成される。
「設定」相２０００ａの間、容量スタック２０１０は、残留入力２０００ｉｎ＋及び２０００ｉｎ−（またはその間の入力電圧）をサンプリングして蓄積するように構成され、それは、反転増幅器２０１２に、その出力をその入力に戻すように供給することによって自己バイアスさせ、オフセットキャパシタスタック２０１１に、基準電圧２０００Ｒｅｆと反転増幅器２０１２の自己バイアス電圧との間の差動電圧をサンプリングして蓄積させ、かつアナログ接地２０００と反転増幅器２０１２の自己バイアス電圧との間の差動電圧をサンプリングして蓄積させる。
「有効化」相２０００ｂの間、容量スタック２０１０は、オフセットキャパシタスタック２０１１に対するサンプリングされた／蓄積された残留入力電圧の整数乗算または除算を提供して、反転増幅器２０１２で結果として生じる出力電圧２０００ｏｕｔを生成するためにデータビット２０００ｄａｔａのデータ値に応じて、基準電圧２０００Ｒｅｆと反転増幅器２０１２の自己バイアス電圧との間の差動電圧、またはアナログ接地２０００と反転増幅器２０１２の自己バイアス電圧との間の差動電圧のいずれかを加算またはそこから減算し、出力２０００ｏｕｔを容量スタック２０１０にフィードバックするように異なって構成される。
容量スタック２０１０が、制御クロックの両方の動作相２０００ａ及び２０００ｂ上でデータ変換器の残りの部分からそのアナログ入力信号２０００ｉｎ＋、２０００ｉｎ−を常に分離することに留意されたい。これは、ステージ毎に入力とデータ変換器の残りの部分との間の双方向分離を提供する。また、容量スタック２０１０をデータ変換器の残りの部分から分離することが、図２４に図解されるように、入力信号がダイオードまでの電源線のいずれかを超えることを可能にすることに留意されたい。入力電圧が「サンプル」相２０００ａでの電圧入力から「有効化」相２０００ｂでの内部増幅器回路に移されるとき、入力電圧の大きさのみが使用される。増幅器は、入力電圧の絶対値を認識することはないが、データ変換器の入力端子間の電圧差のみを認識する。
２つの相のデータ変換器２０００のこのアーキテクチャは、以下に示されるように、様々なデジタル対アナログ及びアナログ対デジタルを構築するための基礎的な構成ブロックである。
図９ａは、本発明による、サンプル増幅器及びホールド増幅器を使用する電圧加算能力を含むコンパクトＤＡＣのビットスライス（１／２利得を有する）９００の概略図を示す。
回路９００は、ＣｉＡｍｐ６００ａ（図８ａ及び８ｂに示されるものと同様）、電圧入力９０ｉｎ、第１の基準９０Ｒｅｆ、第２の基準またはアナログ接地９０Ａｇｎｄ、制御クロック９０ＣＬＫ及び電圧出力６０ｏｕｔを含む。回路９００は、２つのフライングキャパシタである、第１のフライングキャパシタ９０ｆｃ１及び第２のフライングキャパシタ９０ｆｃ２と、２つのオフセットキャパシタである、第１のオフセットキャパシタ９０ｏｃ１及び第２のオフセットキャパシタ９０ｏｃ２と、を備える。キャパシタの各々は、第１の端子及び第２の端子を有する。第１及び第２のオフセットキャパシタ９０ｏｃ１及び９０ｏｃ２の第２の端子は、ＣｉＡｍｐ６００ａの入力６０ａｉｎに接続される。回路９００は、複数のスイッチをさらに含み、これらは、「設定」及び「有効化」相を繰り返し交互に切り換える制御信号／クロック９０ＣＬＫによって動作可能であり、制御クロック９０ＣＬＫの「設定」相の間に閉じる、「設定」スイッチ９０ｓｓ１、９０ｓｓ２、９０ｓｓ３、９０ｓｓ４、９０ｓｓ５及び９０ｓｓ６と、制御クロック９０ＣＬＫの「有効化」相の間に閉じる、「有効化」スイッチ９０ｅｓ１、９０ｅｓ２、９０ｅｓ３、及び９０ｅｓ４と、を含む。
ＤＡＣ９００のステップサイズは、図２３に示されるように基準９０Ｒｅｆとアナログ接地９０Ａｇｎｄとの間の電圧差によって表され、ＤＡＣ及びＡＤＣの両方についての入力、出力、バイアス点、基準、飽和、及び線形動的範囲を含むデータ変換器動作電圧を抽象的に相互に関連付ける。プロットの中心は、アナログゼロ入力動作点（またはＣｉＡｍｐのアナログゼロ入力動作点）である自己バイアス点である。ｘ軸は、ＣｉＡｍｐ入力が継続的に改善に取り組む、自己バイアス動作点電圧からの増幅器入力電圧の±偏差を表し、入力での電源電圧を表すｘ軸極値を含む。
Ｙ軸は、データ変換器入力及び出力電圧を表し、出力電圧は、自己バイアス点を通して「アナログ仮想接地」中心線から始まる数個の異なる領域に分割される。伝達曲線が、中心バイアス点を通る非常に急な傾斜を有する直線であり（非常に高い、かつ線形増加の出力／入力電圧ゲインを表す）、「−基準」水平線と「＋基準」水平線との間で線形のままであることが見られ得る。例示的な傾斜は、使用されるＣｉ増幅器に対して１億の電圧利得を表し得る。これは、変換プロセスのコアが動作しなければならない高分解能変換ステップを容易にする線形伝達領域である。この線形領域は、典型的には、電源電圧の半分強を包含する。それは、高ゲインの伝達関数の傾斜に類似しているが、より急勾配である。図８ａのＣｉＡｍｐの第１の２つのステージは、この自己バイアス点に近接して常に動作し、それらは、最大利得で動作する。それは、最適な自己バイアス点の少し外側で動作し、かつ出力が図２３のＶｓｓ及びＶｄｄで水平線である母線に到達するように少し低い大きな信号利得を有し得るＣｉＡｍｐの出力ステージである。増幅器電圧利得は、増幅器出力が変換プロセスのいずれか１つのステップでその目標電圧に到達することにどの程度近づくか判定する。例えば、１ボルトの目標を有する１００万の増幅器利得は、その自己バイアス電圧から１マイクロボルトだけ低い増幅器入力を置換し、自己バイアス電圧は、同一の１マイクロボルトによってその目標に到達しない増幅器出力を結果として生じる。そのため、内部データ変換器ステージ動作のために増幅器が線形領域で動作することを維持することは、図２３に図示するように重要である。
ＡＤＣ用途に対して、アナログ入力は、「設定」クロック相の間、その並列入力キャパシタ上にサンプリングされる。スイッチが、増幅器ではなく、サンプル相でのみ使用されるので、アナログ入力電圧は、保護ダイオードまたはスイッチ本体／ウェルダイオードをフォワードバイアスすることによって限定されるように、母線の外側で動作し得る。これらの拡張された電圧レベルは、ｙ軸目盛上にダイオード目盛指示を含む図２３のプロットの最下位及び最上位である。最も左の垂直矢印は、ＡＤＣ最大入力電圧範囲を示す。最も右の垂直矢印は、達成可能な最大ＤＡＣ出力電圧を示す。他の垂直矢印は、選択された線形動的動作範囲を示す。図８ａ及び８ｂのＣｉＡｍｐ増幅器は、３つの利得ステージＰ５０ａ、Ｐ５０ｂ、及びＰ５０ｃを有し、これは、通常十分であるが、図４、５、６、及び７に示されるように追加ペアのＣｉＦＥＴステージが、電圧利得を増加させるために必要とされる場合、利得を増加させるために第２のＰ５０ｂと第３のＰ５０ｃとの間に加えられ得る（図示せず）。過度に利得を追加することは、追加のロールオフキャパシタを必要とし、したがって、単一利得安定性を維持するために増幅器を遅くする。
バイポーラ動作について、±アナログ信号スイングは、アナログ仮想接地に関し、ユニポーラ動作について、アナログゼロは、＋基準電圧でその最大値を有する−基準電圧である。
全てのアナログ電圧は、アナログ接地９０Ａｇｎｄに参照され、これは、図２３に示されるように、電源電圧の中間点近くに最適に位置する。この自己バイアス電圧は、ＣｉＦＥＴ構造内でＮｉＦＥＴ強度に対する相対ＰｉＦＥＴ強度（図５のより広いＰチャネルトランジスタ３１６及び３１７）を増加させることによって粗く設定される。基準９０Ｒｅｆに対する動作可能電圧は、信号対ノイズ比が許容し得る程度に低い電圧から、仮想アナログ接地９０Ａｇｎｄから最も近い電源電圧までの電圧差の約８０％までの範囲になる。好ましくは、基準９０Ｒｅｆでの電圧は、図２３に示されるように、仮想アナログ接地９０Ａｇｎｄと最も近い電源電圧とのこの電圧差の約７５％であり、これは、視覚化のためのバイアスＣｉＦＥＴ伝達プロット上にある。これは、電源の約１／２の内部データ変換器電圧スイングを残す。
データ変換器動作電圧は、ユニポーラまたはバイポーラのいずれかとして処理され得るが、個々のデータ変換器スライスは、そのアナログ電圧がアナログ接地Ａｇｎｄ ９０Ａｇｎｄに参照され、かつそれに対して対称的にスイングするという点で、バイポーラ変換器として内部的に動作し、アナログ接地Ａｇｎｄ ９０Ａｇｎｄは、自己バイアスＣｉＦＥＴがそのゲート入力に接続されたそのドレイン出力を有することによって、電源電圧の中点の近くに位置付けられる。動作内部動的範囲は、Ａｇｎｄ中間点電圧から、中央目盛のアナログ接地Ａｇｎｄよりも上または下のＲｅｆ ９０Ｒｅｆ電圧レベルまで拡張する。ＤＡＣの出力での２倍のサンプル増幅器及びホールド増幅器は、デジタルアナログ変換中に前のＤＡＣ出力電圧を保持しつつ、必要であれば、母線間スイングと同程度まで電圧スイングを拡張するように良く適している。ＤＡＣ用途において、基準電圧９０Ｒｅｆは、それらの論理データビット入力が論理的な１であるときに、個々のスライス変換器ステージ出力に合計され、論理的なゼロに対しては合計されない。
ＡＤＣは、電源線の外側のダイオードまでの比較的広いアナログ入力動的範囲を有し得る。この過剰な電圧スイングは、２、または何らかの他の整数でまず除算され、−Ｒｅｆ〜＋Ｒｅｆ基準電圧差によって画定される、所望されるＡＤＣ動作範囲に下げられ得、Ａｇｎｄ〜中点自己バイアス電圧レベルの周囲でスイングする。ＲｅｆとＡｇｎｄとの差は、ＡＤＣがデジタル化する量子化電圧レベルである。ＡＤＣ用途において、アナログ入力電圧は、アナログ信号がＡｇｎｄよりも上または下であるかどうかを判定するために、中間点Ａｇｎｄ電圧に対してのみ比較される。この電圧は、簡素なインバータに基づく電圧比較器が最良に機能する電圧である。
比較器（図１３ａの参照番号７０５、図１４ｂの参照番号７０５ｂ及び７０５ｃ、図１５ａの参照番号７２５、並びに図１６ｂ及び他の関連するＡＤＣ図の参照番号７２５ｂ及び７２５ｃ）は、当該技術分野で一般に使用される、十分な利得に対して十分に長いインバータチェーンまたはフィードバックデータラッチ比較器のいずれかであり得る。比較器は、図１３ａに示されるＣｉＦＥＴ６００ｉ３、６００ｉ４を使用することにより強化され得、比較器自己バイアス利得、ノイズ、速度特性を改善し、比較器回路は、図１３ａに示されるフィードフォワード７０ｆｆ１及び７０ｆｆ２を使用して、容量性フィードフォワードを通してｉＰｏｒｔ内に入る電荷／電流を高速化する。追加のＣｉＦＥＴ６００ｉ２及び６００ｉ３はまた、全ての比較器高利得トリップ点を同一最高利得電圧動作点に与えることによって比較器精度及び速度を補助し、このため初期化されたＣｉＦＥＴは、同一自己バイアス点から全て開始する。バッファステージ６００ｉ２は、ラッチ６００ｉ３及び６００ｉ４内への少しの利得と共に比較器ラッチ過渡からの分離を提供し得る。スイッチ７０ｅｓ３と７０ｅｓ４との間のタイミングはまた、一対のインバータ遅延によってずらされ、フィードバックから比較器アナログ信号経路内へのラッチ過渡を維持することができる。このＣｉＦＥＴ及びフィードフォワード回路の一例は、図１３ａ、１４ｂ、１５ａ、１６ｂ及び１７ｂのＡＤＣスライスの比較器として含まれる。比較器トリップ電圧が任意の比較動作に対して常に同一なので、個々のデータビット比較は、アナログ比較器電圧入力に関わらず互いに区別不可能であり、したがって、動的範囲誘導誤差を迂回する。誤差に結合された任意のパラメトリックまたは物理的誘導レイアウトは、同一条件下で常に実施され、したがって、最大電源注入ノイズを相殺すると共に寄生的にこれらの誤差のバランスをとる。単一臨界比較器入力電圧の使用は、重要な唯一の電圧レベルとして、比較器を正確に同一に常に動作させ、毎回、同一の決定を結果として生じさせる。使用可能な比較器分解能は、開放回路利得によって画定され、入力信号と干渉するか、またはトリップ点を動かす任意の過渡によって制限される。最上級かつ最高の利得点は、電源電圧の中央に近い自己バイアス点であり、ここでは、利得がそのピークであり、寄生が最良にバランスされている。最適な比較動作は、正確に同一のトリップ電圧を入力電圧に対して常に等しくする。
中点に基づくアナログ信号処理は、ＣｉＦＥＴ利得、帯域幅、スルーレート、対称性、及び他の所望される特性に対して最適であるが、一方でアナログ電圧を電源から遠ざけて、ノイズ注入をバランスさせて適度に緩和する。電源電圧は変化し得るが、中点は、同一の正確な電流が直列に接続された両方の極性のｉＦＥＴトランジスタを通過するときの、個々のｉＦＥＴ動作閾値電圧の合計によって導出される中点のままである。定常状態電流は、相補ｉＦＥＴを除いてどこにも流れない。１つのｉＦＥＴ電流の増加は、ＣｉＦＥＴの組み合わせの相補ｉＦＥＴ電流の正確に同一の増加となる。
ＣｉＦＥＴ増幅器利得ステージは、増幅器出力をその入力に一時的に接続し、かつ自己バイアス電圧をキャパシタ上の電荷として覚えることによって、それ自体の自己バイアス電圧〜中点電圧で好都合にバイアスされる。この自己バイアス電圧は、差動増幅器オフセット定常状態目標と同様、正確な定常状態増幅器電圧目標であるようになる。Ａｇｎｄに対するＣｉＦＥＴ増幅器（ＣｉＡｍｐ）自己バイアス電圧とＲｅｆに対するそれとの瞬時の差は、「設定」制御クロック相の間に２つの差動オフセットキャパシタ上に蓄積され、それは、アナログ計算の直接算入のために蓄積され、アナログ計算は、論理的１または０がデータ変換器スライス内で処理されるときの基準電圧の加算もしくは減算を含むかまたは含まない。複数のオフセット蓄積キャパシタは、比較器トリップ点を同一の最適〜中点電圧に維持しつつ、１つのステージ当たりに処理する複数ビットに対する加算または減算の複数の選択を可能にする。１つのステージまたはフラッシュ変換器当たりの複数ビットは、これらの複数トリップ点によって生成され得る。キャパシタ電圧が変化しないが、各サイクルでリフレッシュのみが行われるので、非常に小さいキャパシタが必要であり、１つ以上のビットスライスステージの実装がフラッシュＡＤＣまたはＤＡＣ変換器として動作することを可能にする。キャパシタは、２ｎによって乗算され、ｎは、整数であるが、比較器及び増幅器は、乗算される必要はない。ラダー電圧は、同一の「設定」及び「有効化」の２つの相のクロッキングを通して生成され、キャパシタバンクを直列及び並列に再接続する。それは単に、制限に対するこれらのデータ変換器キャパシタバンクの拡張である。１０−ビット（１０２４）フラッシュＡＤＣまたはＤＡＣが実用的である。
ＡＤＣにおいて、サンプルキャパシタバンクは、「設定」クロック相の間、そのビットスライス入力電圧から並列に充電され、その後、次いで、直列／並列構成要素に再構成され、かつオフセットキャパシタと直列に接続され、「有効化」クロック相の間、キャパシタ上に保持された電圧のフィードバックチェーンを形成する。「有効化」構成は、それらの正確な電荷を保持するキャパシタのチェーン上で高い直列インピーダンスを維持し、したがって、正確なキャパシタ電圧は、絶対または相対容量値とは独立して維持される。各キャパシタがその正確な電荷を「有効化」クロック相で保持するので、許容誤差の整合を必要としない。増幅器入力は、キャパシタ配列の一端上で高インピーダンスであるが、増幅器出力は、キャパシタ配列の他端上で電圧からビットスライス出力を駆動するために、他端上で低インピーダンスである。これは、精密ＡＤＣが、それらの許容誤差ドリフトから独立してそれらを作製する任意の精密部品なしで作製され、それらの能力に加えて、各「設定」から「有効化」制御クロック相で外部１／ｆノイズをサンプリングすることを意味する。
「設定」から「有効化」までキャパシタ電荷を保存するための１つの例外があり、これは、ＤＡＣビット−スライスデータ変換器用途においてのみであり、必要に応じて、精密または整合された部品を必要とせずに、容易に補正される。直列接続されたＤＡＣ入力サンプルキャパシタは、それらが「有効化」クロック相の間、並列に再接続されるとき、それらの間で再分布されたそれらの電荷を有し、それらが検知可能な強度を有しない場合でさえ、それらを検知可能に整合させる。ビットスライス入力電圧が、ＤＡＣ用途で「サンプル」相の間、一定のままなので、これらのキャパシタは、並列に接続された後、ＤＡＣ入力電圧を再サンプリングして、それらの電圧を再調整することができ、入力電圧を二重サンプリングする効果がある。第１のサンプルは、並列に接続されたキャパシタ間で電荷を再分布する不整合誤差形式を有する。キャパシタが入力電圧を二重サンプリングするとき、電荷再分布誤差は、誤差限界よりも下に低減される。この誤差が有意である唯一の位置は、完全誤差がＤＡＣ出力電圧上昇内に含まれる最後のＭＳＢステージ上である。各々前のステージでこの誤差は、２で除算される。キャパシタ電圧が、二重サンプリング中にほとんど変化しないので、それらは、誤差範囲に落ち着くように整定時定数の数に対する同一長さの整定時間を必要とせず、したがって、この再サンプリングは、論点においてステージを二重クロッキングすることによって「設定」制御クロック期間内で行われ得る。
制御クロック９０ＣＬＫの「設定」位相の間、複数のスイッチ９０ｓｓ１、９０ｓｓ２、９０ｓｓ３、９０ｓｓ４、９０ｓｓ５及び９０ｓｓ６、並びに９０ｅｓ１、９０ｅｓ２、９０ｅｓ３、及び９０ｅｓ４は、第１及び第２のフライングキャパシタ９０ｆｃ１及び９０ｆｃ２を、正電圧入力９０ｉｎとアナログ接地９０Ａｇｎｄとの間でサンプリングされた電圧の入力Ｖｉｎ９０ｉｎ及びアナログ接地９０Ａｇｎｄ（したがって、フライングキャパシタ９０ｆｃ１及び９０ｆｃ２は、直列サンプリングキャパシタ配置に対して整合するキャパシタの程度に対する半分で充電されることになる）と直列に接続させ、したがって、事実上、フライングキャパシタ９０ｆｃ１及び９０ｆｃ２は、入力Ｖｉｎ ９０ｉｎとアナログ接地９０Ａｇｎｄとの間の電圧をサンプリングする。それらは、ＣｉＡｍｐ６００ａを、ＣｉＡｍｐ６００ａの出力６０ａｏｕｔを入力６０ａｉｎにフィードバックすることによって自己バイアスさせて、ＤＡＣ９００が、続く「有効化」制御相の間にそれらの相殺のために外部１／ｆノイズ及びＩＣパラメトリック変化をサンプリングするときのその瞬時動作点を確立する。それらは、アナログ接地９０Ａｇｎｄを、第２のオフセットキャパシタ９０ｏｃ２の第１の端子にさらに接続させ、かつ第１の基準９０Ｒｅｆを、第１のオフセットキャパシタ９０ｏｃ１の第１の端子にさらに接続させる。バイアス電圧とアナログ接地９０Ａｇｎｄとの間の任意の差は、オフセット電圧としてオフセットキャパシタ９０ｏｃ２上で蓄積されることになるが、一方でバイアス電圧及び基準電圧９０Ｒｅｆは、別のオフセット電圧としてオフセットキャパシタ９０ｏｃ１上で蓄積されることになる。
制御クロック９０ＣＬＫの「有効化」相の間、フライングキャパシタ９０ｆｃ１及び９０ｆｃ２上の電荷及びしたがってそれらにわたる電圧は、全てのキャパシタの少なくとも一方側上で高い直列インピーダンスを維持することによって保存され、複数のスイッチ９０ｓｓ１、９０ｓｓ２、９０ｓｓ３、９０ｓｓ４、９０ｓｓ５及び９０ｓｓ６、並びに９０ｅｓ１、９０ｅｓ２、９０ｅｓ３、及び９０ｅｓ４は、第１及び第２のフライングキャパシタ９０ｆｃ１及び９０ｆｃ２を並列に接続することによって、ＣｉＡｍｐ６００ａの入力６０ａｉｎに対する出力６０ａｏｕｔの容量結合接続を引き起こし、第１のオフセットキャパシタ９０ｏｃ１または第２のオフセットキャパシタ９０ｏｃ２のうちのいずれか一方に対して並列に接続された第１及び第２のフライングキャパシタ９０ｆｃ１及び９０ｆｃ２を直列にさらに接続する。特に、ＣｉＡｍｐ６００ａの出力６０ａｏｕｔは、第１及び第２のフライングキャパシタ９０ｆｃ１及び９０ｆｃ２の第１の端子に接続され、ＤＡＣ９００のアナログ出力電圧９０ｏｕｔを形成し、第１及び第２のフライングキャパシタ９０ｆｃ１及び９０ｆｃ２の第２の端子は、第１または第２のオフセットキャパシタ９０ｏｃ１または９０ｏｃ２のうちのいずれか一方の第１の端子に接続され（したがって、直列に）、データ９０Ｄａｔａ上の値に基づいてその上にオフセット電圧を選択的に加算する。したがって、事実上、フライングキャパシタ９０ｆｃ１及び９０ｆｃ２の接続構造のこの再配置は、データ９０Ｄａｔａに応じて、選択されたオフセット電圧（オフセットキャパシタ９０ｏｃ１及び９０ｏｃ２のうちのいずれか一方上の）を選択的に加算することによって、そこにわたってサンプリングされた電圧の整数除算（即ち、／２）を提供する。これに関して、好ましくは、スイッチ９０ｄｓは、２方向スイッチであり、データ線９０Ｄａｔａの値に応じて、第１及び第２のフライングキャパシタ９０ｆｃ１及び９０ｆｃ２の第２の端子を、第１のオフセットキャパシタ９０ｏｃ１の第１の端子または第２のオフセットキャパシタ９０ｏｃ２の第１の端子のうちのいずれかに選択的に接続する。本発明のさらに好ましい実施形態において、２方向スイッチ９０ｄｓによるこのような選択は、データ線９０Ｄａｔａ上のバイナリ入力数、即ち、「０」または「１」のビット値に基づいて作製され得る。例えば、２方向スイッチ９０ｄｓは、データ９０Ｄａｔａデータ上のビット値が「０」であるとき、第２のオフセットキャパシタ９０ｏｃ２に接続するが、一方で２方向スイッチ９０ｄｓは、データ９０Ｄａｔａ上のビット値が「１」であるとき、第１のオフセットキャパシタ９０ｏｃ１に接続する。
結果として生じる出力電圧は、入力でサンプリングされた電圧の半分であるが、しかしながら、任意に、このような利得は、例えば、２つよりも多いフライングキャパシタを有することによって変化され得る。例えば、３分の１（１／３）倍の利得は、追加のフライングキャパシタ（したがって、合計３つのフライングキャパシタ）を加えることによって実現され得る。言い換えると、出力での電利得の大きさは、フライングキャパシタの数に比例する。
図１０ａ及び１０ｂは、本発明のスケーラブル逐次比較型デジタルアナログ変換器（ＤＡＣ）９１０の概略図を例示し、図９ａまたは９ｂに示されるように、２つのビットスライスコンパクトＤＡＣ９００ｂ及び９００ｃを含む。ビットスライスコンパクトＤＡＣ９００ｂ及び９００ｃの２つは、共に直列に接続され、一方でＤＡＣ９００ｃの出力Ｖｏｕｔ ９００ｃｏｕｔは、第１のビットスライスＤＡＣ９００ｂの入力Ｖｉｎ ９００ｂｉｎにフィードバックされる。クロック９１０ＣＬＫは、第１のＤＡＣ９００ｂのクロック９００ｂＣＬＫに直接送られる。クロック９１０ＣＬＫは、インバータ９１０Ｉｎｖによって反転され、第２のビットスライスＤＡＣ９００ｃのクロック９００ｃＣＬＫに送られて、その間で１８０°位相シフト／差を提供する。
ＤＡＣ９１０は、アナログ接地９１０Ａｇｎｄと、基準電圧９１０Ｒｅｆと、データビットストリーム９１０ｄａｔａと、第１のビットスライスＤＡＣ９００ｂ及び第２のビットスライスＤＡＣ９００ｃを含む、ＤＡＣ９１０内の様々な構成要素を制御するための制御信号／クロック９１０ＣＬＫと、を受信する。
ＤＡＣ９１０の変換ステップサイズは、基準電圧９１０Ｒｅｆ及びアナログ接地９１０Ａｇｎｄとの間の電圧差によって表される。基準９１０Ｒｅｆに対する動作可能電圧は、アナログ仮想接地で接地され、その大きさは、信号対ノイズ比が許容し得る程度に低い電圧から、非線形性が有意になる電圧源の約４０％までの範囲になる。キャパシタがどのように使用されるかに応じて、基準電圧は、正または負のいずれかであり得る。好ましくは、基準９１０Ｒｅｆでの電圧は、図２３に示されるように電源電圧の約３０％である（これは、電源電圧の２０％近くでフローティングされたアナログ接地である）。
第１のビットスライスＤＡＣ９００ｂは、ＣｉＡｍｐ６００ｂを含み、２つのフライングキャパシタである、第１のフライングキャパシタ９１ｆｃ１及び第２のフライングキャパシタ９１ｆｃ２と、２つのオフセットキャパシタである、第１のオフセットキャパシタ９１ｏｃ１及び第２のオフセットキャパシタ９１ｏｃ２と、を備え、これらは、上記のようにＣｉＡｍｐ６００ｂの入力６０ｂｉｎに接続される。ＤＡＣ９００ｂは、「設定」及び「有効化」相を繰り返し交互に切り換えられる制御信号／クロック９１０ＣＬＫ／９００ｂＣＬＫを用いて動作可能である複数のスイッチをさらに含み、複数のスイッチは、制御クロック９１０ＣＬＫ／９００ｂＣＬＫの「設定」相の間に閉じる、「設定」スイッチ９１ｓｓ１、９１ｓｓ２、９１ｓｓ３、９１ｓｓ４、９１ｓｓ５及び９１ｓｓ６と、制御クロック９１０ＣＬＫ／９００ｂＣＬＫの「有効化」相の間に閉じる、「有効化」スイッチ９１ｅｓ１、９１ｅｓ２、９１ｅｓ３、及び９１ｅｓ４と、を含む。ＤＡＣ９００ｂは、初期化スイッチ９１ｉｓ１及び９１ｉｓ２をさらに含み、これらは、フライングキャパシタ９１ｆｃ１及び９１ｆｃ２上で働いて、フライングキャパシタ９１ｆｃ１及び９１ｆｃ２の各々の第１及び第２の端子を短絡することによってデータ変換の開始時に「ゼロ」電荷または電圧を保証する。初期化相の間、初期化スイッチ９１ｉｓ１及び９１ｉｓ２（例えば、追加の構成要素（図示せず）を含む）は、最終ＤＡＣ出力電圧に半分のデータ数オフセットを含めるために、フライングキャパシタ９１ｆｃ１及び９１ｆｃ２の第１の端子をアナログ基準９１０Ｒｅｆ、かつフライングキャパシタ９１ｆｃ１及び９１ｆｃ２の第２の端子をアナログ接地９１０Ａｇｎｄに任意に接続し得る。これに関して、フライングキャパシタ９１ｆｃ１及び９１ｆｃ２は、基準９１０Ｒｅｆに接続されることによって初期化され、最終ＤＡＣ出力９１０ｏｕｔ内のハーフステップデータ値オフセットが、意図されるデータ電圧での出力の代わりに意図されるデータ電圧上の量子化ステップ中心を作製する。
第２のビットスライスＤＡＣ９００ｃは、ＣｉＡｍｐ６００ｃを含み、２つのフライングキャパシタである、第１のフライングキャパシタ９２ｆｃ１及び第２のフライングキャパシタ９２ｆｃ２と、２つのオフセットキャパシタである、第１のオフセットキャパシタ９２ｏｃ１及び第２のオフセットキャパシタ９２ｏｃ２と、を備える。キャパシタの各々は、第１の端子及び第２の端子を有する。第１及び第２のオフセットキャパシタ９２ｏｃ１及び９２ｏｃ２の第２の端子は、ＣｉＡｍｐ６００ｃの出力６０ｃｉｎに接続される。ＤＡＣ９００ｃは、「有効化」及び「設定」相を繰り返し交互に切り換える、反転された制御信号／クロック９１０ＣＬＫまたは９００ｃＣＬＫを用いて動作可能である複数のスイッチをさらに含み、複数のスイッチは、制御クロック９１０ＣＬＫの「有効化」相（またはクロック９００ｃＣＬＫの「設定」相）の間に閉じる、「設定」スイッチ９２ｓｓ１、９２ｓｓ２、９２ｓｓ３、９２ｓｓ４、９２ｓｓ５及び９２ｓｓ６と、制御クロック９１０ＣＬＫの「設定」相（またはクロック９００ｃＣＬＫの「有効化」相）の間に閉じる、「有効化」スイッチ９２ｅｓ１、９２ｅｓ２、９２ｅｓ３、及び９２ｅｓ４と、を含む。
ＤＡＣ９１０は、最小有意ビットからのデータを処理し、第１のビットスライスＤＡＣ９００ｂは、最小有意ビットから奇数ビットを処理し、第２のビットスライスＤＡＣ９００ｃは、第２の最小有意ビットである、偶数ビットを処理する。
ＤＡＣ９１０は、まず初期化相を通って進み、初期化スイッチ９１ｉｓ１及び９１ｉｓ２が、フライングキャパシタ９１ｆｃ１及び９１ｆｃ２を放電させるかまたは「ゼロ」電圧にする。制御クロック９１０ＣＬＫは、その後、第１のビットスライス９００ｂでデータ９１０ｄａｔａから奇数ビットデータ９１０ｏｄを通ってデータの第１の最小有意ビット（または第１の奇数ビット）を処理するための反対側の「有効化」相に進む。
制御クロック９１０ＣＬＫ／９００ｂＣＬＫの第１の「設定」相の間、設定スイッチの１つ、即ち９１ｓｓ１は、Ｖｏｕｔ ９００ｃｏｕｔからＶｉｎ ９００ｂｉｎで入力を受け入れることを停止するために開いたままに保たれ、したがって、事実上、それは、第１のビットスライスＤＡＣ９００ｂのフライングキャパシタ９１ｆｃ１及び９１ｆｃ２が第２のＤＡＣ９００ｃのＶｏｕｔ ９００ｃｏｕｔから参照されることを防止する。
その後、制御クロック９１０ＣＬＫ／９００ｂＣＬＫは、第１のビットスライスＤＡＣ９００ｂに対する「有効化」相に入り、したがって、クロック９００ｃＣＬＫは、第２のＤＡＣ９００ｃに対する「設定」相にあり、データ９１０ｄａｔａから偶数ビットデータ９１０ｅｄを通してデータの第２の最小有意ビット（または第１の偶数ビット）を処理することを開始し、一方で結果として生じる出力を、出力電圧９００ｂｏｕｔを通して第１のステージＤＡＣ９００ｂから受信する。上記のように、第１のステージビットスライス９００ｂは、データ９００ｂＤａｔａを通して奇数ビット９１０ｏｄのビット値が「１」であるとき、ハーフスケールの基準９１０Ｒｅｆ電圧の加算を含む、Ｖｉｎ ９００ｂｉｎでサンプリングされた電圧の整数除算（即ち、／２）を提供し、一方で値が「０」であるときには、電圧は加算されない。
その後、制御クロック９１０ＣＬＫは、後続の「設定」ステージ、したがって、第２のビットスライスＤＡＣ９００ｃに対する「有効化」相に入り、第２のビットスライスＤＡＣ９００ｃは、データ９００ｃＤａｔａを通して偶数ビット９１０ｅｄのビット値が「１」である場合、ハーフスケールの基準９１０Ｒｅｆ電圧の加算を含む、Ｖｉｎ ９００ｃｉｎでサンプリングされた電圧の整数除算（即ち、／２）を提供し、一方で値が「０」である場合、電圧は加算されない。第２ステージＤＡＣ９００ｃから出力Ｖｏｕｔ ９００ｃｏｕｔで結果として生じる電圧は、その後、スイッチ９１ｓｓ１を通って第１ステージＤＡＣ９００ｂ（これは、「設定」相にある）の入力Ｖｉｎ ９００ｂｉｎにフィードバックされ、データ９１０ｄａｔａから奇数データ９１０ｏｄを通してデータ９００ｂＤａｔａの第３の最小有意ビット（または第２の奇数ビット）を処理することを開始し、さらにその後、制御クロック９１０ＣＬＫは、「有効化」ステージに入り、データ９００ｃＤａｔａを通して奇数ビットデータ９１０ｏｄのビット値が「１」である場合、ハーフスケールの基準９１０Ｒｅｆの加算を含み、または値が「０」である場合、電圧の加算を含まない、Ｖｉｎ ９００ｂｉｎでサンプリングされた電圧の整数除算（即ち、／２）である、出力Ｖｏｕｔ ９００ｂｏｕｔは、その後、第２のステージＤＡＣ９００ｃ（これは、「設定」相にある）にフィードバックされ、データ９１０ｄａｔａから偶数データ９１０ｅｄを通してデータ９００ｃＤａｔａの第４の最小有意ビット（または第２の偶数ビット）を処理することを開始する。
結果として生じる出力電圧は、入力でサンプリングされた電圧の半分であるが、しかしながら、任意に、このような利得は、例えば、２つよりも多いフライングキャパシタを有することによって変化され得る。例えば、３分の１（１／３）倍の利得は、追加のフライングキャパシタ（したがって、合計３つのフライングキャパシタ）を加えることによって実現され得る。言い換えると、出力での電利得の大きさは、フライングキャパシタの数に比例する。
上記のプロセスは、出力９１０ｏｕｔで近似逐次電圧出力を生成するために、全データビットが処理されるまで繰り返し得る。
図１７ａ及び１７ｂは、本発明のパイプライン型ＤＡＣ９６０の概略図を示し、これは、４ビットプラスハーフビットオフセットデータを処理するために、図９ａまたは９ｂに示されるように、４ビットスライスコンパクトＤＡＣ９００ｅ、９００ｆ、９００ｇ、及び９００ｈを含む。ＤＡＣ９６０は、アナログ接地９６０Ａｇｎｄと、基準電圧９６０Ｒｅｆと、データビットストリーム９６０ｄａｔａと、ＤＡＣ９６０内の様々な構成要素を制御するための制御信号９６０ＣＬＫと、を受信する。本発明の好ましい実施形態において、クロック９６０ＣＬＫは、「奇数」ビットである、ビットスライスコンパクトＤＡＣ９００ｅ及び９００ｇを動作させるように直接送られ、クロック９６０ＣＬＫは、インバータ９６０ｉｎｖによって反転され、かつ「偶数」ビットを処理するためのビットスライスコンパクトＤＡＣ９００ｆ及び９００ｈを制御／動作するために送られる。図は、４ビットＤＡＣ示すが、所望に応じて、これらのステージの多くは、共に直列に接続され得、スケーラブルデータ変換器を形成することが明らかであり得る。ステージの数、キャパシタのサイズ、ノイズフロア、及びクロック速度は、任意の所与のＩＣプロセスに対する分解能を制限するが、データ変換器は、ＩＣプロセスノードにわたって高度にスケーラブルである。
数点の設計検討がこれらの制限を強化するために含まれ得、それは、例えば、電圧スケーリング、低減されたターンオフ電荷注入を有する専用外部電圧スイッチ、及び除算演算のためのサンプリングのみに直列に使用されるフライングキャパシタ上での整合要件を排除するためのアナログ電圧入力の二重サンプリング等である。
第１のＤＡＣビットスライス９００ｅは、ＣｉＡｍｐ６００ｇ１を含み、２つのフライングキャパシタである、第１のフライングキャパシタ９６ｆｃ１及び第２のフライングキャパシタ９６ｆｃ２と、２つのオフセットキャパシタである、第１のオフセットキャパシタ９６ｏｃ１及び第２のオフセットキャパシタ９６ｏｃ２と、を備える。キャパシタの各々は、第１の端子及び第２の端子を有する。第１及び第２のオフセットキャパシタ９６ｏｃ１及び９６ｏｃ２の第２の端子は、ＣｉＡｍｐ６００ｇ１の入力６０ｇ１ｉｎに接続される。ＤＡＣ９００ｅは、複数のスイッチをさらに含み、これらは、「設定」及び「有効化」相を繰り返し交互に切り換える制御信号／クロック９００ｅＣＬＫによって動作可能であり、制御クロックの「設定」相の間に閉じる、「設定」スイッチ９６ｓｓ１、９６ｓｓ２、９６ｓｓ３、９６ｓｓ４、及び９６ｓｓ５と、制御クロック９００ｅＣＬＫの「有効化」相の間に閉じる、「有効化」スイッチ９６ｅｓ１、９６ｅｓ２、９６ｅｓ３、及び９６ｅｓ４と、を含む。ＤＡＣ９６０は、２つの２方向スイッチまたはデータスイッチ９６０ｄｓ０及び９６０ｄｓ１をさらに備え、データスイッチ９６０ｄｓ０は、データストリーム９６０ｄａｔａのオフセット制御ビット９６０ＯＳ上のデータ値に応じて制御クロック９００ｅＣＬＫの「設定」相の間に動作する（１／２ステップオフセット制御に使用される）が、一方でデータスイッチ９６０ｄｓ１は、制御クロック９００ｅＣＬＫの「有効化」相の間に動作して、データストリーム９６０ｄａｔａのビット１ ９６０Ｂ１上のデータ値に応じて、オフセットキャパシタ９６ｏｃ１または９６ｏｃ２のどちらが、増幅器フィードバックに含まれるかを選択する。
第２のＤＡＣビットスライス９００ｆは、ＣｉＡｍｐ６００ｇ２を含み、かつ２つのフライングキャパシタである、第１のフライングキャパシタ９７ｆｃ１及び第２のフライングキャパシタ９７ｆｃ２と、２つのオフセットキャパシタである、第１のオフセットキャパシタ９７ｏｃ１及び第２のオフセットキャパシタ９７ｏｃ２と、を備える。キャパシタの各々は、第１の端子及び第２の端子を有する。第１及び第２のオフセットキャパシタ９７ｏｃ１及び９７ｏｃ２の第２の端子は、ＣｉＡｍｐ６００ｇ２の入力６０ｇ２ｉｎに接続される。ＤＡＣ９００ｆは、複数のスイッチをさらに含み、これらは、「設定」及び「有効化」相を繰り返し交互に切り換える制御信号／クロック９００ｆＣＬＫによって動作可能であり、制御クロック９００ｆＣＬＫの「設定」相の間に閉じる、「設定」スイッチ９７ｓｓ１、９７ｓｓ２、９７ｓｓ３、９７ｓｓ４、９７ｓｓ５、及び９７ｓｓ６と、制御クロック９００ｆＣＬＫの「設定」相の間に閉じる、「有効化」スイッチ９７ｅｓ１、９７ｅｓ２、９７ｅｓ３、及び９７ｅｓ４と、を含む。第２のＤＡＣ９００ｆは、データスイッチ９６０ｄｓ２をさらに備え、これは、制御クロック９００ｆＣＬＫの「有効化」相の間に動作し、かつデータストリーム９６０ｄａｔａのビット２ ９６０Ｂ２上のデータ値に依存する。
第３のＤＡＣビットスライス９００ｇは、ＣｉＡｍｐ６００ｇ３を含み、かつ２つのフライングキャパシタである、第１のフライングキャパシタ９８ｆｃ１及び第２のフライングキャパシタ９８ｆｃ２と、２つのオフセットキャパシタである、第１のオフセットキャパシタ９８ｏｃ１及び第２のオフセットキャパシタ９８ｏｃ２と、を備える。キャパシタの各々は、第１の端子及び第２の端子を有する。第１及び第２のオフセットキャパシタ９８ｏｃ１及び９８ｏｃ２の第２の端子は、ＣｉＡｍｐ６００ｇ３の出力６０ｇ３ｉｎに接続される。第３のＤＡＣ９００ｇは、複数のスイッチをさらに含み、これらは、「設定」及び「有効化」相を繰り返し交互に切り換える制御信号／クロック９００ｇＣＬＫによって動作可能であり、制御クロック９００ｇＣＬＫの「設定」相の間に閉じる、「設定」スイッチ９８ｓｓ１、９８ｓｓ２、９８ｓｓ３、９８ｓｓ４、９８ｓｓ５及び９８ｓｓ６と、制御クロック９００ｇＣＬＫの「有効化」相の間に閉じる、「有効化」スイッチ９８ｅｓ１、９８ｅｓ２、９８ｅｓ３、及び９８ｅｓ４と、を含む。第３のＤＡＣ９００ｇは、データスイッチ９６０ｄｓ３をさらに備え、これは、制御クロック９００ｇＣＬＫの「有効化」相の間に動作されることになり、かつデータストリーム９６０ｄａｔａのビット３ ９６０Ｂ３上のデータ値に依存する。
第４のＤＡＣビットスライス９００ｈは、ＣｉＡｍｐ６００ｇ４を含み、かつ２つのフライングキャパシタである、第１のフライングキャパシタ９９ｆｃ１及び第２のフライングキャパシタ９９ｆｃ２と、２つのオフセットキャパシタである、第１のオフセットキャパシタ９９ｏｃ１及び第２のオフセットキャパシタ９９ｏｃ２と、を備える。キャパシタの各々は、第１の端子及び第２の端子を有する。第１及び第２のオフセットキャパシタ９９ｏｃ１及び９９ｏｃ２の第２の端子は、ＣｉＡｍｐ６００ｇ４の出力６０ｇ４ｉｎに接続される。ＤＡＣ９００ｈは、複数のスイッチをさらに含み、これらは、「設定」及び「有効化」相を繰り返し交互に切り換える制御信号／クロック９００ｈＣＬＫによって動作可能であり、制御クロック９００ｈＣＬＫの「設定」相の間に閉じる、「設定」スイッチ９９ｓｓ１、９９ｓｓ２、９９ｓｓ３、９９ｓｓ４、９９ｓｓ５、及び９９ｓｓ６と、制御クロック９００ｈＣＬＫの「設定」相の間に閉じる、「有効化」スイッチ９９ｅｓ１、９９ｅｓ２、９９ｅｓ３、及び９９ｅｓ４と、を含む。ＤＡＣ９００ｈは、データスイッチ９６０ｄｓ４をさらに備え、これは、制御クロック９００ｈＣＬＫの「有効化」相の間に動作されることになり、かつデータストリーム９６０ｄａｔａのビット４ ９６０Ｂ４上のデータ値に依存する。
ＤＡＣ９６０の動作中、オフセット制御ビット９６０ＯＳ及びデータストリーム９６０ｄａｔａの最小有意ビット９００Ｂ１は、制御クロック９００ｅＣＬＫ（９６０ＣＬＫ）の第１のサイクル中に第１ステージＤＡＣ９００ｅで処理される。上記のように、制御クロック９００ｅＣＬＫ（９６０ＣＬＫ）の「設定」相から「有効化」相に入ると、データストリーム９６０ｄａｔａを通してデータ９００ｅＤａｔａでの最小有意ビット９６０Ｂ１の値に応じて、第１のＤＡＣ９００ｅは、ハーフスケールの基準電圧９６０Ｒｅｆを、値９６０Ｂ１が「１」であるときに、その入力電圧９００ｅｉｎの整数除算（即ち、／２）に加える。
結果として生じる出力電圧は、入力でサンプリングされた電圧の半分であるが、しかしながら、任意に、このような利得は、例えば、２つよりも多いフライングキャパシタを有することによって変化され得る。例えば、３分の１（１／３）倍の利得は、追加のフライングキャパシタ（したがって、合計３つのフライングキャパシタ）を加えることによって実現され得る。言い換えると、出力での電利得の大きさは、フライングキャパシタの数に比例する。
その後、第１ステージＤＡＣ９００ｅから出力９００ｅｏｕｔで結果として生じる電圧は、第２ステージＤＡＣ９００ｆが制御クロック９００ｆＣＬＫ（反転された制御クロック９６０ＣＬＫ）の「設定」相にあるとき、第２ステージＤＡＣ９００ｆの入力９００ｆｉｎ上に通されることになる。第２ステージＤＡＣ９００ｆは、データストリーム９６０ｄａｔａからのデータ９００ｆＤａｔａのビット２ ９００Ｂ２をさらに処理する。それが、クロック９００ｆＣＬＫ（制御クロック９６０ＣＬＫの反転）の「設定」相から「有効化」相に入る際、データ９６０ｄａｔａを通してデータ９００ｆＤａｔａでの第２の最小有意ビットまたは第１の偶数ビット９６０Ｂ２の値に応じて、第２のＤＡＣ９００ｆは、値９６０Ｂ２が「１」であるとき、基準９６０Ｒｅｆのハーフスケールをその除算された／２入力電圧９００ｆｉｎに加算するか、または値が「０」である場合、電圧を加算しない。
第２ステージＤＡＣ９００ｆから出力９００ｆｏｕｔで結果として生じる電圧は、制御クロック９００ｇＣＬＫ（９６０ＣＬＫ）が「設定」相にあるとき、第３ステージＤＡＣ９００ｇの入力９００ｇｉｎ上に通されることになる。第３ステージＤＡＣ９００ｇは、データストリーム９６０ｄａｔａからのデータ９００ｇＤａｔａでビット３ ９００Ｂ３をさらに処理する。それが、クロック９００ｇＣＬＫ（９６０ＣＬＫ）の「設定」相から「有効化」相に入る際、データ９６０ｄａｔａを通してデータ９００ｇＤａｔａでの第３の最小有意ビットまたは第２の奇数ビット９６０Ｂ３の値に応じて、第３のＤＡＣ９００ｇは、値９６０Ｂ３が「１」であるとき、基準電圧９６０Ｒｅｆをその除算された／２入力電圧９００ｇｉｎに加算するか、または値が「０」である場合、電圧を加算しない。
第３ステージＤＡＣ９００ｇから出力９００ｇｏｕｔで結果として生じる電圧は、第４のステージ制御クロック９００ｈＣＬＫ（クロック９６０ＣＬＫの反転）が「設定」相にあるとき、第４ステージＤＡＣ９００ｈの入力９００ｈｉｎ上に通されることになる。第４ステージＤＡＣ９００ｈは、データストリーム９６０ｄａｔａからのデータ９００ｈＤａｔａのビット４ ９００Ｂ４を処理する。それが、クロック９００ｈＣＬＫ（クロック９６０ＣＬＫの反転）の「設定」相から「有効化」相に入る際、データ９６０ｄａｔａを通してデータ９００ｇＤａｔａでの最大有意ビットまたは第２の最小偶数ビット９６０Ｂ４の値に応じて、第４のＤＡＣ９００ｈは、値９６０Ｂ４が「１」であるとき、基準電圧９６０Ｒｅｆをその除算された／２入力電圧９００ｈｉｎに加算するか、または値が「０」である場合、電圧を加算しない。第４のＤＡＣ９００ｈからの出力９００ｈｏｕｔは、パイプライン型ＤＡＣ９６０の出力９６０ｏｕｔである。
図１１ａ及び１１ｂは、本発明の高精度差動デジタルアナログ変換器（ＤＡＣ）９３０のビットスライスの概略図を示す。図９ａ及び９ｂに示されるビットスライスＤＡＣと同様に、ＤＡＣ９３０は、スケーラブル逐次比較型ＤＡＣ及びパイプライン型ＤＡＣを構築するための構成ブロックとなり、以下に詳細に論じられることになる。
回路９３０は、２つのＣｉＡｍｐを含み、これは、第１のＣｉＡｍｐ６００ｄ１及び第２のＣｉＡｍｐ６００ｄ２と、正電圧入力９３０ｉｎ＋と、負電圧入力９３０ｉｎ−と、アナログ接地９３０Ａｇｎｄと、基準９３０Ｒｅｆと、制御クロック９３０ＣＬＫと、データ制御入力９３０Ｄａｔａに加えて正電圧出力９３０ｏｕｔ＋及び負電圧出力９３０ｏｕｔ−と、を含む。回路９３０は、第１のＣｉＡｍｐ６００ｄ１用の、第１及び第２のフライングキャパシタ９３ｆｃ１及び９３ｆｃ２を含む２つのフライングキャパシタ、並びに第１のオフセットキャパシタ９３ｏｃ１及び第２のオフセットキャパシタ９３ｏｃ２を含む２つのオフセットキャパシタと、第２のＣｉＡｍｐ６００ｄ２用の、第３及び第４のフライングキャパシタ９３ｆｃ３及び９３ｆｃ４を含む別の２つのフライングキャパシタ、並びに第３のオフセットキャパシタ９３ｏｃ３及び第４のオフセットキャパシタ９３ｏｃ４を含む別の２つのオフセットキャパシタと、をさらに含む。キャパシタの各々は、第１及び第２の端子を有する。第１及び第２のオフセットキャパシタ９３ｏｃ１及び９３ｏｃ２の第２の端子は、第１のＣｉＡｍｐ６００ｄ１の入力６０ｄ１ｉｎに接続され、第３及び第４のオフセットキャパシタ９３ｏｃ３及び９３ｏｃ４の第２の端子は、第２のＣｉＡｍｐ６００ｄ２の入力６０ｄ２ｉｎに接続される。回路９３０は、複数のスイッチをさらに含み、これらは、「設定」及び「有効化」相を繰り返し交互に切り換える制御信号クロック９３０ＣＬＫによって動作可能であり、制御クロック９３０ＣＬＫの「設定」相の間に閉じる、「設定」スイッチ９３ｓｓ１、９３ｓｓ２、９３ｓｓ３、９３ｓｓ４、９３ｓｓ５、９３ｓｓ６、９３ｓｓ７、９３ｓｓ８、９３ｓｓ９、９３ｓｓ１０及び９３ｓｓ１１と、制御クロック９３０ＣＬＫの「有効化」相の間に閉じる、「有効化」スイッチ９３ｅｓ１、９３ｅｓ２、９３ｅｓ３、９３ｅｓ４、９３ｅｓ５、９３ｅｓ６、９３ｅｓ７、及び９３ｅｓ８及びデータ制御二極スイッチ９３ｄｓ１及び９３ｄｓ２と、を含む。
制御クロック９３０ＣＬＫの「設定」相の間、複数のスイッチ９３ｓｓ１、９３ｓｓ２、９３ｓｓ３、９３ｓｓ４、９３ｓｓ５、９３ｓｓ６、９３ｓｓ７、９３ｓｓ８、９３ｓｓ９、９３ｓｓ１０及び９３ｓｓ１１、並びに９３ｅｓ１、９３ｅｓ２、９３ｅｓ３、９３ｅｓ４、９３ｅｓ５、９３ｅｓ６、９３ｅｓ７、及び９３ｅｓ８は、フライングキャパシタ９３ｆｃ１、９３ｆｃ２、９３ｆｃ３及び９３ｆｃ４を正電圧入力９３０ｉｎ＋及び負電圧入力９３０ｉｎ−と接続させ、それにより、それらがアナログ差動電圧をサンプリングする。それらはさらに、第１及び第２のＣｉＡｍｐ６００ｄ１、６００ｄ２を、出力６０ｄ１ｏｕｔを第１のＣｉＡｍｐ６００ｄ１の入力６０ｄ１ｉｎ、出力６０ｄ２ｏｕｔを第２のＣｉＡｍｐ６００ｄ２の入力６０ｄ２ｉｎにフィードバックすることによって自己バイアスさせて、それが外部１／ｆノイズ及びＩＣパラメトリック変化をサンプリングするときのそれ自体の瞬時動作点を確立する。それらはまたさらに、アナログ接地９３０Ａｇｎｄを、第２及び第４のオフセットキャパシタ９３ｏｃ２及び９３ｏｃ４の第１の端子に接続させ、かつ基準９３０Ｒｅｆを、第１及び第３のオフセットキャパシタ９３ｏｃ１及び９３ｏｃ３の第１の端子に接続させる。したがって、ＣｉＡｍｐ６００ｄ１対するバイアス電圧とアナログ接地９３０Ａｇｎｄとの間の差は、第２のオフセットキャパシタ９３ｏｃ２上に蓄積されることになり、ＣｉＡｍｐ６００ｄ２に対するバイアス電圧とアナログ接地９３０Ａｇｎｄとの間の差は、オフセット電圧として第４のオフセットキャパシタ９３ｏｃ４上に蓄積されることになり、一方でＣｉＡｍｐ６００ｄ１に対するバイアス電圧と基準９３０Ｒｅｆとの間の差は、第１のオフセットキャパシタ９３ｏｃ１上に蓄積され、ＣｉＡｍｐ６００ｄ２に対するバイアス電圧と基準９３０Ｒｅｆとの間の差は、第３のオフセットキャパシタ９３ｏｃ３上に蓄積される。それらの瞬時ノイズ電圧と共に増幅器の全てのパラメトリック変化はまた、続く「有効化」クロック相の間、それらの即時相殺を含めるようにそれらのそれぞれのオフセットキャパシタ上に蓄積される。これは、アナログ信号経路からの支配的な低周波数１／ｆノイズを相殺する。
制御クロック９３０ＣＬＫの「有効化」相の間、全てのキャパシタ９３ｆｃ１、９３ｆｃ２、９３ｆｃ３、９３ｆｃ４及び９３ｏｃ１、９３ｏｃ２、９３ｏｃ３、９３ｏｃ４上の電荷は、高い直列インピーダンスを維持することによって保存されてそれらのサンプル電圧を保持し、複数のスイッチ９３ｓｓ１、９３ｓｓ２、９３ｓｓ３、９３ｓｓ４、９３ｓｓ５、９３ｓｓ６、９３ｓｓ７、９３ｓｓ８、９３ｓｓ９、９３ｓｓ１０及び９３ｓｓ１１、並びに９３ｅｓ１、９３ｅｓ２、９３ｅｓ３、９３ｅｓ４、９３ｅｓ５、９３ｅｓ６、９３ｅｓ７、及び９３ｅｓ８は、第１及び第２のフライングキャパシタ９３ｆｃ１及び９３ｆｃ２を並列に接続し、出力６０ｄ１ｏｕｔを第１及び第２のフライングキャパシタ９３ｆｃ１及び９３ｆｃ２の第１の端子に接続し、かつ第１及び第２のフライングキャパシタ９３ｆｃ１及び９３ｆｃ２の第２の端子を第１のオフセットキャパシタ９３ｏｃ１または第２のオフセットキャパシタ９３ｏｃ２のいずれかの第１の端子に直列に接続することによって、ＣｉＡｍｐ６００ｄ１の出力６０ｄ１ｏｕｔを入力６０ｄ１ｉｎに容量結合させ、さらに第３及び第４のフライングキャパシタ９３ｆｃ３及び９３ｆｃ４を並列に接続し、出力６０ｄ２ｏｕｔを第３及び第４のフライングキャパシタ９３ｆｃ３及び９３ｆｃ４の第１の端子に接続し、かつ第３及び第４のフライングキャパシタ９３ｆｃ３及び９３ｆｃ４の第２の端子を第３のオフセットキャパシタ９３ｏｃ３または第２のオフセットキャパシタ９３ｏｃ４のいずれかの第１の端子を直列に接続することによって、ＣｉＡｍｐ６００ｄ２の出力６０ｄ２ｏｕｔをその入力６０ｄ２ｉｎに容量結合させる。
特に、ＣｉＡｍｐ６００ｄ１の出力６０ｄ１ｏｕｔは、第１及び第２のフライングキャパシタ９３ｆｃ１及び９３ｆｃ２の第１の端子に接続され、これは、ＤＡＣ９３０のアナログ出力＋電圧９３０ｏｕｔ＋を形成し、第１及び第２のフライングキャパシタ９３ｆｃ１及び９３ｆｃ２の第２の端子は、第１または第２のオフセットキャパシタ９３ｏｃ１または９３ｏｃ２のいずれか一方の第１の端子に接続され（したがって、直列に）、データ９３０Ｄａｔａ上の値に基づいてそこにオフセット電圧を選択的に加算する。したがって、事実上、フライングキャパシタ９３ｆｃ１及び９３ｆｃ２の接続構造のこの再配置は、データ９３０Ｄａｔａに応じて、選択されたオフセット電圧（オフセットキャパシタ９３ｏｃ１及び９３ｏｃ２のうちのいずれか一方上の）を選択的に加算することによって、そこにわたってサンプリングされた電圧の整数除算（即ち、／２）を提供する。
同様に、ＣｉＡｍｐ６００ｄ２の出力６０ｄ２ｏｕｔは、第３及び第４のフライングキャパシタ９３ｆｃ３及び９３ｆｃ３の第１の端子に接続され、これは、ＤＡＣ９３０のアナログ出力−電圧９３０ｏｕｔ−を形成し、第３及び第４のフライングキャパシタ９３ｆｃ３及び９３ｆｃ４の第２の端子は、第３または第４のオフセットキャパシタ９３ｏｃ３または９３ｏｃ４のいずれか一方の第１の端子に接続され（したがって、直列に）、データ９３０Ｄａｔａ上の値に基づいてそこにオフセット電圧を選択的に加算する。したがって、事実上、フライングキャパシタ９３ｆｃ３及び９３ｆｃ４の接続構造のこの再配置は、データ９３０Ｄａｔａに応じて、選択されたオフセット電圧（オフセットキャパシタ９３ｏｃ３及び９３ｏｃ４のうちのいずれか一方上の）を選択的に加算することによって、そこにわたってサンプリングされた電圧の整数除算（即ち、／２）を提供する。
これに関して、有効化スイッチのうちの一部、即ち９３ｄｓ１及び９３ｄｓ２は、好ましくは、２方向スイッチであり、データ９３０Ｄａｔａ上に提示された値に応じて、第１及び第２のフライングキャパシタ９３ｆｃ１及び９３ｆｃ２、並びに第３及び第４のフライングキャパシタ９３ｆｃ３及び９３ｆｃ４の第２の端子を、第１もしくは第２のオフセットキャパシタ９３ｏｃ１もしくは９３ｏｃ２の第１の端子、または第３もしくは第４のオフセットキャパシタ９３ｏｃ３もしくは９３ｏｃ４の第１の端子のいずれかに選択的に接続する。
結果として生じる出力電圧は、入力でサンプリングされた電圧の半分であるが、しかしながら、任意に、このような利得は、例えば、２つよりも多いフライングキャパシタを有することによって変化され得る。例えば、３分の１（１／３）倍の利得は、追加のフライングキャパシタ（したがって、合計３つのフライングキャパシタ）を加えることによって実現され得る。言い換えると、出力での電利得の大きさは、フライングキャパシタの数に比例する。
図１２ａ及び１２ｂは、本発明のスケーラブル逐次比較型差動ＤＡＣ９４０の概略図を例示し、これは、第１ステージビットスライス差動ＤＡＣ９３０ａ及び第２ステージビットスライス差動ＤＡＣ９３０ｂを含み、これらの各々は、図１１ａ及び１１ｂのＤＡＣ９３０として示されるものと同一である。差動ＤＡＣ９４０は、データ９４０ｄａｔａと、基準９４０Ｒｅｆと、アナログ接地９４０Ａｇｎｄと、制御クロック９４０ＣＬＫと、初期化信号９４０ｉｎｉｔと、を受信し、差動電圧出力９４０ｏｕｔ＋及び９４０ｏｕｔ−を提供する。
ビットスライスＤＡＣ９３０ａ及び９３０ｂは、各々、２つのＣｉＡｍｐ、即ち、ＤＡＣ９３０ａ用の第１のＣｉＡｍｐ６００ｅ１及び第２のＣｉＡｍｐ６００ｅ２と、ＤＡＣ９３０ｂ用の第１のＣｉＡｍｐ６００ｆ１及び第２のＣｉＡｍｐ６００ｆ２を含む。
ビットスライスＤＡＣ９３０ａは、第１のＣｉＡｍｐ６００ｅ１用の、第１及び第２のフライングキャパシタ９４ｆｃ１及び９４ｆｃ２を含む２つのフライングキャパシタ、並びに第１及び第２のオフセットキャパシタ９４ｏｃ１及び９４ｏｃ２を含む２つのオフセットキャパシタと、第２のＣｉＡｍｐ６００ｅ２用の、第３及び第４のフライングキャパシタ９４ｆｃ３及び９４ｆｃ４を含む別の２つのフライングキャパシタ、並びに第３及び第４のオフセットキャパシタ９４ｏｃ３及び９４ｏｃ４を含む別の２つのオフセットキャパシタと、をさらに含む。
同様に、ビットスライスＤＡＣ９３０ｂは、第１のＣｉＡｍｐ６００ｆ１用の、第１及び第２のフライングキャパシタ９５ｆｃ１及び９５ｆｃ２を含む２つのフライングキャパシタ、並びに第１及び第２のオフセットキャパシタ９５ｏｃ１及び９５ｏｃ２を含む２つのオフセットキャパシタと、第２のＣｉＡｍｐ６００ｆ２用の、第３及び第４のフライングキャパシタ９５ｆｃ３及び９５ｆｃ４を含む別の２つのフライングキャパシタ、並びに第３及び第４のオフセットキャパシタ９５ｏｃ３及び９５ｏｃ４を含む別の２つのオフセットキャパシタと、をさらに含む。
キャパシタの各々は、第１及び第２の端子を有する。第１及び第２のオフセットキャパシタ９４ｏｃ１及び９４ｏｃ２の第２の端子は、第１のＣｉＡｍｐ６００ｅ１の入力６０ｅ１ｉｎに接続され、第３及び第４のオフセットキャパシタ９４ｏｃ３及び９４ｏｃ４の第２の端子は、第２のＣｉＡｍｐ６００ｅ２の入力６０ｅ２ｉｎに接続される。
同様に、第１及び第２のオフセットキャパシタ９５ｏｃ１及び９５ｏｃ２の第２の端子は、第１のＣｉＡｍｐ６００ｆ１の入力６０ｆ１ｉｎに接続され、第３及び第４のオフセットキャパシタ９５ｏｃ３及び９５ｏｃ４の第２の端子は、第２のＣｉＡｍｐ６００ｆ２の入力６０ｆ２ｉｎに接続される。
第１のビットスライス差動ＤＡＣ９３０ａは、複数のスイッチをさらに含み、これらは、「設定」及び「有効化」相を繰り返し交互に切り換える制御信号クロック９４０ＣＬＫによって動作可能であり、制御クロック９４０ＣＬＫの「設定」相の間に閉じる、「設定」スイッチ９４ｓｓ１、９４ｓｓ２、９４ｓｓ３、９４ｓｓ４、９４ｓｓ５、９４ｓｓ６、９４ｓｓ７、９４ｓｓ８、９４ｓｓ９、９４ｓｓ１０及び９４ｓｓ１１と、制御クロック９４０ＣＬＫの「有効化」相の間に閉じる、「有効化」スイッチ９４ｅｓ１、９４ｅｓ２、９４ｅｓ３、９４ｅｓ４、９４ｅｓ５、９４ｅｓ６、９４ｅｓ７及び９４ｅｓ８と、を含む。
第２のビットスライス差動ＤＡＣ９３０ｂは、複数のスイッチをさらに含み、これらはまた、「設定」及び「有効化」相を繰り返し交互に切り換える制御／信号クロック９４０ＣＬＫによって動作可能であり、制御クロック９４０ＣＬＫの「有効化」相の間に閉じる、「設定」スイッチ９５ｓｓ１、９５ｓｓ２、９５ｓｓ３、９５ｓｓ４、９５ｓｓ５、９５ｓｓ６、９５ｓｓ７、９５ｓｓ８、９５ｓｓ９、９５ｓｓ１０及び９５ｓｓ１１と、制御クロック９４０ＣＬＫの「設定」相の間に閉じる、「有効化」スイッチ９５ｅｓ１、９５ｅｓ２、９５ｅｓ３、９５ｅｓ４、９５ｅｓ５、９５ｅｓ６、９５ｅｓ７及び９５ｅｓ８と、を含む。
本発明の好ましい実施形態において、制御クロック９４０ＣＬＫの反転は、第２のビットスライス差動ＤＡＣ９３０ｂに送られ、それにより、第１のＤＡＣ９３０ａの制御タイミング及び第２のＤＡＣ９３０ｂの制御タイミングがずれる。本発明の好ましい実施形態において、第１のＤＡＣ９３０ａと第２のＤＡＣ９３０ｂとの間の位相差は、１８０°でシフトされる。
ＤＡＣ９４０のためのデジタルアナログ変換に対するステップサイズは、アナログ接地９４０Ａｇｎｄと基準９４０Ｒｅｆとの間の電圧差によって決定され得る。基準９４０Ｒｅｆに対する電圧範囲は、信号対ノイズ比が許容され得る程度に低い電圧から供給電圧の約４０％までの範囲であり得る。任意に、電源電圧の２５％が、基準９４０Ｒｅｆに供給される。
変換用のデータ９４０ｄａｔａは、アナログ出力を偶数ステージ出力に位置付ける偶数ビット長を有し、クロックサイクルの数は、線形性、オフセット、及びノイズを含むデータ変換性能制限によってパラメータ的制限になる、バイナリ分解能を画定する。二重増幅器差動構成は、動的範囲を２倍にし、かつより大きい内部アナログ電圧の間に電源線の近くで動作するときのスイッチのターンオフからのほとんどの非線形性及びオフセットを差動的に相殺する。線間出力が所望されるとき、最終的な２×出力サンプル及びホールド増幅器（図示せず）は、それが別のデータ変換ビットスライスなので、１つの相当する手法である。
図１２ｂを参照すると、ＤＡＣ９４０の初期化相の間、初期化９４０ｉｎｉｔは、初期化スイッチ９４ｉｓ１、９４ｉｓ２、９４ｉｓ３及び９４ｉｓ４と、フライングキャパシタ９４ｆｃ１、９４ｆｃ２、９４ｆｃ３及び９４ｆｃ４をゼロ電圧に動作させる。
図１２ａを参照すると、任意に、初期化スイッチ９４０ｉｓ１及び９４０ｉｓ２が提供され、かつ入力Ｖｉｎ＋９３０ａｉｎ＋及び入力Ｖｉｎ−９３０ａｉｎ−を、初期化相９４０ｉｎｉｔ中にアナログ接地９４０Ａｇｎｄに接続させ得る。制御クロック９４０ＣＬＫの後続「設定」相の間、初期化スイッチ９４０ｉｓ１及び９４０ｉｓ２は、第２のビットスライスＤＡＣ９３０ｂの出力Ｖｏｕｔ＋９３０ｂｏｕｔ＋から入力Ｖｉｎ＋９３０ａｉｎ＋に、かつ出力Ｖｏｕｔ−９３０ｂｏｕｔ−からフィードバックを提供するように動作する。
ＤＡＣ９４０の初期化相の後に制御クロック９３０ａＣＬＫ／９４０ＣＬＫの第１の「設定」相は、第１のビットスライスＤＡＣ９３０ａは、最小有意ビット（または第１の奇数ビット）９４０ｏｄを、データ９３０ａｄａｔａでデータストリーム９４０ｄａｔａから変換する。
クロック９３０ａＣＬＫ／９４０ＣＬＫが、「有効化」相に入る際、データ９３０ａｄａｔａでの最小有意ビット９４０ｏｄの値に応じて、第１のビットスライスＤＡＣ９３０ａは、上記のように、それが「１」である場合に基準電圧９３０ａＲｅｆのハーフスケール、または値が「０」である場合にゼロの、Ｖｏｕｔ＋９３０ａｏｕｔ＋及びＶｏｕｔ−９３０ａｏｕｔ−での加算を含む、Ｖｉｎ＋９３０ａｉｎ＋及びＶｉｎ−９３０ａｉｎ−でのサンプリングされた電圧の整数除算（即ち、／２）を提供する。クロック９３０ｂＣＬＫ（インバータ９４０Ｉｎｖによるクロック９４０ＣＬＫの反転）が、「設定」相に入るので、第２のビットスライスＤＡＣ９３０ｂは、データストリーム９４０ｄａｔａを通してデータ９３０ｂｄａｔａで第１の奇数ビット９４０ｅｄを処理することを開始し、出力電圧９３０ａｏｕｔ＋及び９３０ａｏｕｔ−を入力９３０ｂｉｎ＋及び９３０ｂｉｎ−でサンプリングする。
その後、クロック９４０ＣＬＫが「設定」相に入り、クロック９３０ｂＣＬＫが「有効化」相に入り、したがって、第２のビットスライスＤＡＣ９３０ｂは、上記のように、それが「１」である場合に基準電圧９３０ｂＲｅｆのハーフスケール、値が「０」である場合にゼロの、Ｖｏｕｔ＋９３０ｂｏｕｔ＋及びＶｏｕｔ−９３０ｂｏｕｔ−での加算を含む、Ｖｉｎ＋９３０ｂｉｎ＋及びＶｉｎ−９３０ｂｉｎ−でサンプリングされた電圧の整数除算（即ち、／２）を提供し、出力Ｖｏｕｔ＋９３０ｂｏｕｔ＋及びＶｏｕｔ−９３０ｂｏｕｔ−で結果として生じる電圧は、その後、Ｖｉｎ＋９３０ａｉｎ＋及びＶｉｎ−９３０ａｉｎ−で第１のビットスライスＤＡＣ９３０ａによってサンプリングされ、一方で第１のビットスライスＤＡＣ９３０ａは、データ９３０ａｄａｔａでデータストリーム９４０ｄａｔａからの第２の奇数ビット９４０ｏｄを処理することを開始する。
結果として生じる出力電圧は、入力でサンプリングされた電圧の半分であるが、しかしながら、任意に、このような利得は、例えば、２つよりも多いフライングキャパシタを有することによって変化され得る。例えば、３分の１（１／３）倍の利得は、追加のフライングキャパシタ（したがって、合計３つのフライングキャパシタ）を加えることによって実現され得る。言い換えると、出力での電利得の大きさは、フライングキャパシタの数に比例する。
プロセスは、データ９４０ｄａｔａ上の全てのビットがＤＡＣ９４０によって処理されるまで繰り返し、結果として生じる電圧を、出力＋９４０ｏｕｔ＋及び出力−９４０ｏｕｔ−で提供する。
図１８ａ及び１８ｂは、本発明のオフセット制御を有する４ビットのパイプライン型差動ＤＡＣ９Ａ０の概略図を示し、これは、第１のステージビットスライス差動ＤＡＣ９３０ｃ１、第２のステージビットスライス差動ＤＡＣ９３０ｃ２、第３のステージビットスライスＤＡＣ９３０ｃ３及び第４のステージビットスライス差動ＤＡＣ９３０ｃ４を含む。差動ＤＡＣ９Ａ０は、データ９Ａ０ｄａｔａと、基準９Ａ０Ｒｅｆと、アナログ接地９Ａ０Ａｇｎｄと、制御クロック９Ａ０ＣＬＫと、を受信し、差動電圧出力９Ａ０ｏｕｔ＋及び９Ａ０ｏｕｔ−を提供する。
本発明の好ましい実施形態において、クロック９Ａ０ＣＬＫは、「奇数」ビットである、第１及び第３のビットスライスコンパクトＤＡＣ９３０ｃ１及び９３０ｃ３を動作させるように直接送られ、クロック９Ａ０ＣＬＫは、インバータ９Ａ０ｉｎｖによって反転され、かつ「偶数」ビットを処理するための第２及び第４のビットスライスコンパクトＤＡＣ９３０ｃ２及び９３０ｃ４を制御／動作するために送られる。図は、４ビットＤＡＣ示すが、所望に応じて、これらのステージの多くは、共に直列に接続され得、スケーラブルデータ変換器を形成することが明らかであり得る。ステージの数、キャパシタのサイズ、ノイズフロア、及びクロック速度は、任意の所与のＩＣプロセスに対する分解能を制限するが、データ変換器は、ＩＣプロセスノードにわたって高度にスケーラブルである。数点の設計検討がこれらの制限を強化するために含まれ得、それは、例えば、電圧スケーリング及び低減されたターンオフ電荷注入を有する専用外部電圧スイッチ、並びに除算演算のためのサンプリングのみに直列に使用されるフライングキャパシタ上での整合要件を排除するためのアナログ電圧入力の二重サンプリング等である。
ビットスライスＤＡＣ９３０ｃ１、９３０ｃ２、９３０ｃ３及び９３０ｃ４は、各々、２つのＣｉＡｍｐ、ＤＡＣ９３０ｃ１用の第１のＣｉＡｍｐ６００ｈ１及び第２のＣｉＡｍｐ６００ｈ２と、ＤＡＣ９３０ｃ２用の第１のＣｉＡｍｐ６００ｈ３及び第２のＣｉＡｍｐ６００ｈ４と、ＤＡＣ９３０ｃ３用の第１のＣｉＡｍｐ６００ｈ５と、第２のＣｉＡｍｐ６００ｈ６と、ＤＡＣ９３０ｃ４用の第１のＣｉＡｍｐ６００ｈ７及び第２のＣｉＡｍｐ６００ｈ８と、を含む。
第１のビットスライスＤＡＣ９３０ｃ１は、第１のＣｉＡｍｐ６００ｈ１用の、第１及び第２のフライングキャパシタ９Ａｆｃ１及び９Ａｆｃ２を含む２つのフライングキャパシタ、並びに第１及び第２のオフセットキャパシタ９Ａｏｃ１及び９Ａｏｃ２を含む２つのオフセットキャパシタと、第２のＣｉＡｍｐ６００ｈ２用の、第３及び第４のフライングキャパシタ９Ａｆｃ３及び９Ａｆｃ４を含む別の２つのフライングキャパシタ、並びに第３及び第４のオフセットキャパシタ９Ａｏｃ３及び９Ａｏｃ４を含む別の２つのオフセットキャパシタと、をさらに含む。キャパシタの各々は、第１及び第２の端子を有する。第１及び第２のオフセットキャパシタ９Ａｏｃ１及び９Ａｏｃ２の第２の端子は、第１のＣｉＡｍｐ６００ｈ１の入力６０ｈ１ｉｎに接続され、第３及び第４のオフセットキャパシタ９Ａｏｃ３及び９Ａｏｃ４の第２の端子は、第２のＣｉＡｍｐ６００ｈ２の入力６０ｈ２ｉｎに接続される。
第２のビットスライスＤＡＣ９３０ｃ２は、第１のＣｉＡｍｐ６００ｈ３用の、第１及び第２のフライングキャパシタ９Ｂｆｃ１及び９Ｂｆｃ２を含む２つのフライングキャパシタ、並びに第１及び第２のオフセットキャパシタ９Ｂｏｃ１及び９Ｂｏｃ２を含む２つのオフセットキャパシタと、第２のＣｉＡｍｐ６００ｈ４用の、第３及び第４のフライングキャパシタ９Ｂｆｃ３及び９Ｂｆｃ４を含む別の２つのフライングキャパシタ、並びに第３及び第４のオフセットキャパシタ９Ｂｏｃ３及び９Ｂｏｃ４を含む別の２つのオフセットキャパシタと、をさらに含む。キャパシタの各々は、第１及び第２の端子を有する。第１及び第２のオフセットキャパシタ９Ｂｏｃ１及び９Ｂｏｃ２の第２の端子は、第１のＣｉＡｍｐ６００ｈ３の入力６０ｈ３ｉｎに接続され、第３及び第４のオフセットキャパシタ９Ｂｏｃ３及び９Ｂｏｃ４の第２の端子は、第２のＣｉＡｍｐ６００ｈ４の入力６０ｈ２ｉｎに接続される。
第３のビットスライスＤＡＣ９３０ｃ３は、第１のＣｉＡｍｐ６００ｈ５用の、第１及び第２のフライングキャパシタ９Ｃｆｃ１及び９Ｃｆｃ２を含む２つのフライングキャパシタ、並びに第１及び第２のオフセットキャパシタ９Ｃｏｃ１及び９Ｃｏｃ２を含む２つのオフセットキャパシタと、第２のＣｉＡｍｐ６００ｈ６用の、第３及び第４のフライングキャパシタ９Ｃｆｃ３及び９Ｃｆｃ４を含む別の２つのフライングキャパシタ、並びに第３及び第４のオフセットキャパシタ９Ｃｏｃ３及び９Ｃｏｃ４を含む別の２つのオフセットキャパシタと、をさらに含む。キャパシタの各々は、第１及び第２の端子を有する。第１及び第２のオフセットキャパシタ９Ｃｏｃ１及び９Ｃｏｃ２の第２の端子は、第１のＣｉＡｍｐ６００ｈ５の入力６０ｈ５ｉｎに接続され、第３及び第４のオフセットキャパシタ９Ｃｏｃ３及び９Ｃｏｃ４の第２の端子は、第２のＣｉＡｍｐ６００ｈ６の入力６０ｈ６ｉｎに接続される。
第４のビットスライスＤＡＣ９３０ｃ４は、第１のＣｉＡｍｐ６００ｈ７用の、第１及び第２のフライングキャパシタ９Ｄｆｃ１及び９Ｄｆｃ２を含む２つのフライングキャパシタ、並びに第１及び第２のオフセットキャパシタ９Ｄｏｃ１及び９Ｄｏｃ２を含む２つのオフセットキャパシタと、第２のＣｉＡｍｐ６００ｈ８用の、第３及び第４のフライングキャパシタ９Ｄｆｃ３及び９Ｄｆｃ４を含む別の２つのフライングキャパシタ、並びに第３及び第４のオフセットキャパシタ９Ｄｏｃ３及び９Ｄｏｃ４を含む別の２つのオフセットキャパシタと、をさらに含む。キャパシタの各々は、第１及び第２の端子を有する。第１及び第２のオフセットキャパシタ９Ｄｏｃ１及び９Ｄｏｃ２の第２の端子は、第１のＣｉＡｍｐ６００ｈ７の入力６０ｈ７ｉｎに接続され、第３及び第４のオフセットキャパシタ９Ｄｏｃ３及び９Ｄｏｃ４の第２の端子は、第２のＣｉＡｍｐ６００ｈ８の入力６０ｈ８ｉｎに接続される。
差動パイプライン型ＤＡＣ９Ａ０は、複数のスイッチをさらに備え、これは、「設定」及び「有効化」相を繰り返し交互に切り換える制御信号／クロック９Ａ０ＣＬＫを用いて動作可能であり、対応する制御クロック９３０ｃ１ＣＬＫ、９３０ｃ２ＣＬＫ、９３０ｃ３ＣＬＫまたは９３０ｃ４ＣＬＫの「設定」相の間に閉じる／動作する、「設定」スイッチ９Ａ０ｄｓ１、９Ａｓｓ１、９Ａｓｓ２、９Ａｓｓ３、９Ａｓｓ４、９Ａｓｓ５、９Ａｓｓ６、９Ａｓｓ７、９Ａｓｓ８、９Ａｓｓ９、及び９Ａｓｓ１０、９Ｂｓｓ１、９Ｂｓｓ２、９Ｂｓｓ３、９Ｂｓｓ４、９Ｂｓｓ５、９Ｂｓｓ６、９Ｂｓｓ７、９Ｂｓｓ８、９Ｂｓｓ９、９Ｂｓｓ１０及び９Ｂｓｓ１１、９Ｃｓｓ１、９Ｃｓｓ２、９Ｃｓｓ３、９Ｃｓｓ４、９Ｃｓｓ５、９Ｃｓｓ６、９Ｃｓｓ７、９Ｃｓｓ８、９Ｃｓｓ９、９Ｃｓｓ１０及び９Ｃｓｓ１１、並びに９Ｄｓｓ１、９Ｄｓｓ２、９Ｄｓｓ３、９Ｄｓｓ４、９Ｄｓｓ５、９Ｄｓｓ６、９Ｄｓｓ７、９Ｄｓｓ８、９Ｄｓｓ９、９Ｄｓｓ１０及び９Ｄｓｓ１１と、対応する制御クロック９３０ｃ１ＣＬＫ、９３０ｃ２ＣＬＫ、９３０ｃ３ＣＬＫまたは９３０ｃ４ＣＬＫの「有効化」相の間に閉じる／動作する、「有効化」スイッチ９Ａｄｓ２及び９Ａｄｓ３、９Ｂｄｓ１及び９Ｂｄｓ２、９Ｃｄｓ１及び９Ｃｄｓ２、９Ｄｄｓ１及び９Ｄｄｓ２、９Ａｅｓ１、９Ａｅｓ２、９Ａｅｓ３、９Ａｅｓ４、９Ａｅｓ５、９Ａｅｓ６、９Ａｅｓ７、及び９Ａｅｓ８、９Ｂｅｓ１、９Ｂｅｓ２、９Ｂｅｓ３、９Ｂｅｓ４、９Ｂｅｓ５、９Ｂｅｓ６、９Ｂｅｓ７、及び９Ｂｅｓ８、９Ｃｅｓ１、９Ｃｅｓ２、９Ｃｅｓ３、９Ｃｅｓ４、９Ｃｅｓ５、９Ｃｅｓ６、９Ｃｅｓ７、及び９Ｃｅｓ８、並びに９Ｄｅｓ１、９Ｄｅｓ２、９Ｄｅｓ３、９Ｄｅｓ４、９Ｄｅｓ５、９Ｄｅｓ６、９Ｄｅｓ７、及び９Ｄｅｓ８と、を含む。
ＤＡＣ９Ａ０のためのデジタルアナログ変換に対するステップサイズは、アナログ接地９Ａ０Ａｇｎｄに対する基準９Ａ０Ｒｅｆで提示される電圧に基づいて決定され得る。本発明の好ましい実施形態において、ステップサイズは、基準電圧９Ａ０Ｒｅｆとアナログ接地９Ａ０Ａｇｎｄとの間の差によって決定される。基準９Ａ０Ｒｅｆに対する電圧範囲は、信号対ノイズ比が許容され得る程度に低い電圧から供給電圧の約８５％までの範囲であり得る。任意に、電源電圧の２５％が、９Ａ０Ａｇｎｄに対する基準９Ａ０Ｒｅｆに供給される。
変換のためのデータ９Ａ０ｄａｔａは、オフセット制御ビットを含む４ビット長である。
動作において、ＤＡＣ９Ａ０は、制御クロック９Ａ０ＣＬＫ／９３０ｃ１ＣＬＫの第１のサイクルの「設定」相の間、オフセット制御ビット９Ａ０ＯＳの値が「１」である場合に基準９Ａ０Ｒｅｆ、または値が「０」である場合にアナログ接地９Ａ０Ａｇｎｄを、その入力Ｖｉｎ＋９３０ｃ１ｉｎ＋で、サンプリングすることによってオフセット制御ビット９Ａ０ＯＳを処理し、続く制御クロック９Ａ０ＣＬＫ／９３０ｃ１ＣＬＫの「有効化」相の間、出力９３０ｃ１ｏｕｔ＋及び９３０ｃ１ｏｕｔ−上でそこから結果として生じる電圧を生成するために第１のステージＤＡＣ９３０ｃ１でデータストリーム９Ａ０ｄａｔａのビット１ ９Ａ０Ｂ１を処理するように進むことになり、これは、データ値９３０ｃ１ｄａｔａ／９Ａ０Ｂ１が「１」である場合に基準９３０ｃ１Ｒｅｆのハーフスケールの加算、そうではない場合に「ゼロ」の加算を含む、９３０ｃ１ｉｎ＋９３０ｃ１ｉｎ−間の入力電圧の整数除算（即ち、／２）である。
結果として生じる出力電圧は、入力でサンプリングされた電圧の半分であるが、しかしながら、任意に、このような利得は、例えば、２つよりも多いフライングキャパシタを有することによって変化され得る。例えば、３分の１（１／３）倍の利得は、追加のフライングキャパシタ（したがって、合計３つのフライングキャパシタ）を加えることによって実現され得る。言い換えると、出力での電利得の大きさは、フライングキャパシタの数に比例する。
制御クロック９Ａ０ＣＬＫ／９３０ｃ１ＣＬＫの「有効化」相（したがって、クロック９３０ｃ２ＣＬＫ（クロック９Ａ０ＣＬＫの反転）に対する「設定」相）の間、ＤＡＣ９Ａ０はさらに、第２のビットスライスＤＡＣ９３０ｃ２に、生成された電圧９３０ｃ１ｏｕｔ＋及び９３０ｃ１ｏｕｔを第１のステージＤＡＣ９３０ｃ１からその入力Ｖｉｎ＋９３０ｃ２ｉｎ＋及びＶｉｎ−９３０ｃ２ｉｎ−でサンプリングさせ、続く制御クロック９３０ｃ２ＣＬＫ（クロック９Ａ０ＣＬＫの反転）の「有効化」相の間、出力９３０ｃ２ｏｕｔ＋及び９３０ｃ２ｏｕｔ−上でデータストリーム９Ａ０ｄａｔａのビット２ ９Ａ０Ｂ２を第２のステージＤＡＣ９３０ｃ２で、そこから結果として生じる電圧を生成するために処理させる。
制御クロック９Ａ０ＣＬＫ／９３０ｃ３ＣＬＫの「設定」相（したがって、クロック９３０ｃ２ＣＬＫ（クロック９Ａ０ＣＬＫの反転）に対する「有効化」相）の間、ＤＡＣ９Ａ０は、第３のビットスライスＤＡＣ９３０ｃ３に、生成された電圧９３０ｃ２ｏｕｔ＋及び９３０ｃ２ｏｕｔ−を第２のステージＤＡＣ９３０ｃ２からその入力Ｖｉｎ＋９３０ｃ３ｉｎ＋及びＶｉｎ−９３０ｃ３ｉｎ−でサンプリングさせ、続く制御クロック９Ａ０ＣＬＫ／９３０ｃ３ＣＬＫ−の「有効化」相の間、出力９３０ｃ３ｏｕｔ＋及び９３０ｃ３ｏｕｔ上でデータストリーム９Ａ０ｄａｔａのビット３ ９Ａ０Ｂ３を第３のステージＤＡＣ９３０ｃ３で、そこから結果として生じる電圧を生成するために処理させる。
制御クロック９Ａ０ＣＬＫ／９３０ｃ３ＣＬＫの後続の「有効化」相（したがって、クロック９３０ｃ４ＣＬＫ（クロック９Ａ０ＣＬＫの反転）に対する「設定」相）の間、ＤＡＣ９Ａ０はさらに、第４のビットスライスＤＡＣ９３０ｃ４に、生成された電圧９３０ｃ３ｏｕｔ＋及び９３０ｃ３ｏｕｔ−を第３のステージＤＡＣ９３０ｃ３からその入力Ｖｉｎ＋９３０ｃ４ｉｎ＋及びＶｉｎ−９３０ｃ４ｉｎ−でサンプリングさせ、出力９３０ｃ４ｏｕｔ＋及び９３０ｃ４ｏｕｔ−上でデータストリーム９Ａ０ｄａｔａのビット４ ９Ａ０Ｂ４を第４のステージＤＡＣ９３０ｃ４で、そこから結果として生じる電圧を生成するために処理させる。
制御クロック９Ａ０ＣＬＫ（したがって、クロック９３０ｃ４ＣＬＫ（クロック９Ａ０ＣＬＫの反転）に対する「有効化」相）のさらに後続の「設定」相で、出力９３０ｃ４ｏｕｔ＋及び９３０ｃ４ｏｕｔ−に対応する、出力９Ａ０ｏｕｔ＋及び９Ａ０ｏｕｔ１は、それぞれ、ＤＡＣ９Ａ０の出力を提供する。
図１３ａ及び１３ｂは、本発明のアナログデジタル変換器（ＡＤＣ）７００の概略図を例示し、これは、フィードフォワードラッチ比較器７０５による減算能力を含む２×利得を有するＣｉＡｍｐ６００ｉ１を含む。ＡＤＣ７００は、ＣｉＡｍｐ６００ｉ１と、アナログ接地７００Ａｇｎｄと、電圧入力７００ｉｎと、基準電圧７００Ｒｅｆと、制御クロック７００ＣＬＫと、出力７００ｏｕｔと、データ出力７００ｄａｔａと、を備える。本発明の好ましい実施形態において、基準７００Ｒｅｆは、ＡＤＣハーフスケール量子化電圧である。ＡＤＣ７００は、フィードフォワードラッチ比較器７０５をさらに含み、これは、一対のＣｉＡｍｐ６００ｉ３及び６００ｉ４を含み、これらは、キャパシタ７０ｏｃ５を通して、設定スイッチ７０ｓｓ９及びオフセットキャパシタ７０ｏｃ３を含む任意の利得ステージ６００ｉ２と直列に接続される。さらに任意に、ラッチ比較器７０５は、フィードフォワード経路７０ｆｆｐをさらに提供し、増幅器６００ｉ３への入力は、ＣｉＡｍｐ６００ｉ４のＰｉＰｏｒｔ６０ｉ４ｐｉ及びＮｉＰｏｒｔ６０ｉ４ｎｉに、それぞれ、キャパシタ７０ｆｆ１及び７０ｆｆ２を通して容量的にフィードフォワードされ得る。
ＡＤＣ７００は、複数のスイッチをさらに含み、クロック７００ＣＬＫの「設定」相の間に閉じる、「設定」スイッチ７０ｓｓ１、７０ｓｓ２、７０ｓｓ３、７０ｓｓ４、７０ｓｓ５、７０ｓｓ６、７０ｓｓ７、７０ｓｓ８、７０ｓｓ１０、及び７０ｓｓ１１（及び任意に７０ｓｓ９）と、クロック７００ＣＬＫの「有効化」相の間に閉じる、「有効化」スイッチ７０ｅｓ１、７０ｅｓ２、７０ｅｓ３及び７０ｅｓ４と、を含む。クロック７００ＣＬＫは、それが量子化する各入力に対して、「設定」及び「有効化」相を繰り返し交互に切り換える。ＡＤＣ７００は、第１、第２、第３、第５、及び任意の第４のオフセットキャパシタ、それぞれ、７０ｏｃ１、７０ｏｃ２、７０ｏｃ４、７０ｏｃ５、及び７０ｏｃ３をまたさらに備える。オフセットキャパシタの各々、７０ｏｃ１、７０ｏｃ２、７０ｏｃ４、７０ｏｃ５及び７０ｏｃ３は、第１の端子及び第２の端子を有し、第１及び第２のオフセットキャパシタ７０ｏｃ１、及び７０ｏｃ２の第２の端子は、ＣｉＡｍｐ６００ｉ１の入力６０ｉ１ｉｎに接続される。ＡＤＣ７００は、第１及び第２のフライングキャパシタ７０ｆｃ１及び７０ｆｃ２をさらに備え、この両方が、第１及び第２の端子を有する。
クロック７００ＣＬＫの「設定」相の間、スイッチは、フライングキャパシタ７０ｆｃ１及び７０ｆｃ２の第１の端子を、入力７００ｉｎに接続させ、フライングキャパシタ７０ｆｃ１、７０ｆｃ２の第２の端子を、アナログ接地７００Ａｇｎｄに接続させ、入力電圧をフライングキャパシタ７０ｆｃ１及び７０ｆｃ２上でサンプリングし、ＣｉＡｍｐ６００ｉ１を、出力６０ｉ１ｏｕｔをその入力６０ｉ１ｉｎに接続することによって自己バイアスさせ、それが外部１／ｆノイズ及びＩＣパラメトリック変化をサンプリングするときのその瞬時点を確立する。ＣｉＡｍｐ６００ｉ１の自己バイアス電圧と基準７００Ｒｅｆの間の差は、第１のオフセット電圧キャパシタ７０ｏｃ１で蓄積され、一方でＣｉＡｍｐ６００ｉ１の自己バイアス電圧とアナログ接地７００Ａｇｎｄとの間の差は、第２のオフセットキャパシタ７０ｏｃ２で蓄積される。スイッチはさらに、オフセットキャパシタ７０ｏｃ４の第１の端子をアナログ接地７００Ａｇｎｄに接続させ、一方でＣｉＡｍｐ６００ｉ３及び６００ｉ４を、各々について、出力６０ｉ３ｏｕｔをその入力６０ｉ３ｉｎに接続し、出力６０ｉ４ｏｕｔをその入力６０ｉ４ｉｎに接続することによって自己バイアスさせ、続く「有効化」制御クロック相の間の後続の相殺のために、それが外部１／ｆノイズ及びＩＣパラメトリック変化をこれらのオフセットキャパシタ上にサンプリングするときのその瞬時点を確立する。
スイッチはまたさらに、ＣｉＡｍｐ６００ｉ２を、その入力６０ｉ２ｉｎをその出力６０ｉ２ｏｕｔと接続することによって自己バイアスさせる。
クロック７００ＣＬＫの「有効化」相の間、スイッチは、フライングキャパシタ７０ｆｃ１及び７０ｆｃ２を、ＣｉＡｍｐ６００ｉ１の出力６０ｉ１ｏｕｔと直列に接続させ、第１のオフセットキャパシタ７０ｏｃ１または第２のオフセットキャパシタ７０ｏｃ２のいずれかに直列にＣｉＡｍｐ６００ｉ１の入力６０ｉ１ｉｎにさらに接続させる。フライングキャパシタ７０ｆｃ１及び７０ｆｃ２のこの接続構造は、第１のオフセットキャパシタ７０ｏｃ１（即ち、基準７００Ｒｅｆ）または第２のオフセットキャパシタ７０ｏｃ２（即ち、アナログ接地７００Ａｇｎｄ）で蓄積されたオフセット電圧の減算を含む、オフセット電圧入力７００ｉｎでサンプリングされた入力電圧及びアナログ接地７００Ａｇｎｄの整数乗算（即ち、×２）を提供する。
これに関して、スイッチ７０ｄｓ１は、好ましくは、２方向スイッチであり、それにより、出力６０ｉ４ｏｕｔの値に応じて、スイッチ７０ｄｓ１は、第１のオフセットキャパシタ７０ｏｃ１または第２のオフセットキャパシタ７０ｏｃ２のうちのいずれか１つに選択的に接続させる。変換されたデータ７００Ｄａｔａは、キャパシタ７０ｏｃ５を通してＣｉＡｍｐ６００ｉ３、６００ｉ４のラッチループの周囲に正のフィードバックを提供することによって、Ｖｉｎ ７００ｉｎをアナログ接地７００Ａｇｎｄと比較することで生成されることになる。例えば、ラッチ比較器７０５を参照すると、入力７００ｉｎがハーフスケール基準またはアナログ接地７００Ａｇｎｄよりも高いとき、ラッチ６０ｉ４ｏｕｔの出力によって動作されるスイッチ７０ｄｓ１は、第１のフライングキャパシタ７０ｏｃ１に接続させるか、そうでなければ、スイッチ７０ｄｓ１は、他のオフセットキャパシタ７０ｏｃ２に接続させる。ＡＤＣ７００は、出力７００ｏｕｔの出力電圧を提供し、これは、その入力７００ｉｎ及びアナログ接地７００Ａｇｎｄでの入力電圧の整数乗算（即ち、×２）からの半分のバイアスまたはゼロ電圧のいずれかの減算である。
さらなる量子化分解能が、例えば、フライングキャパシタ電圧基準を変化させることによって達成され得る。さらに、スイッチ７０ｄｓ１位置を有する異なるスイッチングデバイスまたはスイッチング／接続構造を使用してオフセットキャパシタ及び基準端子の数を増加させることによって、さらなる数の基準レベルが、本発明によって適応され得る。
図１４ａ及び１４ｂは、本発明の逐次比較型アナログデジタル変換器（ＡＤＣ）７１０の概略図を例示し、これは、２つのビットスライスＡＤＣ７００ｂ及び７００ｃを含み、これらの各々は、図１３ａ及び１３ｂに示されるＡＤＣ７００と同一であり、第１のビットスライス７００ｂは、最大有効ビットから奇数データビットを生成するためのものであり、一方で第２のビットスライスＡＤＣ７００ｃは、第２の最大有意ビットから偶数データビットを生成するためのものである。制御クロック７１０ＣＬＫは、第１のビットスライスＡＤＣ７００ｂのクロック７００ｂＣＬＫに直接送られ、一方でクロック７１０ＣＬＫは、インバータ７１０Ｉｎｖによって反転され、かつ第２のビットスライスＡＤＣ７００ｃのクロック７００ｃＣＬＫに送られて、１８０°制御相シフトを提供する。第１及び第２のビットスライスＡＤＣ７００ｂ及び７００ｃは、直列に接続され、第１のビットスライスＡＤＣ７００ｂの出力７００ｂｏｕｔは、第２のビットスライスＡＤＣ７００ｃの入力７００ｃｉｎに接続される。
上記のように、アナログデジタル変換器（ＡＤＣ）７００ｂ及び７００ｃのビットスライスの各々は、それぞれ、ＣｉＡｍｐ６００ｊ１及び６００ｋ１を含み、それぞれフィードフォワードラッチ比較器７０５ｂ及び７０５ｃによる減算能力を含む２×利得を有する。
第１のビットスライスＡＤＣ７００ｂは、ＣｉＡｍｐ６００ｊ１と、アナログ接地７００ｂＡｇｎｄと、電圧入力７００ｂｉｎと、基準電圧７００ｂＲｅｆと、制御クロック７００ｂＣＬＫと、出力７００ｂｏｕｔと、データ出力７００ｂＤａｔａと、を備える。同様に、第２のビットスライスＡＤＣ７００ｃは、ＣｉＡｍｐ６００ｋ１と、アナログ接地７００ｃＡｇｎｄと、電圧入力７００ｃｉｎと、基準電圧７００ｃＲｅｆと、制御クロック７００ｃＣＬＫと、出力７００ｃｏｕｔと、データ出力７００ｃＤａｔａと、を備える。
本発明の好ましい実施形態において、基準７１０Ｒｅｆ／７００ｂＲｅｆ／７００ｃＲｅｆは、ＡＤＣハーフスケール量子化電圧である。
第１及び第２のビットスライスＡＤＣ７００ｂ及び７００ｃは、フィードフォワードラッチ比較器７０５ｂ及び７０５ｃをさらに含む。比較器７０５ｂは、一対のＣｉＡｍｐ６００ｊ３及び６００ｊ４を含み、これらは、キャパシタ７ｂｏｃ５を通して、設定スイッチ７ｂｓｓ９及びオフセットキャパシタ７ｂｏｃ３を含む任意の利得ステージ６００ｊ２と直列に接続される。同様に、比較器７０５ｃは、一対のＣｉＡｍｐ６００ｋ３及び６００ｋ４を含み、これらは、キャパシタ７ｃｏｃ５を通して、設定スイッチ７ｃｓｓ９及びオフセットキャパシタ７ｃｏｃ３を含む任意の利得ステージ６００ｋ２と直列に接続される。
さらに任意に、比較器７０５ｂは、フィードフォワード経路７ｂｆｆｐを提供し得、増幅器６００ｊ３への入力は、ＣｉＡｍｐ６００ｊ４のＰｉＰｏｒｔ６０ｊ４ｐｉ及びＮｉＰｏｒｔ６０ｊ４ｎｉに、それぞれ、キャパシタ７ｂｆｆ１及び７ｂｆｆ２を通して容量的にフィードフォワードされ得る。同様に、比較器７０５ｃは、フィードフォワード経路７ｃｆｆｐをさらに提供し、増幅器６００ｋ３への入力は、ＣｉＡｍｐ６００ｋ４のＰｉＰｏｒｔ６０ｋ４ｐｉ及びＮｉＰｏｒｔ６０ｋ４ｎｉに、それぞれ、キャパシタ７ｃｆｆ１及び７ｃｆｆ２を通して容量的にフィードフォワードされ得る。
ＡＤＣ７００ｂは、複数のスイッチをさらに含み、クロック７００ｂＣＬＫの「設定」相の間に閉じる、「設定」スイッチ７ｂｓｓ１、７ｂｓｓ２、７ｂｓｓ３、７ｂｓｓ４、７ｂｓｓ５、７ｂｓｓ６、７ｂｓｓ７、７ｂｓｓ８、７ｂｓｓ１０、及び７ｂｓｓ１１（及び任意に７ｂｓｓ９）と、クロック７００ｂＣＬＫの「有効化」相の間に閉じる、「有効化」スイッチ７ｂｅｓ１、７ｂｅｓ２、７ｂｅｓ３、及び７ｂｅｓ４と、を含む。クロック７００ｂＣＬＫは、それが量子化する各入力に対して、「設定」及び「有効化」相を繰り返し交互に切り換える。
第１のビットスライスＡＤＣ７００ｂは、第１、第２、第３、第５及び任意に第４のオフセットキャパシタ、それぞれ、７ｂｏｃ１、７ｂｏｃ２、７ｂｏｃ４、７ｂｏｃ５及び７ｂｏｃ３をまたさらに備える。オフセットキャパシタの各々、７ｂｏｃ１、７０ｂｃ２、７０ｂｃ４、７０ｂｃ５及び７０ｂｃ３は、第１の端子及び第２の端子を有し、第１及び第２のオフセットキャパシタ７０ｂｃ１、及び７ｂｏｃ２の第２の端子は、ＣｉＡｍｐ６００ｊ１の入力６０ｊ１ｉｎに接続される。第１のビットスライスＡＤＣ７００ｂは、第１及び第２のフライングキャパシタ７ｂｆｃ１及び７ｂｆｃ２をさらに備え、この両方が、第１及び第２の端子を有する。
同様に、ＡＤＣ７００ｃは、複数のスイッチをさらに含み、クロック７００ｃＣＬＫの「設定」相の間に閉じる、「設定」スイッチ７ｃｓｓ１、７ｃｓｓ２、７ｃｓｓ３、７ｃｓｓ４、７ｃｓｓ５、７ｃｓｓ６、７ｃｓｓ７、７ｃｓｓ８、７ｃｓｓ１０、及び７ｃｓｓ１１（及び任意に７ｃｓｓ９）と、クロック７００ｃＣＬＫの「有効化」相の間に閉じる、「有効化」スイッチ７ｃｅｓ１、７ｃｅｓ２、７ｃｅｓ３及び７ｃｅｓ４と、を含む。クロック７００ｃＣＬＫは、それが量子化する各入力に対して、「設定」及び「有効化」相を繰り返し交互に切り換える。
ＡＤＣ７００ｃは、第１、第２、第３、第５及び任意に第４のオフセットキャパシタ、それぞれ、７ｃｏｃ１、７ｃｏｃ２、７ｃｏｃ４、７ｃｏｃ５及び７ｃｏｃ３をまたさらに備える。オフセットキャパシタの各々、７ｃｏｃ１、７ｃｏｃ２、７ｃｏｃ４、７０ｃｃ５及び７ｃｏｃ３は、第１の端子及び第２の端子を有し、第１及び第２のオフセットキャパシタ７ｃｏｃ１、及び７ｃｏｃ２の第２の端子は、ＣｉＡｍｐ６００ｋ１の入力６０ｋ１ｉｎに接続される。第２のビットスライスＡＤＣ７００ｃは、第１及び第２のフライングキャパシタ７ｃｆｃ１及び７ｃｆｃ２をさらに備え、この両方が、第１及び第２の端子を有する。
ＡＤＣ７１０は、クロック７１０ＣＬＫと、入力７１０ｉｎ＋と、アナログ接地７１０Ａｇｎｄと、基準７１０Ｒｅｆと、サンプリング制御７１０ｓａｍｐと、を受信し、データ７１０Ｄａｔａを提供する。ＡＤＣ７１０の変換ステップサイズは、基準７１０Ｒｅｆと７１０Ａｇｎｄとの間の電圧差によって表される。
制御クロック７１０ＣＬＫ／７００ｂＣＬＫの第１の制御サイクルの第１の「設定」相で、サンプリング制御７１０ｓａｍｐは、サンプリングスイッチ７１０ｓｗに、入力７１０Ｉｎ＋を第１のビットスライスＡＤＣ７００ｂの入力７００ｂｉｎに接続させる。
制御クロック７１０ＣＬＫ／７００ｂＣＬＫ相が「有効化」相に入る際、入力７００ｂｉｎでサンプリングされた電圧に基づいて、第１のビットスライスＡＤＣ７００ｂは、奇数ビットデータ７１０ｏｄを通るデータストリーム７１０Ｄａｔａへの第１の奇数ビットについての最大有意ビットをデータ７００ｂＤａｔａで生成し、結果として生じる電圧をその出力７００ｂｏｕｔでさらに提供し、これは、出力ビットデータ７００ｂＤａｔａの値に応じて基準７００ｂＲｅｆ／７１０Ｒｅｆまたはゼロ電圧／アナログ接地７００ｂＡｇｎｄ／７１０Ａｇｎｄの減算を含む、入力７００ｂｉｎでサンプリングされた電圧とアナログ接地７００ｂＡｇｎｄとの整数乗算（即ち、×２）である。制御クロック７１０ＣＬＫ／７００ｂＣＬＫが「有効化」相にあるとき、制御クロック７００ｃＣＬＫは、「設定」相にあり、したがって、第２のビットスライスＡＤＣ７００ｃは、入力７００ｃｉｎで第１のビットスライスＡＤＣ７００ｂの出力７００ｂｏｕｔをサンプリングする。
結果として生じる出力電圧は、入力でサンプリングされた電圧の２倍であるが、しかしながら、任意に、このような利得は、例えば、２つよりも多いフライングキャパシタを有することによって変化され得る。例えば、３倍の利得は、追加のフライングキャパシタ（したがって、合計３つのフライングキャパシタ）を加えることによって実現され得る。言い換えると、出力での電利得の大きさは、フライングキャパシタの数に比例する。
制御クロック７１０ＣＬＫが「設定」相に入る／７００ｃＣＬＫ相が「有効化」相に入る際、入力７００ｃｉｎでサンプリングされた電圧に基づいて、第２のビットスライスＡＤＣ７００ｃは、奇数ビットデータ７１０ｅｄを通るデータストリーム７１０Ｄａｔａへの第１の偶数ビットについて第２の最大有意ビットをデータ７００ｃＤａｔａで生成し、結果として生じる電圧をその出力７００ｃｏｕｔでさらに提供し、これは、出力ビットデータ７００ｃＤａｔａの値に応じて基準７００ｃＲｅｆ／７１０Ｒｅｆまたはゼロ電圧／アナログ接地７００ｃＡｇｎｄ／７１０Ａｇｎｄの減算を含む、入力７００ｃｉｎでサンプリングされた電圧とアナログ接地７００ｃＡｇｎｄとの整数乗算（即ち、×２）である。制御クロック７１０ＣＬＫが後続の「設定」相にあるとき、第１のビットスライスＡＤＣ７００ｂは、入力７００ｂｉｎで第２のビットスライスＡＤＣ７００ｃの出力７００ｃｏｕｔをサンプリングする。
上記のプロセスは、所望されるビット長が取得されるまで繰り返す。
図１９ａ及び１９ｂは、本発明のパイプライン型ＡＤＣ７５０の概略図を例示し、これは、４ビットスライスＡＤＣ７００ｄ１、７００ｄ２、７００ｄ３及び７００ｄ４を含み、これらの各々は、図１３ａ及び１３ｂに示されるビットスライスＡＤＣ７００と同一であり、４ビットデータ変換を生成する。ＡＤＣ７５０は、クロック７５０ＣＬＫと、入力７５０ｉｎと、アナログ接地７５０Ａｇｎｄと、基準７５０Ｒｅｆと、を受信し、データ７５０Ｄａｔａ及び出力７５０ｏｕｔを提供する。ＡＤＣ７５０の変換ステップサイズは、基準７５０Ｒｅｆと７５０Ａｇｎｄとの間の電圧差によって表される。
本発明の好ましい実施形態において、クロック７５０ＣＬＫは、「奇数」ビットである、第１及び第３のビットスライスコンパクトＡＤＣ７００ｄ１及び７００ｄ３を動作させるように直接送られ、クロック７５０ＣＬＫは、インバータ７５０ｉｎｖによって反転され、かつ「偶数」ビットを処理するための第２及び第４のビットスライスコンパクトＡＤＣ７００ｄ２及び７００ｄ４を制御／動作するために送られる。図は、４ビットＡＤＣ示すが、所望に応じて、これらのステージの多くは、共に直列に接続され得、スケーラブルデータ変換器を形成することが明らかであり得る。ステージの数、キャパシタのサイズ、ノイズフロア、及びクロック速度は、任意の所与のＩＣプロセスに対する分解能を制限するが、データ変換器は、ＩＣプロセスノードにわたって高度にスケーラブルである。数点の設計検討が、これらの制限を強化するために含まれ得、それは、例えば、電圧スケーリング及び低減されたターンオフ電荷注入を有する専用外部電圧スイッチである。
第１のビットスライスＡＤＣ７００ｄ１は、第１の奇数データまたは最大有意ビットを生成するためのものであり、第２のビットスライスＡＤＣ７００ｄ２は、第２の有意ビットのためのものであり、第３のビットスライスＡＤＣ７００ｄ３は、第３の有意ビットのためのものであり、第４のビットスライスＡＤＣ７００ｄ４は、最小有意ビットのためのものである。
制御クロック７５０ＣＬＫは、クロック７００ｄ１ＣＬＫ及び７００ｄ３ＣＬＫに直接送られ、一方で７００ｄ２ＣＬＫ及び７００ｄ４ＣＬＫは、インバータ７５０ｉｎｖによる制御クロック７５０ＣＬＫの反転である。４ビットスライスＡＤＣ７００ｄ１、７００ｄ２、７００ｄ３及び７００ｄ４は、直列に接続され、ビットスライスＡＤＣの出力が、後続ＡＤＣの入力に、例えば、第１のビットスライスＡＤＣ７００ｄ１の出力７００ｄ１ｏｕｔが第２のビットスライスＡＤＣ７００ｄ２の入力７００ｄ２ｉｎに、第２のビットスライスＡＤＣ７００ｄ２の出力７００ｄ２ｏｕｔが第３のビットスライスＡＤＣ７００ｄ３の入力７００ｄ３ｉｎに、第３のビットスライスＡＤＣ７００ｄ３の出力７００ｄ３ｏｕｔが第４のビットスライスＡＤＣ７００ｄ４の入力７００ｄ４ｉｎに接続される。
上記のように、アナログデジタル変換器（ＡＤＣ）７００ｄ１、７００ｄ２、７００ｄ３、及び７００ｄ４のビットスライスの各々は、それぞれ、１つのＣｉＡｍｐ６００ｍ１、６００ｎ１、６００ｐ１、及び６００ｑ１を含み、それぞれフィードフォワードラッチ比較器７０５ｄ１、７０５ｄ２、７０５ｄ３、及び７０５ｄ４による減算能力を含む２×利得を有する。
第１のビットスライスＡＤＣ７００ｄ１は、ＣｉＡｍｐ６００ｍ１と、アナログ接地７００ｄ１Ａｇｎｄと、電圧入力７００ｄ１ｉｎと、基準電圧７００ｄ１Ｒｅｆと、制御クロック７００ｄ１ＣＬＫと、出力７００ｄ１ｏｕｔ及びデータ出力７００ｄ１Ｄａｔａと、２つのフライングキャパシタ７ｄ１ｆｃ１及び７ｄ１ｆｃ２と、２つのオフセットキャパシタ７ｄ１ｏｃ１及び７ｄ１ｏｃ２と、制御クロック７００ｄ１ＣＬＫの「設定」相の間に閉じる、「設定」スイッチ７ｄ１ｓｓ１、７ｄ１ｓｓ２、７ｄ１ｓｓ３、７ｄ１ｓｓ４、７ｄ１ｓｓ５、７ｄ１ｓｓ６及び７ｄ１ｓｓ７と、制御クロック７００ｄ１ＣＬＫの「有効化」相の間に閉じる、「有効化」スイッチ７ｄ１ｅｓ１及び７ｄ１ｅｓ２と、を備える。
比較器７０５ｄ１は、ＣｉＡｍｐ６００ｍ３及び６００ｍ４を備え、これらは、キャパシタ７ｄ１ｏｃ５と、制御クロック７００ｄ１ＣＬＫの「設定」相の間に閉じる、「設定」スイッチ７ｄ１ｓｓ８、７ｄ１ｓｓ１０及び７ｄ１ｓｓ１１と、制御クロック７００ｄ１ＣＬＫの「有効化」相の間に閉じる、「有効化」スイッチ７ｄ１ｅｓ４と、を通して、設定スイッチ７ｄ１ｓｓ９（制御クロック７００ｄ１ＣＬＫの「設定」相の間に閉じる）及びオフセットキャパシタ７ｄ１ｏｃ３を含む任意の利得ステージ６００ｍ２と直列に接続される。さらに任意に、比較器７０５ｄ１は、フィードフォワード経路７ｄ１ｆｆｐを提供し得、増幅器６００ｍ３への入力は、ＣｉＡｍｐ６００ｍ４のＰｉＰｏｒｔ６０ｍ４ｐｉ及びＮｉＰｏｒｔ６０ｍ４ｎｉに、それぞれ、キャパシタ７ｄ１ｆｆ１及び７ｄ１ｆｆ２を通して容量的にフィードフォワードされ得る。
第２のビットスライスＡＤＣ７００ｄ２は、ＣｉＡｍｐ６００ｎ１と、アナログ接地７００ｄ２Ａｇｎｄと、電圧入力７００ｄ２ｉｎと、基準電圧７００ｄ２Ｒｅｆと、制御クロック７００ｄ２ＣＬＫと、出力７００ｄ２ｏｕｔ及びデータ出力７００ｄ２Ｄａｔａと、２つのフライングキャパシタ７ｄ２ｆｃ１及び７ｄ２ｆｃ２と、２つのオフセットキャパシタ７ｄ２ｏｃ１及び７ｄ２ｏｃ２と、制御クロック７００ｄ２ＣＬＫの「設定」相の間に閉じる、「設定」スイッチ７ｄ２ｓｓ１、７ｄ２ｓｓ２、７ｄ２ｓｓ３、７ｄ２ｓｓ４、７ｄ２ｓｓ５、７ｄ２ｓｓ６、及び７ｄ２ｓｓ７と、制御クロック７００ｄ２ＣＬＫの「有効化」相の間に閉じる、「有効化」スイッチ７ｄ２ｅｓ１及び７ｄ２ｅｓ２と、を備える。
比較器７０５ｄ２は、ＣｉＡｍｐ６００ｎ３及び６００ｎ４を備え、これらは、キャパシタ７ｄ２ｏｃ５と、制御クロック７００ｄ２ＣＬＫの「設定」相の間に閉じる、「設定」スイッチ７ｄ２ｓｓ８、７ｄ２ｓｓ１０及び７ｄ２ｓｓ１１と、制御クロックの「有効化」相の間に閉じる、「有効化」スイッチ７ｄ２ｅｓ４と、を通して、設定スイッチ７ｄ２ｓｓ９（制御クロック７００ｄ２ＣＬＫの「設定」相の間に閉じる）及びオフセットキャパシタ７ｄ２ｏｃ３を含む任意の利得ステージ６００ｎ２と直列に接続される。さらに任意に、比較器７０５ｄ２は、フィードフォワード経路７ｄ２ｆｆｐを提供し得、増幅器６００ｎ３への入力は、ＣｉＡｍｐ６００ｎ４のＰｉＰｏｒｔ６０ｎ４ｐｉ及びＮｉＰｏｒｔ６０ｎ４ｎｉに、それぞれ、キャパシタ７ｄ２ｆｆ１及び７ｄ２ｆｆ２を通して容量的にフィードフォワードされ得る。
第３のビットスライスＡＤＣ７００ｄ３は、ＣｉＡｍｐ６００ｐ１と、アナログ接地７００ｄ３Ａｇｎｄと、電圧入力７００ｄ３ｉｎと、基準電圧７００ｄ３Ｒｅｆと、制御クロック７００ｄ３ＣＬＫと、出力７００ｄ３ｏｕｔ及びデータ出力７００ｄ３Ｄａｔａと、２つのフライングキャパシタ７ｄ３ｆｃ１及び７ｄ３ｆｃ２と、２つのオフセットキャパシタ７ｄ３ｏｃ１及び７ｄ３ｏｃ２と、制御クロック７００ｄ３ＣＬＫの「設定」相の間に閉じる、「設定」スイッチ７ｄ３ｓｓ１、７ｄ３ｓｓ２、７ｄ３ｓｓ３、７ｄ３ｓｓ４、７ｄ３ｓｓ５、７ｄ３ｓｓ６、及び７ｄ３ｓｓ７と、制御クロック７００ｄ３ＣＬＫの「有効化」相の間に閉じる、「有効化」スイッチ７ｄ３ｅｓ１及び７ｄ３ｅｓ２と、を備える。
比較器７０５ｄ３は、ＣｉＡｍｐ６００ｐ３及び６００ｐ４を備え、これらは、キャパシタ７ｄ３ｏｃ５と、制御クロック７００ｄ３ＣＬＫの「設定」相の間に閉じる、「設定」スイッチ７ｄ３ｓｓ８、７ｄ３ｓｓ１０及び７ｄ３ｓｓ１１と、制御クロックの「有効化」相の間に閉じる、「有効化」スイッチ７ｄ３ｅｓ４と、を通して、設定スイッチ７ｄ３ｓｓ９（制御クロック７００ｄ３ＣＬＫの「設定」相の間に閉じる）及びオフセットキャパシタ７ｄ３ｏｃ３を含む任意の利得ステージ６００ｐ２と直列に接続される。さらに任意に、比較器７０５ｄ３は、フィードフォワード経路７ｄ３ｆｆｐを提供し得、増幅器６００ｐ３への入力は、ＣｉＡｍｐ６００ｐ４のＰｉＰｏｒｔ６０ｐ４ｐｉ及びＮｉＰｏｒｔ６０ｐ４ｎｉに、それぞれ、キャパシタ７ｄ３ｆｆ１及び７ｄ３ｆｆ２を通して容量的にフィードフォワードされ得る。
第４のビットスライスＡＤＣ７００ｄ４は、ＣｉＡｍｐ６００ｑ１と、アナログ接地７００ｄ４Ａｇｎｄと、電圧入力７００ｄ４ｉｎと、基準電圧７００ｄ４Ｒｅｆと、制御クロック７００ｄ４ＣＬＫと、出力７００ｄ４ｏｕｔ及びデータ出力７００ｄ４Ｄａｔａと、２つのフライングキャパシタ７ｄ４ｆｃ１及び７ｄ４ｆｃ２と、２つのオフセットキャパシタ７ｄ４ｏｃ１及び７ｄ４ｏｃ２と、制御クロック７００ｄ４ＣＬＫの「設定」相の間に閉じる、「設定」スイッチ７ｄ４ｓｓ１、７ｄ４ｓｓ２、７ｄ４ｓｓ３、７ｄ４ｓｓ４、７ｄ４ｓｓ５、７ｄ４ｓｓ６及び７ｄ４ｓｓ７と、制御クロック７００ｄ４ＣＬＫの「有効化」相の間に閉じる、「有効化」スイッチ７ｄ４ｅｓ１及び７ｄ４ｅｓ２と、を備える。
比較器７０５ｄ４は、ＣｉＡｍｐ６００ｑ３及び６００ｑ４を備え、これらは、キャパシタ７ｄ４ｏｃ５と、制御クロック７００ｄ４ＣＬＫの「設定」相の間に閉じる、「設定」スイッチ７ｄ４ｓｓ８、７ｄ４ｓｓ１０及び７ｄ４ｓｓ１１と、制御クロックの「有効化」相の間に閉じる、「有効化」スイッチ７ｄ４ｅｓ４と、を通して、設定スイッチ７ｄ４ｓｓ９（制御クロック７００ｄ４ＣＬＫの「設定」相の間に閉じる）及びオフセットキャパシタ７ｄ４ｏｃ３を含む任意の利得ステージ６００ｑ２と直列に接続される。さらに任意に、比較器７０５ｄ４は、フィードフォワード経路７ｄ４ｆｆｐを提供し得、増幅器６００ｑ３への入力は、ＣｉＡｍｐ６００ｑ４のＰｉＰｏｒｔ６０ｑ４ｐｉ及びＮｉＰｏｒｔ６０ｑ４ｎｉに、それぞれ、キャパシタ７ｄ４ｆｆ１及び７ｄ４ｆｆ２を通して容量的にフィードフォワードされ得る。
動作中、制御クロック７５０ＣＬＫ／７００ｄ１ＣＬＫの「設定」相の間、第１のビットスライスＡＤＣ７００ｄ１は、入力７００ｄ１ｉｎで入力７５０ｉｎをサンプリングして、データ７００ｄ１ｄａｔａで最大有効ビット７５０Ｂ１をデータストリーム７５０ｄａｔａに対して生成する。制御クロック７５０ＣＬＫ／７００ｄ１ＣＬＫ相が「有効化」に入る際、第１のビットスライスＡＤＣ７００ｄ１は、その出力７００ｄ１ｏｕｔで結果として生じる電圧を提供し、これは、生成されたビット値７００ｄ１ｄａｔａが「１」である場合に基準７５０Ｒｅｆ／７００ｄ１Ｒｅｆ、または生成されたビット値７００ｄ１ｄａｔａが「０」である場合にアナログ接地７５０Ａｇｎｄ／７００ｄ１Ａｇｎｄ（またはゼロ）のいずれかを除算することを含む、入力７００ｄ１ｉｎでサンプリングされた電圧とアナログ接地７００ｄ１Ａｇｎｄとの整数乗算（即ち、×２）である。第１のビットスライスＡＤＣ７００ｄ１は、データ７００ｄ１ｄａｔａに対して、サンプリングされた電圧がアナログ接地７００ｄ１Ａｇｎｄを超える場合に「１」、そうでなければ「０」を生成する。
結果として生じる出力電圧は、入力でサンプリングされた電圧の２倍であるが、しかしながら、任意に、このような利得は、例えば、２つよりも多いフライングキャパシタを有することによって変化され得る。例えば、３倍の利得は、追加のフライングキャパシタ（したがって、合計３つのフライングキャパシタ）を加えることによって実現され得る。言い換えると、出力での電利得の大きさは、フライングキャパシタの数に比例する。
第２のビットスライスＡＤＣ７００ｄ２は、データ７００ｄ２ｄａｔａで第２の最大有効ビット７５０Ｂ２をデータストリーム７５０ｄａｔａに対して生成するために、制御クロック７００ｄ２ＣＬＫ（クロック７５０ＣＬＫの反転）の「設定」相の間、第１のビットスライスＡＤＣ７００ｄ１の出力７００ｄ１ｏｕｔをサンプリングする。制御クロック７００ｄ２ＣＬＫ相が「有効化」に入る際、第２のビットスライスＡＤＣ７００ｄ２は、出力７００ｄ２ｏｕｔで結果として生じる電圧を提供し、これは、生成されたビット値７００ｄ２ｄａｔａが「１」である場合に基準７００ｄ２Ｒｅｆ、または生成されたビット値７００ｄ２ｄａｔａが「０」である場合にアナログ接地７００ｄ２Ａｇｎｄ（またはゼロ）のいずれかを除算することを含む、入力７００ｄ２ｉｎでサンプリングされた電圧とアナログ接地７００ｄ２Ａｇｎｄとの整数乗算（即ち、×２）である。第２のビットスライスＡＤＣ７００ｄ２は、データ７００ｄ２ｄａｔａに対して、サンプリングされた電圧がアナログ接地７００ｄ２Ａｇｎｄを超える場合に「１」、そうでなければ「０」を生成する。
結果として生じる出力電圧は、入力でサンプリングされた電圧の２倍であるが、しかしながら、任意に、このような利得は、例えば、２つよりも多いフライングキャパシタを有することによって変化され得る。例えば、３倍の利得は、追加のフライングキャパシタ（したがって、合計３つのフライングキャパシタ）を加えることによって実現され得る。言い換えると、出力での電利得の大きさは、フライングキャパシタの数に比例する。
第３のビットスライスＡＤＣ７００ｄ３は、データ７００ｄ３ｄａｔａで第３の最大有効ビット７５０Ｂ３をデータストリーム７５０ｄａｔａに対して生成するために、制御クロック７００ｄ３ＣＬＫ／７５０ＣＬＫの「設定」相の間、第２のビットスライスＡＤＣ７００ｄ２の出力７００ｄ２ｏｕｔをサンプリングする。制御クロック７００ｄ３ＣＬＫ相が「有効化」に入る際、第３のビットスライスＡＤＣ７００ｄ３は、出力７００ｄ３ｏｕｔで結果として生じる電圧を提供し、これは、生成されたビット値７００ｄ３ｄａｔａが「１」である場合に基準７００ｄ３Ｒｅｆ、または生成されたビット値７００ｄ３ｄａｔａが「０」である場合にアナログ接地７００ｄ３Ａｇｎｄ（またはゼロ）のいずれかを除算することを含む、入力７００ｄ３ｉｎでサンプリングされた電圧とアナログ接地７００ｄ３Ａｇｎｄとの整数乗算（即ち、×２）である。第３のビットスライスＡＤＣ７００ｄ３は、データ７００ｄ３ｄａｔａに対して、サンプリングされた電圧がアナログ接地７００ｄ３Ａｇｎｄを超える場合に「１」、そうでなければ「０」を生成する。
結果として生じる出力電圧は、入力でサンプリングされた電圧の２倍であるが、しかしながら、任意に、このような利得は、例えば、２つよりも多いフライングキャパシタを有することによって変化され得る。例えば、３倍の利得は、追加のフライングキャパシタ（したがって、合計３つのフライングキャパシタ）を加えることによって実現され得る。言い換えると、出力での電利得の大きさは、フライングキャパシタの数に比例する。
第４のビットスライスＡＤＣ７００ｄ４は、データ７００ｄ４ｄａｔａで最小有効ビット７５０Ｂ４をデータストリーム７５０ｄａｔａに対して生成するために、制御クロック７００ｄ４ＣＬＫ（クロック７５０ＣＬＫの反転）の「設定」相の間、第３のビットスライスＡＤＣ７００ｄ３の出力７００ｄ３ｏｕｔをサンプリングする。制御クロック７００ｄ４ＣＬＫ相が「有効化」に入る際、第４のビットスライスＡＤＣ７００ｄ４は、出力７００ｄ４ｏｕｔで結果として生じる電圧を提供し、これは、生成されたビット値７００ｄ４ｄａｔａが「１」である場合に基準７００ｄ４Ｒｅｆ、または生成されたビット値７００ｄ４ｄａｔａが「０」である場合にアナログ接地７００ｄ４Ａｇｎｄ（またはゼロ）のいずれかを除算することを含む、入力７００ｄ４ｉｎでサンプリングされた電圧とアナログ接地７００ｄ４Ａｇｎｄとの整数乗算（即ち、×２）である。第４のビットスライスＡＤＣ７００ｄ４は、データ７００ｄ４ｄａｔａに対して、サンプリングされた電圧がアナログ接地７００ｄ４Ａｇｎｄを超える場合に「１」、そうでなければ「０」を生成する。
結果として生じる出力電圧は、入力でサンプリングされた電圧の２倍であるが、しかしながら、任意に、このような利得は、例えば、２つよりも多いフライングキャパシタを有することによって変化され得る。例えば、３倍の利得は、追加のフライングキャパシタ（したがって、合計３つのフライングキャパシタ）を加えることによって実現され得る。言い換えると、出力での電利得の大きさは、フライングキャパシタの数に比例する。
見られるように、パイプライン型は、そのノイズフロアが許容する限り、より多くのビット、即ち、６、８、１０、１２以上を生成するように容易に拡大され得る。
図１５ａ及び１５ｂは、本発明の差動ＡＤＣ７２０のビットスライスの概略図を例示し、これは、ラッチ比較器７２５の出力に基づく固定電圧減算能力を含む２×利得を有する２つのＣｉＡｍｐ６００ｍ１及び６００ｍ２を使用する。
ビットスライスＡＤＣ７２０は、第１のＣｉＡｍｐ６００ｍ１及び第２のＣｉＡｍｐ６００ｍ２（図８ａ及び８ｂに示されるものと同一）を含む２つのＣｉＡｍｐと、制御クロック７２０ＣＬＫと、正電圧入力７２０ｉｎ＋と、負電圧入力７２０ｉｎ−と、アナログ接地７２０Ａｇｎｄと、基準７２０Ｒｅｆと、正電圧出力７２０ｏｕｔ＋と、負電圧出力７２０ｏｕｔ−と、を含む。
ビットスライスＡＤＣ７２０は、第１のフライングキャパシタ７２ｆｃ１と、第１のＣｉＡｍｐ６００ｍ１用の、第１のオフセットキャパシタ７２ｏｃ１及び第２のオフセットキャパシタ７２ｏｃ２を含む２つのオフセットキャパシタと、第２のフライングキャパシタ７２ｆｃ２と、第２のＣｉＡｍｐ６００ｍ２用の、第３のオフセットキャパシタ７２ｏｃ３及び第４のオフセットキャパシタ７２ｏｃ４を含む別の２つのオフセットキャパシタと、をさらに含む。キャパシタの各々は、第１及び第２の端子を有する。第１及び第２のオフセットキャパシタ７２ｏｃ１及び７２ｏｃ２の第２の端子は、第１のＣｉＡｍｐ６００ｍ１の入力６０ｍ１ｉｎに接続され、第３及び第４のオフセットキャパシタ７２ｏｃ３及び７２ｏｃ４の第２の端子は、第２のＣｉＡｍｐ６００ｍ２の入力６０ｍ２ｉｎに接続される。
ビットスライスＡＤＣ７２０は、複数のスイッチをさらに含み、これらは、「設定」及び「有効化」相を繰り返し交互に切り換える制御信号クロック７２０ＣＬＫによって動作可能であり、制御クロック７２０ＣＬＫの「設定」相の間に閉じる、「設定」スイッチ７２ｓｓ１、７２ｓｓ２、７２ｓｓ３、７２ｓｓ４、７２ｓｓ５、７２ｓｓ６、７２ｓｓ７、７２ｓｓ８、７２ｓｓ９、７２ｓｓ１０、７２ｓｓ１１、７２ｓｓ１２、７２ｓｓ１３及び７２ｓｓ１４と、制御クロック７２０ＣＬＫの「有効化」相の間に閉じる、「有効化」スイッチ７２ｅｓ１、７２ｅｓ２、７２ｅｓ３、７２ｅｓ４、７２ｄｓ１及び７２ｄｓ２と、を含む。
ビットスライスＡＤＣ７２０は、図１３ａのフィードフォワードラッチ比較器７０５に類似する、フィードフォワードラッチ比較器７２５をさらに含み、これは、一対のＣｉＡｍｐ６００ｍ４及び６００ｍ５を含み、これらは、キャパシタ７２ｏｃ７を通して、設定スイッチ７２ｓｓ１２及びオフセットキャパシタ７２ｏｃ５を含む任意の利得ステージ６００ｍ３と直列に接続される。さらに任意に、ラッチ比較器７２５は、フィードフォワード経路７２ｆｆｐをさらに提供し、増幅器６０ｍ４ｉｎへの入力は、ＣｉＡｍｐ６００ｍ５のＰｉＰｏｒｔ６０ｍ５ｐｉ及びＮｉＰｏｒｔ６０ｍ５ｎｉに、それぞれ、キャパシタ７２ｆｆ１及び７２ｆｆ２を通して容量的にフィードフォワードされ得る。
制御クロック７２０ＣＬＫの「設定」相の間、スイッチは、正電圧入力７２０ｉｎ＋をフライングキャパシタ７２ｆｃ１及び７２ｆｃ２の第１の端子に接続させ、負電圧入力７２０ｉｎ−をフライングキャパシタ７２ｆｃ１及び７２ｆｃ２の第２の端子に接続させ、それにより、フライングキャパシタ７２ｆｃ１及び７２ｆｃ２は、アナログ差動入力電圧７２０ｉｎ＋及び７２０ｉｎ−をサンプリングする。スイッチはさらに、第１及び第２のＣｉＡｍｐ６００ｍ１、６００ｍ２を、出力６０ｍ１ｏｕｔを第１のＣｉＡｍｐ６００ｍ１の入力６０ｍ１ｉｎ、出力６０ｍ２ｏｕｔを第２のＣｉＡｍｐ６００ｍ２の入力６０ｍ２ｉｎにフィードバックすることによって自己バイアスさせて、続く「有効化」制御クロック相内の後続の相殺のために、それが外部１／ｆノイズ及びＩＣパラメトリック変化をサンプリングするときのそれ自体の瞬時動作点を確立する。
スイッチはまたさらに、アナログ接地７２０Ａｇｎｄを、第２及び第４のオフセットキャパシタ７２ｏｃ２及び７２ｏｃ４の第１の端子に接続させ、かつ基準７２０Ｒｅｆを、第１及び第３のオフセットキャパシタ７２ｏｃ１及び７２ｏｃ３の第１の端子に接続させる。事実上、ＣｉＡｍｐ６００ｍ１の自己バイアス電圧とアナログ接地７２０Ａｇｎｄとの間の差は、第１のオフセットキャパシタ７２ｏｃ１上に蓄積され、自己バイアス電圧ＣｉＡｍｐ６００ｍ１と基準７２０Ｒｅｆとの間の差は、第２のオフセットキャパシタ７２ｏｃ２で蓄積され、ＣｉＡｍｐ６００ｍ２の自己バイアス電圧とアナログ接地７２０Ａｇｎｄとの間の差は、第３のオフセットキャパシタ７２ｏｃ３上に蓄積され、自己バイアス電圧ＣｉＡｍｐ６００ｍ２と基準７２０Ｒｅｆとの間の差は、第２のオフセットキャパシタ７２ｏｃ４で蓄積される。
比較器７２５において、入力Ｖｉｎ−７２０ｉｎ−は、第１の端子オフセットキャパシタ７２ｏｃ６に接続され、一方でＣｉＡｍｐ６００ｍ４及び６００ｍ５は、その出力６０ｍ４ｏｕｔ／６０ｍ５ｏｕｔを、それぞれ、それ自体の入力６０ｍ４ｉｎ／６０ｍ６ｉｎと接続することによって自己バイアスされる。任意の利得ステージ６００ｍ３が存在するとき、利得ステージ６００ｍ３はまた、その入力６０ｍ３ｉｎをその出力６０ｍ３ｏｕｔと接続することによって自己バイアスされる。
制御クロック７２０ＣＬＫの「有効化」相の間、スイッチは、第１のフライングキャパシタ７２ｆｃ１と第１のオフセットキャパシタ７２ｏｃ１または第２のオフセットキャパシタ７２ｏｃ２のいずれかとを直列に接続することによって、出力６０ｍ１ｏｕｔをＣｉＡｍｐ６００ｍ１の入力６０ｍ１ｉｎに容量的に接続させ、かつ第２のフライングキャパシタ７２ｆｃ２と第３のオフセットキャパシタ７２ｏｃ３または第４のオフセットキャパシタ７２ｏｃ４のいずれかとを直列に接続することによって、出力６０ｍ２ｏｕｔをＣｉＡｍｐ６００ｍ２の入力６０ｍ２ｉｎに容量的に接続させる。これに関して、スイッチ、即ち、スイッチ７２ｄｓ１及び７２ｄｓ２は、２方向スイッチであり、第１のフライングキャパシタ７２ｆｃ１／７２ｆｃ２の第２の端子を、第１／第３のオフセットキャパシタ７２ｏｃ１／７２ｏｃ４の第１の端子または第２／第４のオフセットキャパシタ７２ｏｃ２／７２ｏｃ３の第１の端子のうちのいずれかに選択的に接続する。
本発明のさらに好ましい実施形態において、２つのスイッチ７２ｄｓ１及び７２ｄｓ２は、それらの選択を決定するために、負の入力電圧７２０ｉｎ−との正の入力電圧７２０ｉｎ＋の比較に基づいて制御される。例えば、正電圧入力７２０ｉｎ＋が負入力電圧７２０ｉｎ−よりも大きい場合、このような条件は、スイッチ７２ｄｓ１に、第１のフライングキャパシタ７２ｆｃ１の第２の端子を第１のオフセットキャパシタ７２ｏｃ１の第１の端子に接続させ、かつスイッチ７２ｄｓ２に、第２のフライングキャパシタ７２ｆｃ２の第２の端子を第３のオフセットキャパシタ７２ｏｃ３の第１の端子に接続させ、正電圧入力７２０ｉｎ＋が負入力７２０ｉｎ−未満であるとき、このような条件は、スイッチ７２ｄｓ１に、第１のフライングキャパシタ７２ｆｃ１の第２の端子を第２のオフセットキャパシタ７２ｏｃ２の第１の端子に接続させ、かつスイッチ７２ｄｓ２に、第２のフライングキャパシタ７２ｆｃ２の第２の端子を第４のオフセットキャパシタ７２ｏｃ４の第１の端子に接続させる。したがって、出力＋７２０ｏｕｔ＋と出力−７２０ｏｕｔ−との間の結果として生じる出力電圧は、データ７２０Ｄａｔａの値が「１」である場合に第１及び第３のオフセットキャパシタ７２ｏｃ１及び７２ｏｃ３（または基準７２０Ｒｅｆ）上のオフセット電圧の減算、またはそうでなければ、第２及び第４のオフセットキャパシタ７２ｏｃ２及び７２ｏｃ４上のオフセット電圧の減算を含む、入力電圧＋７２０ｉｎ＋と入力−７２０ｉｎ−との間の入力電圧の整数乗算（即ち、×２）である。
結果として生じる出力電圧は、入力でサンプリングされた電圧の２倍であるが、しかしながら、任意に、このような利得は、例えば、２つよりも多いフライングキャパシタを有することによって変化され得る。例えば、３倍の利得は、追加のフライングキャパシタ（したがって、合計３つのフライングキャパシタ）を加えることによって実現され得る。言い換えると、出力での電利得の大きさは、フライングキャパシタの数に比例する。
図１６ａ及び１６ｂは、本発明の逐次比較型差動ＡＤＣ７３０の概略図を例示し、これは、２つのビットスライスＡＤＣ７２０ｂ及び７２０ｃを含み、これらの各々は、図１５ａ及び１５ｂに示されるＡＤＣ７２０と同一であり、第１のビットスライス７２０ｂは、最大有効ビットから奇数データビットを生成するための第１の比較器７２５ｂを含み、一方で第２のビットスライスＡＤＣ７００ｃは、第２の最大有意ビットから偶数データビットを生成するための第２の比較器７２５ｃを含む。制御クロック７３０ＣＬＫは、第１のビットスライスＡＤＣ７２０ｂのクロック７２０ｂＣＬＫに直接送られ、一方でクロック７３０ＣＬＫは、インバータ７３０Ｉｎｖによって反転され、かつ第２のビットスライスＡＤＣ７２０ｃのクロック７２０ｃＣＬＫに送られて、１８０°制御相シフトを提供する。第１及び第２のビットスライスＡＤＣ７２０ｂ及び７２０ｃは、直列に接続され、第１のビットスライスＡＤＣ７２０ｂの出力７２０ｂｏｕｔは、第２のビットスライスＡＤＣ７２０ｃの入力７２０ｃｉｎに接続される。
ＡＤＣ７３０は、クロック７３０ＣＬＫと、正の入力７３０ｉｎ＋と、負の入力７３０ｉｎ−と、アナログ接地７３０Ａｇｎｄと、基準７３０Ｒｅｆと、サンプリング制御７３０ｓａｍｐと、を受信し、データ７３０ｄａｔａを提供する。ＡＤＣ７３０の変換ステップサイズは、基準７３０Ｒｅｆと７３０Ａｇｎｄとの間の電圧差によって表される。
制御クロック７３０ＣＬＫ／７２０ｂＣＬＫの第１の制御サイクルの第１の「設定」相で、サンプリング制御７３０ｓａｍｐは、サンプリングスイッチ７３０ｓｗに、正の入力７３０ｉｎ＋を正の入力７２０ｂｉｎ＋に、負の入力７３０ｉｎ−を第１のビットスライスＡＤＣ７２０ｂの負の入力７２０ｂｉｎ−に接続させる。
制御クロック７３０ＣＬＫ／７２０ｂＣＬＫ相が「有効化」相に入る際、正及び負の入力７２０ｂｉｎ＋及び７２０ｂｉｎ−でサンプリングされた電圧に基づいて、第１のビットスライスＡＤＣ７２０ｂは、奇数ビットデータ７３０ｏｄを通るデータストリーム７３０ｄａｔａへの第１の奇数ビットについての最大有意ビットをデータ７２０ｂＤａｔａで生成し、結果として生じる電圧をその正及び負の出力７２０ｂｏｕｔ＋及び７２０ｂｏｕｔ−でさらに提供し、これは、出力ビットデータ７２０ｂＤａｔａの値に応じて基準７２０ｂＲｅｆ／７３０Ｒｅｆまたはゼロ電圧／アナログ接地７２０ｂＡｇｎｄ／７３０Ａｇｎｄの減算を含む、正及び負の入力７２０ｂｉｎ＋及び７２０ｂｉｎ−の間でサンプリングされた電圧の整数乗算（即ち、×２）である。制御クロック７３０ＣＬＫ／７２０ｂＣＬＫが「有効化」相にあるとき、制御クロック７２０ｃＣＬＫは、「設定」相にあり、したがって、第２のビットスライスＡＤＣ７２０ｃは、正及び負の入力７２０ｃｉｎ＋及び７２０ｃｉｎ−で、それぞれ、第１のビットスライスＡＤＣ７２０ｂの正及び負の出力７２０ｂｏｕｔ＋及び７２０ｂｏｕｔ−をサンプリングする。
結果として生じる出力電圧は、入力でサンプリングされた電圧の２倍であるが、しかしながら、任意に、このような利得は、例えば、２つよりも多いフライングキャパシタを有することによって変化され得る。例えば、３倍の利得は、追加のフライングキャパシタ（したがって、合計３つのフライングキャパシタ）を加えることによって実現され得る。言い換えると、出力での電利得の大きさは、フライングキャパシタの数に比例する。
制御クロック７３０ＣＬＫが「設定」相に入る／７２０ｃＣＬＫ相が「有効化」相に入る際、正及び負の入力７２０ｃｉｎ＋及び７２０ｃｉｎ−でサンプリングされた電圧に基づいて、第２のビットスライスＡＤＣ７２０ｃは、偶数ビットデータ７３０ｅｄを通るデータストリーム７３０ｄａｔａへの第１の偶数ビットについての第２の最大有意ビットをデータ７２０ｃｄａｔａで生成し、結果として生じる電圧をその正及び負の出力７２０ｃｏｕｔ＋及び７２０ｃｏｕｔ−でさらに提供し、これは、出力ビットデータ７２０ｃｄａｔａの値に応じて基準７２０ｃＲｅｆ／７３０Ｒｅｆまたはゼロ電圧／アナログ接地７２０ｃＡｇｎｄ／７３０Ａｇｎｄの減算を含む、正及び負の入力７２０ｃｏｕｔ＋及び７２０ｃｏｕｔ−の間でサンプリングされた電圧の整数乗算（即ち、×２）である。制御クロック７３０ＣＬＫが後続の「設定」相にあるとき、第１のビットスライスＡＤＣ７２０ｂは、正及び負の入力７２０ｂｉｎ＋及び７２０ｂｉｎ−で、それぞれ、第２のビットスライスＡＤＣ７２０ｃの正及び負の出力７２０ｃｏｕｔ＋及び７２０ｃｏｕｔ−をサンプリングする。
上記のプロセスは、所望されるビット長が取得されるまで繰り返す。
図２０ａ及び２０ｂは、本発明のパイプライン型差動ＡＤＣ７６０の概略図を例示し、これは、４ビットスライスＡＤＣ７２０ｄ１、７２０ｄ２、７２０ｄ３及び７２０ｄ４を含み、これらの各々は、図１５ａ及び１５ｂに示されるビットスライスＡＤＣ７２０と同一であり、４ビットデータ変換を生成する。ＡＤＣ７６０は、クロック７６０ＣＬＫと、正及び負の入力７６０ｉｎ＋及び７６０ｉｎ−と、アナログ接地７６０Ａｇｎｄと、基準７６０Ｒｅｆと、を受信し、データ７６０Ｄａｔａと、正及び負の出力７６０ｏｕｔ＋及び７６０ｏｕｔ−と、を提供する。ＡＤＣ７６０の変換ステップサイズは、基準７６０Ｒｅｆと７６０Ａｇｎｄとの間の電圧差によって表される。
本発明の好ましい実施形態において、クロック７６０ＣＬＫは、「奇数」ビットである、第１及び第３のビットスライスコンパクトＡＤＣ７２０ｄ１及び７２０ｄ３を動作させるように直接送られ、クロック７６０ＣＬＫは、インバータ７６０ｉｎｖによって反転され、かつ「偶数」ビットを処理するための第２及び第４のビットスライスコンパクトＡＤＣ７２０ｄ２及び７２０ｄ４を制御／動作するために送られる。図は、４ビットＡＤＣ示すが、所望に応じて、これらのステージの多くは、共に直列に接続され得、スケーラブルデータ変換器を形成することが明らかであり得る。ステージの数、キャパシタのサイズ、ノイズフロア、及びクロック速度は、任意の所与のＩＣプロセスに対する分解能を制限するが、データ変換器は、ＩＣプロセスノードにわたって高度にスケーラブルである。数点の設計検討が、これらの制限を強化するために含まれ得、それは、例えば、電圧スケーリング及び低減されたターンオフ電荷注入を有する専用外部電圧スイッチである。
第１のビットスライスＡＤＣ７２０ｄ１は、第１の奇数データまたは最大有意ビットを生成するためのものであり、第２のビットスライスＡＤＣ７２０ｄ２は、第２の有意ビットのためのものであり、第３のビットスライスＡＤＣ７２０ｄ３は、第３の有意ビットのためのものであり、第４のビットスライスＡＤＣ７２０ｄ４は、最小有意ビットのためのものである。
制御クロック７６０ＣＬＫは、クロック７２０ｄ１ＣＬＫ及び７２０ｄ３ＣＬＫに直接送られ、一方で７２０ｄ２ＣＬＫ及び７２０ｄ４ＣＬＫは、インバータ７６０ｉｎｖによる７６０ＣＬＫの反転である。４ビットスライスＡＤＣ７２０ｄ１、７２０ｄ２、７２０ｄ３及び７２０ｄ４は、直列に接続され、前のビットスライスＡＤＣの正及び負の出力が、後続ＡＤＣの対応する正及び負の入力に、例えば、第１のビットスライスＡＤＣ７２０ｄ１の正及び負の出力７２０ｄ１ｏｕｔ＋及び７２０ｄ１ｏｕｔ−が、それぞれ、第２のビットスライスＡＤＣ７２０ｄ２の正及び負の入力７００ｄ２ｉｎ＋及び７００ｄ２ｉｎ−に、第２のビットスライスＡＤＣ７２０ｄ２の正及び負の出力７２０ｄ２ｏｕｔ＋及び７２０ｄ２ｏｕｔ−が、それぞれ、第３のビットスライスＡＤＣ７２０ｄ３の正及び負の入力７２０ｄ３ｉｎ＋及び７２０ｄ３ｉｎ−に、第３のビットスライスＡＤＣ７２０ｄ３の正及び負の出力７２０ｄ３ｏｕｔ＋及び７２０ｄ３ｏｕｔ−が、第４のビットスライスＡＤＣ７２０ｄ４の正及び負の入力７００ｄ４ｉｎ＋及び７００ｄ４ｉｎ−に、接続される。
第１のビットスライスＡＤＣ７２０ｄ１は、一対のＣｉＡｍｐ６００ｒ１及び６００ｒ２と、アナログ接地７２０ｄ１Ａｇｎｄと、正の入力７２０ｄ１ｉｎ＋と、負の入力７２０ｄ１ｉｎ−と、基準電圧７２０ｄ１Ｒｅｆと、制御クロック７２０ｄ１ＣＬＫと、正の出力７２０ｄ１ｏｕｔ＋と、負の出力７２０ｄ１ｏｕｔ−と、データ出力７２０ｄ１Ｄａｔａと、２つのフライングキャパシタ７２ｄ１ｆｃ１及び７２ｄ１ｆｃ２と、２つのオフセットキャパシタ７２ｄ１ｏｃ１及び７２ｄ１ｏｃ２と、制御クロック７２０ｄ１ＣＬＫの「設定」相の間に閉じる、「設定」スイッチ７２ｄ１ｓｓ１、７２ｄ１ｓｓ２、７２ｄ１ｓｓ３、７２ｄ１ｓｓ４、７２ｄ１ｓｓ５、７２ｄ１ｓｓ６、７２ｄ１ｓｓ７、７２ｄ１ｓｓ８、７２ｄ１ｓｓ９、７２ｄ１ｓｓ１０、７２ｄ１ｓｓ１１及び７２ｄ１ｓｓ１２と、制御クロック７２０ｄ１ＣＬＫの「有効化」相の間に閉じる、「有効化」スイッチ７２ｄ１ｅｓ１及び７２ｄ１ｅｓ２と、を備える。
比較器７２５ｄ１は、ＣｉＡｍｐ６００ｒ４及び６００ｒ５を備え、これらは、キャパシタ７２ｄ１ｏｃ７と、制御クロック７２０ｄ１ＣＬＫの「設定」相の間に閉じる、「設定」スイッチ７２ｄ１ｓｓ１３、７２ｄ１ｓｓ１５及び７２ｄ１ｓｓ１６と、制御クロック７２０ｄ１ＣＬＫの「有効化」相の間に閉じる、「有効化」スイッチ７２ｄ１ｅｓ３及び７２ｄ１ｅｓ４と、を通して、設定スイッチ７２ｄ１ｓｓ１４（制御クロック７２０ｄ１ＣＬＫの「設定」相の間に閉じる）及びオフセットキャパシタ７２ｄ１ｏｃ５を含む任意の利得ステージ６００ｒ３と直列に接続される。さらに任意に、比較器７２５ｄ１は、フィードフォワード経路７２ｄ１ｆｆｐを提供し得、増幅器６００ｒ４への入力は、ＣｉＡｍｐ６００ｒ５のＰｉＰｏｒｔ６０ｒ５ｐｉ及びＮｉＰｏｒｔ６０ｒ５ｎｉに、それぞれ、キャパシタ７２ｄ１ｆｆ１及び７２ｄ１ｆｆ２を通して容量的にフィードフォワードされ得る。
第２のビットスライスＡＤＣ７２０ｄ２は、一対のＣｉＡｍｐ６００ｓ１及び６００ｓ２と、アナログ接地７２０ｄ２Ａｇｎｄと、正の入力７２０ｄ２ｉｎ＋と、負の入力７２０ｄ２ｉｎ−と、基準電圧７２０ｄ２Ｒｅｆと、制御クロック７２０ｄ２ＣＬＫと、正の出力７２０ｄ２ｏｕｔ＋と、負の出力７２０ｄ２ｏｕｔ−と、データ出力７２０ｄ２Ｄａｔａと、２つのフライングキャパシタ７２ｄ２ｆｃ１及び７２ｄ２ｆｃ２と、２つのオフセットキャパシタ７２ｄ２ｏｃ１及び７２ｄ２ｏｃ２と、制御クロック７２０ｄ２ＣＬＫの「設定」相の間に閉じる、「設定」スイッチ７２ｄ２ｓｓ１、７２ｄ２ｓｓ２、７２ｄ２ｓｓ３、７２ｄ２ｓｓ４、７２ｄ２ｓｓ５、７２ｄ２ｓｓ６、７２ｄ２ｓｓ７、７２ｄ２ｓｓ８、７２ｄ２ｓｓ９、７２ｄ２ｓｓ１０、７２ｄ２ｓｓ１１及び７２ｄ２ｓｓ１２と、制御クロック７２０ｄ２ＣＬＫの「有効化」相の間に閉じる、「有効化」スイッチ７２ｄ２ｅｓ１及び７２ｄ２ｅｓ２と、を備える。
比較器７２５ｄ２は、ＣｉＡｍｐ６００ｓ４及び６００ｓ５を備え、これらは、キャパシタ７２ｄ２ｏｃ７と、制御クロック７２０ｄ２ＣＬＫの「設定」相の間に閉じる、「設定」スイッチ７２ｄ２ｓｓ１３、７２ｄ２ｓｓ１５及び７２ｄ２ｓｓ１６と、制御クロック７２０ｄ２ＣＬＫの「有効化」相の間に閉じる、「有効化」スイッチ７２ｄ２ｅｓ３及び７２ｄ２ｅｓ４と、を通して、設定スイッチ７２ｄ２ｓｓ１４（制御クロック７２０ｄ２ＣＬＫの「設定」相の間に閉じる）及びオフセットキャパシタ７２ｄ２ｏｃ５を含む任意の利得ステージ６００ｓ３と直列に接続される。さらに任意に、比較器７２５ｄ２は、フィードフォワード経路７２ｄ２ｆｆｐを提供し得、増幅器６００ｓ４への入力は、ＣｉＡｍｐ６００ｓ５のＰｉＰｏｒｔ６０ｓ５ｐｉ及びＮｉＰｏｒｔ６０ｓ５ｎｉに、それぞれ、キャパシタ７２ｄ２ｆｆ１及び７２ｄ２ｆｆ２を通して容量的にフィードフォワードされ得る。
第３のビットスライスＡＤＣ７２０ｄ３は、一対のＣｉＡｍｐ６００ｔ１及び６００ｔ２と、アナログ接地７２０ｄ３Ａｇｎｄと、正の入力７２０ｄ３ｉｎ＋と、負の入力７２０ｄ３ｉｎ−と、基準電圧７２０ｄ３Ｒｅｆと、制御クロック７２０ｄ３ＣＬＫと、正の出力７２０ｄ３ｏｕｔ＋と、負の出力７２０ｄ３ｏｕｔ−と、データ出力７２０ｄ３Ｄａｔａと、２つのフライングキャパシタ７２ｄ３ｆｃ１及び７２ｄ３ｆｃ２と、２つのオフセットキャパシタ７２ｄ３ｏｃ１及び７２ｄ３ｏｃ２と、制御クロック７２０ｄ３ＣＬＫの「設定」相の間に閉じる、「設定」スイッチ７２ｄ３ｓｓ１、７２ｄ３ｓｓ２、７２ｄ３ｓｓ３、７２ｄ３ｓｓ４、７２ｄ３ｓｓ５、７２ｄ３ｓｓ６、７２ｄ３ｓｓ７、７２ｄ３ｓｓ８、７２ｄ３ｓｓ９、７２ｄ３ｓｓ１０、７２ｄ３ｓｓ１１及び７２ｄ３ｓｓ１２と、制御クロック７２０ｄ３ＣＬＫの「有効化」相の間に閉じる、「有効化」スイッチ７２ｄ３ｅｓ１及び７２ｄ３ｅｓ２と、を備える。
比較器７２５ｄ３は、ＣｉＡｍｐ６００ｔ４及び６００ｔ５を備え、これらは、キャパシタ７２ｄ３ｏｃ７と、制御クロック７２０ｄ３ＣＬＫの「設定」相の間に閉じる、「設定」スイッチ７２ｄ３ｓｓ１３、７２ｄ３ｓｓ１５及び７２ｄ３ｓｓ１６と、制御クロック７２０ｄ３ＣＬＫの「有効化」相の間に閉じる、「有効化」スイッチ７２ｄ３ｅｓ３及び７２ｄ３ｅｓ４と、を通して、設定スイッチ７２ｄ３ｓｓ１４（制御クロック７２０ｄ３ＣＬＫの「設定」相の間に閉じる）及びオフセットキャパシタ７２ｄ３ｏｃ５を含む任意の利得ステージ６００ｔ３と直列に接続される。さらに任意に、比較器７２５ｄ３は、フィードフォワード経路７２ｄ３ｆｆｐを提供し得、増幅器６００ｔ４への入力は、ＣｉＡｍｐ６００ｔ５のＰｉＰｏｒｔ６０ｔ５ｐｉ及びＮｉＰｏｒｔ６０ｔ５ｎｉに、それぞれ、キャパシタ７２ｄ３ｆｆ１及び７２ｄ３ｆｆ２を通して容量的にフィードフォワードされ得る。
第４のビットスライスＡＤＣ７２０ｄ４は、一対のＣｉＡｍｐ６００ｕ１及び６００ｕ２と、アナログ接地７２０ｄ４Ａｇｎｄと、正の入力７２０ｄ４ｉｎ＋と、負の入力７２０ｄ４ｉｎ−と、基準電圧７２０ｄ４Ｒｅｆと、制御クロック７２０ｄ４ＣＬＫと、正の出力７２０ｄ４ｏｕｔ＋と、負の出力７２０ｄ４ｏｕｔ−と、データ出力７２０ｄ４Ｄａｔａと、２つのフライングキャパシタ７２ｄ４ｆｃ１及び７２ｄ４ｆｃ２と、２つのオフセットキャパシタ７２ｄ４ｏｃ１及び７２ｄ４ｏｃ２と、制御クロック７２０ｄ４ＣＬＫの「設定」相の間に閉じる、「設定」スイッチ７２ｄ４ｓｓ１、７２ｄ４ｓｓ２、７２ｄ４ｓｓ３、７２ｄ４ｓｓ４、７２ｄ４ｓｓ５、７２ｄ４ｓｓ６、７２ｄ４ｓｓ７、７２ｄ４ｓｓ８、７２ｄ４ｓｓ９、７２ｄ４ｓｓ１０、７２ｄ４ｓｓ１１及び７２ｄ４ｓｓ１２と、制御クロック７２０ｄ４ＣＬＫの「有効化」相の間に閉じる、「有効化」スイッチ７２ｄ４ｅｓ１及び７２ｄ４ｅｓ２と、を備える。
比較器７２５ｄ４は、ＣｉＡｍｐ６００ｕ４及び６００ｕ５を備え、これらは、キャパシタ７２ｄ４ｏｃ７と、制御クロック７２０ｄ４ＣＬＫの「設定」相の間に閉じる、「設定」スイッチ７２ｄ４ｓｓ１３、７２ｄ４ｓｓ１５及び７２ｄ４ｓｓ１６と、制御クロック７２０ｄ４ＣＬＫの「有効化」相の間に閉じる、「有効化」スイッチ７２ｄ４ｅｓ３及び７２ｄ４ｅｓ４と、を通して、設定スイッチ７２ｄ４ｓｓ１４（制御クロック７２０ｄ４ＣＬＫの「設定」相の間に閉じる）及びオフセットキャパシタ７２ｄ４ｏｃ５を含む任意の利得ステージ６００ｕ３と直列に接続される。さらに任意に、比較器７２５ｄ４は、フィードフォワード経路７２ｄ４ｆｆｐを提供し得、増幅器６００ｕ４への入力は、ＣｉＡｍｐ６００ｕ５のＰｉＰｏｒｔ６０ｕ５ｐｉ及びＮｉＰｏｒｔ６０ｕ５ｎｉに、それぞれ、キャパシタ７２ｄ４ｆｆ１及び７２ｄ４ｆｆ２を通して容量的にフィードフォワードされ得る。
動作中、制御クロック７６０ＣＬＫ／７２０ｄ１ＣＬＫの「設定」相の間、第１のビットスライスＡＤＣ７２０ｄ１は、正及び負の入力７６０ｉｎ＋及び７６０ｉｎ−を、それぞれ、対応する正及び負の入力７２０ｄ１ｉｎ＋及び７２０ｄ１ｉｎ−でサンプリングして、データ７２０ｄ１ｄａｔａで最大有効ビット７６０Ｂ１をデータストリーム７６０ｄａｔａに対して生成する。制御クロック７６０ＣＬＫ／７２０ｄ１ＣＬＫ相が「有効化」に入る際、第１のビットスライスＡＤＣ７２０ｄ１は、その正及び負の出力７２０ｄ１ｏｕｔ＋及び７２０ｄ１ｏｕｔ−で結果として生じる電圧を提供し、これは、生成されたビット値７２０ｄ１ｄａｔａが「１」である場合に基準７６０Ｒｅｆ／７２０ｄ１Ｒｅｆ、または生成されたビット値７２０ｄ１ｄａｔａが「０」である場合にアナログ接地７６０Ａｇｎｄ／７２０ｄ１Ａｇｎｄ（またはゼロ）のいずれかを除算することを含む、正及び負の入力７２０ｄ１ｉｎ＋及び７２０ｄ１ｉｎ−でサンプリングされた電圧の整数乗算（即ち、×２）である。第１のビットスライスＡＤＣ７２０ｄ１は、データ７２０ｄ１ｄａｔａに対して、サンプリングされた電圧がアナログ接地７２０ｄ１Ａｇｎｄを超える場合に「１」、そうでなければ「０」を生成する。
第２のビットスライスＡＤＣ７２０ｄ２は、データ７２０ｄ２ｄａｔａで第２の最大有効ビット７６０Ｂ２をデータストリーム７６０ｄａｔａに対して生成するために、制御クロック７２０ｄ２ＣＬＫ（クロック７６０ＣＬＫの反転）の「設定」相の間、第１のビットスライスＡＤＣ７２０ｄ１の正及び負の出力７２０ｄ１ｏｕｔ＋及び７２０ｄ１ｏｕｔ−をサンプリングする。制御クロック７２０ｄ２ＣＬＫ相が「有効化」に入る際、第２のビットスライスＡＤＣ７２０ｄ２は、正及び負の出力７２０ｄ２ｏｕｔ＋及び７２０ｄ２ｏｕｔ−で結果として生じる電圧を提供し、これは、生成されたビット値７２０ｄ２ｄａｔａが「１」である場合に基準７２０ｄ２Ｒｅｆ、または生成されたビット値７２０ｄ２ｄａｔａが「０」である場合にアナログ接地７２０ｄ２Ａｇｎｄ（またはゼロ）のいずれかを除算することを含む、正及び負の入力７２０ｄ２ｉｎ＋及び７２０ｄ２ｉｎ−でサンプリングされた電圧の整数乗算（即ち、×２）である。第２のビットスライスＡＤＣ７２０ｄ２は、データ７２０ｄ２ｄａｔａに対して、サンプリングされた電圧がアナログ接地７２０ｄ２Ａｇｎｄを超える場合に「１」、そうでなければ「０」を生成する。
第３のビットスライスＡＤＣ７２０ｄ３は、データ７２０ｄ３ｄａｔａで第３の最大有効ビット７６０Ｂ３をデータストリーム７６０ｄａｔａに対して生成するために、制御クロック７２０ｄ３ＣＬＫ／７６０ＣＬＫの「設定」相の間、第２のビットスライスＡＤＣ７２０ｄ２の正及び負の出力７２０ｄ２ｏｕｔ＋及び７２０ｄ２ｏｕｔ−をサンプリングする。制御クロック７２０ｄ３ＣＬＫ相が「有効化」に入る際、第３のビットスライスＡＤＣ７２０ｄ３は、正及び負の出力７２０ｄ３ｏｕｔ＋及び７２０ｄ３ｏｕｔ−で結果として生じる電圧を提供し、これは、生成されたビット値７２０ｄ３ｄａｔａが「１」である場合に基準７２０ｄ３Ｒｅｆ、または生成されたビット値７２０ｄ３ｄａｔａが「０」である場合にアナログ接地７２０ｄ３Ａｇｎｄ（またはゼロ）のいずれかを除算することを含む、正及び負の入力７２０ｄ３ｉｎ＋及び７２０ｄ３ｉｎ−でサンプリングされた電圧の整数乗算（即ち、×２）である。第３のビットスライスＡＤＣ７２０ｄ３は、データ７２０ｄ３ｄａｔａに対して、サンプリングされた電圧がアナログ接地７２０ｄ３Ａｇｎｄを超える場合に「１」、そうでなければ「０」を生成する。
第４のビットスライスＡＤＣ７２０ｄ４は、データ７２０ｄ４ｄａｔａで最小有効ビット７６０Ｂ４をデータストリーム７６０ｄａｔａに対して生成するために、制御クロック７２０ｄ４ＣＬＫ（クロック７６０ＣＬＫの反転）の「設定」相の間、第３のビットスライスＡＤＣ７２０ｄ３の正及び負の出力７２０ｄ３ｏｕｔ＋及び７２０ｄ３ｏｕｔ−をサンプリングする。制御クロック７２０ｄ４ＣＬＫ相が「有効化」に入る際、第４のビットスライスＡＤＣ７２０ｄ４は、正及び負の出力７２０ｄ４ｏｕｔ＋及び７２０ｄ４ｏｕｔ−で結果として生じる電圧を提供し、これは、生成されたビット値７２０ｄ４ｄａｔａが「１」である場合に基準７２０ｄ４Ｒｅｆ、または生成されたビット値７２０ｄ４ｄａｔａが「０」である場合にアナログ接地７２０ｄ４Ａｇｎｄ（またはゼロ）のいずれかを除算することを含む、正及び負の入力７２０ｄ４ｉｎ＋及び７２０ｄ４ｉｎ−でサンプリングされた電圧の整数乗算（即ち、×２）である。第４のビットスライスＡＤＣ７２０ｄ４は、データ７２０ｄ４ｄａｔａに対して、サンプリングされた電圧がアナログ接地７２０ｄ４Ａｇｎｄを超える場合に「１」、そうでなければ「０」を生成する。
結果として生じる出力電圧は、本実施形態において変換の各ステージで、入力でサンプリングされた電圧の２倍であるが、しかしながら、任意に、このような利得は、例えば、２つよりも多いフライングキャパシタを有することによって変化され得る。例えば、３倍の利得は、追加のフライングキャパシタ（したがって、合計３つのフライングキャパシタ）を加えることによって実現され得る。言い換えると、出力での電利得の大きさは、フライングキャパシタの数に比例する。
見られるように、パイプライン型は、そのノイズフロアが許容する限り、より多くのビット、即ち、６、８、１０、１２以上を生成するように容易に拡大され得る。
図２１は、図１４ａ及び１４ｂに示される１６ビット単一エンド逐次比較型ＡＤＣ７１０の代表的なアナログ信号及びタイミング図１０００である。プロットは、４つの領域に分割される。１）論理レベルタイミングが、下位領域１００１であり、２）２つのビットスライスステージ間の両方の内部アナログ電圧残差１００２、３）２つのビットスライスステージの各々からのＡＤＣ論理データ出力１００３、及び４）平均電力消費１００４である。
Ｘ軸は、時間であり、１つの１６ビットアナログデジタル変換を行うために使用される１ＭＨｚクロック窓の８サイクルを含む１８μｓ〜３４μｓを進む。１０００内のサンプル入力電圧論理制御信号は、ハーフクロック幅である。１００１内の様々なトレース電圧スケールは、各トレースに対して個々に論理０及び１である。ＡＤＣ入力は、この時間窓の間、アナログ入力電圧を取得及び記録する。使用される瞬時アパーチャ時間点は、このサンプル論理信号１００１ａの立ち下がりエッジである。第１または奇数データビットスライスデータ変換器ステージのための制御クロック論理信号は、１００１ｂである。このクロック１００１ｂが高いとき、この奇数ビットスライスは、動作のその「設定」相に置かれ、このクロックが低いとき、ビットスライスは、動作の「有効化」相で動作されて、図１４ｂのそのアナログ残差出力７００ｂｏｕｔを生成し、かつそれを偶数ビットスライスステージ入力７００ｃｉｎに通過させる。
第１または奇数ステージ比較器出力７１０ｏｄは、１００１ｃである。比較器は、入力信号７００ｂｉｎが半分よりも上または下のいずれかであるかどうかを判定する。ハーフスケールは、Ａｇｎｄ ７１０Ａｇｎｄ電圧であり、ゼロスケールは、Ｒｅｆ電圧７１０Ｒｅｆである。
図２３は、これらの電圧関係を抽象的に図示する。比較器波形１００１ｃは、比較器の「設定」モードを網羅するように中心を通る太字の線を有し、したがって、比較器活動に焦点をあてる。これらの波形に使用される比較器は、図１４ｂに示されるラッチング比較器７０５ｂの代わりに、トラッキング比較器である。６ステージトラッキング比較器が本実施例のために使用されたが、これは、信号がインバータチェーンを通って伝播する間に、より少ない、少し上下に揺れて処理されるアナログ電圧の活動を示すことによる。いずれの場合においても、比較器出力は、制御クロックの「設定」相の終了時に受け入れられるかまたはラッチされる。このトラッキング比較器はまた、最大の２４μＷ電力ドレイン波形１００４内に含まれた電力ドレインを２倍した。電力はまた、高いが、これは、１８０ｎｍの全デジタルＩＣ技術ノードがこれらの実施例に使用されたことによる。また、１．８ボルト技術が１．０ボルトで丁度良く働き、ＣｉＦＥＴ増幅器が閾値電圧制限されないことを示す２００ｍＶ電源に下がって動作を継続することに留意されたい。１．０〜１．２ボルトで働くように設計されるナノスケール技術は、全ての方法において非常に良好に動作する。
図２１の第２の波形グループ１００２は、互いに重ね合わされた奇数７００ｂ及び偶数７００ｃビットスライスの両方のアナログ電圧出力である。波形１００２の電圧スケールは、Ａｇｎｄの周囲で±Ｒｅｆである。波形の破線部は、奇数ビットスライス残差電圧出力７００ｂｏｕｔであり、波形の点線部は、偶数残差出力７００ｃｏｕｔである。太い中心線は、アナログ電圧がＡｇｎｄにあるアナログ電圧の「設定」相を隠す。残差電圧１００２ａがＡｇｎｄの下にあるとき、関連する比較器出力１００１ｃが低く駆動され、残差電圧がＡｇｎｄの上にあるとき、関連する比較器出力が高く駆動される。
波形の第３グループ１００３は、破線の奇数７１０ｏｄデータ論理出力信号１００３ａであり、点線波形１００１ａは、偶数データ出力７１０ｅｄである。
図２１の最上位の波形１０００は、約２４μワットの電力消費を示す論理を含む、ＡＤＣ全体の消費電力が平均化された電力である。平均電力は、数値平均化アルゴリズムのため、初期において平坦ではなかった。
図２２は、図１２ａ及び１２ｂに示される１６ビット差動逐次比較型ＤＡＣの代表的なアナログ信号及びタイミング図１１００である。プロットは、４つの領域に分割される。１）論理レベルタイミングが、下位領域１１０１であり、２）２つのビットスライスステージ間の両方の内部アナログ電圧残差１１０２、３）追加のサンプル及びホールド出力バッファステージによって取得された最終ＤＡＣ出力電圧１１０３、及び４）平均電力消費１１０４である。
Ｘ軸は、時間であり、１６ビットデジタルアナログ変換のための１ＭＨｚクロック窓の８サイクルを含む３７μｓ〜５４μｓを進む。余分なハーフサイクルは、１つの変換サイクルから奇数変換ステージ９３０ａをオフセットなしまたはハーフスケールＤＡＣ出力電圧オフセットのいずれかに初期化するために使用される隣接変換ステージ９３０ａまでの変換重複部である。１１００の初期化変換１１０１ａ論理入力制御信号は、余分なハーフクロックサイクル時間である。１１０１内のトレース電圧スケールは、各トレースに対して個々に論理０及び１である。
個々のビットスライスＤＡＣ差動出力９３０ａｏｕｔ＋〜９３０ａｏｕｔ−（ａは、奇数である）、及び９３０ｂｏｕｔ＋〜９３０ｂｏｕｔ−（ｂは、偶数である）は、窓１００２内にプロットされ、これは、−２×Ｒｅｆ〜＋２×Ｒｅｆの±範囲を有するＡｇｎｄを中心とする差動電圧スケールを使用し、これは、アナログ変遷がプロットの外で切り取られないように拡張された。ＤＡＣは、ＣｉＡｍｐが、アナログ応答を良好に見るために、それらの極端な約１億の電圧利得に対して意図的に補償されていることにより、図２１のＡＤＣよりも高い環状電圧ピークを有する。奇数ビットスライスアナログ出力は、複合プロットの破線部分として示され、偶数は、点線部分として示される。太い中心線は、各電圧部分の「設定」部分を網羅するようにＡｇｎｄ中点であり、ＤＡＣ電圧蓄積に焦点をあてる。奇数１１０１ｃ及び偶数１１０１ｅデータビット入力は、ＤＡＣ電圧蓄積配列内での電圧の加算または減算を制御する。これらの論理信号から電圧信号への重なった方向指示矢印は、どのデータビットが各逐次ＤＡＣ電圧平坦域に導く上昇または下降ステップのいずれかの原因になるかを指示する。オフセット＝０の論理制御は、ハーフスケールオフセット電圧制御を含むことが所望される場合、前のデータビットから伝わる。図１０ａ、１０ｂ、１２ａ、及び１２ｂの逐次比較型ＤＡＣは、ゼロに実配線されたこのオフセットを有し、一方で図１７ａ、１７ｂ、１８ａ、及び１８ｂのパイプライン型ＤＡＣは、最終的なＤＡＣ出力電圧内のプログラム可能なハーフスケールオフセット電圧含有を例示する。
第３のプロット窓１１０３は、過剰に拡大された出力電圧更新であり、約５μｖステップの精度目標及び新しいＤＡＣ出力電圧が更新される時間を示す。これは、ＤＡＣ出力電圧を変換の間に一定に保持するために使用される、ＤＡＣ出力上の追加のサンプル及びホールド増幅器である。
最上位の波形１１０４は、制御論理並びにサンプル及びホールド出力増幅器を含むＤＡＣの平均電力である。この実施例について、１１μＷであった。平均電力は、数値平均化アルゴリズムのため、初期において平坦ではなかった。
上記に見られるように、本発明の２相データ変換器２０００、９００、９１０、９３０、９４０、９６０、９Ａ０、７００、７１０、７２０、７３０、７５０及び７６０は、一般的なタイミング規則を考慮すると、「有効化」スイッチを閉じる前にまず「設定」スイッチを開く、またはその逆によって、動作フェーズ、即ち、「設定」相と「有効化」相との間の分離を常に維持する。回路２０００、９００、９１０、９３０、９４０、９６０、９Ａ０、７００、７１０、７２０、７３０、７５０、及び７６０が、論理速度で動作するので、インバータ遅延のみが必要である。また、ターンオフ電荷結合誤差が相補スイッチ制御論理信号によって最大限相殺されるように、伝送ゲートスイッチのＰ及びＮチャネルトランジスタの両方を駆動することが有益である。スイッチターンオフ電荷結合差の約半分は、関連する容量上で取得され、キャパシタのサイズ対精度を指定する。内部データ変換器電圧スイングが、中点アナログ接地「Ａｇｎｄ」から遠いほど、この誤差はより高く寄与する。この信号振幅依存は、それらが固定「Ｒｅｆ」電圧の「Ａｇｎｄ」の近くで常に動作するので、オフセットキャパシタに対する因子ではない。高分解能用途について、スイッチ電荷注入誤差は、図２３に抽象的に示されるように、同一の大きな内部信号動作電圧で低減された利得誤差寄与と共により大きな内部信号スイングで有意になる。

Claims (55)

  1. アナログ入力、アナログ接地、データ変換のための基準、及び結果として生じる出力電圧を生成するための１または０のいずれかの値を有するデータビットを受信する、電荷に基づくデジタルアナログ変換器（ＤＡＣ）であって、
    ａ．入力及び出力を有する反転増幅器と、
    ｂ．複数のフライングキャパシタと、
    ｃ．第１及び第２のオフセットキャパシタと、
    ｄ．第１及び第２の相を有する制御信号によって動作可能なスイッチと、
    を備え、
    前記制御信号が前記第１の相にあるとき、前記スイッチは、前記反転増幅器の前記入力及び出力を接続することによって、前記反転増幅器に、自己バイアスさせ、前記複数のフライングキャパシタを、前記アナログ入力の電圧をサンプリングするために直列に接続させ、前記第１のオフセットキャパシタに、前記反転増幅器の自己バイアス電圧と前記基準との間の第１の差動電圧を蓄積させ、かつ前記第２のオフセットキャパシタに、前記反転増幅器の前記自己バイアス電圧と前記アナログ接地との間の第２の差動電圧を蓄積させ、
    前記制御信号が前記第２の相にあるとき、前記スイッチは、前記第１及び第２のフライングキャパシタを、前記複数のフライングキャパシタの数によって前記アナログ入力の電圧を分割するように並列に接続させ、前記並列に接続された前記複数のフライングキャパシタを、前記ＤＡＣの前記出力を提供するために、前記データビットが１である場合に第１のオフセット電圧を加えるように前記第１のオフセットキャパシタと、または前記データビットが０である場合に前記第２の差動電圧を加えるように前記第２のオフセットキャパシタとさらに接続して、前記結果として生じる出力電圧を生成するために前記反転増幅器の前記出力から前記入力に容量性フィードバックを形成する、ＤＡＣ。
  2. 前記反転増幅器は、相補ペアの電流電界効果トランジスタを備える、請求項１に記載のＤＡＣ。
  3. 相補ペアの電流電界効果トランジスタの各々は、Ｐ型及びＮ型電流電界効果トランジスタを備え、正電源に接続されている前記Ｐ型電流電界効果トランジスタのソース端子と、一緒に接続されている前記Ｐ型及びＮ型電流電界効果トランジスタのドレイン端子と、負電源に接続されている前記Ｎ型電流電界効果トランジスタのソース端子とを有し、前記Ｐ型及びＮ型電流電界効果トランジスタのゲート端子は、一緒に接続されて入力を形成し、前記Ｐ型及びＮ型電流電界効果トランジスタの前記接続されたゲート端子は、各ペアについての出力を形成する、請求項２に記載のＤＡＣ。
  4. 前記Ｐ型電流電界効果トランジスタは、前記Ｐ型電流電界効果トランジスタの前記ソース端子とゲート端子との間で電流を拡散するためのＰ型電流ポートを備え、前記Ｎ型電流電界効果トランジスタは、前記Ｎ型電流電界効果トランジスタの前記ソース端子とゲート端子との間で電流を拡散するためのＮ型電流ポートを備える、請求項３に記載のＤＡＣ。
  5. 前記反転増幅器は、少なくとも３つの相補ペアの前記Ｐ型及びＮ型電流電界効果トランジスタを備え、これらは、前記少なくとも３つの相補ペアのうちの後続ペアの入力に接続されている前記少なくとも３つの相補ペアのうちの前のペアの出力を有することによって直列に接続されている、請求項４に記載のＤＡＣ。
  6. 前記複数の前記フライングキャパシタの前記数は、２である、請求項１に記載のＤＡＣ。
  7. 結果として生じる出力電圧を生成するための偶数ビット長のデータのための電荷に基づく逐次比較型デジタルアナログ変換器（ＤＡＣ）であって、
    第１の電荷に基づく第１のビットスライスデジタルアナログ変換器及び第２の電荷に基づく第２のビットスライスデジタルアナログ変換器を備え、前記第１及び第２のビットスライスデジタルアナログ変換器の各々が、第１及び第２の相を有する制御クロックによって動作可能であり、
    前記第１及び第２の電荷に基づくビットスライスデジタルアナログ変換器は、１８０°の同期外れで動作されるように構成され、かつ前記第１のビットスライスデジタルアナログ変換器の出力を前記第２のビットスライスデジタルアナログ変換器の入力に接続することによって直列に接続され、これによって、前記データの最下位ビットからの２ビット毎について、前記第１のビットスライスデジタルアナログ変換器は、前記第２のビットスライスデジタルアナログ変換器よりも１つ少ない前記２ビット毎の有効ビットを処理し、前記２ビット毎の各々が、１または０の値を有し、
    前記第１及び第２の電荷に基づくビットスライスデジタルアナログ変換器の各々は、前記制御クロックの前記第１の相の間には、入力、アナログ接地、並びに基準電圧を受信し、前記制御クロックの前記第２の相の間には、前記２ビット毎の対応するビットデータに基づいて、前記ビットデータが１であるときに基準電圧、または前記ビットデータが０であるときにアナログ接地もしくは０のいずれかの加算を伴う前記入力電圧の整数除算である出力を提供するように構成され、
    前記第２のビットスライスデジタルアナログ変換器の前記出力は、前記データの後続２ビットを処理するために前記第１のビットスライスデジタルアナログ変換器の前記入力にフィードバックされるか、または前記ＤＡＣの前記結果として生じる出力電圧である、ＤＡＣ。
  8. 前記第１及び第２のビットスライスデジタルアナログ変換器の各々は、反転増幅器と、複数のフライングキャパシタと、第１及び第２のオフセットキャパシタと、前記制御信号に対して動作可能な複数のスイッチと、を備える、請求項７に記載のＤＡＣ。
  9. ａ．前記制御信号が前記第１の相にあるとき、前記複数のスイッチは、前記入力電圧をサンプリングするために、前記複数のフライングキャパシタを直列に接続させ、前記反転増幅器の前記出力を前記入力に直接フィードバックすることによって、前記反転増幅器に自己バイアスさせ、前記第１のオフセットキャパシタに、前記反転増幅器の前記自己バイアス電圧と前記基準との間の差動電圧を蓄積させ、前記第２のオフセットキャパシタに、前記反転増幅器の前記自己バイアス電圧と前記アナログ接地との間の差動電圧を蓄積させ、
    ｂ．前記制御信号が前記第２の相にあるとき、前記複数のスイッチは、前記サンプリングされた入力電圧を前記数で分割するために前記複数のフライングキャパシタを並列に接続させ、前記並列に接続されたフライングキャパシタを、前記ビットデータが１である場合に前記第１のオフセットキャパシタと直列に、または前記ビットデータが０である場合に前記第２のオフセットキャパシタと直列に、のいずれかにおいて、前記結果として生じる出力電圧を生成するために前記反転増幅器の前記入力と前記出力との間でさらに接続させる、請求項８に記載のＤＡＣ。
  10. 前記反転増幅器は、相補ペアの電流電界効果トランジスタを備える、請求項９に記載のＤＡＣ。
  11. 相補ペアの電流電界効果トランジスタの各々は、Ｐ型及びＮ型電流電界効果トランジスタを備え、正電源に接続されている前記Ｐ型電流電界効果トランジスタのソース端子と、一緒に接続されている前記Ｐ型及びＮ型電流電界効果トランジスタのドレイン端子と、負電源に接続されている前記Ｎ型電流電界効果トランジスタのソース端子とを有し、前記Ｐ型及びＮ型電流電界効果トランジスタのゲート端子は、一緒に接続されて入力を形成し、前記Ｐ型及びＮ型電流電界効果トランジスタの前記接続されたゲート端子は、各ペアについての出力を形成する、請求項１０に記載のＤＡＣ。
  12. 前記Ｐ型電流電界効果トランジスタは、前記Ｐ型電流電界効果トランジスタの前記ソース端子とゲート端子との間で電流を拡散するためのＰ型電流ポートを備え、前記Ｎ型電流電界効果トランジスタは、前記Ｎ型電流電界効果トランジスタの前記ソース端子とゲート端子との間で電流を拡散するためのＮ型電流ポートを備える、請求項１１に記載のＤＡＣ。
  13. 前記反転増幅器は、少なくとも３つの相補ペアの前記Ｐ型及びＮ型電流電界効果トランジスタを備え、これらは、前記少なくとも３つの相補ペアのうちの後続ペアの入力に接続されている前記少なくとも３つの相補ペアのうちの前のペアの出力を有することによって直列に接続されている、請求項１２に記載のＤＡＣ。
  14. 前記フライングキャパシタの前記数は、２である、請求項９に記載のＤＡＣ。
  15. データを変換するためのデジタルアナログ変換器であって、直列に接続された複数のビットスライスデジタルアナログ変換器（ＤＡＣ）を備え、前記ビットスライスデジタルアナログ変換器の各々が、入力電圧、基準電圧、アナログ接地、第１及び第２の相を有する制御クロック、及び対応するデータビットであって、前記対応するデータビットに対して結果として生じる出力電圧を生成するための値「１」または「０」を有する、対応するデータビットを受信し、
    前記ＤＡＣのうちの前のＤＡＣが、後続のＤＡＣよりも１つ少ない前記データの有効ビットを処理し、前記ＤＡＣの前記前のＤＡＣ及び前記後続のＤＡＣが、前記制御クロックで１８０°の位相差で動作され、これによって、前記後続のＤＡＣが、前記前のＤＡＣから前記結果として生じる出力電圧をサンプリングし、前記デジタルアナログ変換器の各々が、
    ａ．複数のフライングキャパシタと、
    ｂ．第１及び第２オフセットキャパシタと、
    ｃ．反転増幅器と、
    ｄ．第１及び第２の相を有する制御クロックによって動作可能な複数のスイッチと、を備え、
    前記制御クロックの前記第１の相の間、前記複数のスイッチは、前記複数のフライングキャパシタを、前記アナログ接地を基準にして前記入力電圧を蓄積するために直列に接続させ、前記反転増幅器の前記入力から前記出力への直接フィードバックを確立することによって、前記反転増幅器に、自己バイアスさせ、前記第１のオフセットキャパシタに、前記反転増幅器の前記自己バイアス電圧と前記基準との差を蓄積させ、かつ前記第２のオフセットキャパシタに、前記反転増幅器の前記自己バイアス電圧と前記アナログ接地との間の差を蓄積させ、
    前記制御の第２の相の間、前記複数のスイッチは、前記複数のフライングキャパシタを、前記フライングキャパシタの数によって入力電圧の整数除算を出力するために並列に接続させ、前記並列に接続されたフライングキャパシタを、前記対応するデータビットの前記値が「１」である場合に前記第１のオフセットキャパシタと、または前記対応するデータビットの前記値が「０」である場合に前記第２のオフセットキャパシタと、前記結果として生じる出力電圧を生成するために前記反転増幅器の前記入力と前記出力との間で直列に接続させる、ＤＡＣ。
  16. 前記反転増幅器は、相補ペアの電流電界効果トランジスタを備える、請求項１５に記載のＤＡＣ。
  17. 相補ペアの電流電界効果トランジスタの各々は、Ｐ型及びＮ型電流電界効果トランジスタを備え、正電源に接続されている前記Ｐ型電流電界効果トランジスタのソース端子と、一緒に接続されている前記Ｐ型及びＮ型電流電界効果トランジスタのドレイン端子と、負電源に接続されている前記Ｎ型電流電界効果トランジスタのソース端子とを有し、前記Ｐ型及びＮ型電流電界効果トランジスタのゲート端子は、一緒に接続されて入力を形成し、前記Ｐ型及びＮ型電流電界効果トランジスタの前記接続されたゲート端子は、各ペアについての出力を形成する、請求項１６に記載のＤＡＣ。
  18. 前記Ｐ型電流電界効果トランジスタは、前記Ｐ型電流電界効果トランジスタの前記ソース端子とゲート端子との間で電流を拡散するためのＰ型電流ポートを備え、Ｎ型電流電界効果トランジスタは、前記Ｎ型電流電界効果トランジスタの前記ソース端子とゲート端子との間で電流を拡散するためのＮ型電流ポートを備える、請求項１７に記載のＤＡＣ。
  19. 前記反転増幅器は、少なくとも３つの相補ペアの前記Ｐ型及びＮ型電流電界効果トランジスタを備え、これらは、前記少なくとも３つの相補ペアのうちの後続ペアの入力に接続されている前記少なくとも３つの相補ペアのうちの前のペアの出力を有することによって直列に接続されている、請求項１８に記載のＤＡＣ。
  20. アナログ電圧から偶数ビット長データに変換するための電荷に基づく逐次比較型アナログデジタル変換器（ＡＤＣ）であって、
    第１の電荷に基づく第１のビットスライスアナログデジタル変換器及び第２の電荷に基づく第２のビットスライスアナログデジタル変換器であって、
    前記第１及び第２のビットスライスアナログデジタル変換器の各々が、第１及び第２の相を有する制御クロックによって動作可能であり、かつ前記制御クロックの前記第１の相の間には、入力、アナログ接地、並びに基準電圧を受信し、前記制御クロックの前記第２の相の間には、前記入力電圧を前記基準電圧と比較するための比較器であって、前記入力電圧が前記基準を超過する場合にビット値「１」を生成し、一方で前記入力電圧が前記基準よりも小さい場合にビット値「０」を生成し、前記ビット値に基づいて、前記ビット値が１であるときに前記基準電圧、または前記ビットデータ値が０であるときにアナログ接地もしくは０のいずれかの加算を伴う前記入力電圧の整数乗算である出力を提供するように構成された、比較器と、を備え、
    前記第１及び第２のビットスライスアナログデジタル変換器は、１８０°の位相差による同期外れで動作されるように構成され、かつ前記第１のビットスライスアナログデジタル変換器の出力を前記第２のビットスライスアナログデジタル変換器の入力に接続することによって直列に接続され、これによって、前記第１のビットスライスアナログデジタル変換器は、前記第２のビットスライスアナログデジタル変換器よりも１つ多い２ビット毎の有効ビットを生成し、
    前記第２のビットスライスアナログデジタル変換器の前記出力は、前記データの後続２ビットを処理するために前記第１のビットスライスアナログデジタル変換器の前記入力にフィードバックされる、ＡＤＣ。
  21. 前記第１及び第２のビットスライスＡＤＣの各々は、反転増幅器と、複数のフライングキャパシタと、第１及び第２のオフセットキャパシタと、制御信号に対して動作可能な複数のスイッチと、を備える、請求項２０に記載のＡＤＣ。
  22. ａ．前記制御信号が前記第１の相にあるとき、前記複数のスイッチは、前記入力電圧をサンプリングするために、前記複数のフライングキャパシタを並列に接続させ、前記反転増幅器の前記出力を前記入力に直接フィードバックすることによって、前記反転増幅器に、自己バイアスさせ、前記第１のオフセットキャパシタに、前記反転増幅器の前記自己バイアス電圧と前記基準との間の差動電圧を蓄積させ、前記第２のオフセットキャパシタに、前記反転増幅器の前記自己バイアス電圧と前記アナログ接地との間の差動電圧を蓄積させ、
    ｂ．前記制御信号が前記第２の相にあるとき、前記複数のスイッチは、前記サンプリングされた入力電圧を前記数で乗算するために前記複数のフライングキャパシタを直列に接続させ、前記直列に接続されたフライングキャパシタを、前記対応するビット値が「１」であるときに前記第１のオフセットキャパシタに対して直列に、または前記対応するビット値が「０」であるときに前記第２のオフセットキャパシタに対して直列に、のいずれかにおいて、前記結果として生じる出力電圧を生成するために前記反転増幅器の前記入力と前記出力との間でさらに接続させる、請求項２１に記載のＡＤＣ。
  23. 前記反転増幅器は、相補ペアの電流電界効果トランジスタを備える、請求項２２に記載のＡＤＣ。
  24. 相補ペアの電流電界効果トランジスタの各々は、Ｐ型及びＮ型電流電界効果トランジスタを備え、正電源に接続されている前記Ｐ型電流電界効果トランジスタのソース端子と、一緒に接続されている前記Ｐ型及びＮ型電流電界効果トランジスタのドレイン端子と、負電源に接続されている前記Ｎ型電流電界効果トランジスタのソース端子とを有し、前記Ｐ型及びＮ型電流電界効果トランジスタのゲート端子は、一緒に接続されて入力を形成し、前記Ｐ型及びＮ型電流電界効果トランジスタの前記接続されたゲート端子は、各ペアについての出力を形成する、請求項２３に記載のＡＤＣ。
  25. 前記Ｐ型電流電界効果トランジスタは、前記Ｐ型電流電界効果トランジスタの前記ソース端子とゲート端子との間で電流を拡散するためのＰ型電流ポートを備え、前記Ｎ型電流電界効果トランジスタは、前記Ｎ型電流電界効果トランジスタの前記ソース端子とゲート端子との間で電流を拡散するためのＮ型電流ポートを備える、請求項２４に記載のＡＤＣ。
  26. 前記反転増幅器は、少なくとも３つの相補ペアの前記Ｐ型及びＮ型電流電界効果トランジスタを備え、これらは、前記少なくとも３つの相補ペアのうちの後続ペアの入力に接続されている前記少なくとも３つの相補ペアのうちの前のペアの出力を有することによって直列に接続されている、請求項２５に記載のＡＤＣ。
  27. 前記フライングキャパシタの前記数は、２である、請求項２６に記載のＡＤＣ。
  28. 前記比較器は、
    ａ．第１のキャパシタと、
    ｂ．第２のキャパシタを通して共に容量結合された第１及び第２の反転増幅器と、
    ｃ．前記制御クロックによって動作可能な複数のスイッチと、を備え、
    前記制御クロックの前記第１の相の間、前記スイッチは、前記第１及び第２の反転増幅器に、前記第１の反転増幅器の出力を入力に、及び前記第２の反転増幅器の出力を入力にフィードバックすることによって自己バイアスさせ、かつ前記第１のキャパシタに、前記第１の反転増幅器の前記自己バイアス電圧と前記アナログ接地との間の差動電圧を蓄積させ、
    前記制御クロックの前記第２の相の間、前記スイッチは、前記第２の反転増幅器の前記出力を、前記第１の反転増幅器の前記入力にフィードバックさせ、かつ前記入力電圧を、前記対応するビットデータを生成するために、前記第１のキャパシタを通して前記反転増幅器の前記入力と容量結合させる、請求項２６に記載のＡＤＣ。
  29. 電荷に基づくアナログデジタル変換器（ＡＤＣ）であって、直列に接続された複数のビットスライスアナログデジタル変換器を備え、前記ビットスライスデジタルアナログ変換器の各々が、入力電圧、基準電圧、アナログ接地、第１及び第２の相を有する制御クロック、及び対応するデータビットであって、前記対応するデータビットに対して結果として生じる出力電圧を生成するための値「１」または「０」を有する、対応するデータビットを受信し、
    前記ＤＡＣのうちの前のＤＡＣが、後続のＤＡＣよりも１つ少ない前記データの有効ビットを処理し、前記ＤＡＣのうちの前記前のＤＡＣ及び前記後続のＤＡＣが、前記制御クロックで１８０°の位相差で動作され、これによって、前記後続のＤＡＣが、前記前のＤＡＣから前記結果として生じる出力電圧をサンプリングし、前記アナログデジタル変換器の各々が、
    ａ．複数のフライングキャパシタと、
    ｂ．第１及び第２オフセットキャパシタと、
    ｃ．反転増幅器と、
    ｄ．第１及び第２の相を有する制御クロックによって動作可能な複数のスイッチと、を備え、
    前記制御クロックの前記第１の相の間、前記複数のスイッチは、前記複数のフライングキャパシタを、前記アナログ接地を基準にして前記入力電圧を蓄積するために直列に接続させ、前記反転増幅器の前記入力から前記出力への直接フィードバックを確立することによって、前記反転増幅器に、自己バイアスさせ、前記第１のオフセットキャパシタに、前記反転増幅器の前記自己バイアス電圧と前記基準との差を蓄積させ、かつ前記第２のオフセットキャパシタに、前記反転増幅器の前記自己バイアス電圧と前記アナログ接地との間の差を蓄積させ、
    前記制御の前記第２の相の間、前記複数のスイッチは、前記複数のフライングキャパシタを、前記フライングキャパシタの数によって前記サンプリングされた入力電圧の整数除算を出力するために並列に接続させ、前記並列に接続されたフライングキャパシタを、前記対応するデータビットの前記値が「１」である場合に前記第１のオフセットキャパシタと、または前記対応するデータビットの前記値が「０」である場合に前記第２のオフセットキャパシタと、前記結果として生じる出力電圧を生成するために直列に接続させる、ＡＤＣ。
  30. 前記反転増幅器は、相補ペアの電流電界効果トランジスタを備える、請求項２９に記載のＡＤＣ。
  31. 相補ペアの電流電界効果トランジスタの各々は、Ｐ型及びＮ型電流電界効果トランジスタを備え、正電源に接続されている前記Ｐ型電流電界効果トランジスタのソース端子と、一緒に接続されている前記Ｐ型及びＮ型電流電界効果トランジスタのドレイン端子と、負電源に接続されている前記Ｎ型電流電界効果トランジスタのソース端子とを有し、前記Ｐ型及びＮ型電流電界効果トランジスタのゲート端子は、一緒に接続されて入力を形成し、前記Ｐ型及びＮ型電流電界効果トランジスタの前記接続されたゲート端子は、各ペアについての出力を形成する、請求項３０に記載のＡＤＣ。
  32. 前記Ｐ型電流電界効果トランジスタは、前記Ｐ型電流電界効果トランジスタの前記ソース端子とゲート端子との間で電流を拡散するためのＰ型電流ポートを備え、前記Ｎ型電流電界効果トランジスタは、前記Ｎ型電流電界効果トランジスタの前記ソース端子とゲート端子との間で電流を拡散するためのＮ型電流ポートを備える、請求項３１に記載のＡＤＣ。
  33. 前記反転増幅器は、少なくとも３つの相補ペアの前記Ｐ型及びＮ型電流電界効果トランジスタを備え、これらは、前記少なくとも３つの相補ペアのうちの後続ペアの入力に接続されている前記少なくとも３つの相補ペアのうちの前のペアの出力を有することによって直列に接続されている、請求項３２に記載のＡＤＣ。
  34. 偶数のビットを有するデータを結果として生じる出力電圧に変換するための逐次比較型差動デジタルアナログ変換器（ＤＡＣ）であって、
    ａ．前記データの最下位ビットから２ビット毎を処理するための第１のビットスライス差動デジタルアナログ変換器及び第２のビットスライス差動デジタルアナログ変換器を備え、前記第１のビットスライス差動デジタルアナログ変換器が、前記第２のビットスライス差動デジタルアナログ変換器よりも少ない前記２ビット毎の有効ビットを処理し、
    前記第１及び第２のビットスライス差動デジタルアナログ変換器の各々は、第１及び第２の反転増幅器を備え、かつ第１及び第２の相を有する制御クロックで動作可能であり、
    前記制御クロックの前記第１の相の間、各々は、正及び負の入力間の差動入力電圧を受信及び蓄積するために、正及び負の入力を受信し、前記第１及び第２の反転増幅器の各々の入力を出力に送ることによって、前記第１及び第２の反転増幅器を自己バイアスし、基準電圧を受信して前記基準電圧と前記反転増幅器の前記自己バイアス電圧との間の差動電圧を蓄積し、アナログ接地を受信して前記アナログ接地と前記反転増幅器での前記自己バイアス電圧との間の差動電圧を蓄積し、
    前記制御クロックの前記第２の相の間、各々は、前記データの対応するビットを受信して前記サンプリングされた差動入力電圧の正の半分を除算することと、前記対応するビットが１である場合に前記基準電圧と前記反転増幅器の前記自己バイアス電圧との間の前記差動電圧、または前記対応するビットが０である場合には、前記アナログ接地と前記反転増幅器での前記自己バイアス電圧との間の前記差動電圧を加算することと、によって、対応する正の結果として生じる出力電圧を前記第１の反転増幅器で生成し、前記サンプリングされた差動入力電圧の負の半分を除算することと、前記対応するビットが１である場合には、前記基準電圧と前記反転増幅器の前記自己バイアス電圧との間の前記差動電圧、または前記対応するビットが０である場合には、前記アナログ接地と前記反転増幅器での前記自己バイアス電圧との間の前記差動電圧を加算することと、によって、対応する負の結果として生じる出力電圧を前記第２の反転増幅器で生成し、
    前記第１及び第２のビットスライスデジタルアナログ変換器は、１８０°の位相差の同期ずれで動作されるように構成され、
    前記第１のビットスライスデジタルアナログ変換器及び前記第２のビットスライス差動デジタルアナログ変換器は、前記第１のビットスライス差動デジタルアナログ変換器の前記正の出力及び負の出力を、前記第２のビットスライス差動デジタルアナログ変換器の前記正の入力及び負の入力に接続することによって、直列に接続され、
    前記第１のビットスライス差動デジタルアナログ変換器に対する前記制御クロックの第１のサイクルの第１の相の間、前記第１のビットスライス差動デジタルアナログ変換器の前記正の入力及び負の入力は、前記アナログ接地に接続され、
    前記第１のビットスライス差動デジタルアナログ変換器に対する前記制御クロックの後続する第１の相の間、前記第１のビットスライス差動デジタルアナログ変換器の前記正の入力及び負の入力は、前記データの後続２ビットを処理するために、前記第２のビットスライス差動デジタルアナログ変換器の前記正の出力及び負の出力に接続される、ＤＡＣ。
  35. 前記第１及び第２のビットスライス差動デジタルアナログ変換器の前記各々は、差動入力電圧を蓄積するための複数のフライングキャパシタと、前記基準電圧と前記反転増幅器の前記自己バイアス電圧との間の前記差動電圧及び前記アナログ接地と前記反転増幅器での前記自己バイアス電圧との間の前記差動電圧をそれぞれ蓄積する第１及び第２のオフセットキャパシタと、複数のスイッチと、をさらに備える、請求項３０に記載のＤＡＣ。
  36. 前記反転増幅器は、相補ペアの電流電界効果トランジスタを備える、請求項３１に記載のＤＡＣ。
  37. 相補ペアの電流電界効果トランジスタの各々は、Ｐ型及びＮ型電流電界効果トランジスタを備え、正電源に接続されている前記Ｐ型電流電界効果トランジスタのソース端子と、一緒に接続されている前記Ｐ型及びＮ型電流電界効果トランジスタのドレイン端子と、負電源に接続されている前記Ｎ型電流電界効果トランジスタのソース端子とを有し、前記Ｐ型及びＮ型電流電界効果トランジスタのゲート端子は、一緒に接続されて入力を形成し、前記Ｐ型及びＮ型電流電界効果トランジスタの前記接続されたゲート端子は、各ペアについての出力を形成する、請求項３２に記載のＤＡＣ。
  38. 前記Ｐ型電流電界効果トランジスタは、前記Ｐ型電流電界効果トランジスタの前記ソース端子とゲート端子との間で電流を拡散するためのＰ型電流ポートを備え、前記Ｎ型電流電界効果トランジスタは、前記Ｎ型電流電界効果トランジスタの前記ソース端子とゲート端子との間で電流を拡散するためのＮ型電流ポートを備える、請求項３３に記載のＤＡＣ。
  39. 前記反転増幅器は、少なくとも３つの相補ペアの前記Ｐ型及びＮ型電流電界効果トランジスタを備え、これらは、前記少なくとも３つの相補ペアのうちの後続ペアの入力に接続されている前記少なくとも３つの相補ペアのうちの前のペアの出力を有することによって直列に接続されている、請求項３４に記載のＤＡＣ。
  40. ある数のビットを有するデータを結果として生じる出力電圧に変換するためのパイプライン型差動デジタルアナログ変換器（ＤＡＣ）であって、
    ａ．直列に接続された前記ある数のビットとして対応する数のビットスライス差動デジタルアナログ変換器を備え、前記複数のビットスライス差動デジタルアナログ変換器の各々が、第１及び第２の反転増幅器を備え、かつ第１及び第２の相を有する制御クロックによって動作可能であり、
    前記制御クロックの前記第１の相の間、各々は、正及び負の入力間の差動入力電圧を受信及び蓄積するために、正及び負の入力を受信し、前記第１及び第２の反転増幅器の各々の入力を出力に送ることによって、前記第１及び第２の反転増幅器を自己バイアスし、基準電圧を受信して、前記基準電圧と前記反転増幅器の前記自己バイアス電圧との間の差動電圧を蓄積し、アナログ接地を受信して、前記アナログ接地と前記反転増幅器での前記自己バイアス電圧との間の差動電圧を蓄積し、
    前記制御クロックの前記第２の相の間、各々は、前記データの対応するビットを受信して、前記サンプリングされた差動入力電圧の正の半分を除算することと、前記対応するビットが１である場合には、前記基準電圧と前記反転増幅器の前記自己バイアス電圧との間の前記差動電圧、または前記対応するビットが０である場合には、前記アナログ接地と前記反転増幅器での前記自己バイアス電圧との間の前記差動電圧を加算することと、によって、対応する正の結果として生じる出力電圧を前記第１の反転増幅器で生成し、前記サンプリングされた差動入力電圧の負の半分を除算することと、前記対応するビットが１である場合には、前記基準電圧と前記反転増幅器の前記自己バイアス電圧との間の前記差動電圧、または前記対応するビットが０である場合には、前記アナログ接地と前記反転増幅器での前記自己バイアス電圧との間の前記差動電圧を加算することと、によって、対応する負の結果として生じる出力電圧を前記第２の反転増幅器で生成し、
    前記複数のビットスライスデジタルアナログ変換器のうちの前のビットスライスデジタルアナログ変換器及び後続のビットスライスデジタルアナログ変換器は、１８０°の位相差の同期ずれで動作されるように構成され、これによって前記後続のビットスライス差動デジタルアナログ変換器は、前記前のビットスライス差動デジタルアナログ変換器の前記正の出力及び負の出力を、前記後続のビットスライス差動デジタルアナログ変換器の前記正の入力及び負の入力で受信し、
    前記複数のビットスライスデジタルアナログ変換器のうちの前のビットスライスデジタルアナログ変換器は、その前記後続のビットスライスデジタルアナログ変換器よりも少ない有効ビットを処理し、
    前記複数のビットスライス差動デジタルアナログ変換器のうちの前記第１のビットスライス差動デジタルアナログ変換器に対する前記制御クロックの第１のサイクルの第１の相の間、前記第１のビットスライス差動デジタルアナログ変換器の前記正の入力及び負の入力は、前記アナログ接地に接続される、ＤＡＣ。
  41. 前記複数のビットスライス差動デジタルアナログ変換器の前記各々は、差動入力電圧を蓄積するための複数のフライングキャパシタと、前記基準電圧と前記反転増幅器の前記自己バイアス電圧との間の前記差動電圧、及び前記アナログ接地と前記反転増幅器での前記自己バイアス電圧との間の前記差動電圧をそれぞれ蓄積するための第１及び第２のオフセットキャパシタと、複数のスイッチと、をさらに備える、請求項３６に記載のＤＡＣ。
  42. 前記反転増幅器は、相補ペアの電流電界効果トランジスタを備える、請求項３７に記載のＤＡＣ。
  43. 相補ペアの電流電界効果トランジスタの各々は、Ｐ型及びＮ型電流電界効果トランジスタを備え、正電源に接続されている前記Ｐ型電流電界効果トランジスタのソース端子と、一緒に接続されている前記Ｐ型及びＮ型電流電界効果トランジスタのドレイン端子と、負電源に接続されている前記Ｎ型電流電界効果トランジスタのソース端子とを有し、前記Ｐ型及びＮ型電流電界効果トランジスタのゲート端子は、一緒に接続されて入力を形成し、前記Ｐ型及びＮ型電流電界効果トランジスタの前記接続されたゲート端子は、各ペアについての出力を形成する、請求項３８に記載のＤＡＣ。
  44. 前記Ｐ型電流電界効果トランジスタは、前記Ｐ型電流電界効果トランジスタの前記ソース端子とゲート端子との間で電流を拡散するためのＰ型電流ポートを備え、Ｎ型電流電界効果トランジスタは、前記Ｎ型電流電界効果トランジスタの前記ソース端子とゲート端子との間で電流を拡散するためのＮ型電流ポートを備える、請求項３９に記載のＤＡＣ。
  45. 前記反転増幅器は、少なくとも３つの相補ペアの前記Ｐ型及びＮ型電流電界効果トランジスタを備え、これらは、前記少なくとも３つの相補ペアのうちの後続ペアの入力に接続されている前記少なくとも３つの相補ペアのうちの前のペアの出力を有することによって直列に接続されている、請求項４０に記載のＤＡＣ。
  46. 差動アナログ電圧を、偶数のビットを有するデータに変換するための逐次比較型差動アナログデジタル変換器（ＡＤＣ）であって、
    前記データの最上位ビットから２ビット毎を生成するための第１のビットスライス差動アナログデジタル変換器及び第２のビットスライス差動アナログデジタル変換器を備え、前記第１のビットスライス差動アナログデジタル変換器が、前記第２のビットスライス差動アナログデジタル変換器よりも多い前記２ビット毎の有効ビットを生成し、
    前記第１及び第２のビットスライス差動アナログデジタル変換器の各々は、第１及び第２の反転増幅器並びに比較器を備え、かつ第１及び第２の相を有する制御クロックで動作可能であり、
    前記制御クロックの前記第１の相の間、各々は、正及び負の入力間の差動アナログ入力の電圧を受信及び蓄積するために、正及び負の入力を受信し、前記第１及び第２の反転増幅器の各々の入力を出力に送ることによって、前記第１及び第２の反転増幅器を自己バイアスし、基準電圧を受信して前記基準電圧と前記反転増幅器の前記自己バイアス電圧との間の差動電圧を蓄積し、アナログ接地を受信して前記アナログ接地と前記反転増幅器での前記自己バイアス電圧との間の差動電圧を蓄積し、
    前記制御クロックの前記第２の相の間、
    前記比較器は、前記正の入力電圧及び負の入力電圧を比較し、かつ前記正の入力電圧が前記負の入力電圧よりも大きい場合に前記データの対応するビットに対して値「１」、または前記正の入力電圧が前記負の入力電圧以下である場合に前記データの対応するビットに対して値「０」を生成し、
    前記データの前記対応するビットの前記生成された値に従って、前記第１の反転増幅器は、前記サンプリングされた差動入力電圧の正の半分を乗算することと、前記対応するビットが１である場合には、前記基準電圧と前記反転増幅器の前記自己バイアス電圧との間の前記差動電圧、または前記対応するビットが０である場合には、前記アナログ接地と前記反転増幅器での前記自己バイアス電圧との間の前記差動電圧を加算することと、によって、対応する正の結果として生じる出力電圧を前記第１の反転増幅器で生成し、前記サンプリングされた差動入力電圧の負の半分を除算することと、前記対応するビットが１である場合には、前記基準電圧と前記反転増幅器の前記自己バイアス電圧との間の前記差動電圧、または前記対応するビットが０である場合には、前記アナログ接地と前記反転増幅器での前記自己バイアス電圧との間の前記差動電圧を加算することと、によって、対応する負の結果として生じる出力電圧を前記第２の反転増幅器で生成し、
    前記第１のビットスライス差動デジタルアナログ変換器及び前記第２のビットスライス差動デジタルアナログ変換器は、１８０°の位相差の同期ずれで動作されるように構成され、
    前記第１及び第２のビットスライス差動アナログデジタル変換器は、前記第１のビットスライス差動アナログデジタル変換器の前記正の出力及び負の出力を、それぞれ、前記第２のビットスライス差動アナログデジタル変換器の前記正の入力及び負の入力に接続することによって、直列に接続され、
    前記第１のビットスライス差動デジタルアナログ変換器に対する前記制御クロックの第１のサイクルの第１の相の間、前記第１のビットスライス差動アナログデジタル変換器の前記正の入力及び負の入力は、前記アナログ接地に接続され、
    前記第１のビットスライス差動アナログデジタル変換器に対する前記制御クロックの後続する第１の相の間、前記第１のビットスライス差動アナログデジタル変換器の前記正の入力及び負の入力は、前記データの後続２ビットを生成するために、前記第２のビットスライス差動アナログデジタル変換器の前記正の出力及び負の出力に接続される、ＡＤＣ。
  47. 前記反転増幅器は、相補ペアの電流電界効果トランジスタを備える、請求項４６に記載のＡＤＣ。
  48. 相補ペアの電流電界効果トランジスタの各々は、Ｐ型及びＮ型電流電界効果トランジスタを備え、正電源に接続されている前記Ｐ型電流電界効果トランジスタのソース端子と、一緒に接続されている前記Ｐ型及びＮ型電流電界効果トランジスタのドレイン端子と、負電源に接続されている前記Ｎ型電流電界効果トランジスタのソース端子とを有し、前記Ｐ型及びＮ型電流電界効果トランジスタのゲート端子は、一緒に接続されて入力を形成し、前記Ｐ型及びＮ型電流電界効果トランジスタの前記接続されたゲート端子は、各ペアについての出力を形成する、請求項４７に記載のＡＤＣ。
  49. 前記Ｐ型電流電界効果トランジスタは、前記Ｐ型電流電界効果トランジスタの前記ソース端子とゲート端子との間で電流を拡散するためのＰ型電流ポートを備え、前記Ｎ型電流電界効果トランジスタは、前記Ｎ型電流電界効果トランジスタの前記ソース端子とゲート端子との間で電流を拡散するためのＮ型電流ポートを備える、請求項４８に記載のＡＤＣ。
  50. 前記反転増幅器は、少なくとも３つの相補ペアの前記Ｐ型及びＮ型電流電界効果トランジスタを備え、これらは、前記少なくとも３つの相補ペアのうちの後続ペアの入力に接続されている前記少なくとも３つの相補ペアのうちの前のペアの出力を有することによって直列に接続されている、請求項４９に記載のＡＤＣ。
  51. 差動アナログ電圧を、ある数のビットを有するデータに変換するためのパイプライン型差動アナログデジタル変換器（ＡＤＣ）であって、
    前記データの最上位ビットから前記データを生成するための前記データの前記複数のビットに対して対応する複数のビットスライス差動アナログデジタル変換器を備え、前記ビットスライス差動アナログデジタル変換器のうちの前のビットスライス差動アナログデジタル変換器は、前記ビットスライス差動アナログデジタル変換器のうちの後続のビットスライス差動アナログデジタル変換器よりも多い有効ビットを生成し、
    前記ビットスライス差動アナログデジタル変換器の各々は、第１及び第２の反転増幅器並びに比較器を備え、かつ第１及び第２の相を有する制御クロックで動作可能であり、
    前記制御クロックの前記第１の相の間、各々は、正及び負の入力間の差動アナログ入力の電圧を受信及び蓄積するために、正及び負の入力を受信し、前記第１及び第２の反転増幅器の各々の入力を出力に送ることによって、前記第１及び第２の反転増幅器を自己バイアスし、基準電圧を受信して前記基準電圧とその前記自己バイアス電圧との間の差動電圧を蓄積し、アナログ接地を受信して前記アナログ接地とその前記自己バイアス電圧との間の差動電圧を蓄積し、
    前記制御クロックの前記第２の相の間、
    前記比較器は、前記正の入力電圧及び負の入力電圧を比較し、かつ前記正の入力電圧が前記負の入力電圧よりも大きい場合に前記データの対応するビットに対して値「１」、または前記正の入力電圧が前記負の入力電圧以下である場合に前記データの前記対応するビットに対して値「０」を生成し、
    前記データの前記対応するビットの前記生成された値に従って、前記第１の反転増幅器は、前記サンプリングされた差動入力電圧の正の半分を乗算することと、前記対応するビットが１である場合には、前記基準電圧と前記反転増幅器の前記自己バイアス電圧との間の前記差動電圧、または前記対応するビットが０である場合には、前記アナログ接地と前記反転増幅器での前記自己バイアス電圧との間の前記差動電圧を加算することと、によって、正の出力電圧を生成し、前記サンプリングされた差動入力電圧の負の半分を除算することと、前記対応するビットが１である場合には、前記基準電圧と前記反転増幅器の前記自己バイアス電圧との間の前記差動電圧、または前記対応するビットが０である場合には、前記アナログ接地と前記反転増幅器での前記自己バイアス電圧との間の前記差動電圧を加算することと、によって、対応する負の結果として生じる出力電圧を前記第２の反転増幅器で生成し、
    前記ビットスライス差動アナログデジタル変換器のうちの前のビットスライス差動アナログデジタル変換器及び後続のビットスライス差動アナログデジタル変換器は、１８０°の位相差の同期ずれで動作されるように構成され、これによって前記ビットスライス差動アナログデジタル変換器のうちの前記後続のビットスライス差動アナログデジタル変換器は、前記ビットスライス差動アナログデジタル変換器のうちの前記前のビットスライス差動アナログデジタル変換器の前記正の出力及び負の出力を、前記ビットスライス差動アナログデジタル変換器のうちの前記後続のビットスライス差動アナログデジタル変換器の前記正の入力及び負の入力で受信し、
    前記ビットスライス差動デジタルアナログ変換器のうちの第１のビットスライス差動アナログデジタル変換器に対する前記制御クロックの第１のサイクルの第１の相の間、ビットスライス差動アナログデジタル変換器のうちの前記第１のビットスライス差動アナログデジタル変換器の前記正の入力及び負の入力は、前記アナログ接地に接続される、ＡＤＣ。
  52. 前記反転増幅器は、相補ペアの電流電界効果トランジスタを備える、請求項５１に記載のＡＤＣ。
  53. 相補ペアの電流電界効果トランジスタの各々は、Ｐ型及びＮ型電流電界効果トランジスタを備え、正電源に接続されている前記Ｐ型電流電界効果トランジスタのソース端子と、一緒に接続されている前記Ｐ型及びＮ型電流電界効果トランジスタのドレイン端子と、負電源に接続されている前記Ｎ型電流電界効果トランジスタのソース端子とを有し、前記Ｐ型及びＮ型電流電界効果トランジスタのゲート端子は、一緒に接続されて入力を形成し、前記Ｐ型及びＮ型電流電界効果トランジスタの前記接続されたゲート端子は、各ペアについての出力を形成する、請求項５２に記載のＡＤＣ。
  54. 前記Ｐ型電流電界効果トランジスタは、前記Ｐ型電流電界効果トランジスタの前記ソース端子とゲート端子との間で電流を拡散するためのＰ型電流ポートを備え、前記Ｎ型電流電界効果トランジスタは、前記Ｎ型電流電界効果トランジスタの前記ソース端子とゲート端子との間で電流を拡散するためのＮ型電流ポートを備える、請求項５３に記載のＡＤＣ。
  55. 前記反転増幅器は、少なくとも３つの相補ペアの前記Ｐ型及びＮ型電流電界効果トランジスタを備え、これらは、前記少なくとも３つの相補ペアのうちの後続ペアの入力に接続されている前記少なくとも３つの相補ペアのうちの前のペアの出力を有することによって直列に接続されている、請求項５４に記載のＡＤＣ。
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