JP2019216509A - 多段変換器の制御装置 - Google Patents
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- 230000010363 phase shift Effects 0.000 claims abstract description 52
- 230000003111 delayed effect Effects 0.000 claims abstract description 10
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims abstract description 10
- 238000004364 calculation method Methods 0.000 claims abstract description 4
- 239000003990 capacitor Substances 0.000 claims description 9
- 239000004065 semiconductor Substances 0.000 description 49
- 238000010586 diagram Methods 0.000 description 10
- 238000000034 method Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 239000012050 conventional carrier Substances 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
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Abstract
Description
図1は、第1実施形態の多段変換器の制御装置を概略的に示す図である。
本実施形態の制御装置は、例えば、半導体素子とコンデンサとを備えたチョッパセルを単位変換器とした多段変換器10の動作を制御する制御装置である。
なお、nは偶数の正の整数であって、上アーム3Pと下アーム3Nとは、少なくとも2段のチョッパセル回路を直列接続した構成であればよく、段数の上限を特に設ける必要はない。
電圧センサSVは、高電位側の直流リンクPLと低電位側の直流リンクNLとの間の電圧(直流電源電圧)VPNを検出し、検出値を制御装置20へ出力する。
本実施形態では、制御装置20は多段変換器10をワンパルス駆動にて動作させる。ワンパルス駆動では、チョッパセル1P1〜1Pn、1N1〜1Nnの半導体素子S1、S2を出力電圧基本波周波数にて駆動する。ワンパルス駆動ではPWM駆動と比較しスイッチング周波数を抑制できるためスイッチングするときに発生する損失を低減することができ、変換器損失の低減、冷却器の削減効果が期待できる。
M=(2*V1)/(N*VDC) (1)
ただし、Nはアーム内のチョッパ段数、VDCは各チョッパの直流電圧とする。
8段構成の上アーム3Pの場合の基本波振幅量は下記(2)式で表される。なお、mは上アーム3Pを構成するチョッパセルの段数の1/2となる。
例えば、各アーム8段の場合、出力電圧基本波と、3次、5次、7次の3(=N/2−1)つの高調波に関する式を用いた4つの方程式の連立方程式によれば、4つの位相シフト量α1〜α4を連立方程式から求めることができる。
例えば下記式のように、基本波振幅と、3次高調波振幅と、5次高調波振幅と、7次高調波振幅とをそれぞれゼロとする方程式を用いた下記連立方程式により、4つの位相シフト量α1〜α4を算出することができる。
ゲート信号生成部23は、上アーム3Pのチョッパセル1P1〜1P8の8つの上側の半導体素子S1のゲート信号のうち、4つゲート信号(第1ゲート信号)をオンパルス幅の中心が電圧指令の位相(0°の位置)よりも位相シフト量α1〜α4遅らせた信号とし、4つのゲート信号(第2ゲート信号)をオンパルス幅の中心が電圧指令の位相(0°の位置)よりも位相シフト量α1〜α4進ませた信号とする。
ゲート信号生成部23は、図3に示す上アーム3Pの8つのチョッパセル1P1〜1P8の上側の半導体素子S1の8つのゲート信号を反転して、下アーム3Nの8つのチョッパセル1N1〜1N8の上側の半導体素子S1を駆動するゲート信号を生成する。
すなわち、下アーム3Nのチョッパセル1N1〜1N8の8つの上側の半導体素子S1のゲート信号のうち、4つゲート信号はオフパルス幅の中心を電圧指令の位相(0°の位置)よりも位相シフト量α1〜α4遅らせたものであり、4つのゲート信号はオフパルス幅の中心を電圧指令の位相(0°の位置)よりも位相シフト量α1〜α4進ませたものである。
ゲート信号生成部23は、下アーム3Nのチョッパセル1N1〜1N8それぞれにおいて、上側の半導体素子S1と下側の半導体素子S2とに互いに反転した関係のゲート信号が供給されるように、生成したゲート信号をチョッパセル1N1〜1N8へ出力する。なお、本実施形態では、ゲート信号生成部23は、図4に示す8つのゲート信号を、チョッパセル1N1〜1N8のいずれに割り当ててもよい。
icir=(1/2)*(iP+iN)
ただしiPは直流端子Pから交流端子方向へ流れる向きを正とし、iNは交流端子から直流端子Nへ流れる向きを正とする。
循環電流icirは直流端子PNに対して各相の上下アーム間に共通して流れる電流成分と定義するため、各相それぞれ個別に循環電流icirが流れる。そこで、循環電流の制御については、単一の相について説明する。
図5に単一相のMMC等価回路を示す。なお、ここで示す等価回路では、第1アームおよび第2アームを上下アーム電圧VP、VNとして、電圧源として置き換えている。
上下アームのそれぞれは、Duty50%のゲート信号にて駆動されたチョッパセルを多直列接続して構成されるため、上下アームの電圧VP、VNには次式で示される直流電圧成分VPDC、VNDCがそれぞれ含まれる。
VPDC=VNDC=0.5*N*VDC
ただし、Nはアーム内のチョッパ段数、VDCは各チョッパの直流電圧を示す。
そこで、循環電流icirに着目した図5の直流端子PNと上下アームを介した閉回路について考えると、上下アームに含まれる交流電圧成分は逆位相となりそれぞれ打消し合うため、循環電流icirに対して影響する電圧成分は、直流端子間電圧VPNと直流電圧成分VPDCおよび直流電圧成分VNDCとなることがわかる。よって循環電流icirは次式で示される。
icir=(VPN−(VPDC+VNDC))/s2l
ここでsはラプラス演算子、lはバッファリアクトルインダクタンス値とする。
そのためVPNに対して上下アームの直流電圧成分VPDCおよび直流電圧成分VNDCの量を操作することで循環電流icirを制御できることになる。すなわち、制御装置20は、循環電流検出値と循環電流指令との差分に応じてPI補償器で得られる直流電圧操作量に応じて、上アームおよび下アームの各チョッパセルのゲート信号のDutyを操作することで、電流制御が可能になる。
一方、制御装置20は、上下アームの複数のチョッパセルのDutyを50%より小さい値にして、上下アームの直流電圧成分の和(VPDC+VNDC)よりも直流端子間電圧VPNを大きくして、循環電流icirは上昇させることができる。
また、制御装置20は、上下アームの複数のチョッパセルのDutyを50%よりも大きい値にして、上下アームの直流電圧成分の和(VPDC+VNDC)の方が直流端子間電圧VPNよりも大きくなるように制御し、循環電流icirを下降させることができる。以上のように、制御装置20は、上下アームの複数のチョッパセルのDutyを操作することで循環電流icirを制御することができる。
Claims (4)
- 上側素子と、前記上側素子と直列に接続した下側素子と、前記上側素子と前記下側素子とに並列に接続したキャパシタと、を備えた単位変換器を複数直列接続した構成をそれぞれ備えた第1アームおよび第2アームを備え、前記第1アームの一端が高電位側の直流端子と電気的に接続し、他端が交流端子と第1リアクトルを介し電気的に接続し、前記第2アームの一端が低電位側の直流端子と電気的に接続し、他端が前記交流端子と第2リアクトルを介し電気的に接続した多段変換器を制御する制御装置であって、
前記多段変換器の出力電圧指令と、前記高電位側の直流端子と前記低電位側の直流端子との間の電圧と、を用いて変調率を演算する変調率演算部と、
前記変調率に基づいて、複数の前記単位変換器の前記上側素子を駆動するゲート信号の複数の位相シフト量を生成する位相シフト量生成部と、
出力電圧基本波周波数で複数の前記単位変換器を駆動する信号であって、オンパルス幅とオフパルス幅とが同一であり、オンパルス幅の中心が前記出力電圧指令の位相に対して前記位相シフト量進んだ第1ゲート信号と、オンパルス幅の中心が前記出力電圧指令の位相に対して前記位相シフト量遅れた前記第1ゲート信号と同数の第2ゲート信号とを生成し、前記第1ゲート信号と前記第2ゲート信号とを前記第1アームの複数の前記単位変換器の前記上側素子のゲート信号とするゲート信号生成部と、を備え、
前記第1アームと前記第2アームとのそれぞれは、偶数の前記単位変換器を備え、
前記位相シフト量はゼロより大きく180°未満である、多段変換器の制御装置。 - 複数の前記位相シフト量は、前記多段変換器の基本波振幅を制約条件として、所定次数の高調波の和が最小となる組み合わせである、請求項1記載の多段変換器の制御装置。
- N段の前記単位変換器をそれぞれ備えた前記第1アームおよび前記第2アームを含む前記多段変換器を制御する制御装置であって、
複数の前記位相シフト量は、基本波振幅の方程式と、高調波振幅をゼロとするN/2−1の方程式との連立方程式を満たす組み合わせである、請求項1記載の多段変換器の制御装置。 - 前記ゲート信号生成部は、複数の前記単位変換器それぞれの前記上側素子のオンパルスを調整して、前記第1アームと前記第2アームとに共通して流れる循環電流を制御する、請求項1乃至請求項3のいずれか1項記載の多段変換器の制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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Publications (2)
Publication Number | Publication Date |
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JP2019216509A true JP2019216509A (ja) | 2019-12-19 |
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Family
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