JP2019201122A - 半導体装置および電子装置 - Google Patents

Abstract

【課題】等長の伝送路を有する基板の設置面積を抑制する。【解決手段】配線基板１０の辺１２ａと配線基板２０の配線面２１とが接触し、配線基板１０の辺１２ｂと配線基板３０の配線面３１とが接触し、配線基板２０の一辺と配線基板３０の一辺とが接触して、配線基板１０と配線基板２０とが垂直、かつ、配線基板１０と配線基板３０とが垂直になるように形成される。また、配線基板２０の配線面２１に、接続端子１３ａ〜１３ｃと外部接続端子２２ａ〜２２ｃとを接続する直線状の伝送路２３ａ〜２３ｃが形成され、配線基板３０の配線面３１に、接続端子１４ａ〜１４ｃと外部接続端子３２ａ〜３２ｃとを接続し、伝送路２３ａ〜２３ｃと同じ長さを有する直線状の伝送路３３ａ〜３３ｃが形成される。【選択図】図１

Description

本発明は、半導体装置および電子装置に関する。

情報処理装置の内部や、情報処理装置と周辺機器との間におけるデータ伝送では、高速化が進んでいる。例えば近年、このような用途では高速シリアル伝送が用いられることが多くなっている。高速シリアル伝送の代表的な規格としては、ＰＣＩ Ｅｘｐｒｅｓｓ（Peripheral Component Interconnect Express。以下、“ＰＣＩｅ”と略称する）、ＳＡＳ（Serial Attached ＳＣＳＩ，ＳＣＳＩ：Small Computer System Interface）などがある。

また、高速なデータ伝送を行う際には、伝送特性の向上のために伝送路の長さが等しくなるように配線パターンが設計されることが多い。このような例として、等長のパターン電極が形成されたアングルタイプの高速伝送用コネクタが提案されている。

なお、半導体基板の配線に関する技術の例として、高周波配線を有する表面側配線パターンと、低周波配線を有する裏面側配線パターンとを備える半導体装置が提案されている。

特開２００１−２５０６１２号公報 特開２００７−１２９０７８号公報

ところで、矩形などの多角形状の半導体チップでは、少なくとも隣接する２つの辺の両方に接続端子が設けられている場合が多い。また、これら２辺の接続端子が、いずれも高速伝送用の端子である場合もある。

一方、半導体チップが実装される基板においては、外部との接続用の外部接続端子を設置する位置に関して制約がある場合がある。例えば、矩形上の基板の１辺に外部接続端子を集中させて設置する場合がある。しかし、上記のように隣接する２辺に高速伝送用の接続端子を備える半導体チップを実装した場合に、これら２辺の接続端子と、基板の１辺に設けられた外部接続端子とを伝送路によって接続しようとすると、各伝送路を等長にすることが難しいという問題がある。また、例えば、伝送路の長さを合わせるために、接続端子と外部接続端子との距離が近い伝送路を屈曲させてその長さを延長させる方法が考えられるが、この方法では伝送路の配線に必要な面積が拡大してしまい、基板の設置面積が大きくなってしまう。

１つの側面では、等長の伝送路を有する基板の設置面積を抑制可能な半導体装置および電子装置を提供することを目的とする。

１つの案では、半導体チップが搭載された多角形の第１の配線基板と、矩形の第２の配線基板および第３の配線基板とを有する半導体装置が提供される。この半導体装置では、第１の配線基板の第１の辺と第２の配線基板の配線面とが接触し、第１の配線基板の辺のうち第１の辺に隣接する第２の辺と第３の配線基板の配線面とが接触し、第２の配線基板の第３の辺と第３の配線基板の第４の辺とが接触して、第１の配線基板と第２の配線基板とが垂直、かつ、第１の配線基板と第３の配線基板とが垂直になるように形成され、第１の配線基板における第１の辺の方向の端部に、半導体チップと接続する第１の接続端子が設けられ、第１の配線基板における第２の辺の方向の端部に、半導体チップと接続する第２の接続端子が設けられ、第２の配線基板における第３の辺に沿った方向の端部に、第１の外部接続端子が設けられ、第３の配線基板における第４の辺に沿った方向かつ第１の外部接続端子が設けられた方向の端部に、第２の外部接続端子が設けられ、第２の配線基板の配線面に、第１の接続端子と第１の外部接続端子とを接続する直線状の第１の伝送路が形成され、第３の配線基板の配線面に、第２の接続端子と第２の外部接続端子とを接続し、第１の伝送路と同じ長さを有する直線状の第２の伝送路が形成される。

また、１つの案では、上記の半導体装置を備えた電子装置が提供される。

１つの側面では、等長の伝送路を有する基板の設置面積を抑制できる。

第１の実施の形態に係る半導体装置の構成例を示す図である。 半導体装置の比較例を示す図である。 第２の実施の形態に係るストレージシステムの構成例を示す図である。 スイッチの外形を示す斜視図である。 スイッチの内部を示す斜視図である。 配線基板における配線パターンおよび回路部品の配置例を示す図である。 内部基板の回路部品配置例を示す図である。 配線基板と内部基板との接続構造について示す図である。

以下、本発明の実施の形態について図面を参照して説明する。
〔第１の実施の形態〕
図１は、第１の実施の形態に係る半導体装置の構成例を示す図である。図１に示す半導体装置１は、配線基板１０，２０，３０を有する。また、配線基板１０には、半導体チップ１１が搭載されている。

配線基板１０は、多角形の形状を有している。図１では例として、配線基板１０は正方形であるものとする。また、配線基板２０，３０は、ともに矩形の形状を有している。半導体装置１は、配線基板１０，２０，３０が次のような位置関係になるように形成される。

配線基板１０の辺１２ａと、配線基板２０の配線面２１とが接触する。また、配線基板１０の辺１２ｂと、配線基板３０の配線面３１とが接触する。さらに、配線基板２０の一辺と配線基板３０の一辺とが接触する。図１では、配線基板２０の一辺と配線基板３０の一辺とが接触した箇所が、接触部２０ａとして表されている。そして、配線基板１０，２０，３０が上記のように接触しつつ、配線基板１０と配線基板２０とが垂直となり、なおかつ、配線基板１０と配線基板３０とが垂直になるように、配線基板１０，２０，３０が配置される。

なお、図１の例では配線基板２０が正方形であるため、配線基板２０と配線基板３０とがさらに垂直になる。配線基板２０と配線基板３０との角度は、配線基板１０の形状、より具体的には、配線基板１０の辺１２ａと辺１２ｂとの角度に依存する。

配線基板１０における辺１２ａの方向の端部には、半導体チップ１１と接続する接続端子１３ａ〜１３ｃが設けられている。なお、この端部に設けられる接続端子の数は、図１のように３個に限定されるものではない。また、配線基板１０における辺１２ｂの方向の端部には、半導体チップ１１と接続する接続端子１４ａ〜１４ｃが設けられている。なお、この端部に設けられる接続端子の数は、図１のように３個に限定されるものではない。

これらの接続端子１３ａ〜１３ｃ，１４ａ〜１４ｃは、半導体チップ１１に対する信号の入力、または半導体チップ１１からの信号の出力に用いられる。例えば、接続端子１３ａ〜１３ｃ，１４ａ〜１４ｃは、高速シリアル伝送の信号入力または信号出力に用いられる。

なお、図１では例として、接続端子１３ａ〜１３ｃ，１４ａ〜１４ｃは、いずれも半導体チップ１１に直接的に接続されているものとする。しかし、例えば、接続端子１３ａ〜１３ｃ，１４ａ〜１４ｃが、配線基板１０に形成された導体パターンを介して、半導体チップ１１に形成された入出力端子に接続されていてもよい。

一方、配線基板２０における、配線基板３０と接触している辺（接触部２０ａ）に沿った方向Ｄの端部には、外部との間で信号の入力または出力を行うための外部接続端子２２ａ〜２２ｃが設けられている。また、配線基板３０における方向Ｄに沿った方向の端部には、外部との間で信号の入力または出力を行うための外部接続端子３２ａ〜３２ｃが設けられている。

そして、配線基板２０の配線面２１には、直線状の伝送路２３ａ〜２３ｃが形成されている。伝送路２３ａは、接続端子１３ａと外部接続端子２２ａとを接続する。伝送路２３ｂは、接続端子１３ｂと外部接続端子２２ｂとを接続する。伝送路２３ｃは、接続端子１３ｃと外部接続端子２２ｃとを接続する。伝送路２３ａ〜２３ｃは、互いに同じ長さを有している。

さらに、配線基板３０の配線面３１には、直線状の伝送路３３ａ〜３３ｃが形成されている。伝送路３３ａは、接続端子１４ａと外部接続端子３２ａとを接続する。伝送路３３ｂは、接続端子１４ｂと外部接続端子３２ｂとを接続する。伝送路３３ｃは、接続端子１４ｃと外部接続端子３２ｃとを接続する。伝送路３３ａ〜３３ｃは、互いに同じ長さを有している。さらに、伝送路３３ａ〜３３ｃは、伝送路２３ａ〜２３ｃとも同じ長さを有している。

この半導体装置１では、外部機器と半導体チップ１１との間で、外部接続端子２２ａ〜２２ｃ，３２ａ〜３２ｃを介して信号が伝送される。ここで、外部接続端子２２ａ〜２２ｃ，３２ａ〜３２ｃが半導体装置１における同じ方向Ｄの位置に集中して設けられているので、外部接続端子２２ａ〜２２ｃ，３２ａ〜３２ｃと外部機器とを接続するために必要となる空間を小さくすることができる。例えば、外部接続端子２２ａ〜２２ｃ，３２ａ〜３２ｃにそれぞれ接続するためのケーブルを近接して配置することができ、ケーブルの設置空間を小さくすることができる。

また、上記のように、この配線基板２０，３０においては、伝送路２３ａ〜２３ｃ，３３ａ〜３３ｃのいずれも同じ長さを有している。半導体チップ１１と外部接続端子２２ａ〜２２ｃ，３２ａ〜３２ｃとの間で、等長の伝送路２３ａ〜２３ｃ，３３ａ〜３３ｃを介して信号の入出力が行われることで、伝送路間の信号の伝送特性のバラツキが抑制される。このため、例えば、伝送路２３ａ〜２３ｃ，３３ａ〜３３ｃの伝送特性を合わせ込むために、伝送路２３ａ〜２３ｃ，３３ａ〜３３ｃのそれぞれについて個別にチューニングを行う必要がなくなる。すなわち、伝送路２３ａ〜２３ｃ，３３ａ〜３３ｃのいずれかについてのチューニングを行うだけで、全体の伝送特性を向上させることができる。

ここで、上記の半導体チップ１１を用いた半導体装置の比較例を挙げる。
図２は、半導体装置の比較例を示す図である。なお、図２では、図１と同じ構成要素には同じ符号を付して示している。

図２に示す半導体装置２は、前述の半導体チップ１１が搭載された１つの配線基板６０を有している。また、配線基板６０における１つの辺６１の方向の端部に、外部接続端子６２ａ〜６２ｆが設けられている。さらに、配線基板６０には、伝送路６３ａ〜６３ｆが形成されている。伝送路６３ａは、接続端子１３ａと外部接続端子６２ａとを接続する。伝送路６３ｂは、接続端子１３ｂと外部接続端子６２ｂとを接続する。伝送路６３ｃは、接続端子１３ｃと外部接続端子６２ｃとを接続する。伝送路６３ｄは、接続端子１４ａと外部接続端子６２ｄとを接続する。伝送路６３ｅは、接続端子１４ｂと外部接続端子６２ｅとを接続する。伝送路６３ｆは、接続端子１４ｃと外部接続端子６２ｆとを接続する。

この半導体装置２の構成では、半導体チップ１１における方向の異なる辺に設けられた接続端子から、配線基板６０における同一の辺６１の方向に設けられた外部接続端子６２ａ〜６２ｆに向けて、伝送路６３ａ〜６３ｆが配置される。このため、伝送路６３ａ〜６３ｆのすべてを同じ長さにすることが難しい。図２の例では、伝送路６３ａと、伝送路６３ｂと、伝送路６３ｃと、伝送路６３ｄ〜６３ｆとの間で、長さが異なっている。

等長化する方法としては、例えば、伝送路６３ａ〜６３ｆのうち最長の伝送路６３ａの長さにその他の伝送路６３ｂ〜６３ｆの長さを合わせるように、伝送路６３ｂ〜６３ｆを屈曲させる方法が考えられる。しかし、この方法では、配線基板６０の領域のうち、少なくとも、半導体チップ１１と配線基板６０における辺６１との間の領域を拡大せざるを得なくなり、半導体装置２の設置面積（半導体装置２が設置される平面の面積）が拡大してしまう。

これに対して、図１に示す半導体装置１では、伝送路２３ａ〜２３ｃが形成される配線基板２０と、伝送路３３ａ〜３３ｃが形成される配線基板３０とが分離されている。そして、半導体チップ１１が搭載された配線基板１０と、配線基板２０と、配線基板３０とが、立体的に接続される。このような構成により、接続端子１３ａ〜１３ｃ，１４ａ〜１４ｃから外部接続端子２２ａ〜２２ｃ，３２ａ〜３２ｃに対して、伝送路２３ａ〜２３ｃ，３３ａ〜３３ｃを直線的に形成できる。その結果、伝送路２３ａ〜２３ｃ，３３ａ〜３３ｃをすべて等長にしつつ、半導体装置１の設置面積を抑制できる。

例えば、図２に示す半導体装置２の構成では、接続端子１３ａ〜１３ｃを起点とした伝送路６３ａ〜６３ｃの延伸方向は、接続端子１４ａ〜１４ｃを起点とした伝送路６３ｄ〜６３ｆの延伸方向とは異なる方向となる。このため、半導体装置２の図２中の横方向の幅を、伝送路６３ａ〜６３ｃを形成するための領域分だけ、半導体チップ１１の幅より大きくする必要がある。これに対して、図１に示す半導体装置１の構成では、伝送路２３ａ〜２３ｃ，３３ａ〜３３ｃのすべてが同じ方向Ｄに沿って直線的に延びるため、半導体装置２の設置領域のうち、この延伸方向に直交する方向の幅を抑制することができる。例えば、図２に示すように、半導体装置２の図２中の横方向の幅Ｗ１に対して、半導体装置１の幅を、幅Ｗ１より小さい幅Ｗ２に縮小することができる。したがって、伝送路２３ａ〜２３ｃ，３３ａ〜３３ｃのすべてを等長にしつつ、半導体装置１の設置面積を抑制できる。

なお、半導体装置１は、上記の配線基板１０，２０，３０に加えて、例えば、図１において破線で示した配線基板４０，５０を備えていてもよい。配線基板４０は、配線基板１０，２０のそれぞれに対して垂直になるように配置されている。配線基板５０は、配線基板１０，３０，４０のそれぞれに対して垂直になるように配置されている。図示しないが、例えば、配線基板４０，５０にも、伝送路２３ａ〜２３ｃ，３３ａ〜３３ｃのような方向Ｄに沿って伸びる伝送路が形成されて、この伝送路を介して半導体チップ１１との信号の入出力が行われてもよい。

〔第２の実施の形態〕
次に、図１の半導体装置１を備えたストレージシステムについて説明する。
図３は、第２の実施の形態に係るストレージシステムの構成例を示す図である。図３に示すストレージシステム１００は、ＣＥ（Controller Enclosure）１１０，１２０，１３０と、ＤＥ（Device Enclosure）２１０，２２０，２３０と、スイッチ３００とを含む。また、ストレージシステム１００には、ホスト装置４００が接続されている。

ＣＥ１１０は、ＣＭ（Controller Module）１１１，１１２を有する。ＣＥ１２０は、ＣＭ１２１，１２２を有する。ＣＥ１３０は、ＣＭ１３１，１３２を有する。ＣＭ１１１，１１２，１２１，１２２，１３１，１３２には、ホスト装置４００が接続されている。ＣＭ１１１，１１２，１２１，１２２，１３１，１３２とホスト装置４００とは、例えば、ファイバチャネル（ＦＣ：Fibre Channel）やｉＳＣＳＩ（Internet Small Computer System Interface）などを用いたＳＡＮ（Storage Area Network）を介して接続される。なお、図３では例として１台のホスト装置４００がＣＭ１１１，１１２，１２１，１２２，１３１，１３２に接続されているが、例えば、複数台のホスト装置のそれぞれが１台以上のＣＭに接続されてもよい。

ＤＥ２１０，２２０，２３０のそれぞれには、ホスト装置４００からのアクセス対象となる複数台の記憶装置が搭載されている。本実施の形態では例として、ＤＥ２１０，２２０，２３０は、記憶装置としてＨＤＤ（Hard Disk Drive）を備えたディスクアレイ装置である。なお、ＤＥ２１０，２２０，２３０に搭載される記憶装置は、ＳＳＤ（Solid State Drive）などの他の種類の記憶装置であってもよい。

ＣＭ１１１，１１２には、ＤＥ２１０が接続されている。ＣＭ１１１，１１２は、それぞれキャッシュ領域を実装するメモリを有し、ホスト装置４００からの要求に応じて、ＤＥ２１０に搭載されたＨＤＤに対するアクセスを、それぞれに実装されたキャッシュ領域を用いて制御する。ＣＭ１２１，１２２には、ＤＥ２２０が接続されている。ＣＭ１２１，１２２は、それぞれキャッシュ領域を実装するメモリを有し、ホスト装置４００からの要求に応じて、ＤＥ２２０に搭載されたＨＤＤに対するアクセスを、それぞれに実装されたキャッシュ領域を用いて制御する。ＣＭ１３１，１３２には、ＤＥ２３０が接続されている。ＣＭ１３１，１３２は、それぞれキャッシュ領域を実装するメモリを有し、ホスト装置４００からの要求に応じて、ＤＥ２３０に搭載されたＨＤＤに対するアクセスを、それぞれに実装されたキャッシュ領域を用いて制御する。

このように、ＣＭ１１１，１１２，１２１，１２２，１３１，１３２は、ホスト装置４００からのアクセス要求に応じて記憶装置に対するアクセスを制御するストレージ制御装置として動作する。なお、図３のストレージシステムは、ＣＥとＤＥとを組み合わせたストレージ装置をスケールアウトした構成となっている。

また、ストレージシステムに含まれるＣＥの数は３台に限定されるものではなく、各ＣＥに含まれるＣＭの数も２台に限定されるものではない。例えば、ストレージシステムには、それぞれ２台のＣＭを備えるＣＥが１２台含まれてもよい。また、ＣＭ１１１，１１２，１２１，１２２，１３１，１３２のそれぞれは、ホスト装置４００からの要求に応じて、他のＣＭに接続されたＤＥ内のＨＤＤに対するアクセスを制御してもよい。

スイッチ３００は、ＣＭ１１１，１１２，１２１，１２２，１３１，１３２と接続し、ＣＭ間で伝送される信号を中継する。ＣＭ１１１，１１２，１２１，１２２，１３１，１３２は、スイッチ３００を介して相互に通信を行うことができる。

例えば、あるＣＭは、そのＣＭのキャッシュ領域に記憶されたデータのミラーデータを、スイッチ３００を介して他のＣＭに送信して、他のＣＭのメモリにバックアップしておくことができる。別の例としては、分散型のオブジェクトストレージが実現されてもよい。この場合、例えば、あるＣＭは、ホスト装置４００から書き込みデータを受信すると、書き込みデータのハッシュ値に基づいて書き込みデータの格納先となるＣＭを判定し、そのＣＭに対してスイッチ３００を介して送信する。書き込みデータを受信したＣＭは、このＣＭに接続されたＤＥに書き込みデータを格納する。

これらのいずれの例でも、ＣＭ間では、ホスト装置４００から書き込みが要求されたデータそのものが、スイッチ３００を介して転送される。このようなストレージシステム１００の性能向上のためには、ＣＭ間でスイッチ３００を介して高速に通信できることが求められる。そこで、本実施の形態では、スイッチ３００を介したＣＭ間の通信では、高速シリアル伝送が行われるものとする。例えば、高速シリアル伝送規格としてＰＣＩｅが用いられる場合、スイッチ３００は、ＰＣＩｅスイッチである。

以下、スイッチ３００について詳細に説明する。
図４は、スイッチの外形を示す斜視図である。また、図５は、スイッチの内部を示す斜視図である。図４に示すように、スイッチ３００は、４枚の配線基板３００ａ〜３００ｄを有している。配線基板３００ａ〜３００ｄは、いずれも矩形であり、縦方向および横方向の大きさが同じになっている。なお、図５は、スイッチ３００の内部が現れるように配線基板３００ｃ，３００ｄを除去した状態を示している。

図４に示すように、配線基板３００ａ〜３００ｄは、隣接する基板同士が直角になるように配置されている。これにより、スイッチ３００は、中空の柱状に形成されている。そして、配線基板３００ａ〜３００ｄの内面に、配線パターンが形成され、各種の回路部品が配置されている。

また、図５に示すように、配線基板３００ａ〜３００ｄによって形成された中空構造の内部には、内部基板３１０が配置されている。内部基板３１０には、スイッチとしての動作を制御するためのＬＳＩ（Large Scale Integration）を含むＬＳＩ部３１１が搭載されている。なお、ＬＳＩ部３１１は、ＬＳＩの表面にヒートシンク３１１ａが配置された構成を有しており、図５ではヒートシンク３１１ａのみが示されている。

内部基板３１０は、正方形の形状を有している。内部基板３１０は、配線基板３００ａ〜３００ｄに対して垂直に配置され、内部基板３１０の各辺に配線基板３００ａ〜３００ｄの配線面が接触するように配置されている。

内部基板３１０の４つの辺には、それぞれコネクタ３１２ａ〜３１２ｄが搭載されている。コネクタ３１２ａは、配線基板３００ａに形成された配線パターンとＬＳＩの接続端子とを電気的に接続する。本実施の形態では、配線基板３００ａにコネクタ３２１ａが搭載され、コネクタ３１２ａがコネクタ３２１ａに接続することで、配線基板３００ａに形成された配線パターンとＬＳＩの接続端子とが電気的に接続される。

また、コネクタ３１２ｂは、配線基板３００ｂに形成された配線パターンとＬＳＩの接続端子とを電気的に接続する。本実施の形態では、配線基板３００ｂにコネクタ３２１ｂが搭載され、コネクタ３１２ｂがコネクタ３２１ｂに接続することで、配線基板３００ｂに形成された配線パターンとＬＳＩの接続端子とが電気的に接続される。

さらに、コネクタ３１２ｃは、配線基板３００ｃに形成された配線パターンとＬＳＩの接続端子とを電気的に接続する。コネクタ３１２ｄは、配線基板３００ｄに形成された配線パターンとＬＳＩの接続端子とを電気的に接続する。なお、コネクタ３１２ａ〜３１２ｄと、配線基板３００ａ〜３００ｄ上のコネクタ（コネクタ３２１ａ，３２１ｂに相当）との接続が、配線基板３００ａ〜３００ｄと内部基板３１０とを固定する役割を果たしてもよい。

ところで、上記構造により、配線基板３００ａ〜３００ｄによって形成される中空の柱状空間は、内部基板３１０によって２つの領域に区分される。本実施の形態では、内部基板３１０によって区分される領域のうち、一方（図５における手前側の領域）を高速信号配線部３０１と記載し、他方（図５における奥側の領域）を一般信号配線部３０２と記載する。

配線基板３００ａ〜３００ｄの配線面のうち、高速信号配線部３０１に含まれる配線面には、高速シリアル伝送のための配線パターンおよび各種回路部品が配置され、これらの配線面ではギガｂｐｓ（bit per second）オーダの通信が行われる。スイッチ３００がＰＣＩｅスイッチの場合、これらの配線面には、ＰＣＩｅの差動信号線が形成されるとともに、その通信に用いられる各種回路部品が配置される。

一方、配線基板３００ａ〜３００ｄの配線面のうち、一般信号配線部３０２に含まれる配線面には、高速シリアル伝送以外の通信のための配線パターンおよび各種回路部品が配置される。また、これらの配線面には、ＬＳＩなどのスイッチ３００内の各種回路部品に対する電源供給のための配線パターンおよび各種回路部品が配置される。

例えば、ストレージシステム１００は、ＣＥ１１０，１２０，１３０と、ＤＥ２１０，２２０，２３０と、スイッチ３００とを接続する図示しないバックプレーンを備えている。また、例えば、ＣＥ１１０，１２０，１３０のいずれかは、装置の状態を監視するための図示しない監視ＬＳＩを備えている。そして、監視ＬＳＩとスイッチ３００との間で、バックプレーンに形成された信号線を介して通信が行われ、監視ＬＳＩがスイッチ３００の状態を監視できるようになっている。監視用の信号線としては、例えば、Ｉ²Ｃバスなど、高速シリアル伝送よりも低速（例えば、数メガｂｐｓ程度）で信号が伝送される信号線が用いられる。一般信号配線部３０２には、例えば、内部基板３１０上のＬＳＩと監視ＬＳＩとの間での通信用の配線パターンや各種回路部品が配置される。

また、例えば、ストレージシステム１００は、外部電源からの電力を、バックプレーンを介してストレージシステム１００の内部に供給する図示しない電源供給ユニットを備えている。一般信号配線部３０２には、例えば、電源供給ユニットからバックプレーンを介して供給される電力を、内部基板３１０上のＬＳＩに伝達するための配線パターンや各種回路部品が配置される。

このように、スイッチ３００では、内部基板３１０を挟んで、高速シリアル伝送用の配線パターンや回路部品と、それより低速な通信用、あるいは電源供給用の配線パターンや回路部品とが、分離して配置される。これにより、配線パターンや回路部品を配置するための基板面積を抑制できる。

例えば、高速シリアル伝送用の配線パターンと電源供給用の配線パターンや回路部品とを同じ領域に混載する場合、これらをある程度の距離だけ離して配置する必要がある。これは、電源供給用の配線パターンや回路部品から発生するノイズ（例えば、スイッチングノイズ、コイルからのノイズ）が、高速シリアル伝送の信号に悪影響を与えるからである。また、高速シリアル伝送用の配線パターンや回路部品と、それより低速の通信用の配線パターンや回路部品などを近接して配置した場合には、互いの信号にノイズの影響を与える可能性がある。

本実施の形態では、高速シリアル伝送用の配線パターンや回路部品が、それより低速な通信用、あるいは電源供給用の配線パターンや回路部品と分離した状態で配置される。これにより、高速シリアル伝送における信号の伝送品質を低下させずに、全体として配線パターンや回路部品を配置するための基板面積を抑制できる。

これに加えて、本実施の形態では、ＬＳＩが搭載された内部基板３１０および配線基板３００ａ〜３００ｄが立体的に接続された構成により、配線基板３００ａ〜３００ｄにおいて高速シリアル伝送用の配線パターンを直線かつ等長になるように形成できる。その結果、スイッチ３００の設置面積を抑制できる。この点については、後で詳述する。

さらに、高速信号配線部３０１には、ＣＭ１１１，１１２，１２１，１２２，１３１，１３２と接続するためのコネクタ３２２ａ〜３２２ｄが搭載されている。コネクタ３２２ａは配線基板３００ａに搭載され、コネクタ３２２ｂは配線基板３００ｂに搭載され、コネクタ３２２ｃは配線基板３００ｃに搭載され、コネクタ３２２ｄは配線基板３００ｄに搭載されている。そして、図４に示すように、コネクタ３２２ａ〜３２２ｄは、中空の柱状構造における一方の開口部に集中して搭載されている。

図３に示したように、スイッチ３００には多数のＣＭが接続され、これらのＣＭから延びる多数のケーブルがスイッチ３００に接続される。これらのケーブルと接続するためのコネクタ３２２ａ〜３２２ｄを１カ所に集中して配置したことで、スイッチ３００の周辺においてケーブルを引き回すための領域を小さくすることができる。例えば、ストレージシステム１００の筐体には、ＣＥ１１０，１２０，１３０などの多数の装置が搭載されるため、これらの装置間の配線のための空間をどのように確保するかは、ストレージシステム１００の筐体を小型化する上で重要である。本実施の形態によれば、スイッチ３００の周辺においてケーブルを引き回すための領域を小さくできることで、結果的に、ストレージシステム１００の筐体を小型化できる。

なお、ＣＭ１１１，１１２，１２１，１２２，１３１，１３２とスイッチ３００とを接続するケーブルは、例えば、光ファイバケーブルであってもよい。この場合、例えば、コネクタ３２２ａ〜３２２ｄと接続する光ファイバケーブルのコネクタに、光信号と電気信号とを変換する変換回路が内蔵される。あるいは、光ファイバケーブル側のコネクタではなく、コネクタ３２２ａ〜３２２ｄに変換回路が内蔵されてもよい。

次に、配線基板３００ａ〜３００ｄに配置される配線パターンおよび回路部品の例について説明する。
図６は、配線基板における配線パターンおよび回路部品の配置例を示す図である。図６では例として、配線基板３００ａにおける配線パターンおよび回路部品の配置例を示す。

前述のように、配線基板３００ａには、内部基板３１０のＬＳＩと接続するためのコネクタ３２１ａが搭載されている。コネクタ３２１ａは、高速信号配線部３０１と一般信号配線部３０２とを分離する中間位置に配置されている。また、前述のように、配線基板３００ａにおける高速信号配線部３０１に属する領域の端部には、外部装置からのケーブルと接続するためのコネクタ３２２ａが搭載されている。さらに、この領域には、高速シリアル伝送用の配線パターンの例として、信号線群３２３ａ〜３２３ｄが形成され、高速シリアル伝送用の回路部品の例として、リピータ３２４ａ，３２４ｂが搭載されている。

信号線群３２３ａ，３２３ｂは、同じ数の差動信号線ペアを含んでいる。信号線群３２３ａの差動信号線ペアは、リピータ３２４ａを介して信号線群３２３ｂの差動信号線ペアに接続されている。信号線群３２３ａに含まれる差動信号線ペアと信号線群３２３ｂに含まれる差動信号線ペアとは、リピータ３２４ａを介して一対一で対応して接続されている。配線基板３００ａにおいては、内部基板３１０のＬＳＩとコネクタ３２２ａとの間で、コネクタ３２１ａおよび信号線群３２３ａ，３２３ｂを介して高速シリアル伝送が行われる。

同様に、信号線群３２３ｃ，３２３ｄは、同じ数の差動信号線ペアを含んでいる。信号線群３２３ｃの差動信号線ペアは、リピータ３２４ｂを介して信号線群３２３ｄの差動信号線ペアに接続されている。信号線群３２３ｃに含まれる差動信号線ペアと信号線群３２３ｄに含まれる差動信号線ペアとは、リピータ３２４ｂを介して一対一で対応して接続されている。配線基板３００ａにおいては、内部基板３１０のＬＳＩとコネクタ３２２ａとの間で、コネクタ３２１ａおよび信号線群３２３ｃ，３２３ｄを介して高速シリアル伝送が行われる。

信号線群３２３ａ〜３２３ｄに含まれる信号線は、すべて直線状に形成されている。また、信号線群３２３ａ，３２３ｂにそれぞれ含まれる対応する信号線を合わせた全体の長さのそれぞれと、信号線群３２３ｃ，３２３ｄにそれぞれ含まれる対応する信号線を合わせた全体の長さのそれぞれとは、すべて同じ長さを有している。なお、以下の説明では、信号線群３２３ａ，３２３ｂにそれぞれ含まれる対応する信号線を合わせた信号線全体、および、信号線群３２３ｃ，３２３ｄにそれぞれ含まれる対応する信号線を合わせた信号線全体を、「高速信号線」と記載する。

ここで、配線基板３００ｂ〜３００ｄにおける高速信号配線部３０１の領域の構成は、配線基板３００ａにおける高速信号配線部３０１の領域の構成と同じである。したがって、配線基板３００ａ〜３００ｄにおける高速信号配線部３０１の領域には、いずれも同じ長さの直線状の高速信号線が形成される。このように、本実施の形態のスイッチ３００では、配線基板３００ａ〜３００ｄによる柱状の空間を仕切るように、ＬＳＩが搭載された内部基板３１０を配置する構成としたことで、ＬＳＩとの通信用の多数の高速信号線を等長にすることができる。また、これらの高速信号線のいずれも直線状に形成できるので、それらの一部を屈曲させる場合と比較して、高速信号線を形成するための基板面積を抑制できる。このため、配線基板３００ａ〜３００ｄのそれぞれの面積を抑制でき、そのような配線基板３００ａ〜３００ｄによって柱状構造を形成することで、スイッチ３００の設置面積を抑制できる。

一方、配線基板３００ａにおける一般信号配線部３０２に属する領域の端部には、前述したバックプレーンに接続するためのコネクタ３２５ａが搭載されている。また、この領域には、配線パターンの例として、電源線３２６ａ、電源線群３２６ｂ、信号線群３２７ａ，３２７ｂが形成され、回路部品の例として、電源部品群３２８およびメモリ群３２９が搭載されている。

電源部品群３２８には、例えば、内部基板３１０のＬＳＩ用に電源電力を供給するためのレギュレータ、コイルなどの回路部品が含まれる。バックプレーンからコネクタ３２５ａを介して入力された電源電力は、電源線群３２６ｂ、電源部品群３２８、電源線３２６ａを介してコネクタ３２１ａに伝達され、内部基板３１０のＬＳＩに供給される。

メモリ群３２９には、例えば、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）が含まれる。内部基板３１０のＬＳＩは、コネクタ３２１ａ、信号線群３２７ａを介してメモリ群３２９にアクセスできる。また、バックプレーンからはコネクタ３２５ａ、信号線群３２７ｂを介してメモリ群３２９にアクセスされる。例えば、前述の監視ＬＳＩは、バックプレーン、コネクタ３２５ａ、信号線群３２７ｂを介してメモリ群３２９にアクセスできる。

なお、配線基板３００ｂ〜３００ｄにおける一般信号配線部３０２の領域の構成は、配線基板３００ａにおける一般信号配線部３０２の領域の構成と同じであってもよいし、異なる構成であってもよい。例えば、配線基板３００ｂ〜３００ｄにおける一般信号配線部３０２の領域には、他の通信用の配線パターンや回路部品が配置されてもよい。

以上のように、配線基板３００ａ〜３００ｄにおける一般信号配線部３０２の領域には、高速シリアル伝送用の配線パターンや回路部品が混載されない。このため、これらの領域における配線パターンや回路部品の配置に関する制約が少なくなり、配線パターンや回路部品を配置するための面積を抑制できる。したがって、高速信号配線部３０１における基板面積の抑制効果と合わせて、スイッチ３００の設置面積を抑制できる。

次に、図７は、内部基板の回路部品配置例を示す図である。
内部基板３１０の中央部には、ＬＳＩ３１１ｂが搭載されている。ＬＳＩ３１１ｂの表面には、前述のように、冷却用のヒートシンク３１１ａが接触して配置されている。さらに、ＬＳＩ３１１ｂの４つの辺に、それぞれ前述のコネクタ３１２ａ〜３１２ｄが搭載されている。コネクタ３１２ａ〜３１２ｄに含まれる接続ピンは、例えば、内部基板３１０に形成された図示しない配線パターンを介して、ＬＳＩ３１１ｂの下面に設けられた接続端子にそれぞれ接続されている。コネクタ３１２ａ〜３１２ｄのそれぞれには、少なくとも、高速シリアル伝送用の接続ピンが含まれる。

図８は、配線基板と内部基板との接続構造について示す図である。図８では例として、配線基板３００ａと内部基板３１０とが接続される場合の構造について示している。
図８に示すように、例えば、内部基板３１０のコネクタ３１２ａが、配線基板３００ａのコネクタ３２１ａに対して、配線基板３００ａの面に沿った方向に押し込まれることで、コネクタ３１２ａとコネクタ３２１ａとが接続される。これにより、内部基板３１０は、配線基板３００ａに対して垂直な状態で接続される。

内部基板３１０と配線基板３００ｂ〜３００ｄとの間でも、図８と同様な構造を用いて、内部基板３１０が配線基板３００ｂ〜３００ｄのそれぞれと垂直になるような接続が行われる。これにより、配線基板３００ａ〜３００ｄによる中空の柱状構造が形成されるとともに、内部基板３１０のＬＳＩ３１１ｂと、配線基板３００ａ〜３００ｄの配線面に形成された配線パターンとが、電気的に接続される。

１ 半導体装置
１０，２０，３０，４０，５０ 配線基板
１１ 半導体チップ
１２ａ，１２ｂ 辺
１３ａ〜１３ｃ，１４ａ〜１４ｃ 接続端子
２１，３１ 配線面
２２ａ〜２２ｃ，３２ａ〜３２ｃ 外部接続端子
２３ａ〜２３ｃ，３３ａ〜３３ｃ 伝送路

Claims (6)

1. 半導体チップが搭載された多角形の第１の配線基板と、矩形の第２の配線基板および第３の配線基板とを有する半導体装置であって、
   前記第１の配線基板の第１の辺と前記第２の配線基板の配線面とが接触し、前記第１の配線基板の辺のうち前記第１の辺に隣接する第２の辺と前記第３の配線基板の配線面とが接触し、前記第２の配線基板の第３の辺と前記第３の配線基板の第４の辺とが接触して、前記第１の配線基板と前記第２の配線基板とが垂直、かつ、前記第１の配線基板と前記第３の配線基板とが垂直になるように形成され、
   前記第１の配線基板における前記第１の辺の方向の端部に、前記半導体チップと接続する第１の接続端子が設けられ、
   前記第１の配線基板における前記第２の辺の方向の端部に、前記半導体チップと接続する第２の接続端子が設けられ、
   前記第２の配線基板における前記第３の辺に沿った方向の端部に、第１の外部接続端子が設けられ、
   前記第３の配線基板における前記第４の辺に沿った方向かつ前記第１の外部接続端子が設けられた方向の端部に、第２の外部接続端子が設けられ、
   前記第２の配線基板の前記配線面に、前記第１の接続端子と前記第１の外部接続端子とを接続する直線状の第１の伝送路が形成され、
   前記第３の配線基板の前記配線面に、前記第２の接続端子と前記第２の外部接続端子とを接続し、前記第１の伝送路と同じ長さを有する直線状の第２の伝送路が形成された、
   半導体装置。
2. 前記第２の配線基板および前記第３の配線基板は、前記第１の配線基板との接触部を境界として第１の領域と第２の領域とに区分され、
   前記第１の伝送路および前記第２の伝送路は、それぞれ前記第２の配線基板および前記第３の配線基板における前記第１の領域に形成され、
   少なくとも前記第１の伝送路における前記第２の領域には、前記半導体チップと電気的に接続する第３の伝送路が形成される、
   請求項１記載の半導体装置。
3. 前記第１の伝送路および前記第２の伝送路では、前記第３の伝送路より高速な通信が行われる、
   請求項２記載の半導体装置。
4. 前記第１の伝送路および前記第２の伝送路では、通信信号が伝送され、
   前記第３の伝送路では、外部の電源からの電力が伝送される、
   請求項２記載の半導体装置。
5. 前記第１の伝送路および前記第２の伝送路では、高速シリアル伝送が行われる、
   請求項３または４記載の半導体装置。
6. 半導体チップが搭載された多角形の第１の配線基板と、矩形の第２の配線基板および第３の配線基板とを有する半導体装置を備えた電子装置であって、
   前記第１の配線基板の第１の辺と前記第２の配線基板の配線面とが接触し、前記第１の配線基板の辺のうち前記第１の辺に隣接する第２の辺と前記第３の配線基板の配線面とが接触し、前記第２の配線基板の第３の辺と前記第３の配線基板の第４の辺とが接触して、前記第１の配線基板と前記第２の配線基板とが垂直、かつ、前記第１の配線基板と前記第３の配線基板とが垂直になるように形成され、
   前記第１の配線基板における前記第１の辺の方向の端部に、前記半導体チップと接続する第１の接続端子が設けられ、
   前記第１の配線基板における前記第２の辺の方向の端部に、前記半導体チップと接続する第２の接続端子が設けられ、
   前記第２の配線基板における前記第３の辺に沿った方向の端部に、第１の外部接続端子が設けられ、
   前記第３の配線基板における前記第４の辺に沿った方向かつ前記第１の外部接続端子が設けられた方向の端部に、第２の外部接続端子が設けられ、
   前記第２の配線基板の前記配線面に、前記第１の接続端子と前記第１の外部接続端子とを接続する直線状の第１の伝送路が形成され、
   前記第３の配線基板の前記配線面に、前記第２の接続端子と前記第２の外部接続端子とを接続し、前記第１の伝送路と同じ長さを有する直線状の第２の伝送路が形成された、
   電子装置。

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