JP2019140185A - 絶縁ゲート型半導体素子及びその製造方法 - Google Patents

Abstract

【課題】ＳｉＣを用いた絶縁ゲート型（ＭＩＳ型）構造において、耐圧・信頼性を確保しつつ、ＳｉＣと絶縁膜の界面における界面準位を低減することができる絶縁ゲート型半導体素子を提供する。【解決手段】ＳｉＣからなる半導体基体１１と、半導体基体１１上に配置され、半導体基体１１と接する絶縁性カーボン層１２と、絶縁性カーボン層１２上に配置され、絶縁性カーボン層１２よりも絶縁破壊電界が高い高耐圧絶縁層１３と、高耐圧絶縁層１３上に配置された制御電極１４とを備える。【選択図】図１

Description

本発明は、炭化ケイ素（ＳｉＣ）を用いた絶縁ゲート型半導体素子及びその製造方法に関する。

従来、ＳｉＣを用いたＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）やＭＯＳキャパシタ等の絶縁ゲート型半導体素子が知られている。ＭＯＳＦＥＴを例にとれば、熱酸化法又は堆積法によりＳｉＣ上にゲート絶縁膜としてのシリコン酸化膜（ＳｉＯ_２膜）を形成後、通常、一酸化窒素（ＮＯ）ガス又は亜酸化窒素（Ｎ_２Ｏ）ガス雰囲気中でアニールすることにより、ＳｉＯ_２／ＳｉＣ界面を窒化パッシベーションする場合が多い。

しかしながら、ＮＯ、Ｎ_２Ｏも酸素を含むため、窒化パッシベーションの過程でＳｉＯ_２／ＳｉＣ界面が酸化し、炭素（Ｃ）含有生成物が生じることにより、界面準位密度（Ｄｉｔ）や界面近傍の酸化膜トラップ（ＮＩＴ）等の界面準位を十分に低減することができない。したがって、チャネル移動度の向上が限定的である。

また、ＳｉＣからなる半導体層上にダイヤモンドからなるゲート絶縁膜を用いた絶縁ゲート型半導体素子が開示されている（特許文献１参照。）。また、半導体ダイヤモンド層上に絶縁性ダイヤモンド層を有する絶縁ゲート型半導体素子が開示されている（特許文献２参照。）。また、化合物半導体からなる半導体基板上にダイヤモンド層からなるゲート絶縁膜を形成した絶縁ゲート型半導体素子が提案されている（特許文献３参照。）。また、ＳｉＣ基板上のゲート絶縁膜が、誘電率が酸化シリコンより大きい第一の絶縁膜と、禁制帯幅が第一の絶縁膜より大きい第二の絶縁膜を有する絶縁ゲート型半導体素子が提案されている（特許文献４参照。）。また、ＳｉＣ基板上に、酸化防止膜及び酸化膜からなるゲート絶縁膜を形成した絶縁ゲート型半導体素子が提案されている（特許文献５参照。）。これらの特許文献１〜５に記載のゲート絶縁膜を用いた場合でも、耐圧・信頼性を確保しつつ、ゲート絶縁膜直下の界面準位を低減することは困難である。

特開平６−１９６６８６号公報 特開平５−２９６０８号公報 特開平５−６３１８７号公報 特開２０００−１０６４２８号公報 特許第４０５７４７０号

J.ロバートソン（Robertson）, 「ダイヤモンドライク・アモルファス・カーボン（Diamond-like amorphous carbon）」、マテリアルズ・サイエンス・アンド・エンジニアリング（Materials Science and Engineering）、第37巻、2002年、 p.129-281

上記課題に鑑み、本発明は、ＳｉＣを用いた絶縁ゲート型（ＭＩＳ型）半導体素子の構造において、耐圧・信頼性を確保しつつ、ＳｉＣと絶縁膜の界面における界面準位を低減することができる絶縁ゲート型半導体素子及びその製造方法を提供することを目的とする。

本発明の一態様は、（ａ）炭化ケイ素からなる半導体基体と、（ｂ）半導体基体上に配置され、半導体基体と接する絶縁性カーボン層と、（ｃ）絶縁性カーボン層上に配置され、絶縁性カーボン層よりも絶縁破壊電界が高い高耐圧絶縁層と、（ｄ）高耐圧絶縁層上に配置された制御電極とを備える絶縁ゲート型半導体素子であることを要旨とする。

本発明の他の態様は、（ａ）炭化ケイ素からなる半導体基体上に、半導体基体と接する絶縁性カーボン層を形成する工程と、（ｂ）絶縁性カーボン層上に、絶縁性カーボン層よりも絶縁破壊電界が高い高耐圧絶縁層を形成する工程と、（ｃ）高耐圧絶縁層上に制御電極を形成する工程とを含む絶縁ゲート型半導体素子の製造方法であることを要旨とする。

本発明によれば、ＳｉＣを用いた絶縁ゲート型半導体素子の構造において、耐圧・信頼性を確保しつつ、ＳｉＣと絶縁膜の界面における界面準位を低減することができる絶縁ゲート型半導体素子及びその製造方法を提供することができる。

本発明の第１実施形態に係る絶縁ゲート型半導体素子の一例を示す断面図である。 ダイヤモンドライクカーボンの組成を説明するための３元状態図である。 図２に対して第１実施形態の好ましい範囲を追加した３元状態図である。 第１実施形態に係る絶縁ゲート型半導体素子の製造方法の一例を示す工程断面図である。 第１実施形態に係る絶縁ゲート型半導体素子の製造方法の一例を示す図４に引き続く工程断面図である。 第１実施形態に係る絶縁ゲート型半導体素子の製造方法の一例を示す図５に引き続く工程断面図である。 本発明の第２実施形態に係る絶縁ゲート型半導体素子の一例を示す断面図である。 第２実施形態に係る絶縁ゲート型半導体素子の製造方法の一例を示す工程断面図である。 第２実施形態に係る絶縁ゲート型半導体素子の製造方法の一例を示す図８に引き続く工程断面図である。 第２実施形態に係る絶縁ゲート型半導体素子の製造方法の一例を示す図９に引き続く工程断面図である。 第２実施形態に係る絶縁ゲート型半導体素子の製造方法の一例を示す図１０に引き続く工程断面図である。 第２実施形態に係る絶縁ゲート型半導体素子の製造方法の一例を示す図１１に引き続く工程断面図である。

以下において、図面を参照して本発明の第１及び第２実施形態を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。

以下の第１実施形態で例示するとおり、本明細書の「絶縁ゲート型半導体素子」はＭＯＳキャパシタやＭＩＳキャパシタ等の受動素子を含む概念である。活性素子としては個別デバイス（ディスクリートデバイス）の他、半導体集積回路の要素素子としての半導体素子であっても構わない。活性素子の場合の絶縁ゲート型半導体素子の「第１主電極領域」とは、電界効果トランジスタ（ＦＥＴ）や静電誘導トランジスタ（ＳＩＴ）においてソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）においてはエミッタ領域又はコレクタ領域のいずれか一方となる半導体領域を意味する。又、静電誘導サイリスタ（ＳＩサイリスタ）やゲートターンオフサイリスタ（ＧＴＯ）においてはアノード領域又はカソード領域のいずれか一方となる半導体領域を意味する。「第２主電極領域」とは、ＦＥＴやＳＩＴにおいては上記第１主電極領域とはならないソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。ＩＧＢＴにおいては上記第１主電極領域とはならないエミッタ領域又はコレクタ領域のいずれか一方となる領域を意味する。ＳＩサイリスタやＧＴＯにおいては上記第１主電極領域とはならないアノード領域又はカソード領域のいずれか一方となる領域を意味する。このように、「第１主電極領域」がソース領域であれば、「第２主電極領域」はドレイン領域を意味する。「第１主電極領域」がエミッタ領域であれば、「第２主電極領域」はコレクタ領域を意味する。「第１主電極領域」がアノード領域であれば、「第２主電極領域」はカソード領域を意味する。バイアス関係を交換すれば、ＭＩＳＦＥＴ等の場合、「第１主電極領域」の機能と「第２主電極領域」の機能を交換可能である。更に、本明細書において単に「主電極領域」と記載する場合は、第１主電極領域又は第２主電極領域のいずれか一方を包括的に意味する。

また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。また以下の説明では、第１導電型がｎ型、第２導電型がｐ型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、第１導電型をｐ型、第２導電型をｎ型としても構わない。また、「ｎ」や「ｐ」に付す「＋」や「−」は、「＋」及び「−」が付記されていない半導体領域に比して、それぞれ相対的に不純物密度が高い又は低い半導体領域であることを意味する。但し、同じ「ｎ」と「ｎ」とが付された半導体領域であっても、それぞれの半導体領域の不純物密度が厳密に同じであることを意味するものではない。

（第１実施形態）
＜ＭＩＳキャパシタ＞
本発明の第１実施形態に係る絶縁ゲート型半導体素子は、図１に示すように、ＳｉＣからなる半導体基体１１、半導体基体１１の表面層上のキャパシタ絶縁膜（１２，１３）、キャパシタ絶縁膜（１２，１３）上の制御電極１４を備えるＭＩＳキャパシタである。第１実施形態に係る絶縁ゲート型半導体素子の半導体基体１１は、第１導電型（ｎ型）のＳｉＣからなる単層の半導体基板（ＳｉＣ基板）であるので、「半導体基体１１の表面層」もＳｉＣ基板自体である。後述する第２の実施形態に係る絶縁ゲート型半導体素子のように、半導体基体が複合層からなる場合は「表面層」とその下層の半導体層の導電型が異なる場合もあり得る。キャパシタ絶縁膜（１２，１３）は、半導体基体１１上に配置され、半導体基体１１と接する絶縁性カーボン層１２と、絶縁性カーボン層１２上に配置され、絶縁性カーボン層１２よりも絶縁破壊電界が高い高耐圧絶縁層１３を備える。

半導体基体１１は、例えば、ｎ型やｎ^＋型のＳｉＣからなる半導体基板（ＳｉＣウェハ）自体であってもよく、半導体基板上にエピタキシャル成長したｎ⁻型（ｉ型）、ｎ型やｎ^＋型のエピタキシャル成長層の少なくとも一部であってもよい。或いは、半導体基板又はエピタキシャル成長層の上部にｎ型不純物を添加することで設けられたｎ⁻型（ｉ型）、ｎ型やｎ^＋型の半導体領域の少なくとも一部であってもよい。更に、半導体基板又はエピタキシャル成長層の上部にｐ型不純物を添加することで設けられたｐウェルの上部にｎ型不純物を添加することで設けられたｎ型やｎ^＋型の半導体領域であってもよい。更に、半導体基体１１は、第２導電型（ｐ⁻型（ｉ型）、ｐ型やｐ^＋型）であってもよい。このように第１実施形態に係る絶縁ゲート型半導体素子の半導体基体１１の表面層は第１電型であっても第２導電型であっても構わない。第１実施形態に係る絶縁ゲート型半導体素子の制御電極１４はキャパシタ絶縁膜（１２，１３）を介して、半導体基体１１の表面層の表面ポテンシャルを静電的に制御する。

絶縁性カーボン層１２は、キャパシタ絶縁膜（１２，１３）の形成時に、半導体基体１１の表面層とキャパシタ絶縁膜（１２，１３）との界面に生成されるＣ含有生成物を取り込んで無害化する機能を有する。絶縁性カーボン層１２の厚さは例えば５ｎｍ〜３０ｎｍ程度である。絶縁性カーボン層１２の厚さは、キャパシタ絶縁膜（１２，１３）の信頼性を確保する観点からは薄い方が好ましい。

絶縁性カーボン層１２は、例えば絶縁性のダイヤモンド層（ダイヤモンド薄膜）、又は絶縁性のダイヤモンドライクカーボン（ＤＬＣ）層（ＤＬＣ薄膜）等の、Ｃを含有する絶縁材料が使用可能である。ＤＬＣ層は、Ｃを主成分とし、ダイヤモンドのＣ−Ｃ結合（ｓｐ^３結合）とグラファイト（黒鉛）のＣ−Ｃ結合（ｓｐ^２結合）の両方を有するアモルファス構造（非晶質構造）を含む膜である。

図２に示すように、ＤＬＣ層の組成は，水素含有量（ｓｐ^１結合）、ｓｐ^２結合、ｓｐ^３結合の比率からなる３元状態図で表される。ＤＬＣ層は：水素を含まず（水素フリーであり）、ｓｐ^３結合の割合が相対的に多いテトラヘドラルアモルファスカーボン（ｔａ−Ｃ）と；水素を含まず（水素フリーであり）、ｓｐ^２結合の割合が相対的に多いアモルファスカーボン（ａ−Ｃ）と；水素を含み、ｓｐ^３結合の割合が相対的に多い水素化テトラヘドラルアモルファスカーボン（ｔａ−Ｃ：Ｈ）と；水素を含み、ｓｐ^２結合の割合が相対的に多い水素化アモルファスカーボン（ａ−Ｃ：Ｈ）との４種類に分類できる。

絶縁性カーボン層１２を構成するＤＬＣ層の組成は、ｓｐ^２結合及びｓｐ^３結合を含むＣ−Ｃ結合種に占めるｓｐ^３結合の割合が６０％〜９０％（換言すれば、ｓｐ^２結合の割合が１０％〜４０％）であることが好ましく、７０％〜９０％（換言すれば、ｓｐ^２結合の割合が１０％〜３０％）であることがより好ましい。ｓｐ^３結合の割合が６０％以上（換言すれば、ｓｐ^２結合の割合が４０％以下）の場合には、絶縁性が良好であり信頼性を確保することができ、ｓｐ^３結合の割合が７０％以上（換言すれば、ｓｐ^２結合の割合が３０％以下）の場合には、絶縁性がより高く、信頼性をより確保することができる。また、ｓｐ^３結合の割合が９０％以下（換言すれば、ｓｐ^２結合の割合が１０％以上）の場合には、絶縁性カーボン層１２の表面の平坦性を維持することができる。

絶縁性カーボン層１２を構成するＤＬＣ層の水素含有量は、ＤＬＣ層のｓｐ^１結合であるＣ−Ｈ結合と、ｓｐ^２結合及びｓｐ^３結合であるＣ−Ｃ結合とを含むＣ結合種に占めるｓｐ^１結合の割合が０％〜３０％であることがより好ましく、０％〜２０％であることがより好ましい。ｓｐ^１結合の割合が３０％以下の場合には絶縁性が良好であり信頼性を確保することができ、２０％以下の場合には、絶縁性がより良好であり信頼性をより確保することができる。

絶縁性カーボン層１２を構成するＤＬＣ層としては、図３の３元状態図における範囲Ｒ１の組成が好ましい。図３で範囲Ｒ１の組成は、ＤＬＣ層のｓｐ^１結合であるＣ−Ｈ結合と、ｓｐ^２結合及びｓｐ^３結合であるＣ−Ｃ結合とを含むＣ結合種に占めるｓｐ^３結合の割合が３０％〜９０％であり、且つｓｐ^２結合の割合が１０％〜４０％であり、且つｓｐ^１結合の割合が０％〜３０％の範囲である。範囲Ｒ１のＤＬＣ層には、ｔａ−Ｃ膜、ｔａ−Ｃ：Ｈ膜、ａ−Ｃ：Ｈ膜が含まれる。範囲Ｒ１のＤＬＣ層とすることで、絶縁性が高く信頼性を確保することができ、且つ絶縁性カーボン層１２の表面の平坦性を維持することができる。絶縁性カーボン層１２を構成するＤＬＣ層の組成は、ラマン分光法等により測定することができる。

図１に示した高耐圧絶縁層１３は、キャパシタ絶縁膜（１２，１３）の耐圧を確保する機能を有する。高耐圧絶縁層１３の厚さは例えば４０ｎｍ〜２００ｎｍ程度である。高耐圧絶縁層１３としては、例えばシリコン酸化膜（ＳｉＯ_２膜）が使用される。ＳｉＯ_２膜の他にもシリコン酸窒化（ＳｉＯＮ）膜、ストロンチウム酸化物（ＳｒＯ）膜、シリコン窒化物（Ｓｉ_３Ｎ_４）膜、アルミニウム酸化物（Ａｌ_２Ｏ_３）膜も使用可能である。或いは、マグネシウム酸化物（ＭｇＯ）膜、イットリウム酸化物（Ｙ_２Ｏ_３）膜、ハフニウム酸化物（ＨｆＯ_２）膜、ジルコニウム酸化物（ＺｒＯ_２）膜、タンタル酸化物（Ｔａ_２Ｏ_５）膜、ビスマス酸化物（Ｂｉ_２Ｏ_３）膜でもよい。更にはこれらの単層膜内のいくつかを選択し、複数を積層した複合膜等も使用可能である。

第１実施形態に係る絶縁ゲート型半導体素子によれば、ＳｉＣからなる半導体基体１１上に設けるキャパシタ絶縁膜（１２，１３）を、絶縁性カーボン層１２及び高耐圧絶縁層１３の積層構造としている。これにより、キャパシタ絶縁膜（１２，１３）の形成時に半導体基体１１の表面層とキャパシタ絶縁膜（１２，１３）との界面に生成されるＣ含有生成物が、半導体基体１１の表面層に接する絶縁性カーボン層１２に取り込まれ、無害化（不活性化）されている。更に、絶縁性カーボン層１２上の高耐圧絶縁層１３によりキャパシタ絶縁膜（１２，１３）の絶縁耐圧を確保することができる。したがって、キャパシタ絶縁膜（１２，１３）の絶縁耐圧を確保しつつ、半導体基体１１の表面層とキャパシタ絶縁膜（１２，１３）との界面におけるＤｉｔやＮＩＴ等の界面準位を低減することができる。

＜ＭＩＳキャパシタの製造方法＞
次に、図４〜図６を参照しながら、本発明の第１実施形態に係る絶縁ゲート型半導体素子（ＭＩＳキャパシタ）の製造方法の一例を説明する。なお、以下で説明する絶縁ゲート型半導体素子の製造方法は一例であって、第１実施形態に係る絶縁ゲート型半導体素子はこれ以外の種々の方法でも製造可能である。

まず、図４に示すように、ｎ型のＳｉＣからなる半導体基体１１を用意する。半導体基体１１としては、例えば昇華法、溶液法等により結晶成長された４Ｈ−ＳｉＣのバルク単結晶（インゴット）から（０００１）基板（（０００１）面から０〜８度オフで切り出されたウェハ（基板）が使用可能である。

次に、図５に示すように、半導体基体１１の表面層の上面に、絶縁性のダイヤモンド層又はＤＬＣ層からなる絶縁性カーボン層１２を１０ｎｍ〜３０ｎｍ程度で形成する。絶縁性カーボン層１２としてダイヤモンド層を形成する場合、例えばマイクロ波プラズマ化学気相成長（ＭＰＣＶＤ）法やエピタキシャル成長法等により成膜可能である。絶縁性カーボン層１２としてＤＬＣ層を形成する場合、例えばプラズマ化学気相成長（プラズマＣＶＤ）法、イオン化蒸着法、スパッタ法、プラズマイオン注入成膜（ＰＢＩＩＤ）法、真空アーク蒸着法等により成膜可能である。この際、３％程度の水素（Ｈ_２）と９７％程度の窒素（Ｎ_２）を混合したフォーミングガスを用いて、４００℃〜４５０℃程度、３０分程度で水素アニールを行ってもよい。これにより、半導体基体１１の表面層と絶縁性カーボン層１２の界面に水素（Ｈ_２）を介在させてダングリングボンドを終端することができる。

次に、図６に示すように、減圧化学気相成長（ＬＰＣＶＤ）法等により、絶縁性カーボン層１２上にＳｉＯ_２膜等の絶縁性カーボン層１２よりも絶縁破壊電界の高い高耐圧絶縁層１３を４０ｎｍ〜２００ｎｍ程度で堆積する。この結果、絶縁性カーボン層１２及び高耐圧絶縁層１３によりキャパシタ絶縁膜（１２，１３）が形成される。その後、成膜後アニール（ＰＤＡ）を、例えばアルゴン（Ａｒ）雰囲気下、１２００℃程度、３０分程度で行う。

次に、蒸着法又はスパッタ法等により、高耐圧絶縁層１３の上面の全面にアルミニウム（Ａｌ）等の金属膜を堆積する。その後、金属膜上にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をマスクとして用いて、反応性イオンエッチング（ＲＩＥ）等のドライエッチング等により金属膜の一部を選択的に除去することにより、図１に示すように、ドット状の制御電極１４を形成することで、ＭＩＳキャパシタが完成する。

第１実施形態に係る絶縁ゲート型半導体素子の製造方法によれば、キャパシタ絶縁膜（１２，１３）を絶縁性カーボン層１２及び高耐圧絶縁層１３の積層構造とすることで、キャパシタ絶縁膜（１２，１３）の形成時に生じる絶縁膜／ＳｉＣ界面のＣ含有生成物を、半導体基体１１に接する絶縁性カーボン層１２に取り込み、無害化（不活性化）することができる。このため、キャパシタ絶縁膜（１２，１３）と半導体基体１１の表面層の界面におけるＤｉｔやＮＩＴ等の界面準位を低減できる。更に、絶縁性カーボン層１２上に高耐圧絶縁層１３を形成することで、キャパシタ絶縁膜（１２，１３）の絶縁耐圧を確保することができる。したがって、絶縁性、安定性に優れたキャパシタ絶縁膜（１２，１３）を有するＭＩＳキャパシタを実現可能となる。

＜第１実施形態の実施例＞
第１実施形態に係るＭＩＳキャパシタの実施例Ａを作製した。実施例Ａの作製方法としては、まず、図４に示すように、半導体基体１１として、ＲＣＡ洗浄、ＨＦ洗浄、乾燥後のＳｉＣ基板を用意した。次に、成膜ガスをＣＨ_４：Ｈ_２＝１：９９、ガス圧を２５００ＰａとしたＭＰＣＶＤにより、図５に示すように、半導体基体１１上に絶縁性カーボン層１２として２０ｎｍのダイヤモンド層を成膜した。次に、図６に示すように、モノシラン（ＳｉＨ_４）ガス、酸素（Ｏ_２）ガスを用いた８００℃のＬＰＣＶＤ法により、高耐圧絶縁層１３として６０ｎｍのＳｉＯ_２膜を堆積した。次に、成膜後アニール（ＰＤＡ）を、Ａｒ雰囲気下、１２００℃、３０分で行った。次に、室温における抵抗加熱式真空蒸着法によりＡｌからなる制御電極１４を形成した。実施例Ａは、２０ｎｍのダイヤモンド層と、６０ｎｍのＳｉＯ_２膜の積層構造を有する。

更に、第１実施形態に係るＭＩＳキャパシタの実施例Ｂを作製した。実施例Ｂの作製方法は、ターゲット材料を黒鉛とし、基板バイアスを−１００Ｖ、アーク電流を２０ＡとしたＦＣＶＡ法により、絶縁性カーボン層１２として２０ｎｍのＤＬＣ層を成膜した点が、実施例Ａと異なり、他の手順は実施例Ａの作製方法と同様である。実施例Ｂは、２０ｎｍのＤＬＣ層と、６０ｎｍのＳｉＯ_２膜の積層構造を有する。

更に、実施例Ａ，Ｂと比較するためにＭＩＳキャパシタの比較例Ａ，Ｂを作製した。比較例Ａの作製方法は、ＬＰＣＶＤ法によりキャパシタ絶縁膜として６０ｎｍのＳｉＯ_２膜のみを形成し、成膜後アニールをＮＯガス雰囲気下、１２５０℃、６０分で行った点が、実施例Ａ，Ｂと異なり、他の手順は実施例Ａ，Ｂの作製方法と同様である。比較例Ｂの作製方法は、ＭＰＣＶＤにより、キャパシタ絶縁膜として４０ｎｍの絶縁性ダイヤモンド層のみを形成し、成膜後アニールを実施しない点が、実施例Ａ，Ｂと異なり、他の手順は実施例Ａ，Ｂの作製方法と同様である。

作製した実施例Ａ，Ｂ及び比較例Ａ，Ｂについて、絶縁破壊電界及び界面準位密度（Ｄｉｔ）を測定した。測定結果を表１に示す。表１の「キャパシタ絶縁膜」の欄において、絶縁性ダイヤモンド層を「ＤＬ」と表記し、ＤＬＣ層を「ＤＬＣ」と表記している。

表１に示すように、実施例Ａ，Ｂは、キャパシタ絶縁膜がＳｉＯ_２膜のみである従来技術を用いた比較例Ａと同等の絶縁破壊電界をもち、より低い界面準位密度が得られた。また、キャパシタ絶縁膜が絶縁性ダイヤモンド層のみである比較例Ｂは絶縁破壊しやすく、蓄積容量の測定ができる界面準位密度を求められなかった。以上より、第１実施形態に係る絶縁ゲート型半導体素子のキャパシタ絶縁膜（１２，１３）が、従来と同等の絶縁破壊電界を持ち、且つ界面準位密度を低減できることが確認された。

（第２実施形態）
＜ＭＩＳＦＥＴ＞
本発明の第２実施形態に係る絶縁ゲート型半導体素子は、図７に示すように、半導体基体（２１，２２）上のゲート絶縁膜（２５，２６）と、ゲート絶縁膜（２５，２６）上に配置された制御電極（ゲート電極）２７とを備えるＭＩＳＦＥＴである。半導体基体（２１，２２）は、第１導電型（ｎ型）のＳｉＣからなる半導体基板２１と、半導体基板２１上にエピタキシャル成長された第２導電型（ｐ型）のエピタキシャル成長層２２とで、構成されている。ゲート絶縁膜（２５，２６）は、半導体基体（２１，２２）上に配置され、半導体基体（２１，２２）の表面層と接する絶縁性カーボン層２５と、絶縁性カーボン層２５上に配置され、絶縁性カーボン層２５よりも絶縁破壊電界が高い高耐圧絶縁層２６とを備える。

エピタキシャル成長層２２の上部には、半導体基板２１よりも高不純物密度の第１導電型（ｎ^＋型）の第１主電極領域（ソース領域）２３及び第２主電極領域（ドレイン領域）２４が互いに離間して選択的に設けられている。第２の実施形態に係る絶縁ゲート型半導体素子の制御電極２７はゲート絶縁膜（２５，２６）を介して、半導体基体（２１，２２）の表面層の表面ポテンシャルを静電的に制御する。半導体基体（２１，２２）の表面層であるエピタキシャル成長層２２の表面ポテンシャルを静電的に駆動することにより、エピタキシャル成長層２２の表面に反転チャネルが形成される。即ち、表面層であるエピタキシャル成長層２２の一部は、ソース領域２３とドレイン領域２４の間に挟まれて「チャネル形成領域」として機能している。ゲート絶縁膜（２５，２６）は、ソース領域２３とドレイン領域２４の間のチャネル形成領域上に設けられている。

ゲート絶縁膜（２５，２６）を構成する絶縁性カーボン層２５及び高耐圧絶縁層２６の厚さや材料は、第１実施形態で説明したキャパシタ絶縁膜（１２，１３）を構成する絶縁性カーボン層１２及び高耐圧絶縁層１３と同様である。即ち、絶縁性カーボン層２５は、ゲート絶縁膜（２５，２６）の形成時に、半導体基体（２１，２２）とゲート絶縁膜（２５，２６）との界面に生成されるＣ含有生成物を取り込んで無害化する機能を有する。絶縁性カーボン層２５の厚さは例えば５ｎｍ〜３０ｎｍ程度である。絶縁性カーボン層２５は、例えば絶縁性のダイヤモンド層、又は絶縁性のＤＬＣ層等のＣを含有する絶縁材料が使用可能である。

第１実施形態で説明した絶縁性カーボン層１２と同様に、絶縁性カーボン層２５を構成するＤＬＣ層の組成は、ｓｐ^２結合及びｓｐ^３結合を含むＣ−Ｃ結合種に占めるｓｐ^３結合の割合が６０％〜９０％であることが好ましく、７０％〜９０％であることがより好ましい。絶縁性カーボン層２５を構成するＤＬＣ層の水素含有量は、ＤＬＣ層のｓｐ^１結合であるＣ−Ｈ結合と、ｓｐ^２結合及びｓｐ^３結合であるＣ−Ｃ結合とを含むＣ結合種に占めるｓｐ^１結合の割合が０％〜３０％であることがより好ましく、０％〜２０％であることがより好ましい。また、絶縁性カーボン層２５を構成するＤＬＣ層としては、図３の３元状態図における範囲Ｒ１の組成が好ましい。

高耐圧絶縁層２６は、ゲート絶縁膜（２５，２６）の耐圧を確保する機能を有する。高耐圧絶縁層２６の厚さは例えば４０ｎｍ〜２００ｎｍ程度である。高耐圧絶縁層２６としては、例えばＳｉＯ_２膜等が使用可能であるが、ＳｉＯ_２膜の他にもシリコン酸窒化（ＳｉＯＮ）膜、ストロンチウム酸化物（ＳｒＯ）膜、シリコン窒化物（Ｓｉ_３Ｎ_４）膜、アルミニウム酸化物（Ａｌ_２Ｏ_３）膜も使用可能である。或いは、マグネシウム酸化物（ＭｇＯ）膜、イットリウム酸化物（Ｙ_２Ｏ_３）膜、ハフニウム酸化物（ＨｆＯ_２）膜、ジルコニウム酸化物（ＺｒＯ_２）膜、タンタル酸化物（Ｔａ_２Ｏ_５）膜、ビスマス酸化物（Ｂｉ_２Ｏ_３）膜でもよい。更にはこれらの単層膜内のいくつかを選択し、複数を積層した複合膜等も使用可能である。

制御電極２７は、ドープドポリシリコン等やＡｌ等の金属からなる。ソース領域２３上には、第１主電極（ソース電極）２８が配置されている。ドレイン領域２４上には、第２主電極（ドレイン電極）２９が配置されている。ソース電極２８及びドレイン電極２９は、Ａｌ等の金属からなる。

第２実施形態に係る絶縁ゲート型半導体素子によれば、半導体基体（２１，２２）上に設けるゲート絶縁膜（２５，２６）を、絶縁性カーボン層２５及び高耐圧絶縁層２６の積層構造としている。これにより、ゲート絶縁膜（２５，２６）の形成時に半導体基体（２１，２２）とゲート絶縁膜（２５，２６）との界面に生成されたＣ含有生成物が、半導体基体（２１，２２）の表面層に接する絶縁性カーボン層２５に取り込まれ、無害化されている。更に、絶縁性カーボン層２５上の高耐圧絶縁層２６によりゲート絶縁膜（２５，２６）の絶縁耐圧を確保することができる。したがって、ゲート絶縁膜（２５，２６）の絶縁耐圧を確保すると共に、半導体基体（２１，２２）とゲート絶縁膜（２５，２６）との界面におけるＤｉｔやＮＩＴ等の界面準位を低減することができる。したがって、高い移動度で信頼性の高いＭＩＳＦＥＴを実現可能となる。

＜ＭＩＳＦＥＴの製造方法＞
次に、図８〜図１２を参照しながら、第２実施形態に係る絶縁ゲート型半導体素子（ＭＩＳＦＥＴ）の製造方法の一例を説明する。なお、以下で説明する絶縁ゲート型半導体素子の製造方法は一例であって、第２実施形態に係る絶縁ゲート型半導体素子はこれ以外の種々の方法でも製造可能である。

まず、図８に示すように、ｎ型のＳｉＣ基板２１の上面に、ｐ型のＳｉＣエピタキシャル成長層２２をエピタキシャル成長させて、半導体基体（２１，２２）を形成する。次に、半導体基体（２１，２２）上にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をイオン注入用マスクと用いて、燐（Ｐ）イオン等のｎ型を呈する不純物イオンをｐ型のエピタキシャル成長層２２の表面に多段イオン注入をする。「多段イオン注入」は、不純物イオンを注入飛程が異なるように加速電圧を変えて実施する。その後、多段イオン注入のマスクとして用いたフォトレジスト膜を除去する。その後、熱処理を行って注入された不純物イオンを活性化させ、図９に示すように、半導体基体（２１，２２）の上部にｎ^＋型のソース領域２３及びドレイン領域２４を形成する。

次に、図１０に示すように、半導体基体（２１，２２）の上面に、エピタキシャル成長層２２と接するように絶縁性カーボン層２５を１０ｎｍ〜３０ｎｍ程度で形成する。絶縁性カーボン層２５としてダイヤモンド層を成膜する場合には、例えばＭＰＣＶＤ法やエピタキシャル成長法等により成膜可能である。絶縁性カーボン層２５としてＤＬＣ層を成膜する場合には、例えばプラズマＣＶＤ法、イオン化蒸着法、スパッタ法、ＰＢＩＩＤ法、真空アーク蒸着法等により成膜可能である。この際、３％程度の水素（Ｈ_２）と９７％程度の窒素（Ｎ_２）を混合したフォーミングガスを用いて、４００℃〜４５０℃程度、３０分程度で水素アニールを行ってもよい。これにより、半導体基体（２１，２２）の表面層と絶縁性カーボン層２５の界面に水素（Ｈ_２）を介在させてダングリングボンドを終端することができる。

次に、図１１に示すように、ＬＰＣＶＤ等により、絶縁性カーボン層２５上に、絶縁性カーボン層２５よりも絶縁破壊電界の高いＳｉＯ_２膜等からなる高耐圧絶縁層２６を４０ｎｍ〜２００ｎｍ程度で堆積する。その後、成膜後アニール（ＰＤＡ）を、例えばＡｒ雰囲気下、１２００℃程度、３０分程度で行う。そして、フォトリソグラフィ技術及びドライエッチング等により、図１２に示すように、絶縁性カーボン層２５及び高耐圧絶縁層２６の一部を選択的に除去する。この結果、絶縁性カーボン層２５及び高耐圧絶縁層２６によりゲート絶縁膜（２５，２６）が形成される。

次に、スパッタリング法又は蒸着法等により、Ａｌ等の金属膜を堆積する。金属膜上にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチング用マスクと用いて、ＲＩＥ等のドライエッチング等により金属膜をパターニングする。この結果、図７に示すように制御電極２７、ソース電極２８及びドレイン電極２９が形成され、第２実施形態に係る絶縁ゲート型半導体素子が完成する。

第２実施形態に係る絶縁ゲート型半導体素子の製造方法によれば、ゲート絶縁膜（２５，２６）を、絶縁性カーボン層２５及び高耐圧絶縁層２６の積層構造とすることで、ゲート絶縁膜（２５，２６）の形成時に生じる絶縁膜／ＳｉＣ界面のＣ含有生成物を、半導体基体（２１，２２）の表面層に接する絶縁性カーボン層２５に取り込み、無害化することができる。このため、ゲート絶縁膜（２５，２６）とエピタキシャル成長層２２との界面におけるＤｉｔやＮＩＴ等の界面準位を低減できる。更に、高耐圧絶縁層２６を形成することで、ゲート絶縁膜（２５，２６）の絶縁耐圧を確保することができる。したがって、高移動度且つ高信頼性のＭＩＳＦＥＴを実現可能となる。

＜第２実施形態の実施例＞
第２実施形態に係るＭＩＳＦＥＴの実施例Ｃを作製した。実施例Ｃの作製方法としては、図８に示すように、ＳｉＣ基板２１上にエピタキシャル成長層２２として、Ａｌを不純物密度１．５×１０^１７ｃｍ^−３で添加したｐ型のＳｉＣからなるエピタキシャル成長層を形成して半導体基体（２１，２２）を用意した。次に、図９に示すように、ソース領域２３及びドレイン領域２４にＰをイオン注入し、ボディコンタクト領域にＡｌをイオン注入した。次に、図１０に示すように、成膜ガスをＣＨ_４：Ｈ_２＝１：９９、ガス圧を約２５００ＰａとしたＭＰＣＶＤにより、半導体基体（２１，２２）上に絶縁性カーボン層２５として２０ｎｍのダイヤモンド層を成膜した。

次に、図１１に示すように、ＳｉＨ_４ガス及びＯ_２ガスを使用した８００℃におけるＬＰＣＶＤ法により、絶縁性カーボン層２５上に高耐圧絶縁層２６として、６０ｎｍのＳｉＯ_２膜を堆積した。次に、成膜後アニール（ＰＤＡ）をＡｒ雰囲気下、下、１２００℃、３０分で行った。次に、六フッ化硫黄（ＳＦ_６）ガス及びＯ_２ガスを用いたプラズマエッチングにより、高耐圧絶縁層２６の一部を選択的に除去すると共に、Ｏ_２ガスを用いたプラズマエッチングにより絶縁性カーボン層２５の一部を選択的に除去することで、コンタクトホールを形成した。次に、抵抗加熱式真空蒸着法により、Ａｌからなる金属膜を堆積してコンタクトホールを埋め、フォトリソグラフィ技術及びエッチング技術により金属膜をパターニングして、制御電極２７、ソース電極２８及びドレイン電極２９を形成した。実施例Ｃは、２０ｎｍのダイヤモンド層と、６０ｎｍのＳｉＯ_２膜の積層構造を有する。

更に、第２実施形態に係るＭＩＳＦＥＴの実施例Ｄを作製した。実施例Ｄの作製方法は、図１０に示すように、黒鉛をターゲット材料とし、基板バイアスを−１００Ｖ、アーク電流を２０ＡとしたＦＣＶＡ法により、半導体基体（２１，２２）上に絶縁性カーボン層２５として、２０ｎｍのＤＬＣ層を成膜した点が、実施例Ｃの作製方法と異なり、他の手順は実施例Ｃの作製方法と同様である。実施例Ｃは、２０ｎｍのＤＬＣ層と、６０ｎｍのＳｉＯ_２膜の積層構造を有する。

更に、第２実施形態に係るＭＩＳＦＥＴの実施例Ｃ，Ｄと比較するためのＭＩＳＦＥＴの比較例Ｃを作製した。比較例Ｃの作製方法は、ＬＰＣＶＤ法によりゲート絶縁膜として６０ｎｍのＳｉＯ_２膜のみを形成し、成膜後アニールをＮＯガス、１２５０℃、６０分で行った点が、実施例Ｃ，Ｄの作製方法と異なり、他の手順は実施例Ｃ，Ｄの作製方法と同様である。

実施例Ｃ，Ｄ及び比較例Ｃについて、電界移動度及び閾値電圧を測定した。測定結果を表２に示す。表２の「ゲート絶縁膜」の欄において、絶縁性ダイヤモンド層を「ＤＬ」と表記し、ＤＬＣ層を「ＤＬＣ」と表記している。

表２に示すように、電界移動度について、実施例Ｃでは５０ｃｍ^２／Ｖｓ、実施例Ｃでは４０ｃｍ^２／Ｖｓとなり、従来技術を用いた比較例Ｃに比べ高い値が得られた。一般に、電界移動度が向上すると閾値電圧が低下するという問題があるが、実施例Ｃ，Ｄのいずれでも閾値電圧が低下せずに高い移動度を実現しており、第２実施形態に係る絶縁ゲート型半導体素子による効果が実証された。

（その他の実施形態）
上記のように、本発明は第１及び第２実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。

例えば、第１及び第２実施形態に係る絶縁ゲート型半導体素子としてＭＩＳキャパシタ及びＭＩＳＦＥＴを例示したが、これらに限定されるものでもなく、ＩＧＢＴやＭＩＳＳＩＴ、ＭＩＳ制御ＳＩサイリスタ等の絶縁ゲート型半導体素子にも本発明の絶縁ゲート型半導体素子は適用可能である。また、第２実施形態に係る絶縁ゲート型半導体素子として、図７に横型のプレーナ型のＭＩＳＦＥＴを例示したが、縦型のプレーナ型又はトレンチ型のＭＩＳＦＥＴ等の図７に示した構造以外の種々の構造にも本発明の絶縁ゲート型半導体素子は適用可能である。

１１，２１…ＳｉＣ基板
１２，２５…絶縁性カーボン層
１３，２６…高耐圧絶縁層
１４，２７…制御電極
２２…エピタキシャル成長層
２３…ソース領域
２４…ドレイン領域
２８…ソース電極
２９…ドレイン電極

Claims (9)

1. 炭化ケイ素からなる半導体基体と、
   前記半導体基体上に配置され、前記半導体基体と接する絶縁性カーボン層と、
   前記絶縁性カーボン層上に配置され、前記絶縁性カーボン層よりも絶縁破壊電界が高い高耐圧絶縁層と、
   前記高耐圧絶縁層上に配置された制御電極
   とを備えることを特徴とする絶縁ゲート型半導体素子。
2. 前記高耐圧絶縁層がシリコン酸化膜であることを特徴とする請求項１に記載の絶縁ゲート型半導体素子。
3. 前記絶縁性カーボン層がダイヤモンド層であることを特徴とする請求項１又は２に記載の絶縁ゲート型半導体素子。
4. 前記絶縁性カーボン層がダイヤモンドライクカーボン層であることを特徴とする請求項１又は２に記載の絶縁ゲート型半導体素子。
5. 前記ダイヤモンドライクカーボン層の炭素−炭素結合種に占めるｓｐ^３結合の割合が６０％〜９０％であることを特徴とする請求項４に記載の絶縁ゲート型半導体素子。
6. 前記ダイヤモンドライクカーボン膜の炭素結合種に占めるｓｐ^１結合の割合が０％〜３０％であることを特徴とする請求項４又は５に記載の絶縁ゲート型半導体素子。
7. 前記絶縁ゲート型半導体素子がＭＩＳＦＥＴであり、前記絶縁性カーボン層及び前記高耐圧絶縁層がゲート絶縁膜を構成することを特徴とする請求項１〜６のいずれか１項に記載の絶縁ゲート型半導体素子。
8. 前記絶縁ゲート型半導体素子がＭＩＳキャパシタであり、前記絶縁性カーボン層及び前記高耐圧絶縁層がキャパシタ絶縁膜を構成することを特徴とする請求項１〜６のいずれか１項に記載の絶縁ゲート型半導体素子。
9. 炭化ケイ素からなる半導体基体上に、前記半導体基体と接する絶縁性カーボン層を形成する工程と、
   前記絶縁性カーボン層上に、前記絶縁性カーボン層よりも絶縁破壊電界が高い高耐圧絶縁層を形成する工程と、
   前記高耐圧絶縁層上に制御電極を形成する工程
   とを含むことを特徴とする絶縁ゲート型半導体素子の製造方法。

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