JP2019125863A - 歪補償装置及び歪補償方法 - Google Patents
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Abstract
Description
5G(5th Generation:第5世代)無線通信システムでの大容量通信の実現の為、3GPP(3rd Generation Partnership Project)では、先行リリース5G Phase 1の標準化が検討されている。しかし、5G Phase 1においても、既存の4G(4th Generation)と比較して、5倍から20倍の広帯域化が求められており、特に、準ミリ波/ミリ波帯における最大システム帯域幅としては800MHzが必要である。
図8は、送信装置における、関連技術の歪補償装置の構成を示すブロック図である。
図8に示す通り、歪補償装置は、DPD(デジタルプリディストータ)1、DA(デジタル/アナログ)変換器2、送信アップコンバータ3、電力増幅器4、方向性結合器5、帰還ダウンコンバータ6、AD(アナログ/デジタル)変換器7、及び内挿補間回路8を有する。
DA変換器2は、DPD1の出力信号yu(n)をデジタル信号からアナログ信号にDA変換し、DA変換後のアナログ信号を送信アップコンバータ3へ出力する。
上記デジタル直交変調方式は、例えば、非特許文献3に記載されている技術である。
内挿補間型DA変換器2は、次のようにしてデジタル直交変調機能を実現する構成である。まず、内挿補間型DA変換器2を、入力I、Q信号のサンプリング周波数の4倍のサンプリングクロックレートで動作させ、入力I、Q信号を各々4倍に内挿補間する。4倍に内挿補間されたI信号は、NCO(Numerical Controlled Oscillator:数値制御発振器)205からのI相用サイン信号(例えば、0、1、0、−1、0、・・・)と複素乗算器206で複素乗算される。また、4倍に内挿補間されたQ信号は、NCO205からのQ相用コサイン信号(例えば、1、0、−1、0、1、・・・)と複素乗算器207で複素乗算される。そして、複素乗算器206、207で各々複素乗算された信号を加算器208で加算することでデジタル直交変調信号を得る。そして、このデジタル直交変調信号を1つ(シングルチャネル)のDA変換部209でアナログ信号に変換する。これにより、内挿補間型DA変換器2のサンプリングクロックレートの1/4のIF(Intermediate Frequency)周波数の、直交変調されたリアルIF信号が出力される。
AD変換器は、一般的に、DA変換器よりも比較的サンプリングレートが低く、性能面で律速となる。そこで、歪補償装置のコスト低減の目的から、AD変換器への要求を抑える為、AD変換器が配置されたフィードバック経路の帯域幅を狭帯域にすることが可能なDPD方式が、例えば、非特許文献4に提案されている。
から
まで取り得るものとする。尚、Lは、メモリ次数(Memory order)またはメモリタップ数(Number of Memory Taps)と呼ばれる。その為、以降、上記メモリ効果項の時間シフト量l を便宜上メモリタップと呼ぶ。
を、演算用プロセッサによる直接的な演算ではなく、ハードウェアとしてのLUT(Look Up Table : ルックアップテーブル)による、メモリタップl の各項毎の振幅に対する、べき級数関数
で実現すれば、式(1)は次の式(2)で表現できる。
図10に係るDPD1は、上記式(4)の演算を実現するものである。図10に係るDPD1は、1サンプル遅延器301a、301b、301c、301d、301e、301fと、振幅アドレス演算回路302a、302b、302c、302d、302e、302f、302gと、LUT(ルックアップテーブル)303a、303b、303c、303d、303e、303f、303gと、複素乗算器304a、304b、304c、304d、304e、304f、304gと、加算器305と、を備える。尚、図10の詳細説明は割愛する。
図11に係るDPD1は、上記式(8)の演算を実現するものである。図11に係るDPD1は、1サンプル遅延器401a、401bと、振幅アドレス演算回路402a、402b、402cと、LUT403a、403b、403cと、複素乗算器404a、404b、404cと、FIRフィルタ0 405a、FIRフィルタ1 405b、FIRフィルタ2 405cと、加算器406と、を備える。更に、FIRフィルタ0 405a、FIRフィルタ1 405b、FIRフィルタ2 405cは各々いずれも、1サンプル遅延器411a、411b、411c、411dと、複素乗算器412a、412b、412c、412d、412eと、加算器413と、を備える。
を、次の式(9)の通り、関数du(n−ls)に置き換えて表現している。
として、FIRフィルタ0 405a、FIRフィルタ1 405b、及びFIRフィルタ2 405cから各々出力される。
メモリタップls =1に対応するFIRフィルタ1 405bの出力信号は以下となる。
メモリタップls =2に対応するFIRフィルタ2 405cの出力信号は以下となる。
FIRフィルタ0 405a、FIRフィルタ1 405b、及びFIRフィルタ2 405cの出力信号は、最終的に加算器406で加算され、上記式(8)で表現される係数量を削減した多項式としてDPD1から出力される。
図12の例では、サンプリング周波数983.04MHzのシステム帯域800MHzの入力信号x(n)を、内挿補間回路8によって1.96608GHzへ2倍アップサンプリングする。図12に示した特性は、この2倍アップサンプリング後の信号xu(n)を、DPDを動作させずに、すなわち、上記xu(n)を、直接、上記電力増幅器の一般化メモリ多項式モデルに入力した、電力増幅器単体の出力歪特性である。
図13の例では、図12と同一のサンプリング周波数983.04MHzのシステム帯域800MHzの入力信号x(n)を、DPD1の前段の内挿補間回路8によって1.96608GHzへ2倍アップサンプリングする。この2倍アップサンプリング後の信号xu(n)をDPD1の入力信号とし、上記式(8)及び図11の構成を適用して上記式(10)を誤差評価関数とする適応制御によって、DPD1を動作させる。図13に示した特性は、このときのDPD1の出力信号yu(n)を、上記電力増幅器の一般化メモリ多項式モデルに入力した、上記係数量を30%削減した2倍アップサンプリング型DPDによる歪補償特性である。
図14における800MHz帯域の入力信号x(n)とDPD1の出力信号y(n)はサンプリング周波数983.04MHzでサンプリングされた信号である。変調帯域が800MHzの入力信号x(n)における振幅エンベロープ変化の最大周波数は800MHzである。しかし、入力信号x(n)における振幅エンベロープ変化の最大周波数とサンプリング周波数とが近い場合、内挿補間型DA変換器2によって内挿補間された信号の振幅エンベロープの変化が、内挿前の信号の振幅エンベロープの変化と乖離する問題がある。
以上より、振幅エンベロープ変化の最大周波数とサンプリング周波数とが近い(例えば、入力信号の帯域に対するサンプリング周波数の比が2未満となる)場合に、内挿補間された信号の振幅エンベロープの変化が、内挿前の信号の振幅エンベロープの変化と乖離することがわかる。
電力増幅器の非線形歪を補償する歪補償装置であって、
前記電力増幅器の出力信号を帰還させてAD(アナログ/デジタル)変換し、AD変換した信号をフィードバック信号として出力するAD変換器と、
入力信号に対し、前記フィードバック信号を用いて、歪補償処理を行い、歪補償処理を行った信号を出力するデジタルプリディストータと、
前記デジタルプリディストータと前記電力増幅器との間に設けられ、前記デジタルプリディストータの出力信号をDA(デジタル/アナログ)変換し、DA変換した信号を前記電力増幅器に出力するDA変換器と、を備え、
前記デジタルプリディストータは、
前記デジタルプリディストータの前段でアップサンプリングされていない前記入力信号をサンプリングするサンプリングレートで動作し、
前記入力信号のサンプル点とサンプル点との間に疑似的にサンプル点を内挿し、疑似的に内挿したサンプル点をサブサンプル分シフトさせる疑似内挿 兼 サブサンプルシフト処理部を含む多項式構造と、
前記多項式構造の後段に設けられ、前記入力信号のサンプル点をサブサンプル分遅延させるサブサンプル遅延フィルタを含むFIR(Finite Impulse Response)フィルタと、を備え、
前記多項式構造及び前記FIRフィルタを用いて、前記入力信号のサンプル点による歪を補償すると共に、前記デジタルプリディストータにとっての前記入力信号のサンプル点とサンプル点との間のサブサンプル点による歪を補償する。
電力増幅器の非線形歪を補償する歪補償装置による歪補償方法であって、
デジタルプリディストータにおいて、入力信号に対し、前記電力増幅器の出力信号を帰還させてAD(アナログ/デジタル)変換したフィードバック信号を用いて、歪補償処理を行い、歪補償処理を行った信号を出力し、
前記デジタルプリディストータの出力信号をDA(デジタル/アナログ)変換し、DA変換した信号を前記電力増幅器に出力し、
前記デジタルプリディストータは、
前記デジタルプリディストータの前段でアップサンプリングされていない前記入力信号をサンプリングするサンプリングレートで動作し、
前記入力信号のサンプル点とサンプル点との間に疑似的にサンプル点を内挿し、疑似的に内挿したサンプル点をサブサンプル分シフトさせる疑似内挿 兼 サブサンプルシフト処理部を含む多項式構造と、
前記多項式構造の後段に設けられ、前記入力信号のサンプル点をサブサンプル分遅延させるサブサンプル遅延フィルタを含むFIR(Finite Impulse Response)フィルタと、を備え、
前記多項式構造及び前記FIRフィルタを用いて、前記入力信号のサンプル点による歪を補償すると共に、前記デジタルプリディストータにとっての前記入力信号のサンプル点とサンプル点との間のサブサンプル点による歪を補償する。
<実施の形態の概要>
図1に、本実施の形態に係るDPD1の一構成例のブロック図を示す。本実施の形態に係るDPD1は、図14に示した歪補償装置におけるDPD1に相当する。図14に示した歪補償装置は、前述の通り、関連技術の歪補償装置におけるデバイス性能に関する上記第二の課題に対し、図8における内挿補間回路8を削除し、DPD用アップサンプリングを行わない構成としている。
図14に示した歪補償装置は、前述のように、DPD1の前段でDPD用アップサンプリング処理を行わず、アップサンプリングされていない低サンプリングレートで動作する。図14に示した歪補償装置であっても、以下の(A)及び(B)の2つが可能であれば、DPD1の後段の内挿補間型DA変換器2によって生じるDPD1のサンプル点とサンプル点の間のサブサンプルメモリタップによるメモリ効果を補償することが可能となる。
(B)図11に示した、2倍のサンプリング周波数で動作するFIRフィルタ0 405a、FIRフィルタ1 405b、FIRフィルタ2 405cと等価なFIRフィルタを、2倍アップサンプリングすることなく実現すること
ハーフバンドFIRフィルタは、センタータップがiタップ目であり、タップ数が(2i−1)であり、タップ係数がC1 、C2 、・・・、Ci-1 、Ci 、Ci+1 、・・・、C2i-1であるとする。このハーフバンドFIRフィルタは、前述の通り、タップ係数の約半分がゼロに等しく、一般的に59タップ程度で構成される。尚、図示と説明の簡略化の為、図2中のタップは、センタータップと、センタータップ±5タップと、による11タップ分のみを示している。
2倍内挿補間処理は、例えば、内挿前の信号を入力信号x(n)とすると、入力信号x(n)のサンプリング間にゼロ内挿(zero‐stuffing)した後、図2に示した2倍内挿用ハーフバンドFIRフィルタを通してイメージを除去して、2倍内挿補間後の出力信号xu(n)を得る処理である。
遅延τがサンプルに対して非整数の場合、インパルス応答s(n)は、次の式(17)の通り、有限(FIR)ではなく、無限(IIR:Infinite Impulse Response)となる。
<実施の形態の構成>
を、次の式(21)の通り、関数
に置き換えて表現している。
以下、図1に示した本実施の形態に係るDPD1の動作について説明する。
あるサンプルタイミングのDPD1の入力信号x(n)に対して、疑似内挿 兼 サブサンプルシフトフィルタ101aによって、2倍内挿補間後のサンプリングで(i−1)サンプル遅延した2倍内挿信号xu’(n−i+1)に相当する、DPD1のサンプリングレートにおける
を生成する。
を生成する。
を生成する。
このようにして、2倍内挿補間後のサンプリングで1サンプルずつ遅延させたことに相当する、
の各信号を生成する。
に相当するLUT用振幅アドレスが各々演算される。
として、各々FIRフィルタ0 107a、FIRフィルタ1 107b、FIRフィルタ2 107cに入力される。FIRフィルタ0 107aは、2倍内挿補間後のサンプリングにおけるメモリタップls =0に対応する。FIRフィルタ1 107bは、2倍内挿補間後のサンプリングにおけるメモリタップls =1に対応する。FIRフィルタ2 107cは、2倍内挿補間後のサンプリングにおけるメモリタップls =2に対応する。
に対して、2倍内挿補間後のサンプリングにおけるFIRタップrs =0、1、2、3、4に各々対応するように、以下の信号を各々出力する。
を出力する。
を出力する。
を出力する。
を出力する。
を出力する。
である。
各FIRタップrsの出力信号は、各々複素乗算器114a、114d、114b、114e、114cによって、各々FIRタップrs =0、1、2、3、4に対応したフィルタ(複素)係数Wls,0、Wls,1、Wls,2、Wls,3、Wls,4が各々複素乗算される。その後、複素乗算器114a、114d、114b、114e、114cで各々複素乗算された信号は、加算器115で加算される。加算器115で加算された信号は、各メモリタップls に対する
として、FIRフィルタ0 107a、FIRフィルタ1 107b、及びFIRフィルタ2 107cから各々出力される。
また、メモリタップls =1に対応するFIRフィルタ1 107bの出力信号は以下となる。
また、メモリタップls =2に対応するFIRフィルタ2 107cの出力信号は以下となる。
FIRフィルタ0 107a、FIRフィルタ1 107b、及びFIRフィルタ2 107cの出力信号は、最終的に加算器108で加算され、上記式(20)で表現される、係数量を削減した多項式としてDPD1から出力される。
図6に、図14に示した、DPD用アップサンプリングを行わない構成の歪補償装置におけるDPD1に、上記式(8)及び図11の構成を適用した場合の歪補償特性を示す。
と、LUT出力
とを、メモリタップls の値が異なる項同士で複素乗算する構成、すなわちクロスタームの複素乗算をする構成としてもよい。
2 DA(デジタル/アナログ)変換器
3 送信アップコンバータ
4 電力増幅器
5 方向性結合器
6 帰還ダウンコンバータ
7 AD(アナログ/デジタル)変換器
101a、101b 疑似内挿 兼 サブサンプルシフトフィルタ
102 i/2サンプル遅延器
103 1サンプル遅延器
104a、104b、104c 振幅アドレス演算回路
105a、105b、105c LUT(ルックアップテーブル)
106a、106b、106c 複素乗算器
107a FIRフィルタ0
107b FIRフィルタ1
107c FIRフィルタ2
108 加算器
111 サブサンプル遅延フィルタ
112 (j/2-1)サンプル遅延器
113a、113b、113c 1サンプル遅延器
114a、114b、114c、114d、114e 複素乗算器
115 加算器
201、202 ハーフバンドフィルタ1
203、204 ハーフバンドフィルタ2
205 NCO(数値制御発振器)
206、207 複素乗算器
208 加算器
209 DA変換部
Claims (10)
- 電力増幅器の非線形歪を補償する歪補償装置であって、
前記電力増幅器の出力信号を帰還させてAD(アナログ/デジタル)変換し、AD変換した信号をフィードバック信号として出力するAD変換器と、
入力信号に対し、前記フィードバック信号を用いて、歪補償処理を行い、歪補償処理を行った信号を出力するデジタルプリディストータと、
前記デジタルプリディストータと前記電力増幅器との間に設けられ、前記デジタルプリディストータの出力信号をDA(デジタル/アナログ)変換し、DA変換した信号を前記電力増幅器に出力するDA変換器と、を備え、
前記デジタルプリディストータは、
前記デジタルプリディストータの前段でアップサンプリングされていない前記入力信号をサンプリングするサンプリングレートで動作し、
前記入力信号のサンプル点とサンプル点との間に疑似的にサンプル点を内挿し、疑似的に内挿したサンプル点をサブサンプル分シフトさせる疑似内挿 兼 サブサンプルシフト処理部を含む多項式構造と、
前記多項式構造の後段に設けられ、前記入力信号のサンプル点をサブサンプル分遅延させるサブサンプル遅延フィルタを含むFIR(Finite Impulse Response)フィルタと、を備え、
前記多項式構造及び前記FIRフィルタを用いて、前記入力信号のサンプル点による歪を補償すると共に、前記デジタルプリディストータにとっての前記入力信号のサンプル点とサンプル点との間のサブサンプル点による歪を補償する、
歪補償装置。 - 前記デジタルプリディストータは、
複数の前記FIRフィルタと、
複数の前記FIRフィルタの各々の出力信号を加算して出力する第1加算器と、を備え、
前記デジタルプリディストータの入力段から、前記多項式構造の複数の第1経路が並列に分岐され、複数の前記第1経路の各々の後段に複数の前記FIRフィルタが配置され、複数の前記FIRフィルタの後段に前記第1加算器が配置された構成であり、
前記疑似内挿 兼 サブサンプルシフト処理部は、前記第1経路に配置される、
請求項1に記載の歪補償装置。 - 複数の前記第1経路は、
前記疑似内挿 兼 サブサンプルシフト処理部が配置された前記第1経路と、
前記疑似内挿 兼 サブサンプルシフト処理部が配置されていない前記第1経路と、を含む、
請求項2に記載の歪補償装置。 - 前記疑似内挿 兼 サブサンプルシフト処理部は、固定のタップ係数を持つフィルタであり、
前記疑似内挿 兼 サブサンプルシフト処理部が配置されていない前記第1経路には、前記疑似内挿 兼 サブサンプルシフト処理部のタップ数によって決まる遅延量を持つ第1遅延器が配置される、
請求項3に記載の歪補償装置。 - 複数の前記FIRフィルタの各々は、当該FIRフィルタの入力段から、複数の第2経路が並列に分岐された構成であり、
前記サブサンプル遅延フィルタは、前記第2経路に配置される、
請求項2から4のいずれか1項に記載の歪補償装置。 - 複数の前記第2経路は、
前記サブサンプル遅延フィルタが配置された前記第2経路と、
前記サブサンプル遅延フィルタが配置されていない前記第2経路と、を含む、
請求項5に記載の歪補償装置。 - 前記サブサンプル遅延フィルタは、固定のタップ係数を持つフィルタであり、
前記サブサンプル遅延フィルタが配置されていない前記第2経路には、前記サブサンプル遅延フィルタのタップ数によって決まる遅延量を持つ第2遅延器が配置される、
請求項6に記載の歪補償装置。 - 複数の前記FIRフィルタの各々は、
前記入力信号のサンプル点を1サンプル分遅延させる1サンプル遅延器を備え、
前記サブサンプル遅延フィルタが配置された前記第2経路では、前記1サンプル遅延器は、前記サブサンプル遅延フィルタの後段に配置され、
前記サブサンプル遅延フィルタが配置されていない前記第2経路では、前記1サンプル遅延器は、前記第2遅延器の後段に配置される、
請求項7に記載の歪補償装置。 - 複数の前記FIRフィルタの各々は、
前記サブサンプル遅延フィルタ、前記第2遅延器、前記1サンプル遅延器の各々の出力信号を、対応するフィルタ係数と乗算する複数の乗算器と、
複数の前記乗算器の各々の出力信号を加算して出力する第2加算器と、を備える、
請求項8に記載の歪補償装置。 - 電力増幅器の非線形歪を補償する歪補償装置による歪補償方法であって、
デジタルプリディストータにおいて、入力信号に対し、前記電力増幅器の出力信号を帰還させてAD(アナログ/デジタル)変換したフィードバック信号を用いて、歪補償処理を行い、歪補償処理を行った信号を出力し、
前記デジタルプリディストータの出力信号をDA(デジタル/アナログ)変換し、DA変換した信号を前記電力増幅器に出力し、
前記デジタルプリディストータは、
前記デジタルプリディストータの前段でアップサンプリングされていない前記入力信号をサンプリングするサンプリングレートで動作し、
前記入力信号のサンプル点とサンプル点との間に疑似的にサンプル点を内挿し、疑似的に内挿したサンプル点をサブサンプル分シフトさせる疑似内挿 兼 サブサンプルシフト処理部を含む多項式構造と、
前記多項式構造の後段に設けられ、前記入力信号のサンプル点をサブサンプル分遅延させるサブサンプル遅延フィルタを含むFIR(Finite Impulse Response)フィルタと、を備え、
前記多項式構造及び前記FIRフィルタを用いて、前記入力信号のサンプル点による歪を補償すると共に、前記デジタルプリディストータにとっての前記入力信号のサンプル点とサンプル点との間のサブサンプル点による歪を補償する、
歪補償方法。
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