JP2019114724A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

Info

Publication number
JP2019114724A
JP2019114724A JP2017248499A JP2017248499A JP2019114724A JP 2019114724 A JP2019114724 A JP 2019114724A JP 2017248499 A JP2017248499 A JP 2017248499A JP 2017248499 A JP2017248499 A JP 2017248499A JP 2019114724 A JP2019114724 A JP 2019114724A
Authority
JP
Japan
Prior art keywords
semiconductor
semiconductor device
semiconductor layer
type
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2017248499A
Other languages
English (en)
Other versions
JP7062946B2 (ja
Inventor
明将 木下
Akimasa Kinoshita
明将 木下
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2017248499A priority Critical patent/JP7062946B2/ja
Priority to US16/168,948 priority patent/US10879386B2/en
Publication of JP2019114724A publication Critical patent/JP2019114724A/ja
Application granted granted Critical
Publication of JP7062946B2 publication Critical patent/JP7062946B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/0865—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0882—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】製品で要求される保証時間の間、負バイアス温度不安定性を無くすことができる半導体装置および半導体装置の製造方法を提供する。【解決手段】第１導電型の半導体基板１、第１導電型の第１半導体層２と、第２導電型の第２半導体層６と、第１導電型の第１半導体領域７と、ゲート絶縁膜９を介して設けられたゲート電極１０と、層間絶縁膜１１と、バリアメタル１３と、を備える。温度Ｔ（Ｋ）における、負バイアス温度不安定性が無い保証時間をＬ（ｈ）としたとき、バリアメタルに含まれるＴｉの面密度ｔTi1は、ｋをボルツマン定数、Ｅａを１．０（ｅＶ）＜Ｅａ＜１．５（ｅＶ）を満たす活性化エネルギーとすると、の関係を満たす。【選択図】図１

Description

この発明は、半導体装置および半導体装置の製造方法に関する。
従来、高電圧や大電流を制御するパワー半導体装置の構成材料として、シリコン（Ｓｉ）が用いられている。パワー半導体装置は、バイポーラトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ)、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。
例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴに比べて電流密度は高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、パワーＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。
しかしながら、市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、ＩＧＢＴやパワーＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼシリコンの材料限界に近いところまで開発が進んでいる。パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として炭化珪素（ＳｉＣ）が注目を集めている。
その背景には、ＳｉＣは化学的に非常に安定な材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用できる。また、最大電界強度もシリコンより１桁以上大きいからである。ＳｉＣはシリコンにおける材料限界を超える可能性大であることからパワー半導体用途、特にＭＯＳＦＥＴでは今後の伸長が大きく期待される。特にそのオン抵抗が小さいことが期待されているが高耐圧特性を維持したままより一層の低オン抵抗を有する炭化珪素ＭＯＳＦＥＴが期待できる。
炭化珪素半導体装置に関して、バイアス温度不安定性（ＢＴＩ：Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ）が、デバイス性能における相当な変動を引き起こすことがある。例えば、負バイアス温度不安定性（ＮＢＴＩ：Ｎｅｇａｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ）は、特に、長時間にわたり負バイアスまたは高温などの特定の条件下で動作させたときに、ＳｉＣデバイスのしきい値電圧の著しい変化またはドリフトを引き起こすことがある。ＳｉＣデバイスにおけるＮＢＴＩは、界面電荷トラッピング（例えば、酸化膜電荷）の結果であると考えられ、界面電荷トラッピングは、例えば、長時間にわたって、高温で、および特定のバイアス条件下でデバイスを動作させることによって誘起されることがある。例えば、炭化珪素ＭＯＳＦＥＴは、ＮＢＴＩに起因して、複合電圧温度ストレス印加を受けたときにしきい値電圧シフトを受けることがある。
このため、半導体デバイスのしきい値電圧のシフトを制限する金属から構成されるソース電極を形成することにより、バイアス温度不安定性（ＢＴＩ）を低減したデバイスを提供することが公知である（例えば、下記特許文献１参照）。
図１２は、従来の炭化珪素半導体装置の構造を示す断面図である。図１２に示す従来の炭化珪素半導体装置は、炭化珪素からなる半導体基体（以下、炭化珪素基体とする）２００のおもて面（ｐ型ベース層１０６側の面）側に一般的なＭＯＳゲートを備える。炭化珪素基体（半導体チップ）２００は、炭化珪素からなるｎ+型支持基板（以下、ｎ+型炭化珪素基板とする）１０１上にｎ-型ドリフト層１０２、およびｐ型ベース層１０６となる各炭化珪素層を順にエピタキシャル成長させてなる。
ｐ型ベース層１０６には、ｎ型ソース領域１０７、ｐ+型コンタクト領域１０８が選択的に設けられている。符号１０９、１１０、１２０、１１２は、それぞれ、ゲート絶縁膜、ゲート電極、誘電体層およびソース電極である。ソース電極１１２に、例えば、インジウム（Ｉｎ）、Ａｌ（アルミニウム）−Ｔｉ（チタン）、Ａｌ、Ａｕ（金）−Ｎｉ（ニッケル）、Ｎｉ、Ｔａ（タンタル）等の金属、合金を用いることで、しきい値電圧のシフトを制限することができる。
特開２０１４−３３２００号公報
しかしながら、上記特許文献１ではある一点でのしきい値電圧（Ｖｔｈ）の評価しか行っていないため、素子の部分的な異常を発見することができない。例えば、素子の一部で問題が生じた場合はＶｔｈより低い電流のしきい値での変動が生じる。また、上記特許文献１は、Ｖｔｈの変動が抑えられていることが示されているが、Ｖｔｈの変動がなくなったわけではなく、ソース電極に各種金属を使用した条件でもＶｔｈの変動が起きている。許容されるＶｔｈの変動量は、アプリケーションによって異なるため、上記特許文献１の条件だけでは製品に応用することはできないという課題がある。
この発明は、上述した従来技術による課題を解消するため、製品で要求される保証時間の間、負バイアス温度不安定性を無くすことができる半導体装置および半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の半導体基板のおもて面に、前記半導体基板よりも不純物濃度の低い第１導電型の第１半導体層が設けられる。前記第１半導体層の、前記半導体基板側に対して反対側に第２導電型の第２半導体層が設けられる。前記第２半導体層の内部に選択的に、前記半導体基板よりも不純物濃度の高い第１導電型の第１半導体領域が設けられる。前記第１半導体領域と前記第１半導体層とに挟まれた前記第２半導体層の表面上の少なくとも一部にゲート絶縁膜を介してゲート電極が設けられる。前記ゲート電極上に層間絶縁膜が設けられる。前記層間絶縁膜上にバリアメタルが設けられる。温度Ｔ（Ｋ）における、負バイアス温度不安定性が無い保証時間をＬ（ｈ）としたとき、前記バリアメタルに含まれるＴｉの面密度ｔTi1は、ｋをボルツマン定数、Ｅａを１．０（ｅＶ）＜Ｅａ＜１．５（ｅＶ）を満たす活性化エネルギーとすると、
Figure 2019114724
 の関係を満たす。
また、この発明にかかる半導体装置は、上述した発明において、前記バリアメタルは、１ｍｏｌ％以上の酸素を含み、温度Ｔ（Ｋ）における、負バイアス温度不安定性がない保証時間をＬ（ｈ）としたとき、前記バリアメタルに含まれるＴｉの面密度ｔTi2は、ｋをボルツマン定数、Ｅａを１．０（ｅＶ）＜Ｅａ＜１．５（ｅＶ）を満たす活性化エネルギーとすると、
Figure 2019114724
 の関係を満たすことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記バリアメタルは、前記層間絶縁膜の表面と側面に設けられ、前記側面におけるＴｉの面密度ｔTi3は、ｔTi3＞ｔTi1／２またはｔTi3＞ｔTi2／２を満たすことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体領域および前記第２半導体層を貫通して前記第１半導体層に達するトレンチと、前記第１半導体層の内部に選択的に設けられた、第２導電型の第２半導体領域と、前記第１半導体層の内部に選択的に設けられた、前記トレンチの底面に接する第２導電型の第３半導体領域と、をさらに備え、前記ゲート電極は、前記トレンチの内部に前記ゲート絶縁膜を介して設けられることを特徴とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、第１導電型の半導体基板のおもて面に、前記半導体基板よりも不純物濃度の低い第１導電型の第１半導体層を形成する第１工程を行う。次に前記第１半導体層の、前記半導体基板側に対して反対側に第２導電型の第２半導体層を形成する第２工程を行う。次に、前記第２半導体層の内部に選択的に、前記半導体基板よりも不純物濃度の高い第１導電型の第１半導体領域を形成する第３工程を行う。次に、前記第１半導体領域と前記第１半導体層とに挟まれた前記第２半導体層の表面上の少なくとも一部にゲート絶縁膜を介してゲート電極を形成する第４工程を行う。次に、前記ゲート電極上に層間絶縁膜を形成する第５工程を行う。次に、前記層間絶縁膜上にバリアメタルを形成する第６工程を行う。前記第６工程では、温度Ｔ（Ｋ）における、負バイアス温度不安定性が無い保証時間をＬ（ｈ）としたとき、前記バリアメタルに含まれるＴｉの面密度ｔTi1を、ｋをボルツマン定数、Ｅａを１．０（ｅＶ）＜Ｅａ＜１．５（ｅＶ）を満たす活性化エネルギーとすると、
Figure 2019114724
 の関係を満たすように形成する。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第６工程より後、前記バリアメタルに、１重量％以上の酸素を注入させる第７工程を含み、前記第６工程では、温度Ｔ（Ｋ）における、負バイアス温度不安定性がない保証時間をＬ（ｈ）としたとき、前記バリアメタルに含まれるＴｉの面密度ｔTi2を、ｋをボルツマン定数、Ｅａを１．０（ｅＶ）＜Ｅａ＜１．５（ｅＶ）を満たす活性化エネルギーとすると、
Figure 2019114724
 の関係を満たすように形成することを特徴とする。
上述した発明によれば、ＴｉＮ膜とＴｉ膜に含まれるＴｉの面密度は、温度としきい値変動保証時間とから計算される値以上である。これにより、炭化珪素半導体装置は、しきい値変動保証時間まで、負バイアス温度不安定性を無くすことができ、信頼性の高い素子を製造できる。また、Ｔｉの面密度からバリアメタルの膜厚を事前に計算できる。このため、材料費・製造時間を下げることができ、炭化珪素半導体装置の製造コストを低減することができる。
本発明にかかる半導体装置および半導体装置の製造方法によれば、製品で要求される保証時間の間、負バイアス温度不安定性を無くすことができるという効果を奏する。
実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。 炭化珪素半導体装置のゲート電圧に対するドレイン電流を示すグラフである。 炭化珪素半導体装置の温度としきい値変動開始時間との関係を示すグラフである。 炭化珪素半導体装置のＴｉ面密度としきい値変動開始時間との関係を示すグラフである。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その２）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その３）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その４）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その５）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その６）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その７）。 従来の炭化珪素半導体装置の構造を示す断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および−を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同じとは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態）
本発明にかかる半導体装置は、シリコンよりもバンドギャップが広い半導体（以下、ワイドバンドギャップ半導体とする）を用いて構成される。ここでは、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いた半導体装置（炭化珪素半導体装置）の構造を例に説明する。図１は、実施の形態にかかる炭化珪素半導体装置の構造を示す断面である。
図１には、１つの単位セル（素子の機能単位）のみを示し、これらに隣接する他の単位セルを図示省略する。図１に示す実施の形態にかかる炭化珪素半導体装置は、炭化珪素からなる半導体基体（炭化珪素基体：半導体チップ）１００のおもて面（ｐ型ベース層６側の面）側にＭＯＳゲートを備えたＭＯＳＦＥＴである。
炭化珪素基体１００は、炭化珪素からなるｎ+型支持基板（第１導電型の半導体基板）１上にｎ-型ドリフト層（第１導電型の第１半導体層）２およびｐ型ベース層（第２導電型の第２半導体層）６となる各炭化珪素層を順にエピタキシャル成長させてなる。ＭＯＳゲートは、ｐ型ベース層６と、ｎ+型ソース領域（第１導電型の第１半導体領域）７、ｐ+型コンタクト領域８、トレンチ１８、ゲート絶縁膜９およびゲート電極１０で構成される。具体的には、ｎ-型ドリフト層２のソース側（ソース電極１２側）の表面層には、ｐ型ベース層６に接するようにｎ型領域５が設けられている。ｎ型領域５は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ：ＣＳＬ）である。このｎ型領域５は、例えば、基体おもて面（炭化珪素基体１００のおもて面）に平行な方向に一様に設けられている。
ｎ型領域５の内部には、第１ｐ+型領域（第２導電型の第３半導体領域）３、第２ｐ+型領域（第２導電型の第２半導体領域）４がそれぞれ選択的に設けられている。第１ｐ+型領域３は、後述するトレンチ１８の底面に接するように設けられている。第１ｐ+型領域３は、ｐ型ベース層６とｎ型領域５との界面よりもドレイン側に深い位置から、ｎ型領域５とｎ-型ドリフト層２との界面に達しない深さで設けられている。第１ｐ+型領域３を設けることで、トレンチ１８の底面付近に、第１ｐ+型領域３とｎ型領域５との間のｐｎ接合を形成することができる。
また、第１ｐ+型領域３の幅は、トレンチ１８の幅と同じかそれよりも広い。トレンチ１８の底部は、第１ｐ+型領域３に達していてもよいし、ｐ型ベース層６と第１ｐ+型領域３に挟まれたｎ型領域５内に位置していてもよい。また、第２ｐ+型領域４は、隣り合うトレンチ１８間（メサ部）に選択的に設けられている。第１ｐ+型領域３、第２ｐ+型領域４は、ｐ型ベース層６よりも不純物濃度が高い。
第１ｐ+型領域３を設けることで、トレンチ１８の底部と深さ方向（ｙ軸の負の方向）に近い位置に、第１ｐ+型領域３とｎ型領域５とのｐｎ接合を形成することができる。このように、第１ｐ+型領域３とｎ型領域５とのｐｎ接合を形成することで、トレンチ１８の底部のゲート絶縁膜９に高電界が印加されることを防止することができる。このため、ワイドバンドギャップ半導体を半導体材料として用いた場合においても高耐電圧化が可能となる。また、トレンチ幅よりも幅の広い第１ｐ+型領域３を設けることで、トレンチ１８の底部の電界が集中するコーナー部の電界を緩和させることができるため、さらに耐電圧を高くすることができる。
また、第１ｐ+型領域３の一部をトレンチ側に延在させることで第２ｐ+型領域４に接続した構造となっていてもよい。ｎ型領域５は、短冊状に配置される。一部を接続した構造とすることにより、第２ｐ+型領域４とｎ-型ドリフト層２の接合部分でアバランシェ降伏が起こったときに発生するホールを効率よくソース電極１２に退避させることでゲート絶縁膜９への負担を軽減し信頼性をあげることができる。
また、ｐ型ベース層６の内部には、互いに接するようにｎ+型ソース領域７およびｐ+型コンタクト領域８がそれぞれ選択的に設けられている。ｐ+型コンタクト領域８の深さは、例えばｎ+型ソース領域７と同じ深さでもよいし、ｎ+型ソース領域７より深くてもよい。
トレンチ１８は、基体おもて面からｎ+型ソース領域７およびｐ型ベース層６を貫通してｎ型領域５に達する。トレンチ１８の内部には、トレンチ１８の側壁に沿ってゲート絶縁膜９が設けられ、ゲート絶縁膜９の内側にゲート電極１０が設けられている。ゲート電極１０のソース側端部は、基体おもて面から外側に突出していてもいなくてもよい。ゲート電極１０は、図示省略する部分でゲートパッド（不図示）に電気的に接続されている。層間絶縁膜１１は、トレンチ１８に埋め込まれたゲート電極１０を覆うように基体おもて面全面に設けられている。
ソース電極１２は、層間絶縁膜１１に開口されたコンタクトホールを介してｎ+型ソース領域７およびｐ+型コンタクト領域８に接するとともに、層間絶縁膜１１によってゲート電極１０と電気的に絶縁されている。ソース電極１２と層間絶縁膜１１との間に、例えばソース電極１２からゲート電極１０側への金属原子の拡散を防止するバリアメタル１３が設けられている。ソース電極１２上には、ソース電極パッド（不図示）が設けられている。炭化珪素基体１００の裏面（ｎ+型ドレイン領域となるｎ+型炭化珪素基板１の裏面）には、ドレイン電極（不図示）が設けられている。
バリアメタル１３は、ＴｉＮ膜１４、Ｔｉ膜１５からなり、ＴｉＮ膜１４、Ｔｉ膜１５の順にソース電極１２上に設けられている。ＴｉＮ膜１４は層間絶縁膜１１を覆い、ＴｉＮ膜１４の開口部でＴｉ膜１５とｎ+型ソース領域７およびｐ+型コンタクト領域８の間にはニッケルシリサイド膜１９が設けられている。実施の形態では、バリアメタル１３に含まれるＴｉの面密度ｔTi（ｇ／ｃｍ2）は、炭化珪素半導体装置のＮＢＴＩが無い保証時間をＬ（ｈ：時）、使用温度をＴ（Ｋ）としたとき、
Figure 2019114724
 を満たす。ここで、ｌｎは自然対数であり、ｋはボルツマン定数（８．６２×１０-5（ｅＶ／Ｋ））であり、Ｅａは、１．０（ｅＶ）＜Ｅａ＜１．５（ｅＶ）を満たす活性化エネルギーである。実施の形態において、ＮＢＴＩが無いとは、Ｖｔｈの変動が０．１Ｖ以下であることを定義した。
また、ＴｉＮ膜１４に酸素（Ｏ2）が１ｍｏｌ％以上含まれる場合、実施の形態では、バリアメタル１３に含まれるＴｉの面密度ｔTi（ｇ／ｃｍ2）は、炭化珪素半導体装置のＮＢＴＩが無い保証時間Ｌを（ｈ）、使用温度をＴ（Ｋ）としたとき、
Figure 2019114724
 を満たす。ここで、ｌｎは自然対数であり、ｋはボルツマン定数（８．６２×１０-5（ｅＶ／Ｋ））であり、Ｅａは、１．０（ｅＶ）＜Ｅａ＜１．５（ｅＶ）を満たす活性化エネルギーである。また、Ｔｉ膜１５に酸素が含まれる形態、ＴｉＮ膜１４、Ｔｉ膜１５の両方に酸素が含まれる形態であってもよい。
例えば、ＴｉＮ膜１４およびＴｉ膜１５のＴｉの密度がわかっていれば、Ｔｉ面密度ｔTiにするための、ＴｉＮ膜１４およびＴｉ膜１５の膜厚を計算することが可能である。炭化珪素半導体装置のＴｉＮ膜１４およびＴｉ膜１５の膜厚を計算した値以上にすることで、Ｔｉ面密度ｔTi以上とすることが可能になる。
また、バリアメタル１３に含まれるＴｉ面密度ｔTiは、ｎ+型炭化珪素基板１のおもて面と平行な面Ｓ１（層間絶縁膜１１の表面）では、式（１）または式（２）に計算した値以上にするが、ｎ+型炭化珪素基板１のおもて面と垂直な面Ｓ２（層間絶縁膜１１の側面）では、Ｔｉ面密度ｔTiの１／２以上でよい。また、コンタクトホール上Ｓ３に設けられたバリアメタル１３では、層間絶縁膜１１と接していないため、Ｔｉ面密度ｔTiは任意であってよい。同様の理由により、素子周辺の耐圧構造部に設けられたバリアメタル１３もＴｉ面密度ｔTiは任意であってよい。
上記の実施の形態では、バリアメタル１３は、ＴｉＮ膜１４およびＴｉ膜１５からなる形態であったが、さらに他の膜を有していてもよい。例えば、Ａｌ−Ｔｉ膜を有していてもよい。他の膜を有する場合、すべての層を合わせてバリアメタル１３に含まれるＴｉ面密度ｔTiが式（１）または式（２）を満たせばよい。
詳細は後述するが、上記のＴｉ面密度ｔTiにすることで、炭化珪素半導体装置を温度Ｔ（Ｋ）の環境で使用しても保証時間Ｌ（時）の間ＮＢＴＩが無く、炭化珪素半導体装置の信頼性および性能が劣化しないようにすることができる。例えば、炭化珪素半導体装置を温度２００℃（約４７３Ｋ）の環境で１０００時間、ＮＢＴＩが無いことを保証するためには、Ｔｉ面密度ｔTiは、１．５７×１０-4ｇ／ｃｍ2以上である必要がある。また、炭化珪素半導体装置の耐圧には依存せず、１２００Ｖの耐圧、１７００Ｖの耐圧でも必要なＴｉ面密度ｔTiは、同様の値となる。
Ｔｉ面密度ｔTiが大きいほどバリアメタル１３による遮蔽性が高まるため、ＮＢＴＩが開始時間する時間が長くなる。しかし、Ｔｉ面密度ｔTiが大きいほど、作成工数がかかりコストがアップする。式（１）および式（２）より、ＮＢＴＩが無い保証時間で必要なＴｉ面密度ｔTiが算出され、不要にＴｉ面密度ｔTiを大きくすることが無く、材料費・製造時間を下げ、コストを下げることができる。また、バリアメタル１３に酸素が含まれることにより、より遮蔽性を高めることができ、より小さいＴｉ面密度ｔTiでＮＢＴＩが無い保証時間を実現することができる。
以下、Ｔｉ面密度ｔTiの炭化珪素半導体装置を温度Ｔ（Ｋ）の環境で使用しても保証時間Ｌ（時）の間、ＮＢＴＩが無いことを説明する。図２は、炭化珪素半導体装置のゲート電圧に対するドレイン電流を示すグラフである。図２において、縦軸はドレイン電流（Ｉｄ）を示し、単位はＡである。横軸はゲート電圧（Ｖｇ）を示し、単位はＶである。図２は、初期状態のＶｇ−Ｉｄ曲線（Ｌ１）と、ゲート電極に負の電圧を印加したまま、一定時間経過後のＶｇ−Ｉｄ曲線（Ｌ２）を示す。
図２に示すように、ＮＢＴＩにより、しきい値電圧（Ｖｔｈ）より電流が低いところのしきい値（Ｖｔｈ１）でＩｄが低電圧の方に変動している。この変動が開始する時間と炭化珪素半導体装置を使用している温度には因果関係があることが確認された。
図３は、炭化珪素半導体装置の温度としきい値変動開始時間との関係を示すグラフである。図３において、縦軸はＶｔｈ１の変動開始時間を示し、単位はｈである。横軸は温度の逆数を示し、単位は１／Ｋである。図３上の◇点は、炭化珪素半導体装置の使用する際の温度を変化させて、しきい値変動開始時間を測定した結果である。図３に示すように、温度が高くなるにつれて、変動開始時間が短くなり、Ｖｔｈ１の変動開始時間を対数軸にすると、しきい値変動開始時間と温度は直線上にプロットされる。
次に、図４は、炭化珪素半導体装置のＴｉ面密度としきい値変動開始時間との関係を示すグラフである。図４において、縦軸はＶｔｈ１の変動開始時間を示し、単位はｈである。横軸はＴｉの面密度を示し、単位はｇ／ｃｍ2である。図４は、２００℃の使用状態でバリアメタル１３のＴｉ面密度を変化させて、しきい値変動開始時間を測定した結果である。図４上の◇点Ｐ１は、バリアメタル１３に酸素が含まれない場合の測定結果であり、図４上の□点Ｐ２は、バリアメタル１３に酸素が１重量％以上含まれる場合の測定結果である。
図４に示すように、Ｔｉ面密度が高いほど、バリア性が高くなり、変動開始時間が遅くなる。また、バリアメタル１３に酸素が含まれない場合、Ｖｔｈ１の変動開始時間を対数軸にすると、しきい値変動開始時間とＴｉ面密度は直線上にプロットされる。また、バリアメタル１３に酸素が１ｍｏｌ％以上含まれる場合も同様に、Ｖｔｈ１の変動開始時間を対数軸にすると、しきい値変動開始時間とＴｉ面密度は直線上にプロットされると推定される。
図３、図４の直線を組み合わせることにより、炭化珪素半導体装置のＴｉ面密度と炭化珪素半導体装置の使用温度に対するしきい値変動開始時間との関係を求めると、上述した式（１）および式（２）の右辺になる。この際、式（１）および式（２）のＥａは、図４の直線の傾きに対応する。このため、式（１）および式（２）の右辺より大きいＴｉ面密度を用い、温度Ｔで炭化珪素半導体装置を使用することで、しきい値変動開始時間まで、ＮＢＴＩを無くすことができる。
（実施の形態にかかる半導体装置の製造方法）
次に、実施の形態にかかる半導体装置の製造方法について説明する。図５〜図１１は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。まず、ｎ+型ドレイン領域となるｎ+型炭化珪素基板１を用意する。次に、ｎ+型炭化珪素基板１のおもて面に、上述したｎ-型ドリフト層２をエピタキシャル成長させる。例えば、ｎ-型ドリフト層２を形成するためのエピタキシャル成長の条件を、ｎ-型ドリフト層２の不純物濃度が１×１０16／ｃｍ3程度となるように設定してもよい。ここまでの状態が図５に記載される。
次に、ｎ-型ドリフト層２の上に、下側ｎ型領域５ａをエピタキシャル成長させる。例えば、下側ｎ型領域５ａを形成するためのエピタキシャル成長の条件を、下側ｎ型領域５ａの不純物濃度が１×１０17／ｃｍ3程度となるように設定してもよい。この下側ｎ型領域５ａは、ｎ型領域５の一部である。次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、下側ｎ型領域５ａの表面層に、下側第２ｐ+型領域４ａを選択的に形成する。この下側第２ｐ+型領域４ａは、第１ｐ+型領域３、第２ｐ+型領域４の一部となる。例えば、下側第２ｐ+型領域４ａを形成するためのイオン注入時のドーズ量を、不純物濃度が５×１０18／ｃｍ3程度となるように設定してもよい。ここまでの状態が図６に記載される。
次に、下側ｎ型領域５ａ、下側第２ｐ+型領域４ａの上に、上側ｎ型領域５ｂをエピタキシャル成長させる。例えば、上側ｎ型領域５ｂを形成するためのエピタキシャル成長の条件を、下側ｎ型領域５ａの不純物濃度と同程度となるように設定してもよい。この上側ｎ型領域５ｂは、ｎ型領域５の一部であり、下側ｎ型領域５ａと、上側ｎ型領域５ｂとを合わせて、ｎ型領域５となる。次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、上側ｎ型領域５ｂの表面層に、上側第２ｐ+型領域４ｂを選択的に形成する。この上側第２ｐ+型領域４ｂは、下側第２ｐ+型領域４ａの一部と組み合わせることにより、第２ｐ+型領域４となる。上側第２ｐ+型領域４ｂと組み合わせない下側第２ｐ+型領域４ａは、第１ｐ+型領域３となる。例えば、上側第２ｐ+型領域４ｂを形成するためのイオン注入時のドーズ量を、不純物濃度が下側第２ｐ+型領域４ａと同程度となるように設定してもよい。ここまでの状態が図７に記載される。
次に、上側ｎ型領域５ｂおよび上側第２ｐ+型領域４ｂの上に、ｐ型ベース層６をエピタキシャル成長させる。例えば、ｐ型ベース層６を形成するためのエピタキシャル成長の条件を、ｐ型ベース層６の不純物濃度が２×１０17／ｃｍ3程度となるように設定してもよい。次に、フォトリソグラフィおよびｎ型不純物のイオン注入により、ｐ型ベース層６の表面層にｎ+型ソース領域７を選択的に形成する。例えば、ｎ+型ソース領域７を形成するためのイオン注入時のドーズ量を、不純物濃度が３×１０20／ｃｍ3程度となるように設定してもよい。ここまでの状態が図８に記載される。
次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、ｐ型ベース層６の表面層に、ｎ+型ソース領域７に接するようにｐ+型コンタクト領域８を選択的に形成する。例えば、ｐ+型コンタクト領域８を形成するためのイオン注入時のドーズ量を、不純物濃度が３×１０20／ｃｍ3程度となるように設定してもよい。ｎ+型ソース領域７とｐ+型コンタクト領域８との形成順序を入れ替えてもよい。イオン注入が全て終わった後に、活性化アニールを施す。ここまでの状態が図９に記載される。
次に、フォトリソグラフィおよびエッチングにより、ｎ+型ソース領域７およびｐ型ベース層６を貫通して、ｎ型領域５に達するトレンチ１８を形成する。また、トレンチ形成時のマスクには酸化膜を用いる。また、トレンチエッチング後に、トレンチ１８のダメージを除去するための等方性エッチングや、トレンチ１８の底部およびトレンチ１８の開口部の角を丸めるための水素アニールを施してもよい。等方性エッチングと水素アニールはどちらか一方のみを行ってもよい。また、等方性エッチングを行った後に水素アニールを行ってもよい。ここまでの状態が図１０に記載される。
次に、炭化珪素基体１００のおもて面およびトレンチ１８の内壁に沿ってゲート絶縁膜９を形成する。次に、トレンチ１８に埋め込むように例えばポリシリコンを堆積しエッチングすることで、トレンチ１８の内部にゲート電極１０となるポリシリコンを残す。その際、エッチバックしてポリシリコンを基体表部より内側に残すようにエッチングしてもよく、パターニングとエッチングを施すことでポリシリコンが基体表部より外側に突出していてもよい。
次に、ゲート電極１０を覆うように、炭化珪素基体１００のおもて面全面に層間絶縁膜１１を形成する。層間絶縁膜１１は、例えば、ＮＳＧ（Ｎｏｎｅ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ：ノンドープシリケートガラス）、ＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）、あるいはそれらの組み合わせで形成される。次に、層間絶縁膜１１およびゲート絶縁膜９をパターニングしてコンタクトホールを形成し、ｎ+型ソース領域７およびｐ+型コンタクト領域８を露出させる。
次に、層間絶縁膜１１を覆うようにＴｉＮ膜１４を形成し、パターニングし、ｎ+型ソース領域７およびｐ+型コンタクト領域８を再度露出させる。次に、ｎ+型ソース領域７およびｐ+型コンタクト領域８上にニッケルシリサイド膜１９を形成し、ニッケルシリサイド膜１９とＴｉＮ膜１４を覆うようにＴｉ膜１５を形成する。ＴｉＮ膜１４とＴｉ膜１５を合わせてバリアメタル１３となる。ここで、ＴｉＮ膜１４とＴｉ膜１５に含まれるＴｉの面密度は、式（１）を満たすようにする。また、Ｔｉ膜１５を形成する前に、ＴｉＮ膜１４を大気中に暴露して、酸素が１ｍｏｌ％以上含まれるようにしてもよい。この場合、ＴｉＮ膜１４とＴｉ膜１５に含まれるＴｉの面密度は、式（２）を満たすようにする。ここまでの状態が図１１に記載される。
次に、ｎ+型ソース領域７に接するように、ソース電極１２を形成する。ソース電極１２は、バリアメタル１３を覆うように形成されてもよいし、コンタクトホール内にのみ残してもよい。
次に、コンタクトホールを埋め込むようにソース電極パッドを形成する。ソース電極パッドを形成するために堆積した金属層の一部をゲートパッドとしてもよい。ｎ+型炭化珪素基板１の裏面には、ドレイン電極のコンタクト部にスパッタ蒸着などを用いてニッケル（Ｎｉ）膜、チタン（Ｔｉ）膜などの金属膜を形成する。この金属膜は、Ｎｉ膜、Ｔｉ膜を複数組み合わせて積層してもよい。その後、金属膜がシリサイド化してオーミックコンタクトを形成するように、高速熱処理（ＲＴＡ：Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）などのアニールを施す。その後、例えばＴｉ膜、Ｎｉ膜、金（Ａｕ）を順に積層した積層膜などの厚い膜を電子ビーム（ＥＢ：Ｅｌｅｃｔｒｏｎ Ｂｅａｍ）蒸着などで形成し、ドレイン電極を形成する。
上述したエピタキシャル成長およびイオン注入においては、ｎ型不純物（ｎ型ドーパント）として、例えば、炭化珪素に対してｎ型となる窒素（Ｎ）やリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）などを用いればよい。ｐ型不純物（ｐ型ドーパント）として、例えば、炭化珪素に対してｐ型となるホウ素（Ｂ）やアルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、タリウム（Ｔｌ）などを用いればよい。このようにして、図１に示すＭＯＳＦＥＴが完成する。
以上、説明したように、実施の形態によれば、ＴｉＮ膜とＴｉ膜に含まれるＴｉの面密度は、温度としきい値変動保証時間とから計算される値以上である。これにより、炭化珪素半導体装置は、しきい値変動保証時間まで、負バイアス温度不安定性を無くすことができ、信頼性の高い素子を製造できる。また、Ｔｉの面密度からバリアメタルの膜厚を事前に計算できる。このため、材料費・製造時間を下げることができ、炭化珪素半導体装置の製造コストを低減することができる。
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した各実施の形態では、トレンチ型の炭化珪素半導体装置を例に説明してきたが、プレーナ型の炭化珪素半導体装置にも適用可能で、同様の効果を有する。また、上述した各実施の形態では、ワイドバンドギャップ半導体として炭化珪素を用いた場合を例に説明しているが、炭化珪素以外の例えば窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体にも適用可能である。なお、式（１）、式（２）でのＥａは炭化珪素での値であり、他のワイドバンドギャップ半導体ではＥａの値は異なる。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用である。
１、１０１ ｎ+型炭化珪素基板
２、１０２ ｎ-型ドリフト層
３ 第１ｐ+型領域
４ 第２ｐ+型領域
４ａ 下側第２ｐ+型領域
４ｂ 上側第２ｐ+型領域
５ ｎ型領域
５ａ 下側ｎ型領域
５ｂ 上側ｎ型領域
６、１０６ ｐ型ベース層
７ ｎ+型ソース領域
８、１０８ ｐ+型コンタクト領域
９、１０９ ゲート絶縁膜
１０、１１０ ゲート電極
１１、１１１ 層間絶縁膜
１２、１１２ ソース電極
１３ バリアメタル
１４ ＴｉＮ膜
１５ Ｔｉ膜
１８ トレンチ
１９ ニッケルシリサイド膜
１０７ ｎ型ソース領域
１２０ 誘電体層
１００、２００ 半導体基体

Claims (6)

  1. 第１導電型の半導体基板と、
    前記半導体基板のおもて面に設けられた、前記半導体基板よりも不純物濃度の低い第１導電型の第１半導体層と、
    前記第１半導体層の、前記半導体基板側に対して反対側に設けられた第２導電型の第２半導体層と、
    前記第２半導体層の内部に選択的に設けられた、前記半導体基板よりも不純物濃度の高い第１導電型の第１半導体領域と、
    前記第１半導体領域と前記第１半導体層とに挟まれた前記第２半導体層の表面上の少なくとも一部にゲート絶縁膜を介して設けられたゲート電極と、
    前記ゲート電極上に設けられた層間絶縁膜と、
    前記層間絶縁膜上に設けられたバリアメタルと、
    を備え、
    温度Ｔ（Ｋ）における、負バイアス温度不安定性が無い保証時間をＬ（ｈ）としたとき、前記バリアメタルに含まれるＴｉの面密度ｔTi1は、ｋをボルツマン定数、Ｅａを１．０（ｅＶ）＜Ｅａ＜１．５（ｅＶ）を満たす活性化エネルギーとすると、
    Figure 2019114724
     の関係を満たすことを特徴とする半導体装置。
  2. 前記バリアメタルは、１ｍｏｌ％以上の酸素を含み、
    温度Ｔ（Ｋ）における、負バイアス温度不安定性がない保証時間をＬ（ｈ）としたとき、前記バリアメタルに含まれるＴｉの面密度ｔTi2は、ｋをボルツマン定数、Ｅａを１．０（ｅＶ）＜Ｅａ＜１．５（ｅＶ）を満たす活性化エネルギーとすると、
    Figure 2019114724
     の関係を満たすことを特徴とする請求項１に記載の半導体装置。
  3. 前記バリアメタルは、前記層間絶縁膜の表面と側面に設けられ、前記側面におけるＴｉの面密度ｔTi3は、ｔTi3＞ｔTi1／２またはｔTi3＞ｔTi2／２を満たすことを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第１半導体領域および前記第２半導体層を貫通して前記第１半導体層に達するトレンチと、
    前記第１半導体層の内部に選択的に設けられた、第２導電型の第２半導体領域と、
    前記第１半導体層の内部に選択的に設けられた、前記トレンチの底面に接する第２導電型の第３半導体領域と、
    をさらに備え、
    前記ゲート電極は、前記トレンチの内部に前記ゲート絶縁膜を介して設けられることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
  5. 第１導電型の半導体基板のおもて面に、前記半導体基板よりも不純物濃度の低い第１導電型の第１半導体層を形成する第１工程と、
    前記第１半導体層の、前記半導体基板側に対して反対側に第２導電型の第２半導体層を形成する第２工程と、
    前記第２半導体層の内部に選択的に、前記半導体基板よりも不純物濃度の高い第１導電型の第１半導体領域を形成する第３工程と、
    前記第１半導体領域と前記第１半導体層とに挟まれた前記第２半導体層の表面上の少なくとも一部にゲート絶縁膜を介してゲート電極を形成する第４工程と、
    前記ゲート電極上に層間絶縁膜を形成する第５工程と、
    前記層間絶縁膜上にバリアメタルを形成する第６工程と、
    を含み、
    前記第６工程では、温度Ｔ（Ｋ）における、負バイアス温度不安定性が無い保証時間をＬ（ｈ）としたとき、前記バリアメタルに含まれるＴｉの面密度ｔTi1を、ｋをボルツマン定数、Ｅａを１．０（ｅＶ）＜Ｅａ＜１．５（ｅＶ）を満たす活性化エネルギーとすると、
    Figure 2019114724
     の関係を満たすように形成することを特徴とする半導体装置の製造方法。
  6. 前記第６工程より後、前記バリアメタルに、１ｍｏｌ％以上の酸素を注入させる第７工程を含み、
    前記第６工程では、温度Ｔ（Ｋ）における、負バイアス温度不安定性がない保証時間をＬ（ｈ）としたとき、前記バリアメタルに含まれるＴｉの面密度ｔTi2を、ｋをボルツマン定数、Ｅａを１．０（ｅＶ）＜Ｅａ＜１．５（ｅＶ）を満たす活性化エネルギーとすると、
    Figure 2019114724
     の関係を満たすように形成することを特徴とする請求項５に記載の半導体装置の製造方法。
JP2017248499A 2017-12-25 2017-12-25 半導体装置および半導体装置の製造方法 Active JP7062946B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2017248499A JP7062946B2 (ja) 2017-12-25 2017-12-25 半導体装置および半導体装置の製造方法
US16/168,948 US10879386B2 (en) 2017-12-25 2018-10-24 Semiconductor device and method of manufacturing a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017248499A JP7062946B2 (ja) 2017-12-25 2017-12-25 半導体装置および半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2019114724A true JP2019114724A (ja) 2019-07-11
JP7062946B2 JP7062946B2 (ja) 2022-05-09

Family

ID=66950661

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017248499A Active JP7062946B2 (ja) 2017-12-25 2017-12-25 半導体装置および半導体装置の製造方法

Country Status (2)

Country Link
US (1) US10879386B2 (ja)
JP (1) JP7062946B2 (ja)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016114057A1 (ja) * 2015-01-16 2016-07-21 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
WO2017064949A1 (ja) * 2015-10-16 2017-04-20 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2017077780A1 (ja) * 2015-11-06 2017-05-11 株式会社デンソー 炭化珪素半導体装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW408359B (en) * 1997-08-29 2000-10-11 Seiko Epson Corp Semiconductor device and manufacture thereof
JP5588671B2 (ja) * 2008-12-25 2014-09-10 ローム株式会社 半導体装置の製造方法
US10367089B2 (en) * 2011-03-28 2019-07-30 General Electric Company Semiconductor device and method for reduced bias threshold instability
JP5878797B2 (ja) * 2012-03-13 2016-03-08 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9257283B2 (en) 2012-08-06 2016-02-09 General Electric Company Device having reduced bias temperature instability (BTI)
JP6579104B2 (ja) * 2014-06-30 2019-09-25 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016114057A1 (ja) * 2015-01-16 2016-07-21 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
WO2017064949A1 (ja) * 2015-10-16 2017-04-20 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2017077780A1 (ja) * 2015-11-06 2017-05-11 株式会社デンソー 炭化珪素半導体装置

Also Published As

Publication number Publication date
JP7062946B2 (ja) 2022-05-09
US20190198662A1 (en) 2019-06-27
US10879386B2 (en) 2020-12-29

Similar Documents

Publication Publication Date Title
JP6930197B2 (ja) 半導体装置および半導体装置の製造方法
US10770582B2 (en) Semiconductor device
JP7052245B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2017092368A (ja) 半導体装置および半導体装置の製造方法
JP7176239B2 (ja) 半導体装置
JP5792701B2 (ja) 半導体装置及びその製造方法
JP2019003967A (ja) 半導体装置および半導体装置の製造方法
JP6802454B2 (ja) 半導体装置およびその製造方法
JP6004109B2 (ja) 半導体装置及びその製造方法
US10629725B2 (en) Semiconductor device having semiconductor regions with an interval therebetween in a gate pad region
JP2015185700A (ja) 半導体装置
JP2018182032A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP6286823B2 (ja) 半導体装置の製造方法
JP2019129300A (ja) 半導体装置とその製造方法
JP6293380B1 (ja) 半導体装置
JP7062946B2 (ja) 半導体装置および半導体装置の製造方法
JP2022136894A (ja) 超接合炭化珪素半導体装置の製造方法
JP2019102556A (ja) 半導体装置および半導体装置の製造方法
US11996442B2 (en) Semiconductor device and method of manufacturing semiconductor device
JP7490995B2 (ja) 炭化珪素半導体装置
US10734483B2 (en) Semiconductor device
US11881526B2 (en) Semiconductor device and method for manufacturing same
US11424357B2 (en) Semiconductor device
JP6293394B1 (ja) 半導体装置、および、半導体装置の製造方法
JP2019212902A (ja) 炭化ケイ素体を有する半導体デバイスおよび製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20201116

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20211026

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20211029

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20211224

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220322

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220404

R150 Certificate of patent or registration of utility model

Ref document number: 7062946

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150