JP2019106417A - Semiconductor device and semiconductor device manufacturing method - Google Patents
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Abstract
Description
本発明は、半導体装置及び半導体装置の製造方法に関する。 The present invention relates to a semiconductor device and a method of manufacturing the semiconductor device.
窒化ガリウムに代表される窒化物半導体は、ＬＥＤ等の発光素子に広く用いられており、近年では、Ｓｉよりも省エネ性能の高いダイオード、トランジスタ等のパワー半導体材料として期待されている。 Nitride semiconductors represented by gallium nitride are widely used for light emitting elements such as LEDs, and are expected in recent years as power semiconductor materials such as diodes and transistors having higher energy saving performance than Si.
窒化物半導体を用いる電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）は、ソース電極、ドレイン電極及びゲート電極から構成される。代表的なトランジスタ構造としては、チャネル部に半導体ヘテロ接合により発生した二次元電子ガス（２ＤＥＧ）を用いるＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）、半導体／絶縁膜／電極のＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造からなるＭＩＳＦＥＴがある。 A field effect transistor (FET: Field Effect Transistor) using a nitride semiconductor is composed of a source electrode, a drain electrode and a gate electrode. Typical transistor structures include a HEMT (High Electron Mobility Transistor) using a two-dimensional electron gas (2DEG) generated by a semiconductor heterojunction in the channel portion, and a MIS (Metal Insulator Semiconductor) structure of semiconductor / insulating film / electrode. There is a MISFET.
しきい値電圧（Ｖｔｈ：ｔｈｒｅｓｈｏｌｄ Ｖｏｌｔａｇｅ）は、スイッチング素子の信頼性において、重要なパラメータの１つであり、スイッチング素子が、電流が導通しない「オフ状態」から電流が導通する「オン状態」に切り替わる電圧を指す。特に電力変換用トランジスタにおいては、大電流及び大電圧を扱うため、ゲートへの印加電圧０Ｖでオン状態を維持できる「ノーマリーオフ」が安全上必要となる。
しかしながら、窒化物半導体を用いたトランジスタでは、構造上ノーマリーオンとなり易く、電力変換用トランジスタとして実用化する上での問題となっていた。
The threshold voltage (Vth: threshold voltage) is one of the important parameters in the reliability of the switching element, and the switching element is switched from the "off state" in which the current does not conduct to the "on state" in which the current conducts. Indicates the voltage to switch. In particular, in the power conversion transistor, in order to handle a large current and a large voltage, "normally off" which can maintain the on state at an applied voltage of 0 V to the gate is required for safety.
However, a transistor using a nitride semiconductor tends to be normally on because of its structure, which has been a problem in putting it to practical use as a power conversion transistor.
特許文献１には、窒化物半導体を用いたトランジスタのノーマリーオフを実現する手段として、ソースにノーマリーオフのＳｉ−ＭＯＳＦＥＴを接続した、カスコード接続が開示されている。しかしながら、トランジスタの電流―電圧特性にＳｉ−ＭＯＳＦＥＴの抵抗が加わるだけでなく、高周波特性がＳｉ−ＭＯＳＦＥＴに制限されるため、高周波特性に優れる窒化物半導体のメリットが活かせない問題があった。 Patent Document 1 discloses cascode connection in which a normally-off Si-MOSFET is connected to a source as a means for realizing normally-off of a transistor using a nitride semiconductor. However, not only the resistance of the Si-MOSFET is added to the current-voltage characteristics of the transistor, but also the high frequency characteristics are limited to the Si-MOSFET, so there is a problem that the merit of the nitride semiconductor excellent in high frequency characteristics can not be utilized.
特許文献２には、窒化物半導体を用いたトランジスタのノーマリーオフを実現する手段として、ゲート部に溝を形成した、リセスゲートが開示されている。しかしながら、Åオーダーでエッチングを制御する必要があり、その制御の困難さからＶｔｈのばらつきが大きく、生産性に問題があった。 Patent Document 2 discloses a recess gate in which a groove is formed in a gate portion as a means for realizing normally-off of a transistor using a nitride semiconductor. However, it is necessary to control the etching in the order of Å, and due to the difficulty of the control, the variation of Vth is large and there is a problem in productivity.
特許文献３には、窒化物半導体を用いたトランジスタのノーマリーオフを実現する手段として、ゲート部にｐ型ＧａＮを形成した、ｐ型ＧａＮゲートが開示されている。しかしながら、ｐｎ接合による内部電界を用いるため、物性値より２Ｖ以上のＶｔｈは困難であるという問題がある。また、ｐ型及びｎ型窒化物半導体の精密なドーピング制御の困難さから、Ｖｔｈの面内ばらつきが大きいため、生産性にも問題があった。 Patent Document 3 discloses a p-type GaN gate in which p-type GaN is formed in a gate portion as a means for realizing normally-off of a transistor using a nitride semiconductor. However, in order to use the internal electric field by a pn junction, there exists a problem that Vth of 2 V or more is difficult than a physical-property value. Further, due to the difficulty of precise control of doping of p-type and n-type nitride semiconductors, the in-plane variation of Vth is large, which causes a problem in productivity.
特許文献４には、窒化物半導体を用いたトランジスタのノーマリーオフを実現する手段として、ゲート部にＦイオンを注入した、Ｆイオン注入ゲートが開示されている。しかしながら、Ｆイオンが熱等の外部エネルギーにより可動してしまうので、長期信頼性に欠ける問題があった。 Patent Document 4 discloses an F ion implantation gate in which F ions are implanted in a gate portion as a means for realizing normally-off of a transistor using a nitride semiconductor. However, since F ions move due to external energy such as heat, there is a problem of lack of long-term reliability.
特許文献５には、窒化物半導体を用いたトランジスタのノーマリーオフを実現する手段として、ゲート部に電荷を蓄積する層を挿入した、電荷蓄積ゲートが開示されている。しかしながら、電荷が熱等の外部エネルギーによって可動してしまうので、長期信頼性に欠ける問題があった。 Patent Document 5 discloses a charge storage gate in which a layer for storing charge is inserted in a gate portion as a means for realizing normally-off of a transistor using a nitride semiconductor. However, since the charge is moved by external energy such as heat, there is a problem of lack of long-term reliability.
本発明の目的は、ノーマリーオフが実現可能であって、生産性に優れる窒化物半導体を用いたトランジスタを提供することである。
本発明の他の目的は、ノーマリーオフが実現可能であって、生産性に優れる窒化物半導体を用いたトランジスタの製造方法を提供することである。
An object of the present invention is to provide a transistor using a nitride semiconductor which can realize normally-off and is excellent in productivity.
Another object of the present invention is to provide a method of manufacturing a transistor using a nitride semiconductor which can realize normally-off and is excellent in productivity.
本発明によれば、以下の半導体装置等が提供される。
１．半導体層、前記半導体層と接する第１の絶縁体層、及び前記第１の絶縁体層と接する第２の絶縁体層をこの順に含み、
前記半導体層が、III−Ｖ族元素窒化物を含み、
前記第１の絶縁体層の前記第２の絶縁体層との界面の酸素単位面密度をσＯ１、及び前記第２の絶縁体層の前記第１の絶縁体層との界面の酸素単位面密度をσＯ２としたとき、σＯ１＞σＯ２を満たす半導体装置。
２．前記第１の絶縁体層及び前記第２の絶縁体層が、下記式（１）を満たす１に記載の半導体装置。
ΔＶｉｄｅａｌは、理論電圧シフト量であり、ΔＶｉｄｅａｌ＞０である。
αは、ダイポール寄与率であって、１／１００００である。
Δσ１２は、σＯ１−σＯ２の差である。
ｑは、電気素量である。
ＣＯＸ１は、前記第１の絶縁体層の１ｃｍ２あたりの容量である。）
３．前記第１の絶縁体層が、Ａｌ，Ｇａ及びＢから選ばれる１種以上を含む酸化物、又は、Ａｌ，Ｇａ及びＢから選ばれる１種以上を含む酸窒化物を含む１又は２に記載の半導体装置。
４．前記第２の絶縁体層が、ＴｉＯ２、Ｔａ２Ｏ３、Ｎｂ２Ｏ５、ＳｉＯ２、ＧｅＯ２、Ｈｆ２Ｏ３、Ｉｎ２Ｏ３、ＮｉＯ、ＺｎＯ、Ｙｂ２Ｏ３、Ｌｕ２Ｏ３、Ｓｃ２Ｏ３、Ｃｅ２Ｏ３、ＺｒＯ２、Ｅｒ２Ｏ３、Ｇｄ２Ｏ３、Ｄｙ２Ｏ３、Ｙ２Ｏ３、ＳｒＯ、ランタノイド元素を含む酸化物、及びランタノイド元素を含む酸窒化物から選ばれる１種以上を含む１〜３のいずれかに記載の半導体装置。
５．前記半導体層が、ＧａＮを含む１〜４のいずれかに記載の半導体装置。
６．前記第２の絶縁体層と接する第３の絶縁体層をさらに含み、
前記第１の絶縁体層、前記第２の絶縁体層及び前記第３の絶縁体層の順に含み、
前記第３の絶縁体層が、前記第１の絶縁体層及び前記第２の絶縁体層とは異なる材料を含む１〜５のいずれかに記載の半導体装置。
７．前記第３の絶縁体層の前記第２の絶縁体層との界面の酸素単位面密度をσＯ３としたとき、σＯ３＞σＯ２を満たす、６に記載の半導体装置。
８．前記第３の絶縁体層が、ＴｉＯ２、Ｔａ２Ｏ３、Ｎｂ２Ｏ５、ＳｉＯ２、ＧｅＯ２、Ｈｆ２Ｏ３、Ｉｎ２Ｏ３、ＮｉＯ、ＺｎＯ、Ｙｂ２Ｏ３、Ｌｕ２Ｏ３、Ｓｃ２Ｏ３、Ｃｅ２Ｏ３、ＺｒＯ２、Ｅｒ２Ｏ３、Ｇｄ２Ｏ３、Ｄｙ２Ｏ３、Ｙ２Ｏ３、ＳｒＯ、ランタノイド元素を含む酸化物、及びランタノイド元素を含む酸窒化物から選ばれる１種以上を含む６又は７に記載の半導体装置。
９．前記半導体層が、第１の半導体層と第２の半導体層からなる積層体であり、
前記第１の半導体層と前記第２の半導体層とが、互いに異なるIII−Ｖ族元素窒化物を含み、
前記第１の半導体層と前記第２の半導体層の界面に二次元電子ガスが存在する１〜８のいずれかに記載の半導体装置。
１０．金属層をさらに含み、
前記半導体層、前記第１の絶縁体層、前記第２の絶縁体層、及び前記金属層の順に含む１〜９のいずれかに記載の半導体装置。
１１．前記金属層が、Ｍｏ、Ｐｄ、Ｎｉ、Ｔｉ、ＴｉＮ、Ａｕ、Ａｇ、Ａｌ、Ｎｉ及びｐｏｌｙ−Ｓｉから選ばれる１種以上を含む１０に記載の半導体装置。
１２．前記金属層が、ＭＩＳ構造の少なくとも一部を構成する、絶縁ゲート型電界効果トランジスタである１０又は１１に記載の半導体装置。
１３．トレンチ構造を備え、
ＭＩＳ構造が、前記トレンチ構造の壁部において形成されている１０〜１２のいずれかに記載の半導体装置。
１４．縦型トランジスタである、１０〜１３のいずれかに記載の半導体装置。
１５．ＧａＮを含む半導体層上に、Ａｌ，Ｇａ及びＢから選ばれる１種以上を含む酸化物、又は、Ａｌ，Ｇａ及びＢから選ばれる１種以上を含む酸窒化物を含む第１の絶縁体層を形成し、
前記第１の絶縁体層上に、ＴｉＯ２、Ｔａ２Ｏ３、Ｎｂ２Ｏ５、ＳｉＯ２、ＧｅＯ２、Ｈｆ２Ｏ３、Ｉｎ２Ｏ３、ＮｉＯ、ＺｎＯ、Ｙｂ２Ｏ３、Ｌｕ２Ｏ３、Ｓｃ２Ｏ３、Ｃｅ２Ｏ３、ＺｒＯ２、Ｅｒ２Ｏ３、Ｇｄ２Ｏ３、Ｄｙ２Ｏ３、Ｙ２Ｏ３、ＳｒＯ、ランタノイド元素を含む酸化物、及びランタノイド元素を含む酸窒化物から選ばれる１種以上を含む第２の絶縁体層を形成する、半導体装置の製造方法。
１６．前記第１の絶縁体層の形成を、成膜温度６００℃未満で行う１５に記載の半導体装置の製造方法。
１７．前記前記第１の絶縁体層上に前記第２の絶縁体層を形成した後、前記第２の絶縁体層上に、Ｍｏ、Ｐｄ、Ｎｉ、Ｔｉ、ＴｉＮ、Ａｕ、Ａｇ、Ａｌ、Ｎｉ及びｐｏｌｙ−Ｓｉから選ばれる１種以上を含む金属層を形成する、１５又は１６に記載の半導体装置の製造方法。
１８．前記第１の絶縁体層及び前記第２の絶縁体層を、Ｏ２ガス、オゾンガス及びＨ２Ｏガスから選ばれる１種類以上のガスを含む原料ガスとする原子層堆積法で形成する１５〜１７のいずれかに記載の半導体装置の製造方法。
１９．前記第１の絶縁体層及び前記第２の絶縁体層を、Ａｒガス、Ｏ２ガス、及びＮ２ガスから選ばれる１種類以上のガスを含むスパッタガスとするスパッタ法で形成する１５〜１７のいずれかに記載の半導体装置の製造方法。
２０．前記第１の絶縁体層及び前記第２の絶縁体層を、Ａｒガス、Ｏ２ガス、及びＮ２ガスから選ばれる１種類以上のガスを供給ガスとする、有磁場マイクロ波プラズマ成膜法又誘導結合プラズマ成膜法により形成する１５〜１７のいずれかに記載の半導体装置の製造方法。
According to the present invention, the following semiconductor devices and the like are provided.
1. A semiconductor layer, a first insulator layer in contact with the semiconductor layer, and a second insulator layer in contact with the first insulator layer in this order,
The semiconductor layer contains III-V element nitride,
The oxygen unit surface density of the interface of the first insulator layer with the second insulator layer is σ O1 , and the oxygen unit surface of the interface of the second insulator layer with the first insulator layer A semiconductor device satisfying σ O1 > σ O2 when the density is σ O2 .
2. The semiconductor device according to 1, wherein the first insulator layer and the second insulator layer satisfy the following formula (1).
ΔV ideal is a theoretical voltage shift amount, and ΔV ideal > 0.
α is a dipole contribution rate, which is 1/10000.
Δσ 12 is the difference between σ O1 −σ O2
q is an elementary charge.
C OX1 is a capacity per 1 cm 2 of the first insulator layer. )
3. The first insulator layer is described in 1 or 2 containing an oxide containing one or more selected from Al, Ga and B, or an oxynitride containing 1 or more selected from Al, Ga and B. Semiconductor devices.
4. The second insulator layer is made of TiO 2 , Ta 2 O 3 , Nb 2 O 5 , SiO 2 , GeO 2 , Hf 2 O 3 , In 2 O 3 , NiO, ZnO, Yb 2 O 3 , Lu 2 O 3 , Sc 2 O 3 , Ce 2 O 3 , ZrO 2 , Er 2 O 3 , Gd 2 O 3 , Dy 2 O 3 , Y 2 O 3 , SrO, oxides containing lanthanoid elements, and acids containing lanthanoid elements The semiconductor device in any one of 1-3 containing 1 or more types chosen from a nitride.
5. The semiconductor device according to any one of 1 to 4, wherein the semiconductor layer contains GaN.
6. Further comprising a third insulator layer in contact with the second insulator layer,
Including, in order, the first insulator layer, the second insulator layer, and the third insulator layer,
The semiconductor device according to any one of 1 to 5, wherein the third insulator layer includes a material different from the first insulator layer and the second insulator layer.
7. 6. The semiconductor device according to 6, wherein σ O 3 > σ O 2 is satisfied, where σ O 3 is an oxygen unit surface density at the interface between the third insulator layer and the second insulator layer.
8. Said third insulator layer, TiO 2, Ta 2 O 3 , Nb 2 O 5, SiO 2, GeO 2, Hf 2 O 3, In 2 O 3, NiO, ZnO, Yb 2 O 3, Lu 2 O 3 , Sc 2 O 3 , Ce 2 O 3 , ZrO 2 , Er 2 O 3 , Gd 2 O 3 , Dy 2 O 3 , Y 2 O 3 , SrO, oxides containing lanthanoid elements, and acids containing lanthanoid elements 6. The semiconductor device according to 6 or 7, which contains one or more selected from nitrides.
9. The semiconductor layer is a laminate including a first semiconductor layer and a second semiconductor layer,
The first semiconductor layer and the second semiconductor layer contain different III-V group element nitrides,
8. The semiconductor device according to any one of 1 to 8, wherein a two-dimensional electron gas exists at the interface between the first semiconductor layer and the second semiconductor layer.
10. Further includes a metal layer,
The semiconductor device according to any one of 1 to 9, which includes the semiconductor layer, the first insulator layer, the second insulator layer, and the metal layer in this order.
11. 11. The semiconductor device according to 10, wherein the metal layer contains one or more selected from Mo, Pd, Ni, Ti, TiN, Au, Ag, Al, Ni and poly-Si.
12. 10. The semiconductor device according to 10 or 11, which is an insulated gate field effect transistor, wherein the metal layer constitutes at least a part of a MIS structure.
13. Equipped with a trench structure,
The semiconductor device according to any one of 10 to 12, wherein a MIS structure is formed in a wall portion of the trench structure.
14. The semiconductor device according to any one of 10 to 13, which is a vertical transistor.
15. First insulator layer containing an oxide containing at least one selected from Al, Ga and B, or an oxynitride containing at least one selected from Al, Ga and B on a semiconductor layer containing GaN Form
On the first insulator layer, TiO 2 , Ta 2 O 3 , Nb 2 O 5 , SiO 2 , GeO 2 , Hf 2 O 3 , In 2 O 3 , NiO, ZnO, Yb 2 O 3 , Lu 2 O 3 , Sc 2 O 3 , Ce 2 O 3 , ZrO 2 , Er 2 O 3 , Gd 2 O 3 , Dy 2 O 3 , Y 2 O 3 , SrO, oxides containing lanthanoid elements, and lanthanoid elements A manufacturing method of a semiconductor device which forms the 2nd insulator layer containing one or more sorts chosen from oxynitride.
16. 15. The method for manufacturing a semiconductor device according to 15, wherein the formation of the first insulator layer is performed at a deposition temperature of less than 600 ° C.
17. After forming the second insulator layer on the first insulator layer, Mo, Pd, Ni, Ti, TiN, Au, Ag, Al, Ni, and the like are formed on the second insulator layer. The manufacturing method of the semiconductor device as described in 15 or 16 which forms the metal layer containing 1 or more types chosen from poly-Si.
18. The first insulator layer and the second insulator layer are formed by atomic layer deposition using a source gas containing one or more gases selected from O 2 gas, ozone gas, and H 2 O gas 15-15 18. The manufacturing method of the semiconductor device in any one of 17.
19. The first insulator layer and the second insulator layer are formed by sputtering using a sputtering gas containing one or more gases selected from Ar gas, O 2 gas, and N 2 gas 15 to 17 The manufacturing method of the semiconductor device in any one of these.
20. A magnetic field microwave plasma film forming method, wherein the first insulator layer and the second insulator layer are supplied with at least one gas selected from Ar gas, O 2 gas, and N 2 gas as a supply gas Moreover, the manufacturing method of the semiconductor device in any one of 15-17 formed by the inductive coupling plasma film-forming method.
本発明によれば、ノーマリーオフが実現可能であって、生産性に優れる窒化物半導体を用いたトランジスタが提供できる。
本発明によれば、ノーマリーオフが実現可能であって、生産性に優れる窒化物半導体を用いたトランジスタの製造方法が提供できる。
According to the present invention, it is possible to provide a transistor using a nitride semiconductor which can realize normally-off and is excellent in productivity.
According to the present invention, it is possible to provide a method of manufacturing a transistor using a nitride semiconductor which can realize normally-off and is excellent in productivity.
［半導体装置］
本発明の一態様に係る半導体装置は、半導体層、半導体層と接する第１の絶縁体層、及び第１の絶縁体層と接する第２の絶縁体層をこの順に含み、半導体層が、III−Ｖ族元素窒化物を含む。そして、第１の絶縁体層の第２の絶縁体層との界面の酸素単位面密度をσＯ１、及び第２の絶縁体層の第１の絶縁体層との界面の酸素単位面密度をσＯ２としたとき、σＯ１＞σＯ２を満たす。
ここで、酸素単位面密度とは、１ｃｍ−２あたりにおける酸素原子の存在量、すなわちａｔｏｍ／ｃｍ２で表される量である。
[Semiconductor device]
A semiconductor device according to one embodiment of the present invention includes a semiconductor layer, a first insulator layer in contact with the semiconductor layer, and a second insulator layer in contact with the first insulator layer in this order, and the semiconductor layer is III. -Contains group V element nitrides. Then, the oxygen unit surface density of the interface of the first insulator layer with the second insulator layer is σ O 1 , and the oxygen unit surface density of the interface of the second insulator layer with the first insulator layer is When σ O 2 is satisfied, σ O 1 > σ O 2 is satisfied.
Here, the oxygen unit surface density, the abundance of oxygen atoms in per 1 cm -2, that is, an amount expressed in atom / cm 2.
本態様に係る半導体装置では、互いに接する第１の絶縁体層と第２の絶縁体層との界面で、界面ダイポールが生じ、ノーマリーオフを実現することができる。
図１は、本態様に係る半導体装置の作用及び効果を説明する図面である。
図１では、半導体層、第１の絶縁体層、第２の絶縁体層、金属層がこの順に接して積層しており、第１の絶縁体層と第２の絶縁体層との界面において、第１の絶縁体層の酸素単位面密度が、第２の絶縁体層２２の酸素単位面密度よりも高くなっている（σＯ１＞σＯ２）。絶縁体層の界面では、酸素密度に勾配が存在しており、当該界面では酸素の移動が生じ、第１の絶縁体層と第２の絶縁体層の界面において界面ダイポールが生じる。
この界面ダイポールによって、絶縁体層中に電界が生じ、金属層の準位が本来の準位よりも上がり、しきい値電圧がプラスにシフトする。この一連の作用により、半導体装置のオン状態になる電圧を０Ｖ以上にすることができ、ノーマリーオフを実現することができる。
以下、本態様に係る半導体装置の各層について説明する。
In the semiconductor device according to this aspect, an interface dipole is generated at the interface between the first insulator layer and the second insulator layer in contact with each other, and normally-off can be realized.
FIG. 1 is a drawing for explaining the operation and effects of the semiconductor device according to the present embodiment.
In FIG. 1, the semiconductor layer, the first insulator layer, the second insulator layer, and the metal layer are stacked in contact in this order, and at the interface between the first insulator layer and the second insulator layer. The oxygen unit surface density of the first insulator layer is higher than the oxygen unit surface density of the second insulator layer 22 (σ O1 > σ O2 ). At the interface of the insulator layer, there is a gradient in oxygen density at which the movement of oxygen occurs and an interface dipole occurs at the interface of the first insulator layer and the second insulator layer.
The interface dipole generates an electric field in the insulator layer, the level of the metal layer rises above the original level, and the threshold voltage shifts to the positive. By this series of actions, the voltage at which the semiconductor device is turned on can be set to 0 V or more, and normally off can be realized.
Hereinafter, each layer of the semiconductor device according to this aspect will be described.
本態様の半導体装置の絶縁体層では、第１の絶縁体層が半導体層と接し、第２の絶縁体層が第１の絶縁体層と接する。
ここで「第１の絶縁体層が半導体層と接する」とは、半導体層の表面の一部又は全面に接する形で第１の絶縁膜層が形成されていることを意味し、「第２の絶縁体層が第１の絶縁体層と接する」とは、第１の絶縁体層の表面の一部又は全面に接する形で第２の絶縁膜層が形成されていることを意味する。
絶縁体層の断面形状は、例えば、断面ＳＥＭ又は断面ＴＥＭにより観察することができる。また、半導体層と第１の絶縁体層が接しているかどうかは、例えば、走査型広がり抵抗顕微鏡を用いて判別することができる。
In the insulator layer of the semiconductor device of this aspect, the first insulator layer is in contact with the semiconductor layer, and the second insulator layer is in contact with the first insulator layer.
Here, "the first insulator layer is in contact with the semiconductor layer" means that the first insulating film layer is formed in contact with a part or the entire surface of the semiconductor layer, and "the second insulator layer is in contact with the semiconductor layer". "The insulator layer in contact with the first insulator layer" means that the second insulator layer is formed in contact with a part or the entire surface of the first insulator layer.
The cross-sectional shape of the insulator layer can be observed by, for example, a cross-sectional SEM or a cross-sectional TEM. Further, whether or not the semiconductor layer is in contact with the first insulator layer can be determined using, for example, a scanning spread resistance microscope.
第１の絶縁体層の第２の絶縁体層との界面の酸素単位面密度をσＯ１、及び第２の絶縁体層の第１の絶縁体層との界面の酸素単位面密度をσＯ２としたとき、本態様の半導体装置ではσＯ１＞σＯ２を満たす。σＯ１、σＯ２及び界面ダイポールの関係を以下説明する。
第１の絶縁体層を構成する材料のモル質量をＭ１、その密度をρ１、アボガドロ数をＮＡとすると、一組成式あたりの占める体積Ｖ１との関係は、下記式（１−１）のようになる。
Molar mass M 1 of the material of the first insulator layer, the density [rho 1, and the number of Avogadro and N A, the relationship between the volume V 1 occupied per composition formula, the following formula (1 It becomes like 1).
第１の絶縁体層及び第２の絶縁体層は、下記式（１）を満たすと好ましい。
ダイポール、即ち双極子モーメントは、共有結合及びイオン結合に比べて、極めて相互作用が小さく、αは１／１００００以下であると好ましい。
The first insulator layer and the second insulator layer preferably satisfy the following formula (1).
It is preferable that the dipole, that is, the dipole moment, has very small interaction as compared with covalent bonding and ionic bonding, and α is 1 / 10,000 or less.
絶縁体層の界面の酸素単位面密度は、絶縁体層を構成する材料を適宜選択することにより調整することができる。また、第１の絶縁体層と第２の絶縁体層の酸素単位面密度σＯ１及びσＯ２は、実施例に記載の方法により確認できる。 The oxygen unit surface density at the interface of the insulator layer can be adjusted by appropriately selecting the material forming the insulator layer. Further, the oxygen unit surface densities σ O1 and σ O2 of the first insulator layer and the second insulator layer can be confirmed by the method described in the examples.
第１の絶縁体層と第２の絶縁体層の構成材料は、σＯ１＞σＯ２を満たすように選択するとよい。 The constituent materials of the first insulator layer and the second insulator layer may be selected so as to satisfy σ O1 > σ O2 .
第１の絶縁体層の構成材料としては、Ａｌ，Ｇａ及びＢから選ばれる１種以上を含む酸化物、並びに、Ａｌ，Ｇａ及びＢから選ばれる１種以上を含む酸窒化物が挙げられる。第１の絶縁体層は、これら構成材料から選ばれる１種以上を含めばよく、これら構成材料のうち１種単独で形成してもよく、又は２種以上を組み合わせて形成してもよい。 Examples of the constituent material of the first insulator layer include oxides containing one or more selected from Al, Ga and B, and oxynitrides containing one or more selected from Al, Ga and B. The first insulator layer may contain one or more selected from these constituent materials, and may be formed of one of these constituent materials alone, or may be formed by combining two or more.
Ａｌ，Ｇａ及びＢから選ばれる１種以上を含む酸化物、並びに、Ａｌ，Ｇａ及びＢから選ばれる１種以上を含む酸窒化物の具体例としては、Ａｌ２Ｏ３、ＡｌＯＮ、Ｇａ２Ｏ３、ＧａＯＮ、Ｂ２Ｏ３、及びＢＯＮが挙げられる。 Specific examples of the oxide containing one or more selected from Al, Ga and B, and the oxynitride containing one or more selected from Al, Ga and B include Al 2 O 3 , AlON, Ga 2 O 3 , GaON, B 2 O 3 , and BON.
第２の絶縁体層の構成材料としては、ＴｉＯ２、Ｔａ２Ｏ３、Ｎｂ２Ｏ５、ＳｉＯ２、ＧｅＯ２、Ｈｆ２Ｏ３、Ｉｎ２Ｏ３、ＮｉＯ、ＺｎＯ、Ｙｂ２Ｏ３、Ｌｕ２Ｏ３、Ｓｃ２Ｏ３、Ｃｅ２Ｏ３、ＺｒＯ２、Ｅｒ２Ｏ３、Ｇｄ２Ｏ３、Ｄｙ２Ｏ３、Ｙ２Ｏ３、ＳｒＯ、ランタノイド元素を含む酸化物、及びランタノイド元素を含む酸窒化物が挙げられる。第２の絶縁体層は、これら構成材料から選ばれる１種以上を含めばよく、これら構成材料のうち１種単独で形成してもよく、又は２種以上を組み合わせて形成してもよい。
ここでランタノイド元素とは、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ及びＬｕであり、ランタノイド元素を含む酸化物は、これら元素を１種以上含む酸化物であり、ランタノイド元素を含む酸窒化物は、これら元素を１種以上含む酸窒化物である。
As a constituent material of the second insulator layer, TiO 2 , Ta 2 O 3 , Nb 2 O 5 , SiO 2 , GeO 2 , Hf 2 O 3 , In 2 O 3 , NiO, ZnO, Yb 2 O 3 , Lu 2 O 3 , Sc 2 O 3 , Ce 2 O 3 , ZrO 2 , Er 2 O 3 , Gd 2 O 3 , Dy 2 O 3 , Y 2 O 3 , SrO, oxides containing lanthanoid elements, and lanthanoid elements And oxynitrides containing The second insulator layer may contain one or more selected from these constituent materials, and may be formed of one of these constituent materials alone or in combination of two or more.
Here, lanthanoid elements are La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb and Lu, and oxides containing lanthanoid elements include these elements. An oxide containing one or more kinds, and an oxynitride containing a lanthanoid element is an oxynitride containing one or more kinds of these elements.
本態様に係る半導体装置の絶縁体層は、第１の絶縁体層及び第２の絶縁体層の積層構造を含めばよく、さらに別の絶縁体層を含んでもよい。
絶縁体層が、第１の絶縁体層及び第２の絶縁体層を含む３層以上の積層体である場合であって、ΔＶＦＢ（ΔＶＦＢ：フラットバンド電圧の変化量）が負の値になる絶縁体層同士の界面が存在する場合は、界面の組成を徐々に変化させることで、ΔＶＦＢが負の値になる界面のダイポールの発生を抑制し、ΔＶＦＢが正の値となる他の界面のダイポールの効果を利用することができる。
The insulator layer of the semiconductor device according to this aspect may include a stacked structure of the first insulator layer and the second insulator layer, and may further include another insulator layer.
In the case where the insulator layer is a laminate of three or more layers including the first insulator layer and the second insulator layer, ΔV FB (ΔV FB : variation of flat band voltage) is a negative value In the case where there is an interface between the insulator layers, the composition of the interface is gradually changed to suppress the generation of a dipole at the interface at which ΔV FB has a negative value, and ΔV FB has a positive value. Other interface dipole effects can be used.
本態様に係る半導体装置では、第１の絶縁体層及び第２の絶縁体層のほかに、第１の絶縁体層及び第２の絶縁体層とは異なる材料を含む第３の絶縁体層をさらに含むと好ましい。当該第３の絶縁体層は、第２の絶縁体層と接しており、第１の絶縁体層、第２の絶縁体層及び第３の絶縁体層の順に含まれる。 In the semiconductor device according to this aspect, in addition to the first insulator layer and the second insulator layer, a third insulator layer containing a material different from the first insulator layer and the second insulator layer. It is preferable to further include The third insulator layer is in contact with the second insulator layer, and is included in the order of the first insulator layer, the second insulator layer, and the third insulator layer.
第３の絶縁体層の第２の絶縁体層との界面の酸素単位面密度をσＯ３としたとき、σＯ３＞σＯ２を満たすと好ましい。
酸素単位面密度の確認方法は、第１の絶縁体層及び第２の絶縁体層と同じである。
Assuming that the oxygen unit surface density at the interface between the third insulator layer and the second insulator layer is σ O 3 , it is preferable that σ O 3 > σ O 2 be satisfied.
The confirmation method of the oxygen unit area density is the same as the first insulator layer and the second insulator layer.
第３の絶縁体層の構成材料としては、ＴｉＯ２、Ｔａ２Ｏ３、Ｎｂ２Ｏ５、ＳｉＯ２、ＧｅＯ２、Ｈｆ２Ｏ３、Ｉｎ２Ｏ３、ＮｉＯ、ＺｎＯ、Ｙｂ２Ｏ３、Ｌｕ２Ｏ３、Ｓｃ２Ｏ３、Ｃｅ２Ｏ３、ＺｒＯ２、Ｅｒ２Ｏ３、Ｇｄ２Ｏ３、Ｄｙ２Ｏ３、Ｙ２Ｏ３、ＳｒＯ、ランタノイド元素を含む酸化物、及びランタノイド元素を含む酸窒化物が挙げられる。第３の絶縁体層は、これら構成材料から選ばれる１種以上を含めばよく、これら構成材料のうち１種単独で形成してもよく、又は２種以上を組み合わせて形成してもよい。
第３の絶縁体層の構成材料は、第２の絶縁体層の構成材料を考慮して、σＯ３＞σＯ２を満たすように選択するとよい。
As a constituent material of the third insulator layer, TiO 2 , Ta 2 O 3 , Nb 2 O 5 , SiO 2 , GeO 2 , Hf 2 O 3 , In 2 O 3 , NiO, ZnO, Yb 2 O 3 , Lu 2 O 3 , Sc 2 O 3 , Ce 2 O 3 , ZrO 2 , Er 2 O 3 , Gd 2 O 3 , Dy 2 O 3 , Y 2 O 3 , SrO, oxides containing lanthanoid elements, and lanthanoid elements And oxynitrides containing The third insulator layer may contain one or more selected from these constituent materials, and may be formed of one of these constituent materials alone, or may be formed by combining two or more.
The constituent material of the third insulator layer may be selected to satisfy σ O3 > σ O2 in consideration of the constituent material of the second insulator layer.
絶縁体層の厚みは、１０ｎｍ〜１０μｍの範囲から、所望の絶縁破壊電界が得られるように適宜選択するとよい。従って、第１の絶縁体層の厚みと第２の絶縁体層の厚みは、それぞれ１０ｎｍ〜１０μｍの範囲で適宜選択すればよく、第１の絶縁体層の厚みと第２の絶縁体層の厚みは同じでも異なってもよい。
膜厚は、例えば、断面ＳＥＭ又は断面ＴＥＭにより測定することができる。
The thickness of the insulator layer may be appropriately selected from the range of 10 nm to 10 μm so as to obtain a desired dielectric breakdown field. Therefore, the thickness of the first insulator layer and the thickness of the second insulator layer may be appropriately selected in the range of 10 nm to 10 μm, respectively, and the thickness of the first insulator layer and the thickness of the second insulator layer The thickness may be the same or different.
The film thickness can be measured, for example, by a cross section SEM or a cross section TEM.
絶縁体層が例えば酸化物からなる場合、当該絶縁体層は、非晶質酸化物からなる層、多結晶酸化物からなる層、又は非晶質酸化物及び多結晶酸化物が混在した層のいずれでもよい。
絶縁体層が酸窒化物からなる場合も上記と同様である。
絶縁体層の結晶性は、透過型電子顕微鏡（ＴＥＭ）の格子像から判別できる。
When the insulator layer is made of, for example, an oxide, the insulator layer may be a layer made of an amorphous oxide, a layer made of a polycrystalline oxide, or a layer in which an amorphous oxide and a polycrystalline oxide are mixed. Any one may be used.
The same applies to the case where the insulator layer is made of oxynitride.
The crystallinity of the insulator layer can be determined from the lattice image of a transmission electron microscope (TEM).
絶縁体層は、好ましくは２５℃での電気抵抗率が１×１０７Ωｍ以上である。
絶縁体層の２５℃での電気抵抗率が１×１０７Ωｍ未満の場合、絶縁体層が導電性を有してしまい、絶縁破壊性が低下してしまうおそれがある。
絶縁体層の電気抵抗率は、例えばソースメータ（ケースレー２４００）を用い．１ＭＶ／ｃｍ印加して測定するとよい。
The insulator layer preferably has an electrical resistivity at 25 ° C. of 1 × 10 7 Ωm or more.
When the electrical resistivity at 25 ° C. of the insulator layer is less than 1 × 10 7 Ωm, the insulator layer may have conductivity, and the dielectric breakdown may be reduced.
The electrical resistivity of the insulator layer is, for example, a source meter (Keithley 2400). It is good to measure by applying 1 MV / cm.
半導体層は、III−Ｖ族元素窒化物を含み、半導体層は、III−Ｖ族元素窒化物からなると好ましい。
III−Ｖ族元素窒化物としては、ＧａＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＧａＮ、ＡｌＮ、ＩｎＮが挙げられる。半導体層は、これらIII−Ｖ族元素窒化物から選ばれる１種以上を含めばよく、これらIII−Ｖ族元素窒化物のうち１種単独で形成してもよく、又は２種以上を組み合わせて形成してもよい。
半導体層は、ＧａＮからなる半導体層が好ましい。
The semiconductor layer preferably contains a III-V group element nitride, and the semiconductor layer preferably comprises a III-V group element nitride.
Examples of III-V group element nitrides include GaN, InGaN, AlGaN, AlInGaN, AlN, and InN. The semiconductor layer may contain one or more selected from these III-V group element nitrides, and may be formed by one of these III-V group element nitrides alone, or in combination of two or more types. You may form.
The semiconductor layer is preferably a semiconductor layer made of GaN.
尚、半導体層をｐ型半導体層とする場合、例えばｐ型不純物としては、ホウ素（Ｂ）、ベリリウム（Ｂｅ）、又はマグネシウム（Ｍｇ）でドープした窒化ガリウム（ｐ−ＧａＮ）を用いることができる。
半導体層をｎ型半導体層とする場合、例えばｎ型不純物として、例えば酸素（Ｏ）、シリコン（Ｓｉ）、リン（Ｐ）、砒素（Ａｓ）又はアンチモン（Ｓｂ）でドープした窒化ガリウム（ｎ−ＧａＮ）を用いることができる。
When the semiconductor layer is a p-type semiconductor layer, for example, gallium (p-GaN) doped with boron (B), beryllium (Be), or magnesium (Mg) can be used as the p-type impurity. .
When the semiconductor layer is an n-type semiconductor layer, gallium nitride (n−) doped with, for example, oxygen (O), silicon (Si), phosphorus (P), arsenic (As) or antimony (Sb) as n-type impurities, for example GaN) can be used.
半導体層は、１層単独でも２層以上の積層体でもよい。
半導体層が、２層以上の積層体である場合、当該半導体層は、互いに異なるIII−Ｖ族元素窒化物を含む第１の半導体層と第２の半導体層の積層体であって、第１の半導体層と第２の半導体層の界面に二次元電子ガスが存在すると好ましい。
例えば、第１の半導体層と第２の半導体層の組み合わせとしては、ＧａＮとＡｌＧａＮが挙げられる。
The semiconductor layer may be a single layer alone or a laminate of two or more layers.
In the case where the semiconductor layer is a stacked body of two or more layers, the semiconductor layer is a stacked body of a first semiconductor layer and a second semiconductor layer containing different Group III-V element nitrides, Preferably, a two-dimensional electron gas is present at the interface between the second semiconductor layer and the second semiconductor layer.
For example, as a combination of the first semiconductor layer and the second semiconductor layer, GaN and AlGaN can be given.
半導体層の厚みは、所望の電気特性が得られるように適宜設定すればよく、例えば１０ｎｍ〜２ｍｍの範囲で設定するとよい。 The thickness of the semiconductor layer may be appropriately set so as to obtain desired electrical characteristics, and may be set, for example, in the range of 10 nm to 2 mm.
本態様に係る半導体装置は、金属層をさらに含むと好ましい。当該金属層は、電極として機能できる。
上記金属層は、本態様に係る半導体装置において、半導体層、第１の絶縁体層、第２の絶縁体層及び金属層の順となるように含まれると好ましく、ＭＩＳ（Metal Insulator Semiconductor）構造を形成するとよい。
本態様に係る半導体装置は、トレンチ構造を備え、当該トレンチ構造の壁部において上記ＭＩＳ構造が形成されていると好ましい。
The semiconductor device according to this aspect preferably further includes a metal layer. The metal layer can function as an electrode.
The metal layer is preferably included in the semiconductor device according to this aspect in the order of the semiconductor layer, the first insulator layer, the second insulator layer, and the metal layer, and a MIS (Metal Insulator Semiconductor) structure It is good to form
The semiconductor device according to this aspect preferably includes a trench structure, and the MIS structure is preferably formed in a wall portion of the trench structure.
金属層の構成材料としては、Ｍｏ、Ｐｄ、Ｎｉ、Ｔｉ、ＴｉＮ、Ａｕ、Ａｇ、Ａｌ、Ｎｉ及びｐｏｌｙ−Ｓｉが挙げられる。金属層は、これら構成材料から選ばれる１種以上を含めばよく、これら構成材料のうち１種単独で形成してもよく、又は２種以上を組み合わせて形成してもよい。 As a constituent material of the metal layer, Mo, Pd, Ni, Ti, TiN, Au, Ag, Al, Ni and poly-Si can be mentioned. The metal layer may contain one or more kinds selected from these constituent materials, may be formed by one of these constituent materials alone, or may be formed by combining two or more kinds.
金属層は、１層単独でも２層以上の積層体でもよい。例えば絶縁体層に接する金属層にＮｉからなる金属層を用い、酸化を防ぐため、Ｎｉからなる金属層上にさらにＡｕからなる金属層を積層することができる。
金属層の厚みは、所望の電気特性が得られるように適宜設定すればよく、例えば１０ｎｍ〜１０μｍの範囲で設定するとよい。
The metal layer may be a single layer alone or a laminate of two or more layers. For example, a metal layer made of Ni is used as the metal layer in contact with the insulator layer, and a metal layer made of Au can be further stacked on the metal layer made of Ni in order to prevent oxidation.
The thickness of the metal layer may be appropriately set so as to obtain desired electrical characteristics, and may be set, for example, in the range of 10 nm to 10 μm.
本態様に係る半導体装置は、金属層を含み、当該金属層がＭＩＳ構造の少なくとも一部を構成する、絶縁型電界効果トランジスタであると好ましい。
また、本態様に係る半導体装置は、縦型トランジスタであると好ましい。
The semiconductor device according to this aspect is preferably an insulating field effect transistor including a metal layer, wherein the metal layer constitutes at least a part of the MIS structure.
In addition, the semiconductor device according to this aspect is preferably a vertical transistor.
以下、図面を参照して、本態様に係る半導体装置の実施形態を説明する。但し、本態様に係る半導体装置は、下記実施形態に限定されない。
＜プレーナー型ＭＯＳＦＥＴ＞
図２は、本態様に係る半導体装置の一実施形態を示す概略断面図である。
図２において、半導体装置１では、支持基板１０、バッファ層２０、ｐ型半導体層３０がこの順に積層している。ｐ型半導体層３０は、積層方向上面の一部に開口部を有しており、当該開口部にｎ型半導体層４０が形成されている。ｐ型半導体層３０上にはプレーナー構造が形成されており、ｐ型半導体層３０及びｎ型半導体層４０が形成する平面上に、第１の絶縁体層５２及び第２の絶縁体層５４の積層体からなる絶縁体層５０が形成されている。ソース電極７０及びドレイン電極８０が、ｎ型半導体層４０及び絶縁体層５０に接してそれぞれ形成されており、ゲート電極６０が、絶縁体層５０上に形成されている。
半導体装置１において、ｐ型半導体層３０が、「半導体層」に対応し、ゲート電極６０が、「金属層」に対応する。
Hereinafter, embodiments of a semiconductor device according to the present aspect will be described with reference to the drawings. However, the semiconductor device according to this aspect is not limited to the following embodiment.
<Planar MOSFET>
FIG. 2 is a schematic cross-sectional view showing an embodiment of the semiconductor device according to the present aspect.
In FIG. 2, in the semiconductor device 1, the support substrate 10, the buffer layer 20, and the p-type semiconductor layer 30 are stacked in this order. The p-type semiconductor layer 30 has an opening in a part of the upper surface in the stacking direction, and the n-type semiconductor layer 40 is formed in the opening. A planar structure is formed on the p-type semiconductor layer 30, and the first insulator layer 52 and the second insulator layer 54 are formed on the plane on which the p-type semiconductor layer 30 and the n-type semiconductor layer 40 are formed. An insulator layer 50 made of a laminate is formed. The source electrode 70 and the drain electrode 80 are respectively formed in contact with the n-type semiconductor layer 40 and the insulator layer 50, and the gate electrode 60 is formed on the insulator layer 50.
In the semiconductor device 1, the p-type semiconductor layer 30 corresponds to a “semiconductor layer”, and the gate electrode 60 corresponds to a “metal layer”.
半導体装置１において、支持基板の構成材料としては、半導体層を積層できれば特に限定されず、例えばＧａＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＡｌＮ、ＩｎＮ、炭化ケイ素（ＳｉＣ）、シリコン（Ｓｉ）、及びサファイアを挙げることができる。支持基板は、これら構成材料のうちの１種単独で形成してもよく、又は２種類以上を組み合わせて形成してもよい。
また、支持基板は１層単独でも、２層以上の積層体としてもよい。
支持基板の厚さは、それぞれ目的に応じて適宜設定するとよい。
In the semiconductor device 1, the constituent material of the support substrate is not particularly limited as long as the semiconductor layers can be stacked, and examples thereof include GaN, InGaN, AlGaN, AlN, InN, silicon carbide (SiC), silicon (Si), and sapphire. Can. The support substrate may be formed of one of these constituent materials alone, or may be formed of a combination of two or more.
The supporting substrate may be a single layer or a laminate of two or more layers.
The thickness of the support substrate may be appropriately set according to the purpose.
半導体装置１において、バッファ層は、例えば、欠陥密度をさらに減らした良好な結晶性の窒化物半導体層をエピタキシャル成長させる目的で設けられる層である。
バッファ層としては、低温で成膜されたＧａＮ（ＬＴ−ＧａＮ）、低温で成膜されたＡｌＮ（ＬＴ−ＡｌＮ）が挙げられる。
バッファ層の厚さは目的に応じて適宜設定するとよい。
In the semiconductor device 1, the buffer layer is, for example, a layer provided for the purpose of epitaxial growth of a good crystalline nitride semiconductor layer with a further reduced defect density.
As a buffer layer, GaN (LT-GaN) formed into a film at low temperature, and AlN (LT-AlN) formed into a film at low temperature are mentioned.
The thickness of the buffer layer may be appropriately set according to the purpose.
ソース電極及びドレイン電極の構成材料は、金属層の構成材料と同じものを使用できる。
電極は、１層単独でも２層以上の積層体でもよい。
また、電極の厚みは、所望の電気特性が得られるように適宜選択すればよく、例えば１０ｎｍ〜１０μｍの範囲で選択するとよい。
The constituent material of the source electrode and the drain electrode can be the same as the constituent material of the metal layer.
The electrode may be a single layer alone or a laminate of two or more layers.
In addition, the thickness of the electrode may be appropriately selected so as to obtain a desired electrical property, and may be selected, for example, in the range of 10 nm to 10 μm.
本態様に係る半導体装置の構造は、図２に限定されず、下記図３〜６に示す構造も取ることができる。
＜トレンチ型ＭＯＳＦＥＴ＞
図３において、半導体装置２では、ドレイン電極８０、支持基板１０、ドリフト層２５、ｐ型半導体層３０、ｎ型半導体層４０がこの順に積層され、さらにその上にトレンチ構造が形成されている。トレンチ構造において、絶縁体層５０は、略Ｕ字型に形成されており、当該Ｕ字型の絶縁体層５０の凹部分をゲート電極６０が充填するように形成されている。さらに、ソース電極７０がｐ型半導体層３０、ｎ型半導層４０及び絶縁体層５０の端部と接して積層されている。
半導体装置２において、絶縁体層５０は、半導体装置１の絶縁体層５０と同様に、第１の絶縁体層５２及び第２の絶縁体層５４の積層体からなっており（図示略）、第１の絶縁体層５２がｐ型半導体層３０と接し、第２の絶縁体層５４がゲート電極６０と接している。
The structure of the semiconductor device according to this aspect is not limited to that shown in FIG. 2, and the structures shown in FIGS.
<Trench type MOSFET>
In FIG. 3, in the semiconductor device 2, the drain electrode 80, the support substrate 10, the drift layer 25, the p-type semiconductor layer 30, and the n-type semiconductor layer 40 are stacked in this order, and a trench structure is formed thereon. In the trench structure, the insulator layer 50 is formed in a substantially U-shape, and the gate electrode 60 is formed to fill the concave portion of the U-shaped insulator layer 50. Furthermore, the source electrode 70 is stacked in contact with the end of the p-type semiconductor layer 30, the n-type semiconductor layer 40, and the insulator layer 50.
In the semiconductor device 2, the insulator layer 50 is, like the insulator layer 50 of the semiconductor device 1, formed of a laminate of a first insulator layer 52 and a second insulator layer 54 (not shown), The first insulator layer 52 is in contact with the p-type semiconductor layer 30, and the second insulator layer 54 is in contact with the gate electrode 60.
図４において、半導体装置３では、ドレイン電極８０、支持基板１０及びドリフト層２５がこの順に積層しており、ドリフト層２５は積層方向上面の一部に開口部を有しており、当該開口部にｐ型半導体層３０が形成されている。ｐ型半導体層３０も積層方向上面の一部に開口部を有しており、当該開口部にはｎ型半導体層４０が形成されている。絶縁体層５０が、ドリフト層２５、ｐ型半導体層３０及びｎ型半導体層４０に接して形成されており、当該絶縁体層５０上にはさらにゲート電極６０が形成されている。また、ソース電極７０がｐ型半導体層３０及びｎ型半導層４０と接して積層されている。
半導体装置３において、絶縁体層５０は、半導体装置１の絶縁体層５０と同様に、第１の絶縁体層５２及び第２の絶縁体層５４の積層体からなっており（図示略）、第１の絶縁体層５２がｐ型半導体層３０と接し、第２の絶縁体層５４がゲート電極６０と接している。
In FIG. 4, in the semiconductor device 3, the drain electrode 80, the support substrate 10, and the drift layer 25 are stacked in this order, and the drift layer 25 has an opening at a part of the upper surface in the stacking direction. The p-type semiconductor layer 30 is formed on the The p-type semiconductor layer 30 also has an opening in a part of the upper surface in the stacking direction, and an n-type semiconductor layer 40 is formed in the opening. The insulator layer 50 is formed in contact with the drift layer 25, the p-type semiconductor layer 30 and the n-type semiconductor layer 40, and the gate electrode 60 is further formed on the insulator layer 50. Further, the source electrode 70 is stacked in contact with the p-type semiconductor layer 30 and the n-type semiconductor layer 40.
In the semiconductor device 3, the insulator layer 50 is, like the insulator layer 50 of the semiconductor device 1, formed of a laminate of a first insulator layer 52 and a second insulator layer 54 (not shown), The first insulator layer 52 is in contact with the p-type semiconductor layer 30, and the second insulator layer 54 is in contact with the gate electrode 60.
＜ＨＥＭＴ＞
図５において、半導体装置４では、支持基板１０、バッファ層２０、ｉ型半導体層９０及びｎ型半導体層４０がこの順に積層されている。ｎ型半導体層４０上には、絶縁体層５０、ソース電極７０、ドレイン電極８０がそれぞれ積層しており、絶縁体層５０上にはさらにゲート電極６０が積層している。
半導体装置４において、絶縁体層５０は、半導体装置１の絶縁体層５０と同様に、第１の絶縁体層５２及び第２の絶縁体層５４の積層体からなっており（図示略）、第１の半導体層５２がｎ型半導体層４０と接し、第２の絶縁体層５４がゲート電極６０と接している。ｎ型半導体層４０は、電子供給層として機能し、ｉ型半導体層９０との界面で二次元電子ガスが発生し、高速スイッチング可能なトランジスタとすることができる。
尚、ｉ型半導体層は、意図的な不純物のドーピングがされていない半導体層であって、絶縁性（Ｉｎｔｒｉｓｉｃ）の半導体層である。
<HEMT>
In FIG. 5, in the semiconductor device 4, the support substrate 10, the buffer layer 20, the i-type semiconductor layer 90, and the n-type semiconductor layer 40 are stacked in this order. The insulator layer 50, the source electrode 70, and the drain electrode 80 are stacked on the n-type semiconductor layer 40, and the gate electrode 60 is further stacked on the insulator layer 50.
In the semiconductor device 4, the insulator layer 50 is, like the insulator layer 50 of the semiconductor device 1, formed of a laminate of a first insulator layer 52 and a second insulator layer 54 (not shown), The first semiconductor layer 52 is in contact with the n-type semiconductor layer 40, and the second insulator layer 54 is in contact with the gate electrode 60. The n-type semiconductor layer 40 functions as an electron supply layer, generates a two-dimensional electron gas at the interface with the i-type semiconductor layer 90, and can be a transistor capable of high-speed switching.
The i-type semiconductor layer is a semiconductor layer not intentionally doped with impurities, and is an insulating (Intrisic) semiconductor layer.
図６の半導体装置５は、ｎ型半導体層４０と絶縁体層５０との間にさらにｐ型半導体層３０がさらに積層されている他は、図５の半導体装置４と同じ構造を有する半導体装置である。 The semiconductor device 5 of FIG. 6 has a structure similar to that of the semiconductor device 4 of FIG. 5 except that a p-type semiconductor layer 30 is further stacked between the n-type semiconductor layer 40 and the insulator layer 50. It is.
［半導体装置の製造方法］
本発明の一態様に係る半導体装置の製造方法は、下記第１の工程及び第２の工程を含む：
第１の工程：ＧａＮを含む半導体層上に、Ａｌ，Ｇａ及びＢから選ばれる１種以上を含む酸化物、又は、Ａｌ，Ｇａ及びＢから選ばれる１種以上を含む酸窒化物を含む第１の絶縁体層を形成する工程
第２の工程：第１の絶縁体層上に、ＴｉＯ２、Ｔａ２Ｏ３、Ｎｂ２Ｏ５、ＳｉＯ２、ＧｅＯ２、Ｈｆ２Ｏ３、Ｉｎ２Ｏ３、ＮｉＯ、ＺｎＯ、Ｙｂ２Ｏ３、Ｌｕ２Ｏ３、Ｓｃ２Ｏ３、Ｃｅ２Ｏ３、ＺｒＯ２、Ｅｒ２Ｏ３、Ｇｄ２Ｏ３、Ｄｙ２Ｏ３、Ｙ２Ｏ３、ＳｒＯ、ランタノイド元素を含む酸化物、及びランタノイド元素を含む酸窒化物から選ばれる１種以上を含む第２の絶縁体層を形成する工程
[Method of Manufacturing Semiconductor Device]
A method of manufacturing a semiconductor device according to an aspect of the present invention includes the following first and second steps:
First step: an oxide containing at least one selected from Al, Ga and B, or an oxynitride containing at least one selected from Al, Ga and B, on a semiconductor layer containing GaN Step of Forming Insulator Layer 1 Second Step: On the first insulator layer, TiO 2 , Ta 2 O 3 , Nb 2 O 5 , SiO 2 , GeO 2 , Hf 2 O 3 , In 2 O 3 , NiO, ZnO, Yb 2 O 3 , Lu 2 O 3 , Sc 2 O 3 , Ce 2 O 3 , Ce 2 O 3 , ZrO 2 , Er 2 O 3 , Gd 2 O 3 , Dy 2 O 3 , Y 2 O 3 , SrO And a step of forming a second insulator layer containing at least one selected from an oxide containing a lanthanoid element and an oxynitride containing a lanthanoid element
本態様の半導体装置の製造方法は、精密なエッチング制御、精密なドーピング制御等を必要としないため、半導体装置を歩留まりよく製造することができる。 The method of manufacturing a semiconductor device according to this aspect does not require precise etching control, precise doping control, and the like, so that the semiconductor device can be manufactured with high yield.
第１の工程において、第１の絶縁体層の形成は、成膜温度６００℃未満で行うと好ましい。
６００℃未満で成膜することで、絶縁膜の結晶化による耐圧の低下を抑制することができる。成膜温度は５００℃以下であるとより好ましく、４００℃以下であるとさらに好ましい。
In the first step, the formation of the first insulator layer is preferably performed at a deposition temperature of less than 600 ° C.
By forming the film at less than 600 ° C., it is possible to suppress a decrease in withstand voltage due to crystallization of the insulating film. The film forming temperature is more preferably 500 ° C. or less, and still more preferably 400 ° C. or less.
第１の絶縁体層及び第２の絶縁体層の形成方法としては、スパッタ成膜、原子層堆積（ＡＬＤ）成膜、熱化学気相成長（ＣＶＤ）成膜、平行平板型プラズマＣＶＤ成膜、有磁場マイクロ波プラズマＣＶＤ成膜、誘導結合プラズマＣＶＤ成膜、又はスピンコート法のいずれかを用いることができる。 The first insulator layer and the second insulator layer may be formed by sputtering deposition, atomic layer deposition (ALD) deposition, thermal chemical vapor deposition (CVD) deposition, parallel plate plasma CVD deposition Magnetic field microwave plasma CVD deposition, inductively coupled plasma CVD deposition, or spin coating can be used.
第１の絶縁体層及び第２の絶縁体層を、原子層堆積成膜で形成する場合、Ｏ２ガス、オゾンガス及びＨ２Ｏガスから選ばれる１種類以上のガスを含む原料ガスを用いると好ましい。 When the first insulator layer and the second insulator layer are formed by atomic layer deposition, using a source gas containing one or more gases selected from O 2 gas, ozone gas, and H 2 O gas preferable.
第１の絶縁体層及び第２の絶縁体層を、有磁場マイクロ波プラズマＣＶＤ成膜又は誘導結合プラズマＣＶＤ成膜で形成する場合、Ａｒガス、Ｏ２ガス、及びＮ２ガスから選ばれる１種類以上を含むガスを供給ガスに用いると好ましい。 When the first insulator layer and the second insulator layer are formed by magnetic field microwave plasma CVD deposition or inductive coupling plasma CVD deposition, they are selected from Ar gas, O 2 gas, and N 2 gas 1 It is preferable to use a gas containing more than one kind of gas as the feed gas.
第１の絶縁体層及び第２の絶縁体層を、スパッタ成膜で形成する場合、Ａｒガス、Ｏ２ガス、及びＮ２ガスから選ばれる１種以上のガスを含むスパッタガスを用いると好ましい。
スパッタ成膜で形成する場合、酸素含有雰囲気下で、目的とする絶縁体層が含む金属元素からなる金属ターゲットを用いて、反応性スパッタをすることも好ましい。こうすることにより、絶縁体化合物からなるターゲットを用いるスパッタに比べて、成膜レートを向上させることができる。
In the case where the first insulator layer and the second insulator layer are formed by sputtering, it is preferable to use a sputtering gas containing one or more gases selected from Ar gas, O 2 gas, and N 2 gas. .
When forming by sputtering film formation, it is also preferable to carry out reactive sputtering in a oxygen-containing atmosphere using a metal target consisting of a metal element contained in a target insulator layer. By this, the deposition rate can be improved as compared to sputtering using a target made of an insulator compound.
本態様に係る半導体装置の製造方法は、第１の絶縁体層上に第２の絶縁体層を形成した後、第２の絶縁体層上に、Ｍｏ、Ｐｄ、Ｎｉ、Ｔｉ、ＴｉＮ、Ａｕ、Ａｇ、Ａｌ、Ｎｉ及びｐｏｌｙ−Ｓｉから選ばれる１種以上を含む金属層を形成する工程を含むと好ましい。 In the method of manufacturing a semiconductor device according to this aspect, after the second insulator layer is formed on the first insulator layer, Mo, Pd, Ni, Ti, TiN, Au, and the like are formed on the second insulator layer. It is preferable to include the process of forming the metal layer containing 1 or more types chosen from Ag, Al, Ni, and poly-Si.
比較例１
低抵抗ｎ型ＧａＮ基板を有機金属気相成長（ＭＯＣＶＤ）装置（大陽日酸社製）にセットし、ｎ型ＧａＮ層（電子濃度：４×１０１６ｃｍ−３）を２μｍエピタキシャル成長した。
得られた基板を、原子層堆積（ＡＬＤ）装置（菅製作所社製：ＳＡＬ−１５００）にセットし、原料ガスとしてトリメチルアルミニウム（ＴＭＡ）ガスとＨ２Ｏガスを用いて、第１の絶縁体層としてＡｌ２Ｏ３層を１００ｎｍ成膜した。
得られた積層体をエリアマスクとともに電子ビーム（ＥＢ）蒸着装置（アルバック社製）にセットした後、電極としてＮｉ及びＡｕをそれぞれ膜厚２０ｎｍ及び２００ｎｍで蒸着して、積層体（ＧａＮ／Ａｌ２Ｏ３（１００ｎｍ）／Ｎｉ（２０ｎｍ）／Ａｕ（２００ｎｍ））からなる素子を製造した。
Comparative Example 1
A low resistance n-type GaN substrate was set in a metal organic chemical vapor deposition (MOCVD) apparatus (manufactured by Taiyo Nippon Oil Co., Ltd.), and an n-type GaN layer (electron concentration: 4 × 10 16 cm −3 ) was epitaxially grown 2 μm.
The obtained substrate is set in an atomic layer deposition (ALD) apparatus (manufactured by Tsubaki, Ltd .: SAL-1500), and a first insulator is prepared using trimethyl aluminum (TMA) gas and H 2 O gas as source gases. An Al 2 O 3 layer was deposited to a thickness of 100 nm as a layer.
The resulting laminate is set in an electron beam (EB) vapor deposition apparatus (manufactured by ULVAC, Inc.) together with an area mask, and Ni and Au are deposited as electrodes with a film thickness of 20 nm and 200 nm, respectively, to form a laminate (GaN / Al 2). A device consisting of O 3 (100 nm) / Ni (20 nm) / Au (200 nm) was manufactured.
得られた素子（ＧａＮ／Ａｌ２Ｏ３（１００ｎｍ）／Ｎｉ（２０ｎｍ）／Ａｕ（２００ｎｍ））について、ＬＣＲメーター（Ａｇｉｌｅｎｔ社製：Ｅ４９８０Ａ）を使用して、容量―電圧特性を評価したところ、フラットバンド電圧は−２．０Ｖであった。 When the capacitance-voltage characteristics of the obtained device (GaN / Al 2 O 3 (100 nm) / Ni (20 nm) / Au (200 nm)) were evaluated using an LCR meter (manufactured by Agilent: E4980A), The flat band voltage was -2.0V.
実施例１
第１の絶縁体層を形成した後に、得られた積層体をスパッタリング装置（ＵＬＶＡＣ社製：ＡＣＳ−４０００）にセットし、Ｇｄ２Ｏ３焼結体からなるスパッタリングターゲットを用いて、ＲＦ１００Ｗ、Ａｒ及びＯ２の混合ガス雰囲気の条件でスパッタリングし、膜厚１０ｎｍのＧｄ２Ｏ３膜を第２の絶縁体層として形成した他は、比較例１と同様にして積層体（ＧａＮ／Ａｌ２Ｏ３（１００ｎｍ）／Ｇｄ２Ｏ３（１０ｎｍ）／Ｎｉ（２０ｎｍ）／Ａｕ（２００ｎｍ））からなる素子を製造し、評価した。結果を表１に示す。
Example 1
After forming the first insulator layer, the obtained laminate is set in a sputtering apparatus (manufactured by ULVAC, Inc .: ACS-4000), and using a sputtering target made of a Gd 2 O 3 sintered body, RF 100 W, Ar A laminate (GaN / Al 2 O 3 ) was prepared in the same manner as Comparative Example 1 except that sputtering was performed under a mixed gas atmosphere of oxygen and O 2 to form a Gd 2 O 3 film with a film thickness of 10 nm as a second insulator layer. A device consisting of 3 (100 nm) / Gd 2 O 3 (10 nm) / Ni (20 nm) / Au (200 nm) was manufactured and evaluated. The results are shown in Table 1.
尚、第１の絶縁体層と第２の絶縁体層の界面における、第１の絶縁体層の酸素単位面密度σＯ１と第２の絶縁体層の酸素単位面密度σＯ２を以下のようにして算出した。結果を表１に示す。
第１の絶縁体層のＡｌ２Ｏ３は、モル質量が１０１．９６ｇ／ｍｏｌであり、密度は３．９５ｇ／ｃｍ３である。この数値を上記式（１−１）〜（１−４）に当てはめると、σＯ１＝１．７０×１０１５ａｔｏｍ／ｃｍ２となる。同様に、第２の絶縁体層のＧｄ２Ｏ３は、モル質量が３６２．５０ｇ／ｍｏｌであり、７．４１ｇ／ｃｍ３であるので、式（１−１）〜（１−４）に当てはめると、σＯ２＝１．１１×１０１５ａｔｏｍ／ｃｍ２となる。
The oxygen unit surface density σ O1 of the first insulator layer and the oxygen unit surface density σ O2 of the second insulator layer at the interface between the first insulator layer and the second insulator layer are as follows: And calculated. The results are shown in Table 1.
The Al 2 O 3 of the first insulator layer has a molar mass of 101.96 g / mol and a density of 3.95 g / cm 3 . If this numerical value is applied to the above formulas (1-1) to (1-4), then σ O1 = 1.70 × 10 15 atoms / cm 2 . Similarly, since Gd 2 O 3 of the second insulator layer has a molar mass of 362.50 g / mol and 7.41 g / cm 3, it is possible to use formulas (1-1) to (1-4) When it applies, it becomes (sigma) O2 = 1.11 * 10 < 15 > atom / cm < 2 >.
得られた素子は、フラットバンド電圧は−０．７Ｖであり、比較例１の素子に対するフラットバンドシフト量は１．３Ｖであった。また、下記式（１）を用いて、ダイポール寄与率αを１／１０００００、ＣＯＸ１を７．９７×１０−１０Ｆｃｍ２として求めた理論電圧シフト量は１．３Ｖであった。
実施例２
第１の絶縁体層を形成した後に、得られた積層体をスパッタリング装置（ＵＬＶＡＣ社製：ＡＣＳ−４０００）にセットし、Ｅｒ２Ｏ３焼結体からなるスパッタリングターゲットを用いて、ＲＦ１００Ｗ、Ａｒ及びＯ２の混合ガス雰囲気の条件でスパッタリングし、膜厚１０ｎｍのＥｒ２Ｏ３膜を第２の絶縁体層として形成した他は、比較例１と同様にして積層体（ＧａＮ／Ａｌ２Ｏ３（１００ｎｍ）／Ｅｒ２Ｏ３（１０ｎｍ）／Ｎｉ（２０ｎｍ）／Ａｕ（２００ｎｍ））からなる素子を製造し、評価した。結果を表１に示す。
尚、Ｅｒ２Ｏ３のモル質量は、３８２．５６ｇ／ｍｏｌであり、密度は８．６４ｇ／ｃｍ３であるので、式（１−１）〜（１−４）に当てはめると、σＯ２＝１．１９×１０１５ａｔｏｍ／ｃｍ２となる。
Example 2
After forming the first insulator layer, the obtained laminate is set in a sputtering apparatus (manufactured by ULVAC, Inc .: ACS-4000), and using a sputtering target formed of an Er 2 O 3 sintered body, RF 100 W, Ar A laminate (GaN / Al 2 O) was prepared in the same manner as Comparative Example 1 except that sputtering was performed under a mixed gas atmosphere of oxygen and O 2 to form an Er 2 O 3 film with a film thickness of 10 nm as a second insulator layer. A device consisting of 3 (100 nm) / Er 2 O 3 (10 nm) / Ni (20 nm) / Au (200 nm) was manufactured and evaluated. The results are shown in Table 1.
The molar mass of Er 2 O 3 is 382.56 g / mol, and the density is 8.64 g / cm 3. Therefore, when applied to formulas (1-1) to (1-4), σ O2 = It becomes 1.19 × 10 15 atoms / cm 2 .
得られた素子は、フラットバンド電圧は−０．８Ｖであり、比較例１の素子に対するフラットバンドシフト量は１．２Ｖであった。また、式（１）を用いて、ダイポール寄与率αを１／１０００００として求めた理論電圧シフト量は１．２Ｖであった。 The obtained element had a flat band voltage of −0.8 V and a flat band shift amount of 1.2 V with respect to the element of Comparative Example 1. Moreover, the theoretical voltage shift amount which calculated | required the dipole contribution rate (alpha) 1/10 000 using Formula (1) was 1.2V.
実施例３
第１の絶縁体層を形成した後に、得られた積層体をスパッタリング装置（ＵＬＶＡＣ社製：ＡＣＳ−４０００）にセットし、ＧｅＯ２焼結体からなるスパッタリングターゲットを用いて、ＲＦ１００Ｗ、Ａｒ及びＯ２の混合ガス雰囲気の条件でスパッタリングし、膜厚１０ｎｍのＧｅＯ２膜を第２の絶縁体層として形成した他は、比較例１と同様にして積層体（ＧａＮ／Ａｌ２Ｏ３（１００ｎｍ）／ＧｅＯ２（１０ｎｍ）／Ｎｉ（２０ｎｍ）／Ａｕ（２００ｎｍ））からなる素子を製造し、評価した。結果を表１に示す。
尚、ＧｅＯ２のモル質量は、１０４．６１ｇ／ｍｏｌであり、密度は４．２３ｇ／ｃｍ３であるので、式（１−１）〜（１−４）に当てはめると、σＯ２＝１．３３×１０１５ａｔｏｍ／ｃｍ２となる。
Example 3
After forming the first insulator layer, the obtained laminate is set in a sputtering apparatus (manufactured by ULVAC, Inc .: ACS-4000), and using a sputtering target formed of a GeO 2 sintered body, RF 100 W, Ar and O A laminated body (GaN / Al 2 O 3 (100 nm) was prepared in the same manner as Comparative Example 1 except that sputtering was performed under the condition of a mixed gas atmosphere of No. 2 and a GeO 2 film of 10 nm thick was formed as a second insulator layer. A device consisting of / GeO 2 (10 nm) / Ni (20 nm) / Au (200 nm) was manufactured and evaluated. The results are shown in Table 1.
Since the molar mass of GeO 2 is 104.61 g / mol and the density is 4.23 g / cm 3 , when applied to the formulas (1-1) to (1-4), σ O 2 = 1. It is 33 × 10 15 atoms / cm 2 .
得られた素子は、フラットバンド電圧は−１．７Ｖであり、比較例１の素子に対するフラットバンドシフト量は０．３Ｖであった。また、式（１）を用いて、ダイポール寄与率αを１／１０００００として求めた理論電圧シフト量は０．７Ｖであった。 The obtained element had a flat band voltage of -1.7 V, and the amount of flat band shift with respect to the element of Comparative Example 1 was 0.3 V. Moreover, the theoretical voltage shift amount which calculated | required the dipole contribution rate (alpha) 1/10 000 using Formula (1) was 0.7V.
実施例４
第１の絶縁体層を形成した後に、得られた積層体をスパッタリング装置（ＵＬＶＡＣ社製：ＡＣＳ−４０００）にセットし、Ｙ２Ｏ３焼結体からなるスパッタリングターゲットを用いて、ＲＦ１００Ｗ、Ａｒ及びＯ２の混合ガス雰囲気の条件でスパッタリングし、膜厚１０ｎｍのＹ２Ｏ３膜を第２の絶縁体層として形成した他は、比較例１と同様にして積層体（ＧａＮ／Ａｌ２Ｏ３（１００ｎｍ）／Ｙ２Ｏ３（１０ｎｍ）／Ｎｉ（２０ｎｍ）／Ａｕ（２００ｎｍ））からなる素子を製造し、評価した。結果を表１に示す。
尚、Ｙ２Ｏ３のモル質量は、２２５．８１ｇ／ｍｏｌであり、密度は５．０１ｇ／ｃｍ３であるので、式（１−１）〜（１−４）に当てはめると、σＯ２＝１．１７×１０１５ａｔｏｍ／ｃｍ２となる。
Example 4
After forming the first insulator layer, the obtained laminate is set in a sputtering apparatus (manufactured by ULVAC, Inc .: ACS-4000), and using a sputtering target made of a Y 2 O 3 sintered body, RF 100 W, Ar A laminate (GaN / Al 2 O) was prepared in the same manner as Comparative Example 1 except that sputtering was performed under a mixed gas atmosphere of oxygen and O 2 to form a 10 nm-thick Y 2 O 3 film as a second insulator layer. A device consisting of 3 (100 nm) / Y 2 O 3 (10 nm) / Ni (20 nm) / Au (200 nm) was manufactured and evaluated. The results are shown in Table 1.
The molar mass of Y 2 O 3 is 225.81 g / mol, and the density is 5.01 g / cm 3. Therefore, when applied to formulas (1-1) to (1-4), σ O2 = It is 1.17 × 10 15 atoms / cm 2 .
得られた素子は、フラットバンド電圧は−１．６Ｖであり、比較例１の素子に対するフラットバンドシフト量は０．４Ｖであった。また、式（１）を用いて、ダイポール寄与率αを１／１０００００として求めた理論電圧シフト量は１．０Ｖであった。 The obtained element had a flat band voltage of −1.6 V, and the flat band shift amount with respect to the element of Comparative Example 1 was 0.4 V. Moreover, the theoretical voltage shift amount calculated | required as dipole contribution rate (alpha) 1/10 000 using Formula (1) was 1.0V.
実施例５
第１の絶縁体層を形成した後に、得られた積層体をスパッタリング装置（ＵＬＶＡＣ社製：ＡＣＳ−４０００）にセットし、焼結体からなるスパッタリングターゲットを用いて、ＲＦ１００Ｗ、Ａｒ及びＯ２の混合ガス雰囲気の条件でスパッタリングし、膜厚１０ｎｍのＤｙ２Ｏ３膜を第２の絶縁体層として形成した他は、比較例１と同様にして積層体（ＧａＮ／Ａｌ２Ｏ３（１００ｎｍ）／Ｄｙ２Ｏ３（１０ｎｍ）／Ｎｉ（２０ｎｍ）／Ａｕ（２００ｎｍ））からなる素子を製造し、評価した。結果を表１に示す。
尚、Ｄｙ２Ｏ３のモル質量は、３７２．９９ｇ／ｍｏｌであり、密度は７．８１ｇ／ｃｍ３であるので、式（１−１）〜（１−４）に当てはめると、σＯ２＝１．１３×１０１５ａｔｏｍ／ｃｍ２となる。
Example 5
After forming the first insulator layer, the obtained laminate is set in a sputtering apparatus (manufactured by ULVAC, Inc .: ACS-4000), and a sputtering target made of a sintered body is used to obtain an RF 100 W, Ar, and O 2 A laminated body (GaN / Al 2 O 3 (100 nm) was prepared in the same manner as in Comparative Example 1 except that sputtering was performed in a mixed gas atmosphere and a Dy 2 O 3 film having a thickness of 10 nm was formed as a second insulator layer. A device consisting of / Dy 2 O 3 (10 nm) / Ni (20 nm) / Au (200 nm) was manufactured and evaluated. The results are shown in Table 1.
The molar mass of Dy 2 O 3 is 372.99 g / mol, and the density is 7.81 g / cm 3. Therefore, when applied to the formulas (1-1) to (1-4), σ O2 = It becomes 1.13 × 10 15 atoms / cm 2 .
得られた素子は、フラットバンド電圧は−１．５Ｖであり、比較例１の素子に対するフラットバンドシフト量は０．５Ｖであった。また、式（１）を用いて、ダイポール寄与率αを１／１０００００として求めた理論電圧シフト量は１．２Ｖであった。 The obtained element had a flat band voltage of −1.5 V and a flat band shift amount of 0.5 V with respect to the element of Comparative Example 1. Moreover, the theoretical voltage shift amount which calculated | required the dipole contribution rate (alpha) 1/10 000 using Formula (1) was 1.2V.
実施例６
第１の絶縁体層を形成した後に、得られた積層体をスパッタリング装置（ＵＬＶＡＣ社製：ＡＣＳ−４０００）にセットし、ＴｉＯ２焼結体からなるスパッタリングターゲットを用いて、ＲＦ１００Ｗ、Ａｒ及びＯ２の混合ガス雰囲気の条件でスパッタリングし、膜厚１０ｎｍのＴｉＯ２膜を第２の絶縁体層として形成した他は、比較例１と同様にして積層体（ＧａＮ／Ａｌ２Ｏ３（１００ｎｍ）／ＴｉＯ２（１０ｎｍ）／Ｎｉ（２０ｎｍ）／Ａｕ（２００ｎｍ））からなる素子を製造し、評価した。結果を表１に示す。
尚、ＴｉＯ２のモル質量は、７９．８７ｇ／ｍｏｌであり、密度は４．１７ｇ／ｃｍ３であるので、式（１−１）〜（１−４）に当てはめると、σＯ２＝１．５８×１０１５ａｔｏｍ／ｃｍ２となる。
Example 6
After forming the first insulator layer, the obtained laminate is set in a sputtering apparatus (manufactured by ULVAC, Inc .: ACS-4000), and using a sputtering target made of a TiO 2 sintered body, RF 100 W, Ar and O A laminated body (GaN / Al 2 O 3 (100 nm) was prepared in the same manner as Comparative Example 1 except that sputtering was performed under the condition of a mixed gas atmosphere of No. 2 and TiO 2 film of 10 nm thick was formed as a second insulator layer. A device consisting of / TiO 2 (10 nm) / Ni (20 nm) / Au (200 nm) was manufactured and evaluated. The results are shown in Table 1.
The molar mass of TiO 2 is 79.87 g / mol, and the density is 4.17 g / cm 3. Therefore, when applied to formulas (1-1) to (1-4), σ O 2 = 1. It will be 58 × 10 15 atoms / cm 2 .
得られた素子は、フラットバンド電圧は−１．５Ｖであり、比較例１の素子に対するフラットバンドシフト量は０．５Ｖであった。また、式（１）を用いて、ダイポール寄与率αを１／１０００００として求めた理論電圧シフト量は０．２Ｖであった。 The obtained element had a flat band voltage of −1.5 V and a flat band shift amount of 0.5 V with respect to the element of Comparative Example 1. Moreover, the theoretical voltage shift amount calculated | required by making dipole contribution rate (alpha) 1 / 100,000 using Formula (1) was 0.2V.
実施例１−６の結果から、実施例と同様の積層構造を持つ、トランジスタのゲート電極部のフラットバンド電圧をプラス方向へシフトできる。したがって、トランジスタの電流―電圧特性における、しきい値電圧をプラス方向にシフトすることができ、ノーマリーオフを実現することができる。 From the results of Example 1-6, it is possible to shift the flat band voltage of the gate electrode portion of the transistor having the laminated structure similar to that of the example in the positive direction. Therefore, the threshold voltage in the current-voltage characteristics of the transistor can be shifted in the positive direction, and normally-off can be realized.
本発明の半導体装置は、例えばＡＣ−ＤＣコンバータ、ＤＣ−ＡＣインバータ、ＤＣ−ＤＣコンバータ、ＡＣ−ＡＣコンバータに使用できる。 The semiconductor device of the present invention can be used, for example, in an AC-DC converter, a DC-AC inverter, a DC-DC converter, and an AC-AC converter.
１ 半導体装置
２ 半導体装置
３ 半導体装置
４ 半導体装置
１０ 支持基板
２０ バッファ層
２５ ドリフト層
３０ ｐ型半導体層
４０ ｎ型半導体層
５０ 絶縁体層
５２ 第１の絶縁体層
５４ 第２の絶縁体層
６０ ゲート電極
７０ ソース電極
８０ ドレイン電極
９０ ｉ型半導体層
Reference Signs List 1 semiconductor device 2 semiconductor device 3 semiconductor device 4 semiconductor device 10 support substrate 20 buffer layer 25 drift layer 30 p-type semiconductor layer 40 n-type semiconductor layer 50 insulator layer 52 first insulator layer 54 second insulator layer 60 Gate electrode 70 Source electrode 80 Drain electrode 90 i-type semiconductor layer
Claims (20)
前記半導体層が、III−Ｖ族元素窒化物を含み、
前記第１の絶縁体層の前記第２の絶縁体層との界面の酸素単位面密度をσＯ１、及び前記第２の絶縁体層の前記第１の絶縁体層との界面の酸素単位面密度をσＯ２としたとき、σＯ１＞σＯ２を満たす半導体装置。 A semiconductor layer, a first insulator layer in contact with the semiconductor layer, and a second insulator layer in contact with the first insulator layer in this order,
The semiconductor layer contains III-V element nitride,
The oxygen unit surface density of the interface of the first insulator layer with the second insulator layer is σ O1 , and the oxygen unit surface of the interface of the second insulator layer with the first insulator layer A semiconductor device satisfying σ O1 > σ O2 when the density is σ O2 .
ΔＶｉｄｅａｌは、理論電圧シフト量であり、ΔＶｉｄｅａｌ＞０である。
αは、ダイポール寄与率であって、１／１００００である。
Δσ１２は、σＯ１−σＯ２の差である。
ｑは、電気素量である。
ＣＯＸ１は、前記第１の絶縁体層の１ｃｍ２あたりの容量である。） The semiconductor device according to claim 1, wherein the first insulator layer and the second insulator layer satisfy the following formula (1).
ΔV ideal is a theoretical voltage shift amount, and ΔV ideal > 0.
α is a dipole contribution rate, which is 1/10000.
Δσ 12 is the difference between σ O1 −σ O2
q is an elementary charge.
C OX1 is a capacity per 1 cm 2 of the first insulator layer. )
前記第１の絶縁体層、前記第２の絶縁体層及び前記第３の絶縁体層の順に含み、
前記第３の絶縁体層が、前記第１の絶縁体層及び前記第２の絶縁体層とは異なる材料を含む請求項１〜５のいずれかに記載の半導体装置。 Further comprising a third insulator layer in contact with the second insulator layer,
Including, in order, the first insulator layer, the second insulator layer, and the third insulator layer,
The semiconductor device according to any one of claims 1 to 5, wherein the third insulator layer contains a material different from that of the first insulator layer and the second insulator layer.
前記第１の半導体層と前記第２の半導体層とが、互いに異なるIII−Ｖ族元素窒化物を含み、
前記第１の半導体層と前記第２の半導体層の界面に二次元電子ガスが存在する請求項１〜８のいずれかに記載の半導体装置。 The semiconductor layer is a laminate including a first semiconductor layer and a second semiconductor layer,
The first semiconductor layer and the second semiconductor layer contain different III-V group element nitrides,
The semiconductor device according to any one of claims 1 to 8, wherein a two-dimensional electron gas is present at the interface between the first semiconductor layer and the second semiconductor layer.
前記半導体層、前記第１の絶縁体層、前記第２の絶縁体層、及び前記金属層の順に含む請求項１〜９のいずれかに記載の半導体装置。 Further includes a metal layer,
The semiconductor device according to any one of claims 1 to 9, wherein the semiconductor layer, the first insulator layer, the second insulator layer, and the metal layer are included in this order.
ＭＩＳ構造が、前記トレンチ構造の壁部において形成されている請求項１０〜１２のいずれかに記載の半導体装置。 Equipped with a trench structure,
The semiconductor device according to claim 10, wherein a MIS structure is formed in a wall portion of the trench structure.
前記第１の絶縁体層上に、ＴｉＯ２、Ｔａ２Ｏ３、Ｎｂ２Ｏ５、ＳｉＯ２、ＧｅＯ２、Ｈｆ２Ｏ３、Ｉｎ２Ｏ３、ＮｉＯ、ＺｎＯ、Ｙｂ２Ｏ３、Ｌｕ２Ｏ３、Ｓｃ２Ｏ３、Ｃｅ２Ｏ３、ＺｒＯ２、Ｅｒ２Ｏ３、Ｇｄ２Ｏ３、Ｄｙ２Ｏ３、Ｙ２Ｏ３、ＳｒＯ、ランタノイド元素を含む酸化物、及びランタノイド元素を含む酸窒化物から選ばれる１種以上を含む第２の絶縁体層を形成する、半導体装置の製造方法。 First insulator layer containing an oxide containing at least one selected from Al, Ga and B, or an oxynitride containing at least one selected from Al, Ga and B on a semiconductor layer containing GaN Form
On the first insulator layer, TiO 2 , Ta 2 O 3 , Nb 2 O 5 , SiO 2 , GeO 2 , Hf 2 O 3 , In 2 O 3 , NiO, ZnO, Yb 2 O 3 , Lu 2 O 3 , Sc 2 O 3 , Ce 2 O 3 , ZrO 2 , Er 2 O 3 , Gd 2 O 3 , Dy 2 O 3 , Y 2 O 3 , SrO, oxides containing lanthanoid elements, and lanthanoid elements A manufacturing method of a semiconductor device which forms the 2nd insulator layer containing one or more sorts chosen from oxynitride.
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