JP2019102778A - Insulation gate type semiconductor device and evaluation method of insulation gate type semiconductor device - Google Patents

Insulation gate type semiconductor device and evaluation method of insulation gate type semiconductor device Download PDF

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Abstract

To provide an insulation gate type semiconductor device having high electron field-effect mobility.SOLUTION: An insulation gate type semiconductor device includes an insulation gate structure constituted of a channel formation layer consisting of a wide bandgap semiconductor, and a gate insulation film provided in contact with the channel formation layer, the surface of the channel formation layer in contact with the gate insulation film is set by dividing data into measurement section regions A, A, Awhere the data of phase amount p on the surface measured by the phase mode of an atomic force microscope is positive continuously, and a measurement section regions A, A, Awhere the data of phase amount p is continuously negative. Assuming the widths of respective measurement section regions Aof i (i is a positive integer of 2 or more) thus set is ΔD, averages of the phase amount p in respective measurement section regions Aare p(ave), an element ΔD×p(ave) is assigned for each of the i measurement section regions by using the values of ΔDand p(ave), and the value of first evaluation index of the surface obtained by the element ΔD×p(ave) is less than zero.SELECTED DRAWING: Figure 4

Description

本発明は、絶縁ゲート型半導体装置及び絶縁ゲート型半導体装置の評価方法に関する。   The present invention relates to an insulated gate semiconductor device and a method of evaluating the insulated gate semiconductor device.

ワイドバンドギャップ半導体を用いた絶縁ゲート型半導体装置では、反転層が形成されるチャネル形成層(ボディ)とゲート絶縁膜との間の界面における電界効果移動度を向上させることが重要である。例えば特許文献1には、炭化珪素(SiC)の表面に化学的機械研磨(CMP)を実施することで表面の算術平均粗さRaを0.1nm以下に平坦化することにより、電界効果移動度を向上できることが開示されている。   In an insulated gate semiconductor device using a wide band gap semiconductor, it is important to improve the field effect mobility at the interface between the channel formation layer (body) where the inversion layer is formed and the gate insulating film. For example, in Patent Document 1, field effect mobility is achieved by performing chemical mechanical polishing (CMP) on the surface of silicon carbide (SiC) to planarize the arithmetic mean roughness Ra of the surface to 0.1 nm or less. It is disclosed that it is possible to improve the

また特許文献2には、1700℃のアルゴン(Ar)アニール及び1500℃の水素(H)アニールによって、界面をなすトレンチ表面の形状を平坦化し、凹凸を低減する技術が開示されている。また特許文献3にはゲート絶縁膜の形成技術として、犠牲酸化処理後にSiCの半導体層の表面上に化学的気相成長(CVD)法によりゲート絶縁膜を成膜した後、一酸化窒素(NO)雰囲気下で熱処理する工程が開示されている。また特許文献4には、SiC−MOSFETのゲートトレンチの側壁の表面粗さが二乗平均平方粗さRMSで1.0nm以下であることにより、チャネル抵抗を抑制できるとの記載が開示されている。しかし特許文献1〜4の技術を用いても達成される電界効果移動度は未だ十分ではなく、更なる向上を実現できる技術が求められていた。 Further, Patent Document 2 discloses a technique for planarizing the shape of a surface of a trench forming an interface and reducing unevenness by argon (Ar) annealing at 1700 ° C. and hydrogen (H 2 ) annealing at 1500 ° C. In Patent Document 3, as a gate insulating film formation technique, a gate insulating film is formed by chemical vapor deposition (CVD) on a surface of a semiconductor layer of SiC after sacrificial oxidation treatment, and then nitrogen monoxide (NO) is formed. 2.) A process of heat treatment under an atmosphere is disclosed. Patent Document 4 discloses that channel resistance can be suppressed by the surface roughness of the side wall of the gate trench of the SiC-MOSFET being 1.0 nm or less in root mean square roughness RMS. However, the field effect mobility achieved using the techniques of Patent Documents 1 to 4 is still not sufficient, and a technique capable of realizing further improvement has been required.

国際公開第2007/139146号WO 2007/139146 特許第5509520号公報Patent No. 5509520 gazette 特許第5880429号公報Patent No. 5880429 gazette 特許第5870672号公報Patent No. 5870672 gazette

また本発明者らが検討した結果、一般的な表面粗さを表す指標である算術平均粗さRaのみを用いて評価する場合、算術平均粗さRaと電界効果移動度との相関関係が小さく、電界効果移動度の特性分析において十分でないことが分かった。本発明は上記した問題に着目して為されたものであって、高い電界効果移動度を備えた絶縁ゲート型半導体装置及びその評価方法を提供することを目的とする。   Moreover, as a result of examination by the present inventors, when evaluating only using arithmetic mean roughness Ra which is a parameter | index showing general surface roughness, correlation with arithmetic mean roughness Ra and a field effect mobility is small. It was found that this was not sufficient in the characterization of the field effect mobility. The present invention has been made in view of the above problems, and it is an object of the present invention to provide an insulated gate semiconductor device having high field effect mobility and a method of evaluating the same.

上記課題を解決するために、本発明に係る絶縁ゲート型半導体装置のある態様は、ワイドバンドギャップ半導体からなるチャネル形成層と、チャネル形成層に接して設けられたゲート絶縁膜とで構成される絶縁ゲート構造を備え、ゲート絶縁膜に接するチャネル形成層の表面が、原子間力顕微鏡の位相モードで測定された表面での位相量pのデータが連続して正である測定区間領域と、位相量pのデータが連続して負である測定区間領域とにデータを分けて設定し、設定したi個(iは2以上の正の整数)の測定区間領域のそれぞれの幅をΔD、それぞれの測定区間領域内の位相量pの平均をp(ave)とし、ΔD及びp(ave)の値を用いて、i個の測定区間領域毎に要素ΔD ×p(ave)を割り当て、要素ΔD ×p(ave)によって得られる表面の第1の評価指標の値が零以下であることを要旨とする。 In order to solve the above problems, an aspect of the insulated gate semiconductor device according to the present invention is configured of a channel forming layer made of a wide band gap semiconductor and a gate insulating film provided in contact with the channel forming layer. A measurement section area provided with an insulated gate structure, in which the surface of the channel formation layer in contact with the gate insulating film is continuously positive in the data of the phase amount p at the surface measured in the phase mode of the atomic force microscope; The data is divided into measurement interval areas where data of quantity p is continuously negative and set, and the widths of set i (i is a positive integer of 2 or more) measurement interval areas are respectively set to ΔD i and the average phase amount p of the measurement section area as the p i (ave), using the value of [Delta] D i and p i (ave), the element for each i-number of the measurement period area [Delta] D i n × p i (ave ) assignment, and to the element ΔD i n × p i (ave ) The gist is that the value of the first evaluation index of the surface obtained is less than or equal to zero.

また本発明に係る絶縁ゲート型半導体装置の他の態様は、ワイドバンドギャップ半導体からなるチャネル形成層と、チャネル形成層に接して設けられたゲート絶縁膜とで構成される絶縁ゲート構造を備え、ゲート絶縁膜に接するチャネル形成層の表面上で原子間力顕微鏡の位相モードで測定された複数の位相量pのデータについて算出された第2の評価指標が、電界効果移動度との関係を考慮して設定された一定値以上又は一定値以下であるように、表面上の電荷分布が制御されていることを要旨とする。   Further, another aspect of the insulated gate semiconductor device according to the present invention includes an insulated gate structure including a channel forming layer made of a wide band gap semiconductor and a gate insulating film provided in contact with the channel forming layer. A second evaluation index calculated for data of a plurality of phase amounts p measured in a phase mode of an atomic force microscope on the surface of the channel formation layer in contact with the gate insulating film takes into consideration the relationship with the field effect mobility It is a gist that the charge distribution on the surface is controlled so as to be equal to or greater than a predetermined value or smaller than a predetermined value.

また本発明に係る絶縁ゲート型半導体装置の評価方法のある態様は、絶縁ゲート構造を構成するゲート絶縁膜を除去し、ゲート絶縁膜に接していたワイドバンドギャップ半導体からなるチャネル形成層の表面を露出させるステップと、原子間力顕微鏡の位相モードを用いて、表面上での位相量pのデータを測定するステップと、位相量pのデータが連続して連続して正である測定区間領域と、位相量pのデータが連続して負である測定区間領域とにデータを分けて設定し、設定したi個(iは2以上の正の整数)の測定区間領域のそれぞれの幅をΔD、それぞれのi個の測定区間領域内の位相量pの平均をp(ave)とし、ΔD及びp(ave)の値を用いてi個の測定区間領域毎に要素ΔD ×p(ave)を割り当てる手順によって表面の第1の評価指標を得るステップと、を含むことを要旨とする。 According to another aspect of the present invention, there is provided an evaluation method of an insulated gate semiconductor device, comprising removing a gate insulating film constituting an insulated gate structure and forming a surface of a channel forming layer made of a wide band gap semiconductor in contact with the gate insulating film. The steps of exposing, measuring the data of the phase amount p on the surface using the phase mode of the atomic force microscope, and the measurement interval region in which the data of the phase amount p is continuously and continuously positive The data is divided into measurement interval areas in which the data of the phase amount p is continuously negative, and the respective widths of set i measurement intervals (i is a positive integer of 2 or more) are set to ΔD i the average amount of phase p within each i-number of the measurement period area and p i (ave), the element [Delta] D i n × for each i-number of the measurement period area using the values of [Delta] D i and p i (ave) surface by the procedure for assigning the p i (ave) Obtaining a first evaluation index, to include the subject matter.

本発明によれば、高い電界効果移動度を備えた絶縁ゲート型半導体装置及びその評価方法を提供できる。   According to the present invention, it is possible to provide an insulated gate semiconductor device having high field effect mobility and an evaluation method thereof.

本発明の第1の実施形態に係るプレーナーゲート型の絶縁ゲート型半導体装置を模式的に説明する断面図である。FIG. 1 is a cross-sectional view schematically illustrating a planar gate insulated gate semiconductor device according to a first embodiment of the present invention. 第1比較例に係る絶縁ゲート型半導体装置においてゲート絶縁膜との界面を形成するチャネル形成層の表面を原子間力顕微鏡で測定して得られた位相像である。It is a phase image obtained by measuring the surface of the channel formation layer which forms an interface with a gate insulating film in the insulated gate type semiconductor device which concerns on a 1st comparative example with an atomic force microscope. 図2中の測定区間における位相量分布及び凹凸分布を示すグラフ図である。It is a graph which shows phase amount distribution and uneven distribution in the measurement area in FIG. 第1の実施形態に係る絶縁ゲート型半導体装置の評価方法における測定区間領域の設定手順を模式的に説明するグラフ図である。FIG. 7 is a graph schematically illustrating a setting procedure of measurement interval regions in the method of evaluating an insulated gate semiconductor device according to the first embodiment. 図5(a)は、絶縁ゲート型半導体装置の評価方法で用いられる要素ΔD ×p(ave)においてn=1の場合の修正平均差Δμと電界効果移動度の最大値との対応関係が示されているグラフ図である。図5(b)は、n=1の場合の標準偏差差Δσと電界効果移動度の最大値との対応関係が示されているグラフ図である。5 (a) is associated with the maximum value of the correction mean difference Δμ and the field effect mobility of when the element ΔD i n × p i (ave ) used in the evaluation method of the n = 1 of the insulated gate semiconductor device FIG. 6 is a graph showing the relationship. FIG. 5 (b) is a graph showing the correspondence between the standard deviation difference Δσ in the case of n = 1 and the maximum value of the field effect mobility. 図6(a)は、絶縁ゲート型半導体装置の評価方法で用いられる要素ΔD ×p(ave)においてn=2の場合の修正平均差Δμと電界効果移動度の最大値との対応関係が示されているグラフ図である。図6(b)は、n=2の場合の標準偏差差Δσと電界効果移動度の最大値との対応関係が示されているグラフ図である。6 (a) is associated with the maximum value of the correction mean difference Δμ and the field effect mobility of when the element ΔD i n × p i (ave ) used in the evaluation method of the n = 2 of the insulated gate semiconductor device FIG. 6 is a graph showing the relationship. FIG. 6 (b) is a graph showing the correspondence between the standard deviation difference Δσ and the maximum value of the field effect mobility in the case of n = 2. 図7(a)は、絶縁ゲート型半導体装置の評価方法で用いられる要素ΔD ×p(ave)においてn=3の場合の修正平均差Δμと電界効果移動度の最大値との対応関係が示されているグラフ図である。図7(b)は、n=3の場合の標準偏差差Δσと電界効果移動度の最大値との対応関係が示されているグラフ図である。7 (a) is associated with the maximum value of the correction mean difference Δμ and the field effect mobility in the case of elements ΔD i n × p i in (ave) n = 3 for use in the evaluation method of the insulated gate semiconductor device FIG. 6 is a graph showing the relationship. FIG. 7 (b) is a graph showing the correspondence between the standard deviation difference Δσ and the maximum value of the field effect mobility in the case of n = 3. 本発明の第2の実施形態に係るトレンチゲート型の絶縁ゲート型半導体装置を模式的に説明する断面図である。FIG. 6 is a cross-sectional view schematically illustrating a trench gate insulating gate type semiconductor device according to a second embodiment of the present invention. 本発明の第3の実施形態に係る絶縁ゲート型半導体装置の評価方法において、表面ベアリングインデックスRbi及びコア溶液保持インデックスRciの定義に用いられる表面ベアリング面積比曲線を説明する図である。In the evaluation method of the third embodiment according to the insulated gate semiconductor device of the present invention, it is a diagram for explaining a surface bearing area ratio curve used to define the surface bearing the index R bi and the core solution holding index R ci. 第2実施例に係る絶縁ゲート型半導体装置においてゲート絶縁膜との界面を形成するチャネル形成層の表面を原子間力顕微鏡で測定して得られた位相像である。It is a phase image obtained by measuring the surface of the channel formation layer which forms an interface with a gate insulating film in the insulated gate type semiconductor device concerning a 2nd example with an atomic force microscope. 図10中の測定区間における位相量分布を示すグラフ図である。It is a graph which shows phase amount distribution in the measurement area in FIG. 第1比較例に係る絶縁ゲート型半導体装置においてゲート絶縁膜との界面を形成するチャネル形成層の表面を原子間力顕微鏡で測定して得られた位相像である。It is a phase image obtained by measuring the surface of the channel formation layer which forms an interface with a gate insulating film in the insulated gate type semiconductor device which concerns on a 1st comparative example with an atomic force microscope. 図12中の測定区間における位相量分布を示すグラフ図である。It is a graph which shows phase amount distribution in the measurement area in FIG. 第3の実施形態に係る絶縁ゲート型半導体装置の評価方法で用いられるサミット密度Rdsと電界効果移動度の最大値との対応関係を示すグラフ図である。It is a graph which shows the correspondence of summit density Rds and the maximum value of field effect mobility used by the evaluation method of the insulation gate type semiconductor device concerning a 3rd embodiment. 第3の実施形態に係る絶縁ゲート型半導体装置の評価方法で用いられる表面ベアリングインデックスRbiと電界効果移動度の最大値との対応関係を示すグラフ図である。It is a graph which shows the correspondence of surface bearing index Rbi and the maximum value of field effect mobility used by the evaluation method of the insulation gate type semiconductor device concerning a 3rd embodiment. 第3の実施形態に係る絶縁ゲート型半導体装置の評価方法で用いられるコア溶液保持インデックスRciと電界効果移動度の最大値との対応関係を示すグラフ図である。It is a graph which shows the correspondence of core solution holding index Rci used in the evaluation method of the insulated gate type semiconductor device concerning a 3rd embodiment, and the maximum value of field effect mobility.

以下に本発明の第1〜第3の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各装置や各部材の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判定すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。   The first to third embodiments of the present invention will be described below. In the following description of the drawings, the same or similar parts are denoted by the same or similar reference numerals. However, it should be noted that the drawings are schematic, and the relationship between the thickness and the planar dimension, the ratio of the thickness of each device and each member, and the like are different from actual ones. Therefore, specific thicknesses and dimensions should be determined in consideration of the following description. Moreover, it is a matter of course that portions having different dimensional relationships and ratios among the drawings are included.

また、以下の説明における「左右」や「上下」の方向は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。よって、例えば、紙面を90度回転すれば「左右」と「上下」とは交換して読まれ、紙面を180度回転すれば「左」が「右」に、「右」が「左」になることは勿論である。また以下の説明では、第1導電型がn型、第2導電型がp型の場合について例示的に説明するが、導電型を逆の関係に選択して、第1導電型をp型、第2導電型をn型としても構わない。またnやpに付す+や−の上付き文字の表記は、+及び−が付記されていない半導体領域に比して、それぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。   Further, the directions of “left and right” and “upper and lower” in the following description are merely definitions for convenience of description, and do not limit the technical idea of the present invention. Thus, for example, if the paper is rotated 90 degrees, "left and right" and "up and down" are read interchangeably, and if the paper is rotated 180 degrees, "left" is "right" and "right" is "left". Of course it will be. In the following description, although the case where the first conductivity type is n-type and the second conductivity type is p-type will be described as an example, the conductivity types are selected in the opposite relationship, and the first conductivity type is p-type, The second conductivity type may be n-type. Further, the notation of superscripts of + and − attached to n and p means that the semiconductor regions have a relatively high or low impurity concentration, respectively, as compared with the semiconductor regions to which + and − are not appended. .

―第1の実施形態―
<絶縁ゲート型半導体装置の構造>
図1に示すように、本発明の第1の実施形態に係る絶縁ゲート型半導体装置は、n型のSiCの半導体基板1と、半導体基板1の上に設けられたp型のSiCのチャネル形成層2を備えるMOSFETである。チャネル形成層2の上部には高不純物濃度のn型(n型)のソース領域3と、ソース領域3から離間して高不純物濃度のn型(n型)のドレイン領域4が、それぞれ選択的に設けられている。図1の構造は例示であり、チャネル形成層2は半導体基板1の上部に埋め込まれたウェル領域等であってもよく、p型の半導体基板そのものをチャネル形成層2としても構わない。更に、図1の構造において、チャネル形成層2とドレイン領域4との間に低不純物濃度のn型のドリフト領域が挟まれる構造であっても構わない。
-First embodiment-
<Structure of Insulated Gate Semiconductor Device>
As shown in FIG. 1, in the insulated gate semiconductor device according to the first embodiment of the present invention, the n-type SiC semiconductor substrate 1 and the p-type SiC channel formation provided on the semiconductor substrate 1 are formed. 3 is a MOSFET with layer 2; A high impurity concentration n-type (n + -type) source region 3 and a high impurity concentration n-type (n + -type) drain region 4 spaced apart from the source region 3 are respectively formed on the channel forming layer 2. It is provided selectively. The structure of FIG. 1 is an example, and the channel formation layer 2 may be a well region or the like embedded in the upper portion of the semiconductor substrate 1 or a p-type semiconductor substrate itself may be used as the channel formation layer 2. Furthermore, in the structure of FIG. 1, a low impurity concentration n-type drift region may be sandwiched between the channel formation layer 2 and the drain region 4.

ソース領域3及びドレイン領域4に挟まれたチャネル形成層2の上面にはゲート絶縁膜5が設けられ、ゲート絶縁膜5の上にはゲート電極6が設けられている。またソース領域3の上にはソース電極7が、ドレイン領域4の上にはドレイン電極8がそれぞれオーミック接触するように設けられている。層間絶縁膜やフィールド絶縁膜等の図示は省略する。ゲート絶縁膜5及びゲート絶縁膜5に接するチャネル形成層2によって絶縁ゲート構造が構成されている。   A gate insulating film 5 is provided on the upper surface of the channel formation layer 2 sandwiched between the source region 3 and the drain region 4, and a gate electrode 6 is provided on the gate insulating film 5. A source electrode 7 is provided on the source region 3 and a drain electrode 8 is provided on the drain region 4 in ohmic contact with each other. Illustration of an interlayer insulating film, a field insulating film, etc. is omitted. The gate insulating film 5 and the channel forming layer 2 in contact with the gate insulating film 5 constitute an insulating gate structure.

<絶縁ゲート型半導体装置の製造方法>
(a)第1の実施形態に係る絶縁ゲート型半導体装置の製造方法としては、まず例えばn型で4HのSiCの単結晶(4H−SiC)の半導体基板1を用意する。そして例えば半導体基板1の(1−100)面上に、図1に示したp型のチャネル形成層2をなすように、SiCの半導体層をエピタキシャル成長法等により積層する。
<Method of Manufacturing Insulated Gate Semiconductor Device>
(A) As a method of manufacturing an insulated gate semiconductor device according to the first embodiment, first, for example, a semiconductor substrate 1 of n-type 4H SiC single crystal (4H-SiC) is prepared. Then, for example, a semiconductor layer of SiC is laminated by an epitaxial growth method or the like on the (1-100) plane of the semiconductor substrate 1 to form the p-type channel forming layer 2 shown in FIG.

(b)次にチャネル形成層2の上部に、例えばSiOのマスク絶縁膜をCVD法等により堆積する。そしてマスク絶縁膜の上にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜のエッチングマスクとなるパターンを形成する。そしてエッチングマスクを利用してマスク絶縁膜を選択エッチングしてパターニングを行う。そしてフォトレジスト膜とパターニングされたマスク絶縁膜の2層構造をイオン注入用マスクとして用いて窒素(N)等のn型不純物のイオンを注入する。このイオン注入により、チャネル形成層2の上部にソース領域3となるn型のイオン注入層及びドレイン領域4となるn型のイオン注入層がそれぞれ形成される。次にフォトレジスト膜とマスク絶縁膜の2層構造のイオン注入用マスクを除去し、その後、1600℃程度の高温の活性化アニールにより、n型のイオン注入層が活性化され、図1に示したソース領域3及びドレイン領域4が形成される。 (B) Next, a mask insulating film of, eg, SiO 2 is deposited on the channel formation layer 2 by the CVD method or the like. Then, a photoresist film is applied on the mask insulating film, and a pattern serving as an etching mask of the photoresist film is formed using a photolithography technique. Then, patterning is performed by selectively etching the mask insulating film using the etching mask. Then, ions of an n-type impurity such as nitrogen (N) are implanted using a two-layer structure of a photoresist film and a patterned mask insulating film as a mask for ion implantation. By this ion implantation, an n-type ion implantation layer to be the source region 3 and an n-type ion implantation layer to be the drain region 4 are respectively formed on the channel formation layer 2. Next, the ion implantation mask of the two-layer structure of the photoresist film and the mask insulating film is removed, and then the n type ion implantation layer is activated by activation annealing at a high temperature of about 1600 ° C., as shown in FIG. The source region 3 and the drain region 4 are formed.

(c)次に、ソース領域3及びドレイン領域4が上部に埋め込まれたチャネル形成層2に対し、エッチングやアニールを施すことにより、チャネルが形成されるチャネル形成層2の上面を、電荷分布のバラツキが抑えられるように改善する。 (C) Next, the channel forming layer 2 in which the source region 3 and the drain region 4 are embedded is etched or annealed to form the charge distribution on the upper surface of the channel forming layer 2 where the channel is formed. Improve to reduce variation.

(d)次に、チャネル形成層2に対し、高温シリコン酸化(HTO)膜を成膜し、その後、例えば一酸化窒素(NO)雰囲気下でアニール処理を施すことにより、チャネル形成層2の上にシリコン酸化膜を形成する。そしてフォトリソグラフィ技術及びエッチング技術を用いてシリコン酸化膜を所定の形状にパターニングすることにより、図1に示したようにゲート絶縁膜5を形成する。 (D) Next, a high temperature silicon oxide (HTO) film is formed on the channel forming layer 2, and then annealing treatment is performed, for example, in a nitrogen monoxide (NO) atmosphere, thereby forming the upper surface of the channel forming layer 2. Form a silicon oxide film. Then, the silicon oxide film is patterned into a predetermined shape using a photolithography technique and an etching technique to form a gate insulating film 5 as shown in FIG.

(e)次にゲート絶縁膜5が設けられたチャネル形成層2の上面に、CVD法等により不純物を添加した多結晶シリコン膜(ドープドポリシリコン膜)を堆積させる。そしてフォトリソグラフィ技術及びエッチング技術を用いてドープドポリシリコン膜を所定の形状にパターニングすることにより、図1に示したようにゲート電極6を形成する。 (E) Next, a polycrystalline silicon film (doped polysilicon film) doped with an impurity is deposited by the CVD method or the like on the upper surface of the channel formation layer 2 provided with the gate insulating film 5. Then, the doped polysilicon film is patterned into a predetermined shape using a photolithography technique and an etching technique to form a gate electrode 6 as shown in FIG.

次にゲート電極6を被覆するように、CVD法等によりSiO膜等の層間絶縁膜(図示省略)を全面に堆積させる。そしてフォトリソグラフィ技術及びエッチング技術を用いて層間絶縁膜をパターニングして、ソース領域3及びドレイン領域4のそれぞれの上面の一部が露出するように、コンタクトホールを開口する。そしてコンタクトホールを被覆するように、スパッタリング法等により、チタン(Ti)やアルミニウム(Al)等を含む金属膜を全面に堆積する。堆積した金属膜をフォトリソグラフィ技術及びエッチング技術等を用いて所望の形状にパターニングすることにより、図1に示したソース電極7及びドレイン電極8をそれぞれ形成すれば、第1の実施形態に係る絶縁ゲート型半導体装置が完成する。更に、図示を省略するが、ソース電極7及びドレイン電極8を被覆するように、パッシベーション膜を全面に堆積し、パッシベーション膜の一部を開口して、この開口部に電極パッドをパターニングしてもよい。 Next, an interlayer insulating film (not shown) such as a SiO 2 film is deposited on the entire surface by CVD or the like so as to cover the gate electrode 6. Then, the interlayer insulating film is patterned using a photolithography technique and an etching technique to open contact holes so that a part of the upper surface of each of the source region 3 and the drain region 4 is exposed. Then, a metal film containing titanium (Ti), aluminum (Al) or the like is deposited on the entire surface by sputtering or the like so as to cover the contact holes. If the source electrode 7 and the drain electrode 8 shown in FIG. 1 are respectively formed by patterning the deposited metal film into a desired shape using a photolithography technique, an etching technique or the like, the insulation according to the first embodiment A gate type semiconductor device is completed. Further, although not shown, a passivation film is deposited on the entire surface so as to cover the source electrode 7 and the drain electrode 8, a portion of the passivation film is opened, and the electrode pad is patterned in this opening. Good.

<界面の電荷分布の評価方法>
次に、図1に模式構造を例示した絶縁ゲート型半導体装置のゲート絶縁膜5とSiCのチャネル形成層2との界面の電荷分布の状態を、原子間力顕微鏡(AFM)を用いて以下の工程(f1)〜(f8)の手順で評価する。ここでは、AFM測定で評価した位相分布を電荷分布と設定している。まず図1に示した絶縁ゲート型半導体装置のゲート絶縁膜5を、例えばHF水溶液を用いたウェット処理により除去してチャネル形成層2の上面を露出させる。
<Method of evaluating charge distribution on interface>
Next, the state of charge distribution at the interface between the gate insulating film 5 and the channel forming layer 2 of SiC in the insulated gate semiconductor device whose schematic structure is illustrated in FIG. 1 is described below using an atomic force microscope (AFM): It evaluates in the procedure of process (f1)-(f8). Here, the phase distribution evaluated by AFM measurement is set as the charge distribution. First, the gate insulating film 5 of the insulated gate semiconductor device shown in FIG. 1 is removed by wet processing using, for example, an aqueous HF solution to expose the upper surface of the channel formation layer 2.

(f1)位相像の取得
次にAFMのカンチレバーの先端の探針をチャネル形成層2の上面に近接させながら、一定寸法の領域上を移動させて、AFMのカンチレバーの振動移動に対する位相の変化量を測定する。即ち、AFMの位相モードの測定を用いて、移動させた領域内の位相像のデータを得る。図2中には1.0μm×1.0μmの正方形状の位相像が例示され、位相の遅れが大きい位置ほど黒色が濃く、位相の進みが大きい位置ほど白色に近づくように位相像の領域内が色分け表示されている。以下、位相の遅れや進みの変化量を、単に「位相量」と定義して用いる。尚、図2中に例示した位相像は、後述する第1比較例に係る絶縁ゲート型半導体装置のチャネル形成層の上面で得られたデータである。
(F1) Acquisition of phase image Next, the probe of the tip of the cantilever of AFM is moved over a region of a fixed size while bringing the probe of the tip of the cantilever of the AFM close to the upper surface of channel forming layer 2 Measure That is, measurement of a phase mode of AFM is used to obtain data of a phase image in the moved area. In FIG. 2, a square phase image of 1.0 μm × 1.0 μm is exemplified, and the black is darker at a position where the phase delay is large, and in the area of the phase image so that the position is closer to white at a position where the phase lead is larger. Are displayed in different colors. Hereinafter, the amount of change in phase delay or lead is simply defined as “the amount of phase”. The phase image illustrated in FIG. 2 is data obtained on the upper surface of the channel formation layer of the insulated gate semiconductor device according to the first comparative example described later.

(f2)測定区間の設定
次に、得られた位相像のデータ中で一定の長さの線状の測定区間を設定する。測定区間の長さは、経験則に基づき、位相像の領域の正方形の一辺の長さの60%以上で設定されることが評価精度を高める観点から好ましい。図2中には約0.6μmの長さの測定ラインが測定区間として例示されている。
(F2) Setting of Measurement Section Next, in the data of the obtained phase image, a linear measurement section of a fixed length is set. The length of the measurement section is preferably set to 60% or more of the length of one side of the square of the phase image region based on a rule of thumb from the viewpoint of enhancing the evaluation accuracy. In FIG. 2, a measurement line having a length of about 0.6 μm is illustrated as a measurement section.

(f3)位相量の抽出
次に測定区間内の位相量を抽出する。図3中の下側の実線の軌跡は、図2中に例示した測定区間上の位相量pの分布を示す。以下、位相の遅れを「位相量が負(p<0)」と、位相の進みを「位相量が正(p>0)」と定義する。尚、図3中の上側の破線の軌跡は、同じ測定区間上における表面形状の凹凸分布を示す。位相量分布及び凹凸分布を比較して分かるように、周囲より高い凸部分であっても、位相量pが負の位置もあれば位相量pが正の位置も存在する。すなわち同じ測定区間中であっても位相量分布及び凹凸分布間には相関が認められないことが分かる。
(F3) Extraction of phase amount Next, the phase amount in the measurement section is extracted. The lower solid line in FIG. 3 indicates the distribution of the phase amount p on the measurement section illustrated in FIG. Hereinafter, the phase delay is defined as “phase amount is negative (p <0)”, and the phase lead is defined as “phase amount is positive (p> 0)”. In addition, the locus | trajectory of the broken line of the upper side in FIG. 3 shows uneven distribution of the surface shape on the same measurement area. As can be understood by comparing the phase amount distribution and the concavo-convex distribution, even if the convex portion is higher than the periphery, if the phase amount p is a negative position, the phase amount p also has a positive position. That is, it can be seen that there is no correlation between the phase amount distribution and the unevenness distribution even in the same measurement section.

(f4)測定区間領域Aの設定
次に測定区間を、位相量pのデータが連続した負(p<0)と連続した正(p>0)の領域の領域とに分けてi個の測定区間領域Aをそれぞれ設定する。iは2以上の正の整数である。図4では、測定区間領域Aの設定手順を説明するために、3個の負(p<0)の測定区間領域A,A,Aと、3個の正(p>0)の測定区間領域A,A,Aが例示されている。説明の便宜のため、図4は図3に示した位相量分布データのうち、位置が0〜0.22μm近傍までの間で選択的に抽出された部分が示されている。
(F4) Setting of measurement interval area A i Next, the measurement interval is divided into negative (p <0) continuous data of phase amount p and continuous positive (p> 0) continuous area, and i pieces The measurement zone area Ai is set respectively. i is a positive integer of 2 or more. In FIG. 4, in order to explain the setting procedure of the measurement section area A i , three negative (p <0) measurement section areas A 1 , A 3 , A 5 and three positive (p> 0) The measurement section areas A 2 , A 4 , and A 6 are illustrated. For the convenience of description, FIG. 4 shows a portion of the phase amount distribution data shown in FIG. 3 which is selectively extracted between 0 and 0.22 [mu] m.

(f5)要素ΔD ×p(ave)の設定
次に設定されたそれぞれの測定区間領域Aの幅ΔDを求める。例えば図4中の左端で位相量pが負(p<0)の測定区間領域Aの幅ΔDは約0.11μmである。次にそれぞれの測定区間領域Aにおける平均位相量p(ave)を求める。平均位相量p(ave)は、測定区間領域Aに含まれる1個以上の位相量pの値の相加平均や相乗平均を使用できる。そしてそれぞれの測定区間領域Aについて、要素ΔD ×p(ave)の値を算出する。
(F5) determining the width [Delta] D i elements ΔD i n × p i (ave ) each measurement period area A i which set the next set of. For example, at the left end in FIG. 4, the width ΔD 1 of the measurement interval region A 1 with a negative phase amount p (p <0) is about 0.11 μm. Next, an average phase amount p i (ave) in each measurement interval area A i is determined. As the average phase amount p i (ave), an arithmetic average or a geometric average of the values of one or more phase amounts p included in the measurement interval area A i can be used. And for each measurement period area A i, and calculates the value of the element ΔD i n × p i (ave ).

(f6)平均μ及び標準偏差σの算出
次に要素ΔD ×p(ave)を、p<0の測定区間領域のグループ及びp>0の測定区間領域のグループのそれぞれにおいて算出し、それぞれのグループ内で平均μ及び標準偏差σを算出する。例えば図4中のp<0の測定区間領域のグループでは、3個の測定区間領域A,A,Aのそれぞれから、位相量pが負側(p<0)の要素ΔD ×p(ave)、ΔD ×p(ave)及びΔD ×p(ave)を算出する。そして3個の要素ΔD ×p(ave)、ΔD ×p(ave)及びΔD ×p(ave)から負側の平均μ(p<0)及び標準偏差σ(p<0)を算出する。
(F6) the mean μ and the calculation of the standard deviation σ then element ΔD i n × p i (ave ), calculated in each group of <group and p in the measurement zone region of 0> 0 measurement interval region of p, The mean μ and the standard deviation σ are calculated within each group. For example, in the group of measurement zone regions of p <0 in FIG. 4, the element ΔD 1 n of which the phase amount p is on the negative side (p <0) from each of the three measurement zone regions A 1 , A 3 and A 5. × p 1 (ave), ΔD 3 n × p 3 (ave) and ΔD 5 n × p 5 (ave) are calculated. And from the three elements ΔD 1 n × p 1 (ave), ΔD 3 n × p 3 (ave) and ΔD 5 n × p 5 (ave), the mean μ (p <0) on the negative side and the standard deviation σ ( Calculate p <0) .

例えば相加平均を用いる場合、位相量pが負側(p<0)で3個の要素ΔD ×p(ave)、ΔD ×p(ave)及びΔD ×p(ave)についての平均μ(p<0)及び標準偏差σ(p<0)は、

平均μ(p<0)={ΔD ×p(ave)+ΔD ×p(ave)+ΔD ×p(ave)}/3

標準偏差σ(p<0)=√([{ΔD ×p(ave)−μ(p<0)}+{ΔD ×p(ave)−μ(p<0)}+{ΔD ×p(ave)−μ(p<0)}]/3)

と、それぞれ算出される。同様に3個の測定区間領域A,A,Aのそれぞれから、位相量pが正側(p>0)の要素ΔD ×p(ave)、ΔD ×p(ave)及びΔD ×p(ave)を算出し、3個の要素ΔD ×p(ave)、ΔD ×p(ave)及びΔD ×p(ave)から正側の平均μ(p>0)及び標準偏差σ(p>0)を算出する。
For example, in the case of using arithmetic mean, three elements ΔD 1 n × p 1 (ave), ΔD 3 n × p 3 (ave) and ΔD 5 n × p 5 on the negative side (p <0) of the phase amount p The mean μ (p <0) and the standard deviation σ (p <0 ) for (ave) are

Average μ (p <0) = {ΔD 1 n × p 1 (ave) + ΔD 3 n × p 3 (ave) + ΔD 5 n × p 5 (ave)} / 3

Standard deviation σ (p <0) = √ ([{ΔD 1 n × p 1 (ave) −μ (p <0)) 2 + {ΔD 3 n × p 1 (ave) −μ (p <0) } 2 + {ΔD 1 n × p 5 (ave) − μ (p <0) } 2 ] / 3)

And are respectively calculated. Similarly, from each of the three measurement interval areas A 2 , A 4 and A 6 , the elements ΔD 2 n × p 2 (ave) and ΔD 4 n × p 4 (ap) of which the phase amount p is on the positive side (p> 0) ave) and ΔD 6 n × p 6 (ave) are calculated, and from three elements ΔD 2 n × p 2 (ave), ΔD 4 n × p 4 (ave) and ΔD 6 n × p 6 (ave) Calculate the mean μ (p> 0) on the positive side and the standard deviation σ (p> 0) .

(f7)評価指標の算出
ここで位相量pが負側の平均μ(p<0)及び標準偏差σ(p<0)、並びに位相量pが正側の平均μ(p>0)及び標準偏差σ(p>0)の値をそのまま電界効果移動度の評価のための指標として使用することも可能である。しかし本発明者らが検討した結果、位相量pが負側では平均μ(p<0)及びσ(p<0)が小さい程電界効果移動度は高くなるが、位相量pが正側では逆に平均μ(p>0)及び標準偏差σ(p>0)が大きい程、電界効果移動度が高くなることが分かった。すなわち位相量の正負で、電界効果移動度の増減の傾向が異なる。
(F7) Calculation of evaluation index Here, average μ (p <0) and standard deviation σ (p <0) of phase amount p on the negative side, and average μ (p> 0) of phase amount p on the positive side and standard It is also possible to use the value of the deviation σ (p> 0) as it is as an index for evaluating the field effect mobility. However, as a result of investigations by the present inventors, the field effect mobility becomes higher as the average μ (p <0) and σ (p <0) become smaller when the phase amount p is negative, but when the phase amount p is positive Conversely, it was found that the larger the mean μ (p> 0) and the standard deviation σ (p> 0) , the higher the field effect mobility. That is, the tendency of increase and decrease of the field effect mobility is different depending on whether the phase amount is positive or negative.

そのため本発明者らは、評価指標としての利便性を高めるため、位相量pが負側の平均μ(p<0)の絶対値|μ(p<0)|から、位相量pが正側の平均μ(p>0)の値を減じた値を「修正平均差Δμ」として設定した。

修正平均差Δμ=|平均μ(p<0)|−「平均μ(p>0)」 ・・・(1)

式(1)の修正平均差Δμの評価指標を用いれば、位相量が正の領域のグループにおける要素ΔD ×p(ave)間の平均μ(p>0)が大きい程、修正平均差Δμが小さくなる。
Therefore the present inventors have, for convenience of the evaluation index, the absolute value of the average phase amount p is negative μ (p <0) | μ (p <0) | from phase amount p is positive The value obtained by subtracting the value of the average μ (p> 0) of is set as the “corrected average difference Δμ”.

Modified average difference Δμ = | average μ (p <0) | − “average μ (p> 0) ” (1)

Using the metrics modified mean difference Δμ of the formula (1), component ΔD i n × p i (ave ) Mean mu (p> 0) between the phase amount in a group of positive region the greater, corrected average The difference Δμ becomes smaller.

また本発明者らは同様に、標準偏差σについても評価指標としての利便性を高めるため、位相量pが負側のσ(p<0)の値から、位相量pが正側の標準偏差σ(p>0)の値を減じた値を「標準偏差差Δσ」として設定した。

標準偏差差Δσ=「標準偏差σ(p<0)」−「標準偏差σ(p>0)」 ・・・(2)

式(2)の標準偏差差Δσの評価指標を用いれば、位相量が正の領域のグループにおける要素ΔD ×p(ave)間の標準偏差σ(p>0)が大きい程、標準偏差差Δσが小さくなる。そして式(1)及び式(2)を用いて、測定区間における修正平均差Δμ及び標準偏差差Δσを算出する。
Also, the present inventors similarly improve the convenience as an evaluation index for the standard deviation σ, so the standard deviation of the phase amount p on the positive side from the value of σ on the negative side (p <0) The value obtained by subtracting the value of σ (p> 0) was set as “standard deviation difference Δσ”.

Standard deviation difference Δσ = “standard deviation σ (p <0) ” − “standard deviation σ (p> 0) ” (2)

Using the metrics of the standard deviation difference Δσ of formula (2), as the phase amount is larger positive elements in the group of area ΔD i n × p i (ave ) Standard deviation sigma (p> 0) between the standard The deviation difference Δσ decreases. Then, the corrected average difference Δμ and the standard deviation difference Δσ in the measurement section are calculated using the equations (1) and (2).

図5は、要素ΔD ×p(ave)の冪指数nにおいてn=1として要素ΔD×p(ave)が設定される場合の対応テーブルとしての直線を示す。図5(a)中には、第1実施例、第2実施例及び第1比較例のそれぞれの絶縁ゲート型半導体装置において算出された修正平均差Δμと電界効果移動度の最大値との対応関係が示されている。また図5(b)中には、第1実施例、第2実施例及び第1比較例のそれぞれの絶縁ゲート型半導体装置において算出された標準偏差差Δσと電界効果移動度の最大値との対応関係が示されている。まず第1実施例、第2実施例及び第1比較例に係る絶縁ゲート型半導体装置の製造方法をそれぞれ説明する。 Figure 5 shows a straight line as the corresponding table when the element ΔD i n × p i elements in the exponent n as n = 1 in (ave) ΔD i × p i (ave) is set. In FIG. 5A, the correspondence between the corrected average difference Δμ calculated in each of the insulated gate semiconductor devices of the first embodiment, the second embodiment and the first comparative example and the maximum value of the field effect mobility is shown. Relationships are shown. Further, in FIG. 5B, the standard deviation difference Δσ calculated in each of the insulated gate semiconductor devices of the first embodiment, the second embodiment and the first comparative example and the maximum value of the field effect mobility are shown. The correspondence is shown. First, a method of manufacturing an insulated gate semiconductor device according to the first embodiment, the second embodiment and the first comparative example will be respectively described.

(第1実施例)
第1実施例では、(1−100)面を主面とする4H−SiC基板が用いられる。また以降の説明における他の実施例の場合でも主面は同様に設定される。第1の実施形態の第1実施例に係る絶縁ゲート型半導体装置の製造では、上記した電荷分布のバラツキを抑える工程(c)において、誘導結合型プラズマ(ICP)エッチングを用いてSiC面の改善を行った。ICPエッチングのガス種は、Ar、SF、O、SiFであった。またゲート絶縁膜5を形成する工程(d)において、HTO膜を成膜し、その後1250℃程度、約60分の条件で、一酸化窒素(NO)雰囲気下でのアニール処理を施すことにより、図1に示したゲート絶縁膜5となるシリコン酸化膜を100nm程度の膜厚で形成した。工程(c)と工程(d)との間で、図1に示した半導体基板1は大気に接触させた。
(First embodiment)
In the first embodiment, a 4H-SiC substrate whose main surface is the (1-100) plane is used. Also in the case of other embodiments in the following description, the main surface is set in the same manner. In the manufacture of the insulated gate semiconductor device according to the first example of the first embodiment, improvement of the SiC surface is performed using inductively coupled plasma (ICP) etching in the step (c) for suppressing the variation in the charge distribution described above. Did. Gas species for ICP etching were Ar, SF 6 , O 2 and SiF 4 . Further, in the step (d) of forming the gate insulating film 5, an HTO film is formed and then annealing is performed in a nitrogen monoxide (NO) atmosphere under conditions of about 1250 ° C. and about 60 minutes. A silicon oxide film to be the gate insulating film 5 shown in FIG. 1 was formed to a thickness of about 100 nm. Between the step (c) and the step (d), the semiconductor substrate 1 shown in FIG. 1 was exposed to the atmosphere.

そして工程(e)以降の処理を施すことにより複数の絶縁ゲート型半導体装置を製造し、製造した絶縁ゲート型半導体装置の中から第1実施例に係る絶縁ゲート型半導体装置としてのサンプルを抽出した。このサンプルの電界効果移動度を測定すると、その最大値は約83[cm/Vs]であった。そして濃度50%のHF水溶液を室温下で5〜10分間用いたウェット処理を施して、ゲート絶縁膜5をなすシリコン酸化膜を除去した。そして半導体基板1の(1−100)面の界面のSiCのチャネル形成層2の上面を露出させ、露出した上面に対してAFMのカンチレバーの探針を接近させて振動させた。使用したAFMのカンチレバーはシリコン(Si)製であり、製品仕様値の振動周波数は300kHz、ばね定数は26N/mであった。またAFMに関する他の設定事項については、以下のように設定した。
・測定モード:斥力モード
・ターゲット振幅(Target Amplitude):1V
・ターゲットパーセント(Target%):−10%
・測定走査範囲:1μm×1μm
・走査周波数:1Hz
・測定点数:256×256点
・探針の走査角度(Scan Angle):0°
Then, a plurality of insulated gate semiconductor devices are manufactured by performing the process after step (e), and a sample as the insulated gate semiconductor device according to the first embodiment is extracted from the manufactured insulated gate semiconductor devices. . When the field effect mobility of this sample was measured, its maximum value was about 83 [cm 2 / Vs]. Then, the silicon oxide film forming the gate insulating film 5 was removed by performing a wet process using an aqueous solution of 50% concentration HF for 5 to 10 minutes at room temperature. Then, the upper surface of the channel forming layer 2 of SiC at the interface of the (1-100) plane of the semiconductor substrate 1 was exposed, and the probe of the cantilever of AFM was brought close to the exposed upper surface and vibrated. The cantilever of the AFM used was made of silicon (Si), and the vibration frequency of the product specification value was 300 kHz, and the spring constant was 26 N / m. The other settings for AFM were set as follows.
・ Measurement mode: Repulsive force ・ Target amplitude (Target Amplitude): 1V
Target percentage (Target%): -10%
・ Measurement scan range: 1 μm × 1 μm
・ Scanning frequency: 1 Hz
-Number of measurement points: 256 x 256 points-Scanning angle of the probe (Scan Angle): 0 °

そして1.0μm×1.0μmの正方形状の位相像のデータを得て、得られた位相像のデータ中で、図2中に例示した場合と同様の約0.6μmの線状の測定区間を設定した。図5(a)及び図5(b)に示すように、第1実施例の場合の測定区間における修正平均差Δμは−0.0035であり、標準偏差差Δσは−0.0037であった。   Then, data of a square phase image of 1.0 μm × 1.0 μm was obtained, and in the data of the obtained phase image, a linear measurement interval of about 0.6 μm similar to the case illustrated in FIG. It was set. As shown in FIGS. 5A and 5B, the corrected average difference Δμ in the measurement section in the case of the first embodiment was −0.0035, and the standard deviation difference Δσ was −0.0037. .

(第2実施例)
第1の実施形態の第2実施例に係る絶縁ゲート型半導体装置の製造方法では、工程(c)において、約90Torr(約1.2×10Pa)、1500℃程度、約18分の高温水素アニール処理によりSiC面の改善を行った。H濃度は100%であった。また工程(d)において、第1実施例の場合と同様に、HTO膜を成膜し、その後1250℃程度、約60分の条件で一酸化窒素(NO)雰囲気下でのアニール処理を施すことにより、図1に示したゲート絶縁膜5となるシリコン酸化膜を100nm程度の膜厚で形成した。工程(c)と工程(d)との間で、図1に示した半導体基板1は大気に接触させた。
Second Embodiment
In the method of manufacturing an insulated gate semiconductor device according to the second example of the first embodiment, in the step (c), about 90 Torr (about 1.2 × 10 4 Pa), about 1500 ° C., high temperature for about 18 minutes The SiC surface was improved by hydrogen annealing. The H 2 concentration was 100%. Further, in the step (d), as in the first embodiment, an HTO film is formed, and then annealing is performed in a nitrogen monoxide (NO) atmosphere under conditions of about 1250 ° C. and about 60 minutes. Thus, a silicon oxide film to be the gate insulating film 5 shown in FIG. 1 was formed to a thickness of about 100 nm. Between the step (c) and the step (d), the semiconductor substrate 1 shown in FIG. 1 was exposed to the atmosphere.

そして工程(e)以降の処理を施すことにより絶縁ゲート型半導体装置を製造し、製造した絶縁ゲート型半導体装置の中から第2実施例に係る絶縁ゲート型半導体装置としてのサンプルを抽出した。このサンプルの電界効果移動度を測定すると、その最大値は約82[cm/Vs]であった。また第1実施例の場合と同様に工程(f1)〜(f8)の電荷分布評価を実施して修正平均差Δμ又は標準偏差差Δσを算出した。ゲート絶縁膜5であるシリコン酸化膜の除去条件、AFMのカンチレバーの仕様及び測定区間の設定方法等は、第1実施例の場合と同様である。図5(a)及び図5(b)に示すように、第2実施例の場合の測定区間における修正平均差Δμは0.0002であり、標準偏差差Δσは−0.0001であった。 Then, the insulated gate semiconductor device is manufactured by performing the process from step (e), and a sample as the insulated gate semiconductor device according to the second embodiment is extracted from the manufactured insulated gate semiconductor devices. When the field effect mobility of this sample was measured, its maximum value was about 82 [cm 2 / Vs]. Also, the charge distribution evaluation in the steps (f1) to (f8) was performed in the same manner as in the first embodiment to calculate the corrected average difference Δμ or the standard deviation difference Δσ. The removal conditions of the silicon oxide film which is the gate insulating film 5, the specification of the cantilever of AFM, the setting method of the measurement section, etc. are the same as those of the first embodiment. As shown in FIGS. 5A and 5B, the corrected average difference Δμ in the measurement section in the case of the second embodiment is 0.0002, and the standard deviation difference Δσ is −0.0001.

(第1比較例)
第1比較例に係る絶縁ゲート型半導体装置の製造方法では、工程(c)において、1気圧、1100℃程度、約10分の条件で酸素(O)雰囲気下での熱による犠牲酸化処理を行って熱酸化膜を形成することによりSiC面の改善を行った。その後、熱酸化膜をHF水溶液で除去した。また工程(d)において、第1実施例の場合と同様に、HTO膜を成膜後、1250℃程度、約60分の条件で、NO雰囲気下でのアニール処理を施すことにより、図1に示したゲート絶縁膜5となるシリコン酸化膜を100nm程度の膜厚で形成した。工程(c)と工程(d)との間で、図1に示した半導体基板1は大気に接触させた。そして工程(e)以降の処理を施すことにより絶縁ゲート型半導体装置を製造した。
(First comparative example)
In the method of manufacturing an insulated gate semiconductor device according to the first comparative example, in step (c), the sacrificial oxidation treatment by heat in an oxygen (O 2 ) atmosphere is performed under the conditions of about 1 atmosphere and about 1100 ° C. for about 10 minutes. The SiC surface was improved by forming a thermal oxide film. Thereafter, the thermal oxide film was removed with an aqueous HF solution. In the step (d), as in the first embodiment, after the HTO film is formed, annealing is performed in an NO atmosphere at about 1250 ° C. for about 60 minutes, as shown in FIG. A silicon oxide film to be the gate insulating film 5 shown was formed to a thickness of about 100 nm. Between the step (c) and the step (d), the semiconductor substrate 1 shown in FIG. 1 was exposed to the atmosphere. And the insulated gate type semiconductor device was manufactured by performing the process after a process (e).

そして製造した絶縁ゲート型半導体装置の中から第1比較例に係る絶縁ゲート型半導体装置としてのサンプルを抽出し、このサンプルの電界効果移動度を評価すると、その最大値は約78[cm/Vs]であった。また工程(f1)〜(f8)の電荷分布評価を実施して修正平均差Δμ又は標準偏差差Δσを算出した。ゲート絶縁膜5であるシリコン酸化膜の除去条件、AFMのカンチレバーの仕様及び測定区間の設定方法等は、第1実施例の場合と同様である。図5(a)及び図5(b)に示すように、第1比較例の場合の測定区間における修正平均差Δμは0.0071であり、標準偏差差Δσは0.0104であった。 Then, a sample as an insulated gate semiconductor device according to the first comparative example is extracted from the manufactured insulated gate semiconductor device, and the field effect mobility of this sample is evaluated. The maximum value thereof is about 78 cm 2 / Vs]. Further, charge distribution evaluation in steps (f1) to (f8) was performed to calculate the corrected average difference Δμ or the standard deviation difference Δσ. The removal conditions of the silicon oxide film which is the gate insulating film 5, the specification of the cantilever of AFM, the setting method of the measurement section, etc. are the same as those of the first embodiment. As shown in FIGS. 5A and 5B, the corrected average difference Δμ in the measurement section in the case of the first comparative example was 0.0071, and the standard deviation difference Δσ was 0.0104.

第1実施例、第2実施例、第1比較例の結果を図5(a)及び図5(b)に示す。図5(a)に示した第1実施例及び第2実施例のように、修正平均差Δμが零以下(Δμ≦0)に制御される場合、81.7以上の電界効果移動度が実現できることが分かる。また図5(b)に示した第1実施例及び第2実施例のように、標準偏差差Δσが零以下(Δμ≦0)に制御される場合、82以上の電界効果移動度が実現できることが分かる。一方、第1比較例の場合、熱酸化膜を形成する犠牲酸化処理によって電荷分布の偏りが生じ、第1実施例及び第2実施例の場合より電界効果移動度が低下したと考えられる。これは犠牲酸化処理により、チャネル形成層2の上面に処理雰囲気中の酸素が多く接触し、SiC中のSiとOとの反応が促進された結果、界面にSiCのCが析出し、カーボン結合が多く形成されることにより、電界効果移動度を低下させるトラップが増えたためと考えられる。   The results of the first embodiment, the second embodiment, and the first comparative example are shown in FIGS. 5 (a) and 5 (b). As in the first and second embodiments shown in FIG. 5A, when the corrected average difference Δμ is controlled to be less than or equal to zero (Δμ ≦ 0), a field effect mobility of 81.7 or more is realized. I know what I can do. When the standard deviation difference Δσ is controlled to be less than or equal to zero (Δμ ≦ 0) as in the first and second embodiments shown in FIG. 5B, a field effect mobility of 82 or more can be realized. I understand. On the other hand, in the case of the first comparative example, the charge distribution is uneven due to the sacrificial oxidation process for forming the thermal oxide film, and the field effect mobility is considered to be lower than in the first and second examples. This is because a large amount of oxygen in the processing atmosphere comes in contact with the upper surface of the channel forming layer 2 by the sacrificial oxidation treatment, and as a result, the reaction between Si in SiC and O is promoted. It is considered that the formation of a large number of traps increases the number of traps that lower the field effect mobility.

図6は、要素ΔD ×p(ave)の冪指数nにおいてn=2として要素ΔD ×p(ave)が設定される場合の対応テーブルとしての直線を示す。図6(a)は、第1実施例、第2実施例及び第1比較例のそれぞれの絶縁ゲート型半導体装置において算出された修正平均差Δμと電界効果移動度の最大値との対応関係が示されている。また図6(b)は、第1実施例、第2実施例及び第1比較例のそれぞれの絶縁ゲート型半導体装置において算出された標準偏差差Δσと電界効果移動度の最大値との対応関係が示されている。 Figure 6 shows a straight line as the corresponding table when the element ΔD i n × p i elements as n = 2 in the exponent n in (ave) ΔD i 2 × p i (ave) is set. FIG. 6A shows the correspondence between the corrected average difference .DELTA..mu. Calculated in each of the insulated gate semiconductor devices of the first embodiment, the second embodiment and the first comparative example and the maximum value of the field effect mobility. It is shown. FIG. 6B shows the correspondence between the standard deviation difference Δσ calculated in each of the insulated gate semiconductor devices of the first embodiment, the second embodiment and the first comparative example and the maximum value of the field effect mobility. It is shown.

図6(a)より、要素ΔD ×p(ave)においてn=2の場合であっても、修正平均差Δμが零以下(Δμ≦0)であれば、81.8以上の電界効果移動度が実現できることが分かる。また図6(b)より、標準偏差差Δσが零以下(Δμ≦0)の場合、82以上の電界効果移動度が実現できることが分かる。 6 from (a), even for n = 2 in the elements ΔD i n × p i (ave ), if modified mean difference [Delta] [mu is zero or less (Δμ ≦ 0), 81.8 more field It can be seen that the effect mobility can be realized. Further, it can be seen from FIG. 6B that when the standard deviation difference Δσ is less than or equal to zero (Δμ ≦ 0), a field effect mobility of 82 or more can be realized.

図7は、要素ΔD ×p(ave)の冪指数nにおいてn=3として要素ΔD ×p(ave)が設定される場合の対応テーブルとしての直線を示す。図7(a)は、第1実施例、第2実施例及び第1比較例のそれぞれの絶縁ゲート型半導体装置において算出された修正平均差Δμと電界効果移動度の最大値との対応関係が示されている。また図7(b)は、第1実施例、第2実施例及び第1比較例のそれぞれの絶縁ゲート型半導体装置において算出された標準偏差差Δσと電界効果移動度の最大値との対応関係が示されている。 Figure 7 shows a straight line as the corresponding table when the element ΔD i n × p i elements as n = 3 in the exponent n in (ave) ΔD i 3 × p i (ave) is set. FIG. 7A shows the correspondence between the corrected average difference Δμ calculated in each of the insulated gate semiconductor devices of the first embodiment, the second embodiment and the first comparative example and the maximum value of the field effect mobility. It is shown. FIG. 7B shows the correspondence between the standard deviation difference .DELTA..sigma. Calculated in each of the insulated gate semiconductor devices of the first embodiment, the second embodiment and the first comparative example and the maximum value of the field effect mobility. It is shown.

図7(a)より、要素ΔD ×p(ave)においてn=3の場合であっても、修正平均差Δμが零以下(Δμ≦0)であれば、81.7以上の電界効果移動度が実現できることが分かる。また図7(b)より、標準偏差差Δσが零以下(Δμ≦0)の場合、82以上の電界効果移動度が実現できることが分かる。 7 (a), even when the element ΔD i n × p i (ave ) of n = 3, if the modified mean difference [Delta] [mu is zero or less (Δμ ≦ 0), 81.7 more field It can be seen that the effect mobility can be realized. Further, it can be seen from FIG. 7B that when the standard deviation difference Δσ is less than or equal to zero (Δμ ≦ 0), a field effect mobility of 82 or more can be realized.

図5〜図7に示したように、要素ΔD ×p(ave)においてnの値を変化させても、修正平均差Δμが小さい程、電界効果移動度が高くなる。特に修正平均差Δμが零以下(Δμ≦0)の場合、電界効果移動度が81以上と高く実現され、界面の電荷分布のバラツキが大きく抑えられたと評価することができる。また標準偏差差Δσが小さい程、電界効果移動度が高くなり、特に零以下(Δσ≦0)の場合、電界効果移動度が82以上と高く実現され、界面の電荷分布のバラツキが大きく抑えられたと評価することができる。尚、図5〜図7では要素ΔD ×p(ave)のnの値が1〜3の場合を説明したが、4以上であっても修正平均差Δμ又は標準偏差差Δσと、電界効果移動度との関係は同様に説明できる。以上の工程(a)〜工程(f)を含む一連の工程により、図1に示した絶縁ゲート型半導体装置を製造できる。 As shown in FIGS. 5 to 7, even by changing the value of n in the elements ΔD i n × p i (ave ), the smaller the corrected mean difference [Delta] [mu, field effect mobility is high. In particular, when the correction average difference Δμ is less than or equal to zero (Δμ ≦ 0), the field effect mobility is realized as high as 81 or more, and it can be evaluated that the variation of the charge distribution at the interface is largely suppressed. Further, the smaller the standard deviation difference Δσ, the higher the field effect mobility, and in particular, the field effect mobility is as high as 82 or more when the value is less than zero (Δσ ≦ 0), and the variation of the charge distribution at the interface is largely suppressed. Can be evaluated. Although the value of n in FIG At 5 to 7 elements ΔD i n × p i (ave ) has described the case of 1-3, the modified mean difference Δμ or standard deviation difference Δσ be four or more, The relationship between field effect mobility can be similarly described. The insulated gate semiconductor device shown in FIG. 1 can be manufactured by a series of steps including the above steps (a) to (f).

本発明の第1の実施形態に係る絶縁ゲート型半導体装置の評価方法では、AFMで得られた位相像から評価指標を算出し、算出された評価指標を用いて界面の電荷分布のバラツキを評価する。すなわちチャネルの表面形状にのみ着目するのではなく、表面の電荷分布をAFMで得られた位相像で把握し、位相像を介して、電界効果移動度を評価する。このように電界効果移動度との相関関係がより大きな評価指標として修正平均差Δμ及び標準偏差差Δσが設定され、評価指標に絞った改善が製造プロセスで行われることにより、電界効果移動度が効果的に向上された絶縁ゲート型半導体装置を実現できる。また第1の実施形態に係る絶縁ゲート型半導体装置の評価方法によれば、算出された独自の評価指標を用いた画一的な手法によって絶縁ゲート型半導体装置の界面の電荷分布のバラツキを評価できるので、評価を客観的に、かつ負担を軽減して効率的に行うことができる。   In the method of evaluating an insulated gate semiconductor device according to the first embodiment of the present invention, an evaluation index is calculated from the phase image obtained by AFM, and the variation in charge distribution of the interface is evaluated using the calculated evaluation index. Do. That is, not only focusing on the surface shape of the channel, the charge distribution on the surface is grasped by the phase image obtained by AFM, and the field effect mobility is evaluated through the phase image. As described above, the correction average difference Δμ and the standard deviation difference Δσ are set as evaluation indexes having a larger correlation with the field effect mobility, and the field effect mobility is improved by narrowing down to the evaluation indexes in the manufacturing process. It is possible to realize an effectively improved insulated gate semiconductor device. Further, according to the evaluation method of the insulated gate semiconductor device according to the first embodiment, the variation of the charge distribution on the interface of the insulated gate semiconductor device is evaluated by the uniform method using the calculated unique evaluation index. Since it can be done, evaluation can be carried out objectively and with reduced burden.

<変形例>
本発明の第1の実施形態の変形例に係る絶縁ゲート型半導体装置では、界面の電荷分布の評価に加えて、更に、界面の表面形状をAFMで測定して、算術平均粗さRaが0.05nm以下に制御されている。
<Modification>
In the insulated gate semiconductor device according to the modification of the first embodiment of the present invention, in addition to the evaluation of the charge distribution at the interface, the surface shape of the interface is further measured by AFM, and the arithmetic average roughness Ra is 0. It is controlled to .05 nm or less.

算術平均粗さRaが0.05nm以下であるかどうかは、第1の実施形態に係る絶縁ゲート型半導体装置の評価方法の場合と同様に、AFMを用いて評価できる。例えば図2に示した位相像中の測定区間の凹凸プロファイルをAFMにより抽出し、抽出した凹凸プロファイルを用いて、測定区間中の算術平均粗さRa又は二乗平均平方粗さRqを算出すればよい。変形例に係る絶縁ゲート型半導体装置の他の構成については、図1を用いて説明した絶縁ゲート型半導体装置におけるそれぞれ同名の部材と等価であるため、重複説明を省略する。   Whether or not the arithmetic average roughness Ra is 0.05 nm or less can be evaluated using an AFM, as in the case of the method of evaluating an insulated gate semiconductor device according to the first embodiment. For example, the asperity profile of the measurement section in the phase image shown in FIG. 2 may be extracted by AFM, and the arithmetic mean roughness Ra or the root mean square roughness Rq in the measurement section may be calculated using the extracted asperity profile. . The other configurations of the insulated gate semiconductor device according to the modification are equivalent to the members having the same names in the insulated gate semiconductor device described with reference to FIG.

第1の実施形態の変形例に係る絶縁ゲート型半導体装置の製造方法によれば、凹凸分布が抑制されるように界面の算術平均粗さRaが0.05nm以下に制御されることでキャリアのラフネス散乱を低減できるので、電界効果移動度の向上を一層図れる。変形例に係る絶縁ゲート型半導体装置の他の効果については、図1を用いて説明した絶縁ゲート型半導体装置の場合と同様である。   According to the method of manufacturing an insulated gate semiconductor device according to the modification of the first embodiment, the arithmetic mean roughness Ra of the interface is controlled to 0.05 nm or less so that the unevenness distribution is suppressed. Since the roughness scattering can be reduced, the field effect mobility can be further improved. The other effects of the insulated gate semiconductor device according to the modification are the same as those of the insulated gate semiconductor device described with reference to FIG.

―第2の実施形態―
<絶縁ゲート型半導体装置の構造>
図1に示した絶縁ゲート型半導体装置はプレーナーゲート型の横型MOSFETであったが、これに限定されず、図8に示すようにトレンチゲート型の縦型MOSFETであってもよい。第2の実施形態に係る絶縁ゲート型半導体装置は、n型のSiCの半導体基板であるドレイン領域14と、ドレイン領域14の上に設けられたn型のドリフト領域9と、ドリフト領域9の上部に埋め込まれたp型のベース領域(チャネル形成層)12a,12bとを備える。ドリフト領域9は例えばエピタキシャル成長法により、またチャネル形成層12a,12bはイオン注入法及び活性化アニール等により形成できる。チャネル形成層12a,12bの上部にはn型のソース領域13a,13bが選択的に設けられている。
-Second embodiment-
<Structure of Insulated Gate Semiconductor Device>
Although the insulated gate semiconductor device shown in FIG. 1 is a planar gate type lateral MOSFET, it is not limited to this, and may be a trench gate type vertical MOSFET as shown in FIG. The insulated gate semiconductor device according to the second embodiment includes a drain region 14 which is a semiconductor substrate of n + -type SiC, an n-type drift region 9 provided on the drain region 14, and a drift region 9. A p-type base region (channel formation layer) 12a and 12b embedded at the top is provided. The drift region 9 can be formed, for example, by an epitaxial growth method, and the channel formation layers 12a and 12b can be formed by an ion implantation method, activation annealing, or the like. On the channel forming layers 12a and 12b, n + -type source regions 13a and 13b are selectively provided.

ドリフト領域9の上部には、絶縁ゲート型半導体装置の主面を正面から見た平面パターンで、ストライプ状に延びるトレンチ10が、チャネル形成層12a,12bを貫通してドリフト領域9まで掘られている。トレンチ10の側壁面及び底面の上にはゲート絶縁膜15がチャネル形成層12a,12bに接して設けられ、ゲート絶縁膜15を介してトレンチ10の内側にゲート電極16が設けられている。ソース領域13a,13b及びチャネル形成層12a,12bの上面上にはソース電極17a,17bが設けられ、ドレイン領域14の下面上にはドレイン電極18が設けられている。層間絶縁膜やフィールド絶縁膜等の図示は省略する。ゲート絶縁膜15及びチャネル形成層12a,12bによって絶縁ゲート構造が構成されている。   In the upper part of the drift region 9, a trench 10 extending in a stripe shape is dug to the drift region 9 through the channel formation layers 12a and 12b in a planar pattern in which the main surface of the insulated gate semiconductor device is viewed from the front. There is. A gate insulating film 15 is provided on the side wall surface and the bottom surface of the trench 10 in contact with the channel formation layers 12 a and 12 b, and a gate electrode 16 is provided inside the trench 10 with the gate insulating film 15 interposed therebetween. Source electrodes 17a and 17b are provided on the upper surfaces of the source regions 13a and 13b and the channel formation layers 12a and 12b, and a drain electrode 18 is provided on the lower surface of the drain region 14. Illustration of an interlayer insulating film, a field insulating film, etc. is omitted. The gate insulating film 15 and the channel formation layers 12a and 12b constitute an insulated gate structure.

図8に示した第2の実施形態に係る絶縁ゲート型半導体装置では、トレンチ10は図8中のSiCの上面である(0001)c面から、(0001)c面に垂直な下向きの方向に掘られている。すなわちMOSFETのゲート絶縁膜15との間で界面をなすSiCのチャネル形成層12a,12bの結晶面は、図1に示したプレーナーゲート型のMOSFETの場合と同様に(1−100)m面又は(11−20)a面である。第2の実施形態に係る絶縁ゲート型半導体装置においても、第1の実施形態に係る絶縁ゲート型半導体装置の場合と同様の評価方法によって界面の電荷分布を評価でき、高い電界効果移動度を備えたトレンチゲート型の絶縁ゲート型半導体装置を実現できる。   In the insulated gate semiconductor device according to the second embodiment shown in FIG. 8, the trench 10 is in the downward direction perpendicular to the (0001) c-plane from the (0001) c-plane which is the upper surface of SiC in FIG. It has been dug. That is, the crystal plane of the channel forming layers 12a and 12b of SiC forming an interface with the gate insulating film 15 of the MOSFET is (1-100) m plane or the same as in the planar gate MOSFET shown in FIG. (11-20) It is a surface. Also in the insulated gate semiconductor device according to the second embodiment, the charge distribution at the interface can be evaluated by the same evaluation method as the insulated gate semiconductor device according to the first embodiment, and has high field effect mobility. Thus, a trench gate type insulated gate semiconductor device can be realized.

―第3の実施形態―
<絶縁ゲート型半導体装置の構造>
第3の実施形態に係る絶縁ゲート型半導体装置は、図1に示した第1の実施形態に係る半導体装置の場合と同じ構成を備えるMOSFETである。すなわち第3の実施形態に係る絶縁ゲート型半導体装置は、n型のSiCの半導体基板1と、半導体基板1の上に設けられたp型のSiCのチャネル形成層2とを備える。チャネル形成層2の上部には、n型のソース領域3と、ソース領域3から離間したn型のドレイン領域4とがそれぞれ選択的に設けられている。
-Third embodiment-
<Structure of Insulated Gate Semiconductor Device>
The insulated gate semiconductor device according to the third embodiment is a MOSFET having the same configuration as that of the semiconductor device according to the first embodiment shown in FIG. That is, the insulated gate semiconductor device according to the third embodiment includes the semiconductor substrate 1 of n-type SiC and the channel forming layer 2 of p-type SiC provided on the semiconductor substrate 1. An n + -type source region 3 and an n + -type drain region 4 separated from the source region 3 are selectively provided on the channel forming layer 2.

ソース領域3及びドレイン領域4に挟まれたチャネル形成層2の上面にはゲート絶縁膜5が設けられ、ゲート絶縁膜5の上にはゲート電極6が設けられている。またソース領域3の上にはソース電極7が、ドレイン領域4の上にはドレイン電極8がそれぞれオーミック接触するように設けられている。ゲート絶縁膜5及びゲート絶縁膜5に接するチャネル形成層2によって絶縁ゲート構造が構成されている。   A gate insulating film 5 is provided on the upper surface of the channel formation layer 2 sandwiched between the source region 3 and the drain region 4, and a gate electrode 6 is provided on the gate insulating film 5. A source electrode 7 is provided on the source region 3 and a drain electrode 8 is provided on the drain region 4 in ohmic contact with each other. The gate insulating film 5 and the channel forming layer 2 in contact with the gate insulating film 5 constitute an insulating gate structure.

<絶縁ゲート型半導体装置の製造方法>
第3の実施形態に係る絶縁ゲート型半導体装置の製造方法においては、上記した第1の実施形態で説明した工程(a)〜工程(e)、及び工程(e)以降の一連の膜形成プロセスが同様に実施されるため、重複説明を省略する。
<Method of Manufacturing Insulated Gate Semiconductor Device>
In the method of manufacturing an insulated gate semiconductor device according to the third embodiment, a series of film forming processes subsequent to the steps (a) to (e) and the steps (e) described in the first embodiment described above Are similarly implemented, and therefore redundant description will be omitted.

<界面の電荷分布の評価方法>
第3の実施形態に係る絶縁ゲート型半導体装置の評価方法で用いられる評価指標(第2の評価指標)は、第1の実施形態の場合と同様に、電界効果移動度との相関関係がより大きな評価指標として電界効果移動度との関係を考慮して設定される。第3の実施形態では、第1の実施形態で説明した工程(f1)〜工程(f8)の手順を含む界面の電荷分布の評価方法のうち、工程(f1)〜工程(f3)までのプロセスは実施されるが、工程(f4)以降のプロセスは実施されない。すなわち(f1)位相像の取得(f2)測定区間の設定(f3)位相量の抽出までのプロセスが実施された後、第1の実施形態で用いた評価指標(第1の評価指標)とは異なる、電界効果移動度の評価指標(第2の評価指標)が、測定区間の位相像から抽出された位相量について算出される。
<Method of evaluating charge distribution on interface>
The evaluation index (second evaluation index) used in the method of evaluating an insulated gate semiconductor device according to the third embodiment has the same correlation with the field effect mobility as the first embodiment. As a large evaluation index, it is set in consideration of the relation between the field effect mobility and the like. In the third embodiment, the process from step (f1) to step (f3) in the method for evaluating the charge distribution on the interface including the procedure from step (f1) to step (f8) described in the first embodiment Is performed, but the process after step (f4) is not performed. That is, (f1) acquisition of phase image (f2) setting of measurement section (f3) after the process up to extraction of the phase amount is performed, the evaluation index (first evaluation index) used in the first embodiment is A different field effect mobility evaluation index (second evaluation index) is calculated for the phase amount extracted from the phase image of the measurement section.

第3の実施形態で用いられる評価指標は、表面粗さ(ラフネス)解析で使用される、サミット密度、表面ベアリングインデックス及びコア溶液保持インデックスのラフネスパラメータの定義方法のそれぞれを位相像の位相量pに対して適用することにより定義される。以下、第3の実施形態で用いられる評価指標を、本明細書中で単に「ラフネスパラメータ」と称して説明する。   The evaluation index used in the third embodiment is the phase density amount p of the phase image for each of the methods of defining the roughness density of the summit density, the surface bearing index and the core solution retention index used in surface roughness (roughness) analysis. Defined by applying to Hereinafter, the evaluation index used in the third embodiment will be described simply as “roughness parameter” in the present specification.

(ラフネスパラメータの定義)
(i)サミット密度Rds
第3の実施形態で用いられるサミット密度Rdsは、一定の長さxを有する測定区間中に含まれる位相量pのデータ点のうち、高さが極大となるサミット(頂点)の数Nについての単位長さあたりの個数を示し、以下の式(1)で定義される。

ds=N/x ・・・(1)
(Definition of roughness parameter)
(I) Summit density R ds
The summit density R ds used in the third embodiment is the number N of summits (peaks) at which the height is maximal among data points of the phase amount p included in the measurement section having a fixed length x. Indicates the number per unit length, and is defined by the following equation (1).

R ds = N / x (1)

測定区間中で位相が進んでいる領域(p>0)が多くなると、サミット数Nが増える傾向があるため、式(1)より、位相が進んでいる領域(p>0)が多くなるほどサミット密度Rdsの値が大きくなる傾向がある。尚、測定区間が1次元の線状の場合でなく、2次元の面積を有する場合には、式(1)中のそれぞれの項の値を、2次元の値に置換することによって、2次元の測定区間におけるサミット密度Sdsを求めることも可能である。例えば測定対象の表面に、製造中の各種プロセスに起因するスジ状の段差が形成され、この段差を横断するように2次元の測定区間が設定される場合には、段差部分から得られた数値を補正する等、段差を考慮して2次元のサミット密度Sdsを求めることもできる。段差部分の考慮によって、評価精度をより高めることができる。 The number of summits N tends to increase as the number of areas (p> 0) where the phase advances in the measurement section increases. Therefore, according to equation (1), the more the area (p> 0) where the phase leads, the more summits The value of the density R ds tends to be large. When the measurement section is not a one-dimensional linear shape but has a two-dimensional area, the two-dimensional value is substituted by replacing the value of each term in equation (1). It is also possible to determine the summit density S ds in the measurement interval of. For example, when step-like steps due to various processes being formed are formed on the surface to be measured, and a two-dimensional measurement section is set to cross the step, the numerical value obtained from the step portion The two-dimensional summit density S ds can also be determined in consideration of the difference in level, for example. The evaluation accuracy can be further enhanced by considering the step portion.

(ii)表面ベアリングインデックスRbi
まず一定の長さxを有する測定区間中に含まれる位相量pのデータ点について、二乗平均平方粗さR(RMS)を算出する。二乗平均平方粗さRは、位相量pのデータ点の個数をk個、k個のデータ点のそれぞれの位相量pをp(n=1〜k、kは自然数)、k個のデータ点の位相量pの相加平均をμとしたとき、以下の式(2)によって定義される。

=√[{Σ(p−μ)}/x],(n=1〜k) ・・・(2)
(Ii) Surface bearing index R bi
First, the root mean square roughness R q (RMS) is calculated for data points of the phase amount p included in the measurement section having a fixed length x. The root mean square roughness R q is the number of data points of phase amount p, k, the phase amounts p of k data points p n (n = 1 to k, k is a natural number), k when the arithmetic mean of the phase amount p n of data points was mu k, it is defined by the following equation (2).

R q = √ [{{(p n −μ k ) 2 } / x], (n = 1 to k) (2)

次に、図9に示すように、表面ベアリング面積比曲線におけるZ0.05の値を求める。ここで表面ベアリング面積比曲線は、高さ分布のヒストグラムを積分したものである。図9中のZ0.05の位置から延びる水平線h0.05はベアリング面積比が5%の値の位置を通過し、Z0.8の位置から延びる水平線h0.8はベアリング面積比が80%の値の位置を通過する。2本の水平線h0.05,h0.8により分けられた領域(ゾーン)はそれぞれ、ピークゾーン、コアゾーン及びバレーゾーンと呼ばれる。Z0.05は表面の最上の点からベアリング面積5%の高さまでの距離を、またZ0.8は表面の最上の点からベアリング面積80%の高さまでの距離をそれぞれ示す。 Next, as shown in FIG. 9, the value of Z0.05 in the surface bearing area ratio curve is determined. Here, the surface bearing area ratio curve is an integrated histogram of height distribution. Horizontal line h 0.05 extending from the position of the Z 0.05 in 9 passes through the position of the value of the bearing area ratio of 5%, the horizontal line h 0.8 extending from the position of the Z 0.8 Bearing area ratio Pass the position of 80% value. The areas (zones) divided by the two horizontal lines h 0.05 and h 0.8 are called peak zone, core zone and valley zone, respectively. Z 0.05 indicates the distance from the top of the surface to the height of 5% of the bearing area, and Z 0.8 indicates the distance from the top of the surface to the height of 80% of the bearing area.

そして第3の実施形態で用いられる表面ベアリングインデックスRbiは、二乗平均平方粗さR及び表面ベアリング面積比曲線におけるZ0.05を用いて、以下の式(3)で定義される。

bi=R/Z0.05 ・・・(3)
The surface bearing index R bi used in the third embodiment is defined by the following equation (3) using the root mean square roughness R q and Z 0.05 in the surface bearing area ratio curve.

R bi = R q / Z 0.05 (3)

測定区間中で位相が進んでいる領域(p>0)が多くなると、分母のZ0.05の値が大きくなるため、式(3)より、進んでいる領域(p>0)が多くなるほど、表面ベアリングインデックスRbiが小さくなる傾向がある。尚、サミット密度Rdsの場合と同様に、測定区間が2次元の面積を有する場合には、式(3)中のそれぞれの項の値を2次元の値に置換することによって、2次元の測定区間における表面ベアリングインデックスSbiを求めることも可能である。 Since the value of Z 0.05 of the denominator increases as the region (p> 0) in which the phase advances in the measurement section increases, the more the region (p> 0) advances according to equation (3) The surface bearing index R bi tends to be small. As in the case of the summit density R ds , when the measurement section has a two-dimensional area, a two-dimensional value is obtained by replacing the value of each term in equation (3) with a two-dimensional value. It is also possible to determine the surface bearing index S bi in the measuring section.

(iii)コア溶液保持インデックスRci
第3の実施形態で用いられるコア溶液保持インデックスRciは、二乗平均平方粗さRを用いて、以下の式(4)で定義される。

ci=[{V(h0.05)−V(h0.8)}/x]/R ・・・(4)
(Iii) Core solution retention index R ci
The core solution retention index R ci used in the third embodiment is defined by the following equation (4) using the root mean square roughness R q .

R ci = [{V V (h 0.05 ) -V V (h 0.8 )} / x] / R q (4)

ここでV(h0.05)は、図9に示したベアリング面積比曲線より上で、水平線h0.05より下の無効な領域の面積を、またV(h0.8)はベアリング面積比曲線より上で、水平線h0.8より下の無効な領域の面積をそれぞれ示す。すなわち「V(h0.05)−V(h0.8)」は、図9中のコアゾーン中で斜線を付した領域の面積を意味する。 Here, V V (h 0.05 ) is the area of the invalid region below the horizontal line h 0.05 above the bearing area ratio curve shown in FIG. 9, and V V (h 0.8 ) is The area of the invalid area below the horizontal line h 0.8 is shown, respectively, above the bearing area ratio curve. That is, “V V (h 0.05 ) −V V (h 0.8 )” means the area of the hatched area in the core zone in FIG. 9.

測定区間中で位相が進んでいる領域(p>0)が多くなると、V(h0.05)が大きくかつV(h0.8)が小さくなる。そのためコアゾーン中の無効領域の面積が大きくなることから、式(4)より、位相が進んでいる領域(p>0)が多くなるほど、コア溶液保持インデックスRciが大きくなる傾向がある。尚、サミット密度Rdsの場合と同様に、測定区間が2次元の面積を有する場合には、式(3)中のそれぞれの項の値を、2次元の値に置換することによって、2次元の測定区間におけるコア溶液保持インデックスSciを求めることも可能である。 As the region (p> 0) in which the phase advances in the measurement section increases, V V (h 0.05 ) increases and V V (h 0.8 ) decreases. Therefore, since the area of the ineffective region in the core zone is increased, the core solution retention index Rci tends to be increased as the region (p> 0) in which the phase is advanced is increased according to equation (4). As in the case of the summit density R ds , when the measurement section has a two-dimensional area, the two-dimensional value is substituted by replacing the value of each term in the equation (3). It is also possible to determine the core solution retention index Sci in the measurement interval of.

尚、第3の実施形態で用いられるラフネスパラメータの定義に関しては、例えば「THE DEVELOPMENT OF METHODS FOR THE CHARACTERISATION OF ROUGHNESS IN THREE DIMENSIONS」(3次元におけるラフネスの特徴付けのための方法の開発)(欧州委員会、2008年3月27日)等の参考文献を参照できる。   As for the definition of the roughness parameter used in the third embodiment, for example, “THE DEVELOPMENT OF METHODS FOR THE CHARACTERIZATION OF ROUGHNESS IN THREE DIMENSIONS” (Development of a method for characterizing roughness in three dimensions) (European Commissioner) Reference, March 27, 2008) can be referred to.

次に、第3の実施形態において位相量pが測定される第1実施例、第2実施例、第1比較例及び第2比較例のそれぞれに係る絶縁ゲート型半導体装置を説明する。第1実施例、第2実施例及び第1比較例に係る絶縁ゲート型半導体装置の構成は、第1の実施形態で説明した同名の例に係る構成とそれぞれ同じであるため、重複説明を省略する。また第1実施例、第2実施例及び第1比較例のそれぞれのサンプルから得られる電界効果移動度の最大値も、第1の実施形態で説明した電界効果移動度の最大値と同じであり、それぞれの値を参考に以下に記載する。
第1実施例:約83[cm/Vs]
第2実施例:約82[cm/Vs]
第1比較例:約78[cm/Vs]
Next, an insulated gate semiconductor device according to each of the first example, the second example, the first comparative example, and the second comparative example in which the phase amount p is measured in the third embodiment will be described. The configurations of the insulated gate semiconductor devices according to the first embodiment, the second embodiment, and the first comparative example are the same as the configurations according to the example of the same name described in the first embodiment, and thus the redundant description is omitted. Do. Further, the maximum value of the field effect mobility obtained from each sample of the first embodiment, the second embodiment and the first comparative example is also the same as the maximum value of the field effect mobility described in the first embodiment. Each value is described below for reference.
First embodiment: about 83 [cm 2 / Vs]
Second embodiment: about 82 [cm 2 / Vs]
First comparative example: about 78 [cm 2 / Vs]

一方、第2比較例では上記の電荷分布のバラツキを抑える工程(c)において、第1比較例の場合と等価な、熱による犠牲酸化処理の前に高温水素アニール処理が追加実施される。具体的には、工程(c)において、まず約90Torr(約1.2×10Pa)、1500℃程度、約18分の条件で、H濃度が100%の雰囲気下での高温水素アニール処理をSiC面に施した。次に1気圧、1100℃程度、約10分の条件でO雰囲気下での熱による犠牲酸化処理を行って熱酸化膜を形成することによりSiC面の改善を行った。その後、熱酸化膜をHF水溶液で除去した。 On the other hand, in the second comparative example, in the step (c) for suppressing the variation of the charge distribution, a high-temperature hydrogen annealing process is additionally performed before the sacrificial oxidation process by heat equivalent to the first comparative example. Specifically, in the step (c), first, high temperature hydrogen annealing under an atmosphere of 100% H 2 concentration under conditions of about 90 Torr (about 1.2 × 10 4 Pa), about 1500 ° C., about 18 minutes The treatment was applied to the SiC surface. Next, a sacrificial oxidation treatment by heat in an O 2 atmosphere was performed under the conditions of 1 atm, 1100 ° C., and about 10 minutes to form a thermal oxide film, thereby improving the SiC surface. Thereafter, the thermal oxide film was removed with an aqueous HF solution.

次に工程(d)において、第1実施例の場合と同様に、HTO膜を成膜後、1250℃程度、約60分の条件で、NO雰囲気下でのアニール処理を施すことにより、図1に示したゲート絶縁膜5となるシリコン酸化膜を100nm程度の膜厚で形成した。工程(c)と工程(d)との間で、図1に示した半導体基板1を大気に接触させた。そして工程(e)以降の処理を施すことにより絶縁ゲート型半導体装置を製造し、製造した絶縁ゲート型半導体装置の中からサンプルを抽出した。第2比較例のサンプルの電界効果移動度を評価すると、電界効果移動度の最大値は約76[cm/Vs]であった。 Next, in the step (d), as in the first embodiment, after the HTO film is formed, annealing is performed in an NO atmosphere under conditions of about 1250 ° C. and about 60 minutes, as shown in FIG. A silicon oxide film to be the gate insulating film 5 shown in FIG. The semiconductor substrate 1 shown in FIG. 1 was brought into contact with the atmosphere between the step (c) and the step (d). And an insulated gate type semiconductor device was manufactured by performing processing after a process (e), and a sample was extracted out of a manufactured insulated gate type semiconductor device. When the field effect mobility of the sample of the second comparative example was evaluated, the maximum value of the field effect mobility was about 76 [cm 2 / Vs].

(AFMによる測定)
次に第1実施例、第2実施例、第1比較例及び第2比較例のそれぞれのサンプルに対して、第1の実施形態の場合と同様にゲート絶縁膜5を、HF水溶液を用いたウェット処理により除去してチャネル形成層2の上面を露出させた。そして上記した工程(f1)を実施して位相像を取得した後、工程(f2)を実施して測定区間を設定し、その後、工程(f3)を実施して測定区間中の位相量pを抽出した。ゲート絶縁膜5であるシリコン酸化膜の除去条件、AFMのカンチレバーの仕様及びその他の測定条件等については、第1の実施形態の場合と同様である。また本測定では測定区間として5ラインを設定し、それぞれを評価して算出された5個の値の平均値を測定対象の表面を評価するための代表値として設定した。
(Measurement by AFM)
Next, for each of the samples of the first example, the second example, the first comparative example, and the second comparative example, the gate insulating film 5 and the HF aqueous solution are used in the same manner as in the first embodiment. It removed by wet processing and the upper surface of the channel formation layer 2 was exposed. Then, after the above-mentioned step (f1) is carried out to obtain a phase image, step (f2) is carried out to set a measurement section, and then step (f3) is carried out to obtain the phase amount p in the measurement section Extracted. The conditions for removing the silicon oxide film which is the gate insulating film 5, the specifications of the cantilever of the AFM, and other measurement conditions are the same as those in the first embodiment. Moreover, in this measurement, 5 lines were set as a measurement area, and the average value of 5 values calculated by evaluating each was set as a representative value for evaluating the surface of a measuring object.

図10中には第2実施例において取得された約1.0μm×約1.0μmの正方形状の位相像と、この位相像の中に設定された5本の測定区間のうちの1つが、約1.0μmの長さの白色の測定ラインとして例示されている。また図11中には、図10中に示した測定ラインの中に含まれる複数の位相量pのデータ点が丸印で示されると共に、複数のデータ点が線分で結ばれた凹凸状の軌跡が示されている。   In FIG. 10, a square phase image of about 1.0 μm × about 1.0 μm acquired in the second embodiment and one of five measurement intervals set in the phase image are It is illustrated as a white measurement line of about 1.0 μm in length. Further, in FIG. 11, the data points of the plurality of phase amounts p included in the measurement line shown in FIG. 10 are indicated by circles, and the concavo-convex shape in which the plurality of data points are connected by line segments The trajectory is shown.

また図12中には第1比較例において取得された約1.0μm×約1.0μmの正方形状の位相像と、この位相像の中に設定された測定区間が、約1.0μmの長さの白色の測定ラインとして示されている。尚、図12中の位相像は、図2中に示した位相像と同じ画像データであるが、設定された測定ラインの長さが異なる。また図12中の位相像の右側の位置には、基準位置(零点)からの高さを示す目盛が、図2中で対応する位置に設けられた移動度を示す目盛に換えて配置されている。また図13中には、図12中に示した測定ラインの中に含まれる複数の位相量pのデータ点が丸印で示されると共に、複数のデータ点が線分で結ばれた凹凸状の軌跡が示されている。   Further, in FIG. 12, the square phase image of about 1.0 μm × about 1.0 μm acquired in the first comparative example and the measurement section set in this phase image have a length of about 1.0 μm. Is shown as a white measuring line. The phase image in FIG. 12 is the same image data as the phase image shown in FIG. 2, but the length of the set measurement line is different. Further, at the position on the right side of the phase image in FIG. 12, a scale indicating the height from the reference position (zero point) is arranged in place of the scale indicating the mobility provided at the corresponding position in FIG. There is. Further, in FIG. 13, data points of a plurality of phase amounts p included in the measurement line shown in FIG. 12 are indicated by circles, and a plurality of data points are connected by a line segment. The trajectory is shown.

図11及び図13に例示したように、第1実施例、第2実施例、第1比較例及び第2比較例のすべてについて、測定区間中の位相量pを抽出した。尚、図11及び図13を比較して分かるように、第2実施例の測定区間の方が第1比較例の測定区間より、位相が進んでいる正の領域(p>0)で測定されるデータ点の数が多いと共に、位相が遅れている負の領域(p<0)で測定されるデータ点の数が少ない。   As illustrated in FIGS. 11 and 13, the phase amount p in the measurement section was extracted for all of the first embodiment, the second embodiment, the first comparative example, and the second comparative example. As can be seen by comparing FIGS. 11 and 13, the measurement section of the second embodiment is measured in a positive region (p> 0) in which the phase is advanced compared to the measurement section of the first comparative example. And the number of data points measured in the negative region (p <0) where the phase is delayed.

(サミット密度Rds
次にそれぞれの測定区間に含まれる位相量pについてサミット密度Rdsを算出した。上記のとおり、本測定では5本の測定区間から導出されたラフネスパラメータの平均値をそれぞれの実施例又は比較例の値として算出している。このように複数の測定区間で得られたそれぞれの値を用いて算出した平均値を、対象となる界面の評価指標として設定することによって、評価精度をより高めることができる。算出されたサミット密度Rdsの値を以下に記載する。
第1実施例:約78(1/μm)
第2実施例:約76(1/μm)
第1比較例:約62(1/μm)
第2比較例:約67(1/μm)
(Summit density R ds )
Next, the summit density R ds was calculated for the phase amount p included in each measurement section. As described above, in this measurement, the average value of the roughness parameters derived from the five measurement sections is calculated as the value of each example or comparative example. The evaluation accuracy can be further enhanced by setting the average value calculated using the respective values obtained in the plurality of measurement sections as the evaluation index of the target interface. The calculated values of the summit density R ds are described below.
First embodiment: about 78 (1 / μm)
Second embodiment: about 76 (1 / μm)
First comparative example: about 62 (1 / μm)
Second comparative example: about 67 (1 / μm)

図14に示すように、サミット密度Rdsが大きくなるに従って、換言すると位相が進んでいる領域(p>0)が多くなるほど、電界効果移動度の最大値が大きくなる傾向が存在する。例えばサミット密度Rdsが約76(1/μm)である第2実施例の電界効果移動度は約82である一方、サミット密度Rdsが約62(1/μm)である第1比較例の電界効果移動度は約78である。両者のサミット密度Rdsを対比すると、第2実施例は第1比較例より25%以上高い一方で、両者の電界効果移動度を対比すると、第2実施例は第1比較例より5%以上向上している。位相量pについての評価指標としてサミット密度Rdsが設定された場合、サミット密度Rdsが76(1/μm)以上であるように、製造プロセスでチャネル形成層2とゲート絶縁膜5の界面の電荷分布が制御されることにより、電界効果移動度をより効果的に向上できる。 As shown in FIG. 14, as the summit density R ds increases, in other words, as the region (p> 0) in which the phase is advanced increases, the maximum value of the field effect mobility tends to increase. For example, while the field-effect mobility of the second embodiment in which the summit density R ds is about 76 (1 / μm) is about 82, the summit density R ds is about 62 (1 / μm) in the first comparative example. The field effect mobility is about 78. Comparing the two summit densities R ds , the second embodiment is 25% or more higher than the first comparative example, while the field effect mobility of the two is compared 5% or more than the first comparative example. It is improving. When the summit density R ds is set as an evaluation index for the phase amount p, the interface between the channel forming layer 2 and the gate insulating film 5 is manufactured in the manufacturing process so that the summit density R ds is 76 (1 / μm) or more. By controlling the charge distribution, the field effect mobility can be more effectively improved.

(表面ベアリングインデックスRbi
次に第1実施例、第2実施例、第1比較例及び第2比較例のそれぞれの測定区間に含まれる位相量pについて表面ベアリングインデックスRbiを算出した。算出された表面ベアリングインデックスRbiの値を以下に記載する。
第1実施例:約0.39
第2実施例:約0.383
第1比較例:約0.432
第2比較例:約0.437
(Surface bearing index R bi )
Next, the surface bearing index R bi was calculated with respect to the phase amount p included in each measurement section of the first embodiment, the second embodiment, the first comparative example, and the second comparative example. The calculated values of the surface bearing index R bi are described below.
First embodiment: about 0.39
Second embodiment: about 0.383
First comparative example: about 0.432
Second comparative example: about 0.437

図15に示すように、表面ベアリングインデックスRbiが小さくなるに従って、換言すると位相が進んでいる領域(p>0)が多くなるほど、電界効果移動度の最大値が大きくなる傾向が存在する。例えば表面ベアリングインデックスRbiが約0.39である第1実施例の電界効果移動度は約83である一方、表面ベアリングインデックスRbiが約0.432である第1比較例の電界効果移動度は約78である。両者の表面ベアリングインデックスRbiを対比すると、第1実施例は第1比較例より約10%低い一方で、両者の電界効果移動度を対比すると、第1実施例は第1比較例より5%以上向上している。位相量pについての評価指標として表面ベアリングインデックスRbiが設定された場合、表面ベアリングインデックスRbiが0.39以下であるように、製造プロセスでチャネル形成層2とゲート絶縁膜5の界面の電荷分布が制御されることにより、電界効果移動度をより効果的に向上できる。 As shown in FIG. 15, as the surface bearing index R bi decreases, in other words, as the region (p> 0) in which the phase is advanced increases, the maximum value of the field effect mobility tends to increase. For example, the field effect mobility of the first comparative example in which the surface bearing index R bi is about 0.39 is about 83, while the field effect mobility of the first comparative example in which the surface bearing index R bi is about 0.432 Is about 78. Comparing the surface bearing index R bi of the two, the first example is about 10% lower than the first comparative example, while comparing the field effect mobility of the two, the first example is 5% of the first comparative example It has improved above. When the surface bearing index R bi is set as an evaluation index for the phase amount p, the charge on the interface between the channel forming layer 2 and the gate insulating film 5 in the manufacturing process such that the surface bearing index R bi is 0.39 or less By controlling the distribution, the field effect mobility can be more effectively improved.

(コア溶液保持インデックスRci
次に第1実施例、第2実施例、第1比較例及び第2比較例のそれぞれの測定区間に含まれる位相量pについてコア溶液保持インデックスRciを算出した。算出されたコア溶液保持インデックスRciの値を以下に記載する。
第1実施例:約2.61
第2実施例:約2.52
第1比較例:約2.24
第2比較例:約2.22
(Core solution retention index R ci )
Next, the core solution retention index R ci was calculated for the phase amounts p included in the measurement sections of the first embodiment, the second embodiment, the first comparative example, and the second comparative example. The value of the calculated core solution retention index R ci is described below.
First embodiment: about 2.61
Second embodiment: about 2.52
First comparative example: about 2.24
Second comparative example: about 2.22

図16に示すように、コア溶液保持インデックスRciが大きくなるに従って、換言すると位相が進んでいる領域(p>0)が多くなるほど、電界効果移動度の最大値が大きくなる傾向が存在する。例えばコア溶液保持インデックスRciが約2.52である第2実施例の電界効果移動度は約82である一方、コア溶液保持インデックスRciが約2.24である第1比較例の電界効果移動度は約78である。両者のコア溶液保持インデックスRciを対比すると、第2実施例は第1比較例より12%以上高い一方で、両者の電界効果移動度を対比すると、第2実施例は第1比較例より5%以上向上している。位相量pについての評価指標としてコア溶液保持インデックスRciが設定された場合、コア溶液保持インデックスRciが2.52以上であるように、製造プロセスでチャネル形成層2とゲート絶縁膜5の界面の電荷分布が制御されることにより、電界効果移動度をより効果的に向上できる。 As shown in FIG. 16, as the core solution retention index R ci increases, in other words, as the region (p> 0) in which the phase is advanced increases, the maximum value of the field effect mobility tends to increase. For example, the field effect mobility of the second embodiment in which the core solution retention index R ci is about 2.52 is about 82, while the field effect of the first comparative example in which the core solution retention index R ci is about 2.24 The mobility is about 78. The core solution retention index R ci of the second embodiment is 12% or more higher than that of the first comparative example, while the field effect mobility of the second embodiment is compared with that of the first comparative example. % Or more has improved. When the core solution retention index R ci is set as an evaluation index for the phase amount p, the interface between the channel formation layer 2 and the gate insulating film 5 in the manufacturing process so that the core solution retention index R ci is 2.52 or more. The field effect mobility can be more effectively improved by controlling the charge distribution of

以上のとおり、第3の実施形態に係る絶縁ゲート型半導体装置の評価方法では、電界効果移動度との相関関係がより大きな評価指標として、サミット密度Rds、表面ベアリングインデックスRbi及びコア溶液保持インデックスRciが設定される。そして設定された評価指標に絞った改善が製造プロセスで行われることにより、電界効果移動度が効果的に向上された絶縁ゲート型半導体装置を実現できる。また第3の実施形態に係る絶縁ゲート型半導体装置の評価方法によれば、第1の実施形態の場合と同様に、絶縁ゲート型半導体装置の評価を客観的に、かつ負担を軽減して効率的に行うことができる。また上記のとおり、位相量pについてのサミット密度Rds、表面ベアリングインデックスRbi及びコア溶液保持インデックスRciが用いられる場合、いずれも位相が進んでいる領域(p>0)が多くなるほど、電界効果移動度が大きいと評価できる。第3の実施形態における他の効果については、第1及び第2の実施形態の場合と同様である。 As described above, in the evaluation method of the insulated gate semiconductor device according to the third embodiment, the summit density R ds , the surface bearing index R bi, and the core solution retention are used as evaluation indices having a larger correlation with the field effect mobility. Index R ci is set. Then, the improvement focused on the set evaluation index is performed in the manufacturing process, so that it is possible to realize an insulated gate semiconductor device in which the field effect mobility is effectively improved. Further, according to the evaluation method of the insulated gate semiconductor device according to the third embodiment, as in the case of the first embodiment, the evaluation of the insulated gate semiconductor device is objectively performed and the burden is reduced to improve the efficiency. Can be done. Also, as described above, when the summit density R ds for the phase amount p, the surface bearing index R bi and the core solution retention index R ci are used, the electric field increases as the region (p> 0) in which the phase advances It can be evaluated that the effect mobility is large. The other effects of the third embodiment are similar to those of the first and second embodiments.

―その他の実施形態―
本発明は上記の開示した第1〜第3の実施形態によって説明したが、この開示の一部をなす論述及び図面は、本発明を限定するものであると理解すべきではない。本開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかになると考えられるべきである。例えばワイドバンドギャップ半導体としてはSiCに限定されず、窒化ガリウム(GaN)やダイヤモンド(C)等も採用できる。
-Other embodiments-
Although the present invention has been described by the first to third embodiments disclosed above, it should not be understood that the statements and drawings that form a part of this disclosure limit the present invention. It should be understood that various alternative embodiments, examples and operation techniques should be apparent to those skilled in the art from the present disclosure. For example, the wide band gap semiconductor is not limited to SiC, and gallium nitride (GaN), diamond (C) or the like can also be adopted.

また絶縁ゲート型トランジスタは、より包括的には「MISトランジスタ」と称することも可能である。MISトランジスタにはMISFETやMISSITが含まれる。また本発明はMOSFETに限定されず、絶縁ゲート型バイポーラトランジスタ(IGBT)等の他の絶縁ゲート型半導体装置にも適用可能である。   The insulated gate transistor can also be more generally referred to as a "MIS transistor". The MIS transistor includes a MISFET and MISSIT. The present invention is not limited to MOSFETs, and can be applied to other insulated gate semiconductor devices such as insulated gate bipolar transistors (IGBTs).

また第1及び第2の実施形態に係る絶縁ゲート型半導体装置の評価方法では修正平均差Δμ及び標準偏差差Δσの併用は必須ではなく、いずれか一方であっても界面の電荷分布を評価できる。また、第3の実施形態に係る絶縁ゲート型半導体装置の評価方法では、サミット密度Rds、表面ベアリングインデックスRbi及びコア溶液保持インデックスRciのラフネスパラメータの3個すべてを同時に使用する必要はない。3個のラフネスパラメータのうち少なくとも一つを用いて評価すれば、電界効果移動度が効果的に向上された絶縁ゲート型半導体装置を実現できる。 In the method of evaluating the insulated gate semiconductor device according to the first and second embodiments, the combined use of the corrected average difference Δμ and the standard deviation difference Δσ is not essential, and even one of them can be used to evaluate the charge distribution on the interface. . Further, in the method of evaluating the insulated gate semiconductor device according to the third embodiment, it is not necessary to simultaneously use all three roughness parameters of the summit density R ds , the surface bearing index R bi and the core solution retention index R ci . If it evaluates using at least one of three roughness parameters, the insulated gate semiconductor device in which the field effect mobility is effectively improved can be realized.

また例えば第2の実施形態で説明したトレンチゲート型の縦型MOSFETに対して第3の実施形態で説明した評価方法を使用する場合のように、第1〜第3の実施形態に含まれる構成を部分的に組み合わせて本発明を実現することもできる。以上のとおり本発明は、上記に記載していない様々な実施形態等を含むとともに、本発明の技術的範囲は、上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。   Also, for example, as in the case of using the evaluation method described in the third embodiment for the trench gate type vertical MOSFET described in the second embodiment, the configuration included in the first to third embodiments Can be partially combined to realize the present invention. As described above, the present invention includes various embodiments and the like which are not described above, and the technical scope of the present invention is defined only by the invention specific matters according to the scope of claims appropriate from the above description. It is.

1…半導体基板
2,12a,12b…チャネル形成層
3,13a,13b…ソース領域
4,14…ドレイン領域
5,15…ゲート絶縁膜
6,16…ゲート電極
7,17a,17b…ソース電極
8,18…ドレイン電極
9…ドリフト領域
10…トレンチ
DESCRIPTION OF SYMBOLS 1: Semiconductor substrate 2, 12a, 12b ... Channel formation layer 3, 13a, 13b ... Source area | region 4, 14 ... Drain area | region 5, 15 ... Gate insulating film 6, 16 ... Gate electrode 7, 17a, 17b ... Source electrode 8; 18 ... drain electrode 9 ... drift region 10 ... trench

Claims (13)

ワイドバンドギャップ半導体からなるチャネル形成層と、前記チャネル形成層に接して設けられたゲート絶縁膜とで構成される絶縁ゲート構造を備え、
前記ゲート絶縁膜に接する前記チャネル形成層の表面が、原子間力顕微鏡の位相モードで測定された前記表面での位相量pのデータが連続して正である測定区間領域と、前記位相量pのデータが連続して負である測定区間領域とに前記データを分けて設定し、設定したi個(iは2以上の正の整数)の測定区間領域のそれぞれの幅をΔD、それぞれの前記測定区間領域内の前記位相量pの平均をp(ave)とし、前記ΔD及び前記p(ave)の値を用いて、i個の前記測定区間領域毎に要素ΔD ×p(ave)を割り当て、前記要素ΔD ×p(ave)によって得られる前記表面の第1の評価指標の値が零以下である
ことを特徴とする絶縁ゲート型半導体装置。
An insulating gate structure including a channel forming layer made of a wide band gap semiconductor, and a gate insulating film provided in contact with the channel forming layer;
A measurement section area in which the data of the phase amount p on the surface measured in the phase mode of the atomic force microscope is continuously positive, and the phase amount p measured on the surface of the channel forming layer in contact with the gate insulating film. The data is divided into measurement interval areas in which the data are continuously negative, and the width of each of i (i is a positive integer of 2 or more) measurement interval areas set is set to ΔD i , the average of the phase amount p of the measurement zone region and p i (ave), the [Delta] D i and by using the value of the p i (ave), the element [Delta] D i n × a i number of the measurement period for each area p i assigned the (ave), said elements ΔD i n × p i (ave ) insulated gate semiconductor device wherein the value of the first evaluation index of the resulting surface is zero or less by.
前記第1の評価指標の値は、
前記位相量pが負側のすべての前記測定区間領域における前記要素ΔD ×p(ave)について算出された平均μ(p<0)の絶対値から、前記位相量pが正側のすべての前記測定区間領域における前記要素ΔD ×p(ave)について算出された平均μ(p>0)を減じた値、
として設定されることを特徴とする請求項1に記載の絶縁ゲート型半導体装置。
The value of the first evaluation index is
From the absolute value of the average of the phase amount p is calculated for the negative side of all of the measurement interval the elements in the region ΔD i n × p i (ave ) μ (p <0), the phase amount p is positive wherein in all of the measurement period area elements ΔD i n × p i (ave ) calculated average μ (p> 0) the value obtained by subtracting the,
The insulated gate semiconductor device according to claim 1, wherein the semiconductor device is set as
前記第1の評価指標の値は、
前記位相量pが負側のすべての前記測定区間領域における前記要素ΔD ×p(ave)について算出された標準偏差σ(p<0)から、前記位相量pが正側のすべての前記測定区間領域における前記要素ΔD ×p(ave)について算出された標準偏差σ(p>0)を減じた値、
として設定されることを特徴とする請求項1に記載の絶縁ゲート型半導体装置。
The value of the first evaluation index is
From the phase amount p the elements in all of the measurement interval region on the negative side ΔD i n × p i (ave ) standard deviation σ calculated for (p <0), all of the phase amount p is positive said element ΔD i n × p i (ave ) calculated standard deviation σ (p> 0) the value obtained by subtracting the in the measurement period area,
The insulated gate semiconductor device according to claim 1, wherein the semiconductor device is set as
前記要素ΔD ×p(ave)の冪指数nは1であることを特徴とする請求項2又は3に記載の絶縁ゲート型半導体装置。 The insulated gate semiconductor device according to claim 2 or 3, characterized in that the exponent n of the element ΔD i n × p i (ave ) is 1. 前記要素ΔD ×p(ave)の冪指数nは2であることを特徴とする請求項2又は3に記載の絶縁ゲート型半導体装置。 The insulated gate semiconductor device according to claim 2 or 3, characterized in that the exponent n elements ΔD i n × p i (ave ) is 2. 前記要素ΔD ×p(ave)の冪指数nは3であることを特徴とする請求項2又は3に記載の絶縁ゲート型半導体装置。 The insulated gate semiconductor device according to claim 2 or 3, characterized in that the exponent n of the element ΔD i n × p i (ave ) is 3. 前記表面の算術平均粗さは0.05nm以下であることを特徴とする請求項1〜6のいずれか一項に記載の絶縁ゲート型半導体装置。   The insulated gate semiconductor device according to any one of claims 1 to 6, wherein the arithmetic mean roughness of the surface is 0.05 nm or less. 前記絶縁ゲート型半導体装置はトレンチゲート型であることを特徴とする請求項1〜7のいずれか一項に記載の絶縁ゲート型半導体装置。   The insulated gate semiconductor device according to any one of claims 1 to 7, wherein the insulated gate semiconductor device is a trench gate type. 絶縁ゲート構造を構成するゲート絶縁膜を除去し、前記ゲート絶縁膜に接していたワイドバンドギャップ半導体からなるチャネル形成層の表面を露出させるステップと、
原子間力顕微鏡の位相モードを用いて、前記表面上での位相量pのデータを測定するステップと、
前記位相量pのデータが連続して正である測定区間領域と、前記位相量pのデータが連続して負である測定区間領域とに前記データを分けて設定し、設定したi個(iは2以上の正の整数)の測定区間領域のそれぞれの幅をΔD、それぞれの前記測定区間領域内の前記位相量pの平均をp(ave)とし、前記ΔD及び前記p(ave)の値を用いてi個の前記測定区間領域毎に要素ΔD ×p(ave)を割り当てる手順によって前記表面の第1の評価指標を得るステップと、
を含むことを特徴とする絶縁ゲート型半導体装置の評価方法。
Removing the gate insulating film constituting the insulating gate structure to expose the surface of a channel forming layer made of a wide band gap semiconductor in contact with the gate insulating film;
Measuring data of phase amount p on the surface using a phase mode of an atomic force microscope;
The data is divided into a measurement interval area in which the data of the phase amount p is continuously positive and a measurement interval area in which the data of the phase amount p is continuously negative, i (i pieces (i Let ΔD i be the width of each of the two or more positive integer) measurement interval regions, let p i (ave) be the average of the phase amounts p in each of the measurement interval regions, and ΔD i and p i ( a step of the procedure for assigning the element [Delta] D i n × p i (ave) to i number of the measurement period for each region by using the value of the ave) obtaining a first evaluation index of said surface,
And a method of evaluating an insulated gate semiconductor device.
ワイドバンドギャップ半導体からなるチャネル形成層と、前記チャネル形成層に接して設けられたゲート絶縁膜とで構成される絶縁ゲート構造を備え、
前記ゲート絶縁膜に接する前記チャネル形成層の表面上で原子間力顕微鏡の位相モードで測定された複数の位相量pのデータについて算出された第2の評価指標が、電界効果移動度との関係を考慮して設定された一定値以上又は一定値以下であるように、
前記表面上の電荷分布が制御されている
ことを特徴とする絶縁ゲート型半導体装置。
An insulating gate structure including a channel forming layer made of a wide band gap semiconductor, and a gate insulating film provided in contact with the channel forming layer;
A second evaluation index calculated for data of a plurality of phase amounts p measured in a phase mode of an atomic force microscope on the surface of the channel formation layer in contact with the gate insulating film has a relationship with a field effect mobility To be above or below a certain value set in consideration of
An insulated gate semiconductor device characterized in that charge distribution on the surface is controlled.
前記第2の評価指標は、測定された複数の位相量pのデータについてのサミット密度が76(1/μm)以上であることを特徴とする請求項10に記載の絶縁ゲート型半導体装置。   The insulated gate semiconductor device according to claim 10, wherein the second evaluation index has a summit density of 76 (1 / μm) or more for data of a plurality of measured phase amounts p. 前記第2の評価指標は、測定された複数の位相量pのデータについての表面ベアリングインデックスが0.39以下であることを特徴とする請求項10に記載の絶縁ゲート型半導体装置。   11. The insulated gate semiconductor device according to claim 10, wherein the second evaluation index has a surface bearing index of 0.39 or less for data of a plurality of measured phase amounts p. 前記第2の評価指標は、測定された複数の位相量pのデータについてのコア溶液保持インデックスが2.52以上であることを特徴とする請求項10に記載の絶縁ゲート型半導体装置。   11. The insulated gate semiconductor device according to claim 10, wherein the second evaluation index has a core solution retention index of 2.52 or more for data of a plurality of measured phase amounts p.
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