JP2019087990A - Interface circuit and interface device - Google Patents

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Abstract

To provide an interface circuit in which not only data may be transmitted at a high speed by adjusting a slew rate of an output signal but also EMI may be minimized.SOLUTION: An interface circuit includes: a first switching device connected to a first power supply node supplying a first power supply voltage, and controlled by a first input signal; a second switching device connected to a second power supply node supplying a second power supply voltage lower than the first power supply voltage, and controlled by a second input signal different from the first input signal; an output node defined as a node through which the first switching device and the second switching device are connected to each other in series, and outputting an output signal; a first resistor connected between the first power supply node and the first switching device; a second resistor connected between the second power supply node and the second switching device; a first capacitor connected to a node between the first resistor and the first switching device, and charged and discharged by a first control signal; and a second capacitor connected to a node between the second resistor and the second switching device, and charged and discharged by a second control signal.SELECTED DRAWING: Figure 3

Description

本発明は、インタフェース回路及びインタフェース装置に関するものである。   The present invention relates to an interface circuit and an interface device.

電子機器に含まれる複数の集積回路チップは、インタフェース回路を介して互いにデータを送受信する。電子機器で処理するデータの容量がますます増加するにつれて、複数の集積回路チップの間で高速のデータ通信を提供できるインタフェース回路が提案されている。また、電子機器に含まれる集積回路チップの個数が増え、かつ種類が多様になるにつれて、インタフェース回路を介するデータの送受信の動作が他の集積回路チップに影響を与えないようにするための様々な方法が提案されている。   The plurality of integrated circuit chips included in the electronic device transmit / receive data to / from each other through the interface circuit. As the volume of data processed by electronic devices is increasing, interface circuits capable of providing high-speed data communication between multiple integrated circuit chips have been proposed. In addition, as the number of integrated circuit chips included in the electronic device increases and the type becomes more diverse, various operations for transmitting and receiving data via the interface circuit do not affect other integrated circuit chips. A method has been proposed.

本発明の技術的思想が解決しようとする課題の１つは、出力信号のスルーレート（Ｓｌｅｗ Ｒａｔｅ）を調節してデータを高速に送信できるだけでなく、動作環境によって周辺の他の集積回路チップに影響を与える可能性があるＥＭＩ（Ｅｌｅｃｔｒｏ−Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ、電磁妨害）を最小化できるインタフェース回路及びインタフェース装置を提供することである。   One of the problems to be solved by the technical idea of the present invention is not only the ability to transmit data at high speed by adjusting the slew rate of the output signal, but also to other integrated circuit chips in the periphery depending on the operating environment. It is an object of the present invention to provide an interface circuit and an interface device capable of minimizing an EMI (Electro-Magnetic Interference, electromagnetic interference) which may have an influence.

本発明の一実施形態によるインタフェース回路は、第１電源電圧を供給する第１電源ノードに連結され、第１入力信号により制御される第１スイッチ素子と、上記第１電源電圧よりも小さい第２電源電圧を供給する第２電源ノードに連結され、上記第１入力信号とは異なる第２入力信号により制御される第２スイッチ素子と、上記第１スイッチ素子と上記第２スイッチ素子とが互いに直列に連結されるノードとして定義され、出力信号を出力する出力ノードと、上記第１電源ノードと上記第１スイッチ素子との間に連結される第１抵抗と、上記第２電源ノードと上記第２スイッチ素子との間に連結される第２抵抗と、上記第１抵抗と上記第１スイッチ素子との間のノードに連結され、第１制御信号により充電及び放電される第１キャパシタと、上記第２抵抗と上記第２スイッチ素子との間のノードに連結され、第２制御信号により充電及び放電される第２キャパシタと、を含む。   An interface circuit according to an embodiment of the present invention is connected to a first power supply node supplying a first power supply voltage, and a first switch element controlled by a first input signal, and a second switch element smaller than the first power supply voltage. A second switch element connected to a second power supply node supplying a power supply voltage and controlled by a second input signal different from the first input signal, the first switch element and the second switch element are in series with each other An output node for outputting an output signal, a first resistor connected between the first power supply node and the first switch element, the second power supply node, and the second A second resistor coupled between the switch element and a first capacitor coupled to a node between the first resistor and the first switch element and charged and discharged by a first control signal; Is connected to a node between said second resistor and said second switching element, and a second capacitor which is charged and discharged by the second control signal.

本発明の一実施形態によるインタフェース装置は、互いに直列に連結される第１スイッチ素子と第２スイッチ素子、上記第１スイッチ素子の入力端に連結される第１キャパシタ、及び上記第２スイッチ素子の入力端に連結される第２キャパシタを各々含む複数のインタフェース回路と、上記第１スイッチ素子と上記第２スイッチ素子のオン／オフを制御して上記複数のインタフェース回路の各々の出力信号を決定し、上記第１キャパシタと上記第２キャパシタを充電及び放電させて上記出力信号のスルーレート（ｓｌｅｗ＿ｒａｔｅ）を調節する、上記複数のインタフェース回路を制御するコントローラと、を含む。   An interface apparatus according to an embodiment of the present invention includes a first switch element and a second switch element connected in series with each other, a first capacitor connected to an input end of the first switch element, and the second switch element. A plurality of interface circuits each including a second capacitor connected to the input terminal, and controlling on / off of the first switch element and the second switch element to determine an output signal of each of the plurality of interface circuits; And a controller controlling the plurality of interface circuits, which charges and discharges the first capacitor and the second capacitor to adjust the slew rate of the output signal.

本発明の一実施形態によるインタフェース回路は、第１電源電圧の入力を受け、第１入力信号によりオン／オフが制御される第１スイッチ素子と、上記第１電源電圧よりも小さい第２電源電圧の入力を受け、第２入力信号によりオン／オフが制御される第２スイッチ素子と、上記第１スイッチ素子の入力ノードに連結され、上記第１スイッチ素子がターンオンされるときに充電される第１キャパシタと、上記第２スイッチ素子の入力ノードに連結され、上記第２スイッチ素子がターンオフされるときに充電される第２キャパシタと、を含む。   An interface circuit according to an embodiment of the present invention receives a first power supply voltage, and a first switch element whose on / off is controlled by a first input signal, and a second power supply voltage smaller than the first power supply voltage. A second switch element whose on / off is controlled by a second input signal, and an input node of the first switch element, the second switch element being charged when the first switch element is turned on And a second capacitor connected to the input node of the second switch element and charged when the second switch element is turned off.

本発明の一実施形態によると、インタフェース回路の第１スイッチ素子と第２スイッチ素子の各々にキャパシタを連結し、第１スイッチ素子及び第２スイッチ素子のオン／オフ動作によりキャパシタを充電又は放電させる。これにより、出力信号のスルーレートを調節できるので、データを高速に送信できるだけでなく、動作環境によって周辺の他の集積回路チップに影響を与える可能性があるＥＭＩを最小化できるインタフェース回路及びインタフェース装置を、小さい回路面積で実現できる。   According to one embodiment of the present invention, a capacitor is connected to each of the first switch element and the second switch element of the interface circuit, and the capacitor is charged or discharged by the on / off operation of the first switch element and the second switch element. . As a result, the slew rate of the output signal can be adjusted, so that not only data can be transmitted at high speed, but also interface circuits and interface devices that can minimize EMI that may affect other integrated circuit chips in the periphery depending on the operating environment. Can be realized with a small circuit area.

本発明の多様かつ有益な利点と効果は、上述した内容に限定されず、本発明の具体的な実施形態を説明する過程で、より容易に理解できよう。   The various and beneficial advantages and effects of the present invention are not limited to the contents described above, and may be more easily understood in the process of describing specific embodiments of the present invention.

本発明の一実施形態による電子機器を概略的に示すブロック図である。FIG. 1 is a block diagram schematically illustrating an electronic device according to an embodiment of the present invention. （ａ）及び（ｂ）は、本発明の一実施形態によるインタフェース装置を概略的に示すブロック図である。(A) And (b) is a block diagram which shows roughly the interface apparatus by one Embodiment of this invention. 本発明の一実施形態によるインタフェース回路を概略的に示す回路図である。FIG. 1 is a circuit diagram schematically illustrating an interface circuit according to an embodiment of the present invention. 本発明の一実施形態によるインタフェース回路の動作を説明するための波形図である。FIG. 7 is a waveform diagram for explaining the operation of the interface circuit according to an embodiment of the present invention. （ａ）及び（ｂ）は、本発明の一実施形態によるインタフェース回路の動作を説明するための波形図である。(A) And (b) is a wave form diagram for demonstrating the operation | movement of the interface circuit by one Embodiment of this invention. 本発明の一実施形態によるインタフェース回路の動作を説明するための図である。FIG. 6 is a diagram for explaining the operation of an interface circuit according to an embodiment of the present invention. （ａ）及び（ｂ）は、本発明の一実施形態によるインタフェース回路の動作を説明するの図である。(A) And (b) is a figure explaining operation | movement of the interface circuit by one Embodiment of this invention. 本発明の一実施形態によるインタフェース回路の動作を説明するための図である。FIG. 6 is a diagram for explaining the operation of an interface circuit according to an embodiment of the present invention. （ａ）及び（ｂ）は、本発明の一実施形態によるインタフェース回路の動作を説明するための図である。(A) And (b) is a figure for demonstrating the operation | movement of the interface circuit by one Embodiment of this invention. （ａ）及び（ｂ）は、本発明の一実施形態によるインタフェース回路の動作を説明するための図である。(A) And (b) is a figure for demonstrating the operation | movement of the interface circuit by one Embodiment of this invention. 本発明の一実施形態によるメモリ装置の動作を説明するための流れ図である。5 is a flowchart illustrating an operation of a memory device according to an embodiment of the present invention. 本発明の一実施形態によるメモリ装置の動作を説明するための流れ図である。5 is a flowchart illustrating an operation of a memory device according to an embodiment of the present invention. （ａ）及び（ｂ）は、本発明の一実施形態によるメモリ装置の動作を説明するための流れ図である。(A) And (b) is a flowchart for demonstrating the operation | movement of the memory apparatus by one Embodiment of this invention. （ａ）及び（ｂ）は、本発明の一実施形態によるメモリ装置の動作を説明するための流れ図である。(A) And (b) is a flowchart for demonstrating the operation | movement of the memory apparatus by one Embodiment of this invention. （ａ）及び（ｂ）は、本発明の一実施形態によるメモリ装置の動作を説明するための流れ図である。(A) And (b) is a flowchart for demonstrating the operation | movement of the memory apparatus by one Embodiment of this invention. 本発明の一実施形態によるメモリ装置の動作を説明するための流れ図である。5 is a flowchart illustrating an operation of a memory device according to an embodiment of the present invention. 本発明の一実施形態によるインタフェース回路を概略的に示す回路図である。FIG. 1 is a circuit diagram schematically illustrating an interface circuit according to an embodiment of the present invention. 本発明の一実施形態によるインタフェース回路の動作を説明するための波形図である。FIG. 7 is a waveform diagram for explaining the operation of the interface circuit according to an embodiment of the present invention.

以下、添付した図面を参照して、本発明の好ましい実施形態を説明する。   Hereinafter, preferred embodiments of the present invention will be described with reference to the attached drawings.

図１を参照すると、本発明の一実施形態による電子機器１０は、プロセッサ１１、イメージセンサ１２、ディスプレイ１３、通信モジュール１４、及びメモリ１５などを含む。プロセッサ１１は、アプリケーションプロセッサ（Ａｐｐｌｉｃａｔｉｏｎ Ｐｒｏｃｅｓｓｏｒ）、中央処理装置などの集積回路から実現される。   Referring to FIG. 1, an electronic device 10 according to an embodiment of the present invention includes a processor 11, an image sensor 12, a display 13, a communication module 14, a memory 15, and the like. The processor 11 is realized by an integrated circuit such as an application processor (central processing unit).

プロセッサ１１、イメージセンサ１２、ディスプレイ１３、通信モジュール１４、及びメモリ１５などは、互いにデータを送受信するためのインタフェース回路を含む。インタフェース回路は、データを送信するための送信回路とデータを受信するための受信回路のうち、少なくとも１つを含む。例えば、電子機器１０がモバイル機器である場合、プロセッサ１１とイメージセンサ１２、プロセッサ１１とディスプレイ１３は、ＭＩＰＩ（Ｍｏｂｉｌｅ Ｉｎｄｕｓｔｒｙ Ｐｒｏｃｅｓｓｏｒ Ｉｎｔｅｒｆａｃｅ）標準に準拠してデータを送受信するインタフェース回路を含む。   The processor 11, the image sensor 12, the display 13, the communication module 14, the memory 15, and the like include interface circuits for transmitting and receiving data to and from each other. The interface circuit includes at least one of a transmitter circuit for transmitting data and a receiver circuit for receiving data. For example, when the electronic device 10 is a mobile device, the processor 11 and the image sensor 12, and the processor 11 and the display 13 include an interface circuit that transmits and receives data in compliance with the Mobile Industry Processor Interface (MIPI) standard.

ＭＩＰＩ標準に準拠すると、互いに異なる物理階層を有する複数の通信規格が定義されることができる。従って、電子機器１０に含まれる構成要素１１〜１５の間のデータ通信に適用される通信規格が互いに異なることができるので、２つ以上の通信規格を全て支援できるインタフェース回路に対するニーズはますます増加する傾向にある。   According to the MIPI standard, a plurality of communication standards having different physical layers can be defined. Therefore, since the communication standards applied to data communication between the components 11 to 15 included in the electronic device 10 can be different from each other, the need for interface circuits capable of supporting all two or more communication standards is further increased. Tend to

例えば、インタフェース回路は、ＭＩＰＩ標準で規定するＤ−Ｐｈｙインタフェース及びＣ−Ｐｈｙインタフェースのうち、少なくとも１つによる通信を支援する。Ｄ−Ｐｈｙインタフェースにより通信する場合、送信側のインタフェース回路は、送信しようとするデータを含む信号とクロック信号とを別途に伝送し、受信側のインタフェース回路は、差動信号方式で受信した信号を処理してデータを復元する。一方、Ｃ−Ｐｈｙインタフェースにより通信する場合、送信側と受信側のインタフェース回路は、マルチレベル信号方式により信号を送受信する。一実施形態において、Ｃ−Ｐｈｙインタフェースによる通信では、クロック信号が別途に伝送される必要がない。   For example, the interface circuit supports communication by at least one of the D-Phy interface and the C-Phy interface defined in the MIPI standard. When communication is performed by the D-Phy interface, the interface circuit on the transmission side separately transmits a signal including data to be transmitted and a clock signal, and the interface circuit on the reception side transmits the signal received by differential signaling. Process and restore data. On the other hand, in the case of communication by the C-Phy interface, the interface circuits on the transmission side and the reception side transmit and receive signals by multilevel signaling. In one embodiment, communication via the C-Phy interface does not require the clock signal to be transmitted separately.

電子機器１０に含まれる構成要素１１〜１５が互いに送受信するデータの容量はますます増加する傾向にあり、それに伴って、高速でデータを送受信できるインタフェース回路に対する研究が活発に進められている。同時に、インタフェース回路により構成要素１１〜１５のうち少なくとも一部が互いにデータを送受信する動作が、他の構成要素１１〜１５の動作に干渉しないようにするための研究も活発に進められている。   The capacity of data that components 11 to 15 included in electronic device 10 mutually transmit and receive tends to increase, and research on interface circuits that can transmit and receive data at high speed is actively pursued accordingly. At the same time, research is also actively conducted to ensure that the operation in which at least a part of the components 11 to 15 mutually transmit and receive data with the interface circuit does not interfere with the operation of the other components 11 to 15.

図２は、本発明の一実施形態によるインタフェース装置を概略的に示すブロック図である。   FIG. 2 is a block diagram schematically illustrating an interface apparatus according to an embodiment of the present invention.

図２（ａ）を参照すると、アプリケーションプロセッサ２０は、コントローラ２１と、インタフェース回路２２ａと、を含む。一実施形態において、コントローラ２１は、アプリケーションプロセッサ２０の動作の全般を制御するコントロールロジックを含む。インタフェース回路２２ａは、ディスプレイドライバ３０とデータを送受信する機能を行う回路であり、コントローラ２１によりインタフェース回路２２ａの動作方法が決定される。   Referring to FIG. 2A, the application processor 20 includes a controller 21 and an interface circuit 22a. In one embodiment, controller 21 includes control logic that controls the overall operation of application processor 20. The interface circuit 22a is a circuit that performs a function of transmitting and receiving data with the display driver 30, and the controller 21 determines the operation method of the interface circuit 22a.

ディスプレイドライバ３０は、コントローラ３１と、インタフェース回路３２と、を含む。ディスプレイドライバ３０のインタフェース回路３２は、アプリケーションプロセッサ２０のインタフェース回路２２ａと所定のプロトコルに従ってデータを送受信する。一例として、アプリケーションプロセッサ２０のインタフェース回路２２ａと、ディスプレイドライバ３０のインタフェース回路３２は、ＭＩＰＩ標準で定義するプロトコルに従ってデータを送受信する。インタフェース回路２２ａ、３２の各々は、送信回路と受信回路とを含む。   The display driver 30 includes a controller 31 and an interface circuit 32. The interface circuit 32 of the display driver 30 exchanges data with the interface circuit 22a of the application processor 20 according to a predetermined protocol. As an example, the interface circuit 22a of the application processor 20 and the interface circuit 32 of the display driver 30 transmit and receive data according to the protocol defined in the MIPI standard. Each of the interface circuits 22a, 32 includes a transmitter circuit and a receiver circuit.

図２（ｂ）を参照すると、アプリケーションプロセッサ２０は、イメージセンサ４０とデータを送受信し、イメージセンサ４０は、データを送受信するためのインタフェース回路４２及びコントローラ４１を含む。コントローラ４１は、イメージセンサ４０が生成したイメージデータを、インタフェース回路４２を介してアプリケーションプロセッサ２０に伝送する。   Referring to FIG. 2B, the application processor 20 transmits and receives data to and from the image sensor 40. The image sensor 40 includes an interface circuit 42 and a controller 41 for transmitting and receiving data. The controller 41 transmits the image data generated by the image sensor 40 to the application processor 20 via the interface circuit 42.

本発明の一実施形態によるインタフェース回路２２ａ， ２２ｂ、３２、４２のうち少なくとも１つは、出力信号のスルーレートを調節する機能を有する。出力信号のスルーレートは、コントローラ２１、３１、４１がインタフェース回路２２ａ， ２２ｂ、３２、４２に入力する制御信号により決定されることができる。一実施形態において、コントローラ２１、３１、４１は、インタフェース回路２２ａ， ２２ｂ、３２、４２に入力する制御信号を用いて、インタフェース回路２２ａ， ２２ｂ、３２、４２に含まれるキャパシタを充電及び／又は放電させることにより、出力信号のスルーレートを調節する。   At least one of the interface circuits 22a, 22b, 32, 42 according to an embodiment of the present invention has a function of adjusting the slew rate of the output signal. The slew rate of the output signal can be determined by the control signal that the controllers 21, 31, 41 input to the interface circuits 22a, 22b, 32, 42. In one embodiment, the controllers 21, 31, 41 charge and / or discharge the capacitors included in the interface circuits 22a, 22b, 32, 42 using control signals input to the interface circuits 22a, 22b, 32, 42. Adjust the slew rate of the output signal.

図３は、本発明の一実施形態によるインタフェース回路を概略的に示す回路図である。   FIG. 3 is a circuit diagram schematically illustrating an interface circuit according to an embodiment of the present invention.

図３を参照すると、本発明の一実施形態によるインタフェース回路５０は、第１スイッチ素子Ｍ１、第２スイッチ素子Ｍ２、第１キャパシタＣ１、第２キャパシタＣ２、第１抵抗ＲＵＰ、第２抵抗ＲＤＮなどを含む。第１スイッチ素子Ｍ１と第２スイッチ素子Ｍ２は、第１電源ノード５１と第２電源ノード５２との間に互いに直列に連結され、第１スイッチ素子Ｍ１と第２スイッチ素子Ｍ２との間の接続ノードにより出力ノード５３が定義される。出力ノード５３へ出力される出力信号ＯＵＴは、第１スイッチ素子Ｍ１を制御する第１入力信号ＩＮ１及び第２スイッチ素子Ｍ２を制御する第２入力信号ＩＮ２により決定される。 Referring to FIG. 3, the interface circuit 50 according to an embodiment of the present invention includes a first switch element M1, a second switch element M2, a first capacitor C1, a second capacitor C2, a first resistor R UP , and a second resistor R. Includes DN etc. The first switch element M1 and the second switch element M2 are connected in series with each other between the first power supply node 51 and the second power supply node 52, and the connection between the first switch element M1 and the second switch element M2 An output node 53 is defined by the node. The output signal OUT output to the output node 53 is determined by the first input signal IN1 that controls the first switch element M1 and the second input signal IN2 that controls the second switch element M2.

第１スイッチ素子Ｍ１は、第１抵抗ＲＵＰを介して第１電源ノード５１に連結され、第２スイッチ素子Ｍ２は、第２抵抗ＲＤＮを介して第２電源ノード５２に連結される。第１電源ノード５１を介して第１電源電圧ＶＤＤを供給し、第２電源ノード５２を介して第２電源電圧ＶＳＳが供給される。一実施形態において、第１電源電圧ＶＤＤは、第２電源電圧ＶＳＳよりも大きい。 The first switch element M1 is connected to the first power supply node 51 via the first resistor R UP , and the second switch element M2 is connected to the second power supply node 52 via the second resistor R DN . The first power supply voltage VDD is supplied via the first power supply node 51, and the second power supply voltage VSS is supplied via the second power supply node 52. In one embodiment, the first power supply voltage VDD is greater than the second power supply voltage VSS.

第１キャパシタＣ１は、第１制御信号ＣＮＴ１が入力される第１制御ノード５４と第１共通ノードＣＭＰとの間に連結される。第１共通ノードＣＭＰは、第１抵抗ＲＵＰと第１スイッチ素子Ｍ１との間のノードと定義される。一方、第２キャパシタＣ２は、第２制御信号ＣＮＴ２が入力される第２制御ノード５５と第２共通ノードＣＭＮとの間に連結される。第２共通ノードＣＭＮは、第２抵抗ＲＤＮと第２スイッチ素子Ｍ２との間のノードと定義される。 The first capacitor C1 is connected between the first control node 54 to which the first control signal CNT1 is input and the first common node CMP. The first common node CMP is defined as a node between the first resistor R UP and the first switch element M1. Meanwhile, the second capacitor C2 is connected between the second control node 55 to which the second control signal CNT2 is input and the second common node CMN. The second common node CMN is defined as a node between the second resistor R DN and the second switch element M2.

本発明の一実施形態において、第１キャパシタＣ１と第２キャパシタＣ２は能動キャパシタであり、一例として、ＭＯＳキャパシタで実現される。第１キャパシタＣ１と第２キャパシタＣ２がＭＯＳキャパシタである場合、第１制御信号ＣＮＴ１及び第２制御信号ＣＮＴ２の各々は、第１キャパシタＣ１と第２キャパシタＣ２の各々のゲート端子へ入力される。一方、第１キャパシタＣ１と第２キャパシタＣ２の各々のソース／ドレーン端子は、第１共通ノードＣＭＰ及び第２共通ノードＣＭＮに連結される。第１キャパシタＣ１と第２キャパシタＣ２の値は、多様に選択でき、一例として、第２キャパシタＣ２が第１キャパシタＣ１よりも大きい容量を有する。   In one embodiment of the present invention, the first capacitor C1 and the second capacitor C2 are active capacitors, and may be realized, for example, by MOS capacitors. When the first capacitor C1 and the second capacitor C2 are MOS capacitors, each of the first control signal CNT1 and the second control signal CNT2 is input to the gate terminal of each of the first capacitor C1 and the second capacitor C2. Meanwhile, source / drain terminals of each of the first capacitor C1 and the second capacitor C2 are connected to the first common node CMP and the second common node CMN. The values of the first capacitor C1 and the second capacitor C2 may be variously selected. For example, the second capacitor C2 has a larger capacitance than the first capacitor C1.

インタフェース回路５０が差動信号方式でデータを送信するＤ−Ｐｈｙインタフェースにより動作する場合、第１入力信号ＩＮ１と第２入力信号ＩＮ２は、互いに反対の位相を有する。出力信号ＯＵＴは、第１入力信号ＩＮ１により第１スイッチ素子Ｍ１がターンオンすると、ハイ（ｈｉｇｈ）出力値を有し、第２入力信号ＩＮ２により第２スイッチ素子Ｍ２がターンオンされると、ロー（ｌｏｗ）出力値を有する。従って、第１入力信号ＩＮ１及び第２入力信号ＩＮ２により出力信号ＯＵＴの値が決定される。   When the interface circuit 50 operates with a D-Phy interface that transmits data in a differential signaling scheme, the first input signal IN1 and the second input signal IN2 have opposite phases. The output signal OUT has a high output value when the first switch element M1 is turned on by the first input signal IN1, and is low when the second switch element M2 is turned on by the second input signal IN2. ) Has an output value. Therefore, the value of the output signal OUT is determined by the first input signal IN1 and the second input signal IN2.

出力信号ＯＵＴがハイ出力値からロー出力値に変わるか、又はロー出力値からハイ出力値に変わるとき、出力信号ＯＵＴのスルーレートは、第１入力信号ＩＮ１と第２入力信号ＩＮ２の大きさ、各素子及び各ノードに存在する寄生成分などから影響を受けることができる。インタフェース回路５０を介して送受信するデータの容量がますます増加するにつれて、最近では、出力信号ＯＵＴのスルーレートを改善するための様々な方法が提案されている。   When the output signal OUT changes from a high output value to a low output value or from a low output value to a high output value, the slew rate of the output signal OUT is the magnitude of the first input signal IN1 and the second input signal IN2, It can be affected by parasitic elements present in each element and each node. As the capacity of data transmitted and received through the interface circuit 50 increases, various methods have recently been proposed to improve the slew rate of the output signal OUT.

一方、インタフェース回路５０がマルチレベル信号方式でデータを送信するＣ−Ｐｈｙインタフェースにより動作する場合には、第１入力信号ＩＮ１と第２入力信号ＩＮ２が必ず互いに反対の位相を有する必要はない。少なくとも一部の時間において、第１入力信号ＩＮ１と第２入力信号ＩＮ２は同一の値を有することができ、その際、出力信号ＯＵＴは、ハイ出力値、ロー出力値、及びその間のミドル出力値のうちの何れか１つを有する。   On the other hand, when the interface circuit 50 operates by the C-Phy interface which transmits data by multilevel signaling, the first input signal IN1 and the second input signal IN2 do not necessarily have phases opposite to each other. For at least a portion of the time, the first input signal IN1 and the second input signal IN2 may have the same value, wherein the output signal OUT has a high output value, a low output value, and a middle output value therebetween. Have any one of

本発明の一実施形態では、第１キャパシタＣ１と第２キャパシタＣ２を充電又は放電することにより、出力信号ＯＵＴのスルーレートを調節する。一例として、出力信号ＯＵＴが増加するときに、第１キャパシタＣ１及び第２キャパシタＣ２のうち、少なくとも１つを充電し、出力信号ＯＵＴが減少するときに、第１キャパシタＣ１及び第２キャパシタＣ２のうち、少なくとも１つを放電することにより、出力信号ＯＵＴのスルーレートを増加できる。   In one embodiment of the present invention, the slew rate of the output signal OUT is adjusted by charging or discharging the first capacitor C1 and the second capacitor C2. As an example, when the output signal OUT increases, at least one of the first capacitor C1 and the second capacitor C2 is charged, and when the output signal OUT decreases, the first capacitor C1 and the second capacitor C2 By discharging at least one of them, the slew rate of the output signal OUT can be increased.

一方、図３に示した一実施形態によるインタフェース回路５０を単位回路と定義する場合、実際に実現されるインタフェース装置では、１つの出力ノード５３に複数の単位回路を連結できる。一例として、１つの出力ノード５３には、１つ以上の第１単位回路と、１つ以上の第２単位回路を連結できる。一例として、第１単位回路に含まれる抵抗ＲＵＰ、ＲＤＮ及びキャパシタＣ１、Ｃ２の値は、第２単位回路に含まれる抵抗ＲＵＰ、ＲＤＮ及びキャパシタＣ１、Ｃ２の値とは互いに異なってもよい。 On the other hand, when the interface circuit 50 according to the embodiment shown in FIG. 3 is defined as a unit circuit, a plurality of unit circuits can be connected to one output node 53 in an interface device that is actually realized. As one example, one output node 53 can connect one or more first unit circuits and one or more second unit circuits. As an example, the value of the resistor R UP, R DN and capacitors C1, C2 included in the first unit circuit, the value of the resistor R UP, R DN and capacitors C1, C2 included in the second unit circuit are different from each other It is also good.

一実施形態において、１つの出力ノード５３には、５つの第１単位回路と２つの第２単位回路が連結される。一例として、第１単位回路の各々に含まれる第１抵抗ＲＵＰと第１スイッチ素子Ｍ１のターンオン抵抗との合計は、第２単位回路の各々に含まれる第１抵抗ＲＵＰと第１スイッチ素子Ｍ１のターンオン抵抗との合計の１／２である。同様に、第１単位回路の各々に含まれる第２抵抗ＲＤＮと第２スイッチ素子Ｍ２のターンオン抵抗との合計は、第２単位回路の各々に含まれる第２抵抗ＲＤＮと第２スイッチ素子Ｍ２のターンオン抵抗との合計の１／２である。実際の動作では、第１単位回路と第２単位回路の各々に含まれる第１スイッチ素子Ｍ１及び第２スイッチ素子Ｍ２を適切に制御して必要な抵抗値を設定する。 In one embodiment, one output node 53 is connected to five first unit circuits and two second unit circuits. As an example, the sum of the first resistance R UP included in each of the first unit circuits and the turn-on resistance of the first switch element M1 is the first resistance R UP included in each of the second unit circuits and the first switch elements It is 1/2 of the sum of M1 and the turn-on resistance. Similarly, the sum of the second resistor R DN included in each of the first unit circuits and the turn-on resistance of the second switch element M2 is the second resistor R DN included in each of the second unit circuits and the second switch element It is 1/2 of the sum of M2 and the turn-on resistance. In actual operation, the first switch element M1 and the second switch element M2 included in each of the first unit circuit and the second unit circuit are appropriately controlled to set a necessary resistance value.

一実施形態において、第１スイッチ素子Ｍ１及び第２スイッチ素子Ｍ２の各々の大きさは、上記のような抵抗の条件によって決定されることができる。一例として、第１単位回路と第２単位回路の各々に含まれる第１スイッチ素子と第２スイッチ素子の各々のゲート長が同一であると仮定すると、第１単位回路に含まれる第１スイッチ素子のゲート幅は、第２単位回路に含まれる第１スイッチ素子のゲート幅の２倍である。上記の例示において、ゲート幅は、ゲート長と交差する方向で定義されることができる。同様に、第１単位回路に含まれる第２スイッチ素子のゲート幅は、第２単位回路に含まれる第２スイッチ素子のゲート幅の２倍である。   In one embodiment, the size of each of the first switch element M1 and the second switch element M2 can be determined by the condition of the resistance as described above. As an example, assuming that the gate length of each of the first switch element and the second switch element included in each of the first unit circuit and the second unit circuit is the same, the first switch element included in the first unit circuit The gate width of is twice the gate width of the first switch element included in the second unit circuit. In the above example, the gate width can be defined in the direction crossing the gate length. Similarly, the gate width of the second switch element included in the first unit circuit is twice the gate width of the second switch element included in the second unit circuit.

上記のような第１単位回路及び第２単位回路の個数を仮定すると、第１単位回路に含まれる第１キャパシタＣ１は、第２単位回路に含まれる第１キャパシタＣ１のほぼ２倍の容量を有する。また、第１単位回路に含まれる第２キャパシタＣ２は、第２単位回路に含まれる第２キャパシタＣ２のほぼ２倍の容量を有する。   Assuming the number of first unit circuits and second unit circuits as described above, the first capacitor C1 included in the first unit circuit has approximately twice the capacity of the first capacitor C1 included in the second unit circuit. Have. Further, the second capacitor C2 included in the first unit circuit has approximately twice the capacitance of the second capacitor C2 included in the second unit circuit.

マルチレベル信号方式で動作するＣ−Ｐｈｙインタフェースの場合、データを伝送するために少なくとも３つの出力ノード５３を要する。また、３つの出力ノード５３の各々は、互いに同一の値を有さず、上述したように、ハイ出力値、ロー出力値、及びその間のミドル出力値のうち何れか１つを有する。本発明の一実施形態では、ハイ出力値とロー出力値を出力する出力ノード５３に連結された単位回路が全て動作する。これに対し、ミドル出力値を出力する出力ノード５３に連結された単位回路の中では、一部の第１単位回路のみ動作し、残りの第１単位回路と第２単位回路は動作しなくてもよい。   For a C-Phy interface operating in multilevel signaling, at least three output nodes 53 are required to transmit data. Also, each of the three output nodes 53 does not have the same value, and as described above, has one of the high output value, the low output value, and the middle output value therebetween. In one embodiment of the present invention, all the unit circuits connected to the output node 53 that outputs the high output value and the low output value operate. On the other hand, in the unit circuits connected to the output node 53 for outputting the middle output value, only a part of the first unit circuits operate, and the remaining first unit circuits and the second unit circuits do not operate. It is also good.

図４及び図５は、本発明の一実施形態によるインタフェース回路の動作を説明するための波形図である。   4 and 5 are waveform diagrams for explaining the operation of the interface circuit according to an embodiment of the present invention.

まず、図４を参照すると、第１制御信号ＣＮＴ１及び第２制御信号ＣＮＴ２は、第１入力信号ＩＮ１と同一の位相を有する。一方、第２入力信号ＩＮ２は、第１入力信号ＩＮ１とは反対の位相を有する。図４に示した一実施形態のように、第１、第２入力信号ＩＮ１、ＩＮ２と第１、第２制御信号ＣＮＴ１、ＣＮＴ２を決定することにより、出力信号ＯＵＴのスルーレートを増加させる。   First, referring to FIG. 4, the first control signal CNT1 and the second control signal CNT2 have the same phase as the first input signal IN1. On the other hand, the second input signal IN2 has a phase opposite to that of the first input signal IN1. As in the embodiment shown in FIG. 4, the slew rate of the output signal OUT is increased by determining the first and second input signals IN1 and IN2 and the first and second control signals CNT1 and CNT2.

図５は、インタフェース回路５０の出力信号ＯＵＴ及び共通ノードＣＭＰ、ＣＭＮで検出される共通電圧ＶＣＭＰ、ＶＣＭＮを示した波形図である。図５（ａ）は、第１及び第２キャパシタＣ１、Ｃ２が連結されていない場合を仮定したときの出力信号ＯＵＴと共通電圧ＶＣＭＰ、ＶＣＭＮを示した波形図である。
図５（ａ）を参照すると、第１スイッチ素子Ｍ１がターンオンされる第１入力信号ＩＮ１の上昇エッジで、第１共通ノードＣＭＰの第１共通電圧ＶＣＭＰが第１電源電圧ＶＤＤから大幅に、かつ急速に減少する。出力信号ＯＵＴは、第１電源電圧ＶＤＤと、第１共通電圧ＶＣＭＰの差に比例し、よって、出力信号ＯＵＴが第１入力信号ＩＮ１の上昇エッジで、緩やかに増加する。即ち、出力信号ＯＵＴがロー出力値ＶＯＵＴＬからハイ出力値ＶＯＵＴＨに増加する速度が緩やかになる。 FIG. 5 is a waveform diagram showing the output signal OUT of the interface circuit 50 and the common voltages VCMP and VCMN detected at the common nodes CMP and CMN. FIG. 5A is a waveform diagram showing the output signal OUT and the common voltages VCMP and VCMN when it is assumed that the first and second capacitors C1 and C2 are not connected.
Referring to FIG. 5A, at the rising edge of the first input signal IN1 at which the first switch element M1 is turned on, the first common voltage VCMP of the first common node CMP is substantially higher than the first power supply voltage VDD. It decreases rapidly. The output signal OUT is proportional to the difference between the first power supply voltage VDD and the first common voltage VCMP, and thus the output signal OUT gradually increases at the rising edge of the first input signal IN1. That is, the speed at which the output signal OUT increases from the low output value VOUTL to the high output value VOUTH becomes gentle.

同様に、第２スイッチ素子Ｍ２がターンオンされる第２入力信号ＩＮ２の上昇エッジで、第２共通ノードＣＭＮの第２共通電圧ＶＣＭＮが第２電源電圧ＶＳＳから大幅に、かつ急速に増加する。従って、出力信号ＯＵＴが第２入力信号ＩＮ２の上昇エッジで、緩やかに減少する。即ち、出力信号ＯＵＴがハイ出力値ＶＯＵＴＨからロー出力値ＶＯＵＴＬに減少する速度が緩やかになる。   Similarly, at the rising edge of the second input signal IN2 in which the second switch element M2 is turned on, the second common voltage VCMN of the second common node CMN rapidly and rapidly increases from the second power supply voltage VSS. Therefore, the output signal OUT gradually decreases at the rising edge of the second input signal IN2. That is, the speed at which the output signal OUT decreases from the high output value VOUTH to the low output value VOUTL becomes gentle.

これに対し、図５（ｂ）に示した一実施形態を参照すると、第１スイッチ素子Ｍ１がターンオンされる第１入力信号ＩＮ１の上昇エッジで、第１キャパシタＣ１が第１制御信号ＣＮＴ１により充電される。従って、第１キャパシタＣ１により第１共通電圧ＶＣＭＰが緩やかに減少し、出力信号ＯＵＴがロー出力値ＶＯＵＴＬからハイ出力値ＶＯＵＴＨに急速に増加する。   On the other hand, referring to the embodiment shown in FIG. 5B, the first capacitor C1 is charged by the first control signal CNT1 at the rising edge of the first input signal IN1 at which the first switch element M1 is turned on. Be done. Therefore, the first common voltage VCMP gradually decreases due to the first capacitor C1, and the output signal OUT rapidly increases from the low output value VOUTL to the high output value VOUTH.

一方、第２スイッチ素子Ｍ１がターンオンされる第２入力信号ＩＮ２の上昇エッジでは、第２キャパシタＣ２が第２制御信号ＣＮＴ２により放電される。従って、第２キャパシタＣ２により第２共通電圧ＶＣＭＮが緩やかに増加し、出力信号ＯＵＴがハイ出力値ＶＯＵＴＨからロー出力値ＶＯＵＴＬに急速に減少する。即ち、本発明の一実施形態では、第１制御信号ＣＮＴ１と第２制御信号ＣＮＴ２を第１入力信号ＩＮ１と同一の位相を有する信号に設定することにより、出力信号ＯＵＴのスルーレートを増加できる。   On the other hand, at the rising edge of the second input signal IN2 where the second switch element M1 is turned on, the second capacitor C2 is discharged by the second control signal CNT2. Therefore, the second common voltage VCMN gradually increases due to the second capacitor C2, and the output signal OUT rapidly decreases from the high output value VOUTH to the low output value VOUTL. That is, in the embodiment of the present invention, the slew rate of the output signal OUT can be increased by setting the first control signal CNT1 and the second control signal CNT2 to signals having the same phase as the first input signal IN1.

一方、本発明の一実施形態では、第１制御信号ＣＮＴ１と第２制御信号ＣＮＴ２の位相を、図４及び図５を参照して説明した実施形態とは逆に設定することにより、出力信号ＯＵＴのスルーレートを意図的に減少できる。即ち、出力信号ＯＵＴのスルーレートを低くするため、第２入力信号ＩＮ２と同一の位相を有するように、第１制御信号ＣＮＴ１及び第２制御信号ＣＮＴ２を生成する。上記したように、意図的にインタフェース回路５０のスルーレートを低くすることにより、高速のデータ通信を要しない場合、インタフェース回路５０の動作が電子機器の他の構成要素、例えば、ＲＦモジュール、ＧＰＳモジュールなどの性能に及ぼす干渉を最小化して、ＥＭＩ（Ｅｌｅｃｔｒｏ−Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）特性を改善できる。   On the other hand, in one embodiment of the present invention, the output signal OUT is set by setting the phases of the first control signal CNT1 and the second control signal CNT2 opposite to those in the embodiment described with reference to FIGS. 4 and 5. It is possible to intentionally reduce the slew rate of That is, in order to lower the slew rate of the output signal OUT, the first control signal CNT1 and the second control signal CNT2 are generated so as to have the same phase as the second input signal IN2. As described above, when high-speed data communication is not required by intentionally lowering the slew rate of the interface circuit 50, the operation of the interface circuit 50 is another component of the electronic device, for example, an RF module, a GPS module And the like to minimize interference with performance, etc., and improve EMI (Electro-Magnetic Interference) characteristics.

図６及び図７は、一般的なインタフェース回路の動作を説明するための図である。   6 and 7 are diagrams for explaining the operation of a general interface circuit.

まず、図６を参照すると、一般的なインタフェース回路６０は、第１出力信号ＯＵＴ１を出力する第１回路７０と、第２出力信号ＯＵＴ２を出力する第２回路８０と、を含む。図６に示した一実施形態によるインタフェース回路６０は、ＭＩＰＩ標準に準拠するＤ−Ｐｈｙインタフェースによる通信を支援する。第１出力信号ＯＵＴ１と第２出力信号ＯＵＴ２は、互いに反対の位相を有する。   First, referring to FIG. 6, a general interface circuit 60 includes a first circuit 70 that outputs a first output signal OUT1, and a second circuit 80 that outputs a second output signal OUT2. The interface circuit 60 according to the embodiment shown in FIG. 6 supports communication by the D-Phy interface conforming to the MIPI standard. The first output signal OUT1 and the second output signal OUT2 have phases opposite to each other.

第１出力信号ＯＵＴ１は、第１伝送経路９１に沿って第１受信ノード９３に入力され、第２出力信号ＯＵＴ２は、第２伝送経路９２に沿って第２受信ノード９４に入力される。第１受信ノード９３と第２受信ノード９４の各々には終端回路が連結され、終端回路は、終端抵抗ＲＴ及び終端キャパシタＣＴを含む。レシーバ９５は、第１出力信号ＯＵＴ１と第２出力信号ＯＵＴ２を用いて受信データＤ０を生成する。 The first output signal OUT1 is input to the first receiving node 93 along the first transmission path 91, and the second output signal OUT2 is input to the second receiving node 94 along the second transmission path 92. A first receiving node 93 to each of the second receiving node 94 is connected termination circuits, termination circuit includes a terminating R T resistor and terminating capacitor C T. The receiver 95 generates the reception data D0 using the first output signal OUT1 and the second output signal OUT2.

第１回路７０と第２回路８０は、互いに同一の構造を有する。第１回路７０を例示して説明すると、第１回路７０は、第１スイッチ素子Ｍ１、第２スイッチ素子Ｍ２、第１抵抗ＲＵＰ１、第２抵抗ＲＤＮ１などを含む。第１スイッチ素子Ｍ１と第２スイッチ素子Ｍ２の各々の動作は、第１入力信号ＩＮ１と第２入力信号ＩＮ２により制御される。出力ノード７３を介して第１出力信号ＯＵＴ１が出力され、第１出力信号ＯＵＴ１は、第１スイッチ素子Ｍ１がターンオンされると増加し、第２スイッチ素子Ｍ２がターンオンされると減少する。 The first circuit 70 and the second circuit 80 have the same structure. The first circuit 70 includes a first switch element M1, a second switch element M2, a first resistor R UP1 , a second resistor R DN1 and the like. The operation of each of the first switch element M1 and the second switch element M2 is controlled by the first input signal IN1 and the second input signal IN2. The first output signal OUT1 is output through the output node 73, and the first output signal OUT1 increases when the first switch element M1 is turned on and decreases when the second switch element M2 is turned on.

図７は、図６に示したインタフェース回路６０の動作を説明するための波形図である。まず、図７（ａ）を参照すると、Ｄ−Ｐｈｙインタフェースによる通信で第１出力信号ＯＵＴ１と第２出力信号ＯＵＴ２が互いに反対の位相を有するように、第１入力信号ＩＮ１と第４入力信号ＩＮ４が互いに同一の位相を有し、第２入力信号ＩＮ２と第３入力信号ＩＮ３が互いに同一の位相を有する。図６に示したインタフェース回路６０で、第１回路７０と第２回路８０は、第１出力信号ＯＵＴ１及び第２出力信号ＯＵＴ２のスルーレートを調節できる手段を含まない。従って、図７（ｂ）に示したように、第１出力信号ＯＵＴ１と第２出力信号ＯＵＴ２のスルーレートは低く、出力信号のグラフに示されるアイマージン（Ｅｙｅ Ｍａｒｇｉｎ）が減少する。   FIG. 7 is a waveform diagram for illustrating the operation of interface circuit 60 shown in FIG. First, referring to FIG. 7A, the first input signal IN1 and the fourth input signal IN4 are set such that the first output signal OUT1 and the second output signal OUT2 have opposite phases in communication by the D-Phy interface. Have the same phase as each other, and the second input signal IN2 and the third input signal IN3 have the same phase as each other. In the interface circuit 60 shown in FIG. 6, the first circuit 70 and the second circuit 80 do not include means capable of adjusting the slew rates of the first output signal OUT1 and the second output signal OUT2. Therefore, as shown in FIG. 7B, the slew rates of the first output signal OUT1 and the second output signal OUT2 are low, and the eye margin shown in the graph of the output signal is reduced.

図８〜図１０は、本発明の一実施形態によるインタフェース回路の動作を説明するための図である。   8 to 10 are diagrams for explaining the operation of the interface circuit according to one embodiment of the present invention.

図８を参照すると、本発明の一実施形態によるインタフェース回路１００は、第１出力信号ＯＵＴ１を出力する第１回路１１０と、第２出力信号ＯＵＴ２を出力する第２回路１２０と、を含む。図８に示した一実施形態によるインタフェース回路１００は、ＭＩＰＩ標準に準拠するＤ−Ｐｈｙインタフェースによる通信を支援し、第１出力信号ＯＵＴ１と第２出力信号ＯＵＴ２は、互いに反対の位相を有する。第１、第２データ伝送経路１３１、１３２、及び終端抵抗ＲＴと終端キャパシタＣＴからなる終端回路とレシーバ１３５などの構成と動作は、図６を参照して説明した内容と類似する。 Referring to FIG. 8, an interface circuit 100 according to an embodiment of the present invention includes a first circuit 110 outputting a first output signal OUT1 and a second circuit 120 outputting a second output signal OUT2. The interface circuit 100 according to one embodiment shown in FIG. 8 supports communication by a D-Phy interface conforming to the MIPI standard, and the first output signal OUT1 and the second output signal OUT2 have opposite phases. First and second data transmission paths 131, 132, and configuration and operation of such termination circuits and the receiver 135 consisting of terminating R T resistor and the termination capacitor C T is similar to what has been described with reference to FIG.

第１回路１１０と第２回路１２０は、互いに同一の構造を有する。第１回路１１０を例示して説明すると、第１回路１１０は、第１スイッチ素子Ｍ１、第２スイッチ素子Ｍ２、第１抵抗ＲＵＰ１、第２抵抗ＲＤＮ１などを含む。第１スイッチ素子Ｍ１と第２スイッチ素子Ｍ２の各々の動作は、第１入力信号ＩＮ１と第２入力信号ＩＮ２により制御される。出力ノード７３を介して第１出力信号ＯＵＴ１が出力され、第１出力信号ＯＵＴ１は、第１スイッチ素子Ｍ１がターンオンされると増加し、第２スイッチ素子Ｍ２がターンオンされると減少する。 The first circuit 110 and the second circuit 120 have the same structure. The first circuit 110 includes a first switch element M1, a second switch element M2, a first resistor R UP1 , a second resistor R DN1 and the like. The operation of each of the first switch element M1 and the second switch element M2 is controlled by the first input signal IN1 and the second input signal IN2. The first output signal OUT1 is output through the output node 73, and the first output signal OUT1 increases when the first switch element M1 is turned on and decreases when the second switch element M2 is turned on.

第１回路１１０は、第１キャパシタＣ１及び第２キャパシタＣ２を含む。第１キャパシタＣ１は、第１抵抗ＲＵＰ１と第１スイッチ素子Ｍ１に連結され、第１制御信号ＣＮＴ１により充電又は放電される。第２キャパシタＣ２は、第２抵抗ＲＤＮ１と第２スイッチ素子Ｍ２に連結され、第２制御信号ＣＮＴ２により充電又は放電される。インタフェース回路１００を制御するコントローラは、第１制御信号ＣＮＴ１と第２制御信号ＣＮＴ２を用いて、第１出力信号ＯＵＴ１のスルーレートを調節できる。同様に、第２出力信号ＯＵＴ２のスルーレートは、第３キャパシタＣ３と第４キャパシタＣ４を各々充電又は放電させる第３制御信号ＣＮＴ３及び第４制御信号ＣＮＴ４により設定される。 The first circuit 110 includes a first capacitor C1 and a second capacitor C2. The first capacitor C1 is connected to the first resistor RUP1 and the first switch element M1, and is charged or discharged by the first control signal CNT1. The second capacitor C2 is connected to the second resistor R DN1 and the second switch element M2, and is charged or discharged by the second control signal CNT2. The controller that controls the interface circuit 100 can adjust the slew rate of the first output signal OUT1 using the first control signal CNT1 and the second control signal CNT2. Similarly, the slew rate of the second output signal OUT2 is set by the third control signal CNT3 and the fourth control signal CNT4 for charging or discharging the third capacitor C3 and the fourth capacitor C4, respectively.

図９は、第１出力信号ＯＵＴ１及び第２出力信号ＯＵＴ２のスルーレートを増加させる実施形態を説明するための波形図である。まず、図９（ａ）を参照すると、第１入力信号ＩＮ１と第２入力信号ＩＮ２が互いに反対の位相を有し、第３入力信号ＩＮ３と第４入力信号ＩＮ４が互いに反対の位相を有する。第１入力信号ＩＮ１と第４入力信号ＩＮ４は、互いに同一の位相を有する。従って、第１出力信号ＯＵＴ１と第２出力信号ＯＵＴ２が互いに反対の位相を有する。   FIG. 9 is a waveform diagram for explaining an embodiment in which the slew rates of the first output signal OUT1 and the second output signal OUT2 are increased. First, referring to FIG. 9A, the first input signal IN1 and the second input signal IN2 have opposite phases, and the third input signal IN3 and the fourth input signal IN4 have opposite phases. The first input signal IN1 and the fourth input signal IN4 have the same phase. Therefore, the first output signal OUT1 and the second output signal OUT2 have opposite phases.

第１回路１１０に入力される第１制御信号ＣＮＴ１と第２制御信号ＣＮＴ２は、第１入力信号ＩＮ１と同一の位相を有する。従って、第１スイッチ素子Ｍ１がターンオンされる第１入力信号ＩＮ１の上昇エッジで第１キャパシタＣ１が充電され、第１出力信号ＯＵＴ１が急速に増加する。また、第２スイッチ素子Ｍ２がターンオンされる第２入力信号ＩＮ２の上昇エッジでは第２キャパシタＣ２が放電され、第１出力信号ＯＵＴ１が急速に減少できる。   The first control signal CNT1 and the second control signal CNT2 input to the first circuit 110 have the same phase as the first input signal IN1. Therefore, the first capacitor C1 is charged at the rising edge of the first input signal IN1 in which the first switch element M1 is turned on, and the first output signal OUT1 rapidly increases. Also, at the rising edge of the second input signal IN2 where the second switch element M2 is turned on, the second capacitor C2 is discharged, and the first output signal OUT1 can be rapidly reduced.

第２回路１２０に入力される第３制御信号ＣＮＴ３と第４制御信号ＣＮＴ４は、第３入力信号ＩＮ３と同一の位相を有する。従って、第１回路１１０を参照して説明した内容と同様に、第３スイッチ素子Ｍ３がターンオンされると、第２出力信号ＯＵＴ２が急速に増加し、第４スイッチ素子Ｍ４がターンオンされると、第２出力信号ＯＵＴ２が急速に減少する。上述したように、スルーレートを増加させることにより、図９（ｂ）に示したように、アイマージン（Ｅｙｅ Ｍａｒｇｉｎ）を増加できる。また、レシーバ１３５が生成した受信データＤ０がハイ論理値又はロー論理値を有する時間が増加するので、受信側で受信データＤ０を正確に検出できる。   The third control signal CNT3 and the fourth control signal CNT4 input to the second circuit 120 have the same phase as the third input signal IN3. Therefore, similar to the contents described with reference to the first circuit 110, when the third switch element M3 is turned on, the second output signal OUT2 rapidly increases and when the fourth switch element M4 is turned on, The second output signal OUT2 decreases rapidly. As described above, the eye margin can be increased by increasing the slew rate as shown in FIG. 9 (b). In addition, since the time when the reception data D0 generated by the receiver 135 has a high logic value or a low logic value increases, the reception data D0 can be accurately detected on the reception side.

図１０は、第１出力信号ＯＵＴ１及び第２出力信号ＯＵＴ２のスルーレートを減少させる実施形態を説明するための波形図である。図１０（ａ）を参照すると、第１入力信号ＩＮ１と第２入力信号ＩＮ２が互いに反対の位相を有し、第３入力信号ＩＮ３と第４入力信号ＩＮ４が互いに反対の位相を有する。第１入力信号ＩＮ１と第４入力信号ＩＮ４は、互いに同一の位相を有する。従って、第１出力信号ＯＵＴ１と第２出力信号ＯＵＴ２が互いに反対の位相を有する。   FIG. 10 is a waveform diagram for explaining an embodiment in which the slew rates of the first output signal OUT1 and the second output signal OUT2 are reduced. Referring to FIG. 10A, the first input signal IN1 and the second input signal IN2 have opposite phases, and the third input signal IN3 and the fourth input signal IN4 have opposite phases. The first input signal IN1 and the fourth input signal IN4 have the same phase. Therefore, the first output signal OUT1 and the second output signal OUT2 have opposite phases.

第１回路１１０に入力される第１制御信号ＣＮＴ１と第２制御信号ＣＮＴ２は、第２入力信号ＩＮ２と同一の位相を有する。第１スイッチ素子Ｍ１がターンオンされる第１入力信号ＩＮ１の上昇エッジで第１キャパシタＣ１が放電され、第１抵抗ＲＵＰ１と第１スイッチ素子Ｍ１と間の共通ノードの電圧が急速に減少する。従って、第１出力信号ＯＵＴ１が緩やかに増加する。また、第２スイッチ素子Ｍ２がターンオンされる第２入力信号ＩＮ２の上昇エッジでは第２キャパシタＣ２が充電され、第１出力信号ＯＵＴ１が緩やかに減少する。 The first control signal CNT1 and the second control signal CNT2 input to the first circuit 110 have the same phase as the second input signal IN2. At the rising edge of the first input signal IN1 where the first switch element M1 is turned on, the first capacitor C1 is discharged, and the voltage at the common node between the first resistor RUP1 and the first switch element M1 decreases rapidly. Therefore, the first output signal OUT1 gradually increases. Also, at the rising edge of the second input signal IN2 where the second switch element M2 is turned on, the second capacitor C2 is charged, and the first output signal OUT1 gradually decreases.

第２回路１２０に入力される第３制御信号ＣＮＴ３と第４制御信号ＣＮＴ４は、第４入力信号ＩＮ４と同一の位相を有する。従って、第３スイッチ素子Ｍ３がターンオンされると、第２出力信号ＯＵＴ２が緩やかに増加し、第４スイッチ素子Ｍ４がターンオンされると、第２出力信号ＯＵＴ２が緩やかに減少する。よって、図１０（ｂ）に示したように、アイマージン（Ｅｙｅ Ｍａｒｇｉｎ）が減少する。   The third control signal CNT3 and the fourth control signal CNT4 input to the second circuit 120 have the same phase as the fourth input signal IN4. Therefore, when the third switch element M3 is turned on, the second output signal OUT2 gradually increases, and when the fourth switch element M4 is turned on, the second output signal OUT2 gradually decreases. Thus, as shown in FIG. 10 (b), the eye margin is reduced.

結果的に、本発明の一実施形態によるインタフェース回路１００は、出力信号ＯＵＴ１、ＯＵＴ２のスルーレートを意図的に増加できるか、又は減少できる。上述したように、スルーレートを意図的に減少することで、高速のデータ通信を要しない場合、インタフェース回路１００を用いた通信が電子機器の他の構成要素、例えば、ＲＦモジュール、ＧＰＳモジュールなどの性能に及ぼす干渉を最小化できる。   As a result, the interface circuit 100 according to an embodiment of the present invention can intentionally increase or decrease the slew rate of the output signals OUT1 and OUT2. As described above, when high-speed data communication is not required by intentionally reducing the slew rate, communication using the interface circuit 100 corresponds to other components of the electronic device, such as an RF module and a GPS module. Interference to performance can be minimized.

図１１〜図１６は、本発明の一実施形態によるメモリ装置の動作を説明するための流れ図である。   11 to 16 are flowcharts illustrating operations of a memory device according to an embodiment of the present invention.

図１１を参照すると、本発明の一実施形態によるインタフェース回路２００は、第１出力信号ＯＵＴ１を出力する第１回路２１０、第２出力信号ＯＵＴ２を出力する第２回路２２０、及び第３出力信号ＯＵＴ３を出力する第３回路２３０を含む。図１１に示した一実施形態によるインタフェース回路２００は、ＭＩＰＩ標準に準拠するＣ−Ｐｈｙインタフェースによる通信を支援する。第１〜第３出力信号ＯＵＴ１〜ＯＵＴ３は、ハイ出力値、ミドル出力値、ロー出力値のうち何れか１つを有するが、第１〜第３出力信号ＯＵＴ１〜ＯＵＴ３は、互いに同一の値を有することはできない。   Referring to FIG. 11, an interface circuit 200 according to an embodiment of the present invention includes a first circuit 210 outputting a first output signal OUT1, a second circuit 220 outputting a second output signal OUT2, and a third output signal OUT3. And a third circuit 230 that outputs the The interface circuit 200 according to one embodiment shown in FIG. 11 supports communication via a C-Phy interface conforming to the MIPI standard. Although the first to third output signals OUT1 to OUT3 have any one of the high output value, the middle output value, and the low output value, the first to third output signals OUT1 to OUT3 have the same value. It can not have.

第１出力信号ＯＵＴ１は、第１伝送経路２４１に沿って第１受信ノード２４４に入力され、第２出力信号ＯＵＴ２は、第２伝送経路２４２に沿って第２受信ノード２４５に入力され、第３出力信号ＯＵＴ３は、第３伝送経路２４３に沿って第３受信ノード２４６に入力される。第１受信ノード２４４、第２受信ノード２４５、第３受信ノード２４６の各々には終端回路が連結され、終端回路は、終端抵抗ＲＴ及び終端キャパシタＣＴを含む。 The first output signal OUT1 is input to the first receiving node 244 along the first transmission path 241, and the second output signal OUT2 is input to the second receiving node 245 along the second transmission path 242. The output signal OUT3 is input to the third receiving node 246 along the third transmission path 243. First receiving node 244, a second receiving node 245, the termination circuit is connected to each of the third receiving node 246, the termination circuit includes a terminating R T resistor and terminating capacitor C T.

第１〜第３レシーバ２４７〜２４９は、第１〜第３出力信号ＯＵＴ１〜ＯＵＴ３を用いて第１〜第３受信データＡ０〜Ｃ０を生成する。第１レシーバ２４７は、第１出力信号ＯＵＴ１と第２出力信号ＯＵＴ２との差を用いて第１受信データＡ０を生成し、第２レシーバ２４８は、第２出力信号ＯＵＴ２と第３出力信号ＯＵＴ３との差を用いて第２受信データＢ０を生成し、第３レシーバ２４９は、第３出力信号ＯＵＴ３と第１出力信号ＯＵＴ１との差を用いて第３受信データＣ０を生成する。一実施形態において、受信側では第１〜第３受信データＡ０〜Ｃ０を用いて３つのビットを有する状態情報に変換し、状態情報の変化を用いてシンボル情報を生成できる。   The first to third receivers 247 to 249 generate first to third reception data A0 to C0 using the first to third output signals OUT1 to OUT3. The first receiver 247 generates the first reception data A0 using the difference between the first output signal OUT1 and the second output signal OUT2, and the second receiver 248 generates the second output signal OUT2 and the third output signal OUT3. The third receiver 249 generates the third reception data C0 using the difference between the third output signal OUT3 and the first output signal OUT1. In one embodiment, on the receiving side, the first to third received data A0 to C0 may be converted into state information having three bits, and symbol information may be generated using changes in the state information.

第１回路２１０、第２回路２２０、及び第３回路２３０は、互いに同一の構造を有する。第１回路２１０を例示して説明すると、第１回路２１０は、第１スイッチ素子Ｍ１、第２スイッチ素子Ｍ２、第１抵抗ＲＵＰ１、第２抵抗ＲＤＮ１などを含む。一実施形態において、第１抵抗ＲＵＰ１と第２抵抗ＲＤＮ１は、互いに同一の値を有する。第１スイッチ素子Ｍ１と第２スイッチ素子Ｍ２の各々の動作は、第１入力信号ＩＮ１と第２入力信号ＩＮ２により制御される。第１出力信号ＯＵＴ１のレベルは、第１スイッチ素子Ｍ１と第２スイッチ素子Ｍ２のオン／オフの状態によって決定される。 The first circuit 210, the second circuit 220, and the third circuit 230 have the same structure. The first circuit 210 includes a first switch element M1, a second switch element M2, a first resistor R UP1 , a second resistor R DN1 and the like. In one embodiment, the first resistor R UP1 and the second resistor R DN1 have the same value. The operation of each of the first switch element M1 and the second switch element M2 is controlled by the first input signal IN1 and the second input signal IN2. The level of the first output signal OUT1 is determined by the on / off state of the first switch element M1 and the second switch element M2.

一方、図１１に示した一実施形態において、第１回路２１０は、第１キャパシタＣ１及び第２キャパシタＣ２を含む。第１キャパシタＣ１は、第１抵抗ＲＵＰ１と第１スイッチ素子Ｍ１に連結され、第１制御信号ＣＮＴ１により充電又は放電される。第２キャパシタＣ２は、第２抵抗ＲＤＮ１と第２スイッチ素子Ｍ２に連結され、第２制御信号ＣＮＴ２により充電又は放電される。インタフェース回路２００を制御するコントローラは、第１制御信号ＣＮＴ１と第２制御信号ＣＮＴ２を用いて第１出力信号ＯＵＴ１のスルーレートを調節できる。
同様に、第２出力信号ＯＵＴ２のスルーレートは、第３キャパシタＣ３と第４キャパシタＣ４を各々充電又は放電させる第３制御信号ＣＮＴ３及び第４制御信号ＣＮＴ４により決定される。また、第３出力信号ＯＵＴ３のスルーレートは、第５キャパシタＣ５と第６キャパシタＣ６を各々充電又は放電させる第５制御信号ＣＮＴ５及び第６制御信号ＣＮＴ６により決定される。 On the other hand, in the embodiment shown in FIG. 11, the first circuit 210 includes a first capacitor C1 and a second capacitor C2. The first capacitor C1 is connected to the first resistor RUP1 and the first switch element M1, and is charged or discharged by the first control signal CNT1. The second capacitor C2 is connected to the second resistor R DN1 and the second switch element M2, and is charged or discharged by the second control signal CNT2. The controller that controls the interface circuit 200 can adjust the slew rate of the first output signal OUT1 using the first control signal CNT1 and the second control signal CNT2.
Similarly, the slew rate of the second output signal OUT2 is determined by the third control signal CNT3 and the fourth control signal CNT4 for charging or discharging the third capacitor C3 and the fourth capacitor C4, respectively. Also, the slew rate of the third output signal OUT3 is determined by the fifth control signal CNT5 and the sixth control signal CNT6 that charge or discharge the fifth capacitor C5 and the sixth capacitor C6, respectively.

次に、図１２を参照すると、本発明の一実施形態による第１出力信号ＯＵＴ１、第２出力信号ＯＵＴ２、及び第３出力信号ＯＵＴ３の波形図が、インタフェース回路２００と併せて示されている。図１２を参照すると、第１出力信号ＯＵＴ１、第２出力信号ＯＵＴ２、及び第３出力信号ＯＵＴ３の各々は、ハイ出力値、ミドル出力値、及びロー出力値のうち何れか１つを有するが、互いに同一の出力値を有しない。   Referring now to FIG. 12, a waveform diagram of the first output signal OUT1, the second output signal OUT2, and the third output signal OUT3 according to an embodiment of the present invention is shown in conjunction with the interface circuit 200. Referring to FIG. 12, each of the first output signal OUT1, the second output signal OUT2, and the third output signal OUT3 has one of a high output value, a middle output value, and a low output value. They do not have identical output values.

一例として、第１出力信号ＯＵＴ１がハイ出力値を有し、第２出力信号ＯＵＴ２がミドル出力値を有し、第３出力信号ＯＵＴ３がロー出力値を有するためには、第１回路２１０の第１スイッチ素子Ｍ１はターンオンされ、第２スイッチ素子Ｍ２はターンオフされる。また、第２回路２２０の第３スイッチ素子Ｍ３と第４スイッチ素子Ｍ４は、両方ともターンオンされる。また、第３回路２３０の第５スイッチ素子Ｍ５がターンオフされ、第６スイッチ素子Ｍ６がターンオンされる。その結果、第１出力信号ＯＵＴ１がハイ出力値を有し、第２出力信号ＯＵＴ２がミドル出力値を有し、第３出力信号ＯＵＴ３がロー出力値を有する。
この場合、第１回路２１０の第１抵抗ＲＵＰ１と第２抵抗ＲＤＮ１、及び第３回路２３０の第１抵抗ＲＵＰ３と第２抵抗ＲＤＮ３は、同一の値を有し得る。一方、第２回路２２０の第１抵抗ＲＵＰ２と第２抵抗ＲＤＮ２は、互いに同一の値を有し、第１回路２１０及び第３回路２３０に含まれる抵抗ＲＵＰ１、ＲＵＰ３、ＲＤＮ１、ＲＤＮ３とは異なる値を有し得る。 As an example, in order for the first output signal OUT1 to have a high output value, the second output signal OUT2 to have a middle output value, and the third output signal OUT3 to have a low output value, The one switch element M1 is turned on and the second switch element M2 is turned off. Also, both the third switch element M3 and the fourth switch element M4 of the second circuit 220 are turned on. In addition, the fifth switch element M5 of the third circuit 230 is turned off, and the sixth switch element M6 is turned on. As a result, the first output signal OUT1 has a high output value, the second output signal OUT2 has a middle output value, and the third output signal OUT3 has a low output value.
In this case, the first resistor R UP1 and the second resistor R DN1 of the first circuit 210 and the first resistor R UP3 and the second resistor R DN3 of the third circuit 230 may have the same value. On the other hand, the first resistor R UP2 and the second resistor R DN2 of the second circuit 220 have the same value, and the resistors R UP1 , R UP3 , R DN1 , included in the first circuit 210 and the third circuit 230. It may have a different value than R DN3 .

第１スイッチ素子Ｍ１を介して流れる電流は、第１及び第３データ伝送経路２４１、２４３を経て第６スイッチ素子Ｍ６に流れることができる。一実施形態において、第１受信ノード２４４の電圧は、３＊ＶＤＤ／４であることができ、第３受信ノード２４６の電圧は、ＶＤＤ／４であることができる。一方、第２回路２２０では、第３スイッチ素子Ｍ３と第４スイッチ素子Ｍ４が両方ともターンオンされるので、第２回路２２０内で電流が流れる。従って、第２受信ノード２４５の電圧は、ＶＤＤ／２である。よって、第１レシーバ２４７と第２レシーバ２４８の各々は、第１受信データＡ０と第２受信データＢ０をハイロジック値、例えば、‘１’に決定できる。一方、第３レシーバ２４９は、第３受信データＣ０をローロジック値、例えば、‘０’に決定できる。   The current flowing through the first switch element M1 may flow to the sixth switch element M6 through the first and third data transmission paths 241 and 243. In one embodiment, the voltage of the first receiving node 244 can be 3 * VDD / 4 and the voltage of the third receiving node 246 can be VDD / 4. On the other hand, in the second circuit 220, since both the third switch element M3 and the fourth switch element M4 are turned on, a current flows in the second circuit 220. Therefore, the voltage of the second receiving node 245 is VDD / 2. Therefore, each of the first receiver 247 and the second receiver 248 can determine the first reception data A0 and the second reception data B0 as high logic values, for example, '1'. Meanwhile, the third receiver 249 may determine the third reception data C0 as a low logic value, for example, '0'.

図１２に示した一実施形態において、第１出力信号ＯＵＴ１のスルーレートを増加させるための第１及び第２キャパシタＣ１、Ｃ２の制御方法は、第１出力信号ＯＵＴ１の変化によって決定される。一例として、第１出力信号ＯＵＴ１がハイ出力値からミドル出力値に減少すると、第２キャパシタＣ２を放電させてスルーレートを高くできる。また、第１出力信号ＯＵＴ１がロー出力値からハイ出力値に増加すると、第１キャパシタＣ１と第２キャパシタＣ２を充電させてスルーレートを高くできる。以下、図１３〜図１５を参照して、図１２で例示した第１〜第３出力信号ＯＵＴ１〜ＯＵＴ３の各々のスルーレートを調節する方法を説明する。   In one embodiment shown in FIG. 12, the control method of the first and second capacitors C1 and C2 for increasing the slew rate of the first output signal OUT1 is determined by the change of the first output signal OUT1. As one example, when the first output signal OUT1 decreases from the high output value to the middle output value, the second capacitor C2 can be discharged to increase the slew rate. In addition, when the first output signal OUT1 increases from the low output value to the high output value, the first capacitor C1 and the second capacitor C2 can be charged to increase the slew rate. Hereinafter, a method of adjusting the slew rate of each of the first to third output signals OUT1 to OUT3 illustrated in FIG. 12 will be described with reference to FIGS.

図１３は、第１出力信号ＯＵＴ１のスルーレートを調節する方法を説明するための波形図である。まず、図１３（ａ）は、第１出力信号ＯＵＴ１のスルーレートを増加させる場合に対応することができる。図１３（ａ）を参照すると、第１入力信号ＩＮ１と第２入力信号ＩＮ２が両方ともハイ入力値を有するときに、第１出力信号ＯＵＴ１は、ミドル出力値を有することができる。また、第１入力信号ＩＮ１のみがハイ入力値を有すると、第１出力信号ＯＵＴ１はハイ出力値を有し、第２入力信号ＩＮ２のみがハイ入力値を有すると、第１出力信号ＯＵＴ１はロー出力値を有することができる。   FIG. 13 is a waveform diagram for explaining a method of adjusting the slew rate of the first output signal OUT1. First, FIG. 13A can cope with the case where the slew rate of the first output signal OUT1 is increased. Referring to FIG. 13A, when both the first input signal IN1 and the second input signal IN2 have high input values, the first output signal OUT1 can have middle output values. When only the first input signal IN1 has a high input value, the first output signal OUT1 has a high output value, and when only the second input signal IN2 has a high input value, the first output signal OUT1 is low. It can have an output value.

図１３（ａ）を参照すると、第１出力信号ＯＵＴ１がハイ出力値からミドル出力値に減少するとき、第２キャパシタＣ２を放電させて第１出力信号ＯＵＴ１を急速に減少できる。また、第１出力信号ＯＵＴ１がハイ出力値からロー出力値に減少するときには、第１及び第２キャパシタＣ１、Ｃ２を放電させ、第１出力信号ＯＵＴ１がロー出力値からハイ出力値に増加するときには、第１及び第２キャパシタＣ１、Ｃ２を充電させ、第１出力信号ＯＵＴ１のスルーレートを増加できる。一実施形態において、第１出力信号ＯＵＴ１がミドル出力値からハイ出力値に増加するときには、第２キャパシタＣ２を充電する。   Referring to FIG. 13A, when the first output signal OUT1 decreases from the high output value to the middle output value, the second capacitor C2 can be discharged to rapidly reduce the first output signal OUT1. When the first output signal OUT1 decreases from the high output value to the low output value, the first and second capacitors C1 and C2 are discharged, and the first output signal OUT1 increases from the low output value to the high output value. The first and second capacitors C1 and C2 may be charged to increase the slew rate of the first output signal OUT1. In one embodiment, the second capacitor C2 is charged when the first output signal OUT1 increases from the middle output value to the high output value.

一方、図１３（ａ）の一実施形態とは逆に、第１及び第２キャパシタＣ１、Ｃ２を充電又は放電させて第１出力信号ＯＵＴ１のスルーレートを減少もできる。図１３（ｂ）を参照すると、第１出力信号ＯＵＴ１がハイ出力値からミドル出力値に減少するとき、第２キャパシタＣ２を充電させて第１出力信号ＯＵＴ１を緩やかに減少できる。また、第１出力信号ＯＵＴ１がハイ出力値からロー出力値に減少するときには、第１及び第２キャパシタＣ１、Ｃ２を充電させ、第１出力信号ＯＵＴ１がロー出力値からハイ出力値に増加するときには、第１及び第２キャパシタＣ１、Ｃ２を放電させ、第１出力信号ＯＵＴ１のスルーレートを減少できる。   On the other hand, contrary to the embodiment of FIG. 13A, the first and second capacitors C1 and C2 may be charged or discharged to reduce the slew rate of the first output signal OUT1. Referring to FIG. 13B, when the first output signal OUT1 decreases from the high output value to the middle output value, the second capacitor C2 can be charged to gradually decrease the first output signal OUT1. When the first output signal OUT1 decreases from the high output value to the low output value, the first and second capacitors C1 and C2 are charged, and the first output signal OUT1 increases from the low output value to the high output value. The first and second capacitors C1 and C2 may be discharged to reduce the slew rate of the first output signal OUT1.

図１４は、第２出力信号ＯＵＴ２のスルーレートを調節する方法を説明するための波形図である。図１４（ａ）は、第２出力信号ＯＵＴ２のスルーレートを増加させる実施形態である。図１４（ａ）を参照すると、第２出力信号ＯＵＴ２がロー出力値からミドル出力値に増加するとき、第３キャパシタＣ３を充電して第２出力信号ＯＵＴ２を急速に増加できる。また、第２出力信号ＯＵＴ２がハイ出力値からロー出力値に減少するときには、第３及び第４キャパシタＣ３、Ｃ４を放電させ、第２出力信号ＯＵＴ２のスルーレートを増加できる。一実施形態において、第２出力信号ＯＵＴ２がミドル出力値からロー出力値に減少するときには、第３キャパシタＣ３を放電する。   FIG. 14 is a waveform diagram for explaining a method of adjusting the slew rate of the second output signal OUT2. FIG. 14A shows an embodiment in which the slew rate of the second output signal OUT2 is increased. Referring to FIG. 14A, when the second output signal OUT2 increases from the low output value to the middle output value, the third capacitor C3 can be charged to rapidly increase the second output signal OUT2. Further, when the second output signal OUT2 decreases from the high output value to the low output value, the third and fourth capacitors C3 and C4 can be discharged to increase the slew rate of the second output signal OUT2. In one embodiment, when the second output signal OUT2 decreases from the middle output value to the low output value, the third capacitor C3 is discharged.

一方、図１４（ａ）の一実施形態とは逆に、第３及び第４キャパシタＣ３、Ｃ４を充電又は放電させて第２出力信号ＯＵＴ２のスルーレートを減少もできる。図１４（ｂ）を参照すると、第２出力信号ＯＵＴ２がロー出力値からミドル出力値に増加するとき、第３キャパシタＣ３を放電して第２出力信号ＯＵＴ２を緩やかに増加できる。また、第２出力信号ＯＵＴ２がハイ出力値からロー出力値に減少するときには、第３及び第４キャパシタＣ３、Ｃ４を充電して第２出力信号ＯＵＴ２のスルーレートを減少できる。   On the other hand, contrary to the embodiment of FIG. 14A, the third and fourth capacitors C3 and C4 may be charged or discharged to reduce the slew rate of the second output signal OUT2. Referring to FIG. 14B, when the second output signal OUT2 increases from the low output value to the middle output value, the third capacitor C3 can be discharged to gradually increase the second output signal OUT2. In addition, when the second output signal OUT2 decreases from the high output value to the low output value, the slew rate of the second output signal OUT2 can be reduced by charging the third and fourth capacitors C3 and C4.

図１５は、第３出力信号ＯＵＴ３のスルーレートを調節する方法を説明するための波形図である。図１５（ａ）は、第３出力信号ＯＵＴ３のスルーレートを増加させる実施形態であり、図１３（ａ）及び図１４（ａ）を参照して説明した内容と類似する。一例として、第３出力信号ＯＵＴ３がロー出力値からハイ出力値に増加するとき、第５及び第６キャパシタＣ５、Ｃ６を充電して第３出力信号ＯＵＴ３を急速に増加できる。また、第３出力信号ＯＵＴ３がハイ出力値からロー出力値に減少するときには、第５及び第６キャパシタＣ５、Ｃ６を放電させて第３出力信号ＯＵＴ３のスルーレートを増加できる。   FIG. 15 is a waveform diagram for explaining a method of adjusting the slew rate of the third output signal OUT3. FIG. 15 (a) is an embodiment in which the slew rate of the third output signal OUT3 is increased, which is similar to the contents described with reference to FIGS. 13 (a) and 14 (a). As an example, when the third output signal OUT3 increases from the low output value to the high output value, the fifth and sixth capacitors C5 and C6 may be charged to rapidly increase the third output signal OUT3. Also, when the third output signal OUT3 decreases from the high output value to the low output value, the fifth and sixth capacitors C5 and C6 can be discharged to increase the slew rate of the third output signal OUT3.

一方、図１５（ａ）の一実施形態とは逆に、第３出力信号ＯＵＴ３のスルーレートを低くする一実施形態を示した図１５（ｂ）を参照すると、第３出力信号ＯＵＴ３がハイ出力値からロー出力値に減少するとき、第５及び第６キャパシタＣ５、Ｃ６を充電して第３出力信号ＯＵＴ３を緩やかに減少できる。また、第３出力信号ＯＵＴ３がロー出力値からミドル出力値に増加するときには、第５キャパシタＣ５を放電して第３出力信号ＯＵＴ３のスルーレートを減少できる。   On the other hand, in contrast to the embodiment of FIG. 15 (a), referring to FIG. 15 (b) showing one embodiment of reducing the slew rate of the third output signal OUT3, the third output signal OUT3 is high output. When the value is reduced to the low output value, the fifth and sixth capacitors C5 and C6 may be charged to gradually reduce the third output signal OUT3. When the third output signal OUT3 increases from the low output value to the middle output value, the fifth capacitor C5 can be discharged to reduce the slew rate of the third output signal OUT3.

即ち、本発明の一実施形態では、インタフェース回路２００の第１〜第３回路２１０〜２３０に含まれるキャパシタＣ１〜Ｃ６を適切に充電又は放電させることにより、出力信号ＯＵＴ１〜ＯＵＴ３のスルーレートを高くできるか、又は低くできる。一例として、第１電源電圧ＶＤＤに連結されるキャパシタＣ１、Ｃ３、Ｃ５をプルアップキャパシタ、スイッチ素子Ｍ１、Ｍ３、Ｍ５をプルアップスイッチ素子と定義する。また、第２電源電圧ＶＳＳに連結されるキャパシタＣ２、Ｃ４、Ｃ６をプルダウンキャパシタ、スイッチ素子Ｍ２、Ｍ４、Ｍ６をプルダウンスイッチ素子と定義する。このとき、出力信号の増加時及び減少時にスルーレートを高くするためのキャパシタ制御方法は、下記表１のとおりである。   That is, in one embodiment of the present invention, the slew rates of the output signals OUT1 to OUT3 are increased by appropriately charging or discharging the capacitors C1 to C6 included in the first to third circuits 210 to 230 of the interface circuit 200. It can or can be low. As one example, the capacitors C1, C3 and C5 connected to the first power supply voltage VDD are defined as pull-up capacitors, and the switch elements M1, M3 and M5 are defined as pull-up switch elements. Also, capacitors C2, C4, and C6 connected to the second power supply voltage VSS are defined as pull-down capacitors, and switch elements M2, M4, and M6 are defined as pull-down switch elements. At this time, a capacitor control method for increasing the slew rate at the time of increase and decrease of the output signal is as shown in Table 1 below.

Figure 2019087990
Figure 2019087990

図１６は、図１２に示した一実施形態による第１〜第３出力信号ＯＵＴ１〜ＯＵＴ３により生成された第１〜第３受信データＡ０〜Ｃ０を示した波形図である。インタフェース回路２００がＣ−Ｐｈｙインタフェースにより動作する場合、第１〜第３受信データＡ０〜Ｃ０を組み合わせて状態情報を生成し、状態情報の変化によるシンボル情報を生成してデータを復元できる。本発明の一実施形態による方法を適用して第１〜第３出力信号ＯＵＴ１〜ＯＵＴ３のスルーレートを高くすることにより、第１〜第３受信データＡ０〜Ｃ０のアイマージン（Ｅｙｅ Ｍａｒｇｉｎ）を改善し、高速のデータ通信をさらに正確に実現することができる。   FIG. 16 is a waveform diagram showing first to third reception data A0 to C0 generated by the first to third output signals OUT1 to OUT3 according to the embodiment shown in FIG. When the interface circuit 200 operates with the C-Phy interface, the first to third reception data A0 to C0 may be combined to generate state information, and symbol information may be generated by change of the state information to restore data. The eye margin of the first to third received data A0 to C0 is improved by increasing the slew rate of the first to third output signals OUT1 to OUT3 by applying the method according to an embodiment of the present invention And high speed data communication can be realized more accurately.

図１７は、本発明の一実施形態によるインタフェース回路を概略的に示す回路図である。   FIG. 17 is a circuit diagram schematically illustrating an interface circuit according to an embodiment of the present invention.

図１７を参照すると、本発明の一実施形態によるインタフェース回路３００は、第１スイッチ素子Ｍ１、第２スイッチ素子Ｍ２、第１キャパシタＣ１、第２キャパシタＣ２などを含む。インタフェース回路３００の動作は、上述した実施形態と類似する。即ち、第１スイッチ素子Ｍ１と第２スイッチ素子Ｍ２は、第１入力信号ＩＮ１及び第２入力信号ＩＮ２の各々により制御され、第１入力信号ＩＮ１と第２入力信号ＩＮ２は、互いに反対の位相を有する。出力信号ＯＵＴは、第１入力信号ＩＮ１と同一の位相を有することができる。本発明の一実施形態では、第１キャパシタＣ１及び第２キャパシタＣ２の充電及び放電を制御することにより、出力信号ＯＵＴのスルーレートを高くできる。   Referring to FIG. 17, the interface circuit 300 according to an embodiment of the present invention includes a first switch element M1, a second switch element M2, a first capacitor C1, a second capacitor C2, and the like. The operation of the interface circuit 300 is similar to the embodiment described above. That is, the first switch element M1 and the second switch element M2 are controlled by each of the first input signal IN1 and the second input signal IN2, and the first input signal IN1 and the second input signal IN2 have opposite phases. Have. The output signal OUT may have the same phase as the first input signal IN1. In one embodiment of the present invention, the slew rate of the output signal OUT can be increased by controlling the charge and discharge of the first capacitor C1 and the second capacitor C2.

図１７に示した一実施形態では、第１スイッチ素子Ｍ１と第１抵抗ＲＵＰとの間の第１共通ノードＣＭＰに連結される第１キャパシタＣ１が、第１スイッチ素子Ｍ１の寄生キャパシタにより提供される。従って、第１キャパシタＣ１は、第１入力信号ＩＮ１により充電又は放電されることができる。一方、第２キャパシタＣ２は、別途のキャパシタとして提供され、制御信号ＣＮＴにより充電又は放電される。以下、図１８を参照して、図１７に示した一実施形態によるインタフェース回路３００の動作を説明する。 In one embodiment shown in FIG. 17, the first capacitor C1 connected to the first common node CMP between the first switch element M1 and the first resistor R UP is provided by the parasitic capacitor of the first switch element M1. Be done. Thus, the first capacitor C1 can be charged or discharged by the first input signal IN1. Meanwhile, the second capacitor C2 is provided as a separate capacitor and is charged or discharged by the control signal CNT. Hereinafter, the operation of the interface circuit 300 according to the embodiment shown in FIG. 17 will be described with reference to FIG.

図１８は、本発明の一実施形態によるインタフェース回路の動作を説明するための波形図である。   FIG. 18 is a waveform diagram for explaining the operation of the interface circuit according to an embodiment of the present invention.

図１８を参照すると、第１入力信号ＩＮ１と第２入力信号ＩＮ２は、互いに反対の位相を有し、出力信号ＯＵＴは、第１入力信号ＩＮ１と同一の位相を有する。第１入力信号ＩＮ１の上昇エッジと第２入力信号ＩＮ２の下降エッジで、第１スイッチ素子Ｍ１がターンオンされ、かつ第２スイッチ素子Ｍ２がターンオフされると、出力信号ＯＵＴは、ロー出力値からハイ出力値に増加する。それに対し、第１入力信号ＩＮ１の下降エッジと第２入力信号ＩＮ２の上昇エッジで、第１スイッチ素子Ｍ１がターンオフされ、かつ第２スイッチ素子Ｍ２がターンオンされると、出力信号ＯＵＴは、ハイ出力値からロー出力値に減少する。   Referring to FIG. 18, the first input signal IN1 and the second input signal IN2 have phases opposite to each other, and the output signal OUT has the same phase as the first input signal IN1. When the first switch element M1 is turned on and the second switch element M2 is turned off at the rising edge of the first input signal IN1 and the falling edge of the second input signal IN2, the output signal OUT has a low output value to a high value. Increase to the output value. On the other hand, when the first switch element M1 is turned off and the second switch element M2 is turned on at the falling edge of the first input signal IN1 and the rising edge of the second input signal IN2, the output signal OUT is high output Decrease from value to low output value.

第１スイッチ素子Ｍ１の寄生キャパシタにより第１キャパシタＣ１が提供されるので、第１キャパシタＣ１は、第１入力信号ＩＮ１により充電又は放電される。第１入力信号ＩＮ１の上昇エッジで、第１キャパシタＣ１は第１入力信号ＩＮ１により充電され、第２キャパシタＣ２は制御信号ＣＮＴにより充電される。従って、共通ノードＣＭＰ、ＣＭＮの電圧の変動幅、特に第１共通ノードＣＭＰの電圧の減少幅を小さくでき、出力信号ＯＵＴをハイ出力値に急速に増加できる。   Since the first capacitor C1 is provided by the parasitic capacitor of the first switch element M1, the first capacitor C1 is charged or discharged by the first input signal IN1. At the rising edge of the first input signal IN1, the first capacitor C1 is charged by the first input signal IN1, and the second capacitor C2 is charged by the control signal CNT. Therefore, the fluctuation range of the voltages of the common nodes CMP and CMN, in particular, the reduction width of the voltage of the first common node CMP can be reduced, and the output signal OUT can be rapidly increased to a high output value.

一方、第２入力信号ＩＮ２の上昇エッジで、第１キャパシタＣ１は第１入力信号ＩＮ１により放電し、第２キャパシタＣ２は制御信号ＣＮＴにより放電される。従って、共通ノードＣＭＰ、ＣＭＮの電圧の変動幅、第２共通ノードＣＭＮの電圧の増加幅を小さくでき、出力信号ＯＵＴをロー出力値に急速に減少できる。一方、スルーレートをさらに増加させようとする場合、第１キャパシタＣ１と並列に別途のキャパシタをさらに連結することもできる。   On the other hand, at the rising edge of the second input signal IN2, the first capacitor C1 is discharged by the first input signal IN1, and the second capacitor C2 is discharged by the control signal CNT. Therefore, the fluctuation range of the voltages of the common nodes CMP and CMN and the increase width of the voltage of the second common node CMN can be reduced, and the output signal OUT can be rapidly reduced to the low output value. On the other hand, when it is intended to further increase the slew rate, another capacitor may be further connected in parallel with the first capacitor C1.

本発明は、上述した実施形態及び添付された図面により限定されず、添付された特許請求の範囲により限定される。従って、特許請求の範囲に記載された本発明の技術的思想を逸脱しない範囲内で、当技術分野の通常の知識を有する者により多様な形態の置換、変形及び変更が可能であり、これも本発明の範囲に属するものとする。   The present invention is not limited by the embodiments described above and the attached drawings, but is limited by the appended claims. Therefore, within the scope of the technical idea of the present invention described in the claims, various forms of substitution, modification, and modification are possible by those skilled in the art. It belongs to the scope of the present invention.

１０ 電子機器
１１ プロセッサ
１２ イメージセンサ
１３ ディスプレイ
１４ 通信モジュール
１５ メモリ
２０ アプリケーションプロセッサ
２１、３１、４１ コントローラ
２２ａ、２２ｂ、３２、４２、５０、６０、１００、２００、３００ インタフェース回路
３０ ディスプレイドライバ
４０ イメージセンサ
５１，５２ 第１、第２電源ノード
５３、７３、８３ 出力ノード
５４、５５ 第１、第２制御ノード
７０、８０ 第１、第２回路
９１、９２ 第１、第２伝送経路
９３、９４ 第１、第２受信ノード
９５、１３５ レシーバ
１１０、１２０ 第１、第２回路
１３１、１３２ 第１、第２（データ）伝送経路
２１３、２２３、２３３ 第１、第２、第３出力ノード
２４１、２４２、２４３ 第１、第２、第３伝送経路
２４４、２４５、２４６ 第１、第２、第３受信ノード
２４７、２４８、２４９ 第１、第２、第３レシーバ
２１０、２２０、２３０ 第１、第２、第３回路
１３１、１３２ 第１、第２（データ）伝送経路
Ａ０，Ｂ０、Ｃ０ 第１、第２、第３受信データ
Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６ 第１、第２、第３、第４、第５、第６キャパシタ
ＣＭＰ、ＣＭＮ 第１、第２共通ノード
ＣＮＴ１，ＣＮＴ２、ＣＮＴ３、ＣＮＴ４、ＣＮＴ５、ＣＮＴ６ 第１、第２、第３、第４、第５、第６制御信号
ＣＴ 終端キャパシタ
Ｄ０ 受信データ
ＩＮ１，ＩＮ２ 第１、第２入力信号
ＩＮ３，ＩＮ４ 第３、第４入力信号
Ｍ１、Ｍ２ 第１、第２スイッチ素子
ＯＵＴ 出力信号
ＯＵＴ１，ＯＵＴ２、ＯＵＴ３ 第１、第２、第３出力信号
ＲＤＮ、ＲＤＮ１、ＲＤＮ２、ＲＤＮ３ 第２抵抗
ＲＴ 終端抵抗
ＲＵＰ、ＲＵＰ１、ＲＵＰ２、ＲＵＰ３ 第１抵抗
ＶＤＤ、ＶＳＳ 第１、第２電源電圧 DESCRIPTION OF REFERENCE NUMERALS 10 electronic device 11 processor 12 image sensor 13 display 14 communication module 15 memory 20 application processor 21, 31, 41 controller 22 a, 22 b 32, 42, 50, 60, 100, 200, 300 interface circuit 30 display driver 40 image sensor 51 , 52 first and second power supply nodes 53, 73 and 83 output nodes 54 and 55 first and second control nodes 70 and 80 first and second circuits 91 and 92 first and second transmission paths 93 and 94 first , Second receiving node 95, 135 receiver 110, 120 first, second circuit 131, 132 first, second (data) transmission path 213, 223, 233 first, second, third output node 241, 242, 243 first, second and third transmission paths 244, 245 and 246 first and second , Third receiving node 247, 248, 249 first, second, third receiver 210, 220, 230 first, second, third circuit 131, 132 first, second (data) transmission path A0, B0, C0 1st, 2nd, 3rd received data C1, C2, C3, C4, C5, C6 1st, 2nd, 3rd, 4th, 5th, 6th capacitors CMP, CMN 1st, 2nd common node CNT1, CNT2, CNT3, CNT4, CNT5, CNT6 first, second, third, fourth, fifth, sixth control signal C T termination capacitor D0 received data IN1, IN2 first, second input signal IN3, IN4 Third and fourth input signals M1 and M2 first and second switch elements OUT output signals OUT1, OUT2 and OUT3 first, second and third output signals R DN , R DN1 , R DN2 , R DN3 second resistor R T terminating resistor UP, R UP1, R UP2, R UP3 first resistor VDD, VSS first, second power supply voltage

Claims (20)

第１電源電圧を供給する第１電源ノードに連結され、第１入力信号により制御される第１スイッチ素子と、
前記第１電源電圧よりも小さい第２電源電圧を供給する第２電源ノードに連結され、前記第１入力信号とは異なる第２入力信号により制御される第２スイッチ素子と、
前記第１スイッチ素子と前記第２スイッチ素子とが互いに直列に連結されるノードとして定義され、出力信号を出力する出力ノードと、
前記第１電源ノードと前記第１スイッチ素子との間に連結される第１抵抗と、
前記第２電源ノードと前記第２スイッチ素子との間に連結される第２抵抗と、
前記第１抵抗と前記第１スイッチ素子との間のノードに連結され、第１制御信号により充電及び放電される第１キャパシタと、
前記第２抵抗と前記第２スイッチ素子との間のノードに連結され、第２制御信号により充電及び放電される第２キャパシタと、を含むことを特徴とするインタフェース回路。 A first switch element connected to a first power supply node supplying a first power supply voltage and controlled by a first input signal;
A second switch element connected to a second power supply node supplying a second power supply voltage smaller than the first power supply voltage and controlled by a second input signal different from the first input signal;
An output node that is defined as a node in which the first switch element and the second switch element are connected in series with each other and outputs an output signal;
A first resistor coupled between the first power supply node and the first switch element;
A second resistor coupled between the second power supply node and the second switch element;
A first capacitor connected to a node between the first resistor and the first switch element and charged and discharged by a first control signal;
An interface circuit comprising: a second capacitor connected to a node between the second resistor and the second switch element and charged and discharged by a second control signal. 前記第１制御信号、前記第２制御信号、前記第１入力信号、及び前記第２入力信号の位相を調節して、前記出力信号のスルーレート（ｓｌｅｗ ｒａｔｅ）を変更する、ことを特徴とする請求項１に記載のインタフェース回路。   A phase of the first control signal, the second control signal, the first input signal, and the second input signal may be adjusted to change a slew rate of the output signal. The interface circuit according to claim 1. 前記第１制御信号が前記第１入力信号と同一の位相を有し、前記第２制御信号が前記第２入力信号とは反対の位相を有する場合に、前記出力信号のスルーレートを増加させる、ことを特徴とする請求項２に記載のインタフェース回路。   Increasing the slew rate of the output signal if the first control signal has the same phase as the first input signal and the second control signal has the opposite phase to the second input signal, The interface circuit according to claim 2, characterized in that: 前記第１制御信号が前記第１入力信号とは反対の位相を有し、前記第２制御信号が前記第２入力信号と同一の位相を有する場合に、前記出力信号のスルーレートを減少させる、ことを特徴とする請求項２に記載のインタフェース回路。   Reducing the slew rate of the output signal if the first control signal has a phase opposite to the first input signal and the second control signal has the same phase as the second input signal, The interface circuit according to claim 2, characterized in that: 前記第１キャパシタは、前記第１スイッチ素子に存在する寄生キャパシタにより提供される、ことを特徴とする請求項１に記載のインタフェース回路。   The interface circuit according to claim 1, wherein the first capacitor is provided by a parasitic capacitor present in the first switch element. 前記第１キャパシタは、前記第１入力信号により充電及び放電される、ことを特徴とする請求項５に記載のインタフェース回路。   6. The interface circuit of claim 5, wherein the first capacitor is charged and discharged by the first input signal. 前記第１抵抗と前記第２抵抗は、同一の値を有する、ことを特徴とする請求項６に記載のインタフェース回路。   The interface circuit according to claim 6, wherein the first resistor and the second resistor have the same value. 前記第１キャパシタは、前記第１抵抗及び前記第１スイッチ素子を連結する第１共通ノードと、前記第１制御信号の入力を受ける第１制御ノードとの間に連結される、ことを特徴とする請求項６に記載のインタフェース回路。   The first capacitor is connected between a first common node connecting the first resistor and the first switch element, and a first control node receiving an input of the first control signal. The interface circuit according to claim 6. 前記第１入力信号と前記第２入力信号は、少なくとも一部の時間の間、同一の値を有する、ことを特徴とする請求項１に記載のインタフェース回路。   The interface circuit according to claim 1, wherein the first input signal and the second input signal have the same value for at least a part of time. 前記出力信号は、互いに異なる大きさを有する３つの出力値のうち何れか１つの値を有する、ことを特徴とする請求項９に記載のインタフェース回路。   10. The interface circuit according to claim 9, wherein the output signal has any one of three output values having different magnitudes. 前記第１入力信号と前記第２入力信号は、互いに反対の位相を有する、ことを特徴とする請求項１に記載のインタフェース回路。   The interface circuit according to claim 1, wherein the first input signal and the second input signal have phases opposite to each other. 前記出力信号は、前記第１入力信号と同一の位相を有する、ことを特徴とする請求項１１に記載のインタフェース回路。   The interface circuit according to claim 11, wherein the output signal has the same phase as the first input signal. 互いに直列に連結される第１スイッチ素子と第２スイッチ素子、前記第１スイッチ素子の第１端子に連結される第１キャパシタ、及び前記第２スイッチ素子の第２端子に連結される第２キャパシタを各々含む複数のインタフェース回路と、
前記第１スイッチ素子と前記第２スイッチ素子のオン／オフを制御して前記複数のインタフェース回路の各々の出力信号を決定し、前記第１キャパシタと前記第２キャパシタを充電及び放電させて前記出力信号のスルーレートを調節する、前記複数のインタフェース回路を制御するコントローラと、を含む、ことを特徴とするインタフェース装置。 A first switch element and a second switch element connected in series with each other, a first capacitor connected to the first terminal of the first switch element, and a second capacitor connected to the second terminal of the second switch element Interface circuits, each of which includes
The output signal of each of the plurality of interface circuits is determined by controlling the on / off of the first switch element and the second switch element, and the first capacitor and the second capacitor are charged and discharged to output the output. An interface device, comprising: a controller that controls the plurality of interface circuits, which adjusts a slew rate of a signal. 前記コントローラは、前記第１スイッチ素子をターンオンするときに前記第１キャパシタに充電信号を入力し、前記第２スイッチ素子をターンオンするときに前記第２キャパシタに放電信号を入力し、前記出力信号のスルーレートを増加させる、ことを特徴とする請求項１３に記載のインタフェース装置。   The controller inputs a charge signal to the first capacitor when the first switch element is turned on, and inputs a discharge signal to the second capacitor when the second switch element is turned on. The interface device according to claim 13, characterized in that the slew rate is increased. 前記コントローラは、前記第１スイッチ素子をターンオンするときに前記第１キャパシタに放電信号を入力し、前記第２スイッチ素子をターンオンするときに前記第２キャパシタに充電信号を入力し、前記出力信号のスルーレートを減少させる、ことを特徴とする請求項１３に記載のインタフェース装置。   The controller inputs a discharge signal to the first capacitor when the first switch element is turned on, and inputs a charge signal to the second capacitor when the second switch element is turned on. The interface device according to claim 13, characterized in that the slew rate is reduced. 前記出力信号は、第１出力値、前記第１出力値よりも大きい第２出力値、及び前記第２出力値よりも大きい第３出力値のうち何れか１つの値を有する、ことを特徴とする請求項１３に記載のインタフェース装置。   The output signal may have any one of a first output value, a second output value larger than the first output value, and a third output value larger than the second output value. The interface device according to claim 13. 前記コントローラは、前記出力信号が前記第１出力値から前記第２出力値及び前記第３出力値のうち何れか１つに増加するとき、前記第１キャパシタに充電信号を入力する、ことを特徴とする請求項１６に記載のインタフェース装置。   The controller may input a charge signal to the first capacitor when the output signal increases from the first output value to any one of the second output value and the third output value. The interface apparatus according to claim 16, wherein 前記コントローラは、前記出力信号が前記第３出力値から前記第１出力値及び前記第２出力値のうち何れか１つに減少するとき、前記第２キャパシタに放電信号を入力する、ことを特徴とする請求項１６に記載のインタフェース装置。   The controller may input a discharge signal to the second capacitor when the output signal decreases from the third output value to any one of the first output value and the second output value. The interface apparatus according to claim 16, wherein 前記複数のインタフェース回路の各々は、前記第１スイッチ素子の第１端子に連結される第１抵抗と、前記第２スイッチ素子の第１端子に連結される第２抵抗とを含み、前記出力信号が前記第２出力値を有するときの前記第１抵抗と前記第２抵抗は、前記出力信号が前記第１出力値及び前記第３出力値のうち何れか１つであるときの前記第１抵抗と前記第２抵抗よりも大きい、ことを特徴とする請求項１６に記載のインタフェース装置。   Each of the plurality of interface circuits includes a first resistor coupled to a first terminal of the first switch element, and a second resistor coupled to a first terminal of the second switch element, and the output signal The first resistance and the second resistance when the second output value is the first resistance when the output signal is any one of the first output value and the third output value The interface device according to claim 16, wherein the second resistance is larger than the second resistance. 第１電源電圧の入力を受け、第１入力信号によりオン／オフが制御される第１スイッチ素子と、
前記第１電源電圧よりも小さい第２電源電圧の入力を受け、第２入力信号によりオン／オフが制御される第２スイッチ素子と、
前記第１スイッチ素子の第１ノードに連結され、前記第１スイッチ素子がターンオンされるときに充電される第１キャパシタと、
前記第２スイッチ素子の第１ノードに連結され、前記第２スイッチ素子がターンオフされるときに充電される第２キャパシタと、を含む、ことを特徴とするインタフェース回路。 A first switch element which receives an input of a first power supply voltage and whose on / off is controlled by a first input signal;
A second switch element which receives an input of a second power supply voltage smaller than the first power supply voltage and whose on / off is controlled by a second input signal;
A first capacitor connected to a first node of the first switch element and charged when the first switch element is turned on;
An interface circuit coupled to the first node of the second switch element and charged when the second switch element is turned off.
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