KR102542127B1 - C-physical layer driver - Google Patents

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KR102542127B1 KR1020210090979A KR20210090979A KR102542127B1 KR 102542127 B1 KR102542127 B1 KR 102542127B1 KR 1020210090979 A KR1020210090979 A KR 1020210090979A KR 20210090979 A KR20210090979 A KR 20210090979A KR 102542127 B1 KR102542127 B1 KR 102542127B1
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Abstract

MIPI(Mobile Industry Processor Interface)의 C-PHY(C-physical layer) 구동기에 관한 것으로, 제1, 제2 스위치 사이의 노드에 제1 저항이 연결되는 제1 구동부, 제3, 제4 스위치 사이의 노드에 제2 저항이 연결되는 제2 구동부, 그리고 제5, 제6 스위치 사이의 노드에 제3 저항이 연결되는 제3 구동부를 포함하고, 상기 제1, 제2, 제3 저항은 서로 병렬 연결될 수 있다.It relates to a C-physical layer (C-PHY) driver of MIPI (Mobile Industry Processor Interface), and a first driver having a first resistor connected to a node between first and second switches, and between third and fourth switches. A second driving unit having a second resistor connected to a node, and a third driving unit having a third resistor connected to a node between fifth and sixth switches, wherein the first, second, and third resistors are connected in parallel to each other. can

Description

C-PHY 구동기{C-PHYSICAL LAYER DRIVER}C-PHY driver {C-PHYSICAL LAYER DRIVER}

본 발명은 C-PHY 구동기에 관한 것으로, 보다 상세하게는 MIPI(Mobile Industry Processor Interface)의 C-PHY(C-physical layer) 구동기에 관한 것이다.The present invention relates to a C-PHY driver, and more particularly, to a C-physical layer (C-PHY) driver of MIPI (Mobile Industry Processor Interface).

일반적으로 높은 해상도를 갖는 모바일 카메라 및 디스플레이가 증가하고 있으며, 이로 인해 모바일 프로세서 기술과 인터페이스 기술들이 빠른 속도로 발전하고 있다.In general, mobile cameras and displays with high resolution are increasing, and as a result, mobile processor technology and interface technologies are rapidly developing.

이러한 기술의 발전은 모바일 프로세서의 성능 향상뿐만 아니라 주변 기기와의 인터페이스 기술 또한 지속적으로 발전시키고 있다.The development of these technologies not only improves the performance of mobile processors, but also continuously develops interface technologies with peripheral devices.

고속 인터페이스를 위해 이용되는 모바일 산업 프로세서 인터페이스(MIPI, Mobile Industry Processor Interface)에서, C-PHY 구동기는 3개의 채널을 이용하여 데이터 신호를 전송할 수 있다.In a Mobile Industry Processor Interface (MIPI) used for a high-speed interface, the C-PHY driver may transmit data signals using three channels.

C-PHY 구동기는 전압 모드 구동기(voltage-mode driver)를 사용할 수 있는데, 다양한 타입의 신호 전송 방식에 따라 회로 구성도 다양할 수 있다.The C-PHY driver may use a voltage-mode driver, and circuit configurations may vary according to various types of signal transmission methods.

일 예로, 기존의 C-PHY 구동기는, 각 와이어 당 50옴(ohm) 싱글 엔디드 구동기(single-ended driver) 하나를 사용하는 제1방식과, 각 와이어 당 50옴 싱글 엔디드 구동기와 추가로 100옴 싱글 엔디드 구동기를 사용하는 제2방식을 포함할 수 있다.For example, the existing C-PHY drivers include a first method using one 50 ohm single-ended driver for each wire, a 50 ohm single-ended driver for each wire and an additional 100 ohm driver. A second method using a single-ended actuator may be included.

하지만 각 와이어 당 50옴 싱글 엔디드 구동기를 사용하는 제1방식은 구동기를 하나만 사용하기 때문에 프리-구동기 로직(pre-driver logic)이 간단하지만, 중간 레벨(mid-level) 출력에서의 임피던스 매칭(impedance matching)이 이루어지지 않아서 고속 데이터(high-speed data) 전송에서 리플렉션(reflection)에 취약한 문제가 있었다.However, the first method, which uses a 50 ohm single-ended driver for each wire, uses only one driver, so the pre-driver logic is simple, but the impedance matching at the mid-level output Since matching is not performed, there is a problem of being vulnerable to reflection in high-speed data transmission.

또한, 각 와이어 당 50옴 싱글 엔디드 구동기와 100옴 싱글 엔디드 구동기를 사용하는 제2방식은, 중간 레벨 출력에서의 임피던스 매칭을 위해 별도로 100옴 싱글 엔디드 구동기를 더 추가하여 사용하므로, 프리-구동기 로직이 복잡하며, 100옴 싱글 엔디드 구동기에서 추가적으로 전력(power)을 소모하는 문제가 있었다.In addition, the second method, which uses a 50 ohm single-ended driver and a 100 ohm single-ended driver for each wire, additionally uses a 100 ohm single-ended driver separately for impedance matching at the mid-level output, so the pre-driver logic This complex, 100 ohm single ended driver had the problem of dissipating additional power.

또한, 기존의 C-PHY 구동기는 전압 모드 구동기의 특성상 동시 스위칭 노이즈(simultaneous switching noise)에 취약할 뿐만 아니라, 이러한 스위칭 노이즈로 인하여 전류가 급변하는 dI/dt 노이즈를 유발하여 PI(Power Integrity) 특성 및 SI(Signal Integrity) 특성을 나쁘게 만들 수 있다.In addition, conventional C-PHY drivers are not only vulnerable to simultaneous switching noise due to the characteristics of voltage mode drivers, but also cause dI/dt noise in which current rapidly changes due to such switching noise, resulting in PI (Power Integrity) characteristics. and SI (Signal Integrity) characteristics may be deteriorated.

그리고 이러한 영향성은 싱글 엔디드 시그널링(single-ended signaling)을 이용하는 C-PHY 구동기의 신호 전송단에서 더 크게 나타나는 문제가 있었다.In addition, there is a problem in that such influence appears larger in the signal transmission stage of the C-PHY driver using single-ended signaling.

따라서 향후 프리-구동기 로직이 간단하면서도 추가적인 전력 소비가 없이도 중간 레벨 출력에서의 임피던스 매칭이 가능하며, 스위칭 노이즈와 dI/dt 노이즈로 인한 PI 특성 및 SI 특성 열화를 개선할 수 있는 C-PHY 구동기의 개발이 요구되고 있다.Therefore, in the future, the pre-driver logic is simple, impedance matching is possible at the mid-level output without additional power consumption, and the development of a C-PHY driver that can improve PI and SI characteristic deterioration due to switching noise and dI/dt noise is expected. development is required.

대한민국 공개특허공보 제10-2018-0020598호 (2018.02.28)Republic of Korea Patent Publication No. 10-2018-0020598 (2018.02.28)

본 발명의 일 실시 예가 이루고자 하는 기술적 과제는, 푸쉬-풀 전류 모드 구동기(push-pull current mode driver)와 병렬 종단 저항(parallel termination resister)을 사용하여, 프리-구동기 로직이 간단하면서도 추가적인 전력 소비 없이도 중간 레벨 출력에서의 임피던스 매칭이 가능하며, 스위칭 노이즈와 dI/dt 노이즈로 인한 PI 특성 및 SI 특성 열화를 개선할 수 있는 C-PHY 구동기를 제공하고자 한다.A technical problem to be achieved by an embodiment of the present invention is to use a push-pull current mode driver and a parallel termination resistor, so that the pre-driver logic is simple and without additional power consumption. It is intended to provide a C-PHY driver capable of impedance matching at an intermediate level output and improving PI and SI characteristic deterioration due to switching noise and dI/dt noise.

본 발명에서 이루고자하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.The technical problems to be achieved in the present invention are not limited to the above-mentioned technical problems, and other technical problems not mentioned will be clearly understood by those skilled in the art from the description below. You will be able to.

상기와 같은 기술적 과제를 해결하기 위하여, 본 발명의 일 실시예에 의한 C-PHY 구동기는, 제1, 제2 스위치 사이의 노드에 제1 저항이 연결되는 제1 구동부, 제3, 제4 스위치 사이의 노드에 제2 저항이 연결되는 제2 구동부, 그리고 제5, 제6 스위치 사이의 노드에 제3 저항이 연결되는 제3 구동부를 포함하고, 상기 제1, 제2, 제3 저항은 서로 병렬 연결될 수 있다.In order to solve the above technical problem, the C-PHY driver according to an embodiment of the present invention includes a first driver having a first resistor connected to a node between the first and second switches, and the third and fourth switches. a second driving unit having a second resistor connected to a node between the fifth and sixth switches; and a third driving unit having a third resistor connected to a node between fifth and sixth switches, wherein the first, second, and third resistors are connected to each other. can be connected in parallel.

C-PHY 구동기의 대안적인 실시 예에서, 상기 제1, 제2, 제3 저항은, 서로 동일한 저항값을 가질 수 있다.In an alternative embodiment of the C-PHY driver, the first, second and third resistors may have the same resistance value.

C-PHY 구동기의 대안적인 실시 예에서, 상기 제1, 제2, 제3 저항은, 각각 일측이 상기 노드에 연결되고, 타측이 그라운드될 수 있다.In an alternative embodiment of the C-PHY driver, one side of each of the first, second and third resistors may be connected to the node and the other side may be grounded.

C-PHY 구동기의 대안적인 실시 예에서, 상기 제1, 제2, 제3 저항의 타측과 상기 그라운드 사이에 커패시터가 배치될 수 있다.In an alternative embodiment of the C-PHY driver, a capacitor may be disposed between the other side of the first, second and third resistors and the ground.

C-PHY 구동기의 대안적인 실시 예에서, 상기 제1 구동부는, 풀업 전류소스와 상기 제2 스위치 사이에 연결되는 제1 스위치, 상기 제1 스위치와 풀다운 전류소스 사이에 연결되는 제2 스위치, 그리고 상기 제1, 제2 스위치 사이의 노드에 일측이 연결되고, 상기 제2 구동부의 제2 저항 및 상기 제3 구동부의 제3 저항에 타측이 연결되는 제1 저항을 포함할 수 있다.In an alternative embodiment of the C-PHY driver, the first driver includes a first switch coupled between a pull-up current source and the second switch, a second switch coupled between the first switch and a pull-down current source, and A first resistor may include a first resistor having one end connected to a node between the first and second switches and the other end connected to a second resistor of the second driver and a third resistor of the third driver.

C-PHY 구동기의 대안적인 실시 예에서, 상기 제1 스위치는, 상기 풀업 전류소스에 연결되는 드레인(drain)단, 상기 제1 저항에 연결되는 소스(source)단, 그리고 풀업 신호가 인가되는 게이트(gate)단을 포함하는 트랜지스터이고, 상기 제2 스위치는, 상기 제1 스위치의 소스단과 제1 저항에 연결되는 드레인단, 상기 풀다운 전류소스에 연결되는 소스단, 그리고 풀다운 신호가 인가되는 게이트단을 포함하는 트랜지스터일 수 있다.In an alternative embodiment of the C-PHY driver, the first switch includes a drain terminal connected to the pull-up current source, a source terminal connected to the first resistor, and a gate to which a pull-up signal is applied. A transistor including a (gate) terminal, wherein the second switch comprises: a source terminal of the first switch and a drain terminal connected to a first resistor; a source terminal connected to the pull-down current source; and a gate terminal to which a pull-down signal is applied. It may be a transistor including.

C-PHY 구동기의 대안적인 실시 예에서, 상기 제2 구동부는, 풀업 전류소스와 상기 제4 스위치 사이에 연결되는 제3 스위치, 상기 제3 스위치와 풀다운 전류소스 사이에 연결되는 제4 스위치, 그리고 상기 제3, 제4 스위치 사이의 노드에 일측이 연결되고, 상기 제1 구동부의 제1 저항 및 상기 제3 구동부의 제3 저항 사이에 타측이 연결되는 제2 저항을 포함할 수 있다.In an alternative embodiment of the C-PHY driver, the second driver includes a third switch coupled between the pull-up current source and the fourth switch, a fourth switch coupled between the third switch and the pull-down current source, and A second resistor may include a second resistor having one side connected to a node between the third and fourth switches and the other side connected between the first resistor of the first driving unit and the third resistor of the third driving unit.

C-PHY 구동기의 대안적인 실시 예에서, 상기 제3 스위치는, 상기 풀업 전류소스에 연결되는 드레인단, 상기 제2 저항에 연결되는 소스단, 그리고 풀업 신호가 인가되는 게이트단을 포함하는 트랜지스터이고, 상기 제4 스위치는, 상기 제3 스위치의 소스단과 제2 저항에 연결되는 드레인단, 상기 풀다운 전류소스에 연결되는 소스단, 그리고 풀다운 신호가 인가되는 게이트단을 포함하는 트랜지스터일 수 있다.In an alternative embodiment of the C-PHY driver, the third switch is a transistor including a drain terminal connected to the pull-up current source, a source terminal connected to the second resistor, and a gate terminal to which a pull-up signal is applied. , The fourth switch may be a transistor including a source terminal of the third switch and a drain terminal connected to a second resistor, a source terminal connected to the pull-down current source, and a gate terminal to which a pull-down signal is applied.

C-PHY 구동기의 대안적인 실시 예에서, 상기 제3 구동부는, 풀업 전류소스와 상기 제6 스위치 사이에 연결되는 제5 스위치, 상기 제5 스위치와 풀다운 전류소스 사이에 연결되는 제6 스위치, 그리고 상기 제5, 제6 스위치 사이의 노드에 일측이 연결되고, 상기 제1 구동부의 제1 저항 및 상기 제2 구동부의 제2 저항에 타측이 연결되는 제3 저항을 포함할 수 있다.In an alternative embodiment of the C-PHY driver, the third driver includes a fifth switch connected between the pull-up current source and the sixth switch, a sixth switch connected between the fifth switch and the pull-down current source, and A third resistor may include a third resistor having one side connected to a node between the fifth and sixth switches and the other side connected to the first resistor of the first driving unit and the second resistor of the second driving unit.

C-PHY 구동기의 대안적인 실시 예에서, 상기 제5 스위치는, 상기 풀업 전류소스에 연결되는 드레인단, 상기 제3 저항에 연결되는 소스단, 그리고 풀업 신호가 인가되는 게이트단을 포함하는 트랜지스터이고, 상기 제6 스위치는, 상기 제5 스위치의 소스단과 제3 저항에 연결되는 드레인단, 상기 풀다운 전류소스에 연결되는 소스단, 그리고 풀다운 신호가 인가되는 게이트단을 포함하는 트랜지스터일 수 있다.In an alternative embodiment of the C-PHY driver, the fifth switch is a transistor including a drain terminal connected to the pull-up current source, a source terminal connected to the third resistor, and a gate terminal to which a pull-up signal is applied. , The sixth switch may be a transistor including a source terminal of the fifth switch, a drain terminal connected to a third resistor, a source terminal connected to the pull-down current source, and a gate terminal to which a pull-down signal is applied.

C-PHY 구동기의 대안적인 실시 예에서, 상기 제1 구동부는, 상기 제1, 제2 스위치 사이의 노드에 제1 전송 채널의 일측이 연결되고, 상기 제2 구동부는, 상기 제3, 제4 스위치 사이의 노드에 제2 전송 채널의 일측이 연결되며, 상기 제3 구동부는, 상기 제5, 제6 스위치 사이의 노드에 제3 전송 채널의 일측이 연결될 수 있다.In an alternative embodiment of the C-PHY driver, in the first driver, one side of the first transmission channel is connected to a node between the first and second switches, and the second driver comprises the third and fourth switches. One side of the second transmission channel may be connected to a node between switches, and one side of the third transmission channel of the third driver may be connected to a node between the fifth and sixth switches.

C-PHY 구동기의 대안적인 실시 예에서, 상기 제1 전송 채널의 타측에는, 수신기의 제4 저항이 연결되고, 상기 제2 전송 채널의 타측에는, 상기 수신기의 제5 저항이 연결되며, 상기 제3 전송 채널의 타측에는, 상기 수신기의 제6 저항이 연결될 수 있다.In an alternative embodiment of the C-PHY driver, a fourth resistor of the receiver is connected to the other side of the first transmission channel, and a fifth resistor of the receiver is connected to the other side of the second transmission channel. A sixth resistor of the receiver may be connected to the other side of the 3 transmission channels.

C-PHY 구동기의 대안적인 실시 예에서, 상기 수신기의 제4, 제5, 제6 저항은, 상기 제1, 제2, 제3 저항의 병렬 연결에 대칭되도록 병렬 연결될 수 있다.In an alternative embodiment of the C-PHY driver, the fourth, fifth, and sixth resistors of the receiver may be connected in parallel so as to be symmetrical to the parallel connection of the first, second, and third resistors.

본 발명의 다양한 실시 예에 따른 C-PHY 구동기의 효과에 대해 설명하면 다음과 같다.Effects of the C-PHY driver according to various embodiments of the present invention are described as follows.

본 발명은 푸쉬-풀 전류 모드 구동기(push-pull current mode driver)와 병렬 종단 저항(parallel termination resister)을 사용하여, 프리-구동기 로직이 간단하면서도 추가적인 전력 소비 없이도 중간 레벨 출력에서의 임피던스 매칭이 가능하며, 스위칭 노이즈와 dI/dt 노이즈로 인한 PI 특성 및 SI 특성 열화를 개선할 수 있다.The present invention uses a push-pull current mode driver and a parallel termination resistor, so that the pre-driver logic is simple and impedance matching is possible at the mid-level output without additional power consumption. It is possible to improve the PI characteristic and SI characteristic deterioration due to switching noise and dI/dt noise.

즉, 본 발명은, CPHY의 트리오 시그날링(trio-signaling)을 출력하기 위한 풀-푸쉬 전류 모드 구동기와 병렬 종단 저항을 사용하여 추가 전력 소비 없이도 중간 레벨(mid-level)의 임피던스 매칭(impedance matching)이 가능하도록 할 수 있다.That is, the present invention uses a pull-push current mode driver and a parallel terminating resistor to output trio-signaling of the CPHY, and mid-level impedance matching without additional power consumption. ) can be made possible.

또한, 본 발명은, 제1, 제2, 제3 구동기의 전체 전력 소비가 기존의 전압 모드 구동기와 동일하면서도 기존의 전압 모드 구동기에 비해 전류 모드 구동기의 장점을 모두 다 가질 수 있으므로, 스위칭 노이즈와 dI/dt 노이즈로 인한 PI 특성 및 SI 특성 열화를 개선할 수 있다.In addition, since the present invention can have all the advantages of the current mode driver compared to the existing voltage mode driver while the total power consumption of the first, second and third drivers is the same as that of the existing voltage mode driver, switching noise and Deterioration of PI characteristics and SI characteristics due to dI/dt noise can be improved.

또한, 본 발명은, 구동기의 출력 3 레벨 각각에 대한 복수의 서브레벨들을 형성하고, 3개의 전송 채널의 출력전압 밸런싱(balancing)과 동작전류 밸런싱을 동시에 만족하는 N-tap FFE(Feed Forward Equalizer)를 구현할 수 있다.In addition, the present invention forms a plurality of sublevels for each of the three output levels of the driver, and simultaneously satisfies output voltage balancing and operating current balancing of three transmission channels N-tap FFE (Feed Forward Equalizer) can be implemented.

본 발명의 적용 가능성의 추가적인 범위는 이하의 상세한 설명으로부터 명백해질 것이다. 그러나 본 발명의 사상 및 범위 내에서 다양한 변경 및 수정은 당업자에게 명확하게 이해될 수 있으므로, 상세한 설명 및 본 발명의 바람직한 실시 예와 같은 특정 실시 예는 단지 예시로 주어진 것으로 이해되어야 한다.A further scope of the applicability of the present invention will become apparent from the detailed description that follows. However, since various changes and modifications within the spirit and scope of the present invention can be clearly understood by those skilled in the art, it should be understood that the detailed description and specific examples such as preferred embodiments of the present invention are given as examples only.

도 1 및 도 2는, 본 발명에 따른 C-PHY 구동기를 설명하기 위한 도면이다.
도 3은, 3-탭 FFE를 구현하는 C-PHY 구동기를 설명하기 위한 도면이다.
도 4, 7, 10은, 2-탭 FFE에서, 현재 하이 레벨 신호를 이전 신호 레벨에 따라 3개의 서브 레벨 신호로 출력하는 스위칭 동작을 설명하기 위한 도면이다.
도 5, 8, 11은, 2-탭 FFE에서, 현재 중간 레벨 신호를 이전 신호 레벨에 따라 3개의 서브 레벨 신호로 출력하는 스위칭 동작을 설명하기 위한 도면이다.
도 6, 9, 12는, 2-탭 FFE에서, 현재 로우 레벨 신호를 이전 신호 레벨에 따라 3개의 서브 레벨 신호로 출력하는 스위칭 동작을 설명하기 위한 도면이다.
도 13은, 기존의 전압 모드 구동기와 본 발명의 푸쉬-풀 전류 모드 구동기의 전류 프로파일을 비교한 도면이다.
도 14는, 2-탭 FFE 동작시, 기존의 전압 모드 구동기의 언밸런스된 전류 프로파일을 보여주는 도면이다.
도 15는, 2-탭 FFE 동작시, 본 발명의 푸쉬-풀 전류 모드 구동기의 밸런스된 전류 프로파일을 보여주는 도면이다.1 and 2 are diagrams for explaining a C-PHY driver according to the present invention.
3 is a diagram for explaining a C-PHY driver implementing a 3-tap FFE.
4, 7, and 10 are diagrams for explaining a switching operation of outputting a current high-level signal as three sub-level signals according to a previous signal level in a 2-tap FFE.
5, 8, and 11 are diagrams for explaining a switching operation of outputting a current mid-level signal as three sub-level signals according to a previous signal level in a 2-tap FFE.
6, 9, and 12 are diagrams for explaining a switching operation of outputting a current low-level signal as three sub-level signals according to a previous signal level in a 2-tap FFE.
13 is a diagram comparing current profiles of a conventional voltage mode driver and a push-pull current mode driver of the present invention.
14 is a diagram showing an unbalanced current profile of a conventional voltage mode driver during a 2-tap FFE operation.
15 is a diagram showing a balanced current profile of the push-pull current mode driver of the present invention in 2-tap FFE operation.

이하에서는 도면을 참조하여 본 발명을 더욱 상세하게 설명한다.Hereinafter, the present invention will be described in more detail with reference to the drawings.

이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 단순히 본 명세서 작성의 용이함을 고려하여 부여되는 것으로서, 상기 "모듈" 및 "부"는 서로 혼용되어 사용될 수도 있다.The suffixes "module" and "unit" for components used in the following description are simply given in consideration of the ease of writing the present specification, and the "module" and "unit" may be used interchangeably.

나아가, 이하 첨부 도면들 및 첨부 도면들에 기재된 내용들을 참조하여 본 발명의 실시예를 상세하게 설명하지만, 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다.Furthermore, embodiments of the present invention will be described in detail below with reference to the accompanying drawings and the contents described in the accompanying drawings, but the present invention is not limited or limited by the embodiments.

본 명세서에서 사용되는 용어는 본 발명에서의 기능을 고려하면서 가능한 현재 널리 사용되는 일반적인 용어를 선택하였으나, 이는 당 분야에 종사하는 기술자의 의도 또는 관례 또는 새로운 기술의 출현 등에 따라 달라질 수 있다. 또한, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 발명의 설명 부분에서 그 의미를 기재할 것이다. 따라서 본 명세서에서 사용되는 용어는, 단순한 용어의 명칭이 아닌 그 용어가 가지는 실질적인 의미와 본 명세서의 전반에 걸친 내용을 토대로 해석되어야 함을 밝혀두고자 한다.The terminology used in this specification has been selected as a general term that is currently widely used as much as possible while considering the function in the present invention, but it may vary according to the intention or custom of a person skilled in the art or the emergence of new technology. In addition, in a specific case, there is also a term arbitrarily selected by the applicant, and in this case, the meaning will be described in the description of the invention. Therefore, it should be clarified that the terms used in this specification should be interpreted based on the actual meaning of the term and the overall content of this specification, rather than simply the name of the term.

도 1 및 도 2는, 본 발명에 따른 C-PHY 구동기를 설명하기 위한 도면으로서, 도 1은, 전송 채널 상태가 A에서 B로 가는 +X 상태일 때의 전류 흐름을 보여주고 있으며, 도 2는, C-PHY 전송기의 푸쉬-풀 전류 모드 구동기를 보여주는 도면이다.1 and 2 are diagrams for explaining the C-PHY driver according to the present invention, and FIG. 1 shows the current flow when the transmission channel state is +X state going from A to B, FIG. is a diagram showing the push-pull current mode driver of the C-PHY transmitter.

도 1 및 도 2에 도시된 바와 같이, 본 발명의 C-PHY 구동기는, 전송단에 배치되는 푸쉬-풀 전류 모드 구동기일 수 있다.As shown in FIGS. 1 and 2 , the C-PHY driver of the present invention may be a push-pull current mode driver disposed in a transmission stage.

또한, 본 발명의 C-PHY 구동기는, 프리 탭(pre-tap) FFE(Feed Forward Equalizer), 메인 탭(main tap) FFE, 그리고 포스트 탭(post tap) FFE를 포함하는 3-탭 FFE를 갖는 푸쉬-풀 전류 모드 구동기일 수도 있다.In addition, the C-PHY driver of the present invention has a 3-tap FFE including a pre-tap Feed Forward Equalizer (FFE), a main tap FFE, and a post tap FFE. It may also be a push-pull current mode driver.

본 발명의 C-PHY 구동기는, 제1, 제2 스위치(151, 152) 사이의 노드에 제1 저항(112)이 연결되는 제1 구동부, 제3, 제4 스위치(153, 154) 사이의 노드에 제2 저항(114)이 연결되는 제2 구동부, 그리고 제5, 제6 스위치(155, 156) 사이의 노드에 제3 저항(116)이 연결되는 제3 구동부를 포함할 수 있다.In the C-PHY driver of the present invention, the first driver 112 is connected to the node between the first and second switches 151 and 152, and between the third and fourth switches 153 and 154. It may include a second driving unit to which the second resistor 114 is connected to a node, and a third driving unit to which a third resistor 116 is connected to a node between the fifth and sixth switches 155 and 156 .

여기서, 제1, 제2, 제3 저항(112, 114, 116)은, 서로 병렬 연결될 수 있다.Here, the first, second, and third resistors 112, 114, and 116 may be connected in parallel to each other.

이때, 제1, 제2, 제3 저항(112, 114, 116)은, 서로 동일한 저항값을 가질 수 있다.In this case, the first, second, and third resistors 112, 114, and 116 may have the same resistance value.

일 예로, 제1, 제2, 제3 저항(112, 114, 116)은, 각각 50옴(ohm)의 저항값을 가질 수 있는데, 이에 한정되지는 않는다.For example, each of the first, second, and third resistors 112, 114, and 116 may have a resistance value of 50 ohms, but is not limited thereto.

그리고, 제1, 제2, 제3 저항(112, 114, 116)은, 각각 일측이 2개 스위치들 사이의 노드에 연결되고, 타측이 그라운드되는 접지부(140)에 연결될 수 있다.Further, each of the first, second, and third resistors 112, 114, and 116 may have one side connected to a node between the two switches and the other side connected to a grounding unit 140 that is grounded.

또한, 제1, 제2, 제3 저항(112, 114, 116)의 타측과 접지부(140) 사이에 커패시터(130)가 배치될 수 있다.In addition, a capacitor 130 may be disposed between the other side of the first, second, and third resistors 112, 114, and 116 and the ground portion 140.

다음, 제1, 제3, 제5 스위치(151, 153, 155)는, 풀업 전류소스(120)에 연결될 수 있다.Next, the first, third, and fifth switches 151 , 153 , and 155 may be connected to the pull-up current source 120 .

그리고, 제2, 제4, 제6 스위치(152, 154, 156)는, 풀다운 전류소스(121)에 연결될 수 있다.Also, the second, fourth, and sixth switches 152 , 154 , and 156 may be connected to the pull-down current source 121 .

이어, 제1 구동부는, 풀업 전류소스(120)와 제2 스위치(152) 사이에 연결되는 제1 스위치(151), 제1 스위치(151)와 풀다운 전류소스(121) 사이에 연결되는 제2 스위치(152), 그리고 제1, 제2 스위치(151, 152) 사이의 노드에 일측이 연결되고 제2 구동부의 제2 저항(114) 및 제3 구동부의 제3 저항(116)에 타측이 연결되는 제1 저항(112)을 포함할 수 있다.Next, the first driver includes a first switch 151 connected between the pull-up current source 120 and the second switch 152, and a second switch connected between the first switch 151 and the pull-down current source 121. One side is connected to the switch 152 and the node between the first and second switches 151 and 152, and the other side is connected to the second resistor 114 of the second driving unit and the third resistor 116 of the third driving unit. A first resistor 112 may be included.

여기서, 제1 스위치(151)는, 풀업 전류소스(120)에 연결되는 드레인단, 제1 저항(112)에 연결되는 소스단, 그리고 풀업 신호가 인가되는 게이트단을 포함하는 트랜지스터일 수 있는데, 이에 한정되지는 않는다.Here, the first switch 151 may be a transistor including a drain terminal connected to the pull-up current source 120, a source terminal connected to the first resistor 112, and a gate terminal to which a pull-up signal is applied, It is not limited to this.

그리고, 제2 스위치(152)는, 제1 스위치(151)의 소스단과 제1 저항(112)에 연결되는 드레인단, 풀다운 전류소스(121)에 연결되는 소스단, 그리고 풀다운 신호가 인가되는 게이트단을 포함하는 트랜지스터일 수 있는데, 이에 한정되지는 않는다.The second switch 152 includes a source terminal of the first switch 151 and a drain terminal connected to the first resistor 112, a source terminal connected to the pull-down current source 121, and a gate to which a pull-down signal is applied. It may be a transistor including a stage, but is not limited thereto.

다음, 제2 구동부는, 풀업 전류소스(120)와 제4 스위치(154) 사이에 연결되는 제3 스위치(153), 제3 스위치(153)와 풀다운 전류소스(121) 사이에 연결되는 제4 스위치(154), 그리고 제3, 제4 스위치(153, 154) 사이의 노드에 일측이 연결되고 제1 구동부의 제1 저항(112) 및 제3 구동부의 제3 저항(116) 사이에 타측이 연결되는 제2 저항(114)을 포함할 수 있다.Next, the second driver includes a third switch 153 connected between the pull-up current source 120 and the fourth switch 154, and a fourth connected between the third switch 153 and the pull-down current source 121. One side is connected to the node between the switch 154 and the third and fourth switches 153 and 154, and the other side is connected between the first resistor 112 of the first driving unit and the third resistor 116 of the third driving unit. A second resistor 114 connected thereto may be included.

여기서, 제3 스위치(153)는, 풀업 전류소스(120)에 연결되는 드레인단, 제2 저항(114)에 연결되는 소스단, 그리고 풀업 신호가 인가되는 게이트단을 포함하는 트랜지스터일 수 있는데, 이에 한정되지는 않는다.Here, the third switch 153 may be a transistor including a drain terminal connected to the pull-up current source 120, a source terminal connected to the second resistor 114, and a gate terminal to which a pull-up signal is applied, It is not limited to this.

제4 스위치(154)는, 제3 스위치(153)의 소스단과 제2 저항(114)에 연결되는 드레인단, 풀다운 전류소스(121)에 연결되는 소스단, 그리고 풀다운 신호가 인가되는 게이트단을 포함하는 트랜지스터일 수 있는데, 이에 한정되지는 않는다.The fourth switch 154 includes a source terminal of the third switch 153, a drain terminal connected to the second resistor 114, a source terminal connected to the pull-down current source 121, and a gate terminal to which a pull-down signal is applied. It may be a transistor including, but is not limited thereto.

그리고, 제3 구동부는, 풀업 전류소스(120)와 제6 스위치(156) 사이에 연결되는 제5 스위치(155), 제5 스위치(155)와 풀다운 전류소스(121) 사이에 연결되는 제6 스위치(156), 그리고 제5, 제6 스위치(155, 156) 사이의 노드에 일측이 연결되고 제1 구동부의 제1 저항(112) 및 제2 구동부의 제2 저항(114)에 타측이 연결되는 제3 저항(116)을 포함할 수 있다.Further, the third driver includes a fifth switch 155 connected between the pull-up current source 120 and the sixth switch 156, and a sixth connected between the fifth switch 155 and the pull-down current source 121. One side is connected to the node between the switch 156 and the fifth and sixth switches 155 and 156, and the other side is connected to the first resistor 112 of the first driving unit and the second resistor 114 of the second driving unit. A third resistor 116 may be included.

여기서, 제5 스위치(155)는, 풀업 전류소스(120)에 연결되는 드레인단, 제3 저항(116)에 연결되는 소스단, 그리고 풀업 신호가 인가되는 게이트단을 포함하는 트랜지스터일 수 있는데, 이에 한정되지는 않는다.Here, the fifth switch 155 may be a transistor including a drain terminal connected to the pull-up current source 120, a source terminal connected to the third resistor 116, and a gate terminal to which a pull-up signal is applied, It is not limited to this.

제6 스위치(156)는, 제5 스위치(155)의 소스단과 제3 저항(116)에 연결되는 드레인단, 풀다운 전류소스(121)에 연결되는 소스단, 그리고 풀다운 신호가 인가되는 게이트단을 포함하는 트랜지스터일 수 있는데, 이에 한정되지는 않는다.The sixth switch 156 includes a source terminal of the fifth switch 155, a drain terminal connected to the third resistor 116, a source terminal connected to the pull-down current source 121, and a gate terminal to which a pull-down signal is applied. It may be a transistor including, but is not limited thereto.

또한, 제1 구동부는, 제1, 제2 스위치(151, 152) 사이의 노드에 제1 전송 채널(210)의 일측이 연결될 수 있고, 제2 구동부는, 제3, 제4 스위치(153, 154) 사이의 노드에 제2 전송 채널(220)의 일측이 연결될 수 있으며, 제3 구동부는, 제5, 제6 스위치(155, 156) 사이의 노드에 제3 전송 채널(230)의 일측이 연결될 수 있다.In addition, in the first driver, one side of the first transmission channel 210 may be connected to a node between the first and second switches 151 and 152, and the second driver may have a third and fourth switch 153, 154), one side of the second transmission channel 220 may be connected, and one side of the third transmission channel 230 may be connected to a node between the fifth and sixth switches 155 and 156 by the third driver. can be connected

그리고, 제1 전송 채널(210)의 타측에는, 수신기의 제4 저항(312)이 연결되고, 제2 전송 채널(220)의 타측에는, 수신기의 제5 저항(314)이 연결되며, 제3 전송 채널(230)의 타측에는, 수신기의 제6 저항(316)이 연결될 수 있다.And, the fourth resistor 312 of the receiver is connected to the other side of the first transmission channel 210, the fifth resistor 314 of the receiver is connected to the other side of the second transmission channel 220, and the third A sixth resistor 316 of the receiver may be connected to the other side of the transmission channel 230 .

여기서, 수신기의 제4, 제5, 제6 저항(312, 314, 316)은, 서로 병렬 연결될 수 있다.Here, the fourth, fifth, and sixth resistors 312, 314, and 316 of the receiver may be connected in parallel with each other.

이때, 제4, 제5, 제6 저항(312, 314, 316)은, 서로 동일한 저항값을 가질 수 있다.In this case, the fourth, fifth, and sixth resistors 312, 314, and 316 may have the same resistance value.

일 예로, 제4, 제5, 제6 저항(312, 314, 316)은, 각각 50옴(ohm)의 저항값을 가질 수 있는데, 이에 한정되지는 않는다.For example, the fourth, fifth, and sixth resistors 312, 314, and 316 may each have a resistance value of 50 ohms, but is not limited thereto.

또한, 제4, 제5, 제6 저항(312, 314, 316)은, 각각 일측이 제1, 제2, 제3 전송 채널(210, 220, 230)에 연결되고, 타측이 그라운드되는 접지부(340)에 연결될 수 있다.In addition, the fourth, fifth, and sixth resistors 312, 314, and 316 have one side connected to the first, second, and third transmission channels 210, 220, and 230, and the other side is grounded. (340).

여기서, 제4, 제5, 제6 저항(312, 314, 316)의 타측과 접지부(340) 사이에 커패시터(330)가 배치될 수 있다.Here, a capacitor 330 may be disposed between the other side of the fourth, fifth, and sixth resistors 312, 314, and 316 and the ground portion 340.

그리고, 수신기의 제4, 제5, 제6 저항(312, 314, 316)은, 제1, 제2, 제3 저항(112, 114, 116)의 병렬 연결에 대칭되도록 병렬 연결될 수 있다.Also, the fourth, fifth, and sixth resistors 312, 314, and 316 of the receiver may be connected in parallel to be symmetrical to the parallel connection of the first, second, and third resistors 112, 114, and 116.

또한, 수신기의 제4 저항(312)은, 제1 구동부의 제1 저항(112)과 동일한 저항값을 가지고, 제1 전송 채널(210)을 사이에 두고 서로 대칭되어 연결될 수 있다.In addition, the fourth resistor 312 of the receiver may have the same resistance value as the first resistor 112 of the first driving unit and may be symmetrically connected to each other with the first transmission channel 210 interposed therebetween.

또한, 수신기의 제5 저항(314)은, 제2 구동부의 제2 저항(114)과 동일한 저항값을 가지고, 제2 전송 채널(220)을 사이에 두고 서로 대칭되어 연결될 수 있다.In addition, the fifth resistor 314 of the receiver may have the same resistance value as the second resistor 114 of the second drive unit and may be symmetrically connected to each other with the second transmission channel 220 interposed therebetween.

또한, 수신기의 제6 저항(316)은, 제3 구동부의 제3 저항(116)과 동일한 저항값을 가지고, 제3 전송 채널(230)을 사이에 두고 서로 대칭되어 연결될 수 있다.In addition, the sixth resistor 316 of the receiver has the same resistance value as the third resistor 116 of the third drive unit and may be symmetrically connected to each other with the third transmission channel 230 interposed therebetween.

이와 같이, 본 발명은, 푸쉬-풀 전류 모드 구동기(push-pull current mode driver)와 병렬 종단 저항(parallel termination resister)을 사용하여, 프리-구동기 로직이 간단하면서도 추가적인 전력 소비 없이도 중간 레벨 출력에서의 임피던스 매칭이 가능하며, 스위칭 노이즈와 dI/dt 노이즈로 인한 PI 특성 및 SI 특성 열화를 개선할 수 있다.As such, the present invention uses a push-pull current mode driver and a parallel termination resistor, so that the pre-driver logic is simple and at mid-level output without additional power consumption. Impedance matching is possible, and PI characteristic and SI characteristic deterioration due to switching noise and dI/dt noise can be improved.

즉, 본 발명은, CPHY의 트리오 시그날링(trio-signaling)을 출력하기 위한 풀-푸쉬 전류 모드 구동기와 병렬 종단 저항을 사용하여 추가 전력 소비 없이도 미드 레벨(mid-level)의 임피던스 매칭(impedance matching)이 가능하도록 할 수 있다.That is, the present invention uses a pull-push current mode driver and a parallel terminating resistor to output trio-signaling of the CPHY to mid-level impedance matching without additional power consumption. ) can be made possible.

또한, 본 발명은, 제1, 제2, 제3 구동기의 전체 전력 소비가 동일하면서도 기존의 전압 모드 구동기에 비해 전류 모드 구동기의 장점을 모두 다 가질 수 있으므로, 스위칭 노이즈와 dI/dt 노이즈로 인한 PI 특성 및 SI 특성 열화를 개선할 수 있다.In addition, since the present invention can have all the advantages of the current mode driver compared to the existing voltage mode driver while the total power consumption of the first, second and third drivers is the same, switching noise and dI / dt noise PI characteristic and SI characteristic deterioration can be improved.

또한, 본 발명은, 구동기의 출력 3 레벨 각각에 대한 복수의 서브레벨들을 형성하고, 3개의 전송 채널의 출력전압 밸런싱(balancing)과 동작전류 밸런싱을 동시에 만족하는 N-tap FFE(Feed Forward Equalizer)를 구현할 수 있다.In addition, the present invention forms a plurality of sublevels for each of the three output levels of the driver, and simultaneously satisfies output voltage balancing and operating current balancing of three transmission channels N-tap FFE (Feed Forward Equalizer) can be implemented.

도 3은, 3-탭 FFE를 구현하는 C-PHY 구동기를 설명하기 위한 도면이다.3 is a diagram for explaining a C-PHY driver implementing a 3-tap FFE.

도 3에 도시된 바와 같이, 본 발명의 C-PHY 구동기는, N-tap FFE(Feed Forward Equalizer)를 구현할 수 있다.As shown in FIG. 3, the C-PHY driver of the present invention may implement N-tap Feed Forward Equalizer (FFE).

일 예로, 본 발명은, 프리 탭(pre-tap) FFE(Feed Forward Equalizer), 메인 탭(main tap) FFE, 그리고 포스트 탭(post tap) FFE를 포함할 수 있다.For example, the present invention may include a pre-tap Feed Forward Equalizer (FFE), a main tap FFE, and a post tap FFE.

여기서, 프리 탭 FFE, 메인 탭 FFE, 그리고 포스트 탭 FFE 각각은, 제1, 제2 스위치(151, 152) 사이의 노드에 제1 저항(112)이 연결되는 제1 구동부, 제3, 제4 스위치(153, 154) 사이의 노드에 제2 저항(114)이 연결되는 제2 구동부, 그리고 제5, 제6 스위치(155, 156) 사이의 노드에 제3 저항(116)이 연결되는 제3 구동부를 포함할 수 있다.Here, each of the pre-tap FFE, the main tap FFE, and the post-tap FFE includes a first driving unit, a third, and a fourth driving unit having a first resistor 112 connected to a node between the first and second switches 151 and 152 . The second driver 114 is connected to the node between the switches 153 and 154, and the third resistor 116 is connected to the node between the fifth and sixth switches 155 and 156. A driving unit may be included.

여기서, 병렬 종단 저항으로서, 제1, 제2, 제3 저항(112, 114, 116)은, 서로 병렬 연결될 수 있다.Here, as the parallel termination resistors, the first, second, and third resistors 112, 114, and 116 may be connected in parallel with each other.

이때, 제1, 제2, 제3 저항(112, 114, 116)은, 서로 동일한 저항값을 가질 수 있다.In this case, the first, second, and third resistors 112, 114, and 116 may have the same resistance value.

일 예로, 제1, 제2, 제3 저항(112, 114, 116)은, 각각 50옴(ohm)의 저항값을 가질 수 있는데, 이에 한정되지는 않는다.For example, each of the first, second, and third resistors 112, 114, and 116 may have a resistance value of 50 ohms, but is not limited thereto.

그리고, 제1, 제2, 제3 저항(112, 114, 116)은, 각각 일측이 2개 스위치들 사이의 노드에 연결되고, 타측이 그라운드되는 접지부(140)에 연결될 수 있다.Further, each of the first, second, and third resistors 112, 114, and 116 may have one side connected to a node between the two switches and the other side connected to a grounding unit 140 that is grounded.

또한, 제1, 제2, 제3 저항(112, 114, 116)의 타측과 접지부(140) 사이에 커패시터(130)가 배치될 수 있다.In addition, a capacitor 130 may be disposed between the other side of the first, second, and third resistors 112, 114, and 116 and the ground portion 140.

다음, 제1, 제3, 제5 스위치(151, 153, 155)는, 풀업 전류소스(120)에 연결될 수 있다.Next, the first, third, and fifth switches 151 , 153 , and 155 may be connected to the pull-up current source 120 .

그리고, 제2, 제4, 제6 스위치(152, 154, 156)는, 풀다운 전류소스(121)에 연결될 수 있다.Also, the second, fourth, and sixth switches 152 , 154 , and 156 may be connected to the pull-down current source 121 .

본 발명의 3-tap FFE는,

Figure 112021080088685-pat00001
, (C-1 ≤ 0, C+1 ≤ 0)로 이루어지는 수식을 포함하는 조건을 가질 수 있다.The 3-tap FFE of the present invention,
Figure 112021080088685-pat00001
, (C -1 ≤ 0, C +1 ≤ 0).

그리고, 풀다운 입력 신호와 풀업 입력 신호는, 프리 탭과 포스트 탭에서 스위칭될 수 있다.Also, the pull-down input signal and the pull-up input signal may be switched at pre-tap and post-tap.

여기서, 풀다운 입력 신호가 풀업 트랜지스터의 게이트로 인가되며, 풀업 입력 신호가 풀다운 트랜지스터의 게이트로 인가될 수 있다.Here, the pull-down input signal may be applied to the gate of the pull-up transistor, and the pull-up input signal may be applied to the gate of the pull-down transistor.

따라서, 본 발명은, N-tap FFE 구조에서, 풀업 전류의 총합과 풀다운 전류의 총합이 항상 동일하므로, 트리오 시그널링(trio signaling)의 밸런싱(balancing)을 유지할 수 있다.Accordingly, in the present invention, in the N-tap FFE structure, since the sum of pull-up currents and the sum of pull-down currents are always the same, trio signaling can be balanced.

또한, 기존 전압 모드 구동기와는 다르게 FFE 동작시, 정전류 변화(static current variation) 없이도 밸런스를 갖는 전류 프로파일을 가질 수 있다.In addition, unlike conventional voltage mode drivers, during FFE operation, a balanced current profile can be obtained without static current variation.

도 4, 7, 10은, 2-탭 FFE에서, 현재 하이 레벨 신호를 이전 신호 레벨에 따라 3개의 서브 레벨 신호로 출력하는 스위칭 동작을 설명하기 위한 도면이고, 도 5, 8, 11은, 2-탭 FFE에서, 현재 중간 레벨 신호를 이전 신호 레벨에 따라 3개의 서브 레벨 신호로 출력하는 스위칭 동작을 설명하기 위한 도면이며, 도 6, 9, 12는, 2-탭 FFE에서, 현재 로우 레벨 신호를 이전 신호 레벨에 따라 3개의 서브 레벨 신호로 출력하는 스위칭 동작을 설명하기 위한 도면이다.4, 7, and 10 are diagrams for explaining a switching operation of outputting a current high-level signal as three sub-level signals according to a previous signal level in a 2-tap FFE, and FIGS. - In a tap FFE, a diagram for explaining a switching operation of outputting a current mid-level signal as three sub-level signals according to a previous signal level, and FIGS. 6, 9, and 12 show a current low-level signal in a 2-tap FFE It is a diagram for explaining a switching operation of outputting as three sub-level signals according to the previous signal level.

하이 레벨 신호는, 3개의 서브 레벨 H0, H1, H2(VOHHS)을 포함할 수 있고, 중간 레벨 신호는, 3개의 서브 레벨 M1-, M0(VCPTX), M1+을 포함할 수 있으며, 로우 레벨 신호는, 3개의 서브 레벨 L2(VOLHS), L1, L0을 포함할 수 있다.The high-level signal may include three sub-levels H0, H1, and H2 (V OHHS ), the middle-level signal may include three sub-levels M1-, M0 (V CPTX ), and M1+, and the low The level signal may include three sub-levels L2 (V OLHS ), L1, and L0.

또한, 각 신호는, 하기 표 1과 같이, 서브 레벨 신호를 출력할 수 있다.In addition, each signal may output a sub-level signal as shown in Table 1 below.

Wire A (From H)Wire A (From H) Wire B (From M)Wire B (From M) Wire C (From L)Wire C (From L) H0H0 {-2}{-2} M0M0 {0}{0} L0L0 {+2}{+2} H0H0 {-2}{-2} L1L1 {+1}{+1} M1+M1+ {+1}{+1} M1-M1- {-1}{-One} H1H1 {-1}{-One} L0L0 {+2}{+2} M1-M1- {-1}{-One} L1L1 {+1}{+1} H2H2 {0}{0} L2L2 {0}{0} H1H1 {-1}{-One} M1+M1+ {+1}{+1} L2L2 {0}{0} M0M0 {0}{0} H2H2 {0}{0}

여기서, {N}은 레지듀(residue) N이고, 3 전송 채널의 레지듀 합산은 항상 0일 수 있다.Here, {N} is a residue N, and the sum of residues of 3 transport channels may always be 0.

도 4, 7, 10에 도시된 바와 같이, 본 발명은, 현재 하이 레벨 신호를 이전 신호 레벨에 따라 3개의 서브 레벨 신호 H0, H1, H2로 출력하도록 스위칭할 수 있다.As shown in FIGS. 4, 7, and 10, according to the present invention, the current high level signal can be switched to output three sub-level signals H0, H1, and H2 according to the previous signal level.

즉, 도 4와 같이, 본 발명은, 이전 신호 레벨이 하이일 경우, 현재 하이 레벨 신호를 H0 서브 레벨 신호로 출력하도록 스위칭할 수 있고, 도 7와 같이, 본 발명은, 이전 신호 레벨이 중간일 경우, 현재 하이 레벨 신호를 H1 서브 레벨 신호로 출력하도록 스위칭할 수 있으며, 도 10과 같이, 본 발명은, 이전 신호 레벨이 로우일 경우, 현재 하이 레벨 신호를 H2 서브 레벨 신호로 출력하도록 스위칭할 수 있다.That is, as shown in FIG. 4, in the present invention, when the previous signal level is high, the current high level signal can be switched to output the H0 sub-level signal, and as shown in FIG. 7, the present invention, when the previous signal level is medium 1, the current high level signal can be switched to output as the H1 sub-level signal, and as shown in FIG. 10, the present invention switches to output the current high-level signal as the H2 sub-level signal when the previous signal level is low can do.

또한, 도 5, 8, 11에 도시된 바와 같이, 본 발명은, 현재 중간 레벨 신호를 이전 신호 레벨에 따라 3개의 서브 레벨 신호 M1-, M0, M1+로 출력하도록 스위칭할 수 있다.In addition, as shown in FIGS. 5, 8, and 11, according to the present invention, the current mid-level signal can be switched to output three sub-level signals M1-, M0, and M1+ according to the previous signal level.

즉, 도 5와 같이, 본 발명은, 이전 신호 레벨이 하이일 경우, 현재 중간 레벨 신호를 M1- 서브 레벨 신호로 출력하도록 스위칭할 수 있고, 도 8과 같이, 본 발명은, 이전 신호 레벨이 중간일 경우, 현재 중간 레벨 신호를 M0 서브 레벨 신호로 출력하도록 스위칭할 수 있으며, 도 11과 같이, 본 발명은, 이전 신호 레벨이 로우일 경우, 현재 중간 레벨 신호를 M1+ 서브 레벨 신호로 출력하도록 스위칭할 수 있다.That is, as shown in FIG. 5, in the present invention, when the previous signal level is high, the current intermediate level signal can be switched to output as an M1-sub-level signal, and as shown in FIG. 8, in the present invention, the previous signal level is In the middle case, the current mid-level signal can be switched to output as an M0 sub-level signal, and as shown in FIG. can switch

또한, 도 6, 9, 12에 도시된 바와 같이, 본 발명은, 현재 로우 레벨 신호를 이전 신호 레벨에 따라 3개의 서브 레벨 신호 L2, L1, L0로 출력하도록 스위칭할 수 있다.In addition, as shown in FIGS. 6, 9, and 12, according to the present invention, the current low level signal can be switched to output three sub-level signals L2, L1, and L0 according to the previous signal level.

즉, 도 6과 같이, 본 발명은, 이전 신호 레벨이 하이일 경우, 현재 로우 레벨 신호를 L2 서브 레벨 신호로 출력하도록 스위칭할 수 있고, 도 9와 같이, 본 발명은, 이전 신호 레벨이 중간일 경우, 현재 로우 레벨 신호를 L1 서브 레벨 신호로 출력하도록 스위칭할 수 있으며, 도 12와 같이, 본 발명은, 이전 신호 레벨이 로우일 경우, 현재 로우 레벨 신호를 L0 서브 레벨 신호로 출력하도록 스위칭할 수 있다.That is, as shown in FIG. 6, in the present invention, when the previous signal level is high, the current low level signal can be switched to be output as an L2 sub-level signal, and as shown in FIG. 1, the current low-level signal can be switched to output as an L1 sub-level signal, and as shown in FIG. 12, the present invention, when the previous signal level is low, switching to output the current low-level signal as an L0 sub-level signal can do.

도 13은, FFE가 동작하지 않는 상태 (main-tap on, pre-tap off, post-tap off 상태)에서, 기존의 전압 모드 구동기와 본 발명의 푸쉬-풀 전류 모드 구동기의 전류 프로파일을 비교한 도면이고, 도 14는, FFE가 동작하는 상태 (main-tap on, pre-tap off, post-tap on 상태)에서, 기존의 전압 모드 구동기의 언밸런스된 전류 프로파일을 보여주는 도면이며, 도 15는, FFE가 동작하는 상태에서, 본 발명의 푸쉬-풀 전류 모드 구동기의 밸런스된 전류 프로파일을 보여주는 도면이다.FIG. 13 compares current profiles of the conventional voltage mode driver and the push-pull current mode driver of the present invention in a state in which the FFE is not operating (main-tap on, pre-tap off, post-tap off state). 14 is a diagram showing an unbalanced current profile of a conventional voltage mode driver in a state in which the FFE is operating (main-tap on, pre-tap off, post-tap on state), and FIG. 15 is, It is a diagram showing a balanced current profile of the push-pull current mode driver of the present invention in a state in which the FFE is operating.

도 13에 도시된 바와 같이, 기존의 전압 모드 구동기와 본 발명의 푸쉬-풀 전류 모드 구동기의 전류 프로파일을 비교해 보면, 본 발명은, 동시 스위칭 노이즈가 크게 감소하고, dI/dt 노이즈가 개선되는 것을 알 수 있다.As shown in FIG. 13, comparing the current profile of the conventional voltage mode driver and the push-pull current mode driver of the present invention, the simultaneous switching noise is greatly reduced and the dI/dt noise is improved. Able to know.

따라서, 본 발명은, 동시 스위칭 노이즈 및 dI/dt 노이즈로 인한 PI(Power Integrity) 특성 및 SI(Signal Integrity) 특성 열화를 개선할 수 있다.Accordingly, the present invention can improve Power Integrity (PI) characteristic and Signal Integrity (SI) characteristic deterioration due to simultaneous switching noise and dI/dt noise.

또한, 도 14와 같이, 기존의 전압 모드 구동기는, FFE가 동작하는 상태에서, 트리오 시그날링(trio-signaling)에 상응하는 전류 프로파일이 언밸런싱되는 반면에, 도 15와 같이, 본 발명은, 트리오 시그날링(trio-signaling)에 상응하는 전류 프로파일이 밸런싱되는 것을 알 수 있다.In addition, as shown in FIG. 14, in the conventional voltage mode driver, the current profile corresponding to trio-signaling is unbalanced in the state in which the FFE is operating, whereas, as shown in FIG. 15, the present invention, It can be seen that the current profile corresponding to the trio-signaling is balanced.

이처럼, 본 발명은, 구동기의 출력 3 레벨 각각에 대한 복수의 서브레벨들을 형성하고, 3개의 전송 채널의 출력전압 밸런싱(balancing)과 동작전류 밸런싱을 동시에 만족하는 N-tap FFE(Feed Forward Equalizer)를 구현할 수 있다.As such, the present invention forms a plurality of sublevels for each of the three output levels of the driver, and simultaneously satisfies the output voltage balancing and operating current balancing of the three transmission channels N-tap FFE (Feed Forward Equalizer) can be implemented.

이상에서 본 발명들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.The features, structures, effects, etc. described in the present inventions above are included in at least one embodiment of the present invention, and are not necessarily limited to only one embodiment. Furthermore, the features, structures, and effects illustrated in each embodiment can be combined or modified with respect to other embodiments by those skilled in the art in the field to which the embodiments belong. Therefore, contents related to these combinations and variations should be construed as being included in the scope of the present invention.

또한, 이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.In addition, although the above has been described with a focus on the embodiments, these are only examples and do not limit the present invention, and those skilled in the art to which the present invention belongs can exemplify the above to the extent that does not deviate from the essential characteristics of the present embodiment. It will be seen that various variations and applications that have not been made are possible. For example, each component specifically shown in the embodiment can be modified and implemented. And differences related to these modifications and applications should be construed as being included in the scope of the present invention as defined in the appended claims.

112: 제1 저항 114: 제2 저항
116: 제3 저항 151: 제1 스위치
152: 제2 스위치 153: 제3 스위치
154: 제4 스위치 155: 제5 스위치
156: 제6 스위치 120: 풀업 전류소스
121: 풀다운 전류소스 130: 커패시터
140: 접지부112: first resistor 114: second resistor
116: third resistor 151: first switch
152: second switch 153: third switch
154: fourth switch 155: fifth switch
156: sixth switch 120: pull-up current source
121: pull-down current source 130: capacitor
140: grounding part

Claims (13)

풀업 전류소스, 풀다운 전류소스, 제1 구동부, 제2 구동부 및 제3 구동부를 포함하되,
상기 제1 구동부는,
상기 풀업 전류소스와 제2 스위치 사이에 연결되는 제1 스위치;
상기 제1 스위치와 상기 풀다운 전류소스 사이에 연결되는 상기 제2 스위치; 및
상기 제1, 제2 스위치 사이의 노드인 제1 노드에 일측이 연결되는 제1 저항을 포함하고,
상기 제2 구동부는,
상기 풀업 전류소스와 제4 스위치 사이에 연결되는 제3 스위치;
상기 제3 스위치와 상기 풀다운 전류소스 사이에 연결되는 상기 제4 스위치; 및
상기 제3, 제4 스위치 사이의 노드인 제2 노드에 일측이 연결되는 제2 저항을 포함하고,
상기 제3 구동부는,
상기 풀업 전류소스와 제6 스위치 사이에 연결되는 제5 스위치;
상기 제5 스위치와 상기 풀다운 전류소스 사이에 연결되는 상기 제6 스위치; 및
상기 제5, 제6 스위치 사이의 노드인 제3 노드에 일측이 연결되는 제3 저항을 포함하고,
상기 제1 저항, 상기 제2 저항 및 상기 제3 저항의 각 타측은 모두 연결되며,
상기 제1 노드는 제1 전송 채널의 일측인 송신측에 연결되고, 상기 제2 노드는 제2 전송 채널의 일측인 송신측에 연결되며, 상기 제3 노드는 제3 전송 채널의 일측인 송신측에 연결되는 것을 특징으로 하는 C-PHY 구동기.A pull-up current source, a pull-down current source, a first driver, a second driver, and a third driver,
The first driving unit,
a first switch connected between the pull-up current source and the second switch;
the second switch connected between the first switch and the pull-down current source; and
A first resistor having one side connected to a first node, which is a node between the first and second switches,
The second driving unit,
a third switch connected between the pull-up current source and the fourth switch;
the fourth switch connected between the third switch and the pull-down current source; and
A second resistor having one side connected to a second node, which is a node between the third and fourth switches,
The third driving unit,
a fifth switch connected between the pull-up current source and the sixth switch;
the sixth switch connected between the fifth switch and the pull-down current source; and
A third resistor having one side connected to a third node, which is a node between the fifth and sixth switches,
The other sides of the first resistor, the second resistor, and the third resistor are all connected,
The first node is connected to the transmission side, which is one side of the first transport channel, the second node is connected to the transmission side, which is one side of the second transport channel, and the third node is connected to the transmission side, which is one side of the third transport channel. C-PHY driver, characterized in that connected to. 제1 항에 있어서,
상기 제1, 제2, 제3 저항은,
서로 동일한 저항 값을 갖는 것을 특징으로 하는 C-PHY 구동기.According to claim 1,
The first, second and third resistors,
C-PHY drivers, characterized in that they have the same resistance value as each other. 제1 항에 있어서,
상기 제1 저항, 상기 제2 저항 및 상기 제3 저항의 각 타측이 모두 연결된 노드는 커패시터를 통해 그라운드되는 것을 특징으로 하는 C-PHY 구동기.According to claim 1,
The C-PHY driver, characterized in that the node to which the other sides of the first resistor, the second resistor and the third resistor are all connected is grounded through a capacitor. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 제1 항에 있어서,
상기 제1 전송 채널의 타측인 수신측에는,
수신기의 제4 저항이 연결되고,
상기 제2 전송 채널의 타측인 수신측에는,
상기 수신기의 제5 저항이 연결되며,
상기 제3 전송 채널의 타측인 수신측에는,
상기 수신기의 제6 저항이 연결되는 것을 특징으로 하는 C-PHY 구동기.According to claim 1,
On the receiving side, which is the other side of the first transmission channel,
A fourth resistor of the receiver is connected,
On the receiving side, which is the other side of the second transmission channel,
A fifth resistor of the receiver is connected,
On the receiving side, which is the other side of the third transmission channel,
C-PHY driver, characterized in that the sixth resistor of the receiver is connected. 제9 항에 있어서,
상기 수신기의 제4, 제5, 제6 저항은,
서로 병렬 연결되는 것을 특징으로 하는 C-PHY 구동기.According to claim 9,
The fourth, fifth and sixth resistors of the receiver are,
C-PHY drivers, characterized in that they are connected in parallel with each other. 프리 탭(pre-tap) FFE(Feed Forword Equalizer), 메인 탭(main tap) FFE 및 포스트 탭(post tap) FFE를 포함하되,
상기 프리 탭 FFE, 메인 탭 FFE 및 포스트 탭 FFE의 각각은 청구항 1의 C-PHY 구동기를 포함하는 것을 특징으로 하는 N-tap FFE C-PHY 구동기.Including pre-tap Feed Forward Equalizer (FFE), main tap FFE and post tap FFE,
N-tap FFE C-PHY driver, characterized in that each of the pre-tap FFE, main tap FFE and post-tap FFE includes the C-PHY driver of claim 1. 제11 항에 있어서,
상기 프리 탭과 포스트 탭은,
풀다운 입력 신호와 풀업 입력 신호에 의해 스위칭되고,
상기 풀다운 입력 신호는, 풀업 트랜지스터의 게이트로 인가되고,
상기 풀업 입력 신호는, 풀다운 트랜지스터의 게이트로 인가되는 것을 특징으로 하는 N-tap FFE C-PHY 구동기.According to claim 11,
The pre-tap and post-tap,
Switched by a pull-down input signal and a pull-up input signal,
The pull-down input signal is applied to the gate of a pull-up transistor,
The pull-up input signal is applied to the gate of the pull-down transistor. 제11 항에 있어서,
풀업 전류의 총합과 풀다운 전류의 총합이 항상 동일한 것을 특징으로 하는 N-tap FFE C-PHY 구동기.According to claim 11,
N-tap FFE C-PHY driver, characterized in that the sum of the pull-up current and the sum of the pull-down current are always the same.
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