JP2019083333A - Semiconductor device - Google Patents

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Abstract

To improve performance of a semiconductor device.SOLUTION: Deposition time is increased, for example, from 4.6 seconds to 6.9 seconds. In other words, the deposition time is made longer and film thickness of a tantalum nitride film is made thicker. Specifically, the deposition time is made longer so that the thickness of the tantalum nitride film formed on a bottom of a connection hole connected with wide wiring is settled within a range from 5 nm or more to 10 nm or less.SELECTED DRAWING: Figure 17

Description

本発明は、半導体装置およびその製造技術に関し、例えば、銅配線を含む半導体装置およびその製造技術に適用して有効な技術に関する。   The present invention relates to a semiconductor device and its manufacturing technology, for example, to a semiconductor device including a copper interconnection and a technology effective when applied to its manufacturing technology.

国際公開第2006/016678号公報(特許文献1)には、同一配線層に配線幅の異なる第1銅配線と第2銅配線とが形成されている半導体装置が記載されている。   International Publication WO2006 / 016678 (Patent Document 1) describes a semiconductor device in which first copper wiring and second copper wiring having different wiring widths are formed in the same wiring layer.

国際公開第2006/016678号公報International Publication No. 2006/016678

例えば、半導体装置においては、銅を主成分とする銅配線が使用されることがあり、同一配線層に配線幅の異なる幅広配線(第1銅配線)と細幅配線(第2銅配線)とが形成されることがある。具体的に、幅広配線は、例えば、電源電位を供給する電源配線として使用され、細幅配線は、信号を伝達する信号配線として使用される。   For example, in a semiconductor device, copper wiring mainly composed of copper may be used, and wide wiring (first copper wiring) and narrow wiring (second copper wiring) having different wiring widths in the same wiring layer may be used. May be formed. Specifically, the wide wiring is used, for example, as a power supply wiring for supplying a power supply potential, and the narrow wiring is used as a signal wiring for transmitting a signal.

ここで、同一層に形成される幅広配線と細幅配線とは、例えば、「ダマシン法」によって同一工程で形成される。細幅配線は、例えば、最小加工寸法で形成される微細配線であり、「ダマシン法」による膜の埋め込み特性を確保するため、細幅配線に含まれるバリア導体膜の膜厚を薄くする必要がある。したがって、細幅配線と同一層に形成される幅広配線においても、細幅配線と同一工程で形成されることから、必然的に、幅広配線に含まれるバリア導体膜の膜厚も薄くなることになる。   Here, the wide interconnections and the narrow interconnections formed in the same layer are formed in the same process by, for example, the “damascene method”. The narrow wiring is, for example, a fine wiring formed with the minimum processing dimension, and it is necessary to reduce the film thickness of the barrier conductive film included in the thin wiring in order to secure the embedding property of the film by the “damascene method”. is there. Therefore, even in the case of the wide wiring formed in the same layer as the narrow wiring, the film thickness of the barrier conductor film included in the wide wiring is inevitably reduced because the wiring is formed in the same step as the narrow wiring. Become.

例えば、銅配線とプラグとを一緒に形成する「デュアルダマシン法」に着目すると、銅配線と一緒に形成されるプラグの底部には、バリア導体膜が形成されることになる。このことから、最小加工寸法で形成される細幅配線の埋め込み特性を考慮してバリア導体膜の膜厚を薄くすると、細幅配線の下層に配置されて細幅配線と接続するプラグの底部に形成されるバリア導体膜の膜厚も薄くなるとともに、幅広配線の下層に配置されて幅広配線と接続するプラグの底部に形成されるバリア導体膜の膜厚も薄くなる。   For example, focusing on the “dual damascene method” in which a copper interconnection and a plug are formed together, a barrier conductor film is formed on the bottom of the plug formed together with the copper interconnection. From this, when the film thickness of the barrier conductor film is reduced in consideration of the embedding characteristics of the narrow interconnection formed with the minimum processing dimension, the bottom of the plug disposed under the narrow interconnection and connected to the narrow interconnection is formed. While the film thickness of the barrier conductor film to be formed becomes thinner, the film thickness of the barrier conductor film formed at the bottom of the plug disposed under the wide wiring and connected to the wide wiring also becomes thin.

このとき、プラグと下層配線との間には、バリア導体膜が介在することになるが、このバリア導体膜の膜厚が薄くなると、プラグの抵抗値が高くなることが本発明者の検討により明らかになった。一方、幅広配線は大電流を流す必要があるため、幅広配線の下層に配置されて幅広配線と接続するプラグの抵抗値を低抵抗化することが望ましい。したがって、現状の半導体装置およびその製造技術においては、幅広配線の下層に配置されて幅広配線と接続するプラグの抵抗値を低抵抗化する観点から改善の余地が存在する。すなわち、現状の半導体装置およびその製造技術においては、半導体装置の性能を向上する観点から改善の余地が存在することになる。   At this time, a barrier conductor film intervenes between the plug and the lower layer wiring. However, according to the study of the present inventor, when the film thickness of the barrier conductor film becomes thin, the resistance value of the plug becomes high. It was revealed. On the other hand, since it is necessary to supply a large current to the wide wiring, it is desirable to lower the resistance value of the plug disposed in the lower layer of the wide wiring and connected to the wide wiring. Therefore, in the current semiconductor device and its manufacturing technology, there is room for improvement from the viewpoint of reducing the resistance value of the plug disposed under the wide wiring and connected to the wide wiring. That is, in the current semiconductor device and its manufacturing technology, there is room for improvement from the viewpoint of improving the performance of the semiconductor device.

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。   Other problems and novel features will be apparent from the description of the present specification and the accompanying drawings.

一実施の形態における半導体装置は、同一層に形成される幅広配線(第1銅配線)と細幅配線(第2銅配線)とを含み、幅広配線の下層に配置されて幅広配線と接続する第1プラグ(第1銅プラグ)の抵抗値が、細幅配線の下層に配置されて細幅配線と接続する第2プラグ(第2銅プラグ)の抵抗値よりも小さい。   The semiconductor device in one embodiment includes a wide interconnection (first copper interconnection) and a narrow interconnection (second copper interconnection) formed in the same layer, and is disposed in the lower layer of the wide interconnection and connected to the wide interconnection. The resistance value of the first plug (first copper plug) is smaller than the resistance value of the second plug (second copper plug) disposed in the lower layer of the narrow interconnection and connected to the narrow interconnection.

また、一実施の形態における半導体装置の製造方法は、タンタルをターゲットとし、かつ、処理室内に窒素ガスを導入したスパッタリング法による窒化タンタル膜の成膜工程を含み、この成膜工程の成膜時間は、第1プラグ(第1銅プラグ)の底部に形成される窒化タンタル膜の膜厚が5nm以上10nm以下となる範囲内である。   Further, the method of manufacturing a semiconductor device according to one embodiment includes a film forming step of a tantalum nitride film by a sputtering method using tantalum as a target and introducing nitrogen gas into a processing chamber, and forming a film forming time of this film forming step. The thickness of the tantalum nitride film formed on the bottom of the first plug (first copper plug) is in the range of 5 nm to 10 nm.

さらに、一実施の形態における半導体装置の製造方法は、窒素ガスを排気した後、タンタルをターゲットとし、半導体基板に基板引き込みバイアスを印加しながらのスパッタリング法により、窒化タンタル膜上に前記タンタル膜を形成する工程を含み、この工程では、半導体基板上の電位が−350Vから−800Vの範囲内となるように、基板引き込みバイアスを印加する。   Furthermore, in the method of manufacturing a semiconductor device according to an embodiment, after the nitrogen gas is exhausted, the tantalum film is formed on the tantalum nitride film by a sputtering method using tantalum as a target and applying a substrate drawing bias to the semiconductor substrate. In this process, a substrate drawing bias is applied such that the potential on the semiconductor substrate is in the range of -350V to -800V.

一実施の形態によれば、半導体装置の性能を向上することができる。   According to one embodiment, the performance of the semiconductor device can be improved.

半導体装置のデバイス構造例を示す断面図である。It is sectional drawing which shows the device structure example of a semiconductor device. 多層配線構造の一部を拡大した構成例を模式的に示す断面図である。It is sectional drawing which shows typically the example of a structure to which some multilayer wiring structures were expanded. 例えば、ハーフピッチが60nmやハーフピッチが45nm程度の微細配線を有する多層配線構造の一部を拡大した構成例を模式的に示す断面図である。For example, it is a cross-sectional view schematically showing a configuration example in which a part of a multilayer wiring structure having a fine wiring with a half pitch of 60 nm and a half pitch of about 45 nm is enlarged. 窒化タンタル膜上にタンタル膜を形成した積層膜の比抵抗(抵抗率)と、窒化タンタル膜の膜厚との関係を示すグラフである。It is a graph which shows the relationship between the specific resistance (resistivity) of the laminated film which formed the tantalum film | membrane on a tantalum nitride film, and the film thickness of a tantalum nitride film. 図1に示す多層配線構造の一部を拡大して示す断面図である。It is sectional drawing which expands and shows a part of multilayer wiring structure shown in FIG. 幅広配線と接続されるプラグの底部に形成されるバリア導体膜の膜厚と、細幅配線と接続されるプラグの底部に形成されるバリア導体膜の膜厚との相違を定性的に説明する図である。Explain qualitatively the difference between the thickness of the barrier conductive film formed on the bottom of the plug connected to the wide wiring and the thickness of the barrier conductive film formed on the bottom of the plug connected to the narrow wiring FIG. 従来技術において、幅広配線と接続されるプラグのプラグ抵抗と、細幅配線と接続されるプラグのプラグ抵抗の測定結果を示すグラフである。In a prior art, it is a graph which shows the measurement result of the plug resistance of the plug connected with wide wiring, and the plug resistance of the plug connected with narrow wiring. 実施の形態における多層配線構造の一部を拡大して示す断面図である。It is sectional drawing which expands and shows a part of multilayer interconnection structure in embodiment. 実施の形態において、幅広配線と接続されるプラグのプラグ抵抗と、細幅配線と接続されるプラグのプラグ抵抗の測定結果を示すグラフである。In embodiment, it is a graph which shows the measurement result of the plug resistance of the plug connected with wide wiring, and the plug resistance of the plug connected with narrow wiring. 実施の形態における半導体装置の製造工程を示す断面図である。FIG. 7 is a cross-sectional view showing the manufacturing process of the semiconductor device in the embodiment. 図10に続く半導体装置の製造工程を示す断面図である。FIG. 11 is a cross-sectional view showing the manufacturing process of the semiconductor device continued from FIG. 10; 図11に続く半導体装置の製造工程を示す断面図である。FIG. 12 is a cross-sectional view showing the manufacturing process of the semiconductor device continued from FIG. 11; 図12に続く半導体装置の製造工程を示す断面図である。FIG. 13 is a cross-sectional view showing the manufacturing process of the semiconductor device continued from FIG. 12; 図13に続く半導体装置の製造工程を示す断面図である。FIG. 14 is a cross-sectional view showing the manufacturing process of the semiconductor device continued from FIG. 13; 図14に続く半導体装置の製造工程を示す断面図である。FIG. 15 is a cross-sectional view showing the manufacturing process of the semiconductor device continued from FIG. 14; 実施の形態で使用するスパッタリング装置の構成を示す図である。It is a figure which shows the structure of the sputtering device used by embodiment. 窒化タンタル膜の成膜工程における成膜条件を示す表である。It is a table | surface which shows the film-forming conditions in the film-forming process of a tantalum nitride film | membrane. タンタル膜の成膜工程における成膜条件を示す表である。It is a table | surface which shows the film-forming conditions in the film-forming process of a tantalum film | membrane. 変形例における窒化タンタル膜の成膜工程において、窒素ガスの導入タイミングを説明する図である。It is a figure explaining the introduction | transduction timing of nitrogen gas in the film-forming process of the tantalum nitride film | membrane in a modification.

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。   In the following embodiments, when it is necessary for the sake of convenience, it will be described by dividing into a plurality of sections or embodiments, but they are not unrelated to each other unless specifically stated otherwise, one is the other And some or all of the variations, details, and supplementary explanations.

また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。   Further, in the following embodiments, when referring to the number of elements (including the number, numerical value, quantity, range, etc.), it is particularly pronounced and clearly limited to a specific number in principle. It is not limited to the specific number except for the number, and may be more or less than the specific number.

さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。   Furthermore, in the following embodiments, the constituent elements (including element steps and the like) are not necessarily essential unless explicitly stated or considered to be obviously essential in principle. Needless to say.

同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。   Similarly, in the following embodiments, when referring to the shape, positional relationship, etc. of components etc., unless specifically stated otherwise and in principle not considered otherwise in principle, etc., It includes those that are similar or similar to the shape etc. The same applies to the above numerical values and ranges.

また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。   Further, in all the drawings for describing the embodiments, the same reference numeral is attached to the same member in principle, and the repetitive description thereof will be omitted. In order to make the drawings easy to understand, hatching may be attached even to a plan view.

(実施の形態)
<半導体装置のデバイス構造>
まず、半導体装置のデバイス構造の一例について説明する。図1は、半導体装置のデバイス構造例を示す断面図である。図1において、例えば、シリコン単結晶からなる半導体基板1S上にMISFETQが形成されている。MISFETQは、半導体基板1Sの主面上に、例えば、酸化シリコン膜からなるゲート絶縁膜を有し、このゲート絶縁膜上にポリシリコン膜とこのポリシリコン膜上に設けられたシリサイド膜(ニッケルシリサイド膜など)の積層膜からなるゲート電極を有している。ゲート電極の両側の側壁には、例えば、酸化シリコン膜からなるサイドウォールが形成されており、このサイドウォール下の半導体基板1S内にソース領域とドレイン領域とがゲート電極に整合して形成されている。以上のようにして半導体基板1S上にMISFETQが形成されている。
Embodiment
<Device structure of semiconductor device>
First, an example of a device structure of a semiconductor device will be described. FIG. 1 is a cross-sectional view showing an example of the device structure of a semiconductor device. In FIG. 1, for example, a MISFET Q is formed on a semiconductor substrate 1S made of silicon single crystal. The MISFET Q has, for example, a gate insulating film made of a silicon oxide film on the main surface of the semiconductor substrate 1S, a polysilicon film on the gate insulating film, and a silicide film (nickel silicide provided on the polysilicon film). And a gate electrode formed of a laminated film of Side walls made of, for example, a silicon oxide film are formed on side walls on both sides of the gate electrode, and a source region and a drain region are formed in alignment with the gate electrode in the semiconductor substrate 1S under the side wall. There is. As described above, the MISFET Q is formed on the semiconductor substrate 1S.

続いて、図1に示すように、MISFETQを形成した半導体基板1S上にはコンタクト層間絶縁膜CILが形成されている。このコンタクト層間絶縁膜CILは、例えば、オゾンとTEOS(tetra ethyl ortho silicate)とを原料に使用した熱CVD法により形成されるオゾンTEOS膜と、このオゾンTEOS膜上に設けられたTEOSを原料に使用したプラズマCVD法により形成されるプラズマTEOS膜との積層膜から形成されている。そして、このコンタクト層間絶縁膜CILを貫通してMISFETQのソース領域やドレイン領域に達するプラグPLG0が形成されている。このプラグPLG0は、例えば、チタン/窒化チタン膜(以下、チタン/窒化チタン膜はチタンとこのチタン上に設けられた窒化チタンで形成される膜を示す)よりなるバリア導体膜と、このバリア導体膜上に形成されたタングステン膜をコンタクトホールに埋め込むことにより形成されている。チタン/窒化チタン膜は、タングステン膜を構成するタングステンがシリコン中へ拡散することを防止するために設けられている膜で、このタングステン膜が構成される際のWF6(フッ化タングステン)を還元処理するCVD法において、フッ素アタックがコンタクト層間絶縁膜CILや半導体基板1Sになされてダメージを与えることを防ぐためのものである。なお、コンタクト層間絶縁膜CILは、酸化シリコン膜(SiO膜)、SiOF膜、あるいは、窒化シリコン膜のいずれかの膜から形成されていてもよい。 Subsequently, as shown in FIG. 1, a contact interlayer insulating film CIL is formed on the semiconductor substrate 1S on which the MISFET Q is formed. The contact interlayer insulating film CIL includes, for example, an ozone TEOS film formed by a thermal CVD method using ozone and TEOS (tetra ethyl ortho silicate) as raw materials, and TEOS provided on the ozone TEOS film as a raw material. It is formed of a laminated film with the plasma TEOS film formed by the plasma CVD method used. Then, a plug PLG0 which penetrates the contact interlayer insulating film CIL and reaches the source region and the drain region of the MISFET Q is formed. The plug PLG0 is, for example, a barrier conductor film made of a titanium / titanium nitride film (hereinafter, the titanium / titanium nitride film represents a film formed of titanium and titanium nitride provided on the titanium), and the barrier conductor It is formed by embedding a tungsten film formed on a film in a contact hole. The titanium / titanium nitride film is a film provided to prevent tungsten constituting the tungsten film from diffusing into silicon, and the WF6 (tungsten fluoride) when the tungsten film is formed is reduced In the CVD method, the fluorine attack is to prevent damage to the contact interlayer insulating film CIL and the semiconductor substrate 1S. The contact interlayer insulating film CIL may be formed of a silicon oxide film (SiO 2 film), an SiOF film, or a silicon nitride film.

次に、コンタクト層間絶縁膜CIL上に第1層配線である配線L1が形成されている。具体的に、配線L1は、プラグPLG0を形成したコンタクト層間絶縁膜CIL上に形成された層間絶縁膜IL1に埋め込まれるように形成されている。つまり、層間絶縁膜IL1を貫通して底部でプラグPLG0が露出する配線溝に銅を主成分とする膜(以下、銅膜と記載する)を埋め込むことにより、配線L1が形成されている。   Next, over the contact interlayer insulating film CIL, the wiring L1 which is a first layer wiring is formed. Specifically, the interconnection L1 is formed to be embedded in the interlayer insulating film IL1 formed on the contact interlayer insulating film CIL in which the plug PLG0 is formed. That is, the wiring L1 is formed by embedding a film (hereinafter, described as a copper film) containing copper as a main component in the wiring trench through which the interlayer insulating film IL1 is exposed and the plug PLG0 is exposed at the bottom.

ここで、本明細書でいう「主成分」とは、部材(層や膜)を構成する構成材料のうち、最も多く含まれている材料成分のことをいい、例えば、「銅を主成分とする膜」とは、膜の材料が銅(Cu)を最も多く含んでいることを意味している。本明細書で「主成分」という言葉を使用する意図は、例えば、導体膜が基本的に銅から構成されているが、その他に不純物を含む場合を排除するものではないことを表現するために使用している。   Here, the term "main component" as used in the present specification refers to the material component contained most in the constituent materials constituting the member (layer or film), for example, "copper as the main component The term “film” means that the material of the film contains the most copper (Cu). The intention of using the term "main component" in the present specification is, for example, to express that the conductor film is basically composed of copper, but does not exclude the case where other impurities are contained. I use it.

層間絶縁膜IL1は、例えば、SiOC膜、HSQ(ハイドロジェンシルセスキオキサン、塗布工程により形成され、Si−H結合を持つ酸化シリコン膜、又は、水素含有シルセスキオキサン)膜、あるいは、MSQ(メチルシルセスキオキサン、塗布工程により形成され、Si−C結合を持つ酸化シリコン膜、又は、炭素含有シルセスキオキサン)膜から構成されている。ここで、配線L1が形成されている配線層は、本明細書でファイン層と呼ぶこともある。   The interlayer insulating film IL1 is made of, for example, a SiOC film, HSQ (hydrogensilsesquioxane, a silicon oxide film formed by a coating process, a Si-H bond, or a hydrogen-containing silsesquioxane) film, or MSQ (Methyl silsesquioxane, a silicon oxide film formed by an application step and having a Si-C bond, or a carbon-containing silsesquioxane) film. Here, the wiring layer in which the wiring L1 is formed may be referred to as a fine layer in the present specification.

続いて、配線L1を形成した層間絶縁膜IL1上には、第2層配線が形成されている。図1では、例えば、第2層配線として、配線幅の異なる幅広配線WL2と細幅配線NL2とが示されている。つまり、図1に示す第2層配線では、配線幅の大きな幅広配線WL2と、配線幅の小さな細幅配線NL2とが形成されている。すなわち、半導体装置では、例えば、第2層配線が形成されている同一配線層において、配線幅の異なる幅広配線WL2と細幅配線NL2とが形成されている。このとき、幅広配線WL2は、例えば、大きな電流を流す電源配線として使用される一方、細幅配線NL2は、それほど大きな電流を流す必要のない信号配線として使用される。ここでは、第2層配線に配線幅の異なる幅広配線WL2と細幅配線NL2とが形成されている例について説明しているが、その他の配線層においても、同一層に配線幅の異なる複数の配線が設けられている。   Subsequently, over the interlayer insulating film IL1 in which the wiring L1 is formed, a second layer wiring is formed. In FIG. 1, for example, a wide wiring WL2 and a narrow wiring NL2 having different wiring widths are shown as the second layer wiring. That is, in the second layer wiring shown in FIG. 1, the wide wiring WL2 having a large wiring width and the narrow wiring NL2 having a small wiring width are formed. That is, in the semiconductor device, for example, in the same wiring layer in which the second layer wiring is formed, the wide wiring WL2 and the narrow wiring NL2 having different wiring widths are formed. At this time, the wide wire WL2 is used, for example, as a power supply wire for flowing a large current, while the narrow wire NL2 is used as a signal wire for which it is not necessary to flow a large current. Here, an example is described in which wide interconnections WL2 and narrow interconnections NL2 having different interconnection widths are formed in the second layer interconnection, but also in the other interconnection layers, a plurality of interconnections having different interconnection widths in the same layer are described. Wiring is provided.

このように、層間絶縁膜IL1上には第2層配線が形成されているが、具体的には、配線L1を形成した層間絶縁膜IL1上にバリア絶縁膜BIF1(ライナー膜)が形成され、このバリア絶縁膜BIF1上に層間絶縁膜IL2が形成されている。バリア絶縁膜BIF1は、例えば、SiCN膜とこのSiCN膜上に設けられたSiCO膜の積層膜、SiC膜、または、SiN膜のうちのいずれか1つから形成されている。また、層間絶縁膜IL2は、例えば、空孔を有するSiOC膜、空孔を有するHSQ膜、あるいは、空孔を有するMSQ膜から形成されている。空孔のサイズ(径)は、例えば、1nm程度である。そして、このバリア絶縁膜BIF1および層間絶縁膜IL2には、幅広配線WL2、細幅配線NL2、プラグPLG1AおよびプラグPLG1Bが埋め込まれるように形成されている。このとき、プラグPLG1AとプラグPLG1Bは、同一サイズで、かつ、同一層に形成されている。上述した幅広配線WL2、細幅配線NL2、プラグPLG1AおよびプラグPLG1Bは、例えば、銅膜から形成されている。この幅広配線WL2および細幅配線NL2を含む第2層配線が形成されている配線層もファイン層と呼ばれる。   As described above, the second layer wiring is formed on the interlayer insulating film IL1, but specifically, the barrier insulating film BIF1 (liner film) is formed on the interlayer insulating film IL1 on which the wiring L1 is formed. An interlayer insulating film IL2 is formed on the barrier insulating film BIF1. The barrier insulating film BIF1 is formed of, for example, any one of a laminated film of a SiCN film and a SiCO film provided on the SiCN film, a SiC film, or a SiN film. The interlayer insulating film IL2 is formed of, for example, a SiOC film having pores, an HSQ film having pores, or an MSQ film having pores. The size (diameter) of the holes is, for example, about 1 nm. In the barrier insulating film BIF1 and the interlayer insulating film IL2, the wide interconnection WL2, the narrow interconnection NL2, the plug PLG1A and the plug PLG1B are formed to be embedded. At this time, the plug PLG1A and the plug PLG1B have the same size and are formed in the same layer. The above-described wide interconnection WL2, narrow interconnection NL2, plug PLG1A and plug PLG1B are formed of, for example, a copper film. The wiring layer in which the second layer wiring including the wide wiring WL2 and the narrow wiring NL2 is formed is also referred to as a fine layer.

そして、図1に示すように、第2層配線と同様にして、第3層配線〜第4層配線が形成されている。具体的に、層間絶縁膜IL2上にバリア絶縁膜BIF2が形成され、このバリア絶縁膜BIF2上に層間絶縁膜IL3が形成されている。バリア絶縁膜BIF2は、例えば、SiCN膜とこのSiCN膜上に設けられたSiCO膜の積層膜、SiC膜、または、SiN膜のうちのいずれか1つから形成されており、層間絶縁膜IL3は、例えば、空孔を有するSiOC膜、空孔を有するHSQ膜、あるいは、空孔を有するMSQ膜から形成されている。このバリア絶縁膜BIF2および層間絶縁膜IL3には、第3層配線である配線L3およびプラグPLG2が埋め込まれるように形成されている。この配線L3およびプラグPLG2も、例えば、銅膜から形成されている。   Then, as shown in FIG. 1, third to fourth layer wirings are formed in the same manner as the second layer wiring. Specifically, the barrier insulating film BIF2 is formed over the interlayer insulating film IL2, and the interlayer insulating film IL3 is formed over the barrier insulating film BIF2. The barrier insulating film BIF2 is formed of, for example, any one of a laminated film of a SiCN film and a SiCO film provided on the SiCN film, a SiC film, or a SiN film, and the interlayer insulating film IL3 is For example, it is formed of a SiOC film having pores, an HSQ film having pores, or an MSQ film having pores. In the barrier insulating film BIF2 and the interlayer insulating film IL3, the wiring L3 and the plug PLG2 as the third layer wiring are formed to be embedded. The interconnection L3 and the plug PLG2 are also formed of, for example, a copper film.

続いて、層間絶縁膜IL3上にバリア絶縁膜BIF3が形成され、このバリア絶縁膜BI3上に層間絶縁膜IL4が形成されている。バリア絶縁膜BIF3は、例えば、SiCN膜とこのSiCN膜上に設けられたSiCO膜の積層膜、SiC膜、または、SiN膜のうちのいずれか1つから形成されている。また、層間絶縁膜IL4は、例えば、空孔を有するSiOC膜、空孔を有するHSQ膜、あるいは、空孔を有するMSQ膜から形成されている。このバリア絶縁膜BIF3および層間絶縁膜IL4には、第4層配線である配線L4およびプラグPLG3が埋め込まれるように形成されている。この配線L4およびプラグPLG3も、例えば、銅膜から形成されている。ここで、配線L3が形成されている配線層や、配線L4が形成されている配線層もファイン層と呼ばれる。   Subsequently, a barrier insulating film BIF3 is formed over the interlayer insulating film IL3, and an interlayer insulating film IL4 is formed over the barrier insulating film BI3. The barrier insulating film BIF3 is formed of, for example, any one of a laminated film of a SiCN film and a SiCO film provided on the SiCN film, a SiC film, or a SiN film. The interlayer insulating film IL4 is formed of, for example, a SiOC film having holes, an HSQ film having holes, or an MSQ film having holes. In the barrier insulating film BIF3 and the interlayer insulating film IL4, the wiring L4 and the plug PLG3 which are the fourth layer wiring are formed to be embedded. The interconnection L4 and the plug PLG3 are also formed of, for example, a copper film. Here, the wiring layer in which the wiring L3 is formed and the wiring layer in which the wiring L4 is formed are also called fine layers.

さらに、層間絶縁膜IL4上にバリア絶縁膜BIF4が形成され、このバリア絶縁膜BIF4上に層間絶縁膜IL5が形成されている。バリア絶縁膜BIF4は、例えば、SiCN膜とSiCO膜の積層膜、SiC膜、または、SiN膜のうちのいずれか1つから形成されている。また、層間絶縁膜IL5は、例えば、酸化シリコン膜(SiO膜)、SiOF膜、TEOS膜から形成されている。バリア絶縁膜BIF4および層間絶縁膜IL5には、プラグPLG4および第5層配線である配線L5が埋め込まれるように形成されている。この配線L5およびプラグPLG4も、例えば、銅膜から形成されている。ここで、配線L5が形成されている配線層はグローバル層と呼ばれる。 Further, a barrier insulating film BIF4 is formed over the interlayer insulating film IL4, and an interlayer insulating film IL5 is formed over the barrier insulating film BIF4. The barrier insulating film BIF4 is formed of, for example, any one of a laminated film of a SiCN film and a SiCO film, a SiC film, or a SiN film. The interlayer insulating film IL5 is formed of, for example, a silicon oxide film (SiO 2 film), an SiOF film, or a TEOS film. In the barrier insulating film BIF4 and the interlayer insulating film IL5, the plug PLG4 and the wiring L5 which is the fifth layer wiring are formed to be embedded. The interconnection L5 and the plug PLG4 are also formed of, for example, a copper film. Here, the wiring layer in which the wiring L5 is formed is called a global layer.

続いて、層間絶縁膜IL5上には、第6層配線であるパッドPDが形成されている。パッドPDは、例えば、アルミニウムを主成分とする膜から形成されている。具体的に、パッドは、例えば、アルミニウム膜や、アルミニウムにシリコンを添加したAlSi膜や、アルミニウムにシリコンと銅を添加したAlSiCu膜から構成されている。   Subsequently, over the interlayer insulating film IL5, a pad PD, which is a sixth layer wiring, is formed. The pad PD is formed of, for example, a film whose main component is aluminum. Specifically, the pad is made of, for example, an aluminum film, an AlSi film in which silicon is added to aluminum, or an AlSiCu film in which silicon and copper are added to aluminum.

パッドPD上には、表面保護膜PAS(パッシベーション膜)が形成されており、この表面保護膜PASに形成された開口部からパッドPDの一部が露出している。表面保護膜PASは、不純物の侵入からデバイスを保護する機能を有し、例えば、酸化シリコン膜とこの酸化シリコン膜上に設けられた窒化シリコン膜から形成されている。そして、表面保護膜PAS上にはポリイミド膜(図示せず)が形成されている。このポリイミド膜もパッドPDの形成されている領域を開口している。   A surface protection film PAS (passivation film) is formed on the pad PD, and a part of the pad PD is exposed from an opening formed in the surface protection film PAS. The surface protective film PAS has a function of protecting the device from the intrusion of impurities, and is formed of, for example, a silicon oxide film and a silicon nitride film provided on the silicon oxide film. Then, a polyimide film (not shown) is formed on the surface protective film PAS. This polyimide film also opens the region where the pad PD is formed.

パッドPDには、例えば、ワイヤ(図示せず)が接続されており、ワイヤが接続されたパッドPD上を含むポリイミド膜上は、封止体となる樹脂によって封止されている。このようにして、図1に示す半導体装置のデバイス構造が実現されている。   For example, a wire (not shown) is connected to the pad PD, and the polyimide film including the upper surface of the pad PD to which the wire is connected is sealed by a resin as a sealing body. Thus, the device structure of the semiconductor device shown in FIG. 1 is realized.

なお、図1に示すデバイス構造においては、第1配線層〜第6配線層が形成されており、例えば、第1配線層〜第4配線層がファイン層を構成し、第5層がグローバル層を構成している。ここで、「ファイン層」とは、最小加工寸法に近い微細配線が形成されている配線層を意味しており、「グローバル層」とは、「ファイン層」よりもサイズの大きな配線が形成されている配線層を意味している。図1では、多層配線構造の説明を簡略化するために、「ファイン層」上に「グローバル層」が形成されている例が示されているが、実際には、「ファイン層」上に「セミグローバル層」が形成され、この「セミグローバル層」上に「グローバル層」が形成されることが一般的である。「セミグローバル層」とは、「ファイン層」よりもサイズは大きいが、「グローバル層」よりもサイズの小さな配線が形成されている配線層を意味している。つまり、「セミグローバル層」は、配線サイズに着目すると、「ファイン層」と「グローバル層」との中間サイズの配線を有する配線層ということができる。   In the device structure shown in FIG. 1, first to sixth wiring layers are formed. For example, the first to fourth wiring layers constitute a fine layer, and the fifth layer is a global layer. Are configured. Here, “fine layer” means a wiring layer in which fine wiring close to the minimum processing dimension is formed, and “global layer” means a wiring larger in size than “fine layer” is formed. Means the wiring layer. Although FIG. 1 shows an example in which the “global layer” is formed on the “fine layer” in order to simplify the description of the multilayer wiring structure, in fact, “on the“ fine layer ” It is general that a "global layer" is formed on the "semi-global layer" by forming a "semi-global layer". The “semi-global layer” means a wiring layer in which a wire whose size is larger than that of the “fine layer” but smaller than that of the “global layer” is formed. That is, the “semi-global layer” can be said to be a wiring layer having a wiring of an intermediate size between the “fine layer” and the “global layer”, when focusing on the wiring size.

<改善の余地>
図1では、半導体装置の模式的なデバイス構造について説明したが、例えば、実際の銅配線に着目すると、銅配線は、バリア導体膜と銅膜から構成されている。半導体装置の小型化や集積度の向上を図るためには、銅配線の微細化を図る必要があるが、銅配線の微細化を進めると、銅配線に含まれるバリア導体膜に起因して、半導体装置の性能向上を図る観点から改善の余地が存在することが本発明者の検討によって明らかになった。すなわち、銅配線に含まれるバリア導体膜に着目した場合、現状の半導体装置では、半導体装置の性能を向上する観点から改善の余地が存在するのである。具体的には、「ダマシン法」で形成された銅配線と銅プラグを有する半導体装置において、銅配線の下層に配置されて銅配線と接続する銅プラグの抵抗値を低抵抗化する観点から改善の余地が存在するのである。以下に、この改善の余地について、図面を参照しながら説明する。
<Space for improvement>
Although the schematic device structure of the semiconductor device has been described with reference to FIG. 1, for example, focusing on the actual copper wiring, the copper wiring is composed of a barrier conductor film and a copper film. In order to miniaturize the semiconductor device and improve the degree of integration, it is necessary to miniaturize the copper wiring, but when the microminiature of the copper wiring is advanced, it is caused by the barrier conductor film contained in the copper wiring. From the viewpoint of improving the performance of the semiconductor device, it is clear from the study of the inventor that there is room for improvement. That is, when focusing on the barrier conductor film included in the copper wiring, there is room for improvement in the current semiconductor device from the viewpoint of improving the performance of the semiconductor device. Specifically, in a semiconductor device having a copper wiring and a copper plug formed by the "damascene method", improvement is made from the viewpoint of reducing the resistance value of the copper plug disposed under the copper wiring and connected to the copper wiring. There is room for The room for improvement will be described below with reference to the drawings.

図2は、多層配線構造の一部を拡大した構成例を模式的に示す断面図である。図2に示すように、例えば、「シングルダマシン法」で形成された銅を主成分とする配線L1上に、「デュアルダマシン法」で一体的に形成された銅を主成分とするプラグPLGおよび配線L2が配置されている。つまり、下層配線である配線L1と、上層配線である配線L2とは、プラグPLGを介して電気的に接続されている。ここで、プラグPLGは、接続孔CNTにバリア導体膜BCFと銅膜CFとを埋め込むことにより形成され、配線L2は、接続孔CNTと一体的に形成された配線溝WDにバリア導体膜BCFと銅膜CFとを埋め込むことにより形成されている。このとき、バリア導体膜BCFは、例えば、接続孔CNTの内壁および配線溝WDの内壁に形成された窒化タンタル膜TNFと、この窒化タンタル膜TNF上に形成されたタンタル膜TFとから構成されている。   FIG. 2 is a cross-sectional view schematically showing a configuration example in which a part of the multilayer wiring structure is enlarged. As shown in FIG. 2, for example, a copper-based plug PLG and a copper-based plug PLG integrally formed by the "dual damascene method" on the copper-based interconnection L1 formed by the "single damascene method" and the like Wiring L2 is arranged. That is, the wiring L1 which is the lower layer wiring and the wiring L2 which is the upper layer wiring are electrically connected via the plug PLG. Here, the plug PLG is formed by embedding the barrier conductor film BCF and the copper film CF in the connection hole CNT, and the wiring L2 is formed in the wiring groove WD integrally formed with the connection hole CNT and the barrier conductor film BCF. It is formed by embedding a copper film CF. At this time, the barrier conductor film BCF is composed of, for example, a tantalum nitride film TNF formed on the inner wall of the connection hole CNT and the inner wall of the wiring trench WD, and a tantalum film TF formed on the tantalum nitride film TNF. There is.

このように接続孔CNTの内壁および配線溝WDの内壁に直接銅膜を形成せずにバリア導体膜BCFを形成しているのは、銅膜を構成する銅が熱処理などによって半導体基板を構成するシリコンへ拡散することを防止するためである。すなわち、銅原子のシリコンへの拡散定数は比較的大きいので容易にシリコン中へ拡散する。この場合、半導体基板にはMISFETなどの半導体素子が形成されており、これらの形成領域に銅原子が拡散すると耐圧不良などに代表される半導体素子の特性劣化を引き起こす。このことから、配線を構成する銅膜から銅原子が拡散しないようにバリア導体膜BCFが設けられているのである。つまり、バリア導体膜BCFは、銅原子の拡散を防止する機能を有する膜であることがわかる。以上のようにして、実際の多層配線は、例えば、図2に示すように、銅を主成分とする配線L1上に、一体的に形成された銅を主成分とするプラグPLGおよび配線L2が配置されていることになる。   The reason why the barrier conductor film BCF is formed without forming a copper film directly on the inner wall of the connection hole CNT and the inner wall of the wiring trench WD in this way is that copper constituting the copper film constitutes a semiconductor substrate by heat treatment or the like. This is to prevent diffusion to silicon. That is, since the diffusion constant of copper atoms into silicon is relatively large, it easily diffuses into silicon. In this case, semiconductor elements such as MISFETs are formed on the semiconductor substrate, and when copper atoms diffuse into these formation regions, characteristic deterioration of the semiconductor element represented by a breakdown voltage or the like is caused. From this, the barrier conductor film BCF is provided to prevent diffusion of copper atoms from the copper film constituting the wiring. That is, it is understood that the barrier conductor film BCF is a film having a function of preventing the diffusion of copper atoms. As described above, in the actual multilayer wiring, for example, as shown in FIG. 2, the plug PLG and the wiring L2 mainly made of copper integrally formed on the wiring L1 mainly made of copper are provided. It will be arranged.

ここで、図2では、配線L2の配線幅が最小加工寸法に比べて比較的大きな場合を想定しており、この場合、バリア導体膜BCFの膜厚を厚くしても、銅膜CFを配線溝WDに埋め込む際の埋め込み特性の劣化が問題点として顕在化しにくいため、接続孔CNTの内壁および配線溝WDの内壁に形成されるバリア導体膜BCFの膜厚は厚くなっている。   Here, in FIG. 2, it is assumed that the wiring width of the wiring L2 is relatively large compared to the minimum processing dimension, and in this case, even if the film thickness of the barrier conductor film BCF is increased, the copper film CF Since it is difficult to reveal the deterioration of the embedding property when embedding in the trench WD as a problem, the film thickness of the barrier conductor film BCF formed on the inner wall of the connection hole CNT and the inner wall of the wiring trench WD is large.

ところが、例えば、ハーフピッチが60nmやハーフピッチが45nm程度の微細配線を形成する場合には、状況は一変する。図3は、例えば、ハーフピッチが60nmやハーフピッチが45nm程度の微細配線を有する多層配線構造の一部を拡大した構成例を模式的に示す断面図である。図3においても、「シングルダマシン法」で形成された銅を主成分とする配線L1上に、「デュアルダマシン法」で一体的に形成された銅を主成分とするプラグPLGおよび配線L2が配置されている。このとき、配線L2が微細配線である場合には、バリア導体膜BCFの膜厚を厚くすると、銅膜CFを配線溝WDに埋め込む際の埋め込み特性の劣化が問題点として顕在化する。このため、図3において、接続孔CNTの内壁および配線溝WDの内壁に形成されるバリア導体膜BCFの膜厚は、図2に示すバリア導体膜BCFの膜厚よりも薄くする必要がある。   However, for example, in the case of forming a fine wiring having a half pitch of 60 nm and a half pitch of about 45 nm, the situation is completely changed. FIG. 3 is a cross-sectional view schematically showing an example of an enlarged configuration of a multilayer wiring structure having fine wiring with a half pitch of about 60 nm and a half pitch of about 45 nm, for example. In FIG. 3 as well, the copper-based plug PLG and the wiring L2 integrally formed by the "dual damascene method" are arranged on the copper-based wiring L1 formed by the "single damascene method". It is done. At this time, in the case where the wiring L2 is a fine wiring, if the film thickness of the barrier conductor film BCF is increased, the deterioration of the embedding characteristic when embedding the copper film CF in the wiring trench WD becomes obvious as a problem. Therefore, in FIG. 3, the film thickness of the barrier conductor film BCF formed on the inner wall of the connection hole CNT and the inner wall of the wiring groove WD needs to be thinner than the film thickness of the barrier conductor film BCF shown in FIG.

したがって、図2および図3を比較すると、図2に示すプラグPLGのサイズと、図3に示すプラグPLGのサイズが同一であっても、図3に示すプラグPLGの底部に形成されるバリア導体膜BCFの膜厚は、図2に示すプラグPLGの底部に形成されるバリア導体膜BCFの膜厚よりも薄くなる。このことから、図2に示すプラグPLGのプラグ抵抗(ビア抵抗)と、図3に示すプラグPLGのプラグ抵抗とは相違することになる。   Therefore, comparing FIGS. 2 and 3, even if the size of plug PLG shown in FIG. 2 and the size of plug PLG shown in FIG. 3 are the same, the barrier conductor formed at the bottom of plug PLG shown in FIG. The film thickness of the film BCF is thinner than the film thickness of the barrier conductor film BCF formed at the bottom of the plug PLG shown in FIG. From this, the plug resistance (via resistance) of the plug PLG shown in FIG. 2 and the plug resistance of the plug PLG shown in FIG. 3 are different.

具体的には、バリア導体膜BCFの抵抗率(比抵抗)は、銅膜CFの抵抗率よりも高い。このことから、配線L2からプラグPLGを介して配線L1に電流を流す場合(図2および図3の矢印を参照)、一見すると、図2に示すバリア導体膜BCFの膜厚の厚いプラグPLGのプラグ抵抗の方が、図3に示すバリア導体膜BCFの膜厚の薄いプラグPLGのプラグ抵抗よりも高くなると考えられる。しかしながら、実際には、図2に示すバリア導体膜BCFの膜厚の厚いプラグPLGのプラグ抵抗の方が、図3に示すバリア導体膜BCFの膜厚の薄いプラグPLGのプラグ抵抗よりも低くなるのである。言い換えれば、図3に示すバリア導体膜BCFの膜厚の薄いプラグPLGのプラグ抵抗の方が、図2に示すバリア導体膜BCFの膜厚の厚いプラグPLGのプラグ抵抗よりも高くなるのである。すなわち、図3に示すように、配線L2をハーフピッチが60nmやハーフピッチが45nm程度の微細配線から構成する場合、配線L2の下層に配置されて配線L2と接続するプラグPLGのプラグ抵抗が増加するのである。   Specifically, the resistivity (specific resistance) of the barrier conductor film BCF is higher than the resistivity of the copper film CF. From this, when current flows from the wiring L2 to the wiring L1 through the plug PLG (see arrows in FIG. 2 and FIG. 3), it appears that the plug PLG having a thick film thickness of the barrier conductor film BCF shown in FIG. It is considered that the plug resistance is higher than the plug resistance of the thin plug PLG of the film thickness of the barrier conductor film BCF shown in FIG. However, in practice, the plug resistance of the thick plug PLG of the barrier conductor film BCF shown in FIG. 2 is lower than the plug resistance of the thin plug PLG of the barrier conductor film BCF shown in FIG. It is In other words, the plug resistance of the thin plug PLG of the barrier conductor film BCF shown in FIG. 3 is higher than the plug resistance of the thick plug PLG of the barrier conductor film BCF shown in FIG. That is, as shown in FIG. 3, when the wire L2 is formed of fine wires having a half pitch of about 60 nm and a half pitch of about 45 nm, the plug resistance of the plug PLG disposed under the wire L2 and connected to the wire L2 increases. It is to do.

ここで、図3に示すバリア導体膜BCFの膜厚の薄いプラグPLGのプラグ抵抗の方が、図2に示すバリア導体膜BCFの膜厚の厚いプラグPLGのプラグ抵抗よりも高くなる理由について説明する。   Here, the reason why the plug resistance of the thin plug PLG of the barrier conductor film BCF shown in FIG. 3 is higher than the plug resistance of the thick plug PLG of the barrier conductor film BCF shown in FIG. 2 will be described. Do.

図2においては、プラグPLGの底部に形成されているバリア導体膜BCFの膜厚が厚くなっている。このとき、バリア導体膜BCFは、窒化タンタル膜TNFと、窒化タンタル膜TNF上に形成されているタンタル膜TFから構成されていることから、窒化タンタル膜TNFの膜厚も充分に厚くなっていると考えることができる。このように窒化タンタル膜TNFの膜厚が確保されている場合には、窒化タンタル膜TNF上に形成されるタンタル膜TFの結晶構造は、体心立方構造であるα−Ta構造となる。   In FIG. 2, the film thickness of the barrier conductor film BCF formed at the bottom of the plug PLG is large. At this time, since the barrier conductor film BCF is composed of the tantalum nitride film TNF and the tantalum film TF formed on the tantalum nitride film TNF, the film thickness of the tantalum nitride film TNF is also sufficiently thick. It can be considered. Thus, when the film thickness of the tantalum nitride film TNF is secured, the crystal structure of the tantalum film TF formed on the tantalum nitride film TNF becomes an α-Ta structure which is a body-centered cubic structure.

一方、図3においては、プラグPLGの底部に形成されているバリア導体膜BCFの膜厚が薄くなっている。したがって、バリア導体膜BCFの構成膜である窒化タンタル膜TNFの膜厚も薄くなっていると考えることができる。このように窒化タンタル膜TNFの膜厚が薄い場合には、窒化タンタル膜TNF上に形成されるタンタル膜TFの結晶構造は、正方晶系構造であるβ−Ta構造となる。   On the other hand, in FIG. 3, the film thickness of the barrier conductor film BCF formed at the bottom of the plug PLG is thin. Therefore, it can be considered that the film thickness of the tantalum nitride film TNF which is a component film of the barrier conductor film BCF is also thin. As described above, when the film thickness of the tantalum nitride film TNF is thin, the crystal structure of the tantalum film TF formed on the tantalum nitride film TNF becomes a β-Ta structure which is a tetragonal system structure.

つまり、図2に示すバリア導体膜BCFの膜厚の厚いプラグPLGでは、タンタルの結晶構造がα−Ta構造となるのに対し、図3に示すバリア導体膜BCFの膜厚の薄いプラグPLGでは、タンタルの結晶構造がβ−Ta構造となる。このことに起因して、図3に示すプラグPLGのプラグ抵抗の方が、図2に示すプラグPLGのプラグ抵抗よりも高くなるのである。なぜなら、α−Ta構造の抵抗率は、β−Ta構造の抵抗率よりも低くなるからである。すなわち、図2に示すバリア導体膜BCFの膜厚の厚いプラグPLGでは、バリア導体膜BCFの膜厚自体が厚いが、バリア導体膜BCFの構成膜であるタンタル膜の結晶構造が抵抗率の低いα−Ta構造となるため、総合的に、図2に示すプラグPLGのプラグ抵抗が低くなるのである。これに対し、図3に示すバリア導体膜BCFの膜厚の薄いプラグPLGでは、バリア導体膜BCFの膜厚自体が薄いが、バリア導体膜BCFの構成膜であるタンタル膜の結晶構造が抵抗率の高いβ−Ta構造となるため、総合的に、図3に示すプラグPLGのプラグ抵抗が高くなるのである。   That is, in the plug PLG with a thick film thickness of the barrier conductor film BCF shown in FIG. 2, the crystal structure of tantalum becomes an α-Ta structure, while in the plug PLG with a thin film thickness of the barrier conductor film BCF shown in FIG. The crystal structure of tantalum is a β-Ta structure. Due to this, the plug resistance of the plug PLG shown in FIG. 3 is higher than the plug resistance of the plug PLG shown in FIG. This is because the resistivity of the α-Ta structure is lower than that of the β-Ta structure. That is, in the thick plug PLG of the barrier conductor film BCF shown in FIG. 2, the film thickness itself of the barrier conductor film BCF is large, but the crystal structure of the tantalum film which is the constituent film of the barrier conductor film BCF has a low resistivity. Because of the α-Ta structure, overall, the plug resistance of the plug PLG shown in FIG. 2 becomes low. On the other hand, in the plug PLG having a thin film thickness of the barrier conductor film BCF shown in FIG. 3, although the film thickness itself of the barrier conductor film BCF is thin, the crystal structure of the tantalum film which is a constituent film of the barrier conductor film BCF has a resistivity In this case, the plug resistance of the plug PLG shown in FIG. 3 is generally increased.

したがって、バリア導体膜BCFの膜厚自体だけに着目すると、図2に示すプラグPLGのプラグ抵抗の方が、図3に示すプラグPLGのプラグ抵抗よりも大きくなりそうであるが、実際には、図2に示すプラグPLGと図3に示すプラグPLGにおいて、タンタル膜の結晶構造が相違する点を考慮すると、図2に示すプラグPLGのプラグ抵抗の方が、図3に示すプラグPLGのプラグ抵抗よりも小さくなるのである。つまり、窒化タンタル膜の膜厚が厚い場合には、窒化タンタル膜上に形成されるタンタル膜の結晶構造が抵抗率の低いα−Ta構造となるため、プラグPLGのプラグ抵抗を低減する観点からは、タンタル膜の結晶構造がα−Ta構造となる程度に、タンタル膜の下に形成される窒化タンタル膜の膜厚を厚くすることが望ましいのである。   Therefore, focusing only on the film thickness itself of the barrier conductor film BCF, the plug resistance of the plug PLG shown in FIG. 2 is likely to be larger than the plug resistance of the plug PLG shown in FIG. Considering the difference in crystal structure of the tantalum film between plug PLG shown in FIG. 2 and plug PLG shown in FIG. 3, the plug resistance of plug PLG shown in FIG. 2 is the plug resistance of plug PLG shown in FIG. It is smaller than that. That is, when the film thickness of the tantalum nitride film is large, the crystal structure of the tantalum film formed on the tantalum nitride film becomes the α-Ta structure having a low resistivity, so from the viewpoint of reducing the plug resistance of the plug PLG. It is desirable to increase the film thickness of the tantalum nitride film formed under the tantalum film to such an extent that the crystal structure of the tantalum film becomes the α-Ta structure.

図4は、窒化タンタル膜上にタンタル膜を形成した積層膜の比抵抗(抵抗率)と、窒化タンタル膜の膜厚との関係を示すグラフである。図4において、横軸は窒化タンタル膜の膜厚(TaN膜厚)を示しており、縦軸は積層膜の比抵抗を示している。このとき、図4に示すグラフは、窒化タンタル膜上にタンタル膜を形成した積層膜において、タンタル膜の膜厚(Ta膜厚)を固定した状態で、窒化タンタル膜の膜厚を変化させた場合の積層膜の比抵抗の測定結果を示している。図4に示すように、窒化タンタル膜の膜厚を厚くしていくと、窒化タンタル膜上にタンタル膜を形成した積層膜の比抵抗は減少することがわかる。具体的に、窒化タンタル膜の膜厚が3nm程度の場合、積層膜の比抵抗は210μΩ・cm程度であり、窒化タンタル膜の膜厚が5nm程度の場合、積層膜の比抵抗は150μΩ・cm程度となる。さらに、窒化タンタル膜の膜厚が6nm程度の場合、積層膜の比抵抗は90μΩ・cm程度であり、窒化タンタル膜の膜厚が7nm程度の場合、積層膜の比抵抗は70μΩ・cm程度にまで減少することがわかる。特に、窒化タンタル膜の膜厚が5nm程度である場合を境界にして、積層膜の比抵抗が大幅に変化することがわかる。このことから、例えば、窒化タンタル膜の膜厚が5nm以上ある場合には、窒化タンタル膜上に形成されるタンタル膜の結晶構造がα−Ta構造となって、積層膜の比抵抗が低くなると考えることができる。言い換えれば、例えば、窒化タンタル膜の膜厚が5nm未満の場合には、窒化タンタル膜上に形成されるタンタル膜の結晶構造がβ−Ta構造となって、積層膜の比抵抗が低くなると考えることができる。したがって、図4に示す結果から、プラグPLGのプラグ抵抗を低減する観点からは、タンタル膜の結晶構造がα−Ta構造となる程度に、タンタル膜の下に形成される窒化タンタル膜の膜厚を厚くすることが望ましいことが裏付けられていると考えることができる。   FIG. 4 is a graph showing the relationship between the specific resistance (resistivity) of the laminated film in which the tantalum film is formed on the tantalum nitride film and the film thickness of the tantalum nitride film. In FIG. 4, the horizontal axis indicates the film thickness (TaN film thickness) of the tantalum nitride film, and the vertical axis indicates the specific resistance of the laminated film. At this time, in the graph shown in FIG. 4, in the laminated film in which the tantalum film is formed on the tantalum nitride film, the film thickness of the tantalum nitride film is changed in a state where the film thickness (Ta film thickness) of the tantalum film is fixed. The measurement result of the specific resistance of the laminated film in the case is shown. As shown in FIG. 4, it can be seen that as the thickness of the tantalum nitride film is increased, the specific resistance of the laminated film in which the tantalum film is formed on the tantalum nitride film is reduced. Specifically, when the film thickness of the tantalum nitride film is about 3 nm, the specific resistance of the laminated film is about 210 μΩ · cm, and when the film thickness of the tantalum nitride film is about 5 nm, the specific resistance of the laminated film is 150 μΩ · cm It becomes degree. Furthermore, when the film thickness of the tantalum nitride film is about 6 nm, the specific resistance of the laminated film is about 90 μΩ · cm, and when the film thickness of the tantalum nitride film is about 7 nm, the specific resistance of the laminated film is about 70 μΩ · cm It can be seen that the In particular, it is understood that the specific resistance of the laminated film changes significantly at the boundary where the film thickness of the tantalum nitride film is about 5 nm. From this, for example, when the film thickness of the tantalum nitride film is 5 nm or more, when the crystal structure of the tantalum film formed on the tantalum nitride film becomes the α-Ta structure and the specific resistance of the laminated film becomes low. I can think of it. In other words, for example, when the film thickness of the tantalum nitride film is less than 5 nm, it is considered that the crystal structure of the tantalum film formed on the tantalum nitride film becomes the β-Ta structure and the specific resistance of the laminated film becomes low. be able to. Therefore, from the result shown in FIG. 4, from the viewpoint of reducing the plug resistance of the plug PLG, the thickness of the tantalum nitride film formed under the tantalum film to such an extent that the crystal structure of the tantalum film becomes the .alpha.-Ta structure. It can be considered that it is supported that it is desirable to make

このように、プラグPLGのプラグ抵抗を低減する観点からは、タンタル膜の下に形成される窒化タンタル膜の膜厚を厚くすることが望ましいが、上述したように、配線L2が微細配線(ハーフピッチが60nmやハーフピッチが45nm程度)である場合には、バリア導体膜BCFの膜厚を厚くすると、銅膜CFを配線溝WDに埋め込む際の埋め込み特性の劣化が問題点として顕在化する。このことから、図3に示す微細配線である配線L2においては、埋め込み特性を向上する観点から、接続孔CNTの内壁および配線溝WDの内壁に形成されるバリア導体膜BCFの膜厚を薄くする必要がある。ところが、この場合、図3に示すように、プラグPLGの底部に形成される窒化タンタル膜の膜厚が薄くなり、窒化タンタル膜上に形成されるタンタル膜の結晶構造が抵抗率の高いβ−Ta構造となってしまう。この結果、図3に示す微細配線である配線L2と接続するプラグPLGのプラグ抵抗が高くなる。   Thus, from the viewpoint of reducing the plug resistance of the plug PLG, it is desirable to increase the film thickness of the tantalum nitride film formed under the tantalum film, but as described above, the wiring L2 is a fine wiring (half In the case where the pitch is about 60 nm and the half pitch is about 45 nm), when the film thickness of the barrier conductor film BCF is increased, the deterioration of the burying characteristics at the time of embedding the copper film CF in the wiring trench WD becomes obvious as a problem. From this, in the wiring L2 which is a fine wiring shown in FIG. 3, the film thickness of the barrier conductor film BCF formed on the inner wall of the connection hole CNT and the inner wall of the wiring trench WD is reduced from the viewpoint of improving the embedding characteristic. There is a need. However, in this case, as shown in FIG. 3, the film thickness of the tantalum nitride film formed on the bottom of the plug PLG becomes thinner, and the crystal structure of the tantalum film formed on the tantalum nitride film becomes β- It becomes Ta structure. As a result, the plug resistance of the plug PLG connected to the wiring L2 which is the fine wiring shown in FIG. 3 is increased.

ただし、実際に、プラグ抵抗が高くなる問題点が顕在化するのは、例えば、図1に示す細幅配線NL2と同一層に形成されている幅広配線WL2と電気的に接続されるプラグPLG1Aである。すなわち、上述した問題点が顕在化するのは、図1に示す同一層に形成されている幅広配線WL2と細幅配線NL2に着目すると、配線幅の小さい細幅配線NL2と電気的に接続されているプラグPLG1Bではなく、細幅配線NL2と同一層に形成されている配線幅の大きい幅広配線WL2と電気的に接続されているプラグPLG1Aである。以下に、この点について説明する。   However, actually, the problem that the plug resistance becomes high is realized, for example, by the plug PLG1A electrically connected to the wide wiring WL2 formed in the same layer as the narrow wiring NL2 shown in FIG. is there. That is, the above-mentioned problems are manifested in terms of the wide wiring WL2 and the narrow wiring NL2 formed in the same layer shown in FIG. 1, and electrically connected to the narrow wiring NL2 having a small wiring width. Instead of the plug PLG1B, the plug PLG1A electrically connected to the wide wiring WL2 having a large wiring width formed in the same layer as the narrow wiring NL2. Below, this point is explained.

図5は、図1に示す多層配線構造の一部を拡大して示す断面図である。図5において、例えば、第1層配線である配線L1が形成された層間絶縁膜IL1上には、バリア絶縁膜BIF1が形成され、このバリア絶縁膜BIF1上に層間絶縁膜IL2が形成されている。そして、バリア絶縁膜BIF1および層間絶縁膜IL2には、このバリア絶縁膜BIF1および層間絶縁膜IL2を貫通するように、一体的に配線溝WD2Aと接続孔CNT1Aが形成されている。同様に、バリア絶縁膜BIF1および層間絶縁膜IL2には、バリア絶縁膜BIF1および層間絶縁膜IL2を貫通するように、一体的に配線溝WD2Bと接続孔CNT1Bも形成されている。   FIG. 5 is an enlarged sectional view showing a part of the multilayer wiring structure shown in FIG. In FIG. 5, for example, a barrier insulating film BIF1 is formed over the interlayer insulating film IL1 in which the wiring L1 which is the first layer wiring is formed, and an interlayer insulating film IL2 is formed over the barrier insulating film BIF1. . Then, in the barrier insulating film BIF1 and the interlayer insulating film IL2, the wiring groove WD2A and the connection hole CNT1A are integrally formed so as to penetrate the barrier insulating film BIF1 and the interlayer insulating film IL2. Similarly, in the barrier insulating film BIF1 and the interlayer insulating film IL2, the wiring groove WD2B and the connection hole CNT1B are integrally formed so as to penetrate the barrier insulating film BIF1 and the interlayer insulating film IL2.

配線溝WD2Aの内壁および接続孔CNT1Aの内壁には、バリア導体膜BCFが形成されており、このバリア導体膜BCF上であって、配線溝WD2Aおよび接続孔CNT1Aを埋め込むように銅膜CFが形成されている。これにより、接続孔CNT1Aにバリア導体膜BCFおよび銅膜CFを埋め込んだプラグPLG1Aと、配線溝WD2Aにバリア導体膜BCFおよび銅膜CFを埋め込んだ幅広配線WL2とが形成されている。   A barrier conductor film BCF is formed on the inner wall of the wiring groove WD2A and the inner wall of the connection hole CNT1A, and a copper film CF is formed on the barrier conductor film BCF so as to embed the wiring groove WD2A and the connection hole CNT1A. It is done. As a result, a plug PLG1A in which the barrier conductor film BCF and the copper film CF are embedded in the connection hole CNT1A, and a wide interconnection WL2 in which the barrier conductor film BCF and the copper film CF are embedded in the interconnection groove WD2A are formed.

同様に、配線溝WD2Bの内壁および接続孔CNT1Bの内壁には、バリア導体膜BCFが形成されており、このバリア導体膜BCF上であって、配線溝WD2Bおよび接続孔CNT1Bを埋め込むように銅膜CFが形成されている。これにより、接続孔CNT1Bにバリア導体膜BCFおよび銅膜CFを埋め込んだプラグPLG1Bと、配線溝WD2Bにバリア導体膜BCFおよび銅膜CFを埋め込んだ細幅配線NL2とが形成されている。   Similarly, a barrier conductor film BCF is formed on the inner wall of the wiring groove WD2B and the inner wall of the connection hole CNT1B, and a copper film is formed on the barrier conductor film BCF so as to embed the wiring groove WD2B and the connection hole CNT1B. CF is formed. As a result, a plug PLG1B in which the barrier conductor film BCF and the copper film CF are embedded in the connection hole CNT1B, and a narrow interconnection NL2 in which the barrier conductor film BCF and the copper film CF are embedded in the interconnection groove WD2B are formed.

このようにして、幅広配線WL2と細幅配線NL2は同一層に形成され、かつ、プラグPLG1AとプラグPLG1Bは同一層に形成されている。つまり、図5に示すように、同一層に配線幅の異なる幅広配線WL2と細幅配線NL2とが形成されている。このとき、同一層に形成される幅広配線WL2と細幅配線NL2とは、例えば、「ダマシン法」によって同一工程で形成される。細幅配線NL2は、例えば、最小加工寸法で形成される微細配線であり、「ダマシン法」による膜の埋め込み特性を確保するため、細幅配線NL2に含まれるバリア導体膜BCFの膜厚を薄くする必要がある。したがって、細幅配線NL2と同一層に形成される幅広配線WL2においても、細幅配線NL2と同一工程で形成されることから、必然的に、幅広配線WL2に含まれるバリア導体膜BCFの膜厚も薄くなることになる。したがって、幅広配線WL2と接続されるプラグPLG1Aの底部に形成される窒化タンタル膜TNFの膜厚が薄くなり、窒化タンタル膜TNF上に形成されるタンタル膜TFの結晶構造が抵抗率の高いβ−Ta構造となってしまう。この結果、幅広配線WL2と接続するプラグPLG1Aのプラグ抵抗が高くなる。もちろん、細幅配線NL2と接続されるプラグPLG1Bの底部に形成される窒化タンタル膜TNFの膜厚も薄くなり、窒化タンタル膜TNF上に形成されるタンタル膜TFの結晶構造が抵抗率の高いβ−Ta構造となってしまう。この結果、細幅配線NL2と接続するプラグPLG1Bにおいても、プラグ抵抗が高くなる。   In this manner, the wide wiring WL2 and the narrow wiring NL2 are formed in the same layer, and the plug PLG1A and the plug PLG1B are formed in the same layer. That is, as shown in FIG. 5, wide interconnections WL2 and narrow interconnections NL2 having different interconnection widths are formed in the same layer. At this time, the wide interconnection WL2 and the narrow interconnection NL2 formed in the same layer are formed, for example, in the same process by the “damascene method”. The narrow interconnection NL2 is, for example, a fine interconnection formed with the minimum processing dimension, and the thickness of the barrier conductor film BCF included in the narrow interconnection NL2 is thin in order to ensure the film burying characteristic by the “damascene method”. There is a need to. Therefore, the wide wiring WL2 formed in the same layer as the narrow wiring NL2 is also formed in the same step as the narrow wiring NL2, so the film thickness of the barrier conductor film BCF necessarily included in the wide wiring WL2 Will also be thinner. Therefore, the film thickness of the tantalum nitride film TNF formed at the bottom of the plug PLG1A connected to the wide interconnection WL2 becomes thinner, and the crystal structure of the tantalum film TF formed on the tantalum nitride film TNF has a high resistivity β It becomes Ta structure. As a result, the plug resistance of the plug PLG1A connected to the wide wiring WL2 becomes high. Of course, the film thickness of the tantalum nitride film TNF formed at the bottom of the plug PLG1B connected to the narrow interconnection NL2 also becomes thinner, and the crystal structure of the tantalum film TF formed on the tantalum nitride film TNF has a high resistivity β -It will be a Ta structure. As a result, also in the plug PLG1B connected to the narrow wiring NL2, the plug resistance becomes high.

このように、同一層に形成される幅広配線WL2と細幅配線NL2とは、同一工程(「デュアルダマシン法」)で形成されることから、バリア導体膜BCFの膜厚が細幅配線NL2の埋め込み特性の観点から律速されてしまう。このため、幅広配線WL2と接続されるプラグPLG1Aと、細幅配線NL2と接続されるプラグPLG1Bの両方で、プラグ抵抗が高くなることになる。この場合、特に、幅広配線WL2と接続されるプラグPLG1Aにおけるプラグ抵抗の増大が半導体装置の性能低下を招く問題点として顕在化することになる。以下に、この理由について説明する。   As described above, since the wide interconnection WL2 and the narrow interconnection NL2 formed in the same layer are formed in the same process ("dual damascene method"), the film thickness of the barrier conductor film BCF is the same as that of the narrow interconnection NL2. It is rate-limited from the viewpoint of the embedding characteristic. Therefore, the plug resistance is increased in both of the plug PLG1A connected to the wide wiring WL2 and the plug PLG1B connected to the narrow wiring NL2. In this case, in particular, an increase in plug resistance in the plug PLG1A connected to the wide interconnection WL2 is manifested as a problem that leads to a decrease in the performance of the semiconductor device. The reason will be described below.

まず、第1の理由は、例えば、幅広配線WL2が電源電位を供給する電源配線として使用される点である。すなわち、幅広配線WL2は、大きな電流を流す電源配線として使用されるため、配線抵抗が低いことが要求される。したがって、この幅広配線WL2と電気的に接続されるプラグPLG1Aにおいてもプラグ抵抗が低いことが要求される。なぜなら、幅広配線WL2と接続されるプラグPLG1Aのプラグ抵抗が高くなると、幅広配線WL2に大きな電流を流した場合、プラグPLG1Aでの電圧降下が大きくなって、電源電圧からの電圧ドロップが顕在化するからである。   First, the first reason is that, for example, the wide wiring WL2 is used as a power supply wiring for supplying a power supply potential. That is, since the wide wire WL2 is used as a power supply wire for passing a large current, it is required that the wire resistance be low. Therefore, the plug resistance is also required to be low also in the plug PLG1A electrically connected to the wide wiring WL2. Because, when the plug resistance of the plug PLG1A connected to the wide wiring WL2 becomes high, when a large current flows in the wide wiring WL2, the voltage drop in the plug PLG1A becomes large, and the voltage drop from the power supply voltage becomes apparent It is from.

一方、細幅配線NL2と接続されるプラグPLG1Bにおいては、プラグ抵抗がある程度高くなっても、それほど問題点は顕在化しないと考えられる。なぜなら、細幅配線NL2は、例えば、電気信号を伝達する信号配線として使用され、電源配線ほど大きな電流を流すことはないからである。つまり、細幅配線NL2の機能と幅広配線WL2の機能の相違に起因して、細幅配線NL2では、幅広配線WL2に比べて、プラグ抵抗の影響が少ないと考えられるのである。以上のことから、特に、幅広配線WL2と接続されるプラグPLG1Aにおけるプラグ抵抗の増大が半導体装置の性能低下を抑制する観点から重要になるのである。   On the other hand, in the plug PLG1B connected to the narrow interconnection NL2, it is considered that the problem is not so apparent even if the plug resistance is increased to some extent. The reason is that the narrow wiring NL2 is used, for example, as a signal wiring for transmitting an electric signal, and does not flow a current as large as that of the power supply wiring. That is, due to the difference between the function of the narrow interconnection NL2 and the function of the wide interconnection WL2, the narrow interconnection NL2 is considered to be less affected by the plug resistance than the wide interconnection WL2. From the above, in particular, an increase in the plug resistance in the plug PLG1A connected to the wide wiring WL2 is important from the viewpoint of suppressing the performance deterioration of the semiconductor device.

続いて、第2の理由について説明する。図5に示すように、幅広配線WL2と接続されるプラグPLG1Aの底部におけるバリア導体膜BCFの膜厚は、細幅配線NL2と接続されるプラグPLG1Bの底部におけるバリア導体膜BCFの膜厚よりも厚くなる。すなわち、同一工程でバリア導体膜BCFを形成する場合であっても、プラグPLG1Aの底部に形成されるバリア導体膜BCFの膜厚は、プラグPLG1Bの底部に形成されるバリア導体膜BCFの膜厚よりも厚くなるのである。   Subsequently, the second reason will be described. As shown in FIG. 5, the film thickness of the barrier conductor film BCF at the bottom of the plug PLG1A connected to the wide wiring WL2 is greater than the film thickness of the barrier conductor film BCF at the bottom of the plug PLG1B connected to the narrow wiring NL2. It gets thicker. That is, even when the barrier conductor film BCF is formed in the same step, the film thickness of the barrier conductor film BCF formed on the bottom of the plug PLG1A is the film thickness of the barrier conductor film BCF formed on the bottom of the plug PLG1B It becomes thicker than it.

この現象は、例えば、以下のように定性的に考えることができる。例えば、バリア導体膜BCFは、スパッタリング法を使用することにより形成される。スパッタリング法では、例えば、成膜材料から構成されるターゲットに、アルゴンを衝突させることにより飛び出してくるターゲット原子を半導体基板に付着させることにより成膜を行なう。ここで、図6に示すように、接続孔CNT1Aの底面と接続孔CNT1Bの底面とに、同一工程でのスパッタリング法により、バリア導体膜を形成することを考える。この場合、接続孔CNT1Aの底部に付着するターゲット原子は、図6に示す角度θ1の範囲内の方向から飛び込んでくるターゲット原子であると考えることができる。一方、接続孔CNT1Bの底部に付着するターゲット原子は、図6に示す角度θ2の範囲内の方向から飛び込んでくるターゲット原子であると考えることができる。ここで、図6に示すように、接続孔CNT1A上に形成されている配線溝WD2Aの幅が、接続孔CNT1B上に形成されている配線溝WD2Bの幅よりも大きいことを考慮すると、角度θ1は、角度θ2よりも大きくなる。このことは、接続孔CNT1Aの底部に付着するターゲット原子の数が、接続孔CNT1Bの底部に付着するターゲット原子の数よりも多くなることを意味する。この結果、接続孔CNT1Aの底部に形成されるバリア導体膜の膜厚は、接続孔CNT1Bの底部に形成されるバリア導体膜の膜厚よりも厚くなるのである。以上のことから、図5に示すように、プラグPLG1Aの底部に形成されるバリア導体膜BCFの膜厚は、プラグPLG1Bの底部に形成されるバリア導体膜BCFの膜厚よりも厚くなるのである。   This phenomenon can be considered qualitatively, for example, as follows. For example, the barrier conductor film BCF is formed by using a sputtering method. In the sputtering method, for example, film formation is performed by causing a target atom which is ejected by colliding argon to a target formed of a film formation material to adhere to a semiconductor substrate. Here, as shown in FIG. 6, it is considered to form a barrier conductor film on the bottom surface of the connection hole CNT1A and the bottom surface of the connection hole CNT1B by the sputtering method in the same step. In this case, the target atom attached to the bottom of the connection hole CNT1A can be considered to be the target atom jumping from the direction within the range of the angle θ1 shown in FIG. On the other hand, it can be considered that the target atom attached to the bottom of the connection hole CNT1B is a target atom jumping from the direction within the range of the angle θ2 shown in FIG. Here, as shown in FIG. 6, considering that the width of the wiring groove WD2A formed on the connection hole CNT1A is larger than the width of the wiring groove WD2B formed on the connection hole CNT1B, the angle θ1 Becomes larger than the angle θ2. This means that the number of target atoms attached to the bottom of the connection hole CNT1A is larger than the number of target atoms attached to the bottom of the connection hole CNT1B. As a result, the film thickness of the barrier conductor film formed at the bottom of the connection hole CNT1A is larger than the film thickness of the barrier conductor film formed at the bottom of the connection hole CNT1B. From the above, as shown in FIG. 5, the film thickness of the barrier conductor film BCF formed at the bottom of the plug PLG1A is larger than the film thickness of the barrier conductor film BCF formed at the bottom of the plug PLG1B. .

このことから、細幅配線NL2と接続されるプラグPLG1Bの底部に形成されるバリア導体膜BCFの膜厚は薄いため、細幅配線NL2と接続されるプラグPLG1Bの底部に形成されるタンタル膜TFの結晶構造は抵抗率の高いβ−Ta構造となる。一方、幅広配線WL2と接続されるプラグPLG1Aの底部に形成されるバリア導体膜BCFの膜厚は、プラグPLG1Bの底部に形成されるバリア導体膜BCFの膜厚よりも厚く形成されるものの、タンタル膜TFの結晶構造がα−Ta構造となる程度まで、窒化タンタル膜TNFの膜厚は厚く形成されない。すなわち、プラグPLG1Aの底部に形成されるバリア導体膜BCFの膜厚が、プラグPLG1Bの底部に形成されるバリア導体膜BCFの膜厚よりも厚く形成されることを考慮しても、従来の成膜条件では、プラグPLG1Aの底部に形成される窒化タンタル膜TNFの膜厚は5nm未満であると考えられる。このことから、幅広配線WL2と接続されるプラグPLG1Aの底部に形成されるタンタル膜TFの結晶構造も抵抗率の高いβ−Ta構造となっていると考えられる。   From this, since the film thickness of the barrier conductor film BCF formed on the bottom of the plug PLG1B connected to the narrow interconnection NL2 is thin, the tantalum film TF formed on the bottom of the plug PLG1B connected to the narrow interconnection NL2 The crystal structure of is a β-Ta structure with high resistivity. On the other hand, although the film thickness of the barrier conductor film BCF formed on the bottom of the plug PLG1A connected to the wide wiring WL2 is formed thicker than the film thickness of the barrier conductor film BCF formed on the bottom of the plug PLG1B, tantalum The film thickness of the tantalum nitride film TNF is not so thick that the crystal structure of the film TF becomes the α-Ta structure. That is, even when the film thickness of the barrier conductor film BCF formed at the bottom of the plug PLG1A is formed thicker than the film thickness of the barrier conductor film BCF formed at the bottom of the plug PLG1B, the conventional composition is Under the film conditions, the film thickness of the tantalum nitride film TNF formed at the bottom of the plug PLG1A is considered to be less than 5 nm. From this, it is considered that the crystal structure of the tantalum film TF formed at the bottom of the plug PLG1A connected to the wide wiring WL2 also has a β-Ta structure having a high resistivity.

したがって、プラグPLG1Aの底部に形成されるタンタル膜TFの結晶構造と、プラグPLG1Bの底部に形成されるタンタル膜TFの結晶構造は、ともに同じβ−Ta構造となる。このことを前提として、プラグPLG1Aの底部に形成されるバリア導体膜BCFの膜厚が、プラグPLG1Bの底部に形成されるバリア導体膜BCFの膜厚よりも厚くなることを考慮すると、幅広配線WL2と接続されるプラグPLG1Aのプラグ抵抗は、細幅配線NL2と接続されるプラグPLG1Bのプラグ抵抗よりも大きくなると言える。   Therefore, the crystal structure of the tantalum film TF formed at the bottom of the plug PLG1A and the crystal structure of the tantalum film TF formed at the bottom of the plug PLG1B both have the same β-Ta structure. On the premise of this, considering that the film thickness of the barrier conductor film BCF formed at the bottom of the plug PLG1A is larger than the film thickness of the barrier conductor film BCF formed at the bottom of the plug PLG1B, the wide wiring WL2 It can be said that the plug resistance of the plug PLG1A connected to is larger than the plug resistance of the plug PLG1B connected to the narrow interconnection NL2.

図7は、従来技術において、幅広配線WL2と接続されるプラグPLG1Aのプラグ抵抗と、細幅配線NL2と接続されるプラグPLG1Bのプラグ抵抗の測定結果を示すグラフである。図7において、「Wide」と示されているグラフが、幅広配線WL2と接続されるプラグPLG1Aのプラグ抵抗を示しており、「Narrow」と示されているグラフが、細幅配線NL2と接続されるプラグPLG1Bのプラグ抵抗を示している。図7に示すように、幅広配線WL2と接続されるプラグPLG1Aのプラグ抵抗は、細幅配線NL2と接続されるプラグPLG1Bのプラグ抵抗よりも大きくなっていることがわかる。   FIG. 7 is a graph showing measurement results of the plug resistance of the plug PLG1A connected to the wide wiring WL2 and the plug resistance of the plug PLG1B connected to the narrow wiring NL2 in the related art. In FIG. 7, the graph shown as "Wide" shows the plug resistance of the plug PLG1A connected to the wide wire WL2, and the graph shown as "Narrow" is connected to the narrow wire NL2. The plug resistance of the plug PLG1B is shown. As shown in FIG. 7, it can be seen that the plug resistance of the plug PLG1A connected to the wide interconnection WL2 is larger than the plug resistance of the plug PLG1B connected to the narrow interconnection NL2.

以上のことから、幅広配線WL2と接続されるプラグPLG1Aにおけるプラグ抵抗の増大が問題点として顕在化するのである。すなわち、幅広配線WL2が大きな電流を流す電源配線として使用される点と、幅広配線WL2と接続されるプラグPLG1Aのプラグ抵抗が細幅配線NL2と接続されるプラグPLG1Bのプラグ抵抗よりも大きくなる点の相乗要因によって、幅広配線WL2と接続されるプラグPLG1Aにおけるプラグ抵抗の増大が問題点として顕在化するのである。   From the above, the increase in the plug resistance in the plug PLG1A connected to the wide wiring WL2 is manifested as a problem. That is, the point that the wide interconnection WL2 is used as a power supply interconnection for passing a large current, and the point that the plug resistance of the plug PLG1A connected to the wide interconnection WL2 is larger than the plug resistance of the plug PLG1B connected to the narrow interconnection NL2 The synergetic factor of the above causes the increase of the plug resistance in the plug PLG1A connected to the wide wiring WL2 to be manifested as a problem.

そこで、本実施の形態では、同一層に幅広配線と細幅配線とが形成された半導体装置において、幅広配線と接続されるプラグにおけるプラグ抵抗の増大を抑制する工夫を施している。以下に、この工夫を施した本実施の形態における技術的思想について説明する。   Therefore, in the present embodiment, in the semiconductor device in which the wide interconnections and the narrow interconnections are formed in the same layer, a measure is taken to suppress the increase in plug resistance in the plug connected to the wide interconnections. The technical idea in the present embodiment to which this device is applied will be described below.

<実施の形態における構造上の特徴>
図8は、本実施の形態における多層配線構造の一部を拡大して示す断面図である。図8において、例えば、第1層配線である配線L1が形成された層間絶縁膜IL1上には、バリア絶縁膜BIF1が形成され、このバリア絶縁膜BIF1上に層間絶縁膜IL2が形成されている。そして、バリア絶縁膜BIF1および層間絶縁膜IL2には、このバリア絶縁膜BIF1および層間絶縁膜IL2を貫通するように、一体的に配線溝WD2Aと接続孔CNT1Aが形成されている。同様に、バリア絶縁膜BIF1および層間絶縁膜IL2には、バリア絶縁膜BIF1および層間絶縁膜IL2を貫通するように、一体的に配線溝WD2Bと接続孔CNT1Bも形成されている。
<Structural Features of Embodiment>
FIG. 8 is a cross-sectional view showing a part of the multilayer wiring structure in the present embodiment in an enlarged manner. In FIG. 8, for example, a barrier insulating film BIF1 is formed over the interlayer insulating film IL1 in which the wiring L1 which is the first layer wiring is formed, and an interlayer insulating film IL2 is formed over the barrier insulating film BIF1. . Then, in the barrier insulating film BIF1 and the interlayer insulating film IL2, the wiring groove WD2A and the connection hole CNT1A are integrally formed so as to penetrate the barrier insulating film BIF1 and the interlayer insulating film IL2. Similarly, in the barrier insulating film BIF1 and the interlayer insulating film IL2, the wiring groove WD2B and the connection hole CNT1B are integrally formed so as to penetrate the barrier insulating film BIF1 and the interlayer insulating film IL2.

配線溝WD2Aの内壁および接続孔CNT1Aの内壁には、バリア導体膜BCFが形成されており、このバリア導体膜BCF上であって、配線溝WD2Aおよび接続孔CNT1Aを埋め込むように銅膜CFが形成されている。これにより、接続孔CNT1Aにバリア導体膜BCFおよび銅膜CFを埋め込んだプラグPLG1Aと、配線溝WD2Aにバリア導体膜BCFおよび銅膜CFを埋め込んだ幅広配線WL2とが形成されている。   A barrier conductor film BCF is formed on the inner wall of the wiring groove WD2A and the inner wall of the connection hole CNT1A, and a copper film CF is formed on the barrier conductor film BCF so as to embed the wiring groove WD2A and the connection hole CNT1A. It is done. As a result, a plug PLG1A in which the barrier conductor film BCF and the copper film CF are embedded in the connection hole CNT1A, and a wide interconnection WL2 in which the barrier conductor film BCF and the copper film CF are embedded in the interconnection groove WD2A are formed.

同様に、配線溝WD2Bの内壁および接続孔CNT1Bの内壁には、バリア導体膜BCFが形成されており、このバリア導体膜BCF上であって、配線溝WD2Bおよび接続孔CNT1Bを埋め込むように銅膜CFが形成されている。これにより、接続孔CNT1Bにバリア導体膜BCFおよび銅膜CFを埋め込んだプラグPLG1Bと、配線溝WD2Bにバリア導体膜BCFおよび銅膜CFを埋め込んだ細幅配線NL2とが形成されている。   Similarly, a barrier conductor film BCF is formed on the inner wall of the wiring groove WD2B and the inner wall of the connection hole CNT1B, and a copper film is formed on the barrier conductor film BCF so as to embed the wiring groove WD2B and the connection hole CNT1B. CF is formed. As a result, a plug PLG1B in which the barrier conductor film BCF and the copper film CF are embedded in the connection hole CNT1B, and a narrow interconnection NL2 in which the barrier conductor film BCF and the copper film CF are embedded in the interconnection groove WD2B are formed.

以上のように、本実施の形態における半導体装置は、同一層(同一配線層)に形成された銅を主成分とする幅広配線WL2と、銅を主成分とする細幅配線NL2と、幅広配線WL2の下層に配置されて幅広配線WL2と接続された銅を主成分とするプラグPLG1Aと、細幅配線NL2の下層に配置されて細幅配線NL2と接続された銅を主成分とするプラグPLG1Bとを有している。そして、プラグPLG1AおよびプラグPLG1Bのそれぞれは、バリア導体膜BCFを含んでいる。このとき、幅広配線WL2の配線幅は、細幅配線NL2の配線幅よりも大きくなっている一方、プラグPLG1AとプラグPLG1Bは同一サイズで、かつ、同一層に形成されている。そして、例えば、バリア導体膜BCFは、窒化タンタル膜TNFと、この窒化タンタル膜TNF上に形成されたタンタル膜TFから構成されている。   As described above, in the semiconductor device according to the present embodiment, the wide wiring WL2 mainly composed of copper formed in the same layer (the same wiring layer), the narrow wiring NL2 mainly composed of copper, and the wide wiring Plug PLG1A mainly composed of copper arranged in the lower layer of WL2 and connected to wide interconnection WL2 and plug PLG1B mainly composed of copper arranged in the lower layer of narrow interconnection NL2 and connected to narrow interconnection NL2 And. Each of the plug PLG1A and the plug PLG1B includes the barrier conductor film BCF. At this time, the wiring width of the wide wiring WL2 is larger than the wiring width of the narrow wiring NL2, while the plug PLG1A and the plug PLG1B have the same size and are formed in the same layer. Then, for example, the barrier conductor film BCF is composed of a tantalum nitride film TNF and a tantalum film TF formed on the tantalum nitride film TNF.

ここで、本実施の形態における特徴点は、例えば、図8に示すように、幅広配線WL2と接続されるプラグPLG1Aの底部に形成されているバリア導体膜BCFの膜厚が、細幅配線NL2と接続されるプラグPLG1Bの底部に形成されているバリア導体膜BCFの膜厚よりも厚くなっている点にある。さらに、詳細には、プラグPLG1Aの底部に形成されている窒化タンタル膜TNFの膜厚が、プラグPLG1Bの底部に形成されている窒化タンタル膜TNFの膜厚よりも厚くなっており、かつ、プラグPLG1Aの底部に形成されている窒化タンタル膜TNFの膜厚は、窒化タンタル膜TNF上に形成されるタンタル膜TFの結晶構造がα−Ta構造となる程度に厚くなっている。具体的に、幅広配線WL2と接続されるプラグPLG1Aの底部に形成されている窒化タンタル膜TNFの膜厚は、5nm以上10nm以下である。これに対し、細幅配線NL2と接続されるプラグPLG1Bの底部に形成されている窒化タンタル膜TNFの膜厚は、0nmよりも大きく3nm以下である。この場合、幅広配線WL2と接続されるプラグPLG1Aの底部において、窒化タンタル膜TNF上に形成されるタンタル膜TFの結晶構造は、抵抗率の低いα−Ta構造となるのである。一方、細幅配線NL2と接続されるプラグPLG1Bの底部において、窒化タンタル膜TNF上に形成されるタンタル膜TFの結晶構造は、抵抗率の高いβ−Ta構造となる。したがって、本実施の形態においては、プラグPLG1Aの底部に形成されているタンタル膜TFの抵抗率は、プラグPLG1Bの底部に形成されているタンタル膜TFの抵抗率よりも低くなる。   Here, as a feature point in the present embodiment, for example, as shown in FIG. 8, the film thickness of the barrier conductor film BCF formed at the bottom of the plug PLG1A connected to the wide wiring WL2 is the narrow wiring NL2 And the film thickness of the barrier conductor film BCF formed at the bottom of the plug PLG1B connected to Furthermore, in detail, the film thickness of the tantalum nitride film TNF formed at the bottom of the plug PLG1A is larger than the film thickness of the tantalum nitride film TNF formed at the bottom of the plug PLG1B, and the plug The film thickness of the tantalum nitride film TNF formed at the bottom of the PLG 1A is so thick that the crystal structure of the tantalum film TF formed on the tantalum nitride film TNF has an α-Ta structure. Specifically, the film thickness of the tantalum nitride film TNF formed at the bottom of the plug PLG1A connected to the wide wiring WL2 is 5 nm or more and 10 nm or less. On the other hand, the film thickness of the tantalum nitride film TNF formed at the bottom of the plug PLG1B connected to the narrow interconnection NL2 is greater than 0 nm and not more than 3 nm. In this case, the crystal structure of the tantalum film TF formed on the tantalum nitride film TNF at the bottom of the plug PLG1A connected to the wide wiring WL2 becomes an α-Ta structure having a low resistivity. On the other hand, at the bottom of the plug PLG1B connected to the narrow interconnection NL2, the crystal structure of the tantalum film TF formed on the tantalum nitride film TNF becomes a β-Ta structure having a high resistivity. Therefore, in the present embodiment, the resistivity of the tantalum film TF formed at the bottom of the plug PLG1A is lower than the resistivity of the tantalum film TF formed at the bottom of the plug PLG1B.

具体的に、図9は、本実施の形態において、幅広配線WL2と接続されるプラグPLG1Aのプラグ抵抗と、細幅配線NL2と接続されるプラグPLG1Bのプラグ抵抗の測定結果を示すグラフである。図9において、「Wide」と示されているグラフが、幅広配線WL2と接続されるプラグPLG1Aのプラグ抵抗を示しており、「Narrow」と示されているグラフが、細幅配線NL2と接続されるプラグPLG1Bのプラグ抵抗を示している。図9に示すように、幅広配線WL2と接続されるプラグPLG1Aのプラグ抵抗は、細幅配線NL2と接続されるプラグPLG1Bのプラグ抵抗よりも低くなっていることがわかる。   Specifically, FIG. 9 is a graph showing measurement results of the plug resistance of the plug PLG1A connected to the wide wiring WL2 and the plug resistance of the plug PLG1B connected to the narrow wiring NL2 in the present embodiment. In FIG. 9, the graph shown as "Wide" shows the plug resistance of the plug PLG1A connected to the wide wire WL2, and the graph shown as "Narrow" is connected to the narrow wire NL2. The plug resistance of the plug PLG1B is shown. As shown in FIG. 9, it can be seen that the plug resistance of the plug PLG1A connected to the wide wiring WL2 is lower than the plug resistance of the plug PLG1B connected to the narrow wiring NL2.

このように、本実施の形態によれば、幅広配線WL2と接続されるプラグPLG1Aの抵抗値(プラグ抵抗)を、細幅配線NL2と接続されるプラグPLG1Bの抵抗値(プラグ抵抗)よりも低くすることができる。したがって、本実施の形態によれば、例えば、電源配線として使用される幅広配線WL2と接続されるプラグPLG1Aのプラグ抵抗の増加を抑制することができることから、半導体装置の性能を向上することができる。   As described above, according to the present embodiment, the resistance value (plug resistance) of the plug PLG1A connected to the wide wiring WL2 is lower than the resistance value (plug resistance) of the plug PLG1B connected to the narrow wiring NL2. can do. Therefore, according to the present embodiment, for example, the increase in the plug resistance of plug PLG1A connected to wide interconnection WL2 used as a power supply interconnection can be suppressed, and the performance of the semiconductor device can be improved. .

一方、本実施の形態によれば、配線溝WD2Bの内壁に形成されるバリア導体膜BCFの膜厚を薄くすることができるので、最小加工寸法程度の加工精度で形成される細幅配線NL2を形成するための埋め込み特性の向上を図ることができる。   On the other hand, according to the present embodiment, since the film thickness of the barrier conductor film BCF formed on the inner wall of the wiring groove WD2B can be reduced, the narrow wiring NL2 formed with the processing accuracy of about the minimum processing dimension can be obtained. The embedding characteristic for forming can be improved.

以上のことから、本実施の形態では、例えば、大きな電流を流す電源配線として使用される幅広配線WL2と、最小加工寸法程度の加工精度で形成される細幅配線NL2とを同一層に形成する半導体装置において、幅広配線WL2と接続されるプラグPLG1Aのプラグ抵抗を低減しながら、微細配線である細幅配線NL2を形成するための埋め込み特性を向上することができるという顕著な効果を得ることができるのである。   From the above, in the present embodiment, for example, the wide interconnection WL2 used as a power supply interconnection to flow a large current and the narrow interconnection NL2 formed with the processing accuracy of about the minimum processing dimension are formed in the same layer. In the semiconductor device, it is possible to obtain the remarkable effect that the embedding characteristic for forming the narrow interconnection NL2 which is a fine interconnection can be improved while reducing the plug resistance of the plug PLG1A connected to the wide interconnection WL2. It is possible.

<半導体装置の製造方法>
本実施の形態における半導体装置は、上記のように構成されており、以下に、その製造方法について図面を参照しながら説明する。以下に示す製造工程では、半導体基板の上方に形成された層間絶縁膜に「シングルダマシン法」で配線L1を形成した後から、いわゆる「デュアルダマシン法」によって多層配線構造を形成する工程を例に挙げて説明する。
<Method of Manufacturing Semiconductor Device>
The semiconductor device in the present embodiment is configured as described above, and a method of manufacturing the same will be described below with reference to the drawings. In the manufacturing process shown below, after forming the wiring L1 by the "single damascene method" in the interlayer insulating film formed above the semiconductor substrate, the process of forming a multilayer wiring structure by the so-called "dual damascene method" is taken as an example. I will list and explain.

まず、図10に示すように、配線L1を形成した層間絶縁膜IL1に、バリア絶縁膜BIF1を形成し、このバリア絶縁膜BIF1上に層間絶縁膜IL2を形成する。バリア絶縁膜BIF1は、例えば、SiCN膜とこのSiCN膜上に設けられたSiCO膜の積層膜、SiC膜、または、SiN膜のうちのいずれか1つから形成されており、例えば、CVD(Chemical Vapor Deposition)法により形成することができる。また、層間絶縁膜IL2は、例えば、酸化シリコン膜よりも誘電率の低い低誘電率膜から形成されている。具体的に、層間絶縁膜IL2は、例えば、CVD法で形成されるSiOC膜や、塗布法で形成されるHSQ膜およびMSQ膜などの低誘電率膜から形成することができる。   First, as shown in FIG. 10, the barrier insulating film BIF1 is formed on the interlayer insulating film IL1 in which the wiring L1 is formed, and the interlayer insulating film IL2 is formed on the barrier insulating film BIF1. The barrier insulating film BIF1 is formed of, for example, any one of a laminated film of a SiCN film and a SiCO film provided on the SiCN film, a SiC film, or a SiN film, and, for example, CVD (Chemical) It can be formed by the vapor deposition method. The interlayer insulating film IL2 is formed of, for example, a low dielectric constant film having a dielectric constant lower than that of a silicon oxide film. Specifically, the interlayer insulating film IL2 can be formed of, for example, a SiOC film formed by a CVD method, or a low dielectric constant film such as an HSQ film and an MSQ film formed by a coating method.

次に、図11に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、バリア絶縁膜BIF1および層間絶縁膜IL2を貫通するように、一体化した配線溝WD2Aおよび接続孔CNT1Aと、一体化した配線溝WD2Bおよび接続孔CNT1Bとを形成する。このとき、接続孔CNT1Aおよび接続孔CNT1Bの底部には、層間絶縁膜IL1に埋め込むように形成された配線L1の表面が露出する。この工程では、図11に示すように、配線溝WD2Aの幅を配線溝WD2Bの幅よりも大きく形成し、かつ、接続孔CNT1Aのサイズと接続孔CNT1Bのサイズを同一サイズで形成する。すなわち、配線溝WD2Bは、例えば、最小加工寸法程度の精度で形成され、配線溝WD2Aは、例えば、最小加工寸法よりも緩やかな精度で形成される。   Next, as shown in FIG. 11, by using the photolithography technology and the etching technology, the wiring groove WD2A and the connection hole CNT1A integrated so as to penetrate the barrier insulating film BIF1 and the interlayer insulating film IL2 are integrated. The formed wiring groove WD2B and the connection hole CNT1B are formed. At this time, the surface of the wiring L1 formed to be embedded in the interlayer insulating film IL1 is exposed at the bottom of the connection hole CNT1A and the connection hole CNT1B. In this process, as shown in FIG. 11, the width of the wiring groove WD2A is formed larger than the width of the wiring groove WD2B, and the size of the connection hole CNT1A and the size of the connection hole CNT1B are formed to be the same size. That is, the wiring trench WD2B is formed, for example, with an accuracy of about the minimum processing dimension, and the wiring trench WD2A is formed, for example, with an accuracy looser than the minimum processing dimension.

続いて、図12に示すように、配線溝WD2Aの内壁および接続孔CNT1Aの内壁と、配線溝WD2Bの内壁および接続孔CNT1Bの内壁と、を含む層間絶縁膜IL2上に、例えば、スパッタリング法を使用することにより、窒化タンタル膜TNFを形成する。このとき、図12に示すように、接続孔CNT1Aの底面に形成される窒化タンタル膜TNFの膜厚は、接続孔CNT1Bの底面に形成される窒化タンタル膜TNFの膜厚よりも厚く形成される。具体的に、本実施の形態では、スパッタリング法での成膜条件を工夫することにより、例えば、接続孔CNT1Aの底面に形成される窒化タンタル膜TNFの膜厚が、5nm以上10nm以下となり、かつ、接続孔CNT1Bの底面に形成される窒化タンタル膜TNFの膜厚が、0nmよりも大きく3nm以下となるように実施される。この窒化タンタル膜TNFを形成するスパッタリング法での成膜条件の詳細については後述することにする(製法上の第1特徴点)。   Subsequently, as shown in FIG. 12, for example, a sputtering method is applied on the interlayer insulating film IL2 including the inner wall of the wiring groove WD2A and the inner wall of the connection hole CNT1A, and the inner wall of the wiring groove WD2B and the inner wall of the connection hole CNT1B. The tantalum nitride film TNF is formed by using. At this time, as shown in FIG. 12, the film thickness of the tantalum nitride film TNF formed on the bottom surface of the connection hole CNT1A is formed thicker than the film thickness of the tantalum nitride film TNF formed on the bottom surface of the connection hole CNT1B. . Specifically, in the present embodiment, the film thickness of the tantalum nitride film TNF formed on the bottom surface of the connection hole CNT1A is, for example, 5 nm or more and 10 nm or less by devising the film forming conditions in the sputtering method. The film thickness of the tantalum nitride film TNF formed on the bottom of the connection hole CNT1B is larger than 0 nm and 3 nm or less. Details of film forming conditions in the sputtering method for forming the tantalum nitride film TNF will be described later (first feature point in the manufacturing method).

そして、図13に示すように、窒化タンタル膜TNF上に、例えば、スパッタリング法を使用することにより、タンタル膜TFを形成する。このとき、接続孔CNT1Aの底面においては、窒化タンタル膜TNFの膜厚が5nm以上10nm以下であるため、窒化タンタル膜TNF上に形成されるタンタル膜TFの結晶構造は、抵抗率の低いα−Ta構造となる。一方、接続孔CNT1Bの底面においては、窒化タンタル膜TNFの膜厚が0nmよりも大きく3nm以下であるため、窒化タンタル膜TNF上に形成されるタンタル膜TFの結晶構造は、抵抗率の高いβ−Ta構造となる。ここで、本実施の形態では、タンタル膜TFを形成するスパッタリング法での成膜条件にも工夫を施しており、この工夫によって、本実施の形態では、窒化タンタル膜TNF上に形成されるタンタル膜TFの結晶構造がα−Ta構造になりやすくなる。このタンタル膜TFを形成するスパッタリング法での成膜条件の詳細については後述することにする(製法上の第2特徴点)。   Then, as shown in FIG. 13, a tantalum film TF is formed on the tantalum nitride film TNF by using, for example, a sputtering method. At this time, since the film thickness of the tantalum nitride film TNF is 5 nm or more and 10 nm or less on the bottom of the connection hole CNT1A, the crystal structure of the tantalum film TF formed on the tantalum nitride film TNF It becomes a Ta structure. On the other hand, since the film thickness of the tantalum nitride film TNF is greater than 0 nm and not more than 3 nm at the bottom of the connection hole CNT1B, the crystal structure of the tantalum film TF formed on the tantalum nitride film TNF has a high resistivity β -It becomes a Ta structure. Here, in the present embodiment, the film forming conditions in the sputtering method for forming the tantalum film TF are also devised, and in this embodiment, the tantalum formed on the tantalum nitride film TNF in the present embodiment. The crystal structure of the film TF is likely to be the α-Ta structure. Details of film forming conditions in the sputtering method for forming the tantalum film TF will be described later (second feature point in the manufacturing method).

以上のようにして、配線溝WD2Aの内壁および接続孔CNT1Aの内壁と、配線溝WD2Bの内壁および接続孔CNT1Bの内壁と、を含む層間絶縁膜IL2上に、窒化タンタル膜TNFとタンタル膜TFからなるバリア導体膜BCFを形成することができる。   As described above, on the interlayer insulating film IL2 including the inner wall of the wiring groove WD2A and the inner wall of the connection hole CNT1A, and the inner wall of the wiring groove WD2B and the inner wall of the connection hole CNT1B, the tantalum nitride film TNF and the tantalum film TF The barrier conductor film BCF can be formed.

次に、図14に示すように、配線溝WD2Aおよび接続孔CNT1Aの内部と、配線溝WD2Bおよび接続孔CNT1Bの内部と、を含むバリア導体膜BCF上に、例えば、薄い銅膜からなるシード膜SLを形成する。このシード膜SLは、例えば、スパッタリング法を使用することにより形成することができるが、これに限らず、例えば、CVD法や、ALD(Atomic Layer Deposition)法や、めっき法を使用することもできる。   Next, as shown in FIG. 14, a seed film made of, for example, a thin copper film is formed on the barrier conductor film BCF including the inside of the wiring trench WD2A and the connection hole CNT1A and the inside of the wiring trench WD2B and the connection hole CNT1B. Form SL. The seed film SL can be formed, for example, by using a sputtering method, but not limited to this, for example, a CVD method, an ALD (atomic layer deposition) method, or a plating method can also be used. .

そして、図15に示すように、例えば、シード膜SLを電極とした電解めっき法により銅膜CFを形成する。この銅膜CFは、配線溝WD2Aおよび接続孔CNT1Aの内部と、配線溝WD2Bおよび接続孔CNT1Bの内部とを埋め込むように形成される。このとき、本実施の形態では、最小加工寸法程度の加工精度で加工された配線溝WD2Bの内壁および接続孔CNT1Bの内壁に形成されるバリア導体膜BCFの膜厚は薄いままであるため、配線溝WD2Bに銅膜CFを埋め込む際の埋め込み特性を向上することができる。   Then, as shown in FIG. 15, for example, a copper film CF is formed by electrolytic plating using the seed film SL as an electrode. The copper film CF is formed to fill the inside of the wiring groove WD2A and the connection hole CNT1A and the inside of the wiring groove WD2B and the connection hole CNT1B. At this time, in the present embodiment, the film thickness of the barrier conductive film BCF formed on the inner wall of the wiring groove WD2B and the inner wall of the connection hole CNT1B processed with the processing accuracy of about the minimum processing dimension remains thin. The embedding characteristic at the time of embedding the copper film CF in the groove WD2B can be improved.

この銅膜CFは、例えば、銅を主成分とする膜から形成される。具体的には、銅(Cu)または銅合金(銅(Cu)とアルミニウム(Al)、マグネシウム(Mg)、チタン(Ti)、マンガン(Mn)、鉄(Fe)、亜鉛(Zn)、ジルコニウム(Zr)、ニオブ(Nb)、モリブデン(Mo)、ルテニウム(Ru)、パラジウム(Pd)、銀(Ag)、金(Au)、In(インジウム)、ランタノイド系金属、アクチノイド系金属などの合金)から形成される。また、銅膜CFの形成方法は、電解めっき法に限らず、例えば、スパッタリング法やCVD法であってもよい。   The copper film CF is formed of, for example, a film containing copper as a main component. Specifically, copper (Cu) or copper alloys (copper (Cu) and aluminum (Al), magnesium (Mg), titanium (Ti), manganese (Mn), iron (Fe), zinc (Zn), zirconium ( Zr), niobium (Nb), molybdenum (Mo), ruthenium (Ru), palladium (Pd), silver (Ag), gold (Au), In (indium), alloys such as lanthanoid metals and actinide metals) It is formed. Further, the method of forming the copper film CF is not limited to the electrolytic plating method, and may be, for example, a sputtering method or a CVD method.

続いて、図8に示すように、層間絶縁膜IL2上に形成された不要なバリア導体膜BCFおよび銅膜CFをCMP(Chemical Mechanical Polishing)法で除去する。一方、配線溝WD2Aの内部および接続孔CNT1Aの内部に銅膜CFとバリア導体膜BCFを残し、かつ、配線溝WD2Bの内部および接続孔CNT1Bの内部に銅膜CFとバリア導体膜BCFを残す。これにより、本実施の形態によれば、図8に示すように、配線溝WD2Aにバリア導体膜BCFおよび銅膜CFを埋め込んだ幅広配線WL2と、接続孔CNT1Aにバリア導体膜BCFおよび銅膜CFを埋め込んだプラグPLG1Aとを形成することができる。同様に、本実施の形態によれば、配線溝WD2Bにバリア導体膜BCFおよび銅膜CFを埋め込んだ細幅配線NL2と、接続孔CNT1Bにバリア導体膜BCFおよび銅膜CFを埋め込んだプラグPLG1Bとを形成することができる。このように、本実施の形態においては、幅広配線WL2(第1銅配線)に含まれる銅膜CFおよびプラグPLG1A(第1銅プラグ)に含まれる銅膜CFと、細幅配線NL2(第2銅配線)に含まれる銅膜CFおよびプラグPLG1B(第2銅プラグ)に含まれる銅膜CFは、それぞれ一体化して形成されていることになる。   Subsequently, as shown in FIG. 8, the unnecessary barrier conductor film BCF and copper film CF formed on the interlayer insulating film IL2 are removed by a CMP (Chemical Mechanical Polishing) method. On the other hand, the copper film CF and the barrier conductor film BCF are left inside the wiring trench WD2A and the inside of the connection hole CNT1A, and the copper film CF and the barrier conductor film BCF are left inside the wiring trench WD2B and inside the connection hole CNT1B. Thereby, according to the present embodiment, as shown in FIG. 8, wide interconnection WL2 in which barrier conductor film BCF and copper film CF are embedded in interconnection trench WD2A, and barrier conductor film BCF and copper film CF in connection hole CNT1A. And embedded plug PLG1A can be formed. Similarly, according to the present embodiment, narrow interconnection NL2 in which barrier conductor film BCF and copper film CF are embedded in interconnection groove WD2B, and plug PLG1B in which barrier conductor film BCF and copper film CF are embedded in connection hole CNT1B. Can be formed. As described above, in the present embodiment, the copper film CF included in the wide wiring WL2 (first copper wiring) and the copper film CF included in the plug PLG1A (first copper plug), and the narrow wiring NL2 (second The copper film CF included in the copper wiring) and the copper film CF included in the plug PLG1B (second copper plug) are integrally formed.

以後の工程は、上述した工程とほぼ同様の工程の繰り返しであるため省略する。以上のようにして、本実施の形態における半導体装置を製造することができる。   The subsequent steps are omitted because they are almost the same steps as the above-described steps. As described above, the semiconductor device in the present embodiment can be manufactured.

<実施の形態における製法上の特徴>
本実施の形態における半導体装置では、製法上の第1特徴点および製法上の第2特徴点を含む半導体装置の製造方法を採用することにより、プラグPLG1Aのプラグ抵抗(抵抗値)が、プラグPLG1Bのプラグ抵抗(抵抗値)よりも低くなる。具体的に、プラグPLG1Aの底部に形成されたタンタル膜TFの抵抗率は、プラグPLG1Bの底部に形成されたタンタル膜TFの抵抗率よりも低い。すなわち、本実施の形態では、プラグPLG1Aの底部に形成されたタンタル膜TFの結晶構造は、抵抗率の低いα−Ta構造となっており、プラグPLG1Bの底部に形成されたタンタル膜TFの結晶構造は、β−Ta構造となっている。したがって、本実施の形態における製造方法によれば、例えば、電源配線として使用される幅広配線WL2と接続されるプラグPLG1Aのプラグ抵抗の増加を抑制することができることから、半導体装置の性能を向上することができる。
<Features of the manufacturing method in the embodiment>
In the semiconductor device according to the present embodiment, the plug resistance (resistance value) of the plug PLG1A is reduced by adopting the method of manufacturing the semiconductor device including the first feature point in the manufacturing method and the second feature point in the manufacturing method. Lower than the plug resistance (resistance value) of Specifically, the resistivity of the tantalum film TF formed at the bottom of the plug PLG1A is lower than the resistivity of the tantalum film TF formed at the bottom of the plug PLG1B. That is, in the present embodiment, the crystal structure of the tantalum film TF formed at the bottom of the plug PLG1A is an α-Ta structure having a low resistivity, and the crystal of the tantalum film TF formed at the bottom of the plug PLG1B The structure is a β-Ta structure. Therefore, according to the manufacturing method in the present embodiment, for example, the increase in the plug resistance of plug PLG1A connected to wide interconnection WL2 used as a power supply interconnection can be suppressed, and thus the performance of the semiconductor device is improved. be able to.

一方で、本実施の形態における半導体装置の製造方法によれば、配線溝WD2Bの内壁に形成されるバリア導体膜BCFの膜厚を薄くすることができるため、最小加工寸法程度の加工精度で形成される細幅配線NL2を形成するための埋め込み特性の向上を図ることができる。つまり、本実施の形態における半導体装置の製造方法を採用することによって、例えば、大きな電流を流す電源配線として使用される幅広配線WL2と、最小加工寸法程度の加工精度で形成される細幅配線NL2とを同一層に形成する半導体装置において、幅広配線WL2と接続されるプラグPLG1Aのプラグ抵抗の低減と、微細配線である細幅配線NL2を形成するための埋め込み特性の向上を両立することができるという顕著な効果を得ることができる。   On the other hand, according to the method of manufacturing a semiconductor device in the present embodiment, the film thickness of barrier conductive film BCF formed on the inner wall of interconnection groove WD2B can be reduced, so that the processing accuracy is about the minimum processing dimension. The embedded characteristics for forming the narrow interconnections NL2 can be improved. In other words, by adopting the method of manufacturing a semiconductor device according to the present embodiment, for example, wide wiring WL2 used as a power supply wiring to flow a large current and narrow wiring NL2 formed with processing accuracy of about the minimum processing dimension. Can be compatible with the reduction of the plug resistance of the plug PLG1A connected to the wide interconnection WL2 and the improvement of the embedding characteristic for forming the narrow interconnection NL2 which is a fine interconnection. The remarkable effect can be obtained.

以下では、製法上の第1特徴点および製法上の第2特徴点について説明する。本実施の形態における製法上の第1特徴点および第2特徴点は、例えば、図12および図13に示される窒化タンタル膜の成膜工程およびタンタル膜の成膜工程で実現される。すなわち、本実施の形態における製法上の第1特徴点および第2特徴点は、配線溝WD2Aの内壁および接続孔CNT1Aの内壁と、配線溝WD2Bの内壁および接続孔CNT1Bの内壁と、を含む層間絶縁膜IL2上に、窒化タンタル膜TNFとタンタル膜TFからなるバリア導体膜BCFを形成する工程で実現される。これらの工程は、スパッタリング法による成膜工程であり、製法上の第1特徴点および第2特徴点は、スパッタリング法における成膜条件に関するものである。   Below, the 1st feature point on a manufacturing method and the 2nd feature point on a manufacturing method are demonstrated. The first feature and the second feature of the manufacturing method in the present embodiment are realized, for example, by the film forming process of the tantalum nitride film and the film forming process of the tantalum film shown in FIGS. That is, the first feature and the second feature in the manufacturing method in the present embodiment are the layers including the inner wall of wiring groove WD2A and the inner wall of connection hole CNT1A, and the inner wall of wiring groove WD2B and the inner wall of connection hole CNT1B. This is realized in the step of forming a barrier conductor film BCF made of a tantalum nitride film TNF and a tantalum film TF over the insulating film IL2. These steps are film forming steps by sputtering, and the first feature and the second feature in the manufacturing method relate to the film forming conditions in the sputtering.

そこで、まず、スパッタリング法での成膜工程を実施するためのスパッタリング装置の構成および簡単な成膜動作について説明することにする。   Therefore, first, a configuration of a sputtering apparatus for performing a film forming process by sputtering and a simple film forming operation will be described.

図16は、本実施の形態で使用するスパッタリング装置の模式的な構成を示す図である。図16において、スパッタリング装置は、処理室CBを有し、処理室CBの内部には、ステージSTが配置されており、このステージST上に半導体基板1Sが載置されている。具体的に、ステージSTには、静電チャック(図示せず)が備えられており、この静電チャックによって半導体基板1Sが保持されるようになっている。そして、静電チャックの中央部には、センタタップ(図示せず)が設けられており、このセンタタップは半導体基板と直接接触するように構成されている。センタタップは、バイアス電源BPSと電気的に接続されており、このバイアス電源BPSによって半導体基板1Sに基板引き込みバイアスが印加されるようになっている。   FIG. 16 is a view showing a schematic configuration of a sputtering apparatus used in the present embodiment. In FIG. 16, the sputtering apparatus has a processing chamber CB, and a stage ST is disposed inside the processing chamber CB, and the semiconductor substrate 1S is mounted on the stage ST. Specifically, the stage ST is provided with an electrostatic chuck (not shown), and the semiconductor substrate 1S is held by the electrostatic chuck. A center tap (not shown) is provided at the central portion of the electrostatic chuck, and the center tap is configured to be in direct contact with the semiconductor substrate. The center tap is electrically connected to a bias power supply BPS, and a substrate pull-in bias is applied to the semiconductor substrate 1S by the bias power supply BPS.

一方、処理室CB内において、ステージ上に載置された半導体基板1Sと対向する位置には、成膜材料から構成されるターゲットTAGが配置されている。このターゲットTAGは、処理室CBの外部に設けられたDC電源DCPSと電気的に接続されており、DC電源DCPSからターゲットTAGに電力(ターゲットDCパワー)が供給されるように構成されている。また、処理室CB内には、アルゴンガス(Arガス)が導入される。   On the other hand, in the processing chamber CB, a target TAG made of a film forming material is disposed at a position facing the semiconductor substrate 1S placed on the stage. The target TAG is electrically connected to a DC power source DCPS provided outside the processing chamber CB, and power (target DC power) is supplied from the DC power source DCPS to the target TAG. In addition, argon gas (Ar gas) is introduced into the processing chamber CB.

本実施の形態で使用するスパッタリング装置は、上記のように構成されており、以下に、その成膜動作について簡単に説明する。図16において、まず、半導体基板1Sを処理室CB内に配置されているステージST上に配置する。その後、処理室CB内にアルゴンガス(Arガス)を導入するとともに、DC電源DCPSからターゲットTAGにターゲットDCパワーを供給し、かつ、バイアス電源BPSから半導体基板1Sに基板引き込みバイアスを印加する。すると、半導体基板1SとターゲットTAGとの間に加えられた高電界により、処理室CB内でプラズマ放電を開始する。これにより、処理室CB内に導入されているアルゴンガスはイオン化し、高電界で加速した高エネルギーのアルゴンイオンは、ターゲットTAGに衝突する。この結果、アルゴンイオンがターゲットTAGに衝突した反動でターゲットTAGからターゲット原子が飛び出し、飛び出したターゲット原子が半導体基板1Sに付着する。これにより、半導体基板1Sに膜が成膜される。以上のようにして、スパッタリング装置による成膜処理が実施される。   The sputtering apparatus used in the present embodiment is configured as described above, and the film forming operation thereof will be briefly described below. In FIG. 16, first, the semiconductor substrate 1S is disposed on the stage ST disposed in the processing chamber CB. Thereafter, argon gas (Ar gas) is introduced into the processing chamber CB, target DC power is supplied from the DC power source DCPS to the target TAG, and a substrate drawing bias is applied from the bias power source BPS to the semiconductor substrate 1S. Then, plasma discharge is started in the processing chamber CB by the high electric field applied between the semiconductor substrate 1S and the target TAG. As a result, the argon gas introduced into the processing chamber CB is ionized, and high energy argon ions accelerated by the high electric field collide with the target TAG. As a result, target atoms are ejected from the target TAG by reaction of argon ions colliding with the target TAG, and the ejected target atoms adhere to the semiconductor substrate 1S. Thereby, a film is formed on the semiconductor substrate 1S. As described above, the film forming process by the sputtering apparatus is performed.

具体的に、本実施の形態における半導体装置の製造方法においては、図12に示すように、配線溝WD2Aの内壁および接続孔CNT1Aの内壁と、配線溝WD2Bの内壁および接続孔CNT1Bの内壁と、を含む層間絶縁膜IL2上に、例えば、上述したスパッタリング装置を使用したスパッタリング法により、窒化タンタル膜TNFを形成する。この窒化タンタル膜の成膜工程は、タンタルをターゲットTAGとし、かつ、処理室CB内に窒素ガスを導入したスパッタリング法により実施され、この工程の成膜条件に、本実施の形態における製法上の第1特徴点がある。   Specifically, in the method of manufacturing a semiconductor device according to the present embodiment, as shown in FIG. 12, the inner wall of wiring groove WD2A and the inner wall of connection hole CNT1A, the inner wall of wiring groove WD2B and the inner wall of connection hole CNT1B, A tantalum nitride film TNF is formed on the interlayer insulating film IL2 including the above by a sputtering method using the above-described sputtering apparatus, for example. The film formation process of the tantalum nitride film is performed by a sputtering method in which tantalum is used as a target TAG and nitrogen gas is introduced into the processing chamber CB. There is a first feature point.

図17は、窒化タンタル膜の成膜工程における成膜条件を示す表である。図17において、窒化タンタル膜の成膜工程における従来条件は、ターゲットDCパワーが20kW、基板引き込みバイアスの電力が650W、成膜時間が4.6秒である。これに対し、窒化タンタル膜の成膜工程における本実施の形態の条件は、ターゲットDCパワーが20kW、基板引き込みバイアスの電力が650W、成膜時間が6.9秒である。このことから、本実施の形態における製法上の第1特徴点は、成膜時間を4.6秒から6.9秒に長くしている点にある。言い換えれば、本実施の形態における製法上の第1特徴点は、成膜時間を長くして、窒化タンタル膜の膜厚を厚くする点にある。具体的に、本実施の形態では、図12に示す接続孔CNT1Aの底部に形成される窒化タンタル膜TNFの膜厚が5nm以上10nm以下の範囲内となるように成膜時間を長くしている。すなわち、従来条件の成膜時間では、接続孔CNT1Aの底部に形成される窒化タンタル膜TNFの膜厚が5nm未満となり、これによって、窒化タンタル膜TNF上に形成されるタンタル膜TFの結晶構造が抵抗率の高いβ−Ta構造となってしまう。これに対し、本実施の形態の成膜条件では、成膜時間を従来条件よりも長くしているため、接続孔CNT1Aの底部に形成される窒化タンタル膜TNFの膜厚が5nm以上10nm以下となる。これにより、本実施の形態によれば、窒化タンタル膜TNF上に形成されるタンタル膜TFの結晶構造をα−Ta構造とすることができる。つまり、接続孔CNT1Aの底部に形成される窒化タンタル膜TNFの膜厚が5nm以上10nm以下となる場合には、窒化タンタル膜TNFの結晶構造によって、窒化タンタル膜TNF上に形成されるタンタル膜TFの結晶構造がα−Ta構造となるのである。   FIG. 17 is a table showing film forming conditions in the film forming process of the tantalum nitride film. In FIG. 17, the conventional conditions in the film formation process of the tantalum nitride film are a target DC power of 20 kW, a substrate pull-in bias power of 650 W, and a film formation time of 4.6 seconds. On the other hand, the conditions of the present embodiment in the step of forming the tantalum nitride film are 20 kW for the target DC power, 650 W for the substrate pull-in bias power, and 6.9 seconds for the film forming time. From this, the first feature point in the manufacturing method in the present embodiment is that the film forming time is increased from 4.6 seconds to 6.9 seconds. In other words, the first feature point of the manufacturing method according to the present embodiment is to increase the film thickness of the tantalum nitride film by prolonging the film formation time. Specifically, in the present embodiment, the film formation time is increased so that the film thickness of the tantalum nitride film TNF formed at the bottom of the connection hole CNT1A shown in FIG. 12 is in the range of 5 nm to 10 nm. . That is, in the film forming time under the conventional conditions, the film thickness of the tantalum nitride film TNF formed at the bottom of the connection hole CNT1A is less than 5 nm, whereby the crystal structure of the tantalum film TF formed on the tantalum nitride film TNF is It becomes a high β-Ta structure of resistivity. On the other hand, under the film forming conditions of this embodiment, since the film forming time is made longer than the conventional conditions, the film thickness of the tantalum nitride film TNF formed at the bottom of the connection hole CNT1A is 5 nm or more and 10 nm or less Become. Thus, according to the present embodiment, the crystal structure of the tantalum film TF formed on the tantalum nitride film TNF can be made into the α-Ta structure. That is, when the film thickness of the tantalum nitride film TNF formed at the bottom of the connection hole CNT1A is 5 nm or more and 10 nm or less, the tantalum film TF formed on the tantalum nitride film TNF by the crystal structure of the tantalum nitride film TNF. The crystal structure of is the α-Ta structure.

ここで、窒化タンタル膜TNFの成膜工程における成膜時間を長くするということは、接続孔CNT1Aの底部に形成される窒化タンタル膜TNFの膜厚が、従来条件での膜厚よりも厚くなるとともに、接続孔CNT1Bの底部に形成される窒化タンタル膜TNFの膜厚も厚くなることを意味している。この場合、細幅配線NL2を形成するための埋め込み特性が劣化することが考えられるが、本実施の形態における成膜条件においても、接続孔CNT1Bの底部に形成される窒化タンタル膜TNFの膜厚は3nm以下となることから、細幅配線NL2を形成するための埋め込み特性への影響は少ないと考えられる。   Here, to extend the film formation time in the film formation step of the tantalum nitride film TNF means that the film thickness of the tantalum nitride film TNF formed at the bottom of the connection hole CNT1A is thicker than that under the conventional conditions. At the same time, it means that the film thickness of the tantalum nitride film TNF formed on the bottom of the connection hole CNT1B is also increased. In this case, it is conceivable that the embedding property for forming the narrow interconnection NL2 is degraded, but the film thickness of the tantalum nitride film TNF formed at the bottom of the connection hole CNT1B also under the film forming conditions in the present embodiment. Is less than 3 nm, it is considered that the influence on the burying characteristics for forming the narrow interconnection NL2 is small.

この点に関し、細幅配線NL2を形成するための埋め込み特性の向上を図る観点からは、例えば、窒化タンタル膜TNFの成膜工程における成膜時間を長くする一方、窒化タンタル膜TNF上に形成されるタンタル膜TFの成膜工程における成膜時間を短くすることで対応することができる。つまり、窒化タンタル膜TNFの膜厚を厚くした分だけ、タンタル膜TFの膜厚を薄くすれば、窒化タンタル膜TNFとタンタル膜TFを合わせたバリア導体膜BCFの膜厚は変わらないことになるため、細幅配線NL2を形成するための埋め込み特性の劣化を抑制することができる。具体的に、例えば、窒化タンタル膜TNFの膜厚を1nmだけ厚く形成する場合には、タンタル膜TFの膜厚が1nmだけ薄くなるようにタンタル膜TFの成膜工程における成膜時間を短くすればよい。この場合、さらに、接続孔CNT1Bの底部および配線溝WD2Bの内壁だけでなく、接続孔CNT1Aの底部においても、窒化タンタル膜TNF上に形成されるタンタル膜TFの膜厚が薄くなる。このため、タンタル膜TFの結晶構造が抵抗率の低いα−Ta構造となる点に加えて、タンタル膜TFの膜厚自体が薄くなる点の相乗要因によって、幅広配線WL2と接続されるプラグPLG1Aのプラグ抵抗を低減することができる。すなわち、幅広配線WL2と接続されるプラグPLG1Aのプラグ抵抗の低減と、微細配線である細幅配線NL2を形成するための埋め込み特性の向上を高次元で両立する観点からは、窒化タンタル膜TNFの成膜工程における成膜時間を長くする一方、窒化タンタル膜TNF上に形成されるタンタル膜TFの成膜工程における成膜時間を短くすることが望ましいことになる。   In this regard, from the viewpoint of improving the filling characteristics for forming the narrow interconnection NL2, for example, while the film formation time in the film formation step of the tantalum nitride film TNF is made longer, it is formed on the tantalum nitride film TNF. This can be coped with by shortening the film formation time in the film formation process of the tantalum film TF. That is, if the film thickness of the tantalum film TF is reduced by an amount corresponding to the increase in the film thickness of the tantalum nitride film TNF, the film thickness of the barrier conductor film BCF in which the tantalum nitride film TNF and the tantalum film TF are combined does not change. Therefore, the deterioration of the embedding characteristic for forming the narrow interconnection NL2 can be suppressed. Specifically, for example, when the film thickness of the tantalum nitride film TNF is increased by 1 nm, the film formation time in the film formation step of the tantalum film TF may be shortened so that the film thickness of the tantalum film TF is reduced by 1 nm. Just do it. In this case, the film thickness of the tantalum film TF formed on the tantalum nitride film TNF further decreases not only at the bottom of the connection hole CNT1B and the inner wall of the wiring groove WD2B but also at the bottom of the connection hole CNT1A. Therefore, in addition to the point that the crystal structure of the tantalum film TF becomes the low resistivity α-Ta structure, the plug PLG1A connected to the wide wiring WL2 is a synergistic factor of the fact that the film thickness itself of the tantalum film TF becomes thin. Plug resistance can be reduced. That is, from the viewpoint of achieving both the reduction of the plug resistance of the plug PLG1A connected to the wide interconnection WL2 and the improvement of the embedding characteristic for forming the narrow interconnection NL2 which is a fine interconnection in a high dimension, the tantalum nitride film TNF It is desirable to shorten the film formation time in the film formation process of the tantalum film TF formed on the tantalum nitride film TNF while lengthening the film formation time in the film formation process.

次に、本実施の形態における半導体装置の製造方法においては、図13に示すように、窒化タンタル膜TNF上に、例えば、上述したスパッタリング装置を使用したスパッタリング法により、タンタル膜TFを形成する。このタンタル膜の成膜工程は、処理室CBから窒素ガスを排気した後、タンタルをターゲットとし、半導体基板に基板引き込みバイアスを印加しながらのスパッタリング法により実施され、この工程の成膜条件に、本実施の形態における製法上の第2特徴点がある。   Next, in the method of manufacturing a semiconductor device in the present embodiment, as shown in FIG. 13, a tantalum film TF is formed on the tantalum nitride film TNF by, for example, a sputtering method using the above-described sputtering apparatus. The film formation process of the tantalum film is performed by a sputtering method using a target of tantalum as a target and applying a substrate drawing bias to the semiconductor substrate after the nitrogen gas is exhausted from the processing chamber CB. There is a second feature point in the manufacturing method in the present embodiment.

図18は、タンタル膜の成膜工程における成膜条件を示す表である。図18において、タンタル膜の成膜工程における従来条件は、ターゲットDCパワーが20kW、基板引き込みバイアスの電力が250W、半導体基板の電位が−255Vである。これに対し、タンタル膜の成膜工程における本実施の形態の条件は、ターゲットDCパワーが20kW、基板引き込みバイアスの電力が400W、半導体基板1Sの電位が−350Vである。このことから、本実施の形態における製法上の第2特徴点は、半導体基板1Sの電位を−255Vから−350Vにしている点にある。言い換えれば、本実施の形態における製法上の第2特徴点は、半導体基板1Sの電位の絶対値を従来条件よりも大きくする点にある。これにより、本実施の形態によれば、窒化タンタル膜TNF上に形成されるタンタル膜TFの結晶構造をα−Ta構造にしやすくすることができる。例えば、半導体基板1Sの電位の絶対値を大きくするということは、ターゲットTAGから飛び出したタンタル原子が加速されて窒化タンタル膜TNF上に付着することを意味する。この場合、タンタル原子の運動エネルギーが大きいことから、窒化タンタル膜TNF上にタンタル原子が付着した後も、窒化タンタル膜の結晶構造を反映するようにタンタル原子が移動しやすくなるのである。この結果、本実施の形態によれば、窒化タンタル膜TNF上に形成されるタンタル膜TFの結晶構造が抵抗率の低いα−Ta構造となりやすいのである。   FIG. 18 is a table showing film forming conditions in the step of forming a tantalum film. In FIG. 18, the conventional conditions in the step of forming a tantalum film are a target DC power of 20 kW, a substrate pull-in bias power of 250 W, and a potential of the semiconductor substrate of −255 V. On the other hand, the conditions of the present embodiment in the step of forming a tantalum film are 20 kW for target DC power, 400 W for substrate pull-in bias power, and -350 V for semiconductor substrate 1S. From this, the second feature point in the manufacturing method in the present embodiment is that the potential of the semiconductor substrate 1S is changed from -255V to -350V. In other words, the second feature point of the manufacturing method in the present embodiment is that the absolute value of the potential of the semiconductor substrate 1S is made larger than the conventional condition. Thereby, according to the present embodiment, the crystal structure of the tantalum film TF formed on the tantalum nitride film TNF can be easily made into the α-Ta structure. For example, increasing the absolute value of the potential of the semiconductor substrate 1S means that the tantalum atoms ejected from the target TAG are accelerated and deposited on the tantalum nitride film TNF. In this case, since the kinetic energy of the tantalum atom is large, even after the tantalum atom adheres to the tantalum nitride film TNF, the tantalum atom can easily move so as to reflect the crystal structure of the tantalum nitride film. As a result, according to the present embodiment, the crystal structure of the tantalum film TF formed on the tantalum nitride film TNF is likely to be an α-Ta structure having a low resistivity.

したがって、窒化タンタル膜TNF上に形成されるタンタル膜TFの結晶構造を抵抗率の低いα−Ta構造とする観点からは、半導体基板1Sの電位の絶対値を大きくすることが望ましく、例えば、半導体基板1Sの電位を−350Vから−800Vの範囲内となるように、基板引き込みバイアスを印加することが望ましい。この条件を実現するためには、例えば、400W以上1000W以下の電力で基板引き込みバイアスを半導体基板1Sに印加することで実現することができる。ただし、半導体基板1Sの電位を−350Vから−800Vの範囲内とするための電力は、スパッタリング装置の種類によって異なると考えられるため、いずれの種類のスパッタリング装置においても、最終的に、半導体基板1Sの電位が−350Vから−800Vの範囲内となるように基板引き込みバイアスを印加する電力を供給するようにすればよい。   Therefore, from the viewpoint of setting the crystal structure of the tantalum film TF formed on the tantalum nitride film TNF to the α-Ta structure having a low resistivity, it is desirable to increase the absolute value of the potential of the semiconductor substrate 1S. It is desirable to apply a substrate pull-in bias so that the potential of the substrate 1S is in the range of -350V to -800V. This condition can be realized, for example, by applying a substrate pull-in bias to the semiconductor substrate 1S with a power of 400 W or more and 1000 W or less. However, since the power for setting the potential of the semiconductor substrate 1S within the range of -350 V to -800 V is considered to be different depending on the type of sputtering apparatus, the semiconductor substrate 1S is finally obtained in any type of sputtering apparatus. The power for applying the substrate pull-in bias may be supplied so that the potential of V.sub.x is in the range of -350V to -800V.

以上のことから、本実施の形態における半導体装置の製造方法によれば、製法上の第1特徴点と製法上の第2特徴点との相乗効果により、幅広配線WL2と接続されるプラグPLG1Aのプラグ抵抗の低減と、微細配線である細幅配線NL2を形成するための埋め込み特性の向上を両立することができる。なお、幅広配線WL2と接続されるプラグPLG1Aのプラグ抵抗の低減と、微細配線である細幅配線NL2を形成するための埋め込み特性の向上を両立する観点からは、上述した製法上の第1特徴点と製法上の第2特徴点とを組み合わせることが望ましいが、これに限らず、例えば、製法上の第1特徴点だけを実施する構成や、製法上の第2特徴点だけを実施する構成を採用してもよい。特に、製法上の第1特徴点は、窒化タンタル膜の成膜工程に関するものであり、製法上の第2特徴点は、タンタル膜の成膜工程に関するものであることから、独立別個に実施することができる。   From the above, according to the method of manufacturing a semiconductor device in the present embodiment, the synergistic effect of the first feature point in the manufacturing method and the second feature point in the manufacturing method enables the plug PLG1A to be connected to the wide interconnection WL2. It is possible to achieve both the reduction of the plug resistance and the improvement of the embedding characteristic for forming the narrow interconnection NL2 which is a fine interconnection. From the viewpoint of achieving both the reduction of the plug resistance of the plug PLG1A connected to the wide interconnection WL2 and the improvement of the embedding characteristic for forming the narrow interconnection NL2 which is a fine interconnection, the first feature of the manufacturing method described above Although it is desirable to combine the point and the second feature point in the manufacturing method, the present invention is not limited to this, for example, a configuration in which only the first feature point in the manufacturing method is implemented, or a configuration in which only the second feature point in the manufacturing method is implemented May be adopted. In particular, the first feature point in the manufacturing method relates to the film forming step of the tantalum nitride film, and the second feature point in the manufacturing method relates to the film forming step of the tantalum film, so it is carried out independently and separately. be able to.

<変形例>
続いて、本実施の形態の変形例について説明する。本変形例は、図12に示す窒化タンタル膜TNFの成膜工程において、スパッタリング装置の処理室CBに導入する窒素ガスの導入タイミングを従来技術よりも早める技術的思想である。
<Modification>
Then, the modification of this embodiment is explained. This modification is a technical idea that advances the introduction timing of nitrogen gas introduced into the processing chamber CB of the sputtering apparatus in the film formation step of the tantalum nitride film TNF shown in FIG.

図19は、本変形例における窒化タンタル膜TNFの成膜工程において、窒素ガスの導入タイミングを説明する図である。図19において、スパッタリング装置では、まず、アルゴンガスのプラズマ放電を開始する着火工程を実施した後、窒化タンタル膜TNFの成膜工程(TaN成膜工程)が実施され、その後、タンタル膜TFの成膜工程(Ta成膜工程)が連続して実施される。このとき、図19に示すように、ターゲットDCパワーを着火工程において段階的に増加させることによりプラズマ放電を開始する。そして、ターゲットDCパワーは、TaN成膜工程とTa成膜工程を通じて一定値に保持される。一方、図19において、従来技術では、着火工程が終了した後に窒素ガスを導入している。実際には、着火工程においてターゲットDCパワーを段階的に増加する過程でスパッタリングが発生する。したがって、従来技術では、着火工程の段階でタンタル膜が形成され、その後、TaN成膜工程で窒素ガスが導入されると、窒化タンタル膜の形成が始まることになる。これに対し、図19に示すように、本変形例では、着火工程を開始する段階(TaN成膜工程よりも前の工程)で、処理室CB内に窒素ガスを導入している。これにより、本変形例によれば、着火工程の段階からTaN成膜工程にわたって窒化タンタル膜を形成することができる。つまり、本変形例では、着火工程を開始する段階で、処理室CB内に窒素ガスを導入しているため、着火工程の段階でも窒化タンタル膜を形成することができる。この結果、本変形例によれば、TaN成膜工程における成膜時間を長くしなくても、実質的な窒化タンタル膜TNFの成膜時間を長くすることができ、これによって、製法上の第1特徴点を実現することができる。このことから、本変形例によれば、スパッタリング装置におけるスループットを低下させることなく、接続孔CNT1Aの底部に形成される窒化タンタル膜TNFの膜厚を5nm以上10nm以下にすることができる。これにより、本変形例によれば、窒化タンタル膜TNF上に形成されるタンタル膜TFの結晶構造をα−Ta構造とすることができる。   FIG. 19 is a diagram for explaining the introduction timing of nitrogen gas in the film formation step of the tantalum nitride film TNF in the present modification. Referring to FIG. 19, in the sputtering apparatus, first, an ignition step of starting plasma discharge of argon gas is performed, a film formation step of tantalum nitride film TNF (TaN film formation step) is performed, and thereafter, formation of tantalum film TF The film process (Ta film formation process) is continuously performed. At this time, as shown in FIG. 19, the plasma discharge is started by stepwise increasing the target DC power in the ignition step. The target DC power is maintained at a constant value throughout the TaN film forming process and the Ta film forming process. On the other hand, in FIG. 19, in the prior art, nitrogen gas is introduced after the ignition process is completed. In practice, sputtering occurs in the process of gradually increasing the target DC power in the ignition process. Therefore, in the prior art, when a tantalum film is formed at the stage of the ignition process, and then nitrogen gas is introduced in the TaN film forming process, the formation of the tantalum nitride film starts. On the other hand, as shown in FIG. 19, in this modification, nitrogen gas is introduced into the processing chamber CB at the stage of starting the ignition process (process before the TaN film forming process). Thereby, according to the present modification, it is possible to form the tantalum nitride film from the stage of the ignition process to the TaN film forming process. That is, in the present modification, since the nitrogen gas is introduced into the processing chamber CB at the stage of starting the ignition process, the tantalum nitride film can be formed even at the stage of the ignition process. As a result, according to this modification, the film formation time of the tantalum nitride film TNF can be substantially extended without lengthening the film formation time in the TaN film formation step. One feature point can be realized. From this, according to the present modification, the film thickness of the tantalum nitride film TNF formed at the bottom of the connection hole CNT1A can be made 5 nm or more and 10 nm or less without reducing the throughput in the sputtering apparatus. Thereby, according to this modification, the crystal structure of the tantalum film TF formed on the tantalum nitride film TNF can be made into the α-Ta structure.

<実施の形態の効果>
本実施の形態(変形例も含む)によれば、例えば、以下に示す効果を得ることができる。
<Effect of the embodiment>
According to the present embodiment (including the modified example), for example, the effects described below can be obtained.

(1)本実施の形態によれば、例えば、大きな電流を流す電源配線として使用される幅広配線WL2と、最小加工寸法程度の加工精度で形成される細幅配線NL2とを同一層に形成する半導体装置において、幅広配線WL2と接続されるプラグPLG1Aのプラグ抵抗を低減しながら、微細配線である細幅配線NL2を形成するための埋め込み特性を向上することができるという顕著な効果を得ることができる。   (1) According to the present embodiment, for example, the wide interconnection WL2 used as a power supply interconnection to flow a large current and the narrow interconnection NL2 formed with the processing accuracy of about the minimum processing dimension are formed in the same layer In the semiconductor device, it is possible to obtain the remarkable effect that the embedding characteristic for forming the narrow interconnection NL2 which is a fine interconnection can be improved while reducing the plug resistance of the plug PLG1A connected to the wide interconnection WL2. it can.

(2)本実施の形態によれば、例えば、一度のスパッタリング工程によって、同一配線層に形成されている配線幅の異なる幅広配線WL2と細幅配線NL2のそれぞれと接続するプラグ(PLG1A、PLG1B)の底部に膜厚の異なる窒化タンタル膜TNFを形成することができる。このため、本実施の形態によれば、幅広配線WL2と接続するプラグPLG1Aの底部に形成される窒化タンタル膜と、細幅配線NL2と接続するプラグPLG1Aの底部に形成される窒化タンタル膜とを別々のスパッタリング工程で実施する必要がないため、膜厚の異なる窒化タンタル膜を成膜するスパッタリング工程の簡略化を図ることができ、これによって、半導体装置の製造コストを低減することができる。   (2) According to the present embodiment, for example, plugs (PLG1A, PLG1B) connected to the wide wiring WL2 and the narrow wiring NL2 which are formed in the same wiring layer and have different wiring widths by one sputtering process, for example A tantalum nitride film TNF having a different film thickness can be formed at the bottom of the Therefore, according to the present embodiment, the tantalum nitride film formed on the bottom of plug PLG1A connected to wide interconnection WL2 and the tantalum nitride film formed on the bottom of plug PLG1A connected to narrow interconnection NL2 are used. Since it is not necessary to carry out the sputtering in separate sputtering steps, the sputtering step for forming the tantalum nitride films having different thicknesses can be simplified, thereby reducing the manufacturing cost of the semiconductor device.

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。   As mentioned above, although the invention made by the present inventor was concretely explained based on the embodiment, the present invention is not limited to the embodiment, and can be variously changed in the range which does not deviate from the summary. Needless to say.

1S 半導体基板
BCF バリア導体膜
BIF1 バリア絶縁膜
BIF2 バリア絶縁膜
BIF3 バリア絶縁膜
BIF4 バリア絶縁膜
BPS バイアス電源
CB 処理室
CF 銅膜
CIL コンタクト層間絶縁膜
CNT 接続孔
CNT1A 接続孔
CNT1B 接続孔
DCPS DC電源
IL1 層間絶縁膜
IL2 層間絶縁膜
IL3 層間絶縁膜
L1 配線
L2 配線
L3 配線
L4 配線
L5 配線
NL2 細幅配線
PAS 表面保護膜
PD パッド
PLG プラグ
PLG0 プラグ
PLG1A プラグ
PLG1B プラグ
PLG2 プラグ
PLG3 プラグ
PLG4 プラグ
Q MISFET
SL シード膜
ST ステージ
TAG ターゲット
TF タンタル膜
TNF 窒化タンタル膜
WD 配線溝
WD2A 配線溝
WD2B 配線溝
WL2 幅広配線
1S semiconductor substrate BCF barrier conductive film BIF1 barrier insulating film BIF2 barrier insulating film BIF3 barrier insulating film BIF4 barrier insulating film BPS bias power supply CB processing chamber CF copper film CIL contact interlayer insulating film CNT connection hole CNT1A connection hole CNT1B connection hole DCPS DC power supply IL1 Interlayer insulation film IL2 interlayer insulation film IL3 interlayer insulation film L1 wiring L2 wiring L3 wiring L5 wiring NL2 narrow wiring PAS surface protection film PD pad PLG plug PLG0 plug PLG1A plug PLG1A plug PLG1 B plug PLG2 plug PLG3 plug Q MISFET
SL seed film ST stage TAG target TF tantalum film TNF tantalum nitride film WD wiring groove WD2A wiring groove WD2B wiring groove WL2 wide wiring

Claims (10)

第1接続孔と、前記第1接続孔に連通した第1配線溝と、前記第1接続孔と同一層に形成された第2接続孔と、前記第1配線溝と同一層に形成され、かつ前記第2接続孔に連通した第2配線溝と、を有する層間絶縁層と、
前記第1接続孔の内面と、前記第1配線溝の内面とを覆うように形成された第1バリア導体膜と、
前記第2接続孔の内面と、前記第2配線溝の内面とを覆うように形成された第2バリア導体膜と、
前記第1バリア導体膜上において、前記第1接続孔および前記第1配線溝を埋めるように形成された、銅を含む第1銅膜と、
前記第2バリア導体膜上において、前記第2接続孔および前記第2配線溝を埋めるように形成された、銅を含む第2銅膜と、
を有し、
前記第1配線溝の幅は、前記第2配線溝の幅より大きく、
前記第1バリア導体膜は、第1窒化タンタル膜と、前記第1窒化タンタル膜上に形成された第1タンタル膜との積層膜であり、
前記第2バリア導体膜は、第2窒化タンタル膜と、前記第2窒化タンタル膜上に形成された第2タンタル膜との積層膜であり、
前記第1接続孔の底部に位置する前記第1窒化タンタル膜の第1膜厚は、前記第2接続孔の底部に位置する前記第2窒化タンタル膜の第2膜厚よりも大きく、
前記第1接続孔の底部に位置する前記第1タンタル膜の結晶構造は、α−Ta構造を含み、
かつ、
前記第2接続孔の底部に位置する前記第2タンタル膜の結晶構造は、β−Ta構造を含む、半導体装置。
A first connection hole, a first wiring groove communicating with the first connection hole, a second connection hole formed in the same layer as the first connection hole, and the same layer as the first wiring groove, And an interlayer insulating layer having a second wiring trench in communication with the second connection hole;
A first barrier conductor film formed so as to cover the inner surface of the first connection hole and the inner surface of the first wiring groove;
A second barrier conductive film formed so as to cover the inner surface of the second connection hole and the inner surface of the second wiring groove;
A first copper film containing copper formed to fill the first connection hole and the first wiring trench on the first barrier conductor film;
A second copper film containing copper formed to fill the second connection hole and the second wiring trench on the second barrier conductor film;
Have
The width of the first wiring trench is larger than the width of the second wiring trench,
The first barrier conductor film is a laminated film of a first tantalum nitride film and a first tantalum film formed on the first tantalum nitride film,
The second barrier conductor film is a laminated film of a second tantalum nitride film and a second tantalum film formed on the second tantalum nitride film,
The first film thickness of the first tantalum nitride film located at the bottom of the first connection hole is larger than the second film thickness of the second tantalum nitride film located at the bottom of the second connection hole,
The crystal structure of the first tantalum film located at the bottom of the first connection hole includes an α-Ta structure,
And,
The crystal structure of the second tantalum film located at the bottom of the second connection hole includes a β-Ta structure.
請求項1に記載の半導体装置において、
前記第1膜厚は、5nm以上である、半導体装置。
In the semiconductor device according to claim 1,
The semiconductor device according to claim 1, wherein the first film thickness is 5 nm or more.
請求項2に記載の半導体装置において、
前記第1膜厚は、5nm以上10nm以下である、半導体装置。
In the semiconductor device according to claim 2,
The semiconductor device, wherein the first film thickness is 5 nm or more and 10 nm or less.
請求項1〜3のいずれか一項に記載の半導体装置において、
前記第2膜厚は、3nm以下である、半導体装置。
The semiconductor device according to any one of claims 1 to 3.
The semiconductor device, wherein the second film thickness is 3 nm or less.
請求項4に記載の半導体装置において、
前記第2膜厚は、0nmよりも大きく3nm以下である、半導体装置。
In the semiconductor device according to claim 4,
The semiconductor device according to claim 1, wherein the second film thickness is greater than 0 nm and 3 nm or less.
請求項1〜5のいずれか一項に記載の半導体装置において、
前記層間絶縁層は、SiOC膜、HSQ膜、またはMSQ膜から構成されている、半導体装置。
The semiconductor device according to any one of claims 1 to 5.
The semiconductor device, wherein the interlayer insulating layer is composed of a SiOC film, an HSQ film, or an MSQ film.
請求項1〜6のいずれか一項に記載の半導体装置において、
前記第1銅膜は、電源配線を構成する、半導体装置。
In the semiconductor device according to any one of claims 1 to 6,
The first copper film constitutes a power supply wiring.
請求項1〜7のいずれか一項に記載の半導体装置において、
前記第2銅膜は、信号配線を構成する、半導体装置。
The semiconductor device according to any one of claims 1 to 7.
The second copper film constitutes a signal wiring.
請求項1〜8のいずれか一項に記載の半導体装置において、
前記第1銅膜および前記第2銅膜は、ファイン層内に形成されている、半導体装置。
The semiconductor device according to any one of claims 1 to 8.
The semiconductor device, wherein the first copper film and the second copper film are formed in a fine layer.
請求項1〜8のいずれか一項に記載の半導体装置において、
前記第1銅膜および前記第2銅膜は、セミグローバル層内に形成されている、半導体装置。
The semiconductor device according to any one of claims 1 to 8.
The semiconductor device, wherein the first copper film and the second copper film are formed in a semi-global layer.
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